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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-09-12
(54)【発明の名称】表示パネル及び表示装置
(51)【国際特許分類】
G09F 9/30 20060101AFI20240905BHJP
H10K 59/131 20230101ALI20240905BHJP
H10K 59/126 20230101ALI20240905BHJP
H10K 59/121 20230101ALI20240905BHJP
【ＦＩ】
G09F9/30 338
G09F9/30 349C
H10K59/131
H10K59/126
H10K59/121 213
H10K59/121 216
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2023550287
(86)(22)【出願日】2021-09-30
(85)【翻訳文提出日】2023-08-21
(86)【国際出願番号】 CN2021122094
(87)【国際公開番号】W WO2023050273
(87)【国際公開日】2023-04-06
(81)【指定国・地域】
(71)【出願人】
【識別番号】510280589
【氏名又は名称】京東方科技集團股▲ふん▼有限公司
【氏名又は名称原語表記】ＢＯＥ ＴＥＣＨＮＯＬＯＧＹ ＧＲＯＵＰ ＣＯ．，ＬＴＤ．
【住所又は居所原語表記】Ｎｏ．１０ Ｊｉｕｘｉａｎｑｉａｏ Ｒｄ．，Ｃｈａｏｙａｎｇ Ｄｉｓｔｒｉｃｔ，Ｂｅｉｊｉｎｇ １０００１５，ＣＨＩＮＡ
(71)【出願人】
【識別番号】511121702
【氏名又は名称】成都京東方光電科技有限公司
【氏名又は名称原語表記】ＣＨＥＮＧＤＵ ＢＯＥ ＯＰＴＯＥＬＥＣＴＲＯＮＩＣＳ ＴＥＣＨＮＯＬＯＧＹ ＣＯ．，ＬＴＤ．
【住所又は居所原語表記】Ｎｏ．１１８８，Ｈｅｚｕｏ Ｒｄ．，（Ｗｅｓｔ Ｚｏｎｅ），Ｈｉ－ｔｅｃｈ Ｄｅｖｅｌｏｐｍｅｎｔ Ｚｏｎｅ，Ｃｈｅｎｇｄｕ，Ｓｉｃｈｕａｎ，６１１７３１，Ｐ．Ｒ．ＣＨＩＮＡ
(74)【代理人】
【識別番号】100108453
【弁理士】
【氏名又は名称】村山 靖彦
(74)【代理人】
【識別番号】100110364
【弁理士】
【氏名又は名称】実広 信哉
(72)【発明者】
【氏名】王 彬▲艷▼
(72)【発明者】
【氏名】黄 耀
(72)【発明者】
【氏名】▲劉▼ ▲聡▼
(72)【発明者】
【氏名】王 予
(72)【発明者】
【氏名】王 本▲蓮▼
【テーマコード（参考）】
3K107
5C094
【Ｆターム（参考）】
3K107AA01
3K107BB01
3K107CC33
3K107DD39
3K107EE04
3K107EE27
3K107FF15
3K107HH05
5C094AA04
5C094BA03
5C094BA27
5C094CA19
5C094DA13
5C094DB01
5C094ED15
5C094FA01
5C094FA02
5C094JA08
(57)【要約】
本発明は、表示パネル及び表示装置を提供し、表示パネルは、第１の方向（Ｘ）及び第２の方向（Ｙ）に沿って配列分布された複数の画素駆動回路を含み、第１の方向（Ｘ）は、第２の方向（Ｙ）と交差し、画素駆動回路は、駆動トランジスタ（Ｔ３）、容量（Ｃ）を含み、容量（Ｃ）の第１の電極は、駆動トランジスタ（Ｔ３）のゲートに接続され、第２の電極は、電源線（ＶＤＤ）に接続され、表示パネルは、さらに、ベース基板（９０）、第２の導電層、第５の導電層を含む。第２の導電層は、ベース基板（９０）の片側に位置し、第２の導電層は、複数の第２の導電部（２２）を含み、複数の第２の導電部（２２）は、複数の画素駆動回路に一対一に対応して設けられ、第２の導電部（２２）は、それに対応する画素駆動回路における容量の第２の電極を形成するために使用され、第１の方向（Ｘ）に分布された少なくとも２つの隣接する第２の導電部（２２）は、接続されて導電線（２）を形成し、第５の導電層は、第２の導電層がベース基板（９０）から離れる側に位置し、第５の導電層は、複数の電源線（ＶＤＤ）を含み、複数の電源線（ＶＤＤ）のベース基板への正投影は、第１の方向（Ｘ）に沿って間隔を空けて分布され、第２の方向（Ｙ）に沿って延び、少なくとも１つの導電線（２）は、複数の電源線（ＶＤＤ）に接続される。表示パネルは、優れた表示均一性を向上させる。
【特許請求の範囲】
【請求項1】
第１の方向及び第２の方向に沿って配列分布された複数の画素駆動回路を含む表示パネルであって、前記第１の方向と前記第２の方向とは、交差し、前記画素駆動回路は、駆動トランジスタと、容量とを含み、前記容量の第１の電極は、前記駆動トランジスタのゲートに接続され、前記容量の第２の電極は、電源線に接続され、
前記表示パネルは、さらに、ベース基板と、第２の導電層と、第５の導電層とを含み、
前記第２の導電層は、前記ベース基板の片側に位置し、
前記第２の導電層は、複数の第２の導電部を含み、
前記複数の前記第２の導電部は、複数の前記画素駆動回路に一対一に対応して設けられ、前記第２の導電部は、それに対応する前記画素駆動回路における前記容量の第２の電極を形成するために使用され、前記第１の方向に分布される少なくとも２つの隣接する前記第２の導電部が接続されて導電線を形成し、
前記第５の導電層は、前記第２の導電層が前記ベース基板から離れる側に位置し、
前記第５の導電層は、複数の前記電源線を含み、
複数の前記電源線の前記ベース基板への正投影は、前記第１の方向に沿って間隔を空けて分布されるとともに前記第２の方向に沿って延び、少なくとも１つの前記導電線は、複数の前記電源線に電気的に接続されている
ことを特徴とする表示パネル。
【請求項2】
前記第２の導電層は、さらに、複数の第１の接続部を含み、前記第１の接続部は、前記第１の方向に隣接する２つの前記第２の導電部の間に接続されて前記導電線を形成し、
前記表示パネルは、さらに、第１の活性層と、遮光層とを含み、
前記第１の活性層は、前記ベース基板と前記第２の導電層との間に位置し、
前記第１の活性層は、複数の第３の活性部を含み、
前記複数の第３の活性部は、複数の前記画素駆動回路に一対一に対応して設けられ、前記第３の活性部は、それに対応する前記画素駆動回路における前記駆動トランジスタのチャネル領域を形成するために使用され、
前記遮光層は、前記ベース基板と前記第１の活性層との間に位置し、
前記遮光層は、複数の遮光部と、複数の第２の接続部とを含み、
複数の遮光部は、複数の前記画素駆動回路に一対一に対応して設けられ、前記遮光部の前記ベース基板への正投影は、それに対応する前記画素駆動回路における前記第３の活性部の前記ベース基板への正投影を覆い、
前記第２の接続部は、前記第１の方向に隣接する２つの前記遮光部の間に接続され、前記第２の接続部の前記ベース基板への正投影の前記第２の方向へのサイズは、前記遮光部の前記ベース基板への正投影の前記第２の方向へのサイズよりも小さく、
同一グループの隣接する２つの前記画素駆動回路の間において、前記第２の接続部の前記ベース基板への正投影と前記第１の接続部の前記ベース基板への正投影とは、少なくとも一部が重なる
ことを特徴とする請求項１に記載の表示パネル。
【請求項3】
前記表示パネルは、前記第１の方向及び第２の方向に沿って分布された複数の重複ユニットを含み、各前記重複ユニットは、２つの前記画素駆動回路を含み、２つの前記画素駆動回路は、前記第１の方向に沿って分布された第１の画素駆動回路及び第２の画素駆動回路を含み、前記第１の画素駆動回路と前記第２の画素駆動回路とは、ミラー対称に設けられ、複数の前記第１の接続部は、第１のサブ接続部を含み、
前記第１のサブ接続部は、前記第１の方向に隣接する前記重複ユニットにおける２つの前記第２の導電部の間に接続され、前記第１のサブ接続部の前記ベース基板への正投影の前記第２の方向へのサイズは、前記第２の導電部の前記ベース基板への正投影の前記第２の方向へのサイズよりも小さい
ことを特徴とする請求項２に記載の表示パネル。
【請求項4】
同一グループの隣接する２つの前記画素駆動回路の間において、前記第１のサブ接続部の前記ベース基板への正投影は、前記第２の接続部の前記ベース基板への正投影に位置していることを特徴とする請求項３に記載の表示パネル。
【請求項5】
前記画素駆動回路は、さらに、第１のトランジスタ及び第２のトランジスタを含み、前記第１のトランジスタの第１の極は、前記駆動トランジスタのゲートに接続され、前記第１のトランジスタの第２の極は、第１の初期信号線に接続され、前記第２のトランジスタの第１の極は、前記駆動トランジスタのゲートに接続され、前記第２のトランジスタの第２の極は、前記駆動トランジスタの第２の極に接続され、前記表示パネルは、さらに、第２の活性層を含み、
前記第２の活性層は、前記第２の導電層と前記第５の導電層との間に位置し、前記第２の活性層は、第１の活性部及び第２の活性部を含み、
前記第１の活性部は、前記第１のトランジスタのチャネル領域を形成するために使用され、
前記第２の活性部は、前記第１の活性部に接続され、前記第２のトランジスタのチャネル領域を形成するために使用され、
前記電源線は、第２の延在部を含み、
前記第２の延在部の前記ベース基板への正投影は、前記第１の活性部の前記ベース基板への正投影、前記第２の活性部の前記ベース基板への正投影を覆う
ことを特徴とする請求項１に記載の表示パネル。
【請求項6】
前記電源線は、さらに、第１の延在部及び第３の延在部を含み、前記第２の延在部は、前記第１の延在部と前記第３の延在部との間に接続され、前記第２の延在部の前記ベース基板への正投影の前記第１の方向へのサイズは、第１の延在部の前記ベース基板への正投影の前記第１の方向へのサイズよりも大きく、前記第２の延在部の前記ベース基板への正投影の前記第１の方向へのサイズは、前記第３の延在部の前記ベース基板への正投影の前記第１の方向へのサイズよりも大きく、
前記第２の延在部の前記ベース基板への正投影の前記第１の方向へのサイズは、Ｌ１であり、前記第２の延在部の前記ベース基板への正投影の前記第２の方向へのサイズは、Ｌ２であり、Ｌ１／Ｌ２は、１／２以下である
ことを特徴とする請求項５に記載の表示パネル。
【請求項7】
前記第２の延在部には、切欠き又は透かし彫り構造が形成されていることを特徴とする請求項５に記載の表示パネル。
【請求項8】
前記画素駆動回路は、さらに、第４のトランジスタを含み、前記第４のトランジスタの第１の極は、データ線に接続され、前記第４のトランジスタの第２の極は、前記駆動トランジスタの第１の極に接続され、前記表示パネルは、さらに、第１の活性層と、第１の導電層と、第３の導電層とを含み、
前記第１の活性層は、前記ベース基板と前記第２の導電層との間に位置し、前記第１の活性層は、第４の活性部を含み、前記第４の活性部は、前記第４のトランジスタのチャネル領域を形成するために使用され、
前記第１の導電層は、前記第１の活性層と前記第２の導電層との間に位置し、前記第１の導電層は、第２のゲート線を含み、前記第２のゲート線の前記ベース基板への正投影は、前記第４の活性部の前記ベース基板への正投影を覆うとともに、前記第１の方向に沿って延び、前記第２のゲート線の一部の構造は、前記第４のトランジスタのゲートを形成するために使用され、
第３の導電層は、前記第２の活性層と第５の導電層との間に位置し、前記第３の導電層は、第１のリセット信号線を含み、前記第１のリセット信号線の前記ベース基板への正投影は、前記第１の活性部の前記ベース基板への正投影を覆い、前記第１のリセット信号線の一部の構造は、前記第１のトランジスタのゲートを形成するために使用され、
前記切欠きは、前記第２の延在部が前記第４の活性部に面する側辺に形成され、前記切欠きの前記ベース基板への正投影は、前記第２のゲート線の前記ベース基板への正投影と前記第１のリセット信号線の前記ベース基板への正投影との間に位置している
ことを特徴とする請求項７に記載の表示パネル。
【請求項9】
複数の前記第１の接続部は、さらに、第２のサブ接続部を含み、前記第２のサブ接続部は、同一の前記重複ユニットにおける２つの前記第２の導電部の間に接続され、
前記画素駆動回路は、さらに、第５のトランジスタを含み、前記第５のトランジスタの第１の極は、前記電源線に接続され、前記第５のトランジスタの第２の極は、前記駆動トランジスタの第１の極に接続され、
前記第１の活性層は、第５の活性部及び第８の活性部を含み、
前記第５の活性部は、前記第５のトランジスタのチャネル領域を形成するために使用され、
前記第８の活性部は、前記第５の活性部が前記第３の活性部から離れる側に接続され、
前記表示パネルは、さらに、第１の導電層及び第４の導電層を含み、
前記第１の導電層は、前記第１の活性層と前記第２の導電層との間に位置し、
前記第１の導電層は、イネーブル信号線を含み、
前記イネーブル信号線の前記ベース基板への正投影は、前記第１の方向に沿って延び、前記第５の活性部の前記ベース基板への正投影を覆い、前記イネーブル信号線の一部の構造は、前記第５のトランジスタのゲートを形成するために使用され、
前記第４の導電層は、前記第２の導電層と前記第５の導電層との間に位置し、
前記第４の導電層は、第１のブリッジ部を含み、
前記第１のブリッジ部は、ビアをそれぞれ介して、前記第１の画素駆動回路における第８の活性部、前記第２の画素駆動回路における第８の活性部、前記第１の画素駆動回路と前記第２の画素駆動回路との間の第２のサブ接続部に接続され、前記第１のブリッジ部は、ビアを介して前記電源線に接続されている
ことを特徴とする請求項３に記載の表示パネル。
【請求項10】
前記第１のブリッジ部には、透かし彫り部が形成されていることを特徴とする請求項９に記載の表示パネル。
【請求項11】
前記透かし彫り部の前記ベース基板への正投影と前記イネーブル信号線の前記ベース基板への正投影とは、少なくとも一部が重なることを特徴とする請求項１０に記載の表示パネル。
【請求項12】
前記第２の方向は、列方向であり、各列の前記画素駆動回路に対応して１つの前記電源線が設けられ、前記第１の画素駆動回路における電源線と前記第２の画素駆動回路における電源線とは、ビアをそれぞれ介して、前記第１のブリッジ部に接続され、前記第１のブリッジ部は、第１のビア接触部と、第２のビア接触部と、第３のビア接触部と、第４のビア接触部と、第５のビア接触部とを含み、
前記第１のビア接触部は、ビアを介して前記第２のサブ接続部に接続され、
前記第２のビア接触部は、前記第１のビア接触部と前記第２の方向に対向設けられ、ビアを介して前記第１の画素駆動回路における第８の活性部に接続され、
前記第３のビア接触部は、前記第１のビア接触部と前記第２の方向に対向設けられ、ビアを介して前記第２の画素駆動回路における第８の活性部に接続され、
前記第４のビア接触部は、前記第１のビア接触部と前記第２のビア接触部との間に接続され、ビアを介して前記第１の画素駆動回路における電源線に接続され、
前記第５のビア接触部は、前記第１のビア接触部と前記第３のビア接触部との間に接続され、ビアを介して前記第２の画素駆動回路における電源線に接続され、前記第５のビア接触部と前記第４のビア接触部とは、前記第１の方向に対向設けられ、
前記透かし彫り部は、前記第１のビア接触部、第２のビア接触部、第３のビア接触部、第４のビア接触部、第５のビア接触部で囲まれて形成されている
ことを特徴とする請求項１０に記載の表示パネル。
【請求項13】
前記第１の活性層は、さらに、複数の第９の活性部を含み、前記複数の第９の活性部は、複数の前記重複ユニットに一対一に対応して設けられ、同一の重複ユニットにおいて、前記第９の活性部は、前記第１の画素駆動回路における第８の活性部と前記第２の画素駆動回路における第８の活性部の間に接続されている
ことを特徴とする請求項９に記載の表示パネル。
【請求項14】
前記第１のブリッジ部は、前記第１の画素駆動回路と前記第２の画素駆動回路のミラー対称面でミラー対称であることを特徴とする請求項９に記載の表示パネル。
【請求項15】
前記画素駆動回路は、さらに、第４のトランジスタ、第６のトランジスタ、第７のトランジスタを含み、前記第４のトランジスタの第１の極は、データ線に接続され、前記第４のトランジスタの第２の極は、前記駆動トランジスタの第１の極に接続され、前記第６のトランジスタの第１の極は、前記駆動トランジスタの第２の極に接続され、前記第７のトランジスタの第１の極は、前記第６のトランジスタの第２の極に接続され、前記第７のトランジスタの第２の極は、第２の初期信号線に接続され、前記表示パネルは、さらに、第１の活性層及び第１の導電層を含み、
前記第１の活性層は、前記ベース基板と前記第２の導電層との間に位置し、
前記第１の活性層は、第３の活性部と、第４の活性部と、第６の活性部と、第７の活性部とを含み、
前記第３の活性部は、前記駆動トランジスタのチャネル領域を形成するために使用され、
前記第４の活性部は、前記第３の活性部の片側に接続され、前記第４のトランジスタのチャネル領域を形成するために使用され、
前記第６の活性部は、前記第３の活性部が前記第４の活性部から離れる側に接続され、前記第６のトランジスタのチャネル領域を形成するために使用され、
前記第７の活性部は、前記第６の活性部が前記第３の活性部から離れる側に接続され、前記第７のトランジスタのチャネル領域を形成するために使用され、
前記第１の導電層は、前記第１の活性層と前記第２の導電層との間に位置し、
前記第１の導電層は、第２のゲート線と、イネーブル信号線と、第２のリセット信号線と、第１の導電部とを含み、
前記第２のゲート線の前記ベース基板への正投影は、前記第１の方向に沿って延び、前記第４の活性部の前記ベース基板への正投影を覆い、前記第２のゲート線の一部の構造は、前記第４のトランジスタのゲートを形成するために使用され、
前記イネーブル信号線の前記ベース基板への正投影は、前記第１の方向に沿って延び、前記第６の活性部の前記ベース基板への正投影を覆い、前記イネーブル信号線の一部の構造は、前記第６のトランジスタのゲートを形成するために使用され、
前記第２のリセット信号線の前記ベース基板への正投影は、前記第１の方向に延び、前記第７の活性部の前記ベース基板への正投影を覆い、前記第２のリセット信号線の一部の構造は、前記第７のトランジスタのゲートを形成するために使用され、
前記第１の導電部の前記ベース基板への正投影は、前記第３の活性部の前記ベース基板への正投影を覆い、前記第１の導電部は、前記駆動トランジスタのゲート及び前記容量の第２の電極を形成するために使用され、
同一の前記画素駆動回路において、前記第１の導電部の前記ベース基板への正投影は、前記第２のゲート線の前記ベース基板への正投影と前記イネーブル信号線の前記ベース基板への正投影との間に位置し、
前記第２のリセット信号線の前記ベース基板への正投影は、前記イネーブル信号線の前記ベース基板への正投影が前記第１の導電部の前記ベース基板への正投影から離れる側に位置している
ことを特徴とする請求項１に記載の表示パネル。
【請求項16】
前記第１の方向は、行方向であり、本行の画素駆動回路における第２のゲート線は、前の行の画素駆動回路における第２のリセット信号線として多重化されていることを特徴とする請求項１５に記載の表示パネル。
【請求項17】
前記画素駆動回路は、さらに、第１のトランジスタ及び第２のトランジスタを含み、前記第１のトランジスタの第１の極は、前記駆動トランジスタのゲートに接続され、前記第１のトランジスタの第２の極は、第１の初期信号線に接続され、前記第２のトランジスタの第１の極は、前記駆動トランジスタのゲートに接続され、前記第２のトランジスタの第２の極は、前記駆動トランジスタの第２の極に接続され、前記表示パネルは、さらに、第２の活性層と、第３の導電層とを含み、
第２の活性層は、前記第２の導電層と前記第５の導電層との間に位置し、
前記第２の活性層は、第１の活性部と、第２の活性部とを含み、
前記第１の活性部は、前記第１のトランジスタのチャネル領域を形成するために使用され、
前記第２の活性部は、前記第１の活性部に接続され、前記第２のトランジスタのチャネル領域を形成するために使用され、
前記第３の導電層は、前記第２の活性層と前記第５の導電層との間に位置し、
前記第３の導電層は、第１のリセット信号線と、第１のゲート線とを含み、
前記第１のリセット信号線の前記ベース基板への正投影は、前記第１の活性部の前記ベース基板への正投影を覆い、前記第１のリセット信号線の一部の構造は、前記第１のトランジスタのトップゲートを形成するために使用され、
前記第１のゲート線の前記ベース基板への正投影は、前記第２の活性部の前記ベース基板への正投影を覆い、前記第１のゲート線の一部の構造は、前記第２のトランジスタのトップゲートを形成するために使用され、
同一の前記画素駆動回路において、前記第１のゲート線の前記ベース基板への正投影は、前記第１の導電部の前記ベース基板への正投影と前記第２のゲート線の前記ベース基板への正投影との間に位置し、前記第１のリセット信号線の前記ベース基板への正投影は、前記第２のゲート線の前記ベース基板への正投影が前記第１の導電部の前記ベース基板への正投影から離れる側に位置している
ことを特徴とする請求項１５に記載の表示パネル。
【請求項18】
前記第２の導電層は、さらに、第１の初期信号線と、第３のリセット信号線と、第３のゲート線とを含み、前記第１の初期信号線の前記ベース基板への正投影は、前記第１のリセット信号線の前記ベース基板への正投影が前記第１の導電部の前記ベース基板への正投影から離れる側に位置し、
前記第３のリセット信号線は、ビアを介して前記第１のリセット信号線に接続され、その前記ベース基板への正投影は、前記第１の活性部の前記ベース基板への正投影を覆い、前記第３のリセット信号線の一部の構造は、前記第１のトランジスタのボトムゲートを形成するために使用され、
前記第３のゲート線の前記ベース基板への正投影は、前記第２の活性部の前記ベース基板への正投影を覆い、前記第３のゲート線の一部の構造は、前記第２のトランジスタのボトムゲートを形成するために使用される
ことを特徴とする請求項１７に記載の表示パネル。
【請求項19】
前記画素駆動回路は、さらに、第５のトランジスタを含み、前記第５のトランジスタの第１の極は、前記電源線に接続され、前記第５のトランジスタの第２の極は、前記駆動トランジスタの第１の極に接続され、そのゲートが前記イネーブル信号線に接続され、前記第１のトランジスタ、第２のトランジスタは、Ｎ型トランジスタであり、前記駆動トランジスタ、第４のトランジスタ、第５のトランジスタ、第６のトランジスタ、第７のトランジスタは、Ｐ型トランジスタである
ことを特徴とする請求項１７に記載の表示パネル。
【請求項20】
前記画素駆動回路は、さらに、第６のトランジスタ、第７のトランジスタを含み、前記第６のトランジスタの第１の極は、前記駆動トランジスタの第２の極に接続され、前記第７のトランジスタの第１の極は、前記第６のトランジスタの第２の極に接続され、前記第７のトランジスタの第２の極は、第２の初期信号線に接続され、
前記第４の導電層は、さらに、前記第２の初期信号線を含む
ことを特徴とする請求項９に記載の表示パネル。
【請求項21】
前記第１の方向に分布された全ての前記第２の導電部は、順次接続されて前記導電線を形成し、各前記導電線は、各前記電源線に接続されていることを特徴とする請求項１に記載の表示パネル。
【請求項22】
請求項１～２１のいずれか１項に記載の表示パネルを含むことを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、表示技術分野に関し、特に、表示パネル及び表示装置に関する。
【背景技術】
【0002】
関連技術では、表示パネルは、電源線を介して画素駆動回路に電源端を提供するが、電源線自体に電圧降下があるため、表示パネルの異なる位置の電源端に電圧差があり、さらに表示パネルの表示が不均一になる。
【0003】
なお、上記背景技術部分に開示されている情報は、本開示の背景の理解を強化するためにのみ使用されるので、当業者に知られている先行技術を構成していない情報を含むことができる。
【発明の概要】
【0004】
本開示の一態様は、表示パネルを提供し、ここで、前記表示パネルは、第１の方向及び第２の方向に沿って配列分布された複数の画素駆動回路を含み、前記第１の方向と前記第２の方向とは、交差し、前記画素駆動回路は、駆動トランジスタと、容量とを含み、前記容量の第１の電極は、前記駆動トランジスタのゲートに接続され、第２の電極は、電源線に接続されている。前記表示パネルは、さらに、ベース基板、第２の導電層、第５の導電層を含み、第２の導電層は、前記ベース基板の片側に位置し、前記第２の導電層は、複数の第２の導電部を含み、複数の前記第２の導電部は、複数の前記画素駆動回路に一対一に対応して設けられ、前記第２の導電部は、それに対応する前記画素駆動回路における前記容量の第２の電極を形成するために使用され、前記第１の方向に分布された少なくとも２つの隣接する前記第２の導電部は、順次に接続されて導電線を形成する。第５の導電層は、前記第２の導電層が前記ベース基板から離れる側に位置し、前記第５の導電層は、複数の前記電源線を含み、複数の前記電源線の前記ベース基板への正投影は、前記第１の方向に沿って間隔を空けて分布されるとともに前記第２の方向に沿って延び、少なくとも１つの前記導電線は、複数の前記電源線に接続されている。
【0005】
本開示の一実施例において、前記第２の導電層は、さらに、複数の第１の接続部を含み、前記第１の接続部は、前記第１の方向において隣接する２つの前記第２の導電部の間に接続されている。前記表示パネルは、さらに、第１の活性層、遮光層を含む。第１の活性層は、前記ベース基板と前記第２の導電層の間に位置し、前記第１の活性層は、複数の第３の活性部を含み、複数の第３の活性部は、複数の前記画素駆動回路に一対一に対応して設けられ、前記第３の活性部は、それに対応する前記画素駆動回路における前記駆動トランジスタのチャネル領域を形成するために使用される。遮光層は、前記ベース基板と前記第１の活性層との間に位置し、前記遮光層は、複数の遮光部と、複数の第２の接続部とを含み、複数の前記画素駆動回路に一対一に対応して設けられ、前記遮光部の前記ベース基板への正投影は、それに対応する前記画素駆動回路における前記第３の活性部の前記ベース基板への正投影を覆い、前記第２の接続部は、前記第１の方向に隣接する２つの前記遮光部の間に接続され、前記第２の接続部の前記ベース基板への正投影の前記第２の方向へのサイズは、前記遮光部の前記ベース基板への正投影の前記第２の方向へのサイズよりも小さく、同一グループの隣接する２つの前記画素駆動回路の間において、前記第２の接続部の前記ベース基板への正投影と前記第１の接続部の前記ベース基板への正投影とは、少なくとも一部が重なる。
【0006】
本開示の一実施例において、前記表示パネルは、前記第１の方向及び第２の方向に沿って分布された複数の重複ユニットを含み、各前記重複ユニットは、２つの前記画素駆動回路を含み、２つの前記画素駆動回路は、前記第１の方向に沿って分布された第１の画素駆動回路及び第２の画素駆動回路を含み、前記第１の画素駆動回路と前記第２の画素駆動回路とは、ミラー対称に設けられる。複数の前記第１の接続部は、第１のサブ接続部を含み、第１のサブ接続部は、前記第１の方向に隣接する前記重複ユニットにおける２つの前記第２の導電部の間に接続され、前記第１のサブ接続部の前記ベース基板への正投影の前記第２の方向へのサイズは、前記第２の導電部の前記ベース基板への正投影の前記第２の方向へのサイズよりも小さい。
【0007】
本開示の一実施例において、同じグループにおける隣接する２つの前記画素駆動回路の間において、前記第１のサブ接続部の前記ベース基板への正投影は、前記第２の接続部の前記ベース基板への正投影に位置している。
【0008】
本開示の一実施例において、前記画素駆動回路は、さらに、第１のトランジスタ及び第２のトランジスタを含み、前記第１のトランジスタの第１の極は、前記駆動トランジスタのゲートに接続され、第２の極は、第１の初期信号線に接続され、前記第２のトランジスタの第１の極は、前記駆動トランジスタのゲートに接続され、第２の極は、前記駆動トランジスタの第２の極に接続され、前記表示パネルは、さらに、第２の活性層を含み、第２の活性層は、前記第２の導電層と前記第５の導電層との間に位置し、前記第２の活性層は、第１の活性部と、第２の活性部とを含み、第１の活性部は、記第１のトランジスタのチャネル領域を形成するために使用され、第２の活性部は、前記第１の活性部に接続され、前記第２のトランジスタのチャネル領域を形成するために使用される。前記電源線は、第２の延在部を含み、前記第２の延在部の前記ベース基板への正投影は、前記第１の活性部の前記ベース基板への正投影、前記第２の活性部の前記ベース基板への正投影を覆う。
【0009】
本開示の一実施例において、前記電源線は、さらに、第１の延在部及び第３の延在部を含み、前記第２の延在部は、前記第１の延在部と前記第３の延在部との間に接続され、前記第２の延在部の前記ベース基板への正投影の前記第１の方向へのサイズは、第１の延在部の前記ベース基板への正投影の前記第１の方向へのサイズよりも大きく、前記第２の延在部の前記ベース基板への正投影の前記第１の方向へのサイズは、前記第３の延在部の前記ベース基板への正投影の前記第１の方向へのサイズよりも大きく、前記第２の延在部の前記ベース基板への正投影の前記第１の方向へのサイズは、Ｌ１であり、前記第２の延在部の前記ベース基板への正投影の前記第２の方向へのサイズは、Ｌ２であり、Ｌ１／Ｌ２は、１／２以下である。
【0010】
本開示の一実施例において、前記第２の延在部には、切欠き又は透かし彫り構造が形成されている。
【0011】
本開示の一実施例において、前記画素駆動回路は、さらに、第４のトランジスタを含み、前記第４のトランジスタの第１の極は、データ線に接続され、第２の極は、前記駆動トランジスタの第１の極に接続され、前記表示パネルは、さらに、第１の活性層と、第１の導電層と、第３の導電層とを含み、第１の活性層は、前記ベース基板と前記第２の導電層との間に位置し、前記第１の活性層は、第４の活性部を含み、前記第４の活性部は、前記第４のトランジスタのチャネル領域を形成するために使用され、第１の導電層は、前記第１の活性層と前記第２の導電層との間に位置し、前記第１の導電層は、第２のゲート線を含み、前記第２のゲート線の前記ベース基板への正投影は、前記第４の活性部の前記ベース基板への正投影を覆うとともに、前記第１の方向に沿って延び、前記第２のゲート線の一部の構造は、前記第４のトランジスタのゲートを形成するために使用され、第３の導電層は、前記第２の活性層と第５の導電層との間に位置し、前記第３の導電層は、第１のリセット信号線を含み、前記第１のリセット信号線の前記ベース基板への正投影は、前記第１の活性部の前記ベース基板への正投影を覆い、前記第１のリセット信号線の一部の構造は、前記第１のトランジスタのゲートを形成するために使用され、前記切欠きは、前記第２の延在部が前記第４の活性部に面する側辺に形成され、前記切欠きの前記ベース基板への正投影は、前記第２のゲート線の前記ベース基板への正投影と前記第１のリセット信号線の前記ベース基板への正投影との間に位置している。
【0012】
本開示の一実施例において、複数の前記第１の接続部は、さらに、第２のサブ接続部を含み、前記第２のサブ接続部は、同一の前記重複ユニットにおける２つの前記第２の導電部の間に接続されている。前記画素駆動回路は、さらに、第５のトランジスタを含み、前記第５のトランジスタの第１の極は、前記電源線に接続され、第２の極は、前記駆動トランジスタの第１の極に接続されている。前記第１の活性層は、第５の活性部、第８の活性部を含み、第５の活性部は、前記第５のトランジスタのチャネル領域を形成するために使用され、第８の活性部は、前記第５の活性部が前記第３の活性部から離れる側に接続されている。前記表示パネルは、さらに、第１の導電層、第４の導電層を含み、第１の導電層は、前記第１の活性層と前記第２の導電層との間に位置し、前記第１の導電層は、イネーブル信号線を含み、前記イネーブル信号線の前記ベース基板への正投影は、前記第１の方向に沿って延び、前記第５の活性部の前記ベース基板への正投影を覆い、前記イネーブル信号線の一部の構造は、前記第５のトランジスタのゲートを形成するために使用され、第４の導電層は、前記第２の導電層と前記第５の導電層との間に位置し、前記第４の導電層は、第１のブリッジ部を含み、前記第１のブリッジ部は、ビアをそれぞれ介して、前記第１の画素駆動回路における第８の活性部、前記第２の画素駆動回路における第８の活性部、前記第１の画素駆動回路と前記第２の画素駆動回路との間の第２のサブ接続部に接続され、前記第１のブリッジ部は、ビアを介して前記電源線に接続されている。
【0013】
本開示の一実施例において、前記第１のブリッジ部には透かし彫り部が形成されている。
【0014】
本開示の一実施例において、前記透かし彫り部の前記ベース基板への正投影と前記イネーブル信号線の前記ベース基板への正投影とは、少なくとも一部が重なる。
【0015】
本開示の一実施例において、前記第２の方向は、列方向であり、各列の前記画素駆動回路に対応して１つの前記電源線が設けられ、前記第１の画素駆動回路における電源線と前記第２の画素駆動回路における電源線とは、ビアをそれぞれ介して、前記第１のブリッジ部に接続されている。前記第１のブリッジ部は、第１のビア接触部、第２のビア接触部、第３のビア接触部、第４のビア接触部、第５のビア接触部を含み、第１のビア接触部は、ビアを介して前記第２のサブ接続部に接続され、第２のビア接触部と前記第１のビア接触部とは、前記第２の方向に対向設けられ、ビアを介して前記第１の画素駆動回路における第８の活性部に接続され、第３のビア接触部と前記第１のビア接触部とは、前記第２の方向に対向設けられ、ビアを介して前記第２の画素駆動回路における第８の活性部に接続され、第４のビア接触部は、前記第１のビア接触部と前記第２のビア接触部との間に接続され、ビアを介して前記第１の画素駆動回路における電源線に接続され、第５のビア接触部は、前記第１のビア接触部と前記第３のビア接触部との間に接続され、ビアを介して前記第２の画素駆動回路における電源線に接続され、前記第５のビア接触部と前記第４のビア接触部とは、前記第１の方向に対向設けられ、前記透かし彫り部は、前記第１のビア接触部、第２のビア接触部、第３のビア接触部、第４のビア接触部、第５のビア接触部で囲まれて形成されている。
【0016】
本開示の一実施例において、前記第１の活性層は、さらに、複数の第９の活性部を含み、複数の第９の活性部は、複数の前記重複ユニットに一対一に対応して設けられ、同一の重複ユニットにおいて、前記第９の活性部は、前記第１の画素駆動回路における第８の活性部と前記第２の画素駆動回路における第８の活性部の間に接続されている。
【0017】
本開示の一実施例において、前記第１のブリッジ部は、前記第１の画素駆動回路と前記第２の画素駆動回路のミラー対称面でミラー対称である。
【0018】
本開示の一実施例において、前記画素駆動回路は、さらに、第４のトランジスタ、第６のトランジスタ、第７のトランジスタを含み、前記第４のトランジスタの第１の極は、データ線に接続され、第２の極は、前記駆動トランジスタの第１の極に接続され、前記第６のトランジスタの第１の極は、前記駆動トランジスタの第２の極に接続され、前記第７のトランジスタの第１の極は、前記第６のトランジスタの第２の極に接続され、第２の極は、第２の初期信号線に接続されている。前記表示パネルは、さらに、第１の活性層、第１の導電層を含む。第１の活性層は、前記ベース基板と前記第２の導電層との間に位置し、前記第１の活性層は、第３の活性部、第４の活性部、第６の活性部、第７の活性部を含み、第３の活性部は、前記駆動トランジスタのチャネル領域を形成するために使用され、第４の活性部は、前記第３の活性部の片側に接続され、前記第４のトランジスタのチャネル領域を形成するために使用され、第６の活性部は、前記第３の活性部が前記第４の活性部から離れる側に接続され、前記第６のトランジスタのチャネル領域を形成するために使用され、第７の活性部は、前記第６の活性部が前記第３の活性部から離れる側に接続され、前記第７のトランジスタのチャネル領域を形成するために使用され、第１の導電層は、前記第１の活性層と前記第２の導電層との間に位置する。前記第１の導電層は、第２のゲート線、イネーブル信号線、第２のリセット信号線、第１の導電部を含み、第２のゲート線の前記ベース基板への正投影は、前記第１の方向に沿って延び、前記第４の活性部の前記ベース基板への正投影を覆い、前記第２のゲート線の一部の構造は、前記第４のトランジスタのゲートを形成するために使用され、イネーブル信号線の前記ベース基板への正投影は、前記第１の方向に沿って延び前記第６の活性部の前記ベース基板への正投影を覆い、前記イネーブル信号線の一部の構造は、前記第６のトランジスタのゲートを形成するために使用され、第２のリセット信号線の前記ベース基板への正投影は、前記第１の方向に沿って延び、前記第７の活性部の前記ベース基板への正投影を覆い、前記第２のリセット信号線の一部の構造は、前記第７のトランジスタのゲートを形成するために使用され、第１の導電部の前記ベース基板への正投影は、前記第３の活性部の前記ベース基板への正投影を覆い、前記第１の導電部は、前記駆動トランジスタのゲート及び前記容量の第２の電極を形成するために使用されている。ここで、同一の画素駆動回路において、前記第１の導電部の前記ベース基板への正投影は、前記第２のゲート線の前記ベース基板への正投影と前記イネーブル信号線の前記ベース基板への正投影との間に位置し、前記第２のリセット信号線の前記ベース基板への正投影は、前記イネーブル信号線の前記ベース基板への正投影が前記第１の導電部の前記ベース基板への正投影から離れる側に位置している。
【0019】
本開示の一実施例において、前記第１の方向は、行方向であり、本行の画素駆動回路における第２のゲート線は、前の行の画素駆動回路における第２のリセット信号線として多重化されている。
【0020】
本開示の一実施例において、前記画素駆動回路は、さらに、第１のトランジスタ及び第２のトランジスタを含み、前記第１のトランジスタの第１の極は、前記駆動トランジスタのゲートに接続され、第２の極は、第１の初期信号線に接続され、前記第２のトランジスタの第１の極は、前記駆動トランジスタのゲートに接続され、第２の極は、前記駆動トランジスタの第２の極に接続されている。前記表示パネルは、さらに、第２の活性層、第３の導電層を含み、第２の活性層は、前記第２の導電層と前記第５の導電層との間に位置し、前記第２の活性層は、第１の活性部、第２の活性部を含み、第１の活性部は、前記第１のトランジスタのチャネル領域を形成するために使用され、第２の活性部は、前記第１の活性部に接続され、前記第２のトランジスタのチャネル領域を形成するために使用されている。第３の導電層は、前記第２の活性層と前記第５の導電層との間に位置し、前記第３の導電層は、第１のリセット信号線、第１のゲート線を含み、第１のリセット信号線の前記ベース基板への正投影は、前記第１の活性部の前記ベース基板への正投影を覆い、前記第１のリセット信号線の一部の構造は、前記第１のトランジスタのトップゲートを形成するために使用され、第１のゲート線の前記ベース基板への正投影は、前記第２の活性部の前記ベース基板への正投影を覆い、前記第１のゲート線の一部の構造は、前記第２のトランジスタのトップゲートを形成するために使用されている。同一の前記画素駆動回路において、前記第１のゲート線の前記ベース基板への正投影は、前記第１の導電部の前記ベース基板への正投影と前記第２のゲート線の前記ベース基板への正投影との間に位置し、前記第１のリセット信号線の前記ベース基板への正投影は、前記第２のゲート線の前記ベース基板への正投影が前記第１の導電部の前記ベース基板への正投影から離れる側に位置している。
【0021】
本開示の一実施例において、前記第２の導電層は、さらに、前記第１の初期信号線、第３のリセット信号線、第３のゲート線を含み、前記第１の初期信号線の前記ベース基板への正投影は、前記第１のリセット信号線の前記ベース基板への正投影が前記第１の導電部の前記ベース基板への正投影から離れる側に位置し、第３のリセット信号線は、ビアを介して前記第１のリセット信号線に接続され、前記ベース基板への正投影は、前記第１の活性部の前記ベース基板への正投影を覆い、前記第３のリセット信号線の一部の構造は、前記第１のトランジスタのボトムゲートを形成するために使用され、第３のゲート線の前記ベース基板への正投影は、前記第２の活性部の前記ベース基板への正投影を覆い、前記第３のゲート線の一部の構造は、前記第２のトランジスタのボトムゲートを形成するために使用される。
【0022】
本開示の一実施例において、前記画素駆動回路は、さらに、第５のトランジスタを含み、前記第５のトランジスタの第１の極は、前記電源線に接続され、第２の極は、前記駆動トランジスタの第１の極に接続され、ゲートが前記イネーブル信号線に接続され、前記第１のトランジスタ、第２のトランジスタは、Ｎ型トランジスタであり、前記駆動トランジスタ、第４のトランジスタ、第５のトランジスタ、第６のトランジスタ、第７のトランジスタは、Ｐ型トランジスタである。
【0023】
本開示の一実施例において、前記画素駆動回路は、さらに、第６のトランジスタ、第７のトランジスタを含み、前記第６のトランジスタの第１の極は、前記駆動トランジスタの第２の極に接続され、前記第７のトランジスタの第１の極は、前記第６のトランジスタの第２の極に接続され、第２の極は、第２の初期信号線に接続され、前記第４の導電層は、さらに、前記第２の初期信号線を含む。
【0024】
本開示の一実施例において、前記第１の方向に分布された全ての前記第２の導電部は、順次接続されて前記導電線を形成し、各前記導電線は、各前記電源線に接続されている。
【0025】
本開示の一態様は、上記の表示パネルを含む表示装置を提供する。
【0026】
なお、以上の一般的な説明及び後述の詳細な説明は例示的及び解釈的なものにすぎず、本開示を限定するものではない。
【図面の簡単な説明】
【0027】
ここで図面は明細書に組み込まれ、本開示に適合する実施例を示し、明細書とともに本開示の原理を説明するために使用される。明らかに、以下の説明における図面は、本開示のいくつかの実施例にすぎず、当業者にとっては、創造的な労働を払わずに、これらの図面に基づいて他の図面を得ることもできる。
【0028】
【図1】関連技術における画素駆動回路の回路構成の模式図である。
【図3】本開示の表示パネルの一実施例の構成図である。
【図6】本開示の表示パネルの他の実施例の構成図である。
【図7】本開示の表示パネルの他の実施例の構成図である。
【図8】本開示の表示パネルの他の実施例の構成図である。
【図9】本開示の表示パネルの他の実施例の構成図である。
【図25】本開示の表示パネルの他の実施例の構成図である。
【図29】本開示の表示パネルの他の実施例における遮光層、第１の活性層、第１の導電層、第２の導電層、第２の活性層、第３の導電層、第４の導電層の構成図である。
【図30】本開示の表示パネルの他の実施例における遮光層の構成図である。
【図31】本開示の表示パネルの他の実施例における遮光層の構成図である。
【発明を実施するための形態】
【0029】
次に、図面を参照して、例示的な実施例についてより詳細に説明する。しかし、例示的な実施例は様々な形態で実施することができ、本明細書で説明する例に限定されると理解されるべきではない。対照的に、これらの実施例は、本開示をより包括的かつ完全にし、例示的な実施例の構想を当業者に完全に伝えるように提供される。図中の同一の符号は同一又は類似の構造を表すので、詳細な説明は省略する。
【0030】
用語「１個」、「１つ」、「前記」は、１つ又は複数の要素／構成部分／などが存在することを表すために使用される、用語「含む」及び「有する」は、オープンな包含を意味するために使用され、列挙された要素／構成要素／などの他に存在することができる要素／構成要素／などを意味する。
【0031】
図１に示すように、関連技術における画素駆動回路の回路構成の模式図である。この画素駆動回路は、駆動トランジスタＴ３、第１のトランジスタＴ１、第２のトランジスタＴ２、第４のトランジスタＴ４、第５のトランジスタＴ５、第６のトランジスタＴ６、第７のトランジスタＴ７、容量Ｃを含むことができる。ここで、第４のトランジスタＴ４の第１の極は、データ信号端Ｄａに接続され、第２の極は、駆動トランジスタＴ３の第１の極に接続され、ゲートは、第２のゲート駆動信号端Ｇ２に接続され、第５のトランジスタＴ５の第１の極は、第１の電源端ＶＤＤに接続され、第２の極は、駆動トランジスタＴ３の第１の極に接続され、ゲートは、イネーブル信号端ＥＭに接続され、駆動トランジスタＴ３のゲートは、ノードＮに接続され、第２のトランジスタＴ２の第１の極は、ノードＮに接続され、第２の極は、駆動トランジスタＴ３の第２の極に接続され、ゲートが第１のゲート駆動信号端Ｇ１に接続され、第６のトランジスタＴ６の第１の極は、駆動トランジスタＴ３の第２の極に接続され、第２の極は、第７のトランジスタＴ７の第１の極に接続され、ゲートは、イネーブル信号端ＥＭに接続され、第７のトランジスタＴ７の第２の極は、第２の初期信号端Ｖｉｎｉｔ２に接続され、ゲートは、第２のリセット信号端Ｒｅ２に接続され、第１のトランジスタＴ１の第１の極は、ノードＮに接続され、第２の極は、第１の初期信号端Ｖｉｎｉｔ１に接続され、ゲートは、第１のリセット信号端Ｒｅ１に接続され、容量Ｃの第１の電極は、ノードＮに接続され、第２の電極が第１の電源端ＶＤＤに接続されている。この画素駆動回路は、発光ユニットＯＬＥＤの発光を駆動するための発光ユニットＯＬＥＤを接続することができ、発光ユニットＯＬＥＤは、第６のトランジスタＴ６の第２の極と第２の電源端ＶＳＳとの間に接続することができる。ここで、第１のトランジスタＴ１及び第２のトランジスタＴ２は、Ｎ型トランジスタであってもよく、例えば、第１のトランジスタＴ１及び第２のトランジスタＴ２は、Ｎ型金属酸化物トランジスタであってもよく、Ｎ型金属酸化物トランジスタは、小さなリーク電流を有しているので、発光段階でノードＮは第１のトランジスタＴ１及び第２のトランジスタＴ２を通じて漏電することを回避することができる。同時に、駆動トランジスタＴ３、第４のトランジスタＴ４、第５のトランジスタＴ５、第６のトランジスタＴ６、第７のトランジスタＴ７は、Ｐ型トランジスタであってもよく、例えば、駆動トランジスタＴ３、第４のトランジスタＴ４、第５のトランジスタＴ５、第６のトランジスタＴ６、第７のトランジスタＴ７は、Ｐ型低温度多結晶シリコントランジスタであってもよく、Ｐ型低温多結晶シリコントランジスタは、高いキャリア移動度を有し、それによって高解像度、高反応速度、高画素密度、高開口率の表示パネルを実現するのに有利である。第１の初期信号端と第２の初期信号端は、実際の状況に応じて同じ又は異なる電圧信号を出力することができる。
【0032】
図２に示すように、図１の画素駆動回路の駆動方法における各ノードのタイミングチャートである。ここで、Ｇ１は第１のゲート駆動信号端Ｇ１のタイミングを示し、Ｇ２は第２のゲート駆動信号端Ｇ２のタイミングを示し、Ｒｅ１は第１のリセット信号端Ｒｅ１のタイミングを示し、Ｒｅ２は第２のリセット信号端Ｒｅ２のタイミングを示し、ＥＭはイネーブル信号端ＥＭのタイミングを示し、Ｄａはデータ信号端Ｄａのタイミングを示す。この画素駆動回路の駆動方法は、第１のリセット段階ｔ１、補償段階ｔ２、第２のリセット段階ｔ３、発光段階ｔ４を含むことができる。第１のリセット段階ｔ１：第１のリセット信号端Ｒｅ１はハイレベル信号を出力し、第１のトランジスタＴ１はオンし、第１の初期信号端Ｖｉｎｉｔ１はノードＮに初期信号を入力する。補償段階ｔ２：第１のゲート駆動信号端Ｇ１はハイレベル信号を出力し、第２のゲート駆動信号端Ｇ２はローレベル信号を出力し、第４のトランジスタＴ４、第２のトランジスタＴ２はオンし、同時にデータ信号端Ｄａは駆動信号を出力してノードＮに電圧Ｖｄａｔａ＋Ｖｔｈ（すなわち電圧ＶｄａｔａとＶｔｈの和）を書き込み、ここで、Ｖｄａｔａは駆動信号の電圧であり、Ｖｔｈは駆動トランジスタＴ３の閾値電圧であり、第２のリセット段階ｔ３で、第２のリセット信号端Ｒｅ２はローレベル信号を出力し、第７のトランジスタＴ７はオンし、第２の初期信号端Ｖｉｎｉｔ２は第６のトランジスタＴ６の第２の極に初期信号を入力する。発光段階ｔ４：イネーブル信号端ＥＭがローレベル信号を出力し、第６のトランジスタＴ６、第５のトランジスタＴ５がオンし、駆動トランジスタＴ３が容量Ｃに記憶された電圧Ｖｄａｔａ＋Ｖｔｈにより発光する。
【0033】
駆動トランジスタの出力電流の式は、以下の通りである：
Ｉ＝(μＷＣｏｘ／２Ｌ)(Ｖｇｓ―Ｖｔｈ)２
Ｉ＝(μＷＣｏｘ／２Ｌ)(Ｖｇｓ―Ｖｔｈ)２
【0034】
ここで、Ｉは駆動トランジスタの出力電流、μはキャリア移動度、Ｃｏｘは単位面積当たりのゲート電気容量、Ｗは駆動トランジスタチャネルの幅、Ｌは駆動トランジスタチャネルの長さ、Ｖｇｓは駆動トランジスタゲートソース電圧差、Ｖｔｈは駆動トランジスタ閾値電圧である。
【0035】
上記駆動トランジスタの出力電流式に基づいて、本開示の画素駆動回路における駆動トランジスタのゲート電圧Ｖｄａｔａ＋Ｖｔｈ及びソース電圧Ｖｄｄを上記式に導入することにより、本開示の画素駆動回路における駆動トランジスタの出力電流Ｉ＝（μＷＣｏｘ／２Ｌ)(Ｖｄａｔａ＋Ｖｔｈ－Ｖｄｄ－Ｖｔｈ)２である。この画素駆動回路は、駆動トランジスタのしきい値がその出力電流に与える影響を回避することができる。
【0036】
しかし、表示パネルでは、第１の電源端を提供するための電源線自体に電圧降下があり、表示パネルの異なる位置における第１の電源端に電圧差があり、表示パネルの表示が不均一になる。
【0037】
これに基づいて、この実施例は、表示パネルを提供し、ここで、前記表示パネルは、第１の方向と第２の方向に沿って配列分布された複数の画素駆動回路を含むことができ、前記第１の方向と前記第２の方向は、交差し、例えば、第１の方向は行方向であり、第２の方向は列方向である。この表示パネルにおける画素駆動回路の構成を図１に示すことができる。この表示パネルは、図３～５に示すように、ベース基板、第２の導電層、第５の導電層を含み、図３は本開示の表示パネルの一実施例における構成図、図４は図３における第２の導電層の構成図であり、図５は図３における第５の導電層の構成図である。第２の導電層は、前記ベース基板の片側に位置することができ、前記第２の導電層は、複数の前記画素駆動回路に１対１で対応して設けられた複数の第２の導電部２２を含み、前記第２の導電部２２は、それに対応する前記画素駆動回路における前記容量の第２の電極を形成するために使用され、前記第１の方向Ｘに分布する複数の前記第２の導電部が接続されて導電線２を形成し、第５の導電層は、前記第２の導電層が前記ベース基板から離れる側に位置することができ、前記第５の導電層は、複数の前記電源線ＶＤＤを含み、複数の前記電源線ＶＤＤの前記ベース基板への正投影は、前記第１の方向Ｘ間隔に沿って分布し、前記第２の方向Ｙに沿って延び、各導電線２は、各電源線ＶＤＤに接続可能である。
【0038】
この実施例では、複数の電源線ＶＤＤと複数の導電線２とがメッシュ構造を形成することができ、メッシュ構造の電源線は抵抗が小さく、表示パネルの表示の均一度を向上させることができる。
【0039】
この実施例では、図３、４に示すように、第２の導電層は、第１の方向に隣接する第２の導電部２２間に接続された複数の第１の接続部２１をさらに含むことができる。第１の方向Ｘに間隔を置いて分布する複数の第２の導電部２２は、第１の接続部で接続されて導電線２を形成することができる。なお、他の例示的な実施例では、第１の接続部２１は、他の導電層に位置していてもよい。
【0040】
この実施例では、電源線ＶＤＤと導電線２とは、ビアを介して接続されてもよく、図３に示すように、表示パネルは、第２の導電層と第５の導電層との間に位置することができる第４の導電層を含むことができ、第４の導電層は複数の第１のブリッジ部４１を含むことができる。ここで、第１のブリッジ部４１は、第１の接続部２１にビアＨを介して接続することができ、電源線ＶＤＤはビアＨを介して第１のブリッジ部４１に接続することができ、電源線ＶＤＤは導電線２に接続することができる。なお、この実施例における黒色の四角はビアを表し、この実施例では一部のビアの位置にのみマークが付けられている。また、他の例示的な実施例では、電源線ＶＤＤは、ビアを介して第２の導電部に直接接続することもできる。
【0041】
この実施例では、各導電線２は各電源線ＶＤＤに接続することができる。なお、他の例示的な実施例では、導電線２は、一部の電源線ＶＤＤのみに接続されてもよい。例えば、図６に示すように、本開示の表示パネルの別の例示的な実施例の構成図であり、ここで、第１の行の導電線２は第２～第４の列の電源線ＶＤＤに接続され、第２の行の導電線２は第１～第３の列の電源線ＶＤＤに接続され、この表示パネルは、同様に電源線の電圧降下を低減することができる。
【0042】
この実施例では、表示パネルにおいて第１の方向Ｘに間隔を空けて分布されたすべての第２の導電部２２が順次接続されて導電線２が形成される。なお、他の例示的な実施例では、導電線２は、一部の導電部２２のみで接続されて形成されてもよい。例えば、図７に示すように、本開示の表示パネルの別の例示的な実施例の構成図であり、ここで、第１の方向Ｘに隣接する２つの導電部２２毎に接続されて導電線２を形成し、この表示パネルは同様に電源線の電圧降下を低減することができる。さらに、例えば、図８に示すように、本開示の表示パネルの別の例示的な実施例の構成図である。ここで、複数の第２の導電部２２毎に導電線２を形成し、この表示パネルは、行及び列の方向に沿って分布する複数の導電線２を含み、ここで、隣接行及び隣接列の導電線２は、行方向に交互に分布し、すなわち、隣接行及び隣接列に位置する２つの導電線２のベース基板への正投影は、列方向に移動して被覆された領域部分と交差する。交互に配置された導電線２は、少なくとも２本の電源線ＶＤＤを共通に接続することができる。この表示パネルも電源ケーブルの電圧降下を低減することができる。
【0043】
本開示の表示パネルは、電源線に容量が接続されている他の構成の画素駆動回路を含むこともでき、対応する表示パネルは、電源線自体の電圧降下を低減するために上述の構成を採用することができる。
【0044】
なお、この実施例では、一構造のベース基板への正投影が一方向に延びており、この構造のベース基板への正投影全体がその方向に延びていること、すなわち、この構造のベース基板への正投影がその方向に沿って直線的に延びていてもよく、折り曲げられて延びていてもよいことを理解することができる。同一構造の膜層（例えば、第２の導電層、第５の導電層）中の異なる構造部は、一次パターニングプロセスによって形成することができる。構造層Ａは、構造層Ｂが基板から離れる側に位置しており、構造層Ａは、構造層Ｂが基板から離れる側に形成されていると理解できる。構造層Ｂがパターニング構造である場合、構造層Ａの一部の構造は、構造層Ｂの同じ物理的な高さに位置してもよく、又は構造層Ｂの物理的な高さよりも低くてもよく、ここで、基板は高さ基準である。
【0045】
この実施例は、他の表示パネルを提供し、該表示パネルは、順次に積層配置されたベース基板、遮光層、第１の活性層、第１の導電層、第２の導電層、第２の活性層、第３の導電層、第４の導電層、第５の導電層を含み、ここで、前記層の間に絶縁層を設けることができる。図９～２３に示すように、図９は本開示の表示パネルの他の実施例における構成図であり、図１０は図９における遮光層の構成図であり、図１１は図９における第１の活性層の構成図であり、図１２は図９における第１の導電層の構成図であり、図１３は図９における第２の導電層の構成図であり、図１４は図９における第２の活性層の構成図であり、図１５は図９における第３の導電層の構成図であり、図１６は図９における第４の導電層の構成図であり、図１７は図９における第５の導電層の構成図であり、図１８は図９における遮光層、第１の活性層の構成図であり、図１９は図９における遮光層、第１の活性層、第１の導電層の構成図であり、図２０は図９における遮光層、第１の活性層、第１の導電層、第２の導電層の構成図であり、図２１は図９における遮光層、第１の活性層、第１の導電層、第２の導電層、第２の活性層の構成図であり、図２２は図９における遮光層、第１の活性層、第１の導電層、第２の導電層、第２の活性層、第３の導電層の構成図であり、図２３は図９における遮光層、第１の活性層、第１の導電層、第２の導電層、第２の活性層、第３の導電層、第４の導電層の構成図である。該表示パネルは、複数の図１に示す画素駆動回路を含むことができる。図９に示すように、複数の画素駆動回路には、第１の方向Ｘに隣接して分布する第１の画素駆動回路Ｐ１と第２の画素駆動回路Ｐ２が含まれ、第１の画素駆動回路Ｐ１と第２の画素駆動回路Ｐ２とは、対称ミラーに設定することができる。ここで、第１の画素駆動回路Ｐ１と第２の画素駆動回路Ｐ２とは、１つの重複ユニットを形成することができ、該表示パネルは、第１の方向Ｘ及び第２の方向Ｙに配列分布された複数の重複ユニットに含まれることができる。ここで、第１の方向Ｘと第２の方向Ｙとは、交差してもよく、例えば、第１の方向は、行方向であり、第２の方向は、列方向である。
【0046】
図９、１０、１８に示すように、遮光層は、第１の方向Ｘに分布する複数の遮光部６１と、遮光部６１間に接続される第２の接続部６２とを含むことができる。遮光層は導体構造であってもよく、例えば、遮光層は遮光金属層であってもよい。
【0047】
図９、１１、１９に示すように、第１の活性層は、第３の活性部７３、第４の活性部７４、第５の活性部７５、第６の活性部７６、第７の活性部７７、第８の活性部７８、第９の活性部７９を含んでもよい。ここで、第３の活性部７３は、駆動トランジスタＴ３のチャネル領域を形成するために使用することができ、第４の活性部７４は、第４のトランジスタＴ４のチャネル領域を形成するために使用することができ、第５の活性部７５は、第５のトランジスタＴ５のチャネル領域を形成するために使用することができ、第６の活性部７６は、第６のトランジスタＴ６のチャネル領域を形成するために使用することができ、第７の活性部７７は、第７のトランジスタＴ７のチャネル領域を形成するために使用することができ、第８の活性部７８は、第５の活性部７５が第３の活性部７３から離れる側に接続され、第９の活性部７９は、第１の画素駆動回路Ｐ１の第８の活性部７８と第２の画素駆動回路Ｐ２の第８の活性部７８との間に接続されている。ここで、第８の活性部７８は、第５のトランジスタの第１の極を形成するために使用することができ、この実施例では、第９の活性部７９を介して隣接する２画素駆動回路における第８の活性部を接続することにより、隣接する画素駆動回路における第１の電源端の電圧差を低減することができる。図１８に示すように、遮光部６１のベース基板への正投影は、第３の活性部７３のベース基板への正投影を覆うことができ、遮光部６１は、駆動トランジスタ特性に対する光照射の影響を低減することができる。第１の活性層は、多結晶シリコン材料で形成することができ、それに応じて、駆動トランジスタＴ３、第４のトランジスタＴ４、第５のトランジスタＴ５、第６のトランジスタＴ６、第７のトランジスタＴ７は、Ｐ型の低温多結晶シリコン薄膜トランジスタであってもよい。
【0048】
図９、１２、１９に示すように、第１の導電層は、第１の導電部１１、第２のゲート線Ｇ２、イネーブル信号線ＥＭ、第２のリセット信号線Ｒｅ２を含むことができる。第２のゲート線Ｇ２は、図１の第２のゲート駆動信号端を提供するために使用することができ、イネーブル信号線ＥＭは、図１のイネーブル信号端を提供するために使用することができ、第２のリセット信号線Ｒｅ２は、図１の第２のリセット信号端を提供するために使用することができる。第２のゲート線Ｇ２のベース基板への正投影、イネーブル信号線ＥＭのベース基板への正投影、第２のリセット信号線Ｒｅ２のベース基板への正投影は、いずれも第１の方向Ｘに延びることができる。ここで、第２のゲート線Ｇ２のベース基板への正投影は、第４の活性部７４のベース基板への正投影を覆い、第２のゲート線Ｇ２の一部の構造は、第４のトランジスタのゲートを形成するために用いられる。イネーブル信号線ＥＭのベース基板への正投影は、第５の活性部７５のベース基板への正投影、第６の活性部７６のベース基板への正投影を覆い、イネーブル信号線ＥＭの一部の構造は、第５のトランジスタＴ５、第６のトランジスタＴ６のゲートを形成するためにそれぞれ使用することができる。第２のリセット信号線Ｒｅ２のベース基板への正投影は、第７の活性部７７のベース基板への正投影を覆うことができ、第２のリセット信号線Ｒｅ２の一部の構造は、第７のトランジスタＴ７のゲートを形成するために使用することができる。第１の導電部１１のベース基板への正投影は、第３の活性部７３のベース基板への正投影を覆い、第１の導電部１１は、駆動トランジスタＴ３のゲート及び容量の第１の電極を形成するために用いることができる。第１の方向Ｘは行方向であってもよく、図１９に示すように、本行の画素駆動回路における第２のゲート線Ｇ２は、前の行の画素駆動回路における第２のリセット信号線Ｒｅ２として多重化されてもよい。この構成により、画素駆動回路の集積度を高め、画素駆動回路のレイアウト面積を低減することができる。遮光層は安定した電源端に接続することができ、例えば、遮光層は図１の第１の電源端、第１の初期信号端、第２の初期信号端などに接続することができ、遮光部６１は第１の導電部１１に対して定電圧作用を果たすことができ、それによって駆動トランジスタＴ３のゲートの発光段階での電圧変動を低減することができる。また、この表示パネルは、第１の導電層をマスクとして第１の活性層を導体化することができ、すなわち、第１の活性層のうち第１の導電層で覆われている領域は、トランジスタのチャネル領域を形成することができ、第１の導電層で覆われていない領域は、導体構造を形成することができる。
【0049】
図９、１３、２０に示すように、第２の導電層は、第１の初期信号線Ｖｉｎｉｔ１、第３のリセット信号線２Ｒｅ１、第３のゲート線２Ｇ１、複数の第２の導電部２２を含むことができる。ここで、第１の初期信号線Ｖｉｎｉｔ１は、図１の第１の初期信号端を提供するために用いられ、第３のリセット信号線２Ｒｅ１は、図１の第１のリセット信号端を提供するために用いられ、第３のゲート線２Ｇ１は、図１の第１のゲート駆動信号端を提供するために用いられることができる。第１の初期信号線Ｖｉｎｉｔ１のベース基板への正投影、第３のリセット信号線２Ｒｅ１のベース基板への正投影、第３のゲート線２Ｇ１のベース基板への正投影は、いずれも第１の方向Ｘに沿って延びることができる。図１３に示すように、第２の導電層は、複数の第１の接続部をさらに含むことができ、複数の第１の接続部は、重複ユニットの２つの第２の導電部２２間に接続された第２のサブ接続部２１２と、隣接する重複ユニットの２つの第２の導電部２２間に接続された第１のサブ接続部２１１とを含むことができる。図２０に示すように、同じグループの隣接する２つの前記画素駆動回路の間では、第１のサブ接続部２１１のベース基板への正投影と第２の接続部６２のベース基板への正投影とは、少なくとも部分的に重なることができ、第２のサブ接続部２１２のベース基板への正投影と第２の接続部６２のベース基板への正投影とは、少なくとも部分的に重なることができる。この構成により、表示パネルに対する第１の接続部の遮光影響を低減し、表示パネルの透過率を提供することができる。ここで、第１のサブ接続部２１１のベース基板への正投影の第２の方向Ｙへのサイズは、第２の導電部２２のベース基板への正投影の第２の方向Ｙへのサイズより小さくてもよく、第１のサブ接続部２１１のベース基板への正投影は、第２の接続部６２のベース基板への正投影に位置してもよく、この構成により、表示パネルの透過率を大幅に高めることができる。この実施例では、第２のサブ接続部２１２のベース基板への正投影の第２の方向Ｙへのサイズは、第２の導電部２２が形成する行方向に延びる導電ストリップの自己抵抗を低減するために、第２の導電部２２のベース基板への正投影の第２の方向Ｙへのサイズと等しい。なお、他の例示的な実施例では、第２のサブ接続部２１２のベース基板への正投影の第２の方向Ｙへのサイズは、第２の導電部２２のベース基板への正投影の第２の方向Ｙへのサイズよりも小さくてもよい。また、他の実施例では、隣接する重複ユニットにおける２つの第２の導電部２２の間に第１のサブ接続部２１１を設けなくてもよく、すなわち隣接する重複ユニットにおける２つの第２の導電部２２が第１の方向Ｘに間隔を置いて配置されてもよい。
【0050】
図９、１４、２１に示すように、第２の活性層は、第１のトランジスタのチャネル領域を形成するために使用できる第１の活性部８１１、第２の活性部８１２を含む活性部８１を含み、第２の活性部８１２は、第２のトランジスタＴ２のチャネル領域を形成するために使用することができる。ここで、第２の活性層は、酸化インジウムガリウム亜鉛から形成することができ、それに応じて、第１のトランジスタＴ１、第２のトランジスタＴ２は、Ｎ型金属酸化物薄膜トランジスタであってもよい。第３のゲート線２Ｇ１のベース基板への正投影は、第２の活性部８１２のベース基板への正投影を覆うことができ、第３のゲート線２Ｇ１の一部の構造は、第２のトランジスタのボトムゲートを形成するために使用することができる。第３のリセット信号線２Ｒｅ１のベース基板への正投影は、第１の活性部８１１のベース基板への正投影を覆うことができ、第３のリセット信号線２Ｒｅ１の一部の構造は、第１のトランジスタＴ１のボトムゲートを形成するために使用することができる。
【0051】
図９、１５、２２に示すように、第３の導電層は、第１のリセット信号線３Ｒｅ１、第１のゲート線３Ｇ１を含むことができる。第１のリセット信号線３Ｒｅ１のベース基板への正投影と第１のゲート線３Ｇ１のベース基板への正投影とは、いずれも第１の方向Ｘに延びることができる。第１のリセット信号線３Ｒｅ１は、図１の第１のリセット信号端を提供するために使用することができ、第１のリセット信号線３Ｒｅ１のベース基板への正投影は、第１の活性部８１１のベース基板への正投影を覆うことができ、第１のリセット信号線３Ｒｅ１の一部の構造は、第１のトランジスタＴ１のトップゲートを形成するために使用することができ、同時に、第１のリセット信号線３Ｒｅ１は、表示パネルの端部の配線領域に位置するビアを介して第３のリセット信号端２Ｒｅ１に接続することができる。第１のゲート線３Ｇ１は、図１の第１のゲート駆動信号端を提供するために使用することができ、第１のゲート線３Ｇ１のベース基板への正投影は、第２の活性部８１２のベース基板への正投影を覆うことができ、第１のゲート線３Ｇ１の一部の構造は、第２のトランジスタＴ２のトップゲートを形成するために使用することができ、同時に、第１のゲート線３Ｇ１は、表示パネルの端部の配線領域に位置するビアを介して第３のゲート線２Ｇ１を接続することができる。図９、２２に示すように、同じ画素駆動回路において、第１の導電部１１の前記ベース基板への正投影は、前記第１のゲート線３Ｇ１の前記ベース基板への正投影と前記イネーブル信号線ＥＭの前記ベース基板への正投影との間に位置することができ、第１のリセット信号線３Ｒｅ１のベース基板への正投影は、第１のゲート線３Ｇ１のベース基板への正投影が第１の導電部１１のベース基板への正投影から離れる側に位置することができる。第２のゲート線Ｇ２のベース基板への正投影は、第１のゲート線３Ｇ１のベース基板への正投影と第１のリセット信号線３Ｒｅ１のベース基板への正投影との間に位置することができる。第２のリセット信号線Ｒｅ２のベース基板への正投影は、前記イネーブル信号線ＥＭのベース基板への正投影が第１の導電部１１のベース基板への正投影から離れる側に位置することができる。また、この表示パネルは、第３の導電層をマスクとして用いて第２の活性層を導体化することができ、すなわち、第２の活性層のうち第３の導電層で覆われた領域は、トランジスタのチャネル領域を形成することができ、第３の導電層で覆われていない領域は、導体構造を形成することができる。
【0052】
図９、１６、２３に示すように、第４の導電層は、第１のブリッジ部４１、第２のブリッジ部４２、第３のブリッジ部４３、第４のブリッジ部４４、第５のブリッジ部４５、第６のブリッジ部４６、第２の初期信号線Ｖｉｎｉｔ２を含むことができる。ここで、第１のブリッジ部４１は、２つのビアを介して第２のサブ接続部２１２を接続し、ビアを介して第１の画素駆動回路Ｐ１における第８の活性部７８と第２の画素駆動回路Ｐ２における第８の活性部７８をそれぞれ接続して、第５のトランジスタの第１の極と容量Ｃの第２の電極を接続することができる。第１のブリッジ部４１は、第１の画素駆動回路Ｐ１と第２の画素駆動回路Ｐ２のミラー対称面でミラー対称にすることができる。第２のブリッジ部４２は、第６の活性部７６と第７の活性部７７との間の第１の活性層をビアを介して接続して、第６のトランジスタＴ６の第２の極と第７のトランジスタＴ７の第１の極を接続し、第２のブリッジ部４２は、表示パネルにおける発光ユニットの第１の電極を接続するために使用することができる。第３のブリッジ部４３は、第６の活性部７６と第３の活性部７３との間の第１の活性層、第２の活性部８１２が第１の活性部８１１から離れる側の第２の活性層をそれぞれビアを介して接続して、第２のトランジスタＴ２の第２の極、第６のトランジスタＴ６の第１の極、駆動トランジスタＴ３の第２の極を接続することができる。第４のブリッジ部４４は、第１の活性部８１１と第２の活性部８１２との間の第２の活性層、第１の導電部１１をそれぞれビアを介して接続して、第２のトランジスタＴ２の第１の及び駆動トランジスタのゲートを接続することができる。図１３に示すように、第２の導電部２２には開口２２１が形成されており、第１の導電部１１と第４のブリッジ部４４との間に接続されたビアのベース基板への正投影は、該ビア内の導電構造と第２の導電部２２とが互いに絶縁されるように、開口２２１のベース基板への正投影以内に位置している。第５のブリッジ部４５は、第１の活性部８１１が第２の活性部８１２から離れる側の第２の活性層と、第１の初期信号線Ｖｉｎｉｔ１とをそれぞれビアを介して接続して、第１のトランジスタの第２の極と第１の初期信号端とを接続することができる。第６のブリッジ部４６は、第４の活性部７４の第３の活性部７３から離れる側の第１の活性層をビアを介して接続して、第４のトランジスタの第１の極を接続することができる。第２の初期信号線Ｖｉｎｉｔ２は、図１の第２の初期信号端を提供するために使用することができ、第２の初期信号線Ｖｉｎｉｔ２は、第７のトランジスタの第２の極と第２の初期信号端を接続するために、第７の活性部７７が第６の活性部７６から離れた側の第１の活性層をビアを介して接続することができる。
【0053】
図９、１７に示すように、第５の導電層は、複数の電源線ＶＤＤ、複数のデータ線Ｄａ、第７のブリッジ部５７を含むことができる。ここで、電源線ＶＤＤのベース基板への正投影とデータ線Ｄａのベース基板への正投影とは、いずれも第２の方向Ｙに沿って延びることができる。電源線ＶＤＤは、図１の第１の電源端を提供するために使用することができ、データ線Ｄａは、図１のデータ信号端を提供するために使用することができる。図９に示すように、各列の画素駆動回路は、電源線を対応して設けることができ、第１の画素駆動回路Ｐ１における電源線ＶＤＤがビアを介して第１のブリッジ部４１に接続でき、第２の画素駆動回路Ｐ２における電源線ＶＤＤがビアを介して同一の第１のブリッジ部４１に接続でき、第５のトランジスタの第１の極と第１の電源端に接続できる。データ線Ｄａは、第６のブリッジ部４６をビアを介して接続して、第４のトランジスタの第１の極とデータ信号端とを接続することができる。ここで、データ線Ｄａは部分のみを示しており、データ線Ｄａのベース基板への正投影は、第２の方向Ｙに沿って延びている。第７のブリッジ部５７は、第２のブリッジ部４２にビアを介して接続して、第７のトランジスタの第１の極を接続することができ、第７のブリッジ部５７は、発光ユニットの第１の電極を接続するために使用することができる。なお、他の例示的な実施例では、複数列の画素駆動回路が１つの電源線を対応して設定することもできる。図１７に示すように、電源線ＶＤＤは、第１の延在部ＶＤＤ１、第２の延在部ＶＤＤ２、第３の延在部ＶＤＤ３を含むことができ、第２の延在部ＶＤＤ２は、第１の延在部ＶＤＤ１と第３の延在部ＶＤＤ３との間に接続され、第２の延在部ＶＤＤ２の前記ベース基板への正投影の前記第１の方向Ｘへのサイズは、第１の延在部ＶＤＤ１の前記ベース基板への正投影の前記第１の方向Ｘへのサイズよりも大きくてもよく、そして、前記第２の延在部ＶＤＤ２の前記ベース基板への正投影の前記第１の方向Ｘへのサイズは、前記第３の延在部ＶＤＤ３の前記ベース基板への正投影の前記第１の方向Ｘへのサイズよりも大きくてもよい。第２の延在部ＶＤＤ２のベース基板への正投影は、第１の活性部８１１のベース基板への正投影、第２の活性部８１２のベース基板への正投影を覆うことができ、第２の延在部ＶＤＤ２は、第１のトランジスタＴ１、第２のトランジスタＴ２に対する光照射の特性影響を低減することができる。
【0054】
なお、図９、２３に示すように、第４の導電層がベース基板から離れる側に描かれた黒色ブロックは、第４の導電層が基板側に面する他の層に接続されたビアを示し、第５の導電層がベース基板から離れる側に描かれた黒色ブロックは、第５の導電層がベース基板側に面する他の層に接続されたビアを示す。この黒いブロックはビアの位置のみを示し、異なる位置の黒いブロックが示す異なるビアは、異なる絶縁層を貫通することができる。例えば、第１のブリッジ部４１と第２のサブ接続部２１２との間に接続されたビアは、第２の導電層と第４の導電層との間に位置する絶縁層を貫通することができ、第１のブリッジ部４１と第８の活性部７８との間に接続されたビアは、第１の活性層と第４の導電層との間に位置する絶縁層を貫通することができ、第２の活性部８１２の第１の活性部８１１から離れる側の第２の活性層と第３のブリッジ部４３との間に接続されたビアは、第４の導電層と第２の活性層との間の絶縁層を貫通することができ、第４のブリッジ部４４と第１の導電部１１との間に接続されたビアは、第４の導電層と第１の導電層との間の絶縁層を貫通することができ、電源線ＶＤＤと第１のブリッジ部４１との間に接続されたビアは、第４の導電層と第５の導電層との間の絶縁層を貫通することができる。なお、以下の実施例において、図中のビアの描画方法及び表現の意味は、この実施例と同じである。
【0055】
図２４は、表示パネルの図９の破線ＡＡに沿って断面された部分断面図である。図２４に示すように、この表示パネルは、第１の絶縁層９１、第２の絶縁層９２、第３の絶縁層９３、第４の絶縁層９４、第５の絶縁層９５、第１の誘電体層９６、第２の誘電体層９７、パッシベーション層９８、平坦層９９をさらに含み、ここで、ベース基板９０、遮光層、第１の絶縁層９１、第１の活性層、第２の絶縁層９２、第１の導電層、第３の絶縁層９３、第２の導電層、第４の絶縁層９４、第２の活性層、第５の絶縁層９５、第３の導電層、第１の誘電体層９６、第２の誘電体層９７、第４の導電層、パッシベーション層９８、平坦層９９、第５の導電層が順次積層されて設けられている。第１の絶縁層９１、第２の絶縁層９２、第３の絶縁層９３、第４の絶縁層９４、第５の絶縁層９５は、単層構造又は多層構造であることができ、第１の絶縁層９１、第２の絶縁層９２、第３の絶縁層９３、第４の絶縁層９４、第５の絶縁層９５の材料は窒化ケイ素、酸化ケイ素、窒化ケイ素のうちの少なくとも１つであることができ、第１の誘電体層９６、第２の誘電体層９７、パッシベーション層９８は窒化シリコン層であるもよく、平坦層９９の材料は、ポリイミド（ＰＩ）、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、シリコン－ガラス結合構造（ＳＯＧ）などの有機材料であってもよい。ベース基板９０は、無機材料であってもよいガラス基板、バリア層、ポリイミド層を順次積層して設けられていてもよい。第１の導電層、第２の導電層、第３の導電層の材料は、モリブデン、アルミニウム、銅、チタン、ニオブのうちの１つ又は合金、又はモリブデン／チタン合金、又は積層などであってもよい。第４の導電層、第５の導電層の材料は、金属材料を含むことができ、例えば、モリブデン、アルミニウム、銅、チタン、ニオブのうちの１つ又は合金、又はモリブデン／チタン合金又は積層など、又はチタン／アルミニウム／チタン積層であることができる。また、他の例示的な実施例では、表示パネルにおける第４の導電層と第５の導電層との間に平坦層のみを設け、パッシベーション層を設けないようにしてもよい。
【0056】
図２５に示すように、本開示の表示パネルの別の例示的な実施例の構成図であり、この表示パネルは、第１の方向Ｘに隣接して分布する第１の画素駆動回路Ｐ１と第２の画素駆動回路Ｐ２を含む複数の図１に示す画素駆動回路を含むことができ、第１の画素駆動回路Ｐ１と第２の画素駆動回路Ｐ２は、ミラー対称に配置することができる。この表示パネルは、順次積層して設けられた、ベース基板、遮光層、第１の活性層、第１の導電層、第２の導電層、第２の活性層、第３の導電層、第４の導電層、第５の導電層を含むことができる。
【0057】
図２５に示す表示パネルにおける遮光層は、図９に示す表示パネルにおける遮光層レイアウト構造と同様であり、遮光層は、第１の方向Ｘに分布する２つの遮光部６１と、遮光部６１間に接続される第２の接続部６２とを含むことができる。遮光層は、導体構造であってもよく、例えば、遮光層は遮光金属層であってもよい。
【0058】
図２５に示す表示パネルにおける第１の活性層は、図９に示す表示パネルにおける第１の活性層のレイアウト構造と同様であり、第１の活性層は、同様に、第３の活性部７３、第４の活性部７４、第５の活性部７５、第６の活性部７６、第７の活性部７７、第８の活性部７８、第９の活性部７９を含むことができる。
【0059】
図２５に示す表示パネルにおける第１の導電層は、図９に示す表示パネルにおける第１の導電層のレイアウト構造と同様であり、第１の導電層は、同様、第１の導電部１１、第２のゲート線Ｇ２、イネーブル信号線ＥＭ、第２のリセット信号線Ｒｅ２を含むことができる。
【0060】
図２５に示す表示パネルにおける第２の導電層は、図９に示す表示パネルにおける第２の導電層のレイアウト構造と同様であり、第２の導電層は、同様、第１の初期信号線Ｖｉｎｉｔ１、第３のリセット信号線２Ｒｅ１、第３のゲート線２Ｇ１、複数の第２の導電部２２を含むことができる。
【0061】
図２５に示す表示パネルにおける第２の活性層は、図９に示す表示パネルにおける第２の活性層のレイアウト構造と同じであり、第２の活性層は、第１の活性部８１１、第２の活性部８１２を含むことができる活性部８１を含むことができる。
【0062】
図２５に示す表示パネルにおける第３の導電層は、図９に示す表示パネルにおける第３の導電層のレイアウト構造と同様であり、第３の導電層は、同様、第１のリセット信号線３Ｒｅ１、第１のゲート線３Ｇ１を含むことができる。
【0063】
図２５に示す表示パネルは、図９に示す表示パネルとは、第４の導電層と第５の導電層の構造レイアウトが異なる点のみが異なる。図２６～２８に示すように、図２６は図２５中の第４の導電層の構成図であり、図２７は図２５中の第５の導電層の構成図であり、図２８は図２５中の遮光層、第１の活性層、第１の導電層、第２の導電層、第２の活性層、第３の導電層、第４の導電層の構成図である。
【0064】
図２５、２６、２８に示すように、第４の導電層は、同様、第１のブリッジ部４１、第２のブリッジ部４２、第３のブリッジ部４３、第４のブリッジ部４４、第５のブリッジ部４５、第６のブリッジ部４６、第２の初期信号線Ｖｉｎｉｔ２を含むこともできる。ここで、図２６における第１のブリッジ部４１は、図１６における第１のブリッジ部４１とは異なるレイアウト構成を有している。図２６に示すように、第１のブリッジ部４１には、透かし彫り部４１０を形成することができ、透かし彫り部４１０が位置する領域の少なくとも一部は表示パネルの透光領域を形成することができる。表示パネルの光透過領域は、遮光作用を有する構造によって覆われていない領域、すなわち、遮光層、第１の導電層、第１の活性層、第２の導電層、第２の活性層、第３の導電層、第４の導電層、第５の導電層に覆われていない領域と理解することができる。この構成により、表示パネルの透過率を高めることができる。図２５、２６、２８に示すように、透かし彫り部４１０のベース基板への正投影は、イネーブル信号線ＥＭの寄生容量を低減し、イネーブル信号線の充電速度を高め、第５のトランジスタＴ５と第６のトランジスタＴ６の応答速度を高めるために、イネーブル信号線ＥＭのベース基板への正投影と少なくとも部分的に重なることもできる。
【0065】
図２５、２６、２８に示すように、第１のブリッジ部４１は、第１のビア接触部４１１、第２のビア接触部４１２、第３のビア接触部４１３、第４のビア接触部４１４、第５のビア接触部４１５を含むことができる。第１のビア接触部４１１は、ビアを介して第２のサブ接続部２１２を接続することができ、第２のビア接触部４１２と第１のビア接触部４１１とは、第２の方向Ｙに対向して設けられ、ビアを介して前記第１の画素駆動回路Ｐ１における第８の活性部７８と接続され、第３のビア接触部４１３と第１のビア接触部４１１とは、第２の方向Ｙに対向して設けられ、ビアを介して前記第２の画素駆動回路Ｐ２における第８の活性部７８と接続され、第４のビア接触部４１４は、前記第１のビア接触部４１１と第２のビア接触部４１２との間に接続され、ビアを介して前記第１の画素駆動回路Ｐ１における電源線ＶＤＤに接続され、第５のビア接触部４１５は、第１のビア接触部４１１と第３のビア接触部４１３との間に接続され、第２の画素駆動回路Ｐ２における電源線ＶＤＤがビアを介して接続され、前記第５のビア接触部４１５と第４のビア接触部４１４とは、第１の方向Ｘに対向して設けられている。ここで、前記第１のビア接触部４１１、第２のビア接触部４１２、第３のビア接触部４１３、第４のビア接触部４１４、第５のビア接触部４１５は、囲まれて前記透かし彫り部４１０を形成することができる。ここで、構造Ａと構造Ｂは第１の方向Ｘに対向して配置されており、構造Ａのベース基板への正投影と構造Ｂのベース基板への正投影とは、第１の方向Ｘに間隔を置いて配置され、構造Ａのベース基板への正投影は第１の方向Ｘに無制限に移動して被覆された領域と構造Ｂのベース基板への正投影は第１の方向Ｘに無制限に移動して被覆された領域とは、少なくとも部分的に重なると理解できる。同様に、構造Ａと構造Ｂは第２の方向Ｙに相対的に設けられており、構造Ａのベース基板への正投影と構造部Ｂのベース基板への正投影は、第２の方向Ｙに間隔を置いて設けられており、構造Ａのベース基板への正投影が第２の方向Ｙに無限移動で覆われた領域と構造Ｂのベース基板への正投影が第２の方向Ｙに無限移動で覆われた領域とは、少なくとも一部と一致していると理解できる。
【0066】
図２６に示すように、第１の方向Ｘにおいて、第１のビア接触部４１１のベース基板への正投影、第２のビア接触部４１２のベース基板への正投影、第３のビア接触部４１３のベース基板への正投影は、第４のビア接触部４１４のベース基板への正投影と第５のビア接触部４１５のベース基板への正投影との間に位置することができ、第２の方向Ｙにおいて、第４のビア接触部４１４のベース基板への正投影と、第５のビア接触部４１５のベース基板への正投影とは、第１のビア接触部４１１のベース基板への正投影と第２のビア接触部４１２のベース基板への正投影との間に位置することができ、第２の方向Ｙにおいて、第４のビア接触部４１４のベース基板への正投影と、第５のビア接触部４１５のベース基板への正投影とは、第１のビア接触部４１１のベース基板への正投影と第３のビア接触部４１３のベース基板への正投影との間に位置することができる。透かし彫り部４１０は、閉じ開口であっても非閉じリング開口であってもよく、この実施例では、透かし彫り部４１０は非閉じ開口であってもよく、図２６に示すように、第２のビア接触部４１２と第３のビア接触部４１３との間には一定の隙間があってもよく、他の実施例では、第２のビア接触部４１２と第３のビア接触部４１３とは直接接続してもよく、閉じ開口される透かし彫り部４１０を形成する。
【0067】
図２５、２７に示すように、第５の導電層は、同様、電源線ＶＤＤ、データ線Ｄａ、第７のブリッジ部５７を含むこともできる。ここで、図２７に示す第５の導電層が図１７に示す第５の導電層と異なるのは、図２７における電源線ＶＤＤが図１７における電源線ＶＤＤと異なるレイアウト構造を有する点である。図２５、２７に示すように、図２５に示す表示パネルにおいて、前記第２の延在部ＶＤＤ２には切欠きＶＤＤ０が形成されており、切欠きＶＤＤ０が位置する領域の少なくとも一部は、前記表示パネルの透過率を高めるための前記表示パネルの透光領域を形成することができる。ここで、切欠きＶＤＤ０は、第４の活性部７４に面する第２の延在部ＶＤＤ２の側辺に形成することができ、切欠きＶＤＤ０のベース基板への正投影は、前記第２のゲート線Ｇ２のベース基板への正投影と第１のリセット信号線Ｖｉｎｉｔ１のベース基板への正投影との間に位置することができる。なお、他の例示的な実施例では、切欠きＶＤＤ０は、第２の延在部ＶＤＤ２の他の位置にも形成することで表示パネルの透過率を向上させる。また、この表示パネルは、第２の延在部ＶＤＤ２に透かし彫り構造を形成することにより、表示パネルの透過率を高めることもできる。この実施例では、電源線ＶＤＤは、第１の方向Ｘに横に接続された第２の導電部とメッシュ構造を形成することができ、該表示パネル上の電源線は自己抵抗が小さい。これに加えて、この実施例では、表示パネルの透過率を高めるために、電源線ＶＤＤの幅を適切に小さくすることもできる。例えば、この実施例では、第１の方向Ｘにおける第２の延在部ＶＤＤ２の寸法を適切に小さくすることができる。この実施例では、第２の延在部ＶＤＤ２のベース基板への正投影の第１の方向Ｘへのサイズは、Ｌ１であり、第２の延在部ＶＤＤ２のベース基板への正投影の第２の方向Ｙへのサイズは、Ｌ２であり、ここで、Ｌ１／Ｌ２は、１／２以下であってもよく、例えば、Ｌ１／Ｌ２は、１／２、１／３、１／４などであってもよい。
【0068】
【0069】
図２９に示すように、本開示の表示パネルの他の例示的な実施例における遮光層、第１の活性層、第１の導電層、第２の導電層、第２の活性層、第３の導電層、第４の導電層の構成図である。図２９に示す表示パネルが図２８に示す表示パネルと異なるのは、第１のブリッジ部４１上の透かし彫り部４１０が閉じ円形であること、第１のブリッジ部４１が第２のサブ接続部２１２に接続する２つのビアを１つにすることができ、この２つのビアを第１の画素駆動回路と第２の画素駆動回路のミラー対称面でミラー対称にすることができ、第１のブリッジ部４１は、第１の画素駆動回路における第８の活性部と第２の画素駆動回路における第８の活性部とをそれぞれ接続する２つのビアを１つにすることができ、この一体化されたビアは、第１の画素駆動回路における第８の活性部と第２の画素駆動回路における第８の活性部とを接続するために第９の活性部７９を接続することにより、そして、この一体化されたビアは、第１の画素駆動回路と第２の画素駆動回路のミラー対称面でミラー対称にすることができる。
【0070】
図３０に示すように、本開示の表示パネルの別の例示的な実施例における遮光層の構成図である。重複ユニットにおいて、第１の方向Ｘに隣接する２つの遮光部６１間に接続された第２の接続部６２のベース基板への正投影の第２の方向Ｙへのサイズは、Ｌ１であってもよく、遮光部６１のベース基板への正投影の第２の方向Ｙへのサイズは、Ｌ２であってもよく、Ｌ１は、８０％＊Ｌ２以上、Ｌ２以下であってもよく、例えば、Ｌ１は、８０％＊Ｌ２、９０％＊Ｌ２、Ｌ２などであってもよい。この構成により、遮光層の電圧降下を低減することができる。
【0071】
図３１に示すように、本開示の表示パネルの別の例示的な実施例における遮光層の構成図である。図３１が図３０と異なるのは、第２の接続部６２に透かし彫り部６２１が形成されており、ここで、透かし彫り部６２１は１つ以上であってもよい。この構成により、表示パネルの透過率に対する遮光層の影響を低減することができる。
【0072】
なお、本開示における図面の割合は、実際のプロセスにおける参考とすることができるが、これに限定されるものではなく、例えば、チャネルのアスペクト比、各フィルム層の厚さ及びピッチ、各信号線の幅及びピッチは、実際の必要に応じて調整することができる。表示基板中の画素の個数及び画素当たりのサブ画素の個数も図中に示す数に限定されるものではなく、本開示で説明する図は構造模式図にすぎない。
【0073】
また、この実施例は、上述した表示パネルを含む表示装置を提供する。この表示装置は、携帯電話、タブレット、テレビなどの表示装置であってもよい。
【0074】
当業者は、明細書及びここに開示されている内容を考慮し、実践した後、本開示の他の実施例を容易に思いつくであろう。本出願は、本開示の一般的な原理に従い、本開示に開示されていない本技術分野における公知の常識又は慣用技術手段を含む、本開示の任意の変形、用途又は適応性変化をカバーすることを目的とする。明細書及び実施例は例示としてのみ扱われ、本開示の真の範囲及び精神は請求項によって指摘される。
【0075】
本開示は、上述し図面に示した正確な構造に限定されるものではなく、その範囲を逸脱しない範囲で種々の修正及び変更が可能であることを理解されたい。本開示の範囲は、添付の請求項によってのみ規定される。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【国際調査報告】