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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-09-12
(54)【発明の名称】半導体用埋設パワー・レール
(51)【国際特許分類】
H01L 21/336 20060101AFI20240905BHJP
H01L 21/3205 20060101ALI20240905BHJP
【ＦＩ】
H01L29/78 301X
H01L21/88 J
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2024513728
(86)(22)【出願日】2022-09-07
(85)【翻訳文提出日】2024-02-29
(86)【国際出願番号】 CN2022117553
(87)【国際公開番号】W WO2023040722
(87)【国際公開日】2023-03-23
(31)【優先権主張番号】17/474,271
(32)【優先日】2021-09-14
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】390009531
【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【住所又は居所原語表記】Ｎｅｗ Ｏｒｃｈａｒｄ Ｒｏａｄ， Ａｒｍｏｎｋ， Ｎｅｗ Ｙｏｒｋ １０５０４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ
(74)【代理人】
【識別番号】100112690
【弁理士】
【氏名又は名称】太佐 種一
(74)【代理人】
【識別番号】100120710
【弁理士】
【氏名又は名称】片岡 忠彦
(72)【発明者】
【氏名】チョン、カングオ
(72)【発明者】
【氏名】フロウギアー、ジュリアン
(72)【発明者】
【氏名】シエ、ルイロン
(72)【発明者】
【氏名】パーク、チャンロ
【テーマコード（参考）】
5F033
5F140
【Ｆターム（参考）】
5F033GG01
5F033GG02
5F033GG03
5F033HH07
5F033HH08
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5F140BK18
5F140CA01
5F140CA02
5F140CA03
5F140CB04
5F140CE07
(57)【要約】
半導体構造体は、ソース／ドレインを有する電界効果トランジスタ（ＦＥＴ）と、ソース／ドレインと接触しているコンタクトと、導電性材料を含む埋設パワー・レールであって、埋設パワー・レールはコンタクトに接触しており、コンタクトに最も近い埋設パワー・レールの第１の部分は第１の厚さを有し、埋設パワー・レールの第２の部分は第２の厚さを有し、第１の厚さは第２の厚さよりも小さくなっている、埋設パワー・レールと、を含む。
【特許請求の範囲】
【請求項1】
ソース／ドレインを有する電界効果トランジスタ（ＦＥＴ）と、前記ソース／ドレインと接触しているコンタクトと、
導電性材料を含む埋設パワー・レールであって、前記埋設パワー・レールは前記コンタクトに接触しており、前記コンタクトに最も近い前記埋設パワー・レールの第１の部分は第１の厚さを有し、前記埋設パワー・レールの第２の部分は第２の厚さを有し、前記第１の厚さは前記第２の厚さよりも小さくなっている、前記埋設パワー・レールと、
を備える、半導体構造体。
【請求項2】
前記埋設パワー・レールは金属ライナを更に含む、請求項１に記載の半導体構造体。
【請求項3】
前記金属ライナは前記導電性材料と前記コンタクトとの間に位置する、請求項２に記載の半導体構造体。
【請求項4】
前記ＦＥＴは前記埋設パワー・レールから垂直方向にずらされている、請求項１に記載の半導体構造体。
【請求項5】
前記埋設パワー・レールは不規則な形状を有する、請求項１に記載の半導体構造体。
【請求項6】
第１の厚さを有する前記埋設パワー・レールの前記第１の部分はシャロー・トレンチ・アイソレーション（ＳＴＩ）領域同士の間に限定されている、請求項１に記載の半導体構造体。
【請求項7】
第２の厚さを有する前記埋設パワー・レールの前記第２の部分はスペーサ同士の間に限定されている、請求項１に記載の半導体構造体。
【請求項8】
埋設パワー・レールを形成するための方法であって、基板の上に複数のフィンを形成することと、
前記複数のフィンの上に第１のコンフォーマルな誘電体を堆積させることと、
フィン配列同士の間に間隔を残しつつ前記複数のフィンのうちのいくつかのフィンを密なピッチで一まとめにするために、前記第１のコンフォーマルな誘電体の上に第２のコンフォーマルな誘電体を堆積させることと、
前記埋設パワー・レール（ＢＰＲ）用のトレンチを形成するために前記基板を凹ませることと、
前記トレンチ内で犠牲材料をエピタキシャル成長させることと、
前記犠牲材料の上にシャロー・トレンチ・アイソレーション（ＳＴＩ）領域を形成することと、
少なくともミドル・オブ・ライン（ＭＯＬ）・パワー・レール・コンタクトを有するウエハ構造体を画定するために、フロント・エンド・オブ・ライン（ＦＥＯＬ）構造、ＭＯＬ構造、およびバック・エンド・オブ・ライン（ＢＥＯＬ）構造を形成することと、
前記ウエハ構造体を上下反転させることと、
前記ウエハ構造体をウエハ・キャリアに装着することと、
前記犠牲材料を選択的に除去することと、
側壁スペーサを形成することと、
前記ＭＯＬパワー・レール・コンタクトをパターニングすることと、
前記ＭＯＬパワー・レール・コンタクトへの前記ＢＰＲとなるメタライゼーション部を形成することと、
を含む、方法。
【請求項9】
前記ＢＰＲは不規則な形状を有する、請求項８に記載の方法。
【請求項10】
前記ＢＰＲは、第１の厚さを有する第１の部分と第２の厚さを有する第２の部分とを有し、前記第１の厚さは前記第２の厚さよりも小さい、請求項８に記載の方法。
【請求項11】
前記第１の厚さを有する前記ＢＰＲの前記第１の部分は前記ＭＯＬパワー・レール・コンタクトに直接接触する、請求項１０に記載の方法。
【請求項12】
前記犠牲材料はシリコン・ゲルマニウム（ＳｉＧｅ）である、請求項８に記載の方法。
【請求項13】
前記ＢＰＲの側壁は金属ライナに直接接触する、請求項８に記載の方法。
【請求項14】
前記金属ライナは前記ＢＰＲと前記ＭＯＬパワー・レール・コンタクトとの間の界面を提供する、請求項１３に記載の方法。
【請求項15】
前記複数のフィンは前記ＢＰＲから垂直方向にずらされる、請求項８に記載の方法。
【請求項16】
埋設パワー・レール（ＢＰＲ）を形成するための方法であって、基板の上に複数のフィンを形成することと、
前記基板内に犠牲シリコン・ゲルマニウム（ＳｉＧｅ）をエピタキシャル成長させることと、
少なくともミドル・オブ・ライン（ＭＯＬ）・パワー・レール・コンタクトを有するウエハ構造体を画定するために、フロント・エンド・オブ・ライン（ＦＥＯＬ）構造、ＭＯＬ構造、およびバック・エンド・オブ・ライン（ＢＥＯＬ）構造を形成することと、
前記ウエハ構造体を上下反転させることと、
トレンチを形成するために前記犠牲ＳｉＧｅを除去することと、
前記トレンチのうちの少なくとも１つを、前記ＭＯＬパワー・レール・コンタクトへの前記ＢＰＲとなる導電性材料で充填することと、
を含む、方法。
【請求項17】
前記ＢＰＲは、第１の厚さを有する第１の部分と第２の厚さを有する第２の部分とを有し、前記第１の厚さは前記第２の厚さよりも小さい、請求項１６に記載の方法。
【請求項18】
前記第１の厚さを有する前記ＢＰＲの前記第１の部分は前記ＭＯＬパワー・レール・コンタクトに直接接触する、請求項１７に記載の方法。
【請求項19】
前記ＢＰＲの側壁は金属ライナに直接接触する、請求項１６に記載の方法。
【請求項20】
前記金属ライナは前記ＢＰＲと前記ＭＯＬパワー・レール・コンタクトとの間の界面を提供する、請求項１９に記載の方法。
【請求項21】
コンピュータ・プログラムであって、前記プログラムがコンピュータ上で実行されると請求項８ないし２０のいずれかに記載の方法ステップを実行するように適合されているプログラム・コードを備える、コンピュータ・プログラム。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は一般に半導体デバイスに関し、より詳細には、埋設パワー・レール（ｂｕｒｉｅｄ ｐｏｗｅｒ ｒａｉｌ）を有する半導体デバイスの形成に関する。
【背景技術】
【0002】
半導体デバイスは、パーソナル・コンピュータ、携帯電話、デジタル・カメラ、および他の電子機器など、様々な電子的用途に使用されている。半導体デバイスは通常、半導体基板上に絶縁層または誘電体層、導電層、および半導電層の材料を順次堆積させ、そこにリソグラフィを用いて様々な材料層をパターニングして、回路の構成要素および素子を形成することで製造される。半導体産業は様々な電子構成要素（例えば、トランジスタ、ダイオード、抵抗器、コンデンサ、等）の集積密度の向上により急速な成長を遂げてきた。ほとんどの場合、集積密度の向上は、半導体プロセス・ノードの縮小によってもたらされた。微細化、高速化、広帯域化、低消費電力化、低レイテンシ化の要求の高まりとともに、チップのレイアウトは、半導体ダイの製造においてより複雑で実現が困難なものとなっている。
【発明の概要】
【0003】
ある実施形態によれば、半導体構造体が提供される。半導体構造体は、ソース／ドレインと、ソース／ドレインと接触しているコンタクトと、導電性材料を含む埋設パワー・レールと、を有する電界効果トランジスタ（ＦＥＴ）を含み、埋設パワー・レールはコンタクトと接触しており、コンタクトに最も近い埋設パワー・レールの第１の部分は第１の厚さを有し、埋設パワー・レールの第２の部分は第２の厚さを有し、第１の厚さは第２の厚さよりも小さくなっている。
【0004】
別の実施形態によれば、埋設パワー・レールを有する半導体デバイスを形成するための方法が提供される。方法は、基板上に複数のフィンを形成することと、複数のフィンの上に第１のコンフォーマルな誘電体を堆積させることと、フィン配列同士の間に間隔を残しつつ複数のフィンのうちのいくつかのフィンを密なピッチで一まとめにする（ｐｉｎｃｈ ｏｆｆ）ために、第１のコンフォーマルな誘電体の上に第２のコンフォーマルな誘電体を堆積させることと、埋設パワー・レール（ＢＰＲ）用のトレンチを形成するために基板を凹ませることと、トレンチ内で犠牲材料をエピタキシャル成長させることと、犠牲材料の上にシャロー・トレンチ・アイソレーション（ＳＴＩ）領域を形成することと、少なくともミドル・オブ・ライン（ＭＯＬ）・パワー・レール・コンタクトを有するウエハ構造体を画定するために、フロント・エンド・オブ・ライン（ＦＥＯＬ）構造、ＭＯＬ構造、およびバック・エンド・オブ・ライン（ＢＥＯＬ）構造を形成することと、ウエハ構造体を上下反転し、ウエハ構造体をウエハ・キャリアに装着することと、犠牲材料を選択的に除去することと、側壁スペーサを形成することと、ＭＯＬパワー・レール・コンタクトをパターニングすることと、ＭＯＬパワー・レール・コンタクトへのＢＰＲとなるメタライゼーション部を形成することと、を含む。
【0005】
更に別の実施形態によれば、埋設パワー・レールを有する半導体デバイスを形成するための方法が提供される。方法は、基板上に複数のフィンを形成することと、基板内に犠牲シリコン・ゲルマニウム（ＳｉＧｅ）をエピタキシャル成長させることと、少なくともミドル・オブ・ライン（ＭＯＬ）・パワー・レール・コンタクトを有するウエハ構造体を画定するために、フロント・エンド・オブ・ライン（ＦＥＯＬ）構造、ＭＯＬ構造、およびバック・エンド・オブ・ライン（ＢＥＯＬ）構造を形成することと、ウエハ構造体を上下反転させることと、トレンチを形成するために犠牲ＳｉＧｅを除去することと、トレンチのうちの少なくとも１つをＭＯＬパワー・レール・コンタクトへのＢＰＲとなる導電性材料で充填することと、を含む。
【0006】
これら例示的な実施形態は様々な主題を参照して説明されることに留意すべきである。特に、いくつかの実施形態は方法タイプの請求項を参照して説明されるが、一方で他の実施形態は装置タイプの請求項を参照して説明されている。ただし当業者は、上記および下記の説明から、別段の記述がない限り、あるタイプの主題に属する特徴の任意の組合せだけでなく、異なる主題に関する特徴間の、特に方法タイプの請求項の特徴と装置タイプの請求項の特徴との間の任意の組合せも本文書に記載されていると見なされることを、理解するであろう。
【0007】
これらのおよび他の特徴および利点は、添付の図面と関連させて読まれることになる、本発明の例示のための実施形態の以下の詳細な説明から明らかになるであろう。
【0008】
本発明は以下の好ましい実施形態の説明において以下の各図を参照して詳細を提供する。
【図面の簡単な説明】
【0009】
【図1】本発明のある実施形態に係る、半導体基板上に複数のフィンを含む半導体構造体の断面図である。
【発明を実施するための形態】
【0010】
図面の全てにわたって、同じまたは類似の参照符号は同じまたは類似の要素を表す。
【0011】
本発明に係る実施形態は、改善された埋設パワー・レールを形成するための方法およびデバイスを提供する。埋設パワー・レール（ＢＰＲ）は、標準的なセルのサイズを縮小するための実行可能な設計－技術協調最適化（ＤＴＣＯ）ノブ（ｋｎｏｂ）として追求されてきた。しかしながら、従来のＢＰＲ構造は、ＢＰＲ金属がデバイス製造の初期段階（フィンまたはナノシート・モジュール）で形成されることによる潜在的な金属汚染、およびＢＰＲ金属の凹みのばらつきに起因するＢＰＲのばらつきなどの、特定の課題を呈する。本発明の例示的な実施形態は、ＢＰＲ用の犠牲プレースホルダとして自己整合シリコン・ゲルマニウム（ＳｉＧｅ）・エピタキシを用いてＢＰＲを形成するための方法および構造を提供することによって、そのような課題を軽減する。これらの例示的な実施形態では、ＳｉＧｅにフロント・エンド・オブ・ライン（ＦＥＯＬ）・プロセスとの完全な適合性があるため金属汚染の課題が解消され、またＳｉＧｅエピタキシが選択的かつ自己整合的であるためＢＰＲの高さの精確な制御が実現できる。このように、犠牲ＳｉＧｅを採用することで、ＦＥＯＬデバイス製造と完全に適合するＢＰＲを作成することができる。
【0012】
このような構造の形成に採用できる半導体材料の例としては、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、シリコン・ゲルマニウム合金（ＳｉＧｅ）、炭素ドープ・シリコン（Ｓｉ：Ｃ）、炭素ドープ炭化シリコン・ゲルマニウム（ＳｉＧｅ：Ｃ）、ＩＩＩ－Ｖ族化合物半導体、またはＩＩ－ＶＩ族化合物半導体、あるいはその組合せを挙げることができる。ＩＩＩ－Ｖ族化合物半導体は、元素周期表のＩＩＩ族からの少なくとも１種の元素と、元素周期表のＶ族からの少なくとも１種の元素と、を含む材料である。ＩＩ－ＶＩ族化合物半導体は、元素周期表のＩＩ族からの少なくとも１種の元素と、元素周期表のＶＩ族からの少なくとも１種の元素と、を含む材料である。
【0013】
本発明は例示のための所与のアーキテクチャの観点から記載されるが、他のアーキテクチャ、構造、基板材料、ならびにプロセスの特徴およびステップ／ブロックを本発明の範囲内で変更できることを理解されたい。明晰にするために、特定の特徴が全ての図には示されていない場合のあることに留意すべきである。このことは、任意の特定の実施形態、または図、または請求項の範囲の限定として解釈されることを意図するものではない。
【0014】
図１は、本発明のある実施形態に係る、半導体基板上に複数のフィンを含む半導体構造体の断面図である。
【0015】
構造５では、基板１０上に複数のフィン１２が形成されている。複数のフィン１２の上にはハードマスク１４が形成されている。
【0016】
基板１０は、結晶質、半結晶質、微結晶質、または非晶質であり得る。基板１０は、本質的に（例えば汚染物質を除いて）単一元素（例えばシリコン）であるか、主として（例えばドーピングを伴う）単一元素、例えばシリコン（Ｓｉ）もしくはゲルマニウム（Ｇｅ）のものであるか、または基板１０は、化合物、例えばＡｌ２Ｏ３、ＳｉＯ２、ＧａＡｓ、ＳｉＣ、もしくはＳｉＧｅを含み得る。基板１０はまた複数の材料層を有することもできる。いくつかの実施形態では、基板１０は、シリコン（Ｓｉ）、シリコン・ゲルマニウム（ＳｉＧｅ）、Ｓｉ：Ｃ（炭素ドープ・シリコン）、炭素ドープ・シリコン・ゲルマニウム（ＳｉＧｅ：Ｃ）、ＩＩＩ－Ｖ族（例えば、ＧａＡｓ、ＡｌＧａＡｓ、ＩｎＡｓ、ＩｎＰ、等）、ＩＩ－Ｖ族化合物半導体（例えば、ＺｎＳｅ、ＺｎＴｅ、ＺｎＣｄＳｅ、等）、または他の類似の半導体を含むが、必ずしもこれらに限定されない。加えて、基板１０の半導体材料として、半導体材料の複数の層を使用することができる。いくつかの実施形態では、基板１０は半導体材料と誘電体材料の両方を含む。
【0017】
ハードマスク１４を有する複数のフィン１２は、Ｓｉ、歪みＳｉ、Ｓｉ：Ｃ、ＳｉＧｅ、ＳｉＧｅ：Ｃ、Ｓｉ合金、Ｇｅ、Ｇｅ合金、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、ならびに他のＩＩＩ／Ｖ族およびＩＩ／ＶＩ族化合物半導体を含むがこれらに限定されない半導体材料から形成され得る。複数のフィン１２を、例えば反応性イオン・エッチング（ＲＩＥ）などを採用してエッチングすることができる。他の実施形態では、エッチングは、例えば反応性イオン・エッチング、プラズマ・エッチング、イオン・エッチング、またはレーザー・アブレーションなどの、ドライ・エッチング・プロセスを含み得る。エッチングは更に、層の一部を除去するために１つまたは複数の化学エッチャントを使用する、ウェット化学エッチング・プロセスを含み得る。
【0018】
フィン１２はそれらの間に異なる間隔を有し得ることに更に留意されたい。左端の複数のフィンをまとめて間隔をあけて配置することができ（第１のピッチを有する）、それらと、まとめて間隔をあけて配置された（第２のピッチを有する）右端の複数のフィンとの間に、間隙を形成することができる。この場合、フィンの第１のセット（左端）はそれらの間に第１のピッチを有し、フィンの第２のセット（右端）はそれらの間に第２のピッチを有する。フィンの第１のセット（左端）中のフィンとフィンの第２のセット（右端）中のフィンとの間に、第３のピッチを画定することができる。第３のピッチは第１および第２のピッチよりも大きくなるであろう。
【0019】
ハードマスク１４は、例えば化学気相成長法（ＣＶＤ）を用いて堆積させた、窒化ケイ素（ＳｉＮ）で製造することができる。他の例示の実施形態では、ハードマスク１４は、酸化ハフニウム（ＨｆＯ２）または窒化タンタル（ＴａＮ）または窒化チタン（ＴｉＮ）を含み得るが、これらに限定されない。いくつかの実施形態では、ハードマスク１４は複数の層を、例えば、酸化ケイ素上に窒化ケイ素を重ねたものを含み得る。ハードマスク１４は、側壁イメージ転写（ＳＩＴ）、自己整合ダブル・パターニング（ＳＡＤＰ）、自己整合四重パターニング（ＳＡＱＰ）、リソグラフィおよび続くエッチングなどを含むがこれらに限定されない、任意の好適なパターニング技術によってパターニングされ得る。
【0020】
【0021】
ハードマスク１４を有する複数のフィン１２の上に、第１のコンフォーマルな誘電体１６が堆積される。一例では、第１のコンフォーマルな誘電体１６は例えばＳｉＮであり得る。
【0022】
【0023】
第１のコンフォーマルな誘電体１６の上に、第２のコンフォーマルな誘電体２０が堆積される。第２のコンフォーマルな誘電体２０は例えば酸化物であり得る。第２のコンフォーマルな誘電体２０は、フィン配列同士の間に間隔を残しつつ、フィン１２を密なピッチで一まとめにすることができる。酸化物２０の厚さ（ｔ）は、フィン配列内の狭い間隔（ｄ１）の半分以上であり、フィン配列同士の間の間隔（ｄ２）の半分未満、すなわち、ｄ１／２≦ｔ≦ｄ２／２である。
【0024】
【0025】
基板１０をエッチングして埋設パワー・レール（ＢＰＲ）用のトレンチ２４を形成するために、反応性イオン・エッチング（ＲＩＥ）２２が行われる。基板１０は距離ｘ１だけエッチングされ得る。残りの基板を１０’とすることができる。複数のフィン１２、第１のコンフォーマルな誘電体１６、および第２のコンフォーマルな誘電体２０は、無傷のままである。
【0026】
【0027】
構造５’では、トレンチ２４内にエピタキシャル成長部２８が形成されている。エピタキシャル成長部２８の頂面２９は例えば、曲線状、または非直線状、または凹面状であり得る。一例では、エピタキシャル成長部２８は例えばＳｉＧｅであり得る。エピタキシャル成長部２８は、埋設パワー・レール用のプレースホルダとして機能する。このように、エピタキシャル成長部２８は、ＢＰＲで置換される犠牲材料として機能する。
【0028】
ＳｉＧｅなどの犠牲材料を使用する利点は、ＳｉＧｅがフロント・エンド・オブ・ライン（ＦＥＯＬ）・プロセスに完全に適合することである。したがって、潜在的な金属汚染の問題は存在しない。また更に、自己整合ＳｉＧｅエピタキシにより、埋設パワー・レールの深さが良好に制御される。金属凹部は不要であり、したがって金属凹部の深さのばらつきが回避される。更に、選択的エピタキシにより、犠牲ＳｉＧｅは露出した半導体表面上でのみ成長し、誘電体ライナ１６上では成長しない。構造上、犠牲ＳｉＧｅの頂部の角は、誘電体ライナ１６の底部（およびフィンの底部）と実質的に同じレベルにある。その後、犠牲ＳｉＧｅの代わりにＢＰＲが形成されると、ＢＰＲは犠牲ＳｉＧｅのプロファイルに従い、フィン底部に対するＢＰＲの精確な設置が可能になる。
【0029】
更に、エピタキシャル成長部２８の堆積前または堆積後に第２のコンフォーマルな誘電体２０が除去され、その結果第１のコンフォーマルな誘電体１６が露出される。ただし第１のコンフォーマルな誘電体１６は、エピタキシ中に複数のフィン１２を保護するのに十分である。
【0030】
「エピタキシャル成長」および「エピタキシャル堆積」という用語は、半導体材料の堆積面上に半導体材料を成長させることを指し、その場合、成長させる半導体材料は堆積面の半導体材料と実質的に同じ結晶特性を有する。「エピタキシャル材料」という用語は、エピタキシャル成長を用いて形成される材料を表す。いくつかの実施形態では、化学反応物が制御されシステム・パラメータが適正に設定されると、堆積する原子は、堆積面上を動き回り自身を堆積面の原子の結晶配列に合わせて配向するのに十分なエネルギーを伴って、この面に到達する。したがって、いくつかの例では、｛１００｝結晶面上に堆積したエピタキシャル膜は、｛１００｝方位をとる。
【0031】
【0032】
エピタキシャル成長部２８の上にＳＴＩ領域３０が堆積される。ＳＴＩ領域３０は、ハードマスク１４を有する複数のフィン１２の頂部部分が露出したままとなるように凹んでいる。一例では、距離ｘ２まで伸びる部分は露出したままである。したがって、ＳＴＩ領域３０はフィン１２を完全に覆うまたは取り囲むことはない。一例では、ＳＴＩ領域３０は酸化物（ＳＴＩ酸化物）を含み得る。
【0033】
図７は、本発明のある実施形態に係る、ハードマスク１４が除去され、ダミー・ゲート３２が形成され、ゲート・スペーサ３４が形成され、凹ませたフィンの上にソース／ドレイン・エピタキシ３６が堆積された、図６の半導体構造体の断面図および上面図である。
【0034】
いくつかの実施形態では、ソース／ドレイン・エピタキシ３６が形成される前に、複数のフィン１２を凹ませ、ハードマスク１４を除去する。他の実施形態では、フィンの凹ませをスキップすることができる。
【0035】
図７の上面図に示すように、ダミー・ゲート３２が形成され、次いでゲート・スペーサ３４がダミー・ゲート３２に隣接して形成される。その後、複数のフィン１２の上に、ソース／ドレイン・エピタキシまたはソース／ドレイン・エピ領域３６が形成される。ソース／ドレイン・エピ領域３６は、フィン１２の上側表面全体に直接接触する。
【0036】
本明細書で使用する「ソース／ドレイン領域」という用語は、所与のソース／ドレイン領域が用途に応じてソース領域またはドレイン領域のいずれにもなり得ることを意味することを理解されたい。
【0037】
様々なエピタキシャル成長プロセスの例としては、例えば、急速熱化学気相成長法（ＲＴＣＶＤ）、低エネルギー・プラズマ蒸着法（ＬＥＰＤ）、超高真空化学気相成長法（ＵＨＶＣＶＤ）、大気圧化学気相成長法（ＡＰＣＶＤ）、液相エピタキシ法（ＬＰＥ）、分子線エピタキシ法（ＭＢＥ）、および有機金属化学気相成長法（ＭＯＣＶＤ）が挙げられる。エピタキシャル成長プロセスの温度は例えば５５０℃～９００℃の範囲とすることができるが、必ずしもこれに限定されるものではなく、必要に応じてより高いかまたはより低い温度で実施することができる。
【0038】
【0039】
第１のコンタクト４０は１つのソース／ドレイン・エピ領域３６の上に形成され、第２のコンタクト４２は別のソース／ドレイン・エピ領域３６の上に形成される。第１のコンタクト４０はパワー・レールへのコンタクトと呼ぶことができ、第２のコンタクト４２は信号へのコンタクトと呼ぶことができる。ＢＥＯＬ形成４４は、第１のコンタクト４０および第２のコンタクト４２の上で行われ得る。第１のコンタクト４０と第２のコンタクト４２との間に誘電体層３７を直接形成して、第１のコンタクト４０を第２のコンタクト４２から分離できることに留意されたい。
【0040】
【0041】
図８の半導体構成は、犠牲ＳｉＧｅレベルまで基板を除去することによってエピタキシャル成長部２８がその頂部部分で露出されるように、上下反転される。図８の半導体構成またはウエハは、例えばインタポーザまたは他の回路を含む別のウエハなどの、ウエハ・キャリア４６に装着される。Ｓｉ基板裏面を４８とすることができる。
【0042】
【0043】
エピタキシャル成長部２８は選択的に除去されて、ＳＴＩ領域３０が露出される。この結果ＳＴＩ領域３０の凸面３１が露出する。エピタキシャル成長部２８を除去する結果、トレンチ５０の形成が更に行われる。エピタキシャル成長部２８の除去は例えば、気相塩酸（ＨＣｌ）ドライ・エッチング、またはアンモニアと過酸化水素の混合物を含むウェット・エッチング・プロセス、または他の好適なエッチング・プロセスを用いて行うことができる。
【0044】
【0045】
堆積および続くＲＩＥによって、トレンチ側壁に隣接してスペーサ５２が形成される。スペーサ５２は埋設パワー・レール（ＢＰＲ）を基板の残りの部分から絶縁する。
【0046】
スペーサ５２は、ＳｉＮ膜、ＳｉＢＮ膜、ＳｉＣＮ膜、またはＳｉＢＣＮ膜、あるいはその組合せのうちの、いずれか１つまたは複数を含み得る。
【0047】
【0048】
その後、スペーサ５２に隣接して低ｋ誘電体５４が堆積される。
【0049】
いくつかの実施形態において、「低ｋ誘電体」とは、誘電率が７未満の絶縁材料を指す。他の実施形態では、「低ｋ誘電体」とは、誘電率が酸化ケイ素の誘電率未満、例えば３．９である絶縁材料を指す。例示的な低ｋ材料としては、誘電窒化物（例えば、ＳｉＮ、ＳｉＢＣＮ）、誘電酸窒化物（例えば、ＳｉＯＣＮ、ＳｉＣＯ）、炭素ドープ酸化ケイ素、フッ素ドープ酸化ケイ素、またはそれらの任意の組合せなどが挙げられるが、これらに限定されない。
【0050】
【0051】
マスク５６が適用され、方向性ＲＩＥが実行されて、第１のコンタクト４０またはＭＯＬコンタクト４０の頂面４１、つまりパワー・レールへのコンタクトまで延びる、開口部５８が形成される。開口部５８の形成後、開口部５８の周囲の露出した誘電体５４は、例えばスペーサ５２上で停止する任意の好適な等方性エッチングによって、除去することができる。
【0052】
【0053】
マスク５６が除去され、ライナ６２が堆積され、金属充填６０が行われる。金属充填部６０は埋設パワー・レールである。金属充填部は平坦化することができる。
【0054】
平坦化プロセスは化学機械研磨（ＣＭＰ）および続くエッチング・プロセスを含み得る。したがって、平坦化プロセスはＣＭＰによって提供することができる。他の平坦化プロセスとしては研削および研磨を挙げることができる。
【0055】
指摘したように、金属充填部６０はＢＰＲとなる。ＢＰＲ６０は不規則な形状を有し得る。例えば、ＢＰＲ６０は、広い上側部分と狭い下側部分とを有する。狭い下側部分はＭＯＬコンタクト４０に直接接触する。不規則な形状とは、形状または構成が均等でないかまたはバランスが取れていない形状である。ＢＰＲの不規則な形状は、１箇所または複数箇所において非対称である、または不均一である、または不均等である、または不均衡である、または凹凸があるものとして特徴付けることができる。ＢＰＲのプロファイルは犠牲ＳｉＧｅのプロファイルによってほぼ決定されることに留意されたい。エピタキシ・プロセスの選択的性質によって、犠牲ＳｉＧｅの頂部の角は、誘電体ライナ１６の底部（およびフィンの底部）と実質的に同じレベルにある。その結果、ＢＰＲによる犠牲ＳｉＧｅの置換後、スペーサ５２に当接するＢＰＲの角は、（スペーサ５２によってずらされて）フィンの底部と実質的に整列されている。
【0056】
ＢＰＲ６０は第１のレベルに位置し、ＢＰＲ６０は第１の導電性材料を含み、ＢＰＲ６０は第１のコンタクト４０を含む第２のレベルと接触しており、第１のコンタクトに最も近いＢＰＲ６０の第１の部分は第１の厚さを有し、ＢＰＲ６０の第２の部分は第２の厚さを有し、第１の厚さは第２の厚さよりも小さい。
【0057】
第１の厚さを有するＢＰＲ６０の第１の部分（下側部分）はＳＴＩ領域３０同士の間に限定され、第２の厚さを有するＢＰＲ６０の第２の部分（上側部分）はスペーサ５２同士の間に限定される。
【0058】
また更に、ＢＰＲ６０は複数のフィン１２から垂直方向にずらされている。
【0059】
ＢＰＲ６０を含む構造を６５とすることができる。
【0060】
ライナ６２は例えば、チタン／窒化チタン（Ｔｉ／ＴｉＮ）層または金属ライナであり得る。ライナ６２は、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、窒化ハフニウム（ＨｆＮ）、窒化ニオブ（ＮｂＮ）、窒化タングステン（ＷＮ）、炭窒化タングステン（ＷＣＮ）、またはそれらの組合せであり得る。様々な実施形態において、バリア層は、ＡＬＤ、ＣＶＤ、ＰＶＤ、ＭＯＣＶＤ、ＰＥＣＶＤ、またはそれらの組合せによって、トレンチ内に堆積され得る。
【0061】
金属ライナ６２は、導電性材料と第１のコンタクト４０との間に位置する。別の言い方をすれば、金属ライナ６２は、ＢＰＲ６０とＭＯＬパワー・レール・コンタクト４０との間の界面を提供する。金属ライナ６２はＢＰＲ６０の上側部分の側壁およびＢＰＲ６０の下側部分の側壁に直接接触する。金属ライナ６２はスペーサ５２の側壁に直接接触し、更にＳＴＩ領域３０の一部に直接接触する。ＢＰＲの第１の部分とＢＰＲの第２の部分との間には金属ライナは存在しない。
【0062】
有利なことに、ＢＰＲ内に金属ライナを設けないことで、ＢＰＲの抵抗を低減することができる。金属充填部またはＢＰＲ６０は、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、ルテニウム（Ｒｕ）、モリブデン（Ｍｏ）、または任意の他の好適な導電性材料を含むがこれらに限定されない材料から形成され得る。金属充填部６０はバリア層を更に含み得る。様々な実施形態において、金属充填部６０は、ＡＬＤ、ＣＶＤ、ＰＶＤ、またはめっき、あるいはその組合せによって形成され得る。ＢＰＲの頂面を平坦化するために、成膜後に化学機械研磨（ＣＭＰ）などの平坦化プロセスを行うことができる。
【0063】
【0064】
別の実施形態では、ウエハの裏面に電源７４を形成することができる。例えば、誘電体７０を堆積させることができ、誘電体７０を貫通させて導電ビア７２を形成することができる。電源７４は導電ビア７２に隣接させて組み込むことができる。
【0065】
結果的に、本発明の例示的な実施形態は、ＢＰＲ用の犠牲プレースホルダとして自己整合ＳｉＧｅエピタキシを用いて、ＢＰＲを有利に形成するための方法および構造を提供する。これらの例示的な実施形態では、ＳｉＧｅにＦＥＯＬプロセスとの完全な適合性があるため金属汚染の課題が有利に解消され、またＳｉＧｅエピタキシが選択的かつ自己整合的であるためＢＰＲの高さの精確な制御が実現できる。有利には、選択的エピタキシにより、犠牲ＳｉＧｅは露出した半導体表面上でのみ成長し、誘電体ライナ上では成長しない。構造上、犠牲ＳｉＧｅの頂部の角は、誘電体ライナの底部（およびフィンの底部）と実質的に同じレベルにある。その後、犠牲ＳｉＧｅの代わりにＢＰＲが形成されると、ＢＰＲは犠牲ＳｉＧｅのプロファイルに従い、フィン底部に対するＢＰＲの精確な設置が有利に可能になる。
【0066】
結論として、これらの例示的な実施形態は有利には、基板上にフィンを形成し、第１のコンフォーマルな誘電体（例えばＳｉＮ）を堆積させ、フィン配列同士の間に間隔を残しつついくつかのフィンが密なピッチで一まとめにされるように、第２のコンフォーマルな誘電体（例えば酸化物）を堆積させ、埋設パワー・レール（ＢＰＲ）用のトレンチを形成するために基板を凹ませ、ＢＰＲトレンチ内で犠牲ＳｉＧｅをエピタキシャル成長させ、ＳＴＩを形成し、ＦＥＯＬ構造、ＭＯＬ構造、およびＢＥＯＬ構造を形成し、ウエハを上下反転しウエハをウエハ・キャリアに装着し、ＢＰＲトレンチ内で犠牲ＳｉＧｅを選択的に除去し、基板裏面に側壁スペーサを形成し、ＭＯＬパワー・レール・コンタクトをパターニングし、ＢＰＲおよびＭＯＬパワー・レール・コンタクトのメタライゼーション部を形成する。その結果、ＦＥＯＬプロセスへの完全な適合性と、ＢＰＲの深さの均一性の精密な制御能力と、を有する改善されたＢＰＲが、有利に実現され得る。この構造には広い部分と狭い部分とを有するＢＰＲが含まれ、ＢＰＲはコンタクト（ＣＡ）に接続され、ＢＰＲとＣＡコンタクトとの間の界面として機能するように、ＢＰＲの側壁に沿って金属ライナが設けられている。方法は大まかには、デバイス形成後にＳｉＧｅを有利に除去してＢＰＲを形成できるように、初期段階のデバイス製造において、ＢＰＲトレンチ内にプレースホルダとして犠牲ＳｉＧｅをエピタキシャル成長させることを含む。
【0067】
図１～図１５に関して、堆積とは、ウエハ上に材料を成長させる、コーティングする、またはその他の方法で転移させる、任意のプロセスである。利用可能な技術としてはとりわけ、物理気相成長法（ＰＶＤ）、化学気相成長法（ＣＶＤ）、電気化学成長法（ＥＣＤ）、分子線エピタキシ（ＭＢＥ）、およびここ最近では原子層成長法（ＡＬＤ）が挙げられるが、これらに限定されない。本明細書で使用する場合、「堆積」は、堆積すべき材料に適した現在知られているまたは今後開発される、例えば以下の任意の技術を含み得るが、これらに限定されない：化学気相成長法（ＣＶＤ）、低圧ＣＶＤ（ＬＰＣＶＤ）、プラズマ促進ＣＶＤ（ＰＥＣＶＤ）、半大気ＣＶＤ（ＳＡＣＶＤ）、および高密度プラズマＣＶＤ（ＨＤＰＣＶＤ）、急速熱ＣＶＤ（ＲＴＣＶＤ）、超高真空ＣＶＤ（ＵＨＶＣＶＤ）、限定反応処理ＣＶＤ（ＬＲＰＣＶＤ）、有機金属ＣＶＤ（ＭＯＣＶＤ）、スパッタリング蒸着、イオン・ビーム蒸着、電子ビーム蒸着、レーザー支援蒸着、熱酸化、熱窒化、スピンオン法、物理気相成長法（ＰＶＤ）、原子層成長法（ＡＬＤ）、化学酸化、分子線エピタキシ（ＭＢＥ）、めっき、蒸着。
【0068】
本明細書で使用される「処理」という用語には、記載される構造を形成する際の必要に応じて、材料もしくはフォトレジストの堆積、パターニング、露光、現像、エッチング、洗浄、剥離、注入、ドーピング、応力付与、積層、または材料もしくはフォトレジストの除去、あるいはその組合せが含まれる。
【0069】
除去とは、ウエハから材料を除去する任意のプロセスを指す。例としては、エッチング・プロセス（ウェットまたはドライのいずれか）、および化学機械平坦化（ＣＭＰ）等が挙げられる。
【0070】
パターニングとは堆積させた材料を成形するかまたは変化させることであり、一般にリソグラフィと呼ばれる。例えば、従来のリソグラフィでは、ウエハはフォトレジストと呼ばれる化学物質でコーティングされ、次にステッパと呼ばれる機械でマスクの焦点合わせ、位置合わせ、および移動を行い、下にあるウエハの選択された部分を短波長の光で露光し、露光された領域を現像液で洗い流す。エッチングまたは他の処理後、残りのフォトレジストを除去する。パターニングには電子ビーム・リソグラフィも含まれる。
【0071】
電気特性の改変には、拡散またはイオン注入あるいはその両方によるのが一般的なドーピング、例えばトランジスタのソースおよびドレインへのドーピングを含めることができる。これらのドーピング・プロセスに続いて、炉アニーリングまたは急速熱アニーリング（ＲＴＡ）が行われる。アニーリングは注入されたドーパントを活性化する役割を果たす。
【0072】
本発明は例示のための所与のアーキテクチャの観点から記載されるが、他のアーキテクチャ、構造、基板材料、ならびにプロセスの特徴およびステップ／ブロックを、本発明の範囲内で変更できることを理解されたい。
【0073】
ある要素、例えば層、領域、または基板が別の要素「上に（ｏｎ）」またはその「上に（ｏｖｅｒ）」存在すると言及される場合、そのある要素はその別の要素上にじかに存在し得るか、または介在する要素が存在し得ることも理解されよう。対照的に、ある要素が別の要素「上にじかに（ｄｉｒｅｃｔｌｙ ｏｎ）」またはその「上にじかに（ｄｉｒｅｃｔｌｙ ｏｖｅｒ）」存在すると言及される場合、介在する要素は存在しない。また、ある要素が別の要素に「接続されている」または「結合されている」と言及される場合、そのある要素はその別の要素に直接接続もしくは結合され得るか、または介在要素が存在し得ることも、理解されよう。対照的に、ある要素が別の要素に「直接接続されている」または「直接結合されている」と言及される場合は、介在要素は存在しない。
【0074】
本実施形態は集積回路チップの設計を含むことができ、この設計は、グラフィカル・コンピュータ・プログラミング言語で作成することができ、コンピュータ記憶媒体（例えば、ディスク、テープ、物理ハード・ドライブ、またはストレージ・アクセス・ネットワークにおけるような仮想ハード・ドライブ）に格納され得る。設計者がチップまたはチップの製造に使用されるフォトリソグラフィ・マスクを製造しない場合、設計者はそのようなエンティティに、物理的機構によって（例えば、設計を格納した記憶媒体のコピーを提供することによって）、または電子的に（例えばインターネットを介して）、結果の設計を直接または間接的に伝達することができる。格納された設計は次いで、ウエハ上に形成されることになる当該チップ設計の複数のコピーを含むフォトリソグラフィ・マスクを製造するための、適切なフォーマット（例えばＧＤＳＩＩ）に変換される。フォトリソグラフィ・マスクは、エッチングまたはその他の処理を行うウエハのエリアを定めるために利用される。
【0075】
本明細書に記載する方法は、集積回路チップの製造に使用され得る。結果的な集積回路チップは、製造者によって、未加工ウエハの形態で（つまり、複数の未パッケージ化チップを有する単一のウエハとして）、ベア・ダイとして、またはパッケージ化された形態で、流通させることができる。後者の場合、チップは、単一チップ・パッケージ（例えば、マザーボードもしくは他のより高レベルのキャリアに固着されたリードを有するプラスチック・キャリア）内に、または、マルチチップ・パッケージ（例えば、片面もしくは両面相互接続または埋設配線を有するセラミック・キャリア）内に装着される。いずれの場合も、チップはその後、（ａ）マザーボードなどの中間製品、または（ｂ）最終製品のいずれかの一部として、他のチップ、ディスクリートな回路素子、または他の信号処理デバイス、あるいはその組合せ、と統合される。最終製品は集積回路チップを含む任意の製品であり得、その範囲は、玩具および他のロー・エンドの用途から、ディスプレイ、キーボードもしくは他の入力デバイス、または中央プロセッサを有する、高度なコンピュータ製品にまでわたる。
【0076】
材料化合物が、例えばＳｉＧｅのように、列挙された元素によって記載されることも理解されるべきである。これら化合物は化合物中に元素を様々な割合で含み、例えばＳｉＧｅはＳｉｘＧｅ１－ｘを含み、ｘは１以下である、などである。加えて、他の元素を化合物中に含めることができ、それでもなおそれらの元素は本実施形態に従って機能し得る。本明細書では、追加の元素を有する化合物を合金と呼ぶ。本明細書における本発明の「一実施形態」または「ある実施形態」、およびそれ以外の変形への言及は、その実施形態との関連において記載される特定の特徴、構造、特性などが、本発明の少なくとも１つの実施形態に含まれることを意味する。したがって、「一実施形態において」または「ある実施形態において」という句および任意の他の変形が本明細書の全体にわたって様々な場所に登場するのが見られるが、これらは必ずしも全てが同じ実施形態を指す訳ではない。
【0077】
例えば「Ａ／Ｂ」、「ＡまたはＢあるいはその両方」、ならびに「ＡおよびＢのうちの少なくとも一方」の場合における以下、すなわち「／」、「…または…あるいはその両方（ａｎｄ／ｏｒ）」、および「…のうちの少なくとも一方」のうちのいずれかの使用は、１番目に挙げられた選択肢（Ａ）のみの選択、または２番目に挙げられた選択肢（Ｂ）のみの選択、または両方の選択肢（ＡおよびＢ）の選択を包含するように意図されていることを諒解されたい。更なる例として、「Ａ、Ｂ、またはＣ、あるいはその組合せ」、および「Ａ、Ｂ、およびＣのうちの少なくとも１つ」の場合、そのような語法は、１番目に挙げられた選択肢（Ａ）のみの選択、または２番目に挙げられた選択肢（Ｂ）のみの選択、または３番目に挙げられた選択肢（Ｃ）のみの選択、または１番目および２番目に挙げられた選択肢（ＡおよびＢ）のみの選択、または１番目および３番目に挙げられた選択肢（ＡおよびＣ）のみの選択、または２番目および３番目に挙げられた選択肢（ＢおよびＣ）のみの選択、または３つ全ての選択肢（ＡおよびＢおよびＣ）の選択を包含するように意図されている。このことは、本技術および関連技術の当業者には容易に明らかなように、列挙される品目の数だけ拡張され得る。
【0078】
本明細書で使用する専門用語は特定の実施形態について記載することだけを目的としており、例示の実施形態を限定することを意図していない。本明細書で使用する場合、単数形の「１つの（ａ）」、「１つの（ａｎ）」、および「その（ｔｈｅ）」は、文脈上そうでないことが明確に示されていない限り、複数形も含むことを意図している。用語「備える（ｃｏｍｐｒｉｓｅ）」、「備えている（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｅ）」、または「含んでいる（ｉｎｃｌｕｄｉｎｇ）」、あるいはその組合せは、本明細書で使用する場合、言及された特徴、整数、ステップ、動作、要素、または構成要素、あるいはその組合せの存在を明示するが、１つもしくは複数の他の特徴、整数、ステップ、動作、要素、構成要素、またはそれらの群、あるいはその組合せの存在または追加を除外しないことが、更に理解されよう。
【0079】
図に示されるようなある要素または特徴と別の要素または特徴の関係を説明する記述を容易にするために、本明細書では空間に関連する用語、例えば「下に（ｂｅｎｅａｔｈ）」、「下に（ｂｅｌｏｗ）」、「下側（ｌｏｗｅｒ）」、「上に（ａｂｏｖｅ）」、「上側（ｕｐｐｅｒ）」などが使用され得る。これら空間に関連する用語は、図に描かれている配置のほかに、使用中または動作中のデバイスの様々な配置を包含するように意図されていることが理解されよう。例えば、図中のそのデバイスを上下逆にした場合、他の要素または特徴の「下に（ｂｅｌｏｗ）」または「下に（ｂｅｎｅａｔｈ）」あるものとして記述される要素はその結果、他の要素または特徴の「上に（ａｂｏｖｅ）」配置されることになる。このように、用語「下（ｂｅｌｏｗ）」は、上（ａｂｏｖｅ）および下（ｂｅｌｏｗ）の両方の配置を包含し得る。デバイスはそれ以外で（９０度回転させてまたは他の配置で）配置することができ、本明細書で使用する空間に関連する記述語は、それに応じて解釈することができる。加えて、ある層が２つの層の「間にある」と呼ばれる場合、その層が２つの層の間にある唯一の層であることもあれば、１つまたは複数の介在層が存在する場合もあることが、更に理解されよう。
【0080】
第１の、第２の、等の用語が本明細書において様々な要素を記述するために使用され得るが、これらの要素はそれらの用語によって限定されるものではないことが理解されよう。これらの用語は、ある要素を別の要素から区別するためにのみ使用される。例えば、以下で検討される第１の要素を、本概念の範囲から逸脱することなく第２の要素と呼称することが可能である。
【0081】
埋設パワー・レールを有する半導体デバイスを形成するための方法の好ましい実施形態について説明してきたが（これらは例示となることを意図しており限定するものではない）、当業者が上記の教示に鑑みて修正および変更を行うことのできることが留意される。したがって、記載される特定の実施形態において、付属の特許請求の範囲によって定められる本発明の範囲内にある変更を行ってもよいことを理解されたい。以上、特許法が要求する詳細および具体性を伴って本発明の態様について説明してきたが、特許証によって権利主張され保護が望まれる対象は、付属の特許請求の範囲に記載されている。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【国際調査報告】