ホーム > 特許ランキング > ＮＥＯＬＯＧＩＣ ＬＴＤ
知財求人 - 知財ポータルサイト「IP Force」
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-09-12
(54)【発明の名称】漏洩を許容できる論理ゲートの実装
(51)【国際特許分類】
H03K 19/003 20060101AFI20240905BHJP
H03K 19/094 20060101ALI20240905BHJP
【ＦＩ】
H03K19/003 146
H03K19/094
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2024515432
(86)(22)【出願日】2022-09-08
(85)【翻訳文提出日】2024-05-01
(86)【国際出願番号】 IL2022050981
(87)【国際公開番号】W WO2023037370
(87)【国際公開日】2023-03-16
(31)【優先権主張番号】63/243,223
(32)【優先日】2021-09-13
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】524087954
【氏名又は名称】ネオロジック エルティーディー
【氏名又は名称原語表記】ＮＥＯＬＯＧＩＣ ＬＴＤ
(74)【代理人】
【識別番号】100103850
【弁理士】
【氏名又は名称】田中 秀▲てつ▼
(74)【代理人】
【識別番号】100105854
【弁理士】
【氏名又は名称】廣瀬 一
(74)【代理人】
【識別番号】100115679
【弁理士】
【氏名又は名称】山田 勇毅
(74)【代理人】
【識別番号】100114177
【弁理士】
【氏名又は名称】小林 龍
(74)【代理人】
【識別番号】100066980
【弁理士】
【氏名又は名称】森 哲也
(72)【発明者】
【氏名】メシカ，アヴィ
【テーマコード（参考）】
5J032
5J056
【Ｆターム（参考）】
5J032AC04
5J056AA03
5J056BB19
5J056BB49
5J056CC00
5J056DD40
5J056DD55
5J056EE07
5J056KK01
(57)【要約】
論理ゲート回路であって、論理ブロックの入力間の論理演算を実行するための論理ブロック、及び出力が高い論理状態の場合の電圧レベル損失を補償するために、論理ブロックの出力及び論理ゲートの出力間に接続された、復旧ブロックを備える、論理ゲート回路。論理ブロックは、低い論理状態を必要とする論理演算の後に、前記論理ブロックを実装する構成要素の固有電流漏洩経路を介して、高い論理状態に対応する電圧をグラウンドに放電する。
【特許請求の範囲】
【請求項1】
論理ゲート回路であって、ａ）論理ブロックの入力間の論理演算を実行するための前記論理ブロック、及び
ｂ）前記論理ブロックの出力及び前記論理ゲートの出力間に接続されて、前記出力が高い論理状態の場合の電圧レベル損失を補償する復旧ブロック、を備え、
前記論理ブロックは、低い論理状態を必要とする論理演算の後に、前記論理ブロックを実装する構成要素の固有電流漏洩経路を介して、前記高い論理状態に対応する電圧をグラウンドに放電する、
論理ゲート回路。
【請求項2】
前記固有電流漏洩経路を介した放電に加えて、低い論理状態を必要とする論理演算の後に、前記高い論理状態に対応する電圧をグラウンドに更に放電するための、前記論理ブロック及び前記論理ゲートの前記出力の間に接続されたブルダウンブロックを更に備える、請求項１に記載の論理ゲート。
【請求項3】
前記復旧ブロックは、標準ＣＭＯＳインバータ、
標準ＣＭＯＳバッファ、及び
これらの組合せから構成される、
請求項１に記載の論理ゲート。
【請求項4】
前記ブルダウンブロックは、ダイオードである、請求項１に記載の論理ゲート。
【請求項5】
前記ブルダウンブロックは、ダイオード（例えば接合ダイオード）、
ダイオードとして機能するよう構成されたトランジスタ、
ダイオードとして機能するよう構成された複数のトランジスタ、又は
ダイオードとして作用するＰＭＯＳ及びＮＭＯＳトランジスタの組合せによって実装される、請求項１に記載の論理ゲート。
【請求項6】
前記論理ブロックは、ＡＮＤ、ＯＲ、ＮＯＲ、ＮＡＮＤゲートを実装する、接続されたトランジスタのスタック、又はＡＮＤゲートを実装するトランジスタの並列接続、又はこれらの組合せである、請求項１に記載の論理ゲート。
【請求項7】
ａ）前記スタックの第１のトランジスタのソース又はドレインに接続された電源、及びｂ）前記スタックのトランジスタのゲートの入力として接続された複数の電源を更に備える、請求項６に記載の論理ゲート。
【請求項8】
前記論理ブロックは、トランジスタのスタックと組み合わせて１つ又は複数のＣＭＯＳ回路を備える、請求項６に記載の論理ゲート。
【請求項9】
同様の論理ゲートと組み合わせて動作し、それにより論理回路を形成する、請求項１に記載の論理ゲート。
【請求項10】
ＣＭＯＳゲートと組み合わせて集積回路として実装される、請求項１に記載の論理ゲート。
【請求項11】
前記論理ブロックを実装する１つ又は複数のトランジスタの本体は、グラウンドに接続される、請求項１に記載の論理ゲート。
【請求項12】
複数の閾値電圧は、各ブロックを実装するトランジスタに印加される、請求項１に記載の論理ゲート。
【請求項13】
複数の電源電圧を使用する、請求項１に記載の論理ゲート。
【請求項14】
前記供給電圧は、前記論理ブロックを実装する少なくとも１つのトランジスタのドレイン又はソースに印加される、請求項１に記載の論理ゲート。
【請求項15】
前記供給電圧は、前記論理ブロックを実装する少なくとも１つのトランジスタのゲートに印加される、請求項７に記載の論理ゲート。
【請求項16】
負荷がなく、ＰＭＯＳトランジスタがない複数入力のＡＮＤゲートを実装する、請求項１に記載の論理ゲート。
【請求項17】
前記論理ブロックの１つ又は複数のトランジスタのソースでの寄生漏洩電流は、プルダウン回路として働く、請求項１に記載の論理ゲート。
【請求項18】
前記プルダウン回路の動作を制御するための、前記復旧ブロックの前記入力又は前記出力からのフィードバック経路を更に備える、請求項１に記載の論理ゲート。
【請求項19】
いくつかのスタックされたＮＭＯＳゲート、若しくは並列接続されたＮＭＯＳゲート、又はこれらの組合せの間で同じプルダウンダイオード回路及び／又は信号復旧ＣＭＯＳバッファを共有するための回路を更に含む、請求項１に記載の論理ゲート。
【請求項20】
いくつかのスタックしたＰＭＯＳゲート、又は並列接続されたＰＭＯＳゲート、又はこれらの組合せを更に備える、請求項１に記載の論理ゲート。
【請求項21】
いくつかのスタックされたＮＭＯＳ及びスタックされたＰＭＯＳゲート、又は並列接続されたＮＭＯＳゲート、並列接続されたＰＭＯＳゲート、又はこれらの組合せを更に備える、請求項１に記載の論理ゲート。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、静的論理ゲートの分野に関する。より具体的には、本発明は、既知のＣＭＯＳと比較してトランジスタの数が少なく、半導体面積が狭いトランジスタスタックに基づく論理ゲート設計に関する。
【背景技術】
【0002】
静的相補型金属酸化膜半導体（ＣＭＯＳ）ロジックは、面積が３～４倍に増加するのと引き換えに電力損失を改善することにより、Ｎ型金属酸化膜半導体（ＮＭＯＳ）の過剰な電力損失問題を解決するために、後者から発展した。したがって、ＣＭＯＳ論理ゲートは、単一型ＭＯＳＦＥＴ対応物（例えばＮＭＯＳロジック）より記録密度が劣る。ＣＭＯＳも、比較的小さなファンイン（Fan-in）に制限される（すなわち、ゲートが取り扱うことができる入力の数が、多くの場合最大４入力）。
【0003】
更に、先端技術のノードは、高い静的電力損失を被る（閾値以下の並びに接合漏洩による）。ＣＭＯＳ技術は、２ｎｍのゲート長さに取り組むので、トランジスタ縮小によるトランジスタゲート密度の任意の更なる改善（すなわち、単位面積当たりのトランジスタ数）は、トランジスタのゲートの寸法がほぼ１０個のＳｉ原子のサイズに近づくため、困難になる。
【0004】
米国特許第１０，１１５，７８８号は、トランジスタをゲートオールアラウンド（Ｇａｔｅ－Ａｌｌ－Ａｒｏｕｎｄ）トポロジーの３Ｄ構造に充填することによりゲート密度の更なる改善を提案した。
【0005】
別の手段は、論理関数を実行するために必要とされるトランジスタ数を減らし、これによりゲート密度を効果的に改善することである。しかしながら、これには論理ゲートの新しいトポロジーを考案する必要がある、すなわち、従来の平面、又は、ＦｉｎＦＥＴ ＣＭＯＳ－ロジックと異なるトポロジーを考案する必要がある。
【0006】
スイッチング速度、電力損失、及び記録密度に関してＣＭＯＳロジックの性能を改善するための多くの試みがなされた。よく知られているＣＭＯＳロジックの代替物は、米国特許第４，５４１，０６７及び同５，８０８，４８３号に記載される静的パストランジスタロジック（ＰＴＬ）及びダブルパストランジスタロジック（ＤＰＬ）であり、これらによれば、一組の制御信号をＮＭＯＳトランジスタのゲートに印加し、一組のデータ信号をｎトランジスタのソースに印加することにより論理ゲートを実現するためにＮＭＯＳを使用する。
【0007】
文献では多くのＰＴＬ回路実装が提案されている（例えばＷ． Ａｌ－Ａｓｓａｄｉ， Ａ． Ｐ． Ｊａｙａ Ｓｕｍａｎａ， ａｎｄ Ｙ． Ｋ． Ｍａｌａｉｙａ， “Ｐａｓｓ－ｔｒａｎｓｉｓｔｏｒ ｌｏｇｉｃ ｄｅｓｉｇｎ”． Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｊｏｕｒｎａｌ ｏｆ Ｅｌｅｃｔｒｏｎｉｃｓ， １９９１， Ｖｏｌ． ７０， ｎｏ． ４， ｐｐ．７３９－７４９， Ｒ． Ｚｉｍｍｅｒｍａｎｎ， Ｗ． Ｆｉｃｈｔｎｅｒ， “Ｌｏｗ－Ｐｏｗｅｒ Ｌｏｇｉｃ Ｓｔｙｌｅｓ： ＣＭＯＳ Ｖｅｒｓｕｓ Ｐａｓｓ－Ｔｒａｎｓｉｓｔｏｒ Ｌｏｇｉｃ”， ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ－Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ， ｖｏｌ． ３２， ｎｏ． ７， ｐｐ． １０７９－１０９０， Ｊｕｎｅ １９９７， ａｎｄ Ｋ． Ｂｅｒｎｓｔｅｉｎ， Ｌ．Ｍ． Ｃａｒｒｉｇ， Ｃ． Ｍ． Ｄｕｒｈａｍ， ａｎｄ Ｐ． Ａ． Ｈａｎｓｅｎ， “Ｈｉｇｈ－Ｓｐｅｅｄ ＣＭＯＳ Ｄｅｓｉｇｎ Ｓｔｙｌｅｓ”， Ｋｌｕｗｅｒ Ａｃａｄｅｍｉｃ Ｐｒｅｓｓ， １９９８を参照）。
【0008】
既知のＣＭＯＳロジックを上回るＰＴＬの利点は、低い入力容量、並びに論理関数あたりのトランジスタ数が少ないことによるゲート密度の高さである。しかしながら、ほとんどのＰＴＬ実装は、駆動電流の減少及び使用することができる逐次的段階数を著しく制限するロジック信号電圧の低下を生じる、パストランジスタ全体にわたる閾値電圧の降下を被る。比例ロジック（ratioed logic）は、抵抗負荷と接続した異なるチャネル幅のＮＭＯＳトランジスタを使用してロジック機能性を達成し、ＮＭＯＳロジックと似ている。しかしながら、レシオ化されたロジックの短所は、色々なチャネル幅のＮＭＯＳトランジスタ間の特定の比率並びに高い静的電力損失を維持する必要性のため、プロセスの変動に敏感なことである。
【0009】
疑似ＮＭＯＳロジック（Ｐｓｅｕｄｏ ＮＭＯＳ ｌｏｇｉｃ）（ＰＮＬ）は、Ｒａｊｅｅｖ Ｋｕｍａｒ ａｎｄ Ｖｉｍａｌ Ｋａｎｔ Ｐａｎｄｅｙ “Ｌｏｗ ｐｏｗｅｒ ｃｏｍｂｉｎａｔｉｏｎａｌ ｃｉｒｃｕｉｔ ｂａｓｅｄ ｏｎ Ｐｓｅｕｄｏ ＮＭＯＳ ｌｏｇｉｃ” ｉｎ ｔｈｅ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｊｏｕｒｎａｌ ｏｆ Ｅｎｈａｎｃｅｄ Ｒｅｓｅａｒｃｈ ｉｎ Ｓｃｉｅｎｃｅ Ｔｅｃｈｎｏｌｏｇｙ ＆ Ｅｎｇｉｎｅｅｒｉｎｇ， Ｖｏｌ． ３ Ｉｓｓｕｅ ３， ２０１４， ｐｐ： （４５２－４５７）によって記載され、米国特許第５４６７０２６号に記載されるように、ゲートグラウンドＰＭＯＳトランジスタ負荷又はフィードバック接続ＰＭＯＳ負荷とタンデムに配置された、ＣＭＯＳのような、ＮＭＯＳ型プルダウンネットワークを使用する。ＣＭＯＳロジックと比較して、ＰＮＬは、ＰＭＯＳトランジスタの数を減らすが、ＮＭＯＳロジックと同様の欠点、すなわち過剰な動的及び静的電力損失を被る。
【0010】
ＰＴＬのシグナル・インテグリティにおける妥協（すなわち電圧スイングの低下）を解決しようとする技術は、米国特許第５２００９０７号に記載されるトランスミッションゲートロジック（ＴＧＬ）並びに米国特許第７３９４２９４号に記載される相補型パストランジスタロジック（ＣＰＬ）である。ＴＧＬは、互いに並列に配置された一対のＰＭＯＳ及びＮＭＯＳトランジスタを組み合わせて少数のトランジスタを使用して複雑な論理関数を実現する。ＴＧＬは、電圧スイングの低下問題を解決する。しかしながら、ＴＧＬは、既知のＣＭＯＳロジックよりも多くの半導体面積を消費する。
【0011】
ＣＰＬは、ＣＭＯＳ出力インバータと共にＮＭＯＳパストランジスタロジックを使用した相補的入力―出力の特徴がある。ＣＰＬは、ロジックの可能な反転出力値のいずれかを選択し、その出力で標準ＣＭＯＳインバータを駆動するために直列トランジスタを使用する。しかしながら、ＣＰＬは、出力インバータに供給される低電圧のため静的電力損失を被る。相補的入力は、ＣＰＬトランジスタを制御することを必要とすることが多いので、面積を増やす追加の論理ステージが必要とされる。米国特許第５２８５０６９号では、トランジスタ間の距離を低減してＣＭＯＳ ＳＲＡＭメモリーアレイの記録密度を増加させるための論理セルの複数閾値電圧方法を記載する。
【0012】
これらの設計手法のいくつかは、フル電圧スイングを維持するための信号回復用のＰＭＯＳトランジスタ又は交差結合インバータのいずれかを含む。しかしながら、ＰＴＬはＰＭＯＳトランジスタの使用により、広い面積を消費することが多い。ＰＴＬ手法での更なる困難は、設計の複雑さである。ＣＭＯＳロジックとは異なり、ＰＴＬに利用可能な標準セルライブラリーはない。更に、ＰＴＬセルに対するいくつかの入力パターンはフル電圧スイング出力を発生しないという事実は、ＶＬＳＩ設計者がＰＴＬ回路設計に標準的な電子設計自動化（ＥＤＡ）ツールを使用するのに障害となる。
【0013】
したがって、本発明の目的は、ＭＯＳ論理ゲート設計を提供することであり、これにより電力損失を低減する。
【0014】
本発明の別の目的は半導体面積が減少したＭＯＳ論理ゲート設計を提供することである。
【0015】
本発明の別の目的は、Ｐ－ＭＯＳトランジスタ数が減少したＭＯＳ論理ゲート設計を提供することである。
【0016】
本発明の他の目的及び利点は、説明を進めると明らかになる。
【発明の概要】
【0017】
別段の定めがない限り、本明細書で使用される全ての技術的及び／又は科学的用語は、本発明が関係する当該技術分野の当業者によって一般的に理解されるのと同じ意味を有する。本明細書に記載されるものと類似する又は同等の方法及び材料を、本発明の実施形態の実践又は試験に使用することができるが、例示的な方法及び／又は材料を以下に記載する。抵触があった場合、定義を含む、特許明細書が優先される。更に、材料、方法及び実施例は、例示にすぎず、必ずしも限定することを意図しない。
【0018】
論理ゲート回路であって、
ａ）論理ブロックの入力間の論理演算を実行するための論理ブロック、及び
ｂ）出力が高い論理状態（high logic atate）の場合の電圧レベル損失を補償するために、論理ブロックの出力及び論理ゲートの出力間に接続された、復旧ブロック、を備え、
論理ブロックは、低い論理状態（low logic state）を必要とする論理演算の後に、論理ブロックを実装する構成要素の固有電流漏洩経路を介して、高い論理状態に対応する電圧をグラウンドに放電する、
論理ゲート回路。
ａ）論理ブロックの入力間の論理演算を実行するための論理ブロック、及び
ｂ）出力が高い論理状態（high logic atate）の場合の電圧レベル損失を補償するために、論理ブロックの出力及び論理ゲートの出力間に接続された、復旧ブロック、を備え、
論理ブロックは、低い論理状態（low logic state）を必要とする論理演算の後に、論理ブロックを実装する構成要素の固有電流漏洩経路を介して、高い論理状態に対応する電圧をグラウンドに放電する、
論理ゲート回路。
【0019】
論理ゲートは、固有電流漏洩経路を介した放電に加えて、低い論理状態を必要とする論理演算の後に、高い論理状態に対応する電圧をグラウンドに更に放電するための、論理ブロック及び論理ゲートの出力の間に接続されたブルダウンブロックを更に備えてもよい。
【0020】
復旧ブロックは、
標準ＣＭＯＳインバータ、
標準ＣＭＯＳバッファ、
シュミットトリガ、及び
これらの任意の組合せから構成されてもよい。
標準ＣＭＯＳインバータ、
標準ＣＭＯＳバッファ、
シュミットトリガ、及び
これらの任意の組合せから構成されてもよい。
【0021】
ブルダウンブロックは、ダイオードであってもよい。
【0022】
ブルダウンブロックは、
ダイオード（例えば接合ダイオード）、
ダイオードとして機能するよう構成されたトランジスタ、
ダイオードとして機能するよう構成された複数のトランジスタ、又は
ダイオードとして作用するＰＭＯＳ及びＮＭＯＳトランジスタの組合せによって実装されてもよい。
ダイオード（例えば接合ダイオード）、
ダイオードとして機能するよう構成されたトランジスタ、
ダイオードとして機能するよう構成された複数のトランジスタ、又は
ダイオードとして作用するＰＭＯＳ及びＮＭＯＳトランジスタの組合せによって実装されてもよい。
【0023】
論理ブロックは、ＡＮＤ、ＯＲ、ＮＯＲ、若しくはＮＡＮＤゲートを実装する、接続されたトランジスタのスタック、又はＡＮＤ、ＯＲ、ＮＯＲ、若しくはＮＡＮＤゲートを実装するトランジスタの並列接続、又は、「ＡＮＤ－ＯＲ変換」「ＯＲ－ＡＮＤ変換」、及び、同種のものを含むこれらの組合せであってもよい。
【0024】
論理ゲートは、
ａ）スタックの第１のトランジスタのソース又はドレインに接続された電圧源、及び
ｂ）スタックのトランジスタのゲートの入力として接続された複数の電圧源を更に備えてもよい。
ａ）スタックの第１のトランジスタのソース又はドレインに接続された電圧源、及び
ｂ）スタックのトランジスタのゲートの入力として接続された複数の電圧源を更に備えてもよい。
【0025】
論理ブロックは、トランジスタのスタックと組み合わせて１つ又は複数のＣＭＯＳ回路を備えてもよい。
【0026】
論理ゲートは、同様の論理ゲートと組み合わせて動作し、それにより論理回路を形成してもよい。
【0027】
論理ゲートを、ＣＭＯＳゲートと組み合わせて集積回路として実装してもよい。
【0028】
論理ブロックを実装する１つ又は複数のトランジスタの本体は、グラウンドに接続されてもよい。
【0029】
複数の閾値電圧は、各ブロックを実装するトランジスタに印加されてもよい。
【0030】
複数の電源電圧を使用してもよい。
【0031】
供給電圧は、論理ブロックを実装する少なくとも１つのトランジスタのドレイン又はソースに、又は論理ブロックを実装する少なくとも１つのトランジスタのゲートに印加されてもよい。
【0032】
論理ゲートは、負荷がなく、ＰＭＯＳトランジスタがない複数入力のＡＮＤ、ＯＲ、ＮＡＮＤ、及び、ＮＯＲゲートを実装してもよい。
【0033】
論理ブロックの１つ又は複数のトランジスタのソースでの寄生漏洩電流は、プルダウン回路として働いてもよい。
【0034】
論理ゲートは、プルダウン回路の動作を制御するための、復旧ブロックの入力又は出力からのフィードバック経路を更に備えてもよい。
【0035】
論理ゲートは、いくつかのスタックされたＮＭＯＳゲート、若しくは並列接続されたＮＭＯＳゲート、又はこれらの組合せの間で同じプルダウンダイオード回路及び／又は信号復旧ＣＭＯＳバッファを共有するための回路を更に備えてもよい。
【0036】
論理ゲートは、いくつかのスタックしたＰＭＯＳゲート、又は並列接続されたＰＭＯＳゲート、又はこれらの組合せを更に備えてもよい。
【0037】
論理ゲートは、いくつかのスタックされたＮＭＯＳ及びスタックされたＰＭＯＳゲート、又は並列接続されたＮＭＯＳゲート、並列接続されたＰＭＯＳゲート、又はこれらの組合せを更に備えてもよい。
【図面の簡単な説明】
【0038】
本発明の上記の及び他の特性及び利点は、添付の図面を参照して、本発明の好ましい実施形態の以下の例示的及び非限定的な詳細な説明により、より良く理解される。
【0039】
【発明を実施するための形態】
【0040】
本発明は、デジタル論理回路の論理演算及びオペランドの固有部分としてのプルダウンのための寄生又は予め設計された電流漏洩のいずれかを組み込んだ静的論理ゲートの単一型トランジスタ（又は色々な種類の組合せ）のトポロジー、特に組み合わせ及び非同期論理回路の設計におけるトポロジーの実装に関する。
【0041】
開示される実施形態は、限定されないが、スタックトポロジーに、負荷がなく、相補型プルダウンネットワークがない静的論理ゲートを表す。寄生又は予め設計された電流漏洩は、プルダウン回路として使用される。トランジスタソースもドレインもデータ入力のいずれにも接続されない。表された論理ゲートは、集積回路の一般的設計を可能にするセルを提供する。
【0042】
ある実施形態では、論理ゲートをＣＭＯＳゲートと組み合わせて集積回路として実装する。
【0043】
図１は、本発明の実施形態により実装された、一般化された論理ゲートの簡略化されたブロック図である。論理ブロック１は、論理関数を計算する単一型トランジスタの複数のゲートに接続された複数のデータ入力で構成される。論理ブロックは、ＡＮＤ、ＯＲ、ＮＯＲ、ＮＡＮＤゲートを実装する接続されたトランジスタのスタック、若しくはＡＮＤゲートを実装するトランジスタの並列接続、又はこれらの組合せである。論理ブロックは、スタックの第１のトランジスタのソース又はドレインに接続された電源又はスタックのトランジスタのゲートに対する入力として接続されている複数の電源を更に含んでもよい。
【0044】
トランジスタのソースもドレインもデータ入力にいずれにも接続されていない。駆動電圧ＶＤＤは、論理ブロックに供給電圧を提供する。１つの態様では、供給電圧は、論理ブロックを実装する少なくとも１つのトランジスタのドレイン若しくはソース、又は論理ブロックを実装する少なくとも１つのトランジスタのゲートに印加される。
【0045】
いくつかの実装では、配線５は、論理ブロック１の出力を、出力３の「１」及び「０」論理電圧を出力するよう働く復旧ブロック２の入力に接続する。復旧ブロック２は、出力が高い論理状態の場合の電圧レベル損失を補償するための復旧回路で構成される。論理ブロックは、低い論理状態を必要とする論理演算の後に、論理ブロックを実装する構成要素の固有電流漏洩経路を介して、高い論理状態に対応する電圧をグラウンドに放電する。本発明のいくつかの実施形態では、復旧ブロック２は、標準ＣＭＯＳインバータ、標準ＣＭＯＳバッファ、シュミットトリガ、及び同種のもの、又はこれらの組合せであることもある。
【0046】
プルダウンブロック４は、論理ブロック１の出力が「０」論理に対応する電圧の場合、配線５をグラウンドに放電する。論理ブロック１の出力が「１」論理に対応する電圧の場合、論理ブロック１の出力電流のわずかな部分がプルダウンブロック４を介してグラウンドに失われる。プルダウンブロックは、固有電流漏洩経路を介した放電に加えて、低い論理状態を必要とする論理演算の後に、高い論理状態に対応する電圧をグラウンドに更に放電する。
【0047】
プルダウンブロックを、ダイオード（接合ダイオードなど）、ダイオードとして機能するよう構成されたトランジスタ、ダイオードとして機能するよう構成された複数のトランジスタ、又はダイオードとして作用するＰＭＯＳ及びＮＭＯＳトランジスタの組合せによって実装してもよい。
【0048】
図２（先行技術）は、３つの入力ＣＭＯＳ ＡＮＤゲートの回路図の実装例を示す。３つの入力６、７、８を図示する。３つの並列接続されたＰＭＯＳトランジスタ９、１０、１１は、ＶＤＤに接続され、負荷として働く。３つの直列接続されたＮＭＯＳトランジスタ１２、１３、１４は、グラウンドに接続され、プルダウンネットワークとして働く。ゲートの出力は１７である。
【0049】
図３は、本発明の実施形態により実装された、３つの入力ＡＮＤゲートの回路図である。本発明の１つ実施形態によれば、３入力ＡＮＤゲート回路は、負荷がなく、ＰＭＯＳトランジスタがない３つの直列接続されたＮＭＯＳトランジスタ、復旧回路２５、及びプルダウン回路２６で構成される。全ての入力１９、２１、２３が高い場合、供給電圧ＶＤＤは、閾値電圧降下ＶＴでノード２４に伝達される。
【0050】
【数1】
【0051】
本発明のいくつかの実施形態では、３つのスタックされたＮＭＯＳトランジスタトポロジー１９、２１、２３は、プルダウン回路２６と単独で、３つの入力ＡＮＤ論理演算を実行するのに充分である。したがって、提案されたトポロジーを用いると、３入力ＡＮＤゲートを実現するために必要とされるトランジスタの数が低減し、これにより記録密度が改善される。ＰＭＯＳ負荷トランジスタがないので、入力インピーダンスが減少し、これによりスイッチング速度が改善される。ＣＭＯＳ論理では到達不可能な点で、高いファンインも可能にする。すなわち、入力が５つ超の複数の入力ゲートが、スタック長を延ばすだけで実現可能であり、多段階又は逐次的トポロジーの要件はない。更に、このスタックされたＮＭＯＳトランジスタのトポロジーでは、閾値以下の漏洩電流が減少するため静的電力損失が改善されるが、その理由はＮｉｋｈｉｌ Ｓａｘｅｎａ及びＳｏｎａｌ Ｓｏｎｉ， “Ｌｅａｋａｇｅ ｃｕｒｒｅｎｔ ｒｅｄｕｃｔｉｏｎ ｉｎ ＣＭＯＳ ｃｉｒｃｕｉｔｓ ｕｓｉｎｇ ｓｔａｃｋｉｎｇ ｅｆｆｅｃｔ”， Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｃａｔｉｏｎ ｏｒ Ｉｎｎｏｖａｔｉｏｎ ｉｎ Ｅｎｇｉｎｅｅｒｉｎｇ ＆ Ｍａｎａｇｅｍｅｎｔ， Ｖｏｌ． ２， Ｉｓｓｕｅ １１， ｐｐ． ２１３－２１６， ２０１３や、Ａｎｋｉｔａ Ｎａｇａｒ及びＶｉｄｈｕ Ｐａｒｍａｒ， “Ｉｍｐｌｅｍｅｎｔａｔｉｏｎ ｏｆ Ｔｒａｎｓｉｓｔｏｒ Ｓｔａｃｋｉｎｇ Ｔｅｃｈｎｉｑｕｅ ｉｎ Ｃｏｍｂｉｎａｔｉｏｎａｌ Ｃｉｒｃｕｉｔｓ”， ＩＯＳＲ Ｊｏｕｒｎａｌ ｏｆ ＶＬＳＩ ａｎｄ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｉｎｇ， Ｖｏｌ． ４， Ｉｓｓｕｅ ５， ｐｐ． １－５， ２０１４などにより報告された、「スタック効果」のためである。
【0052】
本発明のいくつかの実施形態では、論理ゲートは、いくつかのスタックされたＰＭＯＳゲート、又は並列接続されたＰＭＯＳゲート、又はこれらの組合せを更に備えてもよい。
【0053】
本発明のいくつかの実施形態では、論理ゲートは、いくつかのスタックされたＮＭＯＳ及びスタックされたＰＭＯＳゲート、又は並列接続されたＮＭＯＳゲート、並列接続されたＰＭＯＳゲート、又はこれらの組合せを更に備えてもよい。
【0054】
本発明のいくつかの実施形態では、復旧回路２５は、２４の電圧Ｖを出力２７のＶＤＤと等しくなるよう復旧するよう適合される。復旧回路２５は、標準ＣＭＯＳインバータ、標準ＣＭＯＳバッファ、及び同種のものであることもある。本発明のいくつかの実施形態では、トランジスタ２３（すなわち、接合２４）のソースでの寄生漏洩電流は、プルダウン回路として働くこともある。本発明のいくつかの他の実施形態では、プルダウン回路２６は、単一のダイオード若しくは複数のダイオード、ダイオードとして働くよう構成された単一のトランジスタ、ダイオードとして働くような接続された複数のトランジスタ、又はダイオードとして働く任意の他の回路などの予め設計されたデバイス又は回路であることもある。更に、出力２７からプルダウン回路２６へ又は回路の任意の他の部分からのフィードバック経路を、プルダウン回路２６の動作を制御するよう実装することもある。論理ゲートは、負荷がなく、ＰＭＯＳトランジスタがない複数入力ＡＮＤゲートを実装することができる。論理ブロックの１つ又は複数のトランジスタのソースでの寄生漏洩電流は、独立して、又はプルダウンブロック２６と並列してプルダウン回路として働く。
【0055】
図４（先行技術）は、２つの３入力ＣＭＯＳ ＡＮＤゲート２８及び３２を有し、ゲートの出力が２つの入力ＣＭＯＳ ＯＲゲート３６に接続される、ＣＭＯＳ ３－３ＡＮＤ－ＯＲ回路の実装例を示す。この小さな回路は、３入力ＡＮＤゲートからの２つの入力２８及び３２の間でＯＲ論理関数を実行する。ＣＭＯＳ ３－３ＡＮＤ－ＯＲ回路の最小トランジスタ数は、１１個のＮＭＯＳトランジスタ及び１１個のＰＭＯＳトランジスタである。ＰＭＯＳトランジスタの面積は、ＮＭＯＳトランジスタの面積のおよそ３倍である。したがって、ＰＭＯＳトランジスタの数を低減することは、記録密度を増加させる効果的な方法である。
【0056】
図５は、本発明の実施形態により実装された、同じプルダウンダイオード回路及び信号復旧ＣＭＯＳバッファを共有する３－３ＡＮＤ－ＯＲ回路の回路図である。この３－３ＡＮＤ－ＯＲ回路の実現には、ＰＭＯＳ負荷は含まれず、４６のＶをＶＤＤとなるよう回復するために使用される標準ＣＭＯＳバッファ５５に並列接続された、２つの３スタックＮＭＯＳ ＡＮＤゲート４１、４３、４５及び４８、５０、５２が含まれる。２つの３スタックＮＭＯＳ ＡＮＤゲートは、同じプルダウン回路を共有し、これによりシリコン面積を節約する。示されるトポロジーには、２つの入力ＣＭＯＳ ＯＲゲートが必要とされず、したがって更なる面積節約を提供する。図５は、単一のダイオードを使用した予め設計されたプルダウン回路の実施形態の１つを図示する。ＡＮＤゲートのいずれかが活性化された場合の電流損失を最小限にするために、ダイオードの直列抵抗は、活性化された場合（順方向抵抗）、およそ１ＭΩにする必要がある。本発明の３－３ＡＮＤ－ＯＲ回路のトランジスタ数は、８個のＮＭＯＳトランジスタ及び２個のＰＭＯＳトランジスタである。いくつかの実施形態では、ダイオードとして構成されるＰＭＯＳトランジスタは、プルダウンデバイスとして使用されることもある。このような実施形態であれば、トランジスタ数は、８個のＮＭＯＳトランジスタ及び３個のＰＭＯＳトランジスタとなる。したがって、図５に図示されるトランジスタトポロジーを用いると、面積を著しく節約する、すなわち、記録密度を増加させ、同様に静的電力損失が減少する。更なる面積節約が実現されるのは、トランジスタ数が減少するため配線が減少するからである。
【0057】
本発明に表されるゲートにはまた、複数の閾値電圧も組み込まれる。低閾値電圧（ＬＶＴ）を使用すると、論理ブロックのトランジスタでは式（１）の閾値電圧降下が最小になり、一方標準閾値電圧（ＳＶＴ）を使用すると復旧ブロックの性能が維持される。１つの実施形態では、トランジスタ４１、４３、４５及びトランジスタ４８、５０、及び５２の閾値電圧は、ＬＶＴ（例えば典型的な１６ｎｍ ＦｉｎＦＥＴ技術では１００ｍＶ）であり、一方、バッファ５５トランジスタの閾値電圧は、ＳＶＴ（例えば１６ｎｍ ＦｉｎＦＥＴ技術では２５０ｍＶ）並びに３００ｍＶなどの高閾値電圧（ＨＶＴ）である。
【0058】
いくつかの実施形態では、バッファ５５の第１のインバータのスイッチング性能を調整するために複数の駆動電圧を使用する。したがって、ＶＤＤとは異なる電源電圧ＶＤＤ１をバッファ５５の第１のインバータに接続する。いくつかの実施形態では、インバータトランジスタのチャネル幅は、一般的に使用される
【0059】
【数2】
【0060】
ではなく、バッファ一５５の第１のインバータの転流電圧を変化させるような
【0061】
【数3】
【0062】
比に変更される。
【0063】
図６は、ゲートの出力５９から、ＮＭＯＳトランジスタ６０で構成されるプルダウン回路へのフィードバック経路の実施形態を図示する。
【0064】
図７は、プルダウン回路６４ａ、６４ｂ、６４ｃ、６４ｄの４つの実施形態を表す。ＮＭＯＳトランジスタ６４ａをフィードバック６６に接続し、この場合ノード６５を６２に接続し、そしてＰＭＯＳトランジスタ６４ｂは、ノード６７を６２に接続するダイオードとして構成される。ダイオード６４ｃでは、ノード６８を６２に接続し、このダイオードは、ＰＮ若しくはＮＰダイオード又はＰＮＰ、ＰＮＰＮなどの、これらの複合体構造であってもよい。実施形態６４ｄは、ノード６９を６２に接続するダイオードとして働くＰＭＯＳ及びＮＭＯＳトランジスタの組合せを含む回路を表す。追加の回路は、本発明が関係する当該技術分野の当業者によって構成されることができる。
【0065】
図８は、本発明の実施形態により実装された、高いファンイン、１０入力ＡＮＤゲートの回路図である。図８の回路は、既存のＣＭＯＳ論理の設計能力を上回る高いファンイン、１０入力ＡＮＤゲートの実施形態を図示する。この回路は、１０個のＮＭＯＳトランジスタ７０～７９のスタック、復旧用の標準ＣＭＯＳバッファ８２への配線８１、ゲート出力８３及びプルダウン回路として働くダイオードとして構成されたＰＭＯＳトランジスタ８０で構成される。
【0066】
従来のＣＭＯＳ ＶＬＳＩは、論理ゲートの周波数応答に悪影響を及ぼす論理ゲートの入力インピーダンスによって制限される。高いファンインでは、逐次的論理段階の数が少ないため、回路の深さを低減することができる。これによりシリコン面積を節約し、更に回路が浅くなるほど、回路は速くなる。
【0067】
更に、図８に図示される高いファンインゲートのスタックトポロジーでは、閾値以下の漏洩を著しく抑え、これにより静的電力損失の低減を達成する。
【0068】
性能
図８の回路の立ち上がり及び立ち下がり時間についてのゲートＳＰＩＣＥシミュレーション結果を、それぞれ図９Ａ及び図９Ｂに示す。１６ｎｍ ＣＭＯＳ ＦｉｎＦＥＴ技術のシミュレーションを、１０個全てのトランジスタ７０～７９を同時にスイッチオン及びオフする５０％デューティサイクルの１ＧＨｚクロック速度で実行した。Ｖｄｄは、０．８Ｖである。
図８の回路の立ち上がり及び立ち下がり時間についてのゲートＳＰＩＣＥシミュレーション結果を、それぞれ図９Ａ及び図９Ｂに示す。１６ｎｍ ＣＭＯＳ ＦｉｎＦＥＴ技術のシミュレーションを、１０個全てのトランジスタ７０～７９を同時にスイッチオン及びオフする５０％デューティサイクルの１ＧＨｚクロック速度で実行した。Ｖｄｄは、０．８Ｖである。
【0069】
図９Ａは、本発明の実施形態により実装された、１０入力ＡＮＤゲートの立ち上がり時間のＳＰＩＣＥシミュレーションの出力電圧対クロック時間のプロットである。クロックパルス８４の前縁の後に、ゲートの出力電圧８５の立ち上がりが続いている。性能は、最先端のＣＭＯＳ技術と同等である。実線はクロックの前縁であり、破線はゲートの応答である。
【0070】
図９Ｂは、本発明の実施形態により実装された、１０入力ＡＮＤゲートの立ち下がり時間のＳＰＩＣＥシミュレーションの出力電圧対クロック時間のプロットである。クロックパルス８６の立ち下がりの後に、ゲートの出力電圧８７の立ち下がりが続いている。性能は、最先端のＣＭＯＳ論理技術と同等である。実線は、クロックの立ち下がりであり、破線は、ゲートの応答である。
【0071】
【0072】
ロバスト性の考察
提案された論理技術の好適な挙動の特徴の１つは、電圧降下Ｖ＝ＶＤＤ－ＶＴが最小であり、プルダウン電圧がグラウンド電圧に近いことである。この段落では、復旧ブロック２の製造プロセスの可変性、電源電圧の許容範囲、温度変動の考察を表す。
提案された論理技術の好適な挙動の特徴の１つは、電圧降下Ｖ＝ＶＤＤ－ＶＴが最小であり、プルダウン電圧がグラウンド電圧に近いことである。この段落では、復旧ブロック２の製造プロセスの可変性、電源電圧の許容範囲、温度変動の考察を表す。
【0073】
復旧ブロック２がＣＭＯＳインバータ又はバッファを含んだ実施形態では、
【0074】
【数4】
【0075】
及び
【0076】
【数5】
【0077】
の場合の従来の平面ＣＭＯＳインバータの電圧伝達曲線（ＶＴＣ）の転流電圧Ｖｍは、
【0078】
【数6】
【0079】
である。
【0080】
従来のＣＭＯＳ論理では、論理ゲートのＶＴＣの転流電圧Ｖｍは、ＣＭＯＳゲートがＮＭＯＳ及びＰＭＯＳトランジスタを含むので、入力パターンに依存し、したがって、ＣＭＯＳ論理には、比較的大きなノイズマージンが必要とされる。本発明では、論理関数を実現するためには単一型のトランジスタ（すなわち、ＣＭＯＳペアに対して）又はそれらの組合せのみが使用される。このことから、電圧Ｖｍが安定になり、同様に入力パターンから独立し、ノイズマージンに余裕が少ない条件下で適切な動作を可能にする。
【0081】
電源電圧許容範囲ΔＶＤＤについては、従来の設計の
【0082】
【数7】
【0083】
及び製造プロセス閾値電圧可変性δＶＴ、Ｖｍの最悪の場合の変動によって、必要とされるノイズマージンは次のように決定される。
【0084】
【数8】
【0085】
製造プロセス可変性はまた、
【0086】
【数9】
【0087】
にも影響を及ぼすが、ΔＶｍを著しく変化させない少ない程度である。したがって、提案された論理技術の好適な挙動には、本発明の論理ブロック１を論理状態「１」に切り替える場合、Ｖ>Ｖｍ＋ΔＶｍが必要とされる。本発明の論理ブロック１を論理状態「０」に切り替える場合、プルダウンブロック４は、接続５を電圧Ｖ＜Ｖｍ－ΔＶｍに放電することが必要とされる。
【0088】
高温では、ＭＯＳＦＥＴの閾値電圧が下がり、ＦｉｎＦＥＴを使用する先端技術のノードでは、前者のチャネルはドープされていないか、又は、ドーピングのランダムな変動の影響を低減するわずかにドープされたかのいずれかなので、平面トランジスタより低い閾値電圧変動を表す。更に、ＮＭＯＳの温度依存性閾値電圧変化は、これらのトランジスタの式（２）の差がほとんど相殺されるようなＰＭＯＳのものとほとんど等しい。したがって、ＣＭＯＳインバータ又はバッファで構成される復旧ブロック２の転流電圧Ｖｍの温度安定性は、分析した他の要因に関して無視できる。
【0089】
１つの実施形態では、論理ブロック１のＶＤＤと異なる電源電圧を、論理ブロックの転流電圧Ｖｍを調整するよう復旧ブロック２に印加する。
【0090】
別の実施形態では、論理ブロック１のトランジスタのものとは異なる単一の又は複数の閾値電圧を、復旧ブロック２及び／又はプルダウンブロック３に使用する。
【0091】
更なる実施形態では、論理ブロック１トランジスタのものとは異なるチャネル幅を、復旧ブロック２及び／又はプルダウンブロック３に使用する。
【0092】
電力損失の考察
論理ブロック１を論理状態「１」に切り替える場合、接続５を電圧Ｖに充電する電流のごく一部がブルダウンブロック４を介してグラウンドに漏れる。提案された論理技術の認められた性能の特徴の一つは、この漏洩電流を許容でき、電力損失全体に悪影響を及ぼさないという点である。漏洩電流が接続５を充電する全電流のわずかな部分である場合、この漏洩電流の影響は許容できる。
論理ブロック１を論理状態「１」に切り替える場合、接続５を電圧Ｖに充電する電流のごく一部がブルダウンブロック４を介してグラウンドに漏れる。提案された論理技術の認められた性能の特徴の一つは、この漏洩電流を許容でき、電力損失全体に悪影響を及ぼさないという点である。漏洩電流が接続５を充電する全電流のわずかな部分である場合、この漏洩電流の影響は許容できる。
【0093】
１つの実施形態では、ブルダウンブロック４の設計は、特定の漏洩電流要件を満たすよう作成される。このような設計は、本発明が関係する当該技術の当業者によって一般的に理解される。
【0094】
ある実施形態では、必要とされる電力損失限界を満たすために、本発明の論理ゲートが回路内で低密度に使用される。
【0095】
本発明の実施形態では、必要とされる電力損失限界を満たすために、スイッチングを意識した論理ゲートの使用が回路内で行われる。
【0096】
本発明の実施形態では、必要とされる電力損失限界を満たすために、ファンインを意識した論理ゲートの使用が回路内で行われる。
【0097】
先端技術の論理関数
先端技術の論理演算を実行するために、好適な論理圧縮及びカルノー図、クワイン・マクラスキー法及び同種のもののようなマッピング技術を使用して任意の論理関数をＡＮＤ、ＯＲ及びＮＯＴゲートの組合せに圧縮してもよい。従来のＣＭＯＳ論理により複雑な論理関数又は３つ以上の入力の高ファンインゲートを構築するには、広い面積を消費し、回路の速度を遅くする複数のＡＮＤ、ＯＲ及びＮＯＴゲートをステージングする逐次的設計を必要とする。
先端技術の論理演算を実行するために、好適な論理圧縮及びカルノー図、クワイン・マクラスキー法及び同種のもののようなマッピング技術を使用して任意の論理関数をＡＮＤ、ＯＲ及びＮＯＴゲートの組合せに圧縮してもよい。従来のＣＭＯＳ論理により複雑な論理関数又は３つ以上の入力の高ファンインゲートを構築するには、広い面積を消費し、回路の速度を遅くする複数のＡＮＤ、ＯＲ及びＮＯＴゲートをステージングする逐次的設計を必要とする。
【0098】
図８に戻ると、提案された論理技術では、少ない数のＡＮＤ、ＯＲ及びＮＯＴゲートを備える少ないステージの回路の設計を可能にし、これにより従来のＣＭＯＳ論理より速くなるのと同様に少ない面積を消費する。
【0099】
明確さのために、別々の実施形態に関連して記載された本発明の特定の特徴はまた、単一の実施形態に組み合わせて提供されてもよいことが理解される。反対に、簡潔さのために、単一の実施形態に関連して記載された本発明の様々な特徴も、別々に若しくは任意の適切なサブコンビネーションで、又は本発明の任意の他の記載された実施形態に適切に提供されてよい。様々な実施形態に関連して記載された特定の特徴は、実施形態がそれらの要素なしでは動作できないわけではない限り、それらの実施形態の必須の特徴とみなすべきではない。
【0100】
本発明は、その特定の実施形態と組み合わせて記載されているが、当業者にとって多くの代替、修正及び変形が明らかとなる。したがって、添付の特許請求の範囲の精神及び広い範囲に入る全てのこのような代替、修正及び変形を包含すると意図される。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9A】
【図9B】
【国際調査報告】