特表 2024-533525 ブリッジ接続クラスＤ－ＲＦ増幅器回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-09-12

(54)【発明の名称】ブリッジ接続クラスＤ－ＲＦ増幅器回路

(51)【国際特許分類】

   H03F 3/217 20060101AFI20240905BHJP

   H01L 21/822 20060101ALI20240905BHJP

【ＦＩ】

H03F3/217 130

H01L27/04 F

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2024516589

(86)(22)【出願日】2022-09-09

(85)【翻訳文提出日】2024-05-13

(86)【国際出願番号】 US2022043145

(87)【国際公開番号】W WO2023043686

(87)【国際公開日】2023-03-23

(31)【優先権主張番号】17/475,234

(32)【優先日】2021-09-14

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】522086423

【氏名又は名称】アナログ パワー コンバージョン エルエルシー

(71)【出願人】

【識別番号】000001292

【氏名又は名称】株式会社京三製作所

(74)【代理人】

【識別番号】110003476

【氏名又は名称】弁理士法人瑛彩知的財産事務所

(72)【発明者】

【氏名】大智 山姆 誠一郎

(72)【発明者】

【氏名】スドュルーラ， デュミトル ゲオルゲ

(72)【発明者】

【氏名】グ， ダブリュ． アルバート

(72)【発明者】

【氏名】高田 哲也

(72)【発明者】

【氏名】讓原 逸男

(72)【発明者】

【氏名】米山 知宏

(72)【発明者】

【氏名】細山田 佑

【テーマコード（参考）】

5F038

5J500

【Ｆターム（参考）】

5F038AV06

5F038CA02

5F038DF02

5F038EZ02

5J500AA01

5J500AA41

5J500AA66

5J500AC16

5J500AC58

5J500AC61

5J500AF16

5J500AH10

5J500AH19

5J500AH29

5J500AH33

5J500AK42

5J500AK44

5J500AQ04

5J500AS14

5J500AT01

(57)【要約】

フルブリッジクラスＤ増幅器回路は、第１～第４のパワーデバイスを備える。第１及び第３のパワーデバイスの第１の導電端子は第１の電源電圧に結合され、第２及び第４のパワーデバイスの第２の導電端子は第２の電源電圧に結合される。第１のパワーデバイスの第２の導電端子と第２のパワーデバイスの第１の導電端子は、第１の増幅器出力に結合されている。第３のパワーデバイスの第２の導電端子と第４のパワーデバイスの第１の導電端子は、第２の増幅器出力に結合されている。第１のパワーデバイスの左右に隣接してそれぞれ配置された左右のドライバデバイスは、第１のパワーデバイスの左右にそれぞれ配置された左右の制御端子にそれぞれ結合された出力を有する。
【選択図】図７Ａ

【特許請求の範囲】

【請求項1】

クラスＤの増幅器回路であって、
回路基板と、
第１の増幅器出力と、
第２の増幅器出力と、
前記回路基板に配置され、左制御端子、右制御端子、第１及び第２の導電端子を備える第１のパワーデバイスと、
前記回路基板に配置され、第１及び第２の導電端子を備える第２のパワーデバイスと、
前記回路基板に配置され、第１及び第２の導電端子を備える第３のパワーデバイスと、
前記回路基板に配置され、第１及び第２の導電端子を備える第４のパワーデバイスと、
前記第１のパワーデバイスの左側に隣接して配置され、前記第１のパワーデバイスの前記左制御端子に結合された第１の左ドライバデバイスと、
前記第１のパワーデバイスの右側に隣接して配置され、前記第１のパワーデバイスの前記右制御端子に結合された第１の右ドライバデバイスと、
を備え、
前記第１のパワーデバイスの前記第１の導電端子と前記第３のパワーデバイスの前記第１の導電端子は、第１の電源電圧に結合され、
前記第１のパワーデバイスの前記第２の導電端子と前記第２のパワーデバイスの前記第１の導電端子が前記第１の増幅器出力に結合され、
前記第２のパワーデバイスの前記第２の導電端子と前記第４のパワーデバイスの前記第２の導電端子が第２の電源電圧に結合され、
前記第３のパワーデバイスの前記第２の導電端子と前記第４のパワーデバイスの前記第１の導電端子が前記第２の増幅器出力に結合されている、
ことを特徴とする増幅器回路。

【請求項2】

前記第１のパワーデバイスは、マルチタブパワーデバイスであって、
前記第１のパワーデバイスの前記第１の導電端子に相当するドレインコンタクトと、
前記パワーデバイスの左半分に配置された複数の左ゲートコンタクトであって、前記左ゲートコンタクトの１つは前記第１のパワーデバイスの前記左制御端子に相当する、複数の左ゲートコンタクトと、
前記パワーデバイスの左半分に配置された複数の左ソースコンタクトと、
前記パワーデバイスの右半分に配置された複数の右ゲートコンタクトであって、前記右ゲートコンタクトの１つは前記第１のパワーデバイスの前記右制御端子に相当する、複数の右ゲートコンタクトと、
前記パワーデバイスの右半分に配置された複数の右ソースコンタクトと、
を備え、
前記複数の左ソースコンタクト又は前記複数の右ソースコンタクトのうちの少なくとも１つは、前記第１のパワーデバイスの前記第２の導電端子に相当し、
前記複数の左ソースコンタクトと前記複数の右ソースコンタクトは、すべて前記第１の増幅器出力に結合される、請求項１に記載の増幅器回路。

【請求項3】

前記第１の左ドライバデバイスは、複数のケルビンソース接続を備え、
前記第１の右ドライバデバイスは、複数のケルビンソース接続を備え、
前記第１のパワーデバイスの前記複数の左ソースコンタクトは、前記第１の左ドライバデバイスの前記複数のケルビンソース接続に結合され、
前記第１のパワーデバイスの前記複数の右ソースコンタクトは、前記第１の右ドライバデバイスの前記複数のケルビンソース接続に結合される、請求項２に記載の増幅器回路。

【請求項4】

前記第１のパワーデバイスの前記左ソースコンタクトの各々は、前記第１の左ドライバデバイスの対応する前記ケルビンソース接続にそれぞれ接続される、請求項３に記載の増幅器回路。

【請求項5】

前記第１の左ドライバデバイスは、複数のゲート出力を備え、
前記第１の右ドライバデバイスは、複数のゲート出力を備え、
前記第１のパワーデバイスの前記複数の左ゲートコンタクトは、前記第１の左ドライバデバイスの前記複数のゲート出力に結合され、
前記第１のパワーデバイスの前記複数の右ゲートコンタクトは、前記第１の右ドライバデバイスの前記複数のゲート出力に結合される、請求項２に記載の増幅器回路。

【請求項6】

前記第１のパワーデバイスの前記左ゲートコンタクトの各々は、前記第１の左ドライバデバイスの対応する前記ゲート出力にそれぞれ接続される、請求項５に記載の増幅器回路。

【請求項7】

前記第１の左ドライバデバイスが、前記第１の左ドライバデバイスの前記ゲート出力をそれぞれ生成する複数のサブドライバを備え、
前記複数のサブドライバの入力は全て、前記第１の左ドライバデバイスの入力に結合される、請求項５に記載の増幅回路。

【請求項8】

前記第１のパワーデバイスは、シリコンカーバイドパワーデバイスであり、
第１の総面積を有し、前記第１のパワーデバイスの左半分に配置された複数の左活性領域と、
第２の総面積を有し、前記第１のパワーデバイスの右半分に配置された複数の右活性領域と、
複数の非活性領域であって、前記１つ又は複数の非活性領域が第３の総面積を有する、非活性領域と、
を備え、
前記第３の総面積は、前記第１の活性領域と前記第２の活性領域との合計以上である、請求項２に記載の増幅器回路。

【請求項9】

前記第１のパワーデバイス内で、
前記ドレインコンタクトは、前記左右の活性領域のそれぞれに接続され、
前記複数の左ゲートコンタクトは、前記複数の左活性領域にそれぞれ接続され、
前記複数の右ゲートコンタクトは、前記複数の右活性領域にそれぞれ接続され、
前記複数の左ソースコンタクトは、前記複数の左活性領域にそれぞれ接続され、
前記複数の右ソースコンタクトは、前記複数の右活性領域にそれぞれ接続される、請求項８に記載の増幅器回路。

【請求項10】

前記第１のパワーデバイスは、金属-酸化膜-半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を備え、
前記左右の活性領域の各々は、前記ＭＯＳＦＥＴのセルを備える、請求項９に記載の増幅回路。

【請求項11】

前記ＭＯＳＦＥＴが垂直型ＭＯＳＦＥＴである、請求項１０に記載の増幅器回路。

【請求項12】

前記左右の活性領域の各々がショットキーバリアダイオード（ＳＢＤ）を備える、請求項１０に記載の増幅器回路。

【請求項13】

前記ＳＢＤは、それぞれの前記活性領域の前記ＭＯＳＦＥＴの前記セル内にモノリシックに集積されたＳＢＤである、請求項１２に記載の増幅器回路。

【請求項14】

前記ＳＢＤは、それぞれの前記活性領域の前記ＭＯＳＦＥＴの前記セルに外付けされている、請求項１２に記載の増幅器回路。

【請求項15】

前記第１の左ドライバデバイスは複数のゲート出力を備え、
前記第１のパワーデバイスの前記複数の左ゲートコンタクトは、前記第１の左ドライバデバイスの前記複数のゲート出力に結合され、
前記第１のパワーデバイスの隣接する前記左ゲートコンタクト間の方向に沿った間隔に相当する第１のピッチが、前記第１の左ドライバデバイスの隣接する前記左ゲート出力間の方向に沿った間隔に相当する第２のピッチのプラスマイナス２０パーセント以内である、請求項８に記載の増幅器回路。

【請求項16】

前記第１の左ドライバデバイスは、複数のケルビンソース接続を備え、
前記第１のパワーデバイスの前記複数の左ソースコンタクトは、前記第１の左ドライバデバイスの前記複数のケルビンソース接続に結合され、
隣接する前記左ソースコンタクト間の方向に沿った間隔に相当する第３のピッチが、前記第１のピッチに実質的に等しく、
前記第１の左ドライバデバイスの隣接する前記ケルビンソース接続の間の方向に沿った間隔に相当する第４のピッチが、前記第２のピッチに実質的に等しいか、又は前記第３のピッチに実質的に等しい、請求項１５に記載の増幅器回。

【請求項17】

前記第１の増幅器出力に結合されたローパスフィルタ回路をさらに備える、請求項１に記載の増幅器回路。

【請求項18】

前記第４のパワーデバイスは、左制御端子と右制御端子を備え、
当該増幅器回路は、
前記第４のパワーデバイスの左側に隣接して配置され、前記第４のパワーデバイスの前記左制御端子に接続された第２の左ドライバデバイスと、
前記第４のパワーデバイスの右側に隣接して配置され、前記第４のパワーデバイスの前記右制御端子に接続された第２の右ドライバデバイスと、
を備える、請求項１に記載の増幅器回路。

【請求項19】

前記第１の左ドライバデバイス、前記第１の右ドライバデバイス、前記第４の左ドライバデバイス、及び前記第４の右ドライバデバイスのそれぞれの入力に結合された第１のスイッチ出力と、
前記第２の左ドライバデバイス、前記第２の右ドライバデバイス、前記第３の左ドライバデバイス、及び前記第３の右ドライバデバイスのそれぞれの入力に結合された第２のスイッチ出力と、
を備えるコントローラ回路をさらに備え、
前記コントローラ回路は、前記コントローラ回路によって受信された入力信号に従って前記第１のスイッチ出力及び前記第２のスイッチ出力をアサートし、前記第１のスイッチ出力と前記第２のスイッチ出力の両方を同時にアサートしないように構成される、請求項１８に記載の増幅器回路。

【請求項20】

前記第１及び第２の増幅器出力に結合されたローパスフィルタ回路をさらに備える、請求項１に記載の増幅器回路。

【請求項21】

前記第１のパワーデバイスを制御するように構成されたコントローラ回路を備え、
前記第１のパワーデバイスは、複数のセルを備える無線周波数（ＲＦ）マルチセルパワー半導体であり、
前記コントローラ回路は、当該増幅器回路の動作中に冗長性を提供するために、前記複数のセルをそれぞれ制御するように構成される、請求項１に記載の増幅器回路。

【発明の詳細な説明】

【背景技術】

【0001】

［関連出願の相互参照］
本願は、２０２１年９月１４日出願の米国特許出願17/475,234の優先権を主張し、その全内容が本願に援用される。

【0002】

クラスＤ増幅器は、アナログ出力信号の周波数よりも高い周波数で１つ以上のパワースイッチングデバイス（パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）など）をオン／オフしてデジタル変調信号（ＰＷＭ（Pulse-Width Modulated）信号やＰＦＭ（Pulse-Frequency Modulated）信号など）を生成することにより、アナログ出力信号を生成する。デジタル変調された信号は、次に（ローパスフィルタを使用するなどして）フィルタリングされ、アナログ出力信号が生成される。

【0003】

クラスＤ増幅器は、パワースイッチングデバイスの制御端子にそれぞれの制御信号を供給するドライバデバイスを含むことができる。 ドライバデバイスとパワースイッチングデバイスとの間の接続には、寄生インダクタンスと抵抗がある。

【0004】

ドライバデバイスとパワースイッチングデバイスとの間の接続の寄生インダクタンス及び抵抗は、パワースイッチングデバイスがスイッチングされ得る周波数を制限する可能性があり、これによりアナログ出力信号の最大周波数が制限される可能性がある。

【発明の概要】

【0005】

実施形態は、無線周波数（ＲＦ）増幅器に関し、特に、高バンドギャップ半導体パワーデバイスを使用するフルブリッジクラスＤ－ＲＦ増幅器を含むクラスＤ－ＲＦ増幅器に関する。

【0006】

一実施形態では、クラスＤ増幅器回路は、回路基板、第１の増幅器出力、及び第２の増幅器出力を備える。第１のパワーデバイスが、回路基板に配置され、左制御端子、右制御端子、及び第１及び第２の導電端子から構成される。第２、第３、第４のパワーデバイスも回路基板に配置され、それぞれの第１、第２の導電端子を備える。第１の左ドライバデバイスが、第１のパワーデバイスの左側に隣接して配置され、第１のパワーデバイスの左制御端子に結合されている。第１の右ドライバデバイスが、第１のパワーデバイスの右側に隣接して配置され、第１のパワーデバイスの右制御端子に結合される。第１のパワーデバイスの第１の導電端子と第３のパワーデバイスの第１の導電端子とは、第１の電源電圧に結合される。第１のパワーデバイスの第２の導電端子と第２のパワーデバイスの第１の導電端子とは、第１の増幅器出力に結合される。第２のパワーデバイスの第２の導電端子と第４のパワーデバイスの第２の導電端子とは、第２の電源電圧に結合されている。第３のパワーデバイスの第２の導電端子と第４のパワーデバイスの第１の導電端子とは、第２の増幅器出力に結合される。

【図面の簡単な説明】

【0007】

【図1】一実施形態によるフルブリッジクラスＤ増幅器回路を示す図である。

【図2】一実施形態による図１のフルブリッジクラスＤ増幅器回路で使用するためのハーフブリッジ回路を示す図である。

【図3】一実施形態によるＶＭＯＳＦＥＴパワーデバイスに相当する回路を示す図である。

【図4】一実施形態によるドライバデバイスに相当する回路を示す図である。

【図5A】一実施形態によるフルブリッジ増幅器出力段のレッグとして使用するのに適した回路の平面図である。

【図5B】一実施形態による図５Ａに示す回路の断面を示す図である。

【図6A】一実施形態によるフルブリッジ増幅器出力段のレッグとして使用するのに適した回路の平面図である。

【図6B】一実施形態による図６Ａに示す回路の断面を示す図である。

【図7A】一実施形態によるフルブリッジクラスＤ増幅器回路の出力段回路を示す図である。

【図7B】一実施形態による図７Ａの出力段回路の平面図である。

【発明を実施するための形態】

【0008】

本願発明の実施形態では、出力段を形成するブリッジのレッグにおいて高バンドギャップ半導体スイッチングデバイス（シリコンカーバイド（ＳｉＣ）ＭＯＳＦＥＴなど）を使用するフルブリッジクラスＤ－ＲＦ増幅器などに関する。特に、実施形態は、各スイッチングデバイスのそれぞれの側部に隣接して配置された複数のドライバデバイスを備え、各ドライバデバイスの隣接するスイッチングデバイスの側面近傍に配置された制御端子及び／又は導電端子コンタクト（ゲートパッド及び／又はソースパッドなど）にそれぞれ接続される。本明細書で説明する実施形態では、デバイスへの電気的接続に使用される接点を「パッド」として説明する場合があるが、実施形態はこれに限定されず、実施形態において、接点は、例えば、ピラー、バンプ、ボール、ピン、リード、又はそれらの組み合わせであってもよい。

【0009】

実施形態の詳細な説明は、添付の図とともに以下に提供される。本開示の範囲は、特許請求の範囲によってのみ限定され、多数の代替、修正、及び等価を包含する。様々なプロセスのステップが所定の順序で示されているが、実施形態は必ずしも列挙された順序で実行されることに限定されない。実施形態では、特定の操作を同時に行ってもよいし、記載された順序以外の順序で行ってもよいし、全く行わなくてもよい。

【0010】

多数の具体的な詳細が以下の説明に記載されている。これらの詳細は、具体例によって本開示の範囲の徹底的な理解を促進するために提供され、実施形態においてこれらの具体的な詳細のいくつかがなくても、特許請求の範囲に従って実施することができる。したがって、本開示の特定の実施形態は例示であり、排他的又は限定的であることを意図するものではない。明瞭にする目的で、本開示に関連する技術分野で公知の技術的事項は、本開示が不必要に不明瞭にならないように、詳細には記載されていない。

【0011】

本明細書では、ＳｉＣ－ｎチャネルＶＭＯＳＦＥＴを含むスイッチングデバイスを使用する実施形態が説明されるが、実施形態はこれに限定されない。実施形態において、スイッチングデバイスは、代わりに、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、又は任意の電圧制御型パワー半導体を含むことができる。実施形態において、スイッチングデバイスはｐチャネルデバイスを含むことができる。実施形態において、スイッチングデバイスは、ＳｉＣ以外の半導体材料から作製されてもよい。

【0012】

図１は、実施形態によるフルブリッジクラスＤ増幅器回路１００（以下、増幅器１００）を示す。増幅器１００は、パルス変調（例えばＰＷＭ又はＰＦＭ）入力信号ＩＮを受信し、入力信号ＩＮに従ってフィルタ１９２を介して負荷１９４に電流を供給する。増幅器１００は、コントローラ回路１０２、第１のハーフブリッジ回路１０４Ａ、及び第２のハーフブリッジ回路１０４Ｂを含む。

【0013】

コントローラ回路１０２は、入力信号ＩＮに従って、第１及び第２のスイッチング信号ＳＷＡ及びＳＷＢを生成する。実施形態では、第１のスイッチング信号ＳＷＡは、入力信号ＩＮが第１のレベル（２進数の１に相当するレベルなど）を有する間、コントローラ回路１０２によってアサートされ（すなわち、「ＯＮ」に相当するレベルに駆動され）、それ以外の場合にはデアサートされる（すなわち、「ＯＦＦ」に相当するレベルに駆動される）。第２のスイッチング信号ＳＷBは、入力信号ＩＮが第２のレベル（２進数の０に相当するレベルなど）を有する間、コントローラ回路１０２によってアサートされ、それ以外の場合はデアサートされる。実施形態では、コントローラ回路１０２は、第１のスイッチング信号ＳＷＡ及び第２のスイッチング信号ＳＷＢのアサート間に小さなデッドタイムを挿入して、スイッチがそのうちの１つによってオンにされると同時に、別のスイッチがそのうちの他の１つによって（まだ）オンにされないようにする。

【0014】

第１及び第２のハーフブリッジ回路１０４Ａ及び１０４Ｂの各々は、それらのハイ入力ＩＮＨがアサートされたときにそれらの出力ＯＵＴに電流をソース（放電）し、それらのロー入力ＩＮＬがアサートされたときに出力ＯＵＴから電流をシンク（充電）するように動作する。

【0015】

第１のスイッチング信号ＳＷＡは、第１のハーフブリッジ回路１０４Ａのハイ入力ＩＮＨ及び第２のブリッジ回路１０４Ｂのロー入力ＩＮＬに電気的に結合される。第２のスイッチング信号ＳＷＢは、第１のハーフブリッジ回路１０４Ａのロー入力ＩＮＬ及び第２のブリッジ回路１０４Ｂのハイ入力ＩＮＨに電気的に結合される。したがって、入力信号ＩＮが第１のレベルを有するとき、第１のハーフブリッジ回路１０４Ａは負荷１９４の第１の端子に結合された増幅器出力Ａに電流をソースし、第２のハーフブリッジ回路１０４Ｂは負荷１９４の第２の端子に結合された増幅器出力Ｂから電流をシンクし、入力信号ＩＮが第２のレベルを有するとき、第１のハーフブリッジ回路１０４Ａは増幅器出力Ａから電流をシンクし、第２のハーフブリッジ回路１０４Ｂは増幅器出力Ｂに電流をソースする。

【0016】

実施形態では、入力信号ＩＮは、負荷に出力される所望の周波数よりも実質的に高い周波数でスイッチングされ得る。実施形態では、入力信号ＩＮは、負荷に出力される所望の周波数に相当する周波数でスイッチングされ得るが、ハーフブリッジ回路１０４Ａ及び１０４Ｂによって出力される信号においてより高い周波数の高調波を生成し得る。したがって、実施形態では、フィルタ１９２は、ハーフブリッジ回路１０４Ａ及び１０４Ｂの出力において所望の周波数よりも高い周波数を減衰させるように動作する。フィルタ１９２は、ローパスフィルタ、バンドパスフィルタ、又はそれらの組み合わせを含むことができる。フィルタ１９２は、インダクタ、キャパシタ、又はそれらの組み合わせを備え得る。

【0017】

図２は、一実施形態によるクラスＤ増幅器回路の出力段のハーフブリッジ２０４を示す。ハーフブリッジ２０４は、図１のフルブリッジＤクラス増幅器１００のハーフブリッジ１０４Ａ及びハーフブリッジ１０４Ｂの一方又は両方に含まれ得る。

【0018】

ハーフブリッジ２０４は、ハイレッグ２１２Ｈ及びローレッグ２１２Ｌを含む。ハイレッグ２１２Ｈはハイ入力信号ＩＮＨを受信し、ローレッグ２１２はロー入力信号ＩＮＬを受信する。ハイレッグ２１２Ｈ及びローレッグ２１２Ｌの出力は、出力信号ＯＵＴを生成するために結合される。

【0019】

ハイレッグ２１２Ｈは、ドライバ回路２０８Ｈ及びスイッチングデバイス２１０Ｈを含む。実施形態では、スイッチングデバイス２１０Ｈは、シリコンカーバイド（ＳｉＣ）ＶＭＯＳＦＥＴパワーデバイスである。一実施形態では、ＳｉＣは４Ｈポリタイプを有する。一実施形態では、スイッチングデバイス２１０Ｈは、図２に示すように、ＳｉＣショットキーバリアダイオード（ＳＢＤ）を集積したＳｉＣ－ＶＭＯＳＦＥＴパワーデバイスである。他の実施形態では、スイッチングデバイス２１０Ｈは、外部ＳｉＣ－ＳＢＤなどの外部ダイオードに結合されたＳｉＣ－ＶＭＯＳＦＥＴパワーデバイスであってもよい。

【0020】

ドライバ回路２０８Ｈのゲート出力ＧＨは、ハイ入力信号ＩＮＨに従ってスイッチングデバイス２１０Ｈの制御端子（図２では、ゲート）を制御する。ドライバ回路２０８Ｈとスイッチングデバイス２１０Ｈの第２の導電端子（図２では、ソース）との間には、ハイレッグケルビンソース接続ＫＳＨが接続されている。 ハイレッグケルビンソース接続ＫＳＨは、ドライバ回路２０８Ｈのゲート出力ＧＨとスイッチングデバイス２１０Ｈの制御端子キャパシタンス（ここでは、ゲート-ソースキャパシタンス）との間を流れる電流のための直接的な低インダクタンスリターン経路を提供し得る。例として、ドライバ回路２０８ＨがＭＯＳＦＥＴのドレイン端子にゲート出力ＧＨ信号を生成するとき、ハイレッグケルビンソース接続ＫＳＨは、そのＭＯＳＦＥＴのソース端子をスイッチングデバイス２１０Ｈの第２の導電端子に電気的に結合することができる。

【0021】

スイッチングデバイス２１０Ｈの第１の導電端子（ここでは、ドレイン）は、正電源電圧Ｖ＋＋に結合される。実施形態では、正電源電圧Ｖ＋＋は、３００ボルト以上の電圧値を有し得る。スイッチングデバイス２１０Ｈの第２の導電端子は出力信号ＯＵＴに結合されており、ハイレッグ２１２Ｈは、ハイ入力信号ＩＮＨがアサートされたときに出力信号ＯＵＴに電流をソースすることができる。

【0022】

ローレッグ２１２Ｌは、ドライバ回路２０８Ｌ及びスイッチングデバイス２１０Ｌを含む。実施形態では、スイッチングデバイス２１０Ｌは、シリコンカーバイド（ＳｉＣ）ＶＭＯＳＦＥＴパワーデバイスである。一実施形態では、スイッチングデバイス２１０Ｌは、図２に示すように、ＳｉＣ－ＳＢＤを集積したＳｉＣ－ＶＭＯＳＦＥＴパワーデバイスであってもよい。他の実施形態では、スイッチングデバイス２１０Ｌは、外部ＳｉＣ－ＳＢＤなどの外部ダイオードに結合されたＳｉＣ－ＶＭＯＳＦＥＴパワーデバイスであってもよい。

【0023】

ドライバ回路２０８Ｌのゲート出力ＧＬは、ハイ力信号ＩＮＬに従ってスイッチングデバイス２１０Ｌの制御端子（図２では、ゲート）を制御する。ろーレッグケルビンソース接続ＫＳＬは、ドライバ回路２０８Ｌとスイッチングデバイス２１０Ｌの第２の導電端子（図２では、ソース）との間に接続される。 ローレッグケルビンソース接続ＫＳＬは、ドライバ回路２０８Ｌのゲート出力ＧＬとスイッチングデバイス２１０Ｌの制御端子キャパシタンス（ここでは、ゲート-ソースキャパシタンス）との間を流れる電流のための直接的な低インダクタンスリターン経路を提供し得る。例として、ドライバ回路２０８ＬがＭＯＳＦＥＴのドレイン端子にゲート出力ＧＬ信号を生成するとき、ローレッグケルビンソース接続ＫＳＬは、そのＭＯＳＦＥＴのソース端子をスイッチングデバイス２１０Ｌの第２の導電端子に電気的に結合することができる。

【0024】

スイッチングデバイス２１０Ｌの第２の導電端子は、パワーグランドＰＧＮＤに結合される。 スイッチングデバイス２１０Ｌの第１の導電端子（ここでは、ドレイン）は、ロー入力信号ＩＮＬがアサートされたときにローレッグ２１２Ｌが出力信号ＯＵＴから電流をシンクし得るように、出力信号ＯＵＴに結合される。

【0025】

図３は、一実施形態による、ＶＭＯＳＦＥＴパワーデバイス３１０に相当する回路を示す。ＶＭＯＳＦＥＴパワーデバイス３１０は、図２のスイッチングデバイス２１０Ｈ又はスイッチングデバイス２１０Ｌに相当し得る。

【0026】

ＶＭＯＳＦＥＴパワーデバイス３１０は、それぞれのＭＯＳＦＥＴのゲートに接続されたゲートパッドＧ１１及びそのＭＯＳＦＥＴのソースに接続されたソースパッドＳ１１を有する第１の左活性領域３１０-１１と、それぞれのＭＯＳＦＥＴのゲートに接続されたゲートパッドＧ２１及びそのＭＯＳＦＥＴのソースに接続されたソースパッドＳ２１を有する第１の右活性領域３１０-２１とを含む。ＶＭＯＳＦＥＴパワーデバイス３１０は、それぞれのゲートパッドＧ１２及びＧ２２並びにソースパッドＳ１２及びＳ２２を有する同様に構成された第２の左及び右活性領域３１０-１２及び３１０-２２、それぞれのゲートパッドＧ１３及びＧ２３並びにソースパッドＳ１３及びＳ２３を有する第３の左及び右活性領域３１０-１３及び３１０-２３、そして、それぞれのゲートパッドＧ１４及びＧ２４並びにソースパッドＳ１４及びＳ２４を有する第４の左及び右領域３１０-１４及び３１０-２４をさらに含む。領域３１０-１１～３１０-２４のＭＯＳＦＥＴのドレインは、すべてＶＭＯＳＦＥＴパワーデバイス３１０の底面に形成されたドレインパッドＤＰＡＤに接続されている。活性領域３１０-１１～３１０-２４のＭＯＳＦＥＴは、ＶＭＯＳＦＥＴパワーデバイス３１０のセルに相当する。

【0027】

ＶＭＯＳＦＥＴパワーデバイス３１０は、それぞれがセルに相当する８つの活性領域３１０-１１～３１０-２４を含むように図示され、各セルは、ＭＯＳＦＥＴ及び対応するダイオードを含むように図示されているが、実施形態はこれに限定されない。ソースパッドとゲートパッドの数は設計者の自由であり、動作周波数や出力電流などの設計制約に関係する。実施形態は、ソースパッドへの接続（グラウンドプレーンへの接続及び／又はドライバデバイスのケルビンソース接続への接続など）が可能な限り低い漂遊インダクタンス及び可能な限り低い抵抗を有することができるように、ダイの左右両側及びダイが提供されるパッケージ（もしあれば）のソースパッドを含む。実施形態は、ゲートパッドへの接続（ドライバデバイスの出力への接続など）が可能な限り低い漂遊インダクタンスを有するように、ダイの左側と右側の両方、及びダイが設けられるパッケージ（ある場合）のゲートパッドを含むこともできる。

【0028】

図４は、一実施形態によるドライバデバイス４０８に相当する回路を示す。ドライバデバイス４０８は、図２のハイドライバ回路２０８Ｈ又はロードライバ回路２０８Ｌに含まれ得る。

【0029】

ドライバデバイス４０８は、第１のサブドライバ回路４０８１、第２のサブドライバ回路４０８２、第３のサブドライバ回路４０８３、及び第４のサブドライバ回路４０８４を含む。第１、第２、第３、及び第４のサブドライバ回路４０８１、４０８２、４０８３、及び４０８４はそれぞれ、第１、第２、第３、及び第４のゲート出力ＧＯ１、ＧＯ２、ＧＯ３、及びＧＯ４と、第１、第２、第３、及び第４のケルビンソース接続ＫＳ１、ＫＳ２、ＫＳ３、及びＫＳ４とを含む。第１、第２、第３、及び第４のサブドライバ回路４０８１、４０８２、４０８３、及び４０８４の入力はすべて、入力端子ＩＮに電気的に結合される。

【0030】

ドライバデバイス４０８及び含まれるサブドライバ回路のための電源接続は、明確さを保つため、示されていない。

【0031】

図５Ａは、一実施形態による回路５１２の平面図を示す。回路５１２は、図２に示すフルブリッジクラスＤ増幅器回路の出力段のハーフブリッジ２０４のハイレッグ２１２Ｈ又はローレッグ２１２Ｌで使用され得るが、実施形態はこれに限定されない。

【0032】

回路５１２は、一実施形態による、ＶＭＯＳＦＥＴパワーデバイス５１０に結合された左及び右ドライバデバイス５０８Ａ及び５０８Ｂを含む。左及び右ドライバデバイス５０８Ａ及び５０８Ｂはそれぞれ、図４のドライバデバイス４０８について示されたものに相当する電気回路を含むことができ、一緒になって、図２のドライバ回路２０８Ｈ又はドライバ回路２０８Ｌに相当し得る。ＶＭＯＳＦＥＴパワーデバイス５１０は、図３のＶＭＯＳＦＥＴパワーデバイス３１０について示されたものに相当する電気回路を含むことができ、図２のスイッチングデバイス２１０Ｈ又はスイッチングデバイス２１０Ｌに相当し得る。

【0033】

ＶＭＯＳＦＥＴパワーデバイス５１０の第１、第２、第３、及び第４の左活性領域５１０-１１、５１０-１２、５１０-１３、及び５１０-１４にそれぞれ対応する第１、第２、第３、及び第４の左ゲートパッドＧ１１、Ｇ１２、Ｇ１３、及びＧ１４は、それぞれ、左ドライバデバイス５０８Ａの第１、第２、第３、及び第４のゲート出力ＧＯ１、ＧＯ２、ＧＯ３、及びＧＯ４に（例えば、ボンドワイヤによって）接続される。ＶＭＯＳＦＥＴパワーデバイス５１０の第１、第２、第３、及び第４の左活性領域５１０-１１、５１０-１２、５１０-１３、及び５１０-１４にそれぞれ対応する第１、第２、第３、及び第４の左ソースパッドＳ１１、Ｓ１２、Ｓ１３、及びＳ１４はそれぞれ、左ドライバデバイス５０８Ａの第１、第２、第３、及び第４のケルビンソース接続ＫＳ１、ＫＳ２、ＫＳ３、及びＫＳ４に（例えば、ボンドワイヤによって）電気的に接続される。第１、第２、第３及び第４の左ソースパッドＳ１１、Ｓ１２、Ｓ１３及びＳ１４はまた、導電性材料（銅、アルミニウムなど）を備えるソースプレーン５０４に（例えば、左ソースパッドをそれぞれのケルビンソース接続に接続するために使用される以外のボンドワイヤによって）電気的に接続される。

【0034】

ＶＭＯＳＦＥＴパワーデバイス５１０の第１、第２、第３、及び第４の右活性領域５１０-２１、５１０-２２、５１０-２３、及び５１０-２４にそれぞれ対応する第１、第２、第３、及び第４の右ゲートパッドＧ２１、Ｇ２２、Ｇ２３、及びＧ２４は、それぞれ、右ドライバデバイス５０８Ｂの第１、第２、第３、及び第４のゲート出力ＧＯ１、ＧＯ２、ＧＯ３、及びＧＯ４に（例えば、ボンドワイヤによって）接続される。ＶＭＯＳＦＥＴパワーデバイス５１０の第１、第２、第３、及び第４の右活性領域５１０-２１、５１０-２２、５１０-２３、及び５１０-２４にそれぞれ対応する第１、第２、第３、及び第４の右ソースパッドＳ２１、Ｓ２２、Ｓ２３、及びＳ２４はそれぞれ、右ドライバデバイス５０８Ｂの第１、第２、第３、及び第４のケルビンソース接続ＫＳ１、ＫＳ２、ＫＳ３、及びＫＳ４に（例えば、ボンドワイヤによって）電気的に接続される。 第１、第２、第３、及び第４の左ソースパッドＳ１１、Ｓ１２、Ｓ１３、及びＳ１４も、ソースプレーン５０４に（例えば、右ソースパッドをそれぞれのケルビンソース接続に接続するために使用される以外のボンドワイヤによって）電気的に接続される。

【0035】

左及び右ドライバデバイス５０８Ａ及び５０８Ｂのそれぞれについて、ケルビンソース接続ＫＳ１～ＫＳ４をＶＭＯＳＦＥＴパワーデバイス５１０の対応するソースパッドＳ１１～Ｓ１４及びＳ２１～Ｓ２４に接続するケルビンソース配線は、ＶＭＯＳＦＥＴパワーデバイス５１０と左及び右ドライバデバイス５０８Ａ及び５０８Ｂとの絶縁を提供する。そして、ＶＭＯＳＦＥＴパワーデバイス５１０のゲート出力ＧＯ１～ＧＯ４とゲートパッドＧ１１～Ｇ１４及びＧ２１～Ｇ２４とケルビンソース配線との間の接続の近接は、ＶＭＯＳＦＥＴパワーデバイス５１０のゲートの過電圧及び不足電圧の抑制を助ける差動モード低インピーダンス（即ち、低誘導）経路を形成する。ＶＭＯＳＦＥＴパワーデバイス５１０のゲートは過電圧及び不足電圧に対して脆弱であるため、過電圧及び不足電圧の抑制は、ＶＭＯＳＦＥＴパワーデバイス５１０の信頼性の大幅な向上につながる。ＶＭＯＳＦＥＴパワーデバイス５１０のソースパッドＳ１１～Ｓ１４及びＳ２１～Ｓ２４を絶縁層５０２に配置されたソースプレーン５０４に接続するために太いボンドワイヤが使用され、ＶＭＯＳＦＥＴパワーデバイス５１０のソースインダクタンス及び抵抗を低減する。分散ソースパッドＳ１１～Ｓ１４及びＳ２１～Ｓ２４は、パワー能力を改善するために、ＶＭＯＳＦＥＴパワーデバイス５１０の全体的なソースインダクタンスをさらに低減する。

【0036】

ＶＭＯＳＦＥＴパワーデバイス５１０の底部側（すなわち、ゲートパッド及びソースパッドが配置される側とは反対側のダイの側）のドレインの接続（図示せず）は、導電性材料を備えるドレインプレーン５０６に電気的に接続される。電源接続及び左右のドライバデバイス５０８Ａ、５０８Ｂの入力端子への接続は、明瞭さを保つために図示されていない。

【0037】

左及び右ドライバデバイス５０８Ａ及び５０８Ｂの各々のゲート出力ＧＯ１～ＧＯ４は、第１のピッチΦ１に従って垂直方向に間隔をあけて配置される。左及び右ドライバデバイス５０８Ａ及び５０８Ｂの各々のケルビンソース接続ＫＳ１～ＫＳ４も又、第１のピッチΦ１に従って垂直方向に間隔を置いて配置され得る。

【0038】

ＶＭＯＳＦＥＴパワーデバイス５１０の左ゲートパッドＧ１１～Ｇ１４は、第２のピッチΦ２に従って垂直方向に間隔を置いて配置される。右ゲートパッドＧ２１～Ｇ２４も、第２のピッチΦ２に従って垂直方向に間隔を置いて配置される。左ソースパッドＳ１１～Ｓ１４も、第２のピッチΦ２に従って垂直方向に間隔を置いて配置され得、右ソースパッドＳ２１～Ｓ２４も、第２のピッチΦ２に従って垂直方向に間隔を置いて配置され得る。

【0039】

第１のピッチΦ１は、第２のピッチΦ２と同じであるか、又は同様であり得る。例えば、一実施形態では、第１のピッチΦ１は、第２のピッチΦ２の１０％以内であってもよい。別の実施形態では、第１のピッチΦ１に従って垂直方向に間隔をあけて配置されたＮ個のゲート出力を有するドライバデバイスの最上部のゲート出力と最下部のゲート出力との間の距離、すなわち（Ｎ-１）Φ１は、式１に示すように、第２のピッチΦ２のＮ-２倍以上であり、第２のピッチΦ２のＮ倍以下であってよい。
［式１］

このように配置することで、ドライバデバイス５０８Ａ及び５０８Ｂ並びにＶＭＯＳＦＥＴパワーデバイス５１０は、すべてのゲート出力が対応するゲートパッドから第２のピッチΦ２の２分の１以下だけ垂直方向にずれるように配置され得る。より一般的には、ゲート出力と対応するゲートパッドとの間の最大許容垂直変位が、第２のピッチΦ２の分数ｋとして表され、ｋが０より大きい実施形態では、第１のピッチΦ１は式２を満たす。
［式２］

【0040】

第１のピッチΦ１が第２のピッチΦ２と同じであるか、又は近いので、左右のドライバデバイス５０８Ａ及び５０８ＢのサブドライバをＶＭＯＳＦＥＴパワーデバイス５１０のそれぞれの活性領域に接続するボンドワイヤのそれぞれの長さの間のばらつきが低減され、それらのボンドワイヤのうち最も長いものの長さが低減され、それに応じて、寄生インダクタンスが低減され、及び／又はそれぞれの活性領域がより同様のものにされ得る。

【0041】

図５Ｂは、実施形態による図５Ａに示される回路５１２の断面を示す。

【0042】

左及び右ドライバデバイス５０８Ａ及び５０８Ｂは、ソースプレーン５０４に実装され、ＶＭＯＳＦＥＴパワーデバイス５１０は、ドレインプレーン５０６に実装される。ソースプレーン５０４及びドレインプレーン５０６は、電気絶縁層５０２を含む回路基板に配置される。図示の実施形態では、電気絶縁層５０２は、熱伝導率の高い酸化ベリリウム（ＢｅＯ）（Insulating Substrate）を含むが、実施形態はこれに限定されない。

【0043】

図５Ｂに示されるように、実施形態では、ＶＭＯＳＦＥＴパワーデバイス５１０のソースパッドをソースプレーン５０４に接続するボンドワイヤは、ソースパッドを左及び右ドライバデバイス５０８Ａ及び５０８Ｂのケルビンソース接続に接続するために使用されるボンドワイヤよりも重くてもよい。別の実施形態では、ソースパッドはそれぞれ、複数のボンドワイヤを用いてソースプレーン５０４に接続されてもよい。

【0044】

電気絶縁層（Insulating Substrate）５０２は、高い電気伝導性及び熱伝導性を有するベースプレート（Base Plate）５０１に配置され得る。図示の実施形態では、ベースプレート５０１は銅（Ｃｕ）を含むが、実施形態はこれに限定されない。

【0045】

回路５１２は、以下のようにして、回路５１２の性能を低下させる可能性のある寄生特性（寄生インダクタンスなど）を低減する：
１. ＶＭＯＳＦＥＴパワーデバイス５１０に複数のソースパッドＳ１１～Ｓ１４及びＳ２１～Ｓ２４を提供し、第１の複数のボンドワイヤを使用して、それらを、ソースプレーン５０４を備える近傍の仮想グランドに接続し、第２の複数のボンドワイヤを使用して、左右のドライバデバイス５０８Ａ及び５０８Ｂの各々のケルビンソース接続ＫＳ１及びＫＳ４に接続して、ソース接続の寄生インダクタンスを最小化する。
２. ＶＭＯＳＦＥＴパワーデバイス５１０に複数のゲートパッドＧ１１～Ｇ１４及びＧ２１～Ｇ２４を提供し、それらを左右のドライバデバイス５０８Ａ及び５０８Ｂのそれぞれのゲート出力ＧＯ１～ＧＯ４に接続して、ソース接続の寄生インダクタンスを最小化する。
３. ＶＭＯＳＦＥＴパワーデバイス５１０の左側に左ソースパッドＳ１１～Ｓ１４及び左ゲートパッドＧ１１～Ｇ１４を配置し、ＶＭＯＳＦＥＴパワーデバイス５１０の左側に隣接して配置された左ドライバデバイス５０８Ａに接続すること、そして、ＶＭＯＳＦＥＴパワーデバイス５１０の右側に右ソースパッドＳ２１～Ｓ２４と右ゲートパッドＧ２１～Ｇ２４を配置し、ＶＭＯＳＦＥＴパワーデバイス５１０の右側に隣接して配置された右ドライバデバイス５０８Ｂに接続することで、ゲート及びソース接続の寄生インダクタンスを最小化し、ＶＭＯＳＦＥＴパワーデバイス５１０内部の寄生インダクタンスを最小化する。
４. 左右のドライバデバイス５０８Ａ、５０８ＢとＶＭＯＳＦＥＴパワーデバイス５１０のパッドピッチを一致させて寄生インダクタンスを低減し、寄生インダクタンス間のばらつきを低減してＶＭＯＳＦＥＴパワーデバイス５１０のセルがより安定して動作するようにする。

【0046】

これらの特徴の結果として、一実施形態では、回路５１２のゲート及びソースインダクタンスは、０．１ナノヘンリー（ｎＨ）未満であり得、回路５１２の動作周波数は、１００ＭＨｚを超え得る。

【0047】

図６Ａは、実施形態による回路６１２の平面図を示す。 回路６１２は、図１に示されるフルブリッジクラスＤ増幅器回路の出力段の図２に示されるハーフブリッジ２０４のハイレッグ２１２Ｈ又はローレッグ２１２Ｌに使用され得るが、実施形態はこれに限定されない。

【0048】

回路６１２は、実施形態による、第１及び第２のドライバデバイス６０８Ａ及び６０８Ｂと、ＶＭＯＳＦＥＴパワーデバイス６１０とを含む。回路６１２は、各々が導電性材料を備えるソースプレーン６０４及びドレインプレーン６０６をさらに含む。

【0049】

第１及び第２のドライバデバイス６０８Ａ及び６０８Ｂは、それぞれ、図４のドライバデバイス４０８について示されたものに相当する電気回路を含み得、一緒になって、図２のドライバ回路２０８Ｈ又はドライバ回路２０８Ｌのいずれかに相当し得る。ＶＭＯＳＦＥＴパワーデバイス６１０は、図３のＶＭＯＳＦＥＴパワーデバイス３１０について示されたものに相当する電気回路を含み得、図２のスイッチングデバイス２１０Ｈ又はスイッチングデバイス２１０Ｌに相当し得る。

【0050】

回路６１２は、以下の点で図５Ａの回路５１２とは異なる：
・第１及び第２のドライバデバイス６０８Ａ及び６０８ＢをＶＭＯＳＦＥＴパワーデバイス６１０に接続するために、ボンドワイヤの代わりに、トレース及びビア（例えば、ポリイミドに成膜されたフォトリソグラフィ形成銅導体など）又はストリップラインが使用される。
・ＶＭＯＳＦＥＴパワーデバイス６１０のゲート及びソースパッドは、ＶＭＯＳＦＥＴパワーデバイス６１０の活性領域にかかるのではなく、ＶＭＯＳＦＥＴパワーデバイス６１０の周辺に配置される。

【0051】

したがって、ＶＭＯＳＦＥＴパワーデバイス６１０の第１、第２、第３、及び第４の左ゲートパッドＧ１１、Ｇ１２、Ｇ１３、及びＧ１４は、それぞれ、第１のドライバデバイス６０８Ａの第１、第２、第３、及び第４のゲート出力ＧＯ１、ＧＯ２、ＧＯ３、及びＧＯ４に（それぞれのトレース又はストリップラインによって）接続される。第１、第２、第３、及び第４の左ソースパッドＳ１１、Ｓ１２、Ｓ１３、及びＳ１４はそれぞれ、第１のドライバデバイス６０８Ａの第１、第２、第３、及び第４のケルビンソース接続ＫＳ１、ＫＳ２、ＫＳ３、及びＫＳ４に（それぞれのトレース又はストリップラインを通じて）電気的に接続され、（異なるそれぞれのトレース又はストリップラインによって）ソースプレーン６０４にも接続される。例として、回路６１２において、第４の左ソースパッドＳ１４は、左ケルビン接続ストリップライン６２２Ａによって第１のドライバデバイス６０８Ａの第４のケルビンソース接続ＫＳ４に接続され、左ソース接続ストリップライン６２４Ａによってソースプレーン６０４に接続される。

【0052】

対照的に、ＶＭＯＳＦＥＴパワーデバイス６１０の第１、第２、第３、及び第４の右ゲートパッドＧ２１、Ｇ２２、Ｇ２３、及びＧ２４は、それぞれ、第２のドライバデバイス６０８Ｂの第４、第３、第２、及び第１のゲート出力ＧＯ４、ＧＯ３、ＧＯ２、及びＧＯ１に（それぞれのトレース又はストリップラインによって）接続される。同様に、ＶＭＯＳＦＥＴパワーデバイス６１０の第１、第２、第３、及び第４の右ソースパッドＳ２１、Ｓ２２、Ｓ２３、及びＳ２４はそれぞれ、（それぞれのトレース又はストリップラインによって）第２のドライバデバイス６０８Ｂの第４、第３、第２、及び第１のケルビンソース接続ＫＳ４、ＫＳ３、ＫＳ２、及びＫＳ１、並びに（異なるそれぞれのトレース又はストリップラインによって）ソースプレーン６０４に電気的に接続される。例として、回路６１２において、第４の右ソースパッドＳ２４は、右ケルビン接続ストリップライン６２２Ｂによって第２のドライバデバイス６０８Ｂの第１のケルビンソース接続ＫＳ１に接続され、右ソース接続ストリップライン６２４Ｂによってソースプレーン６０４に接続される。

【0053】

ＶＭＯＳＦＥＴパワーデバイス６１０の底面のドレイン接続（図示せず）は、ドレインプレーン６０６に電気的に接続される。電源接続及び第１及び第２のドライバデバイス６０８Ａ、６０８Ｂの入力端子への接続は、明瞭さを保つために図示されていない。

【0054】

第１及び第２のドライバデバイス６０８Ａ及び６０８Ｂの各々のゲート出力ＧＯ１～ＧＯ４は、第１のピッチΦ１に従って垂直方向に間隔をあけて配置される。第１及び第２のドライバデバイス６０８Ａ及び６０８Ｂの各々のケルビンソース接続ＫＳ０～ＫＳ４も、第１のピッチΦ１に従って垂直方向に間隔を置いて配置され得る。

【0055】

ＶＭＯＳＦＥＴパワーデバイス６１０の左ゲートパッドＧ１１～Ｇ１４は、第２のピッチΦ２に従って垂直方向に間隔を置いて配置される。右ゲートパッドＧ２１～Ｇ２４も、第２のピッチΦ２に従って垂直方向に間隔をあけて配置される。左ソースパッドＳ１１～Ｓ１４も、第２のピッチΦ２に従って垂直方向に間隔を置いて配置され得、右ソースパッドＳ２１～Ｓ２４も、第２のピッチΦ２に従って垂直方向に間隔を置いて配置され得る。

【0056】

第１のピッチΦ１は、図５Ａに関して説明したように、第２のピッチΦ２に関連し得、それに応じて、図５Ａに関して説明したように、第１及び第２のドライバデバイス６０８Ａ、６０８ＢとＶＭＯＳＦＥＴパワーデバイス６１０との間の接続の寄生インダクタンスの大きさ及びばらつきの有利な低減が実現され得る。

【0057】

図６Ｂは、一実施形態による、図６Ａに示されるＶＭＯＳＦＥＴパワーデバイス６１０に結合された第１及び第２のドライバデバイス６０８Ａ及び６０８Ｂの断面を示す。

【0058】

第１及び第２のドライバデバイス６０８Ａ及び６０８Ｂは、ソースプレーン６０４に取り付けられ、ＶＭＯＳＦＥＴパワーデバイス６１０は、ドレインプレーン６０６に取り付けられる。ソースプレーン６０４及びドレインプレーン６０６は、回路基板の電気絶縁層６０２に配置される。図示の実施形態では、電気絶縁層６０２は、熱伝導率の高い酸化ベリリウム（ＢｅＯ）を含むが、実施形態はこれに限定されない。

【0059】

電気絶縁層６０２は、高い電気伝導性及び熱伝導性を有するベースプレート６０１に配置され得る。図示の実施形態では、ベースプレート６０１は銅（Ｃｕ）を含むが、実施形態はこれに限定されない。

【0060】

図６Ａに関して説明したように、第１及び第２のドライバデバイス６０８Ａ及び６０８Ｂ、ＶＭＯＳＦＥＴパワーデバイス６１０、並びにソースプレーン６０４を電気的に接続するために、ストリップライン又はトレース及びビアが形成され得る。ポリイミドなどの絶縁層（図示せず）がトレースを支持することができる。

【0061】

回路６１２は、以下のようにして、回路６１２の性能を低下させ得る寄生特性（寄生インダクタンスなど）を低減する：
１. ＶＭＯＳＦＥＴパワーデバイス６１０のために複数のソースパッドＳ１１～Ｓ１４及びＳ２１～Ｓ２４を提供し、第１の複数の導体を用いてそれらをソースプレーン６０４を備える近傍の仮想グランドに接続し、第２の複数の導体を用いてそれらを左右のドライバデバイス６０８Ａ及び６０８Ｂのうち最も近いもののケルビンソース接続ＫＳ１～ＫＳ４に接続して、ソース接続の寄生インダクタンスを最小化する。
２. ＶＭＯＳＦＥＴパワーデバイス６１０に複数のゲートパッドＧ１１～Ｇ１４及びＧ２１～Ｇ２４を提供し、それらを左右のドライバデバイス６０８Ａ及び６０８Ｂのうち最も近いもののそれぞれのゲート出力ＧＯ１～ＧＯ４に接続して、ゲート接続の寄生インダクタンスを最小化する。
３. ＶＭＯＳＦＥＴパワーデバイス６１０の左側に左ソースパッドＳ１１～Ｓ１４と左ゲートパッドＧ１１～Ｇ１４を配置し、それらをＶＭＯＳＦＥＴパワーデバイス６１０の左側に隣接して配置された左ドライバデバイス６０８Ａに接続し、そして、ＶＭＯＳＦＥＴパワーデバイス６１０の右側に右ソースパッドＳ２１～Ｓ２４と右ゲートパッドＧ２１～Ｇ２４を配置し、それらをＶＭＯＳＦＥＴパワーデバイス６１０の右側に隣接して配置された右ドライバデバイス６０８Ｂに接続して、ゲートとソース接続の寄生インダクタンスを最小化し、ＶＭＯＳＦＥＴパワーデバイス６１０の内部の寄生インダクタンスを最小化する。
４. 左右のドライバデバイス６０８Ａ、６０８ＢとＶＭＯＳＦＥＴパワーデバイス６１０のパッドピッチを一致させて寄生インダクタンスを低減し、寄生インダクタンス間のばらつきを低減してＶＭＯＳＦＥＴパワーデバイス６１０のセルがより安定して動作するようにする。

【0062】

これらの特徴を使用することによって、実施形態では、図５Ａ及び図５Ｂの回路５１２に関して説明した利点を達成することができる。

【0063】

図７Ａは、一実施形態による、フルブリッジクラスＤ増幅器の出力段回路７０４を示す。出力段回路７０４は、図１の第１及び第２のハーフブリッジ回路１０４Ａ及び１０４Ｂにそれぞれ相当し得る第１及び第２のハーフブリッジ回路７０４Ａ及び７０４Ｂを含む。

【0064】

出力段回路７０４は、それぞれがフルブリッジ増幅器の４つのレッグのうちの１つに対応する４つのマルチセルパワーデバイス：第１のパワーデバイス７１０Ｕ、第２のパワーデバイス７１０Ｖ、第３のパワーデバイス７１０Ｘ、及び第４のパワーデバイス７１０Ｙを備え得る。これらを総称してパワーデバイス７１０と呼び得る。マルチセルパワーデバイスは、各々がマルチセルパワーデバイスの動作に寄与し、各々が同一であってもよく、各々が同一の入力刺激を受け取ってもよく、マルチセルパワーデバイスの機能を提供するために各々が同一の方法で動作してもよい複数のセルを含む１つ以上の「タブ」を用いて作製されたパワーデバイスである。実施形態では、タブの各セルに提供される同一の入力刺激は、タブの異なるセルに異なる信号を用いて提供されてもよい。このアプローチは、クラスＤパワー増幅器に比類のない冗長性と信頼性を提供し、クラスＤパワー増幅器は、フラグ信号が制御システムに送信されるまで、第１～第４パワーデバイス７１０Ｕ～７１０Ｙの１つ又は複数のタブ（すなわち、セル）が故障した場合でも、満足のいく動作を継続することができる。

【0065】

図７Ａの実施形態では、第１、第２、第３、及び第４のパワーデバイス７１０Ｕ、７１０Ｖ、７１０Ｘ、及び７１０Ｙの各々は、集積されたＳｉＣ－ＳＢＤを有するマルチセルＳｉＣ－ＶＭＯＳＦＥＴであり、各デバイスのエンベロープ内にそれぞれ図示された２つのＭＯＳＦＥＴ及び関連するダイオードの各々は、図３又は図６に図示されたように、複数のＭＯＳＦＥＴ／ダイオードセルを表す。しかしながら、実施形態はこれに限定されない。

【0066】

第１、第２、第３、及び第４のパワーデバイス７１０Ｕ、７１０Ｖ、７１０Ｘ、及び７１０Ｙはそれぞれ、図６のＶＭＯＳＦＥＴパワーデバイス６１０に対応し得る。

【0067】

したがって、第１のパワーデバイス７１０Ｕは、第１のパワーデバイス７１０Ｕの左半分に配置された第１の複数の活性領域を含み得る。第１の複数の活性領域の各活性領域はそれぞれ、第１のパワーデバイス７１０Ｕのセルを含み、ここで、第１のパワーデバイス７１０ＵがＳｉＣ－ＳＢＤを集積したマルチセルＳｉＣ－ＶＭＯＳＦＥＴである場合、各セルは、ＳｉＣ－ＶＭＯＳＦＥＴ及びＳｉＣ－ＳＢＤを含み得る。第１の複数の活性領域は、第１のパワーデバイス７１０Ｕの左半分に配置された第１の複数のそれぞれの制御端子コンタクト（ここでは、第１～第ｎの左ゲートパッド）と、第１のパワーデバイス７１０Ｕの左半分に配置された複数のそれぞれの第１の導電端子コンタクト（ここでは、第１～第ｍの左ソースパッド）とを有する。実施形態では、ｎは、第１の複数の活性領域の活性領域の数に等しく、ｍは、第１の複数の活性領域の活性領域の数に等しいか、又はそれよりも大きい。

【0068】

第１のパワーデバイス７１０Ｕは、第１のパワーデバイス７１０Ｕの右半分に配置された第２の複数の活性領域をさらに含み得る。第２の複数の活性領域の各活性領域はそれぞれ、第１のパワーデバイス７１０Ｕのセルを含み、ここで、第１のパワーデバイス７１０ＵがＳｉＣ－ＳＢＤを集積したマルチセルＳｉＣ－ＶＭＯＳＦＥＴである場合、各セルは、ＳｉＣ－ＶＭＯＳＦＥＴ及びＳｉＣ－ＳＢＤを含み得る。第２の複数の活性領域は、第１のパワーデバイス７１０Ｕの右半分に配置された第２の複数のそれぞれの制御端子コンタクト（ここでは、第１～第ｎの右ゲートパッド）と、第１のパワーデバイス７１０Ｕの右半分に配置された第２の複数のそれぞれの第１の導電端子コンタクト（ここでは、第１～第ｍの右ソースパッド）とを有する。

【0069】

その中に含まれるＭＯＳＦＥＴのドレインに対応し得る、第１及び第２の複数の活性領域のそれぞれの第２の導電端子は、共通のドレインパッドＤに結合される。

【0070】

第２、第３、及び第４のパワーデバイス７１０Ｖ、７１０Ｘ、及び７１０Ｙは、第１のパワーデバイス７１０Ｕについて説明したように構成され得る。

【0071】

出力段回路７０４は、４組のドライバデバイス：第１のパワーデバイス７１０Ｕに関連する左右の第１のドライバデバイス７０８ＵＬ及び７０８ＵＲ、第２のパワーデバイス７１０Ｖに関連する左右の第２のドライバデバイス７０８ＶＬ及び７０８ＶＲ、第３のパワーデバイス７１０Ｘに関連する左右の第３のドライバデバイス７０８ＸＬ及び７０８ＸＲ、並びに第４のパワーデバイス７１０Ｙに関連する左右の第４のドライバデバイス７０８ＹＬ及び７０８ＹＲをさらに備え得る。これらを総称してドライバデバイス７０８と呼び得る。左ドライバデバイス７０８ＵＬ、７０８ＶＬ、７０８ＸＬ、及び７０８ＹＬはそれぞれ、図６Ａの第１ドライバデバイス６０８Ａに対応し得る。右ドライバデバイス７０８ＵＲ、７０８ＶＲ、７０８ＸＲ、及び７０８ＹＲはそれぞれ、図６Ａの第２ドライバデバイス６０８Ｂに対応し得る。

【0072】

左右の第１のドライバデバイス７０８ＵＬ及び７０８ＵＲ、第１のパワーデバイス７１０Ｕ、左右の第３のドライバデバイス７０８ＸＬ及び７０８ＸＲ、並びに第３のパワーデバイス７１０Ｘは、第１のハーフブリッジ回路７０４Ａに備えられる。左右の第２ドライバデバイス７０８ＶＬ、７０８ＶＲ、第２パワーデバイス７１０Ｖ、左右の第４ドライバデバイス７０８ＹＬ、７０８ＹＲ、第４パワーデバイス７１０Ｙは、第２ハーフブリッジ回路７０４Ｂに備えられる。

【0073】

ドライバデバイス７０８の各々は、入力信号ＩＮに共通に電気的に結合されたそれぞれの入力、複数のゲート出力ＧＯに電気的に結合されたそれぞれの出力、及び複数のケルビンソース接続ＫＳに電気的に結合されたそれぞれのケルビン接続を有する複数のサブドライバ回路を含む。一実施形態では、ドライバデバイス７０８の各々は、第１から第ｎのゲート出力ＧＯと、第１から第ｍのケルビンソース接続ＫＳとを備え、ここで、ｎは、パワーデバイス７１０の対応する１つの半分に配置されたゲートパッドの数であり、ｍは、パワーデバイス７１０の対応する１つの半分に配置されたソースパッドの数である。

【0074】

第１のハーフブリッジ回路７０４Ａに関して、左第１のドライバデバイス７０８ＵＬの第１～第ｎのゲート出力ＧＯは、第１のパワーデバイス７１０Ｕの第１～第ｎの左ゲートパッドにそれぞれ電気的に結合され得、左第１のドライバデバイス７０８ＵＬの第１～第ｍのケルビンソース接続ＫＳは、第１のパワーデバイス７１０Ｕの第１～第ｍの左ソースパッドにそれぞれ電気的に結合され得る。

【0075】

一実施形態では、右第１のドライバデバイス７０８ＵＲは、第１のパワーデバイス７１０Ｕに同様に接続され得、右第１のドライバデバイス７０８ＵＲの第１～第ｎのゲート出力ＧＯが、第１のパワーデバイス７１０Ｕの第１～第ｎの右ゲートパッドにそれぞれ電気的に結合され、右第１のドライバデバイス７０８ＵＬの第１～第ｍのケルビンソース接続ＫＳが、第１のパワーデバイス７１０Ｕの第１～第ｍの右ソースパッドにそれぞれ電気的に結合される。

【0076】

別の実施形態では、右第１のドライバデバイス７０８ＵＲは、第１のパワーデバイス７１０Ｕに逆接続され、右第１のドライバデバイス７０８ＵＲの第１～第ｎのゲート出力ＧＯがそれぞれ、第１のパワーデバイス７１０Ｕの第ｎ～第１の右ゲートパッドに電気的に結合され、右第１のドライバデバイス７０８ＵＬの第１～第ｍのケルビンソース接続ＫＳがそれぞれ、第１のパワーデバイス７１０Ｕの第ｍ～第１の右ソースパッドに電気的に結合される。

【0077】

左右の第３のドライバデバイス７０８ＸＬ及び７０８ＸＲは、左右の第１のドライバデバイス７０８ＵＬ及び７０８ＵＲ並びに第１のパワーデバイス７１０Ｕについて上述したように、第３のパワーデバイス７１０Ｘに電気的に結合され得る。

【0078】

第１のパワーデバイス７１０ＵのドレインパッドＤは、電源Ｖ＋＋に電気的に結合される。第１のパワーデバイス７１０Ｕの第１から第ｍの左ソースパッド及び第１から第ｍの右ソースパッドは、第１の増幅器出力Ａに共通に結合される。

【0079】

第３のパワーデバイス７１０ＸのドレインパッドＤは、第１の増幅器出力Ａに電気的に結合され、第３のパワーデバイス７１０Ｘの第１から第ｍの左ソースパッド及び第１から第ｍの右ソースパッドは、パワーグランドＰＧＮＤに共通に結合される。

【0080】

第２のハーフブリッジ回路７０４Ｂに関して、左右の第２のドライバデバイス７０８ＶＬ及び７０８ＶＲは、左右の第１のドライバデバイス７０８ＵＬ及び７０８ＵＲ並びに第１のパワーデバイス７１０Ｕについて上述した方法で第２のパワーデバイス７１０Ｖに電気的に結合され、そして、左右の第４のドライバデバイス７０８ＹＬ及び７０８ＹＲは、第２のパワーデバイス７１０Ｖの第１から第ｍの左ソースパッド及び第１から第ｍの右ソースパッドが第２の増幅器出力Ｂに共通に結合されること及び第４のパワーデバイス７１０ＹのドレインパッドＤが第２の増幅器出力Ｂに電気的に結合されることを除いて、左右の第３のドライバデバイス７０８ＸＬ及び７０８ＸＲ並びに第３のパワーデバイス７１０Ｘについて上述した方法で第４のパワーデバイス７１０Ｙに電気的に結合され得る。

【0081】

左右の第１のドライバデバイス７０８ＵＬ及び７０８ＵＲは、それぞれの入力ＩＮで第１の入力信号ＩＮＵを受信する。左右の第２ドライバデバイス７０８ＶＬ及び７０８ＶＲは、それぞれの入力ＩＮで第２入力信号ＩＮＶを受信する。左右の第３ドライバデバイス７０８ＸＬ及び７０８ＸＲは、それぞれの入力ＩＮで第３入力信号ＩＮＸを受信する。左右の第４のドライバデバイス７０８ＹＬ及び７０８ＹＲは、それぞれの入力ＩＮで第４の入力信号ＩＮＹを受信する。

【0082】

第１、第２、第３、及び第４の入力信号ＩＮＵ、ＩＮＶ、ＩＮＸ、及びＩＮＹは、第１及び第４の入力信号ＩＮＵ及びＩＮＹが一緒にアサート及びデアサートされ、第２及び第３の入力信号ＩＮＶ及びＩＮＸが一緒にアサート及びデアサートされるように制御され得る。したがって、出力段回路７０４は、第１及び第４の入力信号ＩＮＵ及びＩＮＹがアサートされると、第１の増幅器出力Ａに電流をソースし、第２の増幅器出力Ｂから電流をシンクし、第２及び第３の入力信号ＩＮＶ及びＩＮＸがアサートされると、第２の増幅器出力Ｂに電流をソースし、第１の増幅器出力Ａから電流をシンクするように制御され得る。

【0083】

図７Ｂは、実施形態による出力段回路７０４の平面図を示す。

【0084】

左右の第１のドライバデバイス７０８ＵＬ及び７０８ＵＲは、それぞれ、第１のパワーデバイス７１０Ｕの左側及び右側に配置される。左第１のドライバデバイス７０８ＵＬのゲート出力及びケルビンソース接続は、それぞれ、第１のパワーデバイス７１０Ｕの左側に配置された左ゲートパッド及び左ソースパッドにストリップラインによって電気的に接続される。右第１のドライバデバイス７０８ＵＬのゲート出力及びケルビンソース接続は、第１のパワーデバイス７１０Ｕの右側に配置された右ゲートパッド及び右ソースパッドにそれぞれストリップラインによって接続される。

【0085】

左右の第２のドライバデバイス７０８ＶＬ及び７０８ＶＲは、それぞれ、第２のパワーデバイス７１０Ｖの左側及び右側に配置され、上記の左右の第１のドライバデバイス７０８ＵＬ及び７０８ＵＲならびに第１のパワーデバイス７１０Ｕについて説明したように電気的に接続される。

【0086】

左右の第３のドライバデバイス７０８ＸＬ及び７０８ＸＲは、それぞれ、第３のパワーデバイス７１０Ｘの左側及び右側に配置され、上記の左右の第１のドライバデバイス７０８ＵＬ及び７０８ＵＲならびに第１のパワーデバイス７１０Ｕについて説明したように電気的に接続される。

【0087】

左右の第４のドライバデバイス７０８ＹＬ及び７０８ＹＲは、それぞれ、第４のパワーデバイス７１０Ｙの左側及び右側に配置され、上記の左右の第１のドライバデバイス７０８ＵＬ及び７０８ＵＲならびに第１のパワーデバイス７１０Ｕについて説明したように電気的に接続される。

【0088】

第１のパワーデバイス７１０Ｕの左ソースパッド及び右ソースパッドも、左ソースパッド及び右ソースパッドをそれぞれのケルビンソース接続に接続するために使用されない導体を使用して、導電性材料を含んだ第１の増幅器出力Ａに対応する第１の出力パッドＯＵＴＡに電気的に接続される。第１のパワーデバイス７１０Ｕの底面のドレインパッドは、導電性材料を含む電源パッドＶ++に電気的に接続される。

【0089】

第２のパワーデバイス７１０Ｖの左ソースパッド及び右ソースパッドも、左ソースパッド及び右ソースパッドをそれぞれのケルビンソース接続に接続するために使用されない導体を使用して、導電性材料を含んだ第２の増幅器出力Ｂに対応する第２の出力パッドＯＵＴＢに電気的に接続される。第２のパワーデバイス７１０Ｖの底面のドレインパッドは、電源パッドＶ++に電気的に接続される。

【0090】

第３のパワーデバイス７１０Ｘの左ソースパッド及び右ソースパッドも、左ソースパッド及び右ソースパッドをそれぞれのケルビンソース接続に接続するために使用されない導体を使用して、導電性材料を備えるグランドパッドＰＧＮＤに電気的に接続される。第３のパワーデバイス７１０Ｘの底面のドレインパッドは、第１の出力パッドＯＵＴＡに電気的に接続されている。

【0091】

第４のパワーデバイス７１０Ｙの左ソースパッド及び右ソースパッドも、左ソースパッド及び右ソースパッドをそれぞれのケルビンソース接続に接続するために使用されない導体を使用して、グランドパッドＰＧＮＤに電気的に接続される。第４のパワーデバイス７１０Ｙの底面のドレインパッドは、第２の出力パッドＯＵＴＢに電気的に接続されている。

【0092】

また、図７Ｂに、第１、第２、第３、及び第４のコントローラ回路７１２Ｕ、７１２Ｖ、７１２Ｘ、及び７１２Ｙが示される。第１～第４のコントローラ回路７１２Ｕ～７１２Ｙは、図１のコントローラ回路１０２の機能の一部又はすべてを提供し得る。第１のコントローラ回路７１２Ｕは、左右の第１のドライバデバイス７０８ＵＬ及び７０８ＵＲを制御し、第２のコントローラ回路７１２Ｖは、左右の第２のドライバデバイス７０８ＶＬ及び７０８ＶＲを制御し、第３のコントローラ回路７１２Ｘは、左右の第３のドライバデバイス７０８ＸＬ及び７０８ＸＲを制御し、第４のコントローラ回路７１２Ｙは、左右の第４のドライバデバイス７０８ＹＬ及び７０８ＹＲを制御する。コントローラ回路とドライバデバイスのそれぞれのペアとの間の接続は、図７Ｂには示されていない。

【0093】

パワーデバイス７１０Ｕ～７１０Ｘが複数のセルを備えるマルチセルパワーデバイスであり、ドライバデバイス７０８ＵＬ～７０８ＹＲが複数のセルの各々に異なるゲート出力信号ＧＯを提供する実施形態では、第１～第４のコントローラ回路７１２Ｕ～７１２Ｙは、１つ又は複数のセルが不良であるか、又は不良になった場合であっても増幅器７０４が動作し続けるように、パワーデバイス７１０Ｕ～７１０Ｘ内の冗長性を利用するように構成され得る。例として、第１～第４のコントローラ回路７１２Ｕ～７１２Ｙは、複数のセルのうちの欠陥のあるセルを、そのセルに対応するゲート出力信号ＧＯを使用して無効にするように構成され得る。

【0094】

入力信号ＩＮＵ、ＩＮＶ、ＩＮＸ、及びＩＮＹのための電気配線、又はドライバデバイス７０８のための電源は、明瞭さを保つために図示されていない。

【0095】

出力段回路７０４の４つのレッグの各々は、図６Ａ及び図６Ｂに関して説明した回路６１２と同様に構成され、それに応じて、出力段回路７０４の４つのレッグの各々は、回路６１２に関して説明した利点を得る。

【0096】

示された実施形態では、フルブリッジクラスＤ増幅器のレッグはそれぞれ、パワーデバイス及びそれぞれ関連する複数のドライバデバイスを備え、パワーデバイスは、ワイヤボンド又はストリップラインを使用して、ゲート出力及びそれぞれの複数のデバイスドライバのケルビンソース接続に接続されたそれぞれのゲートパッド及びソースパッドを有する複数の活性領域をそれぞれ有する。しかし、実施形態はこれに限定されない。例えば、実施形態では、パワーデバイスのゲートパッド及びソースパッドは、ワイヤボンド、ストリップライン、プリント回路トレース、フリップチップ技術、シリコン貫通ビア、又はそれらの組み合わせを使用して、関連する複数のドライバデバイスの対応するゲート出力及びケルビンソースパッドに接続され得る。

【0097】

本明細書に開示される例示的な実施形態では、２つのドライバデバイスが、それらが接続される対応するスイッチングデバイスの反対側に隣接して配置されているが、実施形態はこれに限定されない。例えば、一実施形態では、２つのドライバデバイスは、互いに対向していない対応するスイッチングデバイスのそれぞれの側面に隣接して配置されてもよい。別の例として、一実施形態では、３つ以上のドライバデバイスが、対応するスイッチングデバイスのそれぞれの側面に隣接して配置され、それぞれが、それぞれの側面の近くのスイッチングデバイスに配置されたパッドに接続されてもよい。

【0098】

本開示の態様は、例示として提示される特定の実施形態と共に説明された。開示された実施形態に対する多数の代替、修正、及び変形が、特許請求の範囲から逸脱することなく行われ得る。本明細書で開示される実施形態は、限定を意図するものではない。

【0099】

特段の記載がない限り、要素が別の要素に結合又は接続されていると記載される場合、結合は電気的結合を意味し、接続は電気的接続を意味する。

【図1】

【図2】

【図3】

【図4】

【図5A】

【図5B】

【図6A】

【図6B】

【図7A】

【図7B】

【国際調査報告】