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特表2024-533639ストレスベースのエージング補償精度を高めるためのトランジスタエージング監視回路、および関連する方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-09-12
(54)【発明の名称】ストレスベースのエージング補償精度を高めるためのトランジスタエージング監視回路、および関連する方法
(51)【国際特許分類】
G05F 1/56 20060101AFI20240905BHJP
H03K 3/354 20060101ALI20240905BHJP
【ＦＩ】
G05F1/56 310F
H03K3/354 C
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2024518162
(86)(22)【出願日】2022-03-22
(85)【翻訳文提出日】2024-03-27
(86)【国際出願番号】 US2022021236
(87)【国際公開番号】W WO2023048767
(87)【国際公開日】2023-03-30
(31)【優先権主張番号】17/481,603
(32)【優先日】2021-09-22
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】314015767
【氏名又は名称】マイクロソフト テクノロジー ライセンシング，エルエルシー
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100229448
【弁理士】
【氏名又は名称】中槇 利明
(72)【発明者】
【氏名】ゴーシュ，アムラン
(72)【発明者】
【氏名】パケット，ジョシュア
(72)【発明者】
【氏名】タートルタブ，アイサック
【テーマコード（参考）】
5H430
【Ｆターム（参考）】
5H430BB05
5H430BB09
5H430BB11
5H430EE06
5H430EE08
5H430HH01
(57)【要約】
ストレスベースのエージング監視回路は、監視対象回路内のトランジスタと同様なトランジスタをそれぞれ含む基準リング発振器回路およびストレス化リング発振器回路を含む。基準リング発振器がストレスから保護されている一方で、ストレス化リング発振器回路内のトランジスタは、負のゲート－ソース電圧バイアスを受ける。ストレスベースのエージングに起因する性能劣化を測定するために、基準リング発振器回路およびストレス化リング発振器回路のスイッチング周波数が比較される。基準リング発振器およびストレス化リング発振器は、ストレスベースのエージングによって引き起こされる性能劣化に対する感度を高めるために、ストレスベースのエージングの影響を増幅するように構成されたストレス強化インバータ回路を含んでいる。感度の向上は、ストレスベースのエージングの影響を過剰補償することを低減または回避するように、性能劣化を補償するために使用される供給電圧ガードバンド調整の精度を増加させる(例えば、より高い分解能)。
【特許請求の範囲】
【請求項1】
トランジスタエージング監視回路であって、ストレス化リング発振器回路と、基準リング発振器回路と、比較器回路と、を含み、
前記ストレス化リング発振器回路は、
ストレス強化インバータ回路の第１シリーズに結合された第１複数のストレス強化インバータ回路を含み、前記第１複数のストレス強化インバータ回路それぞれは、
バイアス信号に応答して、入力ノードを第１内部ノードに結合するように構成されている、第１トランジスタと、
前記第１内部ノードの電圧状態に応答して、供給電圧レールをインバータ出力に結合するように構成されている、第２トランジスタと、
第２内部ノードの電圧状態に応答して、グラウンド電圧レールを前記インバータ出力に結合するように構成されている、第３トランジスタと、を含み、
第１モードにおいて、ストレス強化インバータ回路の前記第１シリーズにおける前記第１複数のストレス強化インバータ回路のうちの１つは、第１周波数を含む第１発振器信号を生成するように構成されており、
前記基準リング発振器回路は、
ストレス強化インバータ回路の第２シリーズに結合された第２複数のストレス強化インバータ回路を含み、
前記第２複数のストレス強化インバータ回路のうちの１つが、前記第１モードにおいて、第２周波数を含む第２発振器信号を生成するように構成されており、かつ、
前記比較器回路は、
前記第１周波数を前記第２周波数と比較し、
前記第１周波数と前記第２周波数との間の差に基づいて、監視される回路におけるトランジスタのストレスベースのエージングの指標を生成する、
ように構成されている、
トランジスタエージング監視回路。
【請求項2】
前記第１トランジスタは、前記グラウンド電圧レールに結合するように構成されており、前記第１トランジスタの第１ソース／ドレイン端子を、前記第１トランジスタの第２ソース／ドレイン端子に結合し、かつ、
インバータ入力の状態とは無関係に、前記第１内部ノードに結合された第２ソース／ドレイン端子に対して、ゲートを負にバイアスする、
請求項１に記載のトランジスタエージング監視回路。
【請求項3】
前記トランジスタエージング監視回路は、さらに、前記ストレス化リング発振器回路において、イネーブルゲート回路を含み、該イネーブルゲート回路は、
ストレス化出力信号を受け取るために、前記第１シリーズにおける最後のストレス強化インバータ回路の出力に結合されている、信号入力と、
ストレス化イネーブル信号を受け取るように構成されている、イネーブル入力と、
前記第１シリーズにおける第１ストレス強化インバータ回路の入力に結合されている、ストレス化イネーブルゲート出力と、を含み、
前記ストレス化イネーブルゲート出力の状態は、第１イネーブル状態を備える前記ストレス化イネーブル信号に応答して、前記ストレス化出力信号に基づいており、かつ、
前記基準リング発振器回路において、イネーブルゲート回路を含み、該イネーブルゲート回路は、
基準出力信号を受け取るために、前記第２シリーズにおける最後のストレス強化インバータ回路の出力に結合されている、信号入力と、
基準イネーブル信号を受け取るように構成されている、イネーブル入力と、
前記第２シリーズにおける第１ストレス強化インバータ回路の入力に結合されている、基準イネーブルゲート出力と、を含み、
前記基準イネーブルゲート出力の状態は、前記第１イネーブル状態を備える前記基準イネーブル信号に応答して、前記基準出力信号に基づいている、
請求項２に記載のトランジスタエージング監視回路。
【請求項4】
前記トランジスタエージング監視回路は、さらに、第１電力状態におけるストレス化電力信号に応答して、前記ストレス化リング発振器回路を前記供給電圧レールに結合するように構成されている、ストレス化電源回路、および、
前記第１電力状態における基準電力信号に応答して、前記基準リング発振器回路を前記供給電圧レールに結合するように構成されたている、基準電源回路、
を含む、請求項３に記載のトランジスタエージング監視回路。
【請求項5】
前記トランジスタエージング監視回路は、さらに、制御回路を含み、前記制御回路は、前記第１モードにおいて、
前記第１電力状態における前記ストレス化電力信号、
前記第１イネーブル状態における前記ストレス化イネーブル信号、
前記第１電力状態における前記基準電力信号、および、
前記第１イネーブル状態における前記基準イネーブル信号、
を生成するように構成されている、
請求項４に記載のトランジスタエージング監視回路。
【請求項6】
前記トランジスタエージング監視回路は、さらに、前記第１複数のストレス強化インバータ回路における前記ストレス強化インバータ回路それぞれにおいて、
前記第１イネーブル状態における前記ストレス化イネーブル信号に応答して、前記インバータ入力を前記入力ノードに結合するように構成されている、パスゲート回路、および、
第１プルダウン状態における第１プルダウン信号に応答して、前記第１内部ノードを前記グラウンド電圧レールに結合するように構成されている、プルダウン回路、を含み、
前記第２複数のストレス強化インバータ回路における前記ストレス強化インバータ回路それぞれにおいて、
前記第１イネーブル状態における前記基準イネーブル信号に応答して、前記インバータ入力を前記入力ノードに結合するように構成されている、パスゲート回路、および、
前記第１プルダウン状態における前記第１プルダウン信号に応答して、前記第１内部ノードを前記グラウンド電圧レールに結合するように構成されている、プルダウン回路、を含む、
請求項５に記載のトランジスタエージング監視回路。
【請求項7】
前記制御回路は、前記第１モードにおいて、前記第１プルダウン状態における前記第１プルダウン信号を生成するように構成されている、請求項６に記載のトランジスタエージング監視回路。
【請求項8】
前記制御回路は、さらに、第２モードにおいて、前記第１電力状態における前記ストレス化電力信号を生成し、
前記第１イネーブル状態における前記ストレス化イネーブル信号を生成し、
前記基準リング発振器回路を前記供給電圧レールから分離するために、第２電力状態における前記基準電力信号を生成して、前記第２発振器信号の生成を停止し、かつ、
前記第２シリーズにおける前記ストレス強化インバータ回路それぞれの前記パスゲート回路を制御するために、第２イネーブル状態における前記基準イネーブル信号を生成して、前記第１トランジスタから前記インバータ入力を分離する、
ように構成されている、
請求項６に記載のトランジスタエージング監視回路。
【請求項9】
前記制御回路は、さらに、第３モードにおいて、前記第２電力状態における前記基準電力信号を生成し、
前記第２イネーブル状態における前記基準イネーブル信号を生成し、
前記第１電力状態における前記ストレス化電力信号を生成し、
前記第２イネーブル状態における前記ストレス化イネーブル信号を生成し、かつ、
前記第１内部ノードを前記グラウンド電圧レールに結合するために、第２プルダウン状態における前記第１プルダウン信号を生成して、前記第２トランジスタのゲートを負にバイアスする、
請求項８に記載のトランジスタエージング監視回路。
【請求項10】
前記第１複数のストレス強化インバータ回路、および、前記第２複数のストレス強化インバータ回路における前記ストレス強化インバータ回路それぞれは、さらに、バイアス信号に結合するように構成されているゲートを含む、第４トランジスタであり、
前記入力ノードを前記第２内部ノードに結合するように前記第４トランジスタを制御する、
第４トランジスタ、および、
プルアップ回路であり、
前記第１モード、前記第２モード、および前記第３モードにおいて、第１プルアップ状態におけるプルアップ信号に応答して、前記第２内部ノードを前記供給電圧レールから分離し、かつ、
第４モードにおいて、第２プルアップ状態におけるプルアップ信号に応答して、前記第２内部ノードを前記供給電圧レールに結合する、
ように構成されている、プルアップ回路、
を含む、請求項９に記載のトランジスタエージング監視回路。
【請求項11】
集積回路におけるトランジスタエージングを監視する方法であって、第１モードにおいて、
ストレス強化インバータ回路の第１シリーズに結合された第１複数のストレス強化インバータ回路を含むストレス化リング発振器回路において、第１周波数を含む第１発振器信号を生成するステップであり、
前記第１発振器信号を生成するステップは、さらに、前記第１複数のストレス強化インバータ回路それぞれにおいて、
第１トランジスタによって、バイアス信号に応答して、入力ノードを第１内部ノードに結合すること、
第２トランジスタによって、前記第１内部ノードの電圧状態に応答して、
インバータ出力を供給電圧レールに結合すること、および、
第３トランジスタによって、第２内部ノードの電圧状態に応答して、前記インバータ出力をグラウンド電圧レールに結合すること、を含み、
ストレス強化インバータ回路の前記第１シリーズにおける前記第１複数のストレス強化インバータ回路のうちの１つは、第１周波数を含む第１発振器信号を生成するように構成されている、ステップと、
ストレス強化インバータ回路の第２シリーズに結合された第２複数のストレス強化インバータ回路を含む基準リング発振器回路において、第２周波数を含む第２発振器信号を生成するステップと、
比較器回路において、前記第１周波数を前記第２周波数と比較するステップと、
前記ストレス化リング発振器回路において、前記第１周波数と前記第２周波数との間の差異に基づいて、前記ストレス強化インバータ回路のストレスベースのエージングの指標を生成するステップと、
を含む、方法。
【請求項12】
前記入力ノードを前記第１内部ノードに結合することは、さらに、前記第１トランジスタのゲートをバイアス電圧に結合することを含み、前記第１トランジスタの第１ソース／ドレイン端子を、前記第１トランジスタの第２ソース／ドレイン端子に結合し、かつ、
前記入力ノードの状態とは無関係に、前記第２ソース／ドレイン端子に対して、前記第１トランジスタのゲートを負にバイアスする、
請求項１１に記載の方法。
【請求項13】
前記方法は、さらに、前記第１モードにおける制御回路において、前記ストレス化リング発振器回路を前記供給電圧レールに結合するために、第１電力状態におけるストレス化電力信号を生成するステップと、
ストレス化発振器信号を生成するように前記ストレス化リング発振器回路を制御するために、第１イネーブル状態におけるストレス化イネーブル信号を生成するステップと、
前記基準リング発振器回路を前記供給電圧レールに結合するために、前記第１電力状態における基準電力信号を生成するステップと、
基準発振器信号を生成するように前記基準リング発振器回路を制御するために、前記第１イネーブル状態における基準イネーブル信号を生成するステップと、
を含む、請求項１２に記載の方法。
【請求項14】
前記方法は、さらに、前記第１モードにおいて、前記制御回路において、第１プルダウン状態における第１プルダウン信号を生成するステップと、
前記ストレス化リング発振器回路におけるストレス強化インバータ回路それぞれにおいて、
前記第１イネーブル状態における前記ストレス化イネーブル信号に応答して、入力信号を含むインバータ入力を、前記第１トランジスタの前記第１ソース／ドレイン端子に結合することと、
前記第１プルダウン状態における前記第１プルダウン信号に応答して、前記第１内部ノードを前記グラウンド電圧レールから分離すること、および、
前記基準リング発振器回路におけるストレス強化インバータ回路それぞれにおいて、
前記第１イネーブル状態における前記基準イネーブル信号に応答して、前記入力信号を含む前記インバータ入力を、前記第１トランジスタの前記第１ソース／ドレイン端子に結合することと、
前記第１プルダウン状態における前記第１プルダウン信号に応答して、前記第１内部ノードを前記グラウンド電圧レールから分離すること、
を含む、請求項１３に記載の方法。
【請求項15】
前記方法は、さらに、前記第１モードにおいて前記制御回路において、第１プルアップ状態におけるプルアップ信号を生成するステップ、および、
前記ストレス化リング発振器回路におけるストレス強化インバータ回路それぞれにおいて、
前記第１プルアップ状態における前記プルアップ信号に応答して、前記第２内部ノードを前記供給電圧レールから分離すること、
を含む、請求項１４に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示の技術は、一般的に、経時的なトランジスタの性能劣化に関する。そして、より詳細には、金属酸化物半導体(MOS)電界効果トランジスタ(FET)(MOSFET)におけるエージング効果（effects of aging）を監視および補償することに関する。
【背景技術】
【0002】
金属酸化膜半導体(MOS)電界効果トランジスタ(FET)(MOSFET)は、プロセッサおよび制御ロジック、並びに、メモリ回路を含む、多くの異なる機能のために、集積回路(IC)において一般的に使用されているトランジスタのタイプである。時間経過と共に、バイアス温度不安定性(BTI)およびホットキャリア注入(HCI)といった現象が、MOSFETの性能における劣化(ストレスベースのエージング（stress-based aging）)を引き起こす。BTIおよびHCIの影響は、ストレス電圧および温度の関数であり、そして、また、デバイスがストレスを受ける持続時間および時間の割合に依存する。MOSFETが、技術スケーリングと共に小さくなるにつれて、これらの影響は、深刻なデバイス信頼性の問題を生成し得る。MOSFETのストレスベースのエージングの１つの結果は、特に、P型MOSFET(PFET)における閾値電圧の増加であり、それは、N型MOSFET(NFET)よりもこれらのエージング効果の影響をより受ける。増加した閾値電圧は、MOSFETのスイッチング遅延を増加させ、これは、回路性能(すなわち、周波数)を経時的に劣化させる。幸いにも、ICの寿命の終わりにおけるストレスベースのエージング効果は、エージングに起因する性能の低下が検出されたときに、供給電圧にガードバンドを追加することによって補償され得る。しかしながら、ガードバンドを有する供給電圧を提供することは、動的電力消費を増加させる。
【0003】
相補型MOS(CMOS)論理ゲートベースのリング発振器（ring oscillator）における周波数劣化を検出することは、MOSFETのエージング効果を正確に監視するための、低コストであるが、信頼性の高い方法として認識されてきている。CMOSリング発振器回路のいくつかの従来の実装は、低い検知分解能(例えば、5%から10%までの範囲の周波数劣化)を有しており、そして、非常に正確で、かつ、高価なテストハードウェア、または、長い測定時間を必要とするので、それを、ランタイム監視のための侵襲的で（invasive）、かつ、扱いにくい（intractable）アプローチにしている。加えて、測定結果は、温度シフトといった、環境変動に対して非常に敏感である可能性があり、これは、測定されたデバイス性能劣化のどの部分が、BTI/HCI(ストレスベースのエージング)のみに起因するかを判定することを困難にする。分解能が非常に小さいので、BTI/HCI効果を局所変動（local variation）および電源ノイズの効果から切り離すことは、より困難であり得る。加えて、従来のCMOS論理ゲートベースのリング発振器の実装においては、リング発振器回路に係る１つおきのステージの（in every other stage）PMOSデバイスのみが、所与の時間においてストレスを受けた状態にある。この点に関して、ストレスベースのエージングの影響を正確に測定することは困難であり得る。
【発明の概要】
【0004】
本明細書で開示される例示的な態様は、ストレスベースのエージング補償精度を高めるためのトランジスタエージング監視回路を含む。トランジスタにおけるストレスベースのエージングを検出し、かつ、ストレスベースのエージングを補償する関連する方法も、また、開示されている。ストレスベースのエージング監視回路は、監視対象回路におけるトランジスタと同様または類似のトランジスタをそれぞれが含む基準リング発振器回路およびストレス化リング発振器回路を含む、集積回路(IC)である。被監視トランジスタに印加されるストレスを近似するために、供給電圧がエージング監視回路に供給されている一方で、ストレス化リング発振器回路におけるトランジスタは、負のゲート－ソース電圧バイアスを受け取り、そして、供給電圧が被監視トランジスタに供給されるとき、供給電圧はエージング監視回路に供給される。基準リング発振器は、その中でトランジスタが比較のための制御グループであり、監視モードの最中を除いて、基準リング発振器を供給電圧から切り離すことによって、ストレスから保護されている。次いで、ストレス化リング発振器回路におけるトランジスタストレスベースのエージングを検出するために、基準リング発振器回路およびストレス化リング発振器回路のスイッチング周波数が比較される。ストレスベースのエージングは、基準リング発振器によって生成される第２発振器信号の周波数と比較して、ストレス化リング発振器によって生成される発振器信号の周波数の劣化によって示される。本明細書における例示的な態様において、基準リング発振器およびストレス化リング発振器は、ストレスベースのエージングによって引き起こされる性能劣化に対する感度を高めるために、ストレスベースのエージングの影響を増幅するように構成された、ストレス強化インバータ回路を含んでいる。感度の向上は、ストレスベースのエージングの影響を過剰補償することを低減または回避するように、性能劣化を補償するために使用される供給電圧調整の精度を増加させる(例えば、より高い分解能)。
【0005】
いくつかの例において、ストレス強化インバータ回路は、インバータ入力とインバータ内の第２P型電界効果トランジスタ(FET)(PFET)のゲートとの間に結合された、第１PFETを含み、ストレスベースのエージング効果の影響が増幅されたインバータ出力を生成する。いくつかの例において、供給電圧が、ストレス化リング発振器に供給されるとき、ストレス強化インバータ回路それぞれにおける第１PFETおよび第２PFETのうちの少なくとも１つは、負のゲート－ソース間電圧バイアスを受け取ることによってストレスがかかる。いくつかの例において、ストレス化リング発振器における全てのストレス強化インバータ回路内の第１PFETは、ストレス強化インバータが第１状態と第２状態との間で発振する際に、サイクルごとにストレス印加される。他の例において、ストレス化リング発振器における全てのストレス強化インバータ回路内の第２PFETは、非発振モードにおいてストレスがかかる。ストレスベースのエージング監視回路は、第１PFETおよび第２PFETのうちの１つにおけるストレスベースのエージングを確実にし、そして、第１PFETにおけるストレスベースのエージングの影響を第２PFETにおいて増幅して、検出感度を高める。高められた検出感度は、ストレスベースのエージングの検出の精度を向上させ、ストレスベースのエージングの性能劣化を補償するために、供給電圧に対してより正確に電圧ガードバンドを適用することが可能となる。ストレスベースのエージングの過補償を低減または回避することは、動的電力効率を改善する。
【0006】
本明細書において開示される例示的な態様において、トランジスタエージング監視回路が開示される。トランジスタエージング監視回路は、ストレス強化インバータ回路の第１シリーズに結合された第１複数のストレス強化インバータ回路を含む、ストレス化リング発振器回路を備える。第１複数のストレス強化インバータ回路それぞれは、バイアス信号に応答して、入力ノードを第１内部ノードに結合するように構成されている第１トランジスタと、第１内部ノードの電圧状態に応答して、供給電圧レールをインバータ出力に結合するように構成されている第２トランジスタと、第２内部ノードの電圧状態に応答して、グラウンド電圧レールをインバータ出力に結合するように構成されている第３トランジスタと、を備える。ここで、第１モードにおいて、ストレス強化インバータ回路の第１シリーズにおける第１複数のストレス強化インバータ回路のうちの１つは、第１周波数を含む第１発振器信号を生成するように構成されている。トランジスタエージング監視回路は、第２シリーズのストレス強化インバータ回路に結合された第２複数のストレス強化インバータ回路を含む、基準リング発振器回路を備え、第２複数のストレス強化インバータ回路のうちの１つは、第１モードにおいて、第２周波数を含む第２発振器信号を生成するように構成されている。トランジスタエージング効果監視回路は、また、第１周波数を第２周波数と比較して、第１周波数と第２周波数との間の差異に基づいて、監視対象回路におけるトランジスタのストレスベースのエージングの指標を生成するように構成されている、比較器回路を備える。
【0007】
別の例示的な態様において、集積回路のけるトランジスタのエージングを監視する方法が開示されている。本方法は、第１モードにおいて、第１シリーズに結合された第１複数のストレス強化インバータ回路を含むストレス化リング発振器回路において、第１周波数を含む第１発振器信号を生成するステップを含む。第１発振器信号を生成するステップは、さらに、第１複数のストレス強化インバータ回路それぞれにおいて、第１トランジスタによって、バイアス信号に応答して、入力ノードを第１内部ノードに結合すること、第２トランジスタによって、第１内部ノードの電圧状態に応答して、インバータ出力を供給電圧レールに結合すること、および、第３トランジスタによって、第２内部ノードの電圧状態に応答して、インバータ出力をグラウンド電圧レールに結合すること、を含む。ここで、第１モードにおいて、ストレス強化インバータ回路の第１シリーズにおける第１複数のストレス強化インバータ回路のうちの１つは、第１周波数を含む第１発振器信号を生成するように構成されている。本方法は、さらに、ストレス強化インバータ回路の第２シリーズにおいて結合された第２複数のストレス強化インバータ回路を含む基準リング発振器回路において、第２周波数を含む第２発振器信号を生成するステップ、比較器回路において、第１周波数を第２周波数と比較するステップ、および、第１周波数と第２周波数との間の差異に基づいて、ストレス化リング発振器内のストレス強化インバータ回路のストレスベースのエージングの指標を生成するステップ、を含む。
【0008】
別の例示的な態様においては、監視対象回路およびトランジスタエージング監視回路を含む集積回路が開示される。監視対象回路は、複数のN型FET(NFET)および複数のP型FET(PFET)を含んでいる。トランジスタエージング監視回路は、少なくとも１つのNFETおよび少なくとも１つのPFETを含む第１複数のストレス強化インバータ回路を含んでいる、ストレス化リング発振器回路を備え、第１複数のストレス強化インバータ回路は、ストレス強化インバータ回路の第１シリーズにおいて結合されている。第１複数のストレス強化インバータ回路それぞれは、バイアス信号に応答して、入力ノードを第１内部ノードに結合するように構成されている第１トランジスタ、第１内部ノードの電圧状態に応答して、供給電圧レールをインバータ出力に結合するように構成されたている第２トランジスタ、および、第２内部ノードの電圧状態に応答して、グラウンド電圧レールをインバータ出力に結合するように構成されている第３トランジスタを備えている。ここで、第１モードにおいて、ストレス強化インバータ回路の第１シリーズにおける第１複数のストレス強化インバータ回路のうちの１つは、第１周波数を含む第１発振器信号を生成するように構成されている。トランジスタエージング監視回路は、少なくとも１つのNFETおよび少なくとも１つのPFETを含む第２複数のストレス強化インバータ回路を含んでいる、基準リング発振器回路を備え、第２複数のストレス強化インバータ回路は、ストレス強化インバータ回路の第２シリーズにおいて結合され、第２複数のストレス強化インバータ回路のうちの１つは、第１モードにおいて、第２周波数を含む第２発振器信号を生成するように構成されている。トランジスタエージング監視回路は、また、第１周波数を第２周波数と比較して、第１周波数と第２周波数との間の差異に基づいて、監視対象回路内のトランジスタのストレスベースのエージングの指標を生成するように構成されている、比較器回路を備える。
【図面の簡単な説明】
【0009】
本明細書に組み込まれ、かつ、その一部を形成している添付の図面は、本開示のいくつかの態様を示しており、かつ、説明と一緒に、本開示の原理を説明するのに役立つ。
【図1】図1は、集積回路(IC)の例としてのプロセッサの概略図であり、ストレスベースのエージング効果に起因して検出された性能劣化について、トランジスタの補償を制御するために使用されるべきストレスベースのエージング効果を検出するように構成された、ストレスベースのエージング効果監視回路を含んでいる。
【図2A】図2Aは、例示的なストレスベースのエージング効果監視回路を示す概略図であり、例示的なストレス化リング発振器、例示的な基準リング発振器、例示的な周波数比較器（comparator）回路、および、ストレスベースのエージング効果を監視し、そして、ストレスベースのエージングに起因して検出された性能劣化についてトランジスタの補償を制御するための例示的な制御回路、を含んでいる。
【図2B】図2Bは、図2Aにおけるトランジスタエージング監視回路における基準リング発振器回路およびストレス化（stressed）リング発振器回路に使用される例示的なストレス強化インバータ回路の第１例である。
【図3A】図3Aは、図2Aにおける例示的なトランジスタエージング監視回路を使用して、ICにおけるストレスベースのエージングについて、より正確に検出し、かつ、補償する例示的なプロセスを示すフローチャートである。
【図3B】図3Bは、図2Aにおける例示的なトランジスタエージング監視回路を使用して、ICにおけるストレスベースのエージングについて、より正確に検出し、かつ、補償する例示的なプロセスを示すフローチャートである。
【図4】図4は、図2Aのトランジスタエージング効果監視回路のリング発振器回路における発振モードおよび非発振モードにおいてトランジスタにストレスをかけるように構成された例示的なストレス強化インバータ回路の第２例である。
【発明を実施するための形態】
【0010】
これから、図面を参照して、本開示のいくつかの例示的な態様が説明される。単語「例示的（“exemplary”）」は、本明細書において、「一つの例、インスタンス、または説明として役立つ」ことを意味するように使用されている。本明細書において「例示的（“exemplary”）」として説明される任意の態様は、他の態様よりも好ましいか、または、有利であるとして、必ずしも解釈されるべきではない。
【0011】
本明細書で開示される例示的な態様は、ストレスベースのエージング（stress-based aging）補償（stress-based aging）精度を高めるためのトランジスタエージング監視回路を含んでいる。トランジスタにおけるストレスベースのエージングを検出し、かつ、ストレスベースのエージングを補償する関連する方法も、また、開示される。ストレスベースのエージング監視回路は、監視（monitor）されるべき回路内のトランジスタと同様または類似のトランジスタを各々が含む、基準リング発振器回路およびストレス化リング発振器回路を含む集積回路(IC)である。被監視トランジスタに適用されるストレスを近似するために、供給電圧がエージング監視回路に提供されている間、ストレス化リング発振器回路内のトランジスタは、負のゲート－ソース（gate to source）電圧バイアスを受け取り、そして、供給電圧が被監視トランジスタに供給されるとき、その供給電圧はエージング監視回路に供給される。基準リング発振器は、その中でトランジスタは比較のための制御グループであり、監視モードの最中を除いて、基準リング発振器を供給電圧から切り離すこと（decoupling）によって、ストレスから保護されている。次いで、ストレス化リング発振器回路内のトランジスタのストレスベースのエージングを検出するために、基準リング発振器回路およびストレス化リング発振器回路のスイッチング周波数が比較される。ストレスベースのエージングは、基準リング発振器によって生成される第２発振器信号の周波数と比較して、ストレス化リング発振器によって生成される発振器信号の周波数の劣化によって示される。本明細書の例示的な態様において、基準リング発振器およびストレス化リング発振器は、ストレスベースのエージングによって引き起こされる性能劣化に対する感度を高めるために、ストレスベースのエージングの影響を増幅するように構成されている、ストレス強化（stress-enhanced）インバータ回路を含んでいる。向上した感度は、ストレスベースのエージングの影響について過剰補償することを低減または回避するように、性能劣化を補償するために使用される供給電圧調整の精度(例えば、より高い分解能)を向上させる。
【0012】
トランジスタのストレスベースのエージングは、電力が印加されるときはいつでも、IC上のトランジスタのいくつかにおいて発生し得る。ストレスベースのエージングの１つの影響は、トランジスタの閾値電圧の増加であり、これは、印加電圧の時間から、トランジスタ出力における対応する電圧の時間までの遅延(例えば、スイッチング遅延)を遅くする。閾値電圧の増加に起因する性能劣化(例えば、スイッチング遅延の増加)について回路を補償するための１つの方法は、閾値電圧の変化に対応する量だけ、供給電圧を増加させることである。性能劣化を克服するのに必要な量より多く供給電圧を増加させることは、ICにおいて電力を浪費し、それは、より多くの熱を生成し、そして、モバイルデバイスにおけるバッテリー寿命を低減する。従って、トランジスタの性能劣化の検出精度を向上させることによって、回路の消費電力を低減することができる。
【0013】
図1は、例示的なトランジスタエージング監視回路102が使用され得る、IC 100の説明図である。この例におけるIC 100は、実行コア104およびキャッシュメモリ106を含んでいる。実行コア104およびキャッシュメモリ106は、一緒に、トランジスタエージング監視回路102による監視対象回路（circuit to be monitored）110である。監視対象回路110は、少なくとも１つのN型電界効果トランジスタ(FET)(NFET)(図示なし)、および、少なくとも１つのP型FET(PFET)(図示なし)を含んでいる。トランジスタエージング監視回路102は、また、NFETおよびPFETを備える回路も含んでいる。従って、トランジスタエージング監視回路102は、以下のように、実行コア104およびキャッシュメモリ106におけるストレスベースのエージングを監視するために使用され得る。トランジスタエージング監視回路102の回路内のトランジスタが、ストレスベースのエージングに起因して、監視対象IC（IC to be monitored）100内のトランジスタとほぼ同じ速度で経時的に性能が劣化し、かつ、トランジスタエージング監視回路102内のトランジスタの性能劣化が正確に測定され得る場合には、IC 100の残りの部分におけるトランジスタの性能劣化は、高い精度で決定され得る。性能劣化の測定精度を高めることは、性能劣化について、より正確に補償することを可能にする。ストレスベースのエージングに起因する性能劣化に対する補償は、供給電圧における対応する増加によって提供することができ、本明細書ではガードバンド（guard band）と称される。供給電圧を増加させることは、動的な電力消費の増加を引き起こす。過度に大きなガードバンドを適用することなく、必要な程度に供給電圧を調整することは、過度の動的な電力消費を伴うことなく、性能劣化について補償することを可能にする。トランジスタエージング監視回路102の一つの例の詳細な説明図が図2Aにおいて提供されている。
【0014】
図2Aは、監視対象回路を伴うIC 202内のトランジスタエージング監視回路200(以降は、「AMC 200」)の説明図である。AMC 200は、基準リング発振器回路204、および、それぞれが、監視対象回路内のものと同一または類似のタイプのトランジスタ(図示なし)を含んでいる、ストレス化リング発振器回路206を含んでいる。被監視トランジスタ（monitored transistor）に印加されるストレスを近似するために、ストレス化リング発振器回路206内のトランジスタは、被監視トランジスタに対して供給電圧が提供されるときはいつでも、供給電圧を受け取る。加えて、供給電圧が、ストレス化リング発振器回路206に供給されるときはいつでも、負のゲート－ソース電圧バイアスが、ストレス化リング発振器回路206内のトランジスタに印加される。ストレスベースのエージング効果に起因する性能劣化の測定が実行されない限り、供給電圧VDDは、基準リング発振器回路204内のトランジスタには供給されず、そして、従って、ICの寿命にわたりストレスベースのエージング効果をほとんど又は全く受けない。この点に関して、基準リング発振器回路204のトランジスタは、ストレスベースのエージングから保護され、かつ、ストレス化リング発振器回路206との比較のために使用される、制御グループである。ストレス化リング発振器回路206および基準リング発振器回路204それぞれは、それらのそれぞれのスイッチング遅延に対応する周波数において発振器信号を生成する。AMC 200を使用して性能劣化を測定するために、基準リング発振器回路204によって生成された発振器信号の周波数、および、ストレス化リング発振器回路206によって生成された発振器信号の周波数が、比較器回路208によって相互に比較される。これらの周波数間の差が、性能劣化に起因して増加するにつれて、そうした劣化を補償するために供給電圧に適用されるガードバンドも、また、増加する。
【0015】
本明細書における例示的な態様において、基準リング発振器回路204およびストレス化リング発振器回路206は、ストレスベースのエージングによって引き起こされる性能劣化に対する感度を高めるために、ストレスベースのエージングの影響を増幅するように構成されたストレス強化インバータ回路210を含んでいる。向上した感度は、ストレスベースのエージングの影響について過剰補償することを低減または回避するように、性能劣化を補償するために使用される供給電圧調整の精度(例えば、分解能)を向上させる。加えて、ストレス強化インバータ回路210は、供給電圧VDDが提供されるときはいつでもストレス下にある少なくとも１つのトランジスタを含み、そして、供給電圧VDDが監視対象回路内のトランジスタに提供されるときはいつでも、供給電圧VDDが、ストレス化リング発振器回路206に提供される。従って、ストレス化リング発振器回路206内のトランジスタは、監視対象回路内のトランジスタと同じ時間量、または、それよりも長い時間についてストレスを受ける。このことは、性能劣化を補償するために供給電圧VDDに提供されるガードバンドが、監視されている回路の実際の性能劣化よりも遅れることがないことが保証する。一方で、供給電圧VDDは、性能劣化が測定されているときにのみ、基準リング発振器回路204に供給されるので、基準リング発振器回路204内のトランジスタは、経時的にエージングしない。
【0016】
供給電圧が提供される条件以外では、基準リング発振器回路204とストレス化リング発振器回路206との間の差は、それらのそれぞれの周波数の比較が、それらのそれぞれのストレスベースのエージングの差のみに起因するか、または、少なくとも主に起因するように回避される。従って、図2Aにおけるストレス化リング発振器回路206のコンポーネントおよび動作に係る以下の詳細な説明は、また、基準リング発振器回路204も説明している。
【0017】
ストレス化リング発振器206は、シリーズ212に結合された複数のストレス強化インバータ回路210を含んでおり、そこで、ストレス強化インバータ回路210それぞれの出力214は、次のストレス強化インバータ回路210の入力216に対してシリーズ212に結合されている。シリーズ212の最後のストレス強化インバータ回路214の出力218Lは、イネーブルゲート出力222を含むイネーブルゲート220にラップバック（wrap back）し、シリーズ212の第１ストレス強化インバータ回路226の入力224に結合されている。図2Aの例におけるイネーブルゲート220は、論理的Not-AND(NAND)ゲートであり、その結果、イネーブルゲート出力222の状態は、アクティブ化されているストレス化イネーブル信号228に応答して、シリーズ212の最後のストレス強化インバータ回路218の出力214Lの状態の論理補数（logical complement）である。他の実施形態において、イネーブルゲート220は、ANDゲートとして実装され得る。イネーブルゲート220のイネーブルゲート出力222が反転しているか否かは、シリーズ212のストレス強化インバータ回路210の数に依存し、シリーズ212の最後のストレス強化インバータ回路218の出力214Lを発振させ続けるために必要なバージョンである。ストレス化電源回路230は、第１電力状態において、ストレス化電力信号232に応答して、ストレス化リング発振器回路206を供給電圧VDDに結合するように構成されている。この例において、ストレス化電源回路230は、P型電界効果トランジスタ(FET)(PFET)によって実装されるが、別のタイプのスイッチング回路も、また、使用され得る。
【0018】
ストレス化イネーブル信号228およびストレス化電力信号232は、両方ともAMC 200の制御回路234によって生成される。以下で、さらに説明されるように、ストレス化リング発振器回路206の動作は、制御回路234によって制御されている。ストレス化イネーブル信号228およびストレス化電力信号232の両方がアクティブ化されていることに応答して、ストレス化リング発振器回路206は、第１周波数FSTRで発振する、ストレス化発振器信号236を生成する。第１動作モードにおいて、シリーズ212の第１複数のストレス強化インバータ回路210のうちの１つが、第１周波数を含むストレス化発振器信号236を生成する。基準リング発振器回路204は、第２シリーズ237の第２複数のストレス強化インバータ回路210を含んでいる。制御回路234は、第１モードにおいて、第２周波数FREFで発振する基準発振器信号242を生成するために、基準リング発振器回路204におけるストレス強化インバータ回路210の第２シリーズ237を制御するための基準イネーブル信号238および基準電力信号240を生成する。第１モードにおいて、ストレス化電力信号232は第１電力状態にあり、ストレス化イネーブル信号228は第１イネーブル状態にあり、基準電力信号240は第１電力状態にあり、そして、基準イネーブル信号238は第１イネーブル状態にある。
【0019】
比較器回路208は、供給電圧VDDが基準リング発振器回路204に供給されており、かつ、基準リング発振器回路204が性能劣化を測定する目的でイネーブルされているときに、第１周波数FSTRを第２周波数FREFに対して比較するために使用される。比較器回路208は、ストレス化発振器信号236が2つの状態(例えば、高電圧状態および低電圧状態)の間で発振する回数をカウントする、第１発振器カウンタ回路244を含んでいる。比較器回路208は、また、基準発振器信号242が2つの状態間で発振する回数をカウントする、第２発振器カウンタ回路246も含んでいる。比較器回路208は、さらに、算術回路248を含んでおり、そこでは、第１発振器カウンタ回路244からのカウントと、第２発振器カウンタ回路246からのカウントとの間の差が決定される。比較器回路208は、第１周波数FSTRと第２周波数FREFとの間の差異に基づいて、被監視回路（monitored circuit）(図示なし)におけるトランジスタのストレスベースのエージングの指標（indication）FDIFFを生成する。AMC 200を使用する性能劣化の測定は、以下のように実行される。
【0020】
制御回路234は、ストレス化電力信号232および基準電力信号240をアクティブ化して、それぞれに、ストレス化リング発振器回路206および基準リング発振器回路204に供給電圧VDDを供給する。第１発振器カウンタ回路244および第２発振器カウンタ回路246はリセットされ、そうして、それらは両方とも同じ値にある(例えば、0にリセットされる)。ストレス化イネーブル信号228および基準イネーブル信号238は、制御回路234によって同時に(例えば、一斉に)アクティブ化され、測定期間についてアクティブ状態に保持され、そして、次いで、同時に非アクティブ化される。その結果、ストレス化イネーブル信号228および基準イネーブル信号238それぞれがアクティブ化される全体時間は同じである。第１発振器カウンタ回路244および第２発振器カウンタ回路246は、それぞれに、ストレス化発振器信号236および基準発振器信号242における発振の数をカウントする。算術回路248は、それぞれの数の間の差異を決定する。測定期間にわたる数における差異を示す差分信号（difference signal）250は、第１周波数FSTRと第２周波数FREFとの間の周波数の差異を示している。差分信号250は、制御回路234に供給される。図2Aにおける制御回路234は、差分信号250によって示される周波数の差異に基づいて、供給電圧VDDに加えられるガードバンドを含む、補償された供給電圧VDD+GBを供給する、供給電圧制御回路(図示なし)に対する制御信号253を生成する。
【0021】
AMC 200の第２動作モードにおいては、性能劣化の測定が実行されていないとき、ストレス強化インバータ回路210は、監視対象回路とともにエージングを継続するように、供給電圧VDDに結合されたままである。この理由のため、ストレス化リング発振器回路206は、供給電圧VDDに結合されたままである。しかしながら、性能劣化が測定されていないので、基準リング発振器回路204をストレスベースのエージングから保護するために、基準リング発振器回路204は、供給電圧レールVPWRから分離されている。基準電源回路251は、第１電力状態において基準電力信号240に応答して、基準リング発振器回路204を供給電圧レールVPWRに結合するように構成されている。第２モードにおいては、基準リング発振器回路204を供給電圧レールVPWRから分離するために、基準電力信号240が第２電力状態において生成される。次いで、第２イネーブル状態において基準イネーブル信号238が生成される。しかしながら、基準リング発振器回路204が供給電圧VDDから分離されていることを考慮すると、基準リング発振器回路204をディセーブルするために基準イネーブル信号238を設定することも、また、不要であり得る。加えて、第２モードにおいて、ストレス化電力信号232は第１電力状態にあり、そして、ストレス化イネーブル信号228は第１イネーブル状態にある。
【0022】
図2Bは、AMC 200におけるストレスベースのエージング効果検出の精度を改善するように構成されている、ストレス強化インバータ回路210の説明図であり、性能劣化を補償するために、供給電圧に適用されている過剰なガードバンドを低減する。ストレス強化インバータ回路210の動作は、ストレス強化インバータ回路210が供給電圧レール(例えば、VPWR)に結合されるときに、各動作モードにおいて少なくとも１つのトランジスタ(例えば、P型トランジスタ)をストレス下に維持するために、ゲート－ソースバイアス電圧を提供することを含んでいる。このようにして、AMC 200のトランジスタは、監視対象トランジスタと同じ程度、または、よりも大きい程度まで、ストレス下でエージングされ、そして、従って、監視されているトランジスタのストレスベースの性能劣化が補償不足になることを許可しない。加えて、ストレス強化インバータ回路210は、AMC 200の感度を向上させるために、第２トランジスタ254を通じて第１トランジスタ252のストレスベースのエージングを増幅させる。ストレス強化インバータ回路210は、バイアス信号260に応答して、入力ノード256を第１内部ノード258に結合するように構成されている第１トランジスタ252を含む。ストレス強化インバータ回路210は、第１内部ノード258の電圧状態に応答して、インバータ出力262を供給電圧レールVPWRに結合するように構成されている第２トランジスタ254を含む。ストレス強化インバータ回路210は、また、第２内部ノード266の電圧状態に応答して、インバータ出力262をグラウンド電圧レールVGNDに結合するように構成されている第３トランジスタ264を含む。第１モードでの動作において、入力ノード256上の電圧状態は、インバータ出力262上で相補的（complementary）な電圧状態を生成する。
【0023】
第１トランジスタ252は、バイアス電圧260を受け取るゲート268を含んでいる。図2Bの例におけるバイアス電圧260は、グラウンド電圧レールVGNDによって提供されるグラウンド電圧VSS(例えば、0ボルト)である。この例における第１トランジスタ252は、PFETであり、それは、グラウンド電圧VSSによって「オン（“turned on”）」にされ、そして、強い、高電圧(例えば、ロジック1)を、第１ソース／ドレイン270から第２ソース／ドレイン272に渡す。第１トランジスタ252は、入力ノード256からの高電圧VDDを、第１内部ノード258上の高電圧VDDに渡す。しかしながら、PFETは、低電圧(例えば、ロジック0)を不完全（poorly）に通過させる。第１トランジスタ252は、第１トランジスタ252の閾値電圧VTHに基づいて、わずかに高い電圧(例えば、VGND+VTH)として、低電圧VSSを第１内部ノード258に渡す。従って、第１動作モードの最中、そこでは、ストレス化リング発振器回路206が、発振し、かつ、ストレス化発振器信号236を生成して、第２ソース／ドレイン272は、ストレス強化インバータ回路210が、入力ノード256上で、高電圧VDDを受け取るか、または、低電圧VSSを受け取るかにかかわらず、グラウンド電圧VSSを上回る電圧のままである。従って、(グラウンド電圧レールVGNDに結合された)第１トランジスタ252のゲート268は、第２ソース／ドレイン272よりも低い電圧のままである。その結果として、入力ノード258の状態(例えば、電圧)とは無関係に、ゲート268は、第２ソース／ドレイン272に対して、負にバイアス（negatively biased）される。このことは、第１トランジスタ252をストレス化状態に保ち、第１トランジスタ252が、AMC 200によって監視対象回路内のトランジスタと同じか、または、よりも高いレートで、ストレスベースのエージングを受けることを生じさせている。
【0024】
ストレス化リング発振器回路206の第１動作モードにおいて、第１内部ノード258上の電圧は、入力ノード256上の電圧に対応している、高電圧(例えば、VDD)と低電圧(VSS)との間で発振する。第１内部ノード258は、第２トランジスタ254のゲート274に結合されており、そして、ゲート274において発振している電圧は、第２トランジスタ254を「オン」状態と「オフ」状態との間で行ったり来たり（back and forth）切り替える。低電圧状態における第１内部ノード258は、低電圧状態におけるグラウンド電圧VSSよりも高い電圧(すなわち、VSS+VTH)に留まり、かつ、図2Bの第２トランジスタ254はPFETである(すなわち、低電圧VSSによって完全にオンにされる)ので、第２トランジスタ254は、「オン」状態において、完全にはオンにされない。第２トランジスタ254を完全にはオンにしないことによって、第２トランジスタ254が、インバータ出力262上で、１つの電圧状態から別の状態(例えば、VSSからVDD)に切り替わるための時間は、第２トランジスタ254が完全にオンにされた場合よりも長い。従って、第１トランジスタ252の遅延は、第２トランジスタ254によって増幅され、それぞれの遅延を、より大きな全体（total）遅延に合成している。ストレス強化インバータ回路210の全体スイッチング遅延を増加させることは、ストレス化発振器信号236の第１周波数を低減する。このようにして、第１トランジスタ252および第２トランジスタ254のわずかな性能劣化が、ストレス化発振器信号236の第１周波数における著しい増加を引き起こし、AMC 200が、供給電圧におけるガードバンドの形態で、より細かい補償の分解能を用いて、より小さい量の性能劣化に応答することを可能にしている。
【0025】
図3Aおよび図3Bは、第１モードにおける図2Aおよび図2BのAMC 200の動作に係る例示的なプロセス300のフローチャートである。方法300は、第１シリーズ212に結合された第１複数のストレス強化インバータ回路210を含むストレス化リング発振器回路206において、第１周波数を含む第１発振器信号を生成するステップを含む。第１発振器信号を生成するステップは、さらに、第１複数のストレス強化インバータ回路210それぞれにおいて(ブロック302)、第１トランジスタ252によって、バイアス信号260に応答して、入力ノード256を第１内部ノード258に結合するステップ(ブロック304)、第２トランジスタ254によって、第１内部ノード258の電圧状態に応答して、インバータ出力262を供給電圧レールVPWRに結合するステップ(ブロック306)、および、第３トランジスタ264によって、第２内部ノード266の電圧状態に応答して、インバータ出力262をグラウンド電圧レールVGNDに結合するステップ(ブロック308)を含み、ここで、第１モードにおいて、ストレス強化インバータ回路210の第１シリーズ212における第１複数のストレス強化インバータ回路210のうちの１つは、第１周波数を含む第１発振器信号236を生成するように構成されている。本方法は、さらに、第２シリーズ237のストレス強化インバータ回路210に結合された第２複数のストレス強化インバータ回路210を含む基準リング発振器回路204において、第２周波数を含む基準発振器信号242を生成するステップ(ブロック310)、比較器回路208において、第１周波数を第２周波数と比較するステップ(ブロック312)、および、第１周波数と第２周波数との間の差異に基づいて、ストレス化リング発振器回路206におけるストレス強化インバータ回路210のストレスベースのエージングの指標FDIFFを生成するステップ(ブロック314)を含む。
【0026】
図4は、トランジスタエージング監視回路において使用され得るストレス強化インバータ回路400の説明図であり、それは、図2Aにおけるストレス化リング発振器回路206および基準リング発振器回路204といった、リング発振器回路において使用され得る。ストレス強化インバータ回路400の動作は、図4および図2Aを参照して、本明細書において説明されている。ストレス強化インバータ回路400は、図2Bのストレス強化インバータ回路206と同様であり、図2Bにおける第１トランジスタ252、第２トランジスタ254、および第３トランジスタ264にそれぞれ対応している、第１トランジスタ402、第２トランジスタ404、および第３トランジスタ406を含んでいる。ストレス強化インバータ回路400はまた、パスゲート回路408およびプルダウン回路410を含み、これらは、第２動作モードにおいて一緒に使用される。図4に示されるパスゲート回路408は、インバータ入力414と入力ノード416との間に並列に結合されたPFET 412PおよびNFET 412Nを含んでいる、CMOSパスゲート回路である。パスゲート回路408は、制御回路(図示なし)で生成される、イネーブル信号418によって制御される。インバータ420は、イネーブル信号418の真（true）のバージョンおよび相補的なバージョンを提供する必要性を回避するために、パスゲート回路408に含まれている。パスゲート回路408は、イネーブル信号418が第１イネーブル状態にあることに応答して、インバータ入力414を入力ノード416に結合し、そして、イネーブル信号418が第２イネーブル状態にあることに応答して、インバータ入力414を入力ノード416から分離する。図2Aに戻って参照すると、イネーブルゲート220は、リング発振器回路206におけるストレス強化インバータ回路210のリングの中へ挿入され、ストレス強化インバータ回路210が高電圧と低電圧との間で発振する、第１動作モードをイネーブルまたはディセーブルする。ここで、パスゲート回路408は、リング発振器におけるストレス強化インバータ回路400それぞれをイネーブルまたはディセーブルすることができる。従って、トランジスタエージング監視回路(図示なし)は、ストレス強化インバータ回路400の第１動作モードをイネーブルまたはディセーブルするために、イネーブルゲート220に加えて、または、その代替として、パスゲート回路408を使用し得る。
【0027】
パスゲート回路408は、ストレス強化インバータ回路400の動作モード、および、従って、AMC 200の動作モードを制御するために提供されている。第３モードにおいて、図2Aにおけるストレス化リング発振器回路206の発振は、ストレス強化インバータ回路400それぞれにおける第２トランジスタ404にストレスをかけ続けながら、動的電力消費を低減するために休止される。基準リング発振器回路204は、供給電圧レールVPWRから切り離される。従って、第３モードにおいて、基準電力信号240は第２電力状態(すなわち、シャットオフ)にあり、基準イネーブル信号238は第２イネーブル状態にあり、ストレス化電力信号232は第１電力状態にあり、そして、ストレス化イネーブル信号228は第２イネーブル状態にあり、ストレス化リング発振器回路206の発振をディセーブルする。
【0028】
プルダウン回路410は、第３モードにおいて、第２トランジスタ404に負のゲート－ソースバイアス電圧を供給するために使用されている。プルダウン回路410は、第１プルダウン信号422によって制御されており、それは、第１プルダウン状態において、グラウンド電圧レールVGNDから分離された第１内部ノード424を保持する。第２プルダウン状態における第１プルダウン信号422は、第１内部ノード424をグラウンド電圧レールVGNDに結合する。従って、第３動作モードにおいて、第１プルダウン信号422は第２プルダウン状態にあり、監視対象回路が供給電圧レールVPWRに結合されている間に、ストレス強化インバータ回路400における少なくとも１つのトランジスタにストレスをかけ続けるために、供給電圧レールVPWRに結合されたソース／ドレイン端子428に対して、第２トランジスタ404のゲート426を負バイアスに保持している。
【0029】
図5は、別の例におけるストレス強化インバータ回路500の説明図である。ストレス強化インバータ回路500は、第１トランジスタ502、第２トランジスタ504、および第３トランジスタ506を含み、これらは、それぞれに、図4のストレス強化インバータ回路400における第１トランジスタ402、第２トランジスタ404、および第３トランジスタ406に対応している。ストレス強化インバータ回路500は、パスゲート回路508およびプルダウン回路510を含み、これらは、それぞれに、図4のパスゲート回路408およびプルダウン回路410に対応している。加えて、ストレス強化インバータ回路500は、入力ノード514を第２内部ノード516に結合する、第４トランジスタ512を含んでいる。第４トランジスタ512は、この例において、NFETトランジスタであり、そして、供給電圧レールVPWRに結合されたゲート518を含み、それは、第４トランジスタをオンに保持する。第４トランジスタは、低電圧を良好に通過させるが、高電圧を弱く通過させ、これは、例えば、入力ノード514において供給される供給電圧VDDが第４トランジスタ512の閾値電圧VTHだけ低減されることを意味している。ストレス強化インバータ回路500は、また、プルアップ信号522が第１プルアップ状態にあることに応答して、第２内部ノード516を供給電圧レールVPWRから分離し、かつ、プルアップ信号522が第２プルアップ状態にあることに応答して、第２内部ノード516を供給電圧レールVPWRに結合するように構成された、プルアップ回路520も含んでいる。プルアップ回路520の目的は、第４動作モードにおいて、動的電力消費を低減するためにストレス化リング発振器回路206がディセーブルされている間に、第３トランジスタ506にストレスをかけることである。この点に関して、第３モードにおける第２トランジスタ504に対するプルダウン回路510の使用と同様な方法で、プルアップ回路520が、第４モードにおいて、第３トランジスタ506に対して使用される。第４モードにおいては、第２内部ノード516を供給電圧レールVPWRに結合するためにプルアップ回路520をオンにすることによって、第３トランジスタ506のゲート524は、グラウンド電圧レールVGNDに結合されたソース／ドレイン端子526に対して高電圧に保持され、第３トランジスタ506(NFET)をストレス化状態に保持さている。ストレス強化インバータ回路500を含むトランジスタエージング監視回路は、第１、第２、第３、および第４モードのいずれかで動作することができる。
【0030】
図6は、命令処理回路604を含むプロセッサ602(例えば、マイクロプロセッサ)を含む、例示的なプロセッサベースのシステム600に係るブロック図である。プロセッサベースのシステム600は、プリント回路基板(PCB)、サーバ、パーソナルコンピュータ、デスクトップコンピュータ、ラップトップコンピュータ、携帯情報端末(PDA)、コンピューティングパッド、モバイルデバイス、または、任意の他のデバイスといった、電子基板カードに含まれる１つ以上の回路であってよく、そして、例えば、サーバまたはユーザのコンピュータを表し得る。この例において、プロセッサベースのシステム600は、プロセッサ602を含んでいる。プロセッサ602は、マイクロプロセッサ、中央処理装置、等といった、１つ以上の汎用処理回路を表している。より具体的に、プロセッサ602は、EDGE命令セットマイクロプロセッサ、または、プロデューサ命令の実行から生じる生成値を通信するための明示的なコンシューマネーミングをサポートする、命令セットを実装している他のプロセッサであり得る。プロセッサ602は、本明細書において説明される動作およびステップを実行するための命令において、処理ロジックを実行するように構成されている。この例において、プロセッサ602は、命令処理回路604によってアクセス可能な命令の一時的な、高速アクセスメモリストレージのための命令キャッシュ606を含んでいる。システムバス610を介して、メインメモリ608といった、メモリからフェッチまたはプリフェッチされた命令は、命令キャッシュ606に保管されている。データは、プロセッサ602による低レイテンシアクセス（low-latency access）のために、システムバス610に結合されたキャッシュメモリ612において保管され得る。命令処理回路604は、命令キャッシュ606の中にフェッチされた命令を処理し、そして、実行のために命令を処理するように構成されている。
【0031】
プロセッサ602およびメインメモリ608は、システムバス610に結合されており、そして、プロセッサベースのシステム600に含まれる周辺デバイスを相互結合することができる。よく知られているように、プロセッサ602は、システムバス610を介して、アドレス、制御、およびデータ情報を交換することによって、これらの他のデバイスと通信する。例えば、プロセッサ602は、スレーブデバイスの一つの例として、メインメモリ608におけるメモリコントローラ614にバストランザクション要求を通信することができる。図6に示されてはいないが、複数のシステムバス610を備えることができ、ここで、各システムバス610は、異なるファブリックを構成する。この例において、メモリコントローラ614は、メインメモリ608におけるメモリアレイ616にメモリアクセス要求を提供するように構成されている。メモリアレイ616は、データを保管するためのストレージビットセルのアレイからなる。メインメモリ608は、非限定的な例として、リードオンリメモリ(ROM)、フラッシュメモリ、同期DRAM(SDRAM)といったダイナミックランダムアクセスメモリ(DRAM)、等、及び／又は、スタティックメモリ(例えば、フラッシュメモリ、SRAM、等)であり得る。
【0032】
他のデバイスが、システムバス610に接続され得る。図6に示されるように、これらのデバイスは、例として、メインメモリ608、１つ以上の入力デバイス618、１つ以上の出力デバイス620、モデム622、および、１つ以上のディスプレイコントローラ624を含むことができる入力デバイス618は、これらに限定されるわけではないが、入力キー、スイッチ、音声プロセッサ、等を含むことができる。出力デバイス620は、これらに限定されるわけではないが、オーディオ、ビデオ、他の視覚的インジケータ、等を含む、任意のタイプの出力デバイスであり得る。モデム622は、ネットワーク626との間でデータの交換を可能にするように構成された任意のデバイスであり得る。ネットワーク626は、これらに限定されるわけではないが、有線または無線ネットワーク、私設または公衆ネットワーク、ローカルエリアネットワーク(LAN)、無線ローカルエリアネットワーク(WLAN)、ワイドエリアネットワーク(WAN)、BLUETOOTH(登録商標)ネットワーク、および、インターネット、等を含む任意のタイプのネットワークであり得る。モデム622は、所望の任意のタイプの通信プロトコルをサポートするように構成され得る。プロセッサ602は、また、１つ以上のディスプレイ628に送信される情報を制御するために、システムバス610を介してディスプレイコントローラ624にアクセスするようにも構成され得る。ディスプレイ628は、これらに限定されるわけではないが、ブラウン管(CRT)、液晶ディスプレイ(LCD)、プラズマディスプレイ、等を含む、任意のタイプのディスプレイを含み得る。
【0033】
図6のプロセッサベースのシステム600は、命令に従って、所望される任意のアプリケーションのためにプロセッサ602によって実行されるべき命令のセット630を含み得る。命令630は、非一時的コンピュータ可読媒体632の例として、メインメモリ608、プロセッサ602、及び／又は、命令キャッシュ606に保管され得る。命令630は、また、その実行中に、メインメモリ608内、及び／又は、プロセッサ602内に、完全に又は少なくとも部分的に存在することもできる。命令630は、さらに、ネットワーク626がコンピュータ可読媒体632を含むように、モデム622を介してネットワーク626を介して送信または受信され得る。
【0034】
コンピュータ可読媒体632は、例示的な実施形態において単一の媒体であるとして示されているが、「コンピュータ可読媒体（“computer-readable medium”）」という用語は、１つ以上の命令セットを保管する単一の媒体または複数の媒体(例えば、集中型または分散型データベース、及び/又は、関連するキャッシュおよびサーバ)を含むものと解釈されるべきである。「コンピュータ可読媒体」という用語は、処理デバイスによる実行のための命令のセットを、保管し、エンコーダし、または、搬送することが可能であり、そして、処理デバイスに本明細書で開示する実施形態の方法のうちのいずれか１つ以上を実行させる、任意の媒体を含むとも解釈されるべきである。従って、「コンピュータ可読媒体」という用語は、これらに限定されるわけではないが、ソリッドステートメモリ、光媒体、および磁気媒体を含むものと解釈されるべきである。
【0035】
プロセッサベースのシステム600におけるプロセッサ602は、図2Aおよび図2Bに示されるように、その中のデバイスのいずれかにおいて、過度の動的電力消費を回避するために、ストレスベースの性能劣化に対する感度を高めるため、および、供給電圧に適用されるより高い分解能のガードバンド補償のための例示的なトランジスタエージング効果監視回路を含み得る。
【0036】
本明細書で開示される実施形態は、様々なステップを含んでいる。本明細書で開示される実施形態のステップは、ハードウェアコンポーネントによって形成されてよく、または、命令用いてプログラムされた汎用または専用プロセッサにステップを実行させるために使用され得る、機械実行可能命令で具現化されてよい。代替的に、ステップは、ハードウェアおよびソフトウェアの組み合わせによって実行されてよい。
【0037】
本明細書で開示される実施形態は、命令を保管している機械可読媒体(または、コンピュータ可読媒体)を含み得る、コンピュータプログラム製品またはソフトウェアとして提供されてよく、それは、本明細書で開示される実施形態に従ってプロセスを実行するように、コンピュータシステム(または他の電子デバイス)をプログラムするために使用され得る。機械可読媒体は、機械(例えば、コンピュータ)によって読み取り可能な形態で情報を保管または送信するための任意のメカニズムを含む。例えば、機械可読媒体は、機械可読ストレージ媒体(例えば、ROM、ランダムアクセスメモリ(「RAM」)、磁気ディスクストレージ媒体、光ストレージ媒体、フラッシュメモリデバイス、等)などを含んでいる。
【0038】
特に明記しない限り、また、先の説明から明らかなように、説明全体を通して、「処理（“processing”）」、「計算（“computing”）」、「決定（“determining”）」、「表示（“displaying”）」といった用語を利用する説明は、コンピュータシステムのレジスタ内の物理(電子)量として表されるデータおよびメモリを、コンピュータシステムメモリ、またはレジスタ、もしくは、他のそうした情報ストレージ、送信、または表示デバイス内の物理量として同様に表される他のデータへと、操作し、かつ、変換する、コンピュータシステム、または、同様の電子コンピューティングデバイスのアクションおよびプロセスを指すことが理解される。
【0039】
本明細書で示されるアルゴリズムおよび表示は、本質的に、任意の特定のコンピュータまたは他の装置に関連しない。本明細書の教示に従って、プログラムと共に様々なシステムを使用することができ、または、必要とされる方法ステップを実行するために、より特化した装置を構築するために便利であることが分かる。これらの様々なシステムのために必要とされる構造は、上記の説明から明らかになるだろう。加えて、本明細書で記載される実施形態は、任意の特定のプログラミング言語を参照して説明されていない。本明細書で記載された実施形態の教示を実施するために、様々なプログラミング言語が使用され得ることが理解されるだろう。
【0040】
当業者であれば、さらに、本明細書で開示された実施形態に関連して説明された様々な例示的な論理ブロック、モジュール、回路、およびアルゴリズムが、電子的なハードウェア、メモリまたは別のコンピュータ可読媒体に保管され、かつ、プロセッサまたは他の処理デバイスによって実行される命令、あるいは、両方の組合せとして実装され得ることを理解するだろう。本明細書で説明された分散アンテナシステムのコンポーネントは、例として、任意の回路、ハードウェアコンポーネント、集積回路(IC)、または、ICチップにおいて使用され得る。本明細書で開示されたメモリは、任意のタイプおよびサイズのメモリであってよく、そして、所望の任意のタイプの情報を保管するように構成され得る。この互換性を明確に説明するために、様々な例示的なコンポーネント、ブロック、モジュール、回路、および、ステップが、それらの機能に関して、上記で一般的に説明されてきた。そうした機能がどのように実装されるかは、特定のアプリケーション、設計選択、及び／又は、システム全体に課される設計制約に依存する。当業者であれば、説明された機能を特定のアプリケーションごとに様々な方法で実装し得るが、そうした実装の決定は、本実施形態の範囲からの逸脱を引き起こすものとして解釈されるべきではない。
【0041】
本明細書で開示された実施形態に関連して説明された様々な例示的な論理ブロック、モジュール、および回路は、プロセッサ、デジタル信号プロセッサ(DSP)、特定用途向け集積回路(ASIC)、フィールドプログラマブルゲートアレイ(FPGA)、もしくは、他のプログラマブル論理デバイス、個別ゲートまたはトランジスタ論理、個別ハードウェアコンポーネント、あるいは、本明細書で説明された機能を実行するように設計されたそれらの任意の組合せを用いて、実装または実行され得る。さらに、コントローラは、プロセッサであってよい。プロセッサは、マイクロプロセッサであってもよいが、代替として、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、またはステートマシンであってよい。プロセッサは、また、コンピューティングデバイスの組合せ(例えば、DSPとマイクロプロセッサとの組合せ、複数のマイクロプロセッサ、DSPコアと連携する１つ以上のマイクロプロセッサ、または、任意の他のそうした構成)として実装され得る。
【0042】
本明細書で開示された実施形態は、ハードウェアにおいて、および、ハードウェアに保管された命令において具現化されてよく、そして、例えば、RAM、フラッシュメモリ、ROM、電気的プログラマブルROM(EPROM)、電気的消去可能プログラマブルROM(EEPROM)、レジスタ、ハードディスク、リムーバブルディスク、CD-ROM、または、当技術分野で知られている任意の他の形態のコンピュータ可読媒体において、存在してよい。例示的なストレージ媒体は、プロセッサが、ストレージ媒体から情報を読み取り、かつ、ストレージ媒体に情報を書き込むことができるように、プロセッサに結合されている。代替として、ストレージ媒体は、プロセッサに一体化され得る。プロセッサおよびストレージ媒体は、ASIC内に存在し得る。ASICは、リモート局に存在してよい。代替として、プロセッサおよびストレージ媒体は、リモート局、基地局、またはサーバ内に個別コンポーネントとして存在し得る。
【0043】
本明細書の例示的な実施形態のいずれかにおいて説明された動作ステップは、また、実施例および説明を提供するために記載されていることにも留意されたい。説明される動作は、図示されたシーケンス以外の多数の異なるシーケンスで実行され得る。さらに、単一の動作ステップで説明された動作は、実際には、いくつかの異なるステップで実行され得る。追加的に、例示的な実施形態で説明された１つ以上の動作ステップは、組み合わされてよい。当業者であれば、また、情報および信号が、様々な技術および技法のいずれかを使用して表され得ることも理解するだろう。例えば、上記の説明全体を通して参照され得る、データ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁場、もしくは粒子、光場または粒子、あるいは、それらの任意の組合せによって表され得る。
【0044】
特に明記しない限り、本明細書で説明された任意の方法は、そのステップが特定の順序で実施されることを必要としていると解釈されることを決して意図していない。従って、方法の請求項が、そのステップが従うべき順序を実際に列挙していない場合、または、ステップが特定の順序に限定されるべきであることが請求項または説明において別段具体的に述べられていなければ、いかなる特定の順序も推測されることは決して意図されていない。
【0045】
本発明の精神または範囲から逸脱することなく、様々な修正および変形を行うことができることが、当業者にとっては明らかだろう。本発明の精神および本質を組み込んだ開示された実施形態の修正、組み合わせ、部分的組み合わせ、および変形が、当業者には思い浮かび得るので、本発明は、添付の請求項、および、それらの均等物の範囲内の全てを含むものと解釈されるべきである。
【図1】
【図2A】
【図2B】
【図3A】
【図3B】
【図4】
【図5】
【図6】
【国際調査報告】