特表 2024-533820 アナログデジタル変換方法、アナログデジタル変換器、基地局

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-09-12

(54)【発明の名称】アナログデジタル変換方法、アナログデジタル変換器、基地局

(51)【国際特許分類】

   H03M 1/14 20060101AFI20240905BHJP

【ＦＩ】

H03M1/14 A

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2024519776

(86)(22)【出願日】2022-03-28

(85)【翻訳文提出日】2024-03-29

(86)【国際出願番号】 CN2022083291

(87)【国際公開番号】W WO2023065599

(87)【国際公開日】2023-04-27

(31)【優先権主張番号】202111233825.4

(32)【優先日】2021-10-22

(33)【優先権主張国・地域又は機関】CN

(81)【指定国・地域】

(71)【出願人】

【識別番号】516010548

【氏名又は名称】セインチップス テクノロジー カンパニーリミテッド

(74)【代理人】

【識別番号】100112656

【弁理士】

【氏名又は名称】宮田 英毅

(74)【代理人】

【識別番号】100089118

【弁理士】

【氏名又は名称】酒井 宏明

(72)【発明者】

【氏名】郭安強

(72)【発明者】

【氏名】楊尚争

【テーマコード（参考）】

5J022

【Ｆターム（参考）】

5J022AA15

5J022BA05

5J022CD03

5J022CF01

5J022CF02

5J022CF08

(57)【要約】

本開示は、アナログデジタル変換器に適用されるアナログデジタル変換方法を提供する。当該アナログデジタル変換方法は、任意の1つのクロック周期に対して、段間利得増幅器により、第1のアナログデジタル変換チャネルに対応するサンプリング容量に記憶された第1の残差を増幅し、第1のアナログデジタル変換チャネルに対応する2段目サブアナログデジタル変換器により、増幅された第1の残差をサンプリングするステップと、1段目サブアナログデジタル変換器によりアナログ信号をサンプリングして量子化し、得られた第2の残差を第2のアナログデジタル変換チャネルに対応するサンプリング容量に記憶するステップと、1段目サブアナログデジタル変換器の出力信号及び複数の2段目サブアナログデジタル変換器の出力信号に基づいてデジタル信号を生成するステップと、を含み、任意の2つの隣接するクロック周期に対して、現在のクロック周期において第2のアナログデジタル変換チャネルとしてのアナログデジタル変換チャネルは、次のクロック周期において第1のアナログデジタル変換チャネルとされる。本開示はアナログデジタル変換器と基地局をさらに提供する。

【特許請求の範囲】

【請求項1】

アナログデジタル変換器に適用されるアナログデジタル変換方法であって、前記アナログデジタル変換器は、１段目サブアナログデジタル変換器と、複数のサンプリング容量と、段間利得増幅器と、複数の２段目サブアナログデジタル変換器とを備え、前記アナログデジタル変換器は、複数のアナログデジタル変換チャネルを含み、各アナログデジタル変換チャネルは、前記サンプリング容量の１つと、前記２段目サブアナログデジタル変換器の１つに対応し、前記アナログデジタル変換方法は、複数のクロック周期を含み、任意の１つのクロック周期に対して、複数の前記アナログデジタル変換チャネルの中には、第１のアナログデジタル変換チャネルとしてのアナログデジタル変換チャネルと、第２のアナログデジタル変換チャネルとしてのアナログデジタル変換チャネルとが含まれ、前記アナログデジタル変換方法は、
前記段間利得増幅器により、第１のアナログデジタル変換チャネルに対応するサンプリング容量に記憶された第１の残差を増幅し、前記第１のアナログデジタル変換チャネルに対応する前記２段目サブアナログデジタル変換器により、増幅された第１の残差をサンプリングするステップと、
前記１段目サブアナログデジタル変換器によりアナログ信号をサンプリングして量子化し、得られた第２の残差を第２のアナログデジタル変換チャネルに対応するサンプリング容量に記憶するステップと、
前記１段目サブアナログデジタル変換器の出力信号及び複数の前記２段目サブアナログデジタル変換器の出力信号に基づいてデジタル信号を生成するステップと、を含み、
任意の２つの隣接するクロック周期に対して、現在のクロック周期において第２のアナログデジタル変換チャネルとしてのアナログデジタル変換チャネルは、次のクロック周期において第１のアナログデジタル変換チャネルとされる
アナログデジタル変換方法。

【請求項2】

前記アナログデジタル変換器は、コンパレータをさらに備え、任意の１つのクロック周期に対して、複数の前記アナログデジタル変換チャネルの中には、第３のアナログデジタル変換チャネルとしてのアナログデジタル変換チャネルがさらに含まれ、前記アナログデジタル変換方法は、
第３のアナログデジタル変換チャネルに対応する前記２段目サブアナログデジタル変換器により量子化を行い、量子化信号を取得するステップと、
前記コンパレータにより、前記量子化信号に基づいて、第３のアナログデジタル変換チャネルに対応する前記２段目サブアナログデジタル変換器の出力信号を生成するステップと、をさらに含み、
第３のアナログデジタル変換チャネルとしてのアナログデジタル変換チャネルは、現在のクロック周期の前の１番目のクロック周期において第１のアナログデジタル変換チャネルとされる
請求項１に記載のアナログデジタル変換方法。

【請求項3】

前記アナログデジタル変換器は、セレクタをさらに備え、任意の１つのクロック周期に対して、複数の前記アナログデジタル変換チャネルの中には、第４のアナログデジタル変換チャネルとしてのアナログデジタル変換チャネルがさらに含まれ、前記アナログデジタル変換方法は、
前記セレクタにより、第４のアナログデジタル変換チャネルに対応する２段目サブアナログデジタル変換器の出力信号をエンコーダに出力するステップをさらに含み、
第４のアナログデジタル変換チャネルとしてのアナログデジタル変換チャネルは、現在のクロック周期の前の２番目のクロック周期において第１のアナログデジタル変換チャネルとされる
請求項１又は２に記載のアナログデジタル変換方法。

【請求項4】

前記１段目サブアナログデジタル変換器の出力信号及び複数の前記２段目サブアナログデジタル変換器の出力信号に基づいてデジタル信号を生成するステップは、
前記エンコーダにより、前記１段目サブアナログデジタル変換器の出力信号と、第４のアナログデジタル変換チャネルに対応する２段目サブアナログデジタル変換器の出力信号とに基づいて、前記デジタル信号を生成するステップを含む
請求項３に記載のアナログデジタル変換方法。

【請求項5】

複数の前記アナログデジタル変換チャネルの数はＮであり、任意の１つのクロック周期に対して、ｎ番目のアナログデジタル変換チャネルは第１のアナログデジタル変換チャネルとされ、ｍ番目のアナログデジタル変換チャネルは第２のアナログデジタル変換チャネルとされ、

【数1】

請求項１又は２に記載のアナログデジタル変換方法。

【請求項6】

１段目サブアナログデジタル変換器と、複数のサンプリング容量と、段間利得増幅器と、複数の２段目サブアナログデジタル変換器とを備えるアナログデジタル変換器であって、前記アナログデジタル変換器は、複数のアナログデジタル変換チャネルを含み、各アナログデジタル変換チャネルは、前記サンプリング容量の１つと、前記２段目サブアナログデジタル変換器の１つに対応し、前記アナログデジタル変換器は、複数のクロック周期を含み、任意の１つのクロック周期に対して、複数の前記アナログデジタル変換チャネルの中には、第１のアナログデジタル変換チャネルとしてのアナログデジタル変換チャネルと、第２のアナログデジタル変換チャネルとしてのアナログデジタル変換チャネルとが含まれ、
前記段間利得増幅器は、第１のアナログデジタル変換チャネルに対応するサンプリング容量に記憶された第１の残差を増幅するように構成され、前記第１のアナログデジタル変換チャネルに対応する前記２段目サブアナログデジタル変換器は、増幅された第１の残差をサンプリングするように構成され、
前記１段目サブアナログデジタル変換器は、アナログ信号をサンプリングして量子化し、得られた第２の残差を第２のアナログデジタル変換チャネルに対応するサンプリング容量に記憶するように構成され、
前記アナログデジタル変換器は、前記１段目サブアナログデジタル変換器の出力信号及び複数の前記２段目サブアナログデジタル変換器の出力信号に基づいてデジタル信号を生成するように構成されたエンコーダをさらに備え、
任意の２つの隣接するクロック周期に対して、現在のクロック周期において第２のアナログデジタル変換チャネルとしてのアナログデジタル変換チャネルは、次のクロック周期において第１のアナログデジタル変換チャネルとされる
アナログデジタル変換器。

【請求項7】

任意の１つの前記アナログデジタル変換チャネルに対して、前記アナログデジタル変換チャネルは、１段目スイッチ、２段目スイッチ、３段目スイッチを含み、前記１段目サブアナログデジタル変換器は、前記１段目スイッチを介して前記アナログデジタル変換チャネルに対応するサンプリング容量に接続され、前記段間利得増幅器は、前記２段目スイッチを介して前記アナログデジタル変換チャネルに対応するサンプリング容量に接続され、前記段間利得増幅器は、前記３段目スイッチを介して前記アナログデジタル変換チャネルに対応する前記２段目サブアナログデジタル変換器に接続され、
任意の１つのクロック周期に対して、
第１のアナログデジタル変換チャネルの１段目スイッチがオフであり、２段目スイッチ及び３段目スイッチがオンであり、前記段間利得増幅器が前記第１の残差を増幅し、前記第１のアナログデジタル変換チャネルに対応する前記２段目サブアナログデジタル変換器により、増幅された第１の残差をサンプリングし、
第２のアナログデジタル変換チャネルの１段目スイッチがオンであり、２段目スイッチ及び３段目スイッチがオフであり、前記１段目サブアナログデジタル変換器がアナログ信号をサンプリングして量子化し、得られた前記第２の残差を第２のアナログデジタル変換チャネルに対応するサンプリング容量に記憶する
請求項６に記載のアナログデジタル変換器。

【請求項8】

任意の１つのクロック周期は、リセット段階、増幅段階、保持段階を順次に含み、
リセット段階において、第１のアナログデジタル変換チャネルの１段目スイッチ、２段目スイッチがオフであり、前記段間利得増幅器がリセットを行い、第２のアナログデジタル変換チャネルの１段目スイッチがオンであり、２段目スイッチがオフであり、前記１段目サブアナログデジタル変換器がアナログ信号をサンプリングして量子化し、
増幅段階において、第１のアナログデジタル変換チャネルの１段目スイッチがオフであり、２段目スイッチがオンであり、前記段間利得増幅器が前記第１の残差を増幅し、第２のアナログデジタル変換チャネルの１段目スイッチがオンであり、２段目スイッチがオフであり、１段目サブアナログデジタル変換器がアナログ信号をサンプリングして量子化し、
保持段階において、第１のアナログデジタル変換チャネルの１段目スイッチがオフであり、２段目スイッチがオンであり、前記段間利得増幅器が前記第１の残差を増幅し、第２のアナログデジタル変換チャネルの１段目スイッチ、２段目スイッチがオフであり、前記第２の残差が第２のアナログデジタル変換チャネルの対応するサンプリング容量に保持される
請求項７に記載のアナログデジタル変換器。

【請求項9】

前記アナログデジタル変換器は、コンパレータをさらに備え、
任意の１つのクロック周期に対して、複数の前記アナログデジタル変換チャネルには、第３のアナログデジタル変換チャネルとしてのアナログデジタル変換チャネルがさらに含まれ、任意の１つのクロック周期に対して、
第３のアナログデジタル変換チャネルに対応する前記２段目サブアナログデジタル変換器は量子化を行い、量子化信号を取得し、
前記コンパレータは、前記量子化信号に基づいて、第３のアナログデジタル変換チャネルに対応する前記２段目サブアナログデジタル変換器の出力信号を生成するように構成され、
第３のアナログデジタル変換チャネルとしてのアナログデジタル変換チャネルは、現在のクロック周期の前の１番目のクロック周期において第１のアナログデジタル変換チャネルとされる
請求項６～８のいずれか一項に記載のアナログデジタル変換器。

【請求項10】

任意の１つの前記アナログデジタル変換チャネルに対して、前記アナログデジタル変換チャネルは、４段目スイッチを含み、前記アナログデジタル変換チャネルに対応する２段目サブアナログデジタル変換器は、前記４段目スイッチを介して前記コンパレータに接続され、任意の１つのクロック周期に対して、
第３のアナログデジタル変換チャネルの４段目スイッチをオンすることにより、第３のアナログデジタル変換チャネルに対応する前記２段目サブアナログデジタル変換器に量子化を行わせて、前記量子化信号を取得し、前記コンパレータに、前記量子化信号に基づいて、第３のアナログデジタル変換チャネルに対応する前記２段目サブアナログデジタル変換器の出力信号を生成させる
請求項９に記載のアナログデジタル変換器。

【請求項11】

前記アナログデジタル変換器は、セレクタをさらに備え、
任意の１つのクロック周期に対して、複数の前記アナログデジタル変換チャネルには、第４のアナログデジタル変換チャネルとしてのアナログデジタル変換チャネルがさらに含まれ、任意の１つのクロック周期に対して、
前記セレクタは、第４のアナログデジタル変換チャネルに対応する２段目サブアナログデジタル変換器の出力信号を前記エンコーダに出力するように構成され、
第４のアナログデジタル変換チャネルとしてのアナログデジタル変換チャネルは、現在のクロック周期の前の２番目のクロック周期において第１のアナログデジタル変換チャネルとされる
請求項６～８のいずれか一項に記載のアナログデジタル変換器。

【請求項12】

前記セレクタは、複数の前記アナログデジタル変換チャネルに一対一で対応する複数の５段目スイッチを含み、任意の１つの前記アナログデジタル変換チャネルに対して、前記アナログデジタル変換チャネルに対応する２段目サブアナログデジタル変換器が、前記５段目スイッチを介して前記エンコーダに接続され、任意の１つのクロック周期に対して、
第４のアナログデジタル変換チャネルに対応する前記５段目スイッチをオンすることにより、第４のアナログデジタル変換チャネルに対応する２段目サブアナログデジタル変換器の出力信号を前記エンコーダに出力させる
請求項１１に記載のアナログデジタル変換器。

【請求項13】

前記エンコーダは、前記１段目サブアナログデジタル変換器の出力信号と、第４のアナログデジタル変換チャネルに対応する２段目サブアナログデジタル変換器の出力信号とに基づいて、前記デジタル信号を生成するように構成される
請求項１１に記載のアナログデジタル変換器。

【請求項14】

複数の前記アナログデジタル変換チャネルの数はＮであり、任意の１つのクロック周期に対して、ｎ番目のアナログデジタル変換チャネルは第１のアナログデジタル変換チャネルとされ、ｍ番目のアナログデジタル変換チャネルは第２のアナログデジタル変換チャネルとされ、

【数2】

請求項６～８のいずれか一項に記載のアナログデジタル変換器。

【請求項15】

前記アナログ信号をバッファリングするように構成された入力バッファをさらに備える
請求項６～８のいずれか一項に記載のアナログデジタル変換器。

【請求項16】

請求項６～１５のいずれか一項に記載のアナログデジタル変換器を備える
基地局。

【請求項17】

１段目サブアナログデジタル変換器（ＡＤＣ１）と、
段間利得増幅器（Ｇ）と、
２段目サブアナログデジタル変換器と、
前記１段目サブアナログデジタル変換器（ＡＤＣ１）の出力信号及び前記２段目サブアナログデジタル変換器の出力信号に基づいてデジタル信号を生成するように構成されたエンコーダと、
第１の１段目スイッチ（ｃｌｋ１）、第１の２段目スイッチ（ｃｌｋ３）、第１のサンプリング容量（Ｃｓ１）を含む第１のアナログデジタル変換チャネルであって、前記第１の１段目サブアナログデジタル変換器（ＡＤＣ１）は、前記第１の１段目スイッチ（ｃｌｋ１）を介して前記第１のサンプリング容量（Ｃｓ１）に接続され、前記段間利得増幅器（Ｇ）は、前記第１の２段目スイッチ（ｃｌｋ３）を介して前記第１のサンプリング容量（Ｃｓ１）に接続される、第１のアナログデジタル変換チャネルと、
第２の１段目スイッチ（ｃｌｋ２）、第２の２段目スイッチ（ｃｌｋ４）、第２のサンプリング容量（Ｃｓ２）を含む第２のアナログデジタル変換チャネルであって、前記１段目サブアナログデジタル変換器（ＡＤＣ１）は、前記第２の１段目スイッチ（ｃｌｋ２）を介して前記第２のサンプリング容量（Ｃｓ２）に接続され、前記段間利得増幅器（Ｇ）は、前記第２の２段目スイッチ（ｃｌｋ４）を介して前記第２のサンプリング容量（Ｃｓ２）に接続される、第２のアナログデジタル変換チャネルと、を備え、
前記アナログデジタル変換器により実行されるアナログデジタル変換過程は、周期的に繰り返される複数のサイクル単位を含み、各サイクル単位は、
前記第１の１段目スイッチ（ｃｌｋ１）がオンであり、前記第２の１段目スイッチ（ｃｌｋ２）、前記第１の２段目スイッチ（ｃｌｋ３）及び前記第２の２段目スイッチ（ｃｌｋ４）がオフである第１のリセット段階と、
前記第１の１段目スイッチ（ｃｌｋ１）及び前記第２の２段目スイッチ（ｃｌｋ４）がオンであり、前記第２の１段目スイッチ（ｃｌｋ２）及び前記第１の２段目スイッチ（ｃｌｋ３）がオフである第１の増幅段階と、
前記第２の２段目スイッチ（ｃｌｋ４）がオンであり、前記第２の１段目スイッチ（ｃｌｋ２）、前記第１の２段目スイッチ（ｃｌｋ３）及び前記第１の１段目スイッチ（ｃｌｋ１）がオフである第１の保持段階と、
前記第２の１段目スイッチ（ｃｌｋ２）がオンであり、前記第１の１段目スイッチ（ｃｌｋ１）、前記第１の２段目スイッチ（ｃｌｋ３）及び前記第２の２段目スイッチ（ｃｌｋ４）がオフである第２のリセット段階と、
前記第２の１段目スイッチ（ｃｌｋ２）及び前記第１の２段目スイッチ（ｃｌｋ３）がオンであり、前記第１の１段目スイッチ（ｃｌｋ１）及び前記第２の２段目スイッチ（ｃｌｋ４）がオフである第２の増幅段階と、
前記第１の２段目スイッチ（ｃｌｋ３）がオンであり、前記第１の１段目スイッチ（ｃｌｋ１）、前記第２の１段目スイッチ（ｃｌｋ２）及び前記第２の２段目スイッチ（ｃｌｋ４）がオフである第２の保持段階、という順次に実行する６つの段階を含み、
前記第１の１段目スイッチ（ｃｌｋ１）がオンである場合、前記１段目サブアナログデジタル変換器（ＡＤＣ１）は、アナログ信号をサンプリングして量子化し、前記第１のサンプリング容量（Ｃｓ１）は、前記１段目サブアナログデジタル変換器（ＡＤＣ１）の量子化により生成された残差をサンプリングし、
前記第２の１段目スイッチ（ｃｌｋ２）がオンである場合、前記１段目サブアナログデジタル変換器（ＡＤＣ１）は、アナログ信号をサンプリングして量子化し、前記第２のサンプリング容量（Ｃｓ２）は、前記１段目サブアナログデジタル変換器（ＡＤＣ１）の量子化により生成された残差をサンプリングし、
前記第１の２段目スイッチ（ｃｌｋ３）がオンである場合、前記段間利得増幅器（Ｇ）は、前記第１のサンプリング容量（Ｃｓ１）により保持された残差を増幅し、前記２段目サブアナログデジタル変換器は、前記段間利得増幅器（Ｇ）により増幅された残差をサンプリングして量子化し、
前記第２の２段目スイッチ（ｃｌｋ４）がオンである場合、前記段間利得増幅器（Ｇ）は、前記第２のサンプリング容量（Ｃｓ２）により保持された残差を増幅し、前記２段目サブアナログデジタル変換器は、前記段間利得増幅器（Ｇ）により増幅された残差をサンプリングして量子化し、
前記第１の２段目スイッチ（ｃｌｋ３）と前記第２の２段目スイッチ（ｃｌｋ４）がいずれもオフである場合、前記段間利得増幅器（Ｇ）は、リセットを行う
アナログデジタル変換器。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、電子、通信技術の分野に関し、特に、アナログデジタル変換方法、アナログデジタル変換器、基地局に関するものである。
本出願は、２０２１年１０月２２日に提出された中国特許出願Ｎｏ．２０２１１１２３３８２５．４の優先権を主張し、当該中国特許出願の内容を参照により本出願に援用する。

【背景技術】

【0002】

高精度で高速のアナログデジタル変換器（ＡＤＣ：Analog to Digital Converter）は、通常、パイプライン（ｐｉｐｅｌｉｎｅｄ）アーキテクチャを採用し、そのうち、サブステージＡＤＣは、通常、逐次近似（ＳＡＲ：Successive Approximation Register）ＡＤＣアーキテクチャを採用する。

【発明の概要】

【発明が解決しようとする課題】

【0003】

しかしながら、いくつかの関連技術では、パイプラインＡＤＣの速度が著しく制限され、ＡＤＣの速度に対する要求を満たすことができない。

【課題を解決するための手段】

【0004】

本開示の実施例は、アナログデジタル変換方法、アナログデジタル変換器、基地局を提供する。
第１の態様において、本開示の実施例は、
アナログデジタル変換器に適用されるアナログデジタル変換方法であって、前記アナログデジタル変換器は、１段目サブアナログデジタル変換器と、複数のサンプリング容量と、段間利得増幅器と、複数の２段目サブアナログデジタル変換器とを備え、前記アナログデジタル変換器は、複数のアナログデジタル変換チャネルを含み、各アナログデジタル変換チャネルは、前記サンプリング容量の１つと、前記２段目サブアナログデジタル変換器の１つに対応し、前記アナログデジタル変換方法は、複数のクロック周期を含み、任意の１つのクロック周期に対して、複数の前記アナログデジタル変換チャネルの中には、第１のアナログデジタル変換チャネルとしてのアナログデジタル変換チャネルと、第２のアナログデジタル変換チャネルとしてのアナログデジタル変換チャネルとが含まれ、前記アナログデジタル変換方法は、
前記段間利得増幅器により、第１のアナログデジタル変換チャネルに対応するサンプリング容量に記憶された第１の残差を増幅し、前記第１のアナログデジタル変換チャネルに対応する前記２段目サブアナログデジタル変換器により、増幅された第１の残差をサンプリングするステップと、
前記１段目サブアナログデジタル変換器によりアナログ信号をサンプリングして量子化し、得られた第２の残差を第２のアナログデジタル変換チャネルに対応するサンプリング容量に記憶するステップと、
前記１段目サブアナログデジタル変換器の出力信号及び複数の前記２段目サブアナログデジタル変換器の出力信号に基づいてデジタル信号を生成するステップと、を含み、
任意の２つの隣接するクロック周期に対して、現在のクロック周期において第２のアナログデジタル変換チャネルとしてのアナログデジタル変換チャネルは、次のクロック周期において第１のアナログデジタル変換チャネルとされる
アナログデジタル変換方法を提供する。

【0005】

第２の態様において、本開示の実施例は、
１段目サブアナログデジタル変換器と、複数のサンプリング容量と、段間利得増幅器と、複数の２段目サブアナログデジタル変換器とを備えるアナログデジタル変換器であって、前記アナログデジタル変換器は、複数のアナログデジタル変換チャネルを含み、各アナログデジタル変換チャネルは、前記サンプリング容量の１つと、前記２段目サブアナログデジタル変換器の１つに対応し、前記アナログデジタル変換器は、複数のクロック周期を含み、任意の１つのクロック周期に対して、複数の前記アナログデジタル変換チャネルの中には、第１のアナログデジタル変換チャネルとしてのアナログデジタル変換チャネルと、第２のアナログデジタル変換チャネルとしてのアナログデジタル変換チャネルとが含まれ、
前記段間利得増幅器は、第１のアナログデジタル変換チャネルに対応するサンプリング容量に記憶された第１の残差を増幅するように構成され、前記第１のアナログデジタル変換チャネルに対応する前記２段目サブアナログデジタル変換器は、増幅された第１の残差をサンプリングするように構成され、
前記１段目サブアナログデジタル変換器は、アナログ信号をサンプリングして量子化し、得られた第２の残差を第２のアナログデジタル変換チャネルに対応するサンプリング容量に記憶するように構成され、
前記アナログデジタル変換器は、前記１段目サブアナログデジタル変換器の出力信号及び複数の前記２段目サブアナログデジタル変換器の出力信号に基づいてデジタル信号を生成するように構成されたエンコーダをさらに備え、
任意の２つの隣接するクロック周期に対して、現在のクロック周期において第２のアナログデジタル変換チャネルとしてのアナログデジタル変換チャネルは、次のクロック周期において第１のアナログデジタル変換チャネルとされる、
アナログデジタル変換器を提供する。

【0006】

第３の態様において、本開示の実施例は、本開示の実施例の第２の態様のいずれか一項に記載のアナログデジタル変換器を備える基地局を提供する。

【0007】

第４の態様において、本開示の実施例は、
１段目サブアナログデジタル変換器と、
段間利得増幅器と、
２段目サブアナログデジタル変換器と、
前記１段目サブアナログデジタル変換器の出力信号及び前記２段目サブアナログデジタル変換器の出力信号に基づいてデジタル信号を生成するように構成されたエンコーダと、
第１の１段目スイッチ、第１の２段目スイッチ、第１のサンプリング容量を含む第１のアナログデジタル変換チャネルであって、前記第１の１段目サブアナログデジタル変換器は、前記第１の１段目スイッチを介して前記第１のサンプリング容量に接続され、前記段間利得増幅器は、前記第１の２段目スイッチを介して前記第１のサンプリング容量に接続される、第１のアナログデジタル変換チャネルと、
第２の１段目スイッチ、第２の２段目スイッチ、第２のサンプリング容量を含む第２のアナログデジタル変換チャネルであって、前記１段目サブアナログデジタル変換器は、前記第２の１段目スイッチを介して前記第２のサンプリング容量に接続され、前記段間利得増幅器は、前記第２の２段目スイッチを介して前記第２のサンプリング容量に接続される、第２のアナログデジタル変換チャネルと、を備え、
前記アナログデジタル変換器により実行されるアナログデジタル変換過程は、周期的に繰り返される複数のサイクル単位を含み、各サイクル単位は、
前記第１の１段目スイッチがオンであり、前記第１の２段目スイッチ、前記第２の１段目スイッチ及び前記第２の２段目スイッチがオフである第１のリセット段階と、
前記第１の１段目スイッチ及び前記第２の２段目スイッチがオンであり、前記第１の２段目スイッチ及び前記第２の１段目スイッチがオフである第１の増幅段階と、
前記第２の２段目スイッチがオンであり、前記第１の２段目スイッチ、前記第２の１段目スイッチ及び前記第１の１段目スイッチがオフである第１の保持段階と、
前記第１の２段目スイッチがオンであり、前記第１の１段目スイッチ、前記第２の１段目スイッチ及び前記第２の２段目スイッチがオフである第２のリセット段階と、
前記第１の２段目スイッチ及び前記第２の１段目スイッチがオンであり、前記第１の１段目スイッチ及び前記第２の２段目スイッチがオフである第２の増幅段階と、
前記第２の１段目スイッチがオンであり、前記第１の１段目スイッチ、前記第１の２段目スイッチ及び前記第２の２段目スイッチがオフである第２の保持段階、という順次に実行する６つの段階を含み、
前記第１の１段目スイッチがオンである場合、前記１段目サブアナログデジタル変換器は、アナログ信号をサンプリングして量子化し、前記第１のサンプリング容量は、前記１段目サブアナログデジタル変換器の量子化により生成された残差をサンプリングし、
前記第１の２段目スイッチがオンである場合、前記１段目サブアナログデジタル変換器は、アナログ信号をサンプリングして量子化し、前記第２のサンプリング容量は、前記１段目サブアナログデジタル変換器の量子化により生成された残差をサンプリングし、
前記第２の１段目スイッチがオンである場合、前記段間利得増幅器は、前記第１のサンプリング容量により保持された残差を増幅し、前記２段目サブアナログデジタル変換器は、前記段間利得増幅器により増幅された残差をサンプリングして量子化し、
前記第２の２段目スイッチがオンである場合、前記段間利得増幅器は、前記第２のサンプリング容量により保持された残差を増幅し、前記２段目サブアナログデジタル変換器は、前記段間利得増幅器により増幅された残差をサンプリングして量子化し、
前記第２の１段目スイッチと前記第２の２段目スイッチがいずれもオフである場合、前記段間利得増幅器は、リセットを行う、
アナログデジタル変換器を提供する。

【図面の簡単な説明】

【0008】

【図1】図１は、本開示の実施例におけるアナログデジタル変換方法のフローチャートである。

【図2】図２は、本開示の実施例における別のアナログデジタル変換方法における一部のステップのフローチャートである。

【図3】図３は、本開示の実施例におけるまた別のアナログデジタル変換方法における一部のステップのフローチャートである。

【図4】図４は、本開示の実施例におけるさらに別のアナログデジタル変換方法における一部のステップのフローチャートである。

【図5】図５は、本開示の実施例におけるアナログデジタル変換器の構造概略図である。

【図6】図６は、本開示の実施例における基地局の構成ブロック図である。

【図7】図７は、本開示の実施例における別のアナログデジタル変換器の構造概略図である。

【図8】図８は、図７に示すアナログデジタル変換器のタイミングチャートである。

【図9】図９は、本開示の実施例におけるまた別のアナログデジタル変換器の構造概略図である。

【図10】図１０は、図９に示すアナログデジタル変換器のタイミングチャートである。

【発明を実施するための形態】

【0009】

当業者が本開示の技術案をよりよく理解するために、以下に図面を組み合わせて本開示によるアナログデジタル変換方法、アナログデジタル変換器、基地局を詳しく説明する。

【0010】

以下では図面を参照して例示的な実施例について十分に説明するが、前記例示的な実施例は異なる形式で体現されてもよく、本開示は、本明細書に説明する実施例に限定されると解釈されるべきではない。むしろ、これらの実施例は、本開示を徹底して完全なものにするために提供され、当業者に本開示の範囲を十分に理解させるように提供される。

【0011】

本開示の各実施例及び実施例における各特徴は、矛盾しない限り、互いに組み合わせることができる。

【0012】

例えば本明細書で用いられる「及び／又は」という用語は、１つ又は複数の、関連する列挙された項目の任意の組み合わせ及び全ての組み合わせを含む。

【0013】

本明細書で用いられる用語は、特定の実施例を説明するためのものに過ぎず、本開示を限定することを意図しない。例えば本明細書で用いられる単数形の「１つ」及び「当該」は、文脈が明らかにそうでないことを示さない限り、複数形も含むことを意図している。さらに、本明細書で「含む」及び／又は「……からなる」という用語を用いるとき、前記特徴、全体、ステップ、操作、要素及び／又は構成要素の存在を指定しているが、１つ又は複数の他の特徴、全体、ステップ、操作、要素、構成要素及び／又はそれらの群の存在又は追加を排除するものではないことも理解されたい。

【0014】

特に限定されない限り、技術的及び科学的な用語を含む、本明細書で用いられる全ての用語は、当業者によって一般的に理解されるものと同じ意味を有する。一般的に使用される辞書で定義されているような用語は、関連技術及び本開示の背景でのそれらの意味と一致する意味を有すると解釈されるべきであり、本明細書で明確にそのように限定されていない限り、理想的又は過度に形式的な意味を有すると解釈されるべきではないことも理解されたい。

【0015】

本開示の発明者らの研究により、パイプラインＡＤＣの速度を制限する要因は、以下のものを含むことが見出された。

【0016】

（１）段間利得増幅器のサンプリングフェーズと増幅フェーズの時間和の制限。段間利得増幅器は、動作中に、サンプリングフェーズと増幅フェーズとに分けられ、サンプリングフェーズにおいて、入力信号は１段目サブＡＤＣにサンプリングされ、１段目サブＡＤＣにおいて量子化が完了し、残差が得られ、この残差は、サンプリング容量に記憶され、増幅フェーズにおいて、サンプリング容量に記憶された残差が段間利得増幅器によって一定倍率で増幅されるとともに、増幅された残差が２段目サブＡＤＣにサンプリングされる。１段目サブＡＤＣがサンプリングし量子化して残差を得ることと、段間利得増幅器が残差を増幅することと、２段目サブＡＤＣが増幅された残差をサンプリングすることは、いずれもパイプラインＡＤＣの１クロック周期内で完了する必要がある。いくつかの関連技術において、パイプラインＡＤＣの速度を低下させることにより、段間利得増幅器のサンプリングフェーズと増幅フェーズの動作過程の両立を実現する。

【0017】

（２）パイプラインＡＤＣのサブＡＤＣ量子化時間制限。１段目サブＡＤＣの動作中において、１段目サブＡＤＣの残差は、１段目サブＡＤＣの全ビット数が量子化を完了したときにしか得られず、段間利得増幅器は、残差を効率的に増幅する役割を果たし、残差の増幅に一定の時間を要する。２段目サブＡＤＣに対して、段間利得増幅器は、増幅された残差を２段目サブＡＤＣに効率的にサンプリングできるようにするために、２段目サブＡＤＣの全ビット量子化が完了するのを待つ必要がある。よって、１クロック周期内において、段間利得増幅器は、残差の増幅を行うために１段目サブＡＤＣの量子化が完了するのを待つ必要があると同時に、後段のサンプリングを行うために２段目サブＡＤＣの量子化が完了するのを待つ必要があり、段間利得増幅器の残差増幅の時間は、サブＡＤＣの量子化時間によって制限され、さらにパイプラインＡＤＣの速度を制限する。

【0018】

パイプラインＡＤＣの速度は、プロセスをアップグレードすることによりある程度向上させることができるが、コストが膨大であり、パイプラインＡＤＣの速度が制限されるという問題を根本的に解決することはできない。

【0019】

これに鑑みて、第１の態様において、図１を参照して、本開示の実施例は、アナログデジタル変換器に適用されるアナログデジタル変換方法を提供し、前記アナログデジタル変換器は、１段目サブアナログデジタル変換器と、複数のサンプリング容量と、段間利得増幅器と、複数の２段目サブアナログデジタル変換器とを備え、前記アナログデジタル変換器は、複数のアナログデジタル変換チャネルを含み、各アナログデジタル変換チャネルは、前記サンプリング容量の１つと、前記２段目サブアナログデジタル変換器の１つに対応し、前記アナログデジタル変換方法は、複数のクロック周期を含み、任意の１つのクロック周期に対して、複数の前記アナログデジタル変換チャネルの中には、第１のアナログデジタル変換チャネルとしてのアナログデジタル変換チャネルと、第２のアナログデジタル変換チャネルとしてのアナログデジタル変換チャネルとが含まれ、前記アナログデジタル変換方法は、以下のステップＳ１～Ｓ３を含む。

【0020】

Ｓ１：前記段間利得増幅器により、第１のアナログデジタル変換チャネルに対応するサンプリング容量に記憶された第１の残差を増幅し、前記第１のアナログデジタル変換チャネルに対応する前記２段目サブアナログデジタル変換器により、増幅された第１の残差をサンプリングする。

【0021】

Ｓ２：前記１段目サブアナログデジタル変換器によりアナログ信号をサンプリングして量子化し、得られた第２の残差を第２のアナログデジタル変換チャネルに対応するサンプリング容量に記憶する。

【0022】

Ｓ３：前記１段目サブアナログデジタル変換器の出力信号及び複数の前記２段目サブアナログデジタル変換器の出力信号に基づいてデジタル信号を生成する。

【0023】

任意の２つの隣接するクロック周期に対して、現在のクロック周期において第２のアナログデジタル変換チャネルとしてのアナログデジタル変換チャネルは、次のクロック周期において第１のアナログデジタル変換チャネルとされる。

【0024】

本開示の実施例は、複数のアナログデジタル変換チャネルの数を特に限定しない。例えば、アナログデジタル変換器には、２つ以上のアナログデジタル変換チャネルを有してもよい。複数のアナログデジタル変換チャネルは１段目アナログデジタル変換器と段間利得増幅器とを共有し、複数のアナログデジタル変換チャネルがそれぞれ独立した１段目アナログデジタル変換器と段間利得増幅器とに対応することに起因するミスマッチの問題を回避することができる。

【0025】

本開示の実施例において、任意の２つの隣接するクロック周期の第１のアナログデジタル変換チャネルは、異なるアナログデジタル変換チャネルに対応し、任意の２つの隣接するクロック周期の第２のアナログデジタル変換チャネルは、異なるアナログデジタル変換チャネルに対応する。任意の２つの隣接するクロック周期において、現在のクロック周期において第２のアナログデジタル変換チャネルとしてのアナログデジタル変換チャネルは、次のクロック周期において第１のアナログデジタル変換チャネルとされる。

【0026】

なお、現在のクロック周期の第１のアナログデジタル変換チャネルと、現在のクロック周期より前の１番目のクロック周期の第２のアナログデジタル変換チャネルは同一のアナログデジタル変換チャネルに対応し、第１の残差は、現在のクロック周期より前の１番目のクロック周期において、当該アナログデジタル変換チャネルがアナログ信号をサンプリングして量子化し、当該アナログデジタル変換チャネルが対応するサンプリング容量に記憶されるものである。現在のクロック周期の第２のアナログデジタル変換チャネルと、現在のクロック周期に続く１番目のクロック周期の第２のアナログデジタル変換チャネルは同一のアナログデジタル変換チャネルに対応し、第２の残差は、現在のクロック周期に続く１番目のクロック周期において段間利得増幅器により増幅される。

【0027】

本開示の実施例において、任意の１つのアナログデジタル変換チャネルに対して、サンプリングフェーズと増幅フェーズは、隣接する２つのクロック周期に対応し、１段目サブアナログデジタル変換チャネルは、１つの完全なクロック周期を有してサンプリングと量子化を行うことができ、段間利得増幅器は、１つの完全なクロック周期を有して残差を増幅することができ、これにより、サンプリングフェーズと増幅フェーズの時間和制限を緩和することができ、アナログデジタル変換器の速度を低下させることによりサンプリングフェーズと増幅フェーズの動作過程を両立させる必要はない。任意の１つのアナログデジタル変換チャネルに対して、１段目サブアナログデジタル変換器は、隣接するクロック周期の前のクロック周期においてサンプリング、量子化を完了し、段間利得増幅器は、隣接するクロック周期の次のクロック周期において残差を増幅し、同一のクロック周期において、第１のアナログデジタル変換チャネルは残差を増幅し、第２のアナログデジタル変換チャネルは１段目サブアナログデジタル変換器のサンプリング、量子化を行い、サンプリングフェーズと増幅フェーズの周期的なインターリーブを実現するため、１つのクロック周期において段間利得増幅器は１段目サブアナログデジタル変換器の量子化の完了を待つ必要がなく、アナログデジタル変換器の速度を高めるのに有利である。

【0028】

さらに、本開示の実施例において、各アナログデジタル変換チャネルは１つの２段目サブアナログデジタル変換器に対応し、任意の１つのアナログデジタル変換チャネルは段間利得増幅器により残差を増幅する時に、増幅された残差を当該アナログデジタル変換チャネルの２段目サブアナログデジタル変換器にサンプリングするため、２段目サブアナログデジタル変換器の量子化の完了を待つ必要がなく、２段目サブアナログデジタル変換器は１つの完全なクロック周期を有してサンプリングを行い、複数のアナログデジタル変換チャネルの２段目サブアナログデジタル変換器の分割タイムインターリーブ（ｄｉｖｉｄｅｄ ｔｉｍｅ－ｉｎｔｅｒｌｅａｖｉｎｇ）を実現し、アナログデジタル変換器の速度をさらに高めるのに有利である。

【0029】

本開示の実施例によるアナログデジタル変換方法において、段間利得増幅器のサンプリングフェーズと増幅フェーズを周期的にインターリーブし、複数の２段目サブアナログデジタル変換器を分割タイムインターリーブして、１段目サブアナログデジタル変換チャネルは、１つの完全なクロック周期を有してサンプリングと量子化を行うことができ、段間利得増幅器は、１つの完全なクロック周期を有して残差を増幅することができ、２段目サブアナログデジタル変換器は１つの完全なクロック周期を有してサンプリングを行うことができ、これにより、サンプリングフェーズと増幅フェーズの時間和制限を緩和することができ、アナログデジタル変換器の速度を低下させることによりサンプリングフェーズと増幅フェーズの動作過程、および１段目サブアナログデジタル変換器と２段目サブアナログデジタル変換器の動作過程を両立させる必要はなく、アナログデジタル変換器の速度を高めるのに有利である。また、アナログデジタル変換器を高速目標に到達させる時に、段間利得増幅器の利得帯域幅積、スルーレート等の指標要求を低減し、段間利得増幅器の性能と消費電力要求を低減し、アナログデジタル変換器の製造コストを低減することができる。複数のアナログデジタル変換チャネルは、１段目アナログデジタル変換器と段間利得増幅器とを共有することにより、ミスマッチの問題を回避することもできる。

【0030】

いくつかの実施例において、２段目サブアナログデジタル変換器のサンプリング過程及び量子化過程は、それぞれ２つのクロック周期において完了し、複数のアナログデジタル変換チャネルは、コンパレータを共有する。

【0031】

それに対応して、いくつかの実施例において、図２を参照し、前記アナログデジタル変換器は、コンパレータをさらに備え、任意の１つのクロック周期に対して、複数の前記アナログデジタル変換チャネルの中には、第３のアナログデジタル変換チャネルとしてのアナログデジタル変換チャネルがさらに含まれ、前記アナログデジタル変換方法は、以下のステップＳ４１とＳ４２をさらに含む。

【0032】

Ｓ４１：第３のアナログデジタル変換チャネルに対応する前記２段目サブアナログデジタル変換器により量子化を行い、量子化信号を取得する。

【0033】

Ｓ４２：前記コンパレータにより、前記量子化信号に基づいて、第３のアナログデジタル変換チャネルに対応する前記２段目サブアナログデジタル変換器の出力信号を生成する。

【0034】

第３のアナログデジタル変換チャネルとしてのアナログデジタル変換チャネルは、現在のクロック周期の前の１番目のクロック周期において第１のアナログデジタル変換チャネルとされる。

【0035】

本開示の実施例において、２段目サブアナログデジタル変換器のサンプリング過程及び量子化過程は、それぞれ２つのクロック周期において完了することにより、２段目サブアナログデジタル変換器は１つの完全なクロック周期を有してサンプリングを行う上、１つの完全なクロック周期を有して量子化を行うことができ、段間利得増幅器は、残差を増幅する間に２段目サブアナログデジタル変換器の量子化の完了を待つ必要がない。複数のアナログデジタル変換チャネルはコンパレータを共有するため、ミスマッチの問題をさらに回避することができる。

【0036】

本開示の実施例において、任意の１つのクロック周期に対して、第３のアナログデジタル変換チャネルと第２のアナログデジタル変換チャネルは同じアナログデジタル変換チャネルであってもよく、異なるアナログデジタル変換チャネルであってもよい。例えば、アナログデジタル変換チャネルの数が２である場合、任意の１つのクロック周期において第３のアナログデジタル変換チャネルと第２のアナログデジタル変換チャネルは同じアナログデジタル変換チャネルであってもよく、アナログデジタル変換チャネルの数が２よりも多い場合、任意の１つのクロック周期において第３のアナログデジタル変換チャネルと第２のアナログデジタル変換チャネルは異なるアナログデジタル変換チャネルであってもよい。

【0037】

いくつかの実施例において、図３を参照して、前記アナログデジタル変換器は、セレクタをさらに備え、任意の１つのクロック周期に対して、複数の前記アナログデジタル変換チャネルの中には、第４のアナログデジタル変換チャネルとしてのアナログデジタル変換チャネルがさらに含まれ、前記アナログデジタル変換方法は、

【0038】

前記セレクタにより、第４のアナログデジタル変換チャネルに対応する２段目サブアナログデジタル変換器の出力信号をエンコーダに出力するステップＳ５をさらに含む。

【0039】

第４のアナログデジタル変換チャネルとしてのアナログデジタル変換チャネルは、現在のクロック周期の前の２番目のクロック周期において第１のアナログデジタル変換チャネルとされる。

【0040】

本開示の実施例において、任意の１つのクロック周期に対して、第４のアナログデジタル変換チャネルと第１のアナログデジタル変換チャネルは同じアナログデジタル変換チャネルであってもよく、異なるアナログデジタル変換チャネルであってもよい。例えば、アナログデジタル変換チャネルの数が２又は３である場合、任意の１つのクロック周期において第４のアナログデジタル変換チャネルと第１のアナログデジタル変換チャネルは同じアナログデジタル変換チャネルであってもよく、アナログデジタル変換チャネルの数が３よりも多い場合、任意の１つのクロック周期において第４のアナログデジタル変換チャネルと第２のアナログデジタル変換チャネルは異なるアナログデジタル変換チャネルであってもよい。

【0041】

いくつかの実施例において、図４を参照して、ステップＳ３は、
前記エンコーダにより、前記１段目サブアナログデジタル変換器の出力信号と、第４のアナログデジタル変換チャネルに対応する２段目サブアナログデジタル変換器の出力信号とに基づいて、前記デジタル信号を生成するステップＳ３１を含む。

【0042】

本開示の実施例において、複数のアナログデジタル変換チャネルは、異なるクロック周期において周期的なインターリーブと分割タイムインターリーブを繰り返す。

【0043】

それに対応して、いくつかの実施例において、複数の前記アナログデジタル変換チャネルの数はＮであり、任意の１つのクロック周期に対して、ｎ番目のアナログデジタル変換チャネルは第１のアナログデジタル変換チャネルとされ、ｍ番目のアナログデジタル変換チャネルは第２のアナログデジタル変換チャネルとされ、

【0044】

【数1】

【0045】

第２の態様において、図５を参照して、本開示の実施例は、１段目サブアナログデジタル変換器１と、複数のサンプリング容量２と、段間利得増幅器３と、複数の２段目サブアナログデジタル変換器４とを備えるアナログデジタル変換器を提供する。前記アナログデジタル変換器は、複数のアナログデジタル変換チャネルを含み、各アナログデジタル変換チャネルは、前記サンプリング容量２の１つと、前記２段目サブアナログデジタル変換器４の１つに対応し、前記アナログデジタル変換器は、複数のクロック周期を含み、任意の１つのクロック周期に対して、複数の前記アナログデジタル変換チャネルの中には、第１のアナログデジタル変換チャネルとしてのアナログデジタル変換チャネルと、第２のアナログデジタル変換チャネルとしてのアナログデジタル変換チャネルとが含まれ、任意の１つのクロック周期に対して、
前記段間利得増幅器３は、第１のアナログデジタル変換チャネルに対応するサンプリング容量２に記憶された第１の残差を増幅するのに用いられ、前記第１のアナログデジタル変換チャネルに対応する前記２段目サブアナログデジタル変換器４は、増幅された第１の残差をサンプリングするのに用いられ、
前記１段目サブアナログデジタル変換器１は、アナログ信号をサンプリングして量子化し、得られた第２の残差を第２のアナログデジタル変換チャネルに対応するサンプリング容量２に記憶するのに用いられ、
前記アナログデジタル変換器は、前記１段目サブアナログデジタル変換器１の出力信号及び複数の前記２段目サブアナログデジタル変換器４の出力信号に基づいてデジタル信号を生成するのに用いられるコンパレータ５をさらに備え、
任意の２つの隣接するクロック周期に対して、現在のクロック周期において第２のアナログデジタル変換チャネルとしてのアナログデジタル変換チャネルは、次のクロック周期において第１のアナログデジタル変換チャネルとされる。

【0046】

本開示の実施例は、複数のアナログデジタル変換チャネルの数を特に限定しない。例えば、アナログデジタル変換器には、２つ以上のアナログデジタル変換チャネルを有してもよい。複数のアナログデジタル変換チャネルは１段目アナログデジタル変換器と段間利得増幅器とを共有し、複数のアナログデジタル変換チャネルがそれぞれ独立した１段目アナログデジタル変換器と段間利得増幅器とに対応することに起因するミスマッチの問題を回避することができる。

【0047】

本開示の実施例において、任意の２つの隣接するクロック周期の第１のアナログデジタル変換チャネルは、異なるアナログデジタル変換チャネルに対応し、任意の２つの隣接するクロック周期の第２のアナログデジタル変換チャネルは、異なるアナログデジタル変換チャネルに対応する。任意の２つの隣接するクロック周期において、現在のクロック周期において第２のアナログデジタル変換チャネルとしてのアナログデジタル変換チャネルは、次のクロック周期において第１のアナログデジタル変換チャネルとされる。

【0048】

なお、現在のクロック周期の第１のアナログデジタル変換チャネルと、現在のクロック周期より前の１番目のクロック周期の第２のアナログデジタル変換チャネルは同一のアナログデジタル変換チャネルに対応し、第１の残差は、現在のクロック周期より前の１番目のクロック周期において、当該アナログデジタル変換チャネルがアナログ信号をサンプリングして量子化し、当該アナログデジタル変換チャネルが対応するサンプリング容量に記憶されるものである。現在のクロック周期の第２のアナログデジタル変換チャネルと、現在のクロック周期に続く１番目のクロック周期の第２のアナログデジタル変換チャネルは同一のアナログデジタル変換チャネルに対応し、第２の残差は、現在のクロック周期に続く１番目のクロック周期において段間利得増幅器により増幅される。

【0049】

本開示の実施例において、任意の１つのアナログデジタル変換チャネルに対して、サンプリングフェーズと増幅フェーズは、隣接する２つのクロック周期に対応し、１段目サブアナログデジタル変換チャネルは、１つの完全なクロック周期を有してサンプリングと量子化を行うことができ、段間利得増幅器は、１つの完全なクロック周期を有して残差を増幅することができ、これにより、サンプリングフェーズと増幅フェーズの時間和制限を緩和することができ、アナログデジタル変換器の速度を低下させることによりサンプリングフェーズと増幅フェーズの動作過程を両立させる必要はない。任意の１つのアナログデジタル変換チャネルに対して、１段目サブアナログデジタル変換器は、隣接するクロック周期の前のクロック周期においてサンプリング、量子化を完了し、段間利得増幅器は、隣接するクロック周期の次のクロック周期において残差を増幅し、同一のクロック周期において、第１のアナログデジタル変換チャネルは残差を増幅し、第２のアナログデジタル変換チャネルは１段目サブアナログデジタル変換器のサンプリング、量子化を行い、サンプリングフェーズと増幅フェーズの周期的なインターリーブを実現するため、１つのクロック周期において段間利得増幅器は１段目サブアナログデジタル変換器の量子化の完了を待つ必要がなく、アナログデジタル変換器の速度を高めるのに有利である。

【0050】

さらに、本開示の実施例において、各アナログデジタル変換チャネルは１つの２段目サブアナログデジタル変換器に対応し、任意の１つのアナログデジタル変換チャネルは段間利得増幅器により残差を増幅する時に、増幅された残差を当該アナログデジタル変換チャネルの２段目サブアナログデジタル変換器にサンプリングするため、２段目サブアナログデジタル変換器の量子化の完了を待つ必要がなく、２段目サブアナログデジタル変換器は１つの完全なクロック周期を有してサンプリングを行い、複数のアナログデジタル変換チャネルの２段目サブアナログデジタル変換器の分割タイムインターリーブを実現し、アナログデジタル変換器の速度をさらに高めるのに有利である。

【0051】

本開示の実施例によるアナログデジタル変換方法において、段間利得増幅器のサンプリングフェーズと増幅フェーズを周期的にインターリーブし、複数の２段目サブアナログデジタル変換器を分割タイムインターリーブして、１段目サブアナログデジタル変換チャネルは、１つの完全なクロック周期を有してサンプリングと量子化を行うことができ、段間利得増幅器は、１つの完全なクロック周期を有して残差を増幅することができ、２段目サブアナログデジタル変換器は１つの完全なクロック周期を有してサンプリングを行うことができ、これにより、サンプリングフェーズと増幅フェーズの時間和制限を緩和することができ、アナログデジタル変換器の速度を低下させることによりサンプリングフェーズと増幅フェーズの動作過程、および１段目サブアナログデジタル変換器と２段目サブアナログデジタル変換器の動作過程を両立させる必要はなく、アナログデジタル変換器の速度を高めるのに有利である。また、アナログデジタル変換器を高速目標に到達させる時に、段間利得増幅器の利得帯域幅積、スルーレート等の指標要求を低減し、段間利得増幅器の性能と消費電力要求を低減し、アナログデジタル変換器の製造コストを低減することができる。複数のアナログデジタル変換チャネルは、１段目アナログデジタル変換器と段間利得増幅器とを共有することにより、ミスマッチの問題を回避することもできる。
いくつかの実施例において、図５を参照して、任意の１つの前記アナログデジタル変換チャネルに対して、前記アナログデジタル変換チャネルは、１段目スイッチ６１、２段目スイッチ６２、３段目スイッチ６３を含み、前記１段目サブアナログデジタル変換器１は、前記１段目スイッチ６１を介して前記アナログデジタル変換チャネルに対応するサンプリング容量２に接続され、前記段間利得増幅器３は、前記２段目スイッチ６２を介して前記アナログデジタル変換チャネルに対応するサンプリング容量２に接続され、前記段間利得増幅器３は、前記３段目スイッチ６３を介して前記アナログデジタル変換チャネルに対応する前記２段目サブアナログデジタル変換器４に接続され、任意の１つのクロック周期に対して、
第１のアナログデジタル変換チャネルの１段目スイッチ６１をオフし、２段目スイッチ６２及び３段目スイッチ６３をオンすることにより、前記段間利得増幅器３が、第１のアナログデジタル変換チャネルに対応するサンプリング容量２に記憶された第１の残差を増幅し、前記第１のアナログデジタル変換チャネルに対応する前記２段目サブアナログデジタル変換器４により、増幅された第１の残差をサンプリングし、
第２のアナログデジタル変換チャネルの１段目スイッチ６１をオンし、２段目スイッチ６２及び３段目スイッチ６３をオフすることにより、前記１段目サブアナログデジタル変換器１がアナログ信号をサンプリングして量子化し、得られた第２の残差を第２のアナログデジタル変換チャネルに対応するサンプリング容量２に記憶する。

【0052】

いくつかの実施例において、任意の１つのクロック周期は、リセット段階、増幅段階、保持段階を順次に含む。

【0053】

リセット段階において、第１のアナログデジタル変換チャネルの１段目スイッチ６１、２段目スイッチ６２がオフであり、前記段間利得増幅器３がリセットを行い、第２のアナログデジタル変換チャネルの１段目スイッチ６１がオンであり、２段目スイッチ６２がオフであり、前記１段目サブアナログデジタル変換器１がアナログ信号をサンプリングして量子化する。

【0054】

増幅段階において、第１のアナログデジタル変換チャネルの１段目スイッチ６１がオフであり、２段目スイッチ６２がオンであり、前記段間利得増幅器３が前記第１の残差を増幅し、第２のアナログデジタル変換チャネルの１段目スイッチ６１がオンであり、２段目スイッチ６２がオフであり、１段目サブアナログデジタル変換器１がアナログ信号をサンプリングして量子化する。

【0055】

保持段階において、第１のアナログデジタル変換チャネルの１段目スイッチ６１がオフであり、２段目スイッチ６２がオンであり、前記段間利得増幅器３が前記第１の残差を増幅し、第２のアナログデジタル変換チャネルの１段目スイッチ６１、２段目スイッチ６２がオフであり、前記第２の残差が第２のアナログデジタル変換チャネルの対応するサンプリング容量２に保持される。

【0056】

いくつかの実施例において、２段目サブアナログデジタル変換器のサンプリング過程及び量子化過程は、それぞれ２つのクロック周期において完了し、複数のアナログデジタル変換チャネルは、コンパレータを共有する。

【0057】

それに対応して、いくつかの実施例において、図５を参照し、前記アナログデジタル変換器は、コンパレータ７をさらに備える。任意の１つのクロック周期に対して、複数の前記アナログデジタル変換チャネルの中には、第３のアナログデジタル変換チャネルとしてのアナログデジタル変換チャネルがさらに含まれ、任意の１つのクロック周期に対して、第３のアナログデジタル変換チャネルに対応する前記２段目サブアナログデジタル変換器は量子化を行い、量子化信号を取得し、前記コンパレータ７は、前記量子化信号に基づいて、第３のアナログデジタル変換チャネルに対応する前記２段目サブアナログデジタル変換器４の出力信号を生成するように構成され、第３のアナログデジタル変換チャネルとしてのアナログデジタル変換チャネルは、現在のクロック周期の前の１番目のクロック周期において第１のアナログデジタル変換チャネルとされる。

【0058】

本開示の実施例において、２段目サブアナログデジタル変換器のサンプリング過程及び量子化過程は、それぞれ２つのクロック周期において完了することにより、２段目サブアナログデジタル変換器は１つの完全なクロック周期を有してサンプリングを行う上、１つの完全なクロック周期を有して量子化を行うことができ、段間利得増幅器は、残差を増幅する間に２段目サブアナログデジタル変換器の量子化の完了を待つ必要がない。複数のアナログデジタル変換チャネルはコンパレータを共有するため、ミスマッチの問題をさらに回避することができる。

【0059】

本開示の実施例において、任意の１つのクロック周期に対して、第３のアナログデジタル変換チャネルと第２のアナログデジタル変換チャネルは同じアナログデジタル変換チャネルであってもよく、異なるアナログデジタル変換チャネルであってもよい。例えば、アナログデジタル変換チャネルの数が２である場合、任意の１つのクロック周期において第３のアナログデジタル変換チャネルと第２のアナログデジタル変換チャネルは同じアナログデジタル変換チャネルであってもよく、アナログデジタル変換チャネルの数が２よりも多い場合、任意の１つのクロック周期において第３のアナログデジタル変換チャネルと第２のアナログデジタル変換チャネルは異なるアナログデジタル変換チャネルであってもよい。

【0060】

いくつかの実施例において、図５を参照して、任意の１つの前記アナログデジタル変換チャネルに対して、前記アナログデジタル変換チャネルは、４段目スイッチ６４を含み、前記アナログデジタル変換チャネルに対応する２段目サブアナログデジタル変換器４は、前記４段目スイッチ６４を介して前記コンパレータ７に接続される。

【0061】

任意の１つのクロック周期に対して、第３のアナログデジタル変換チャネルの４段目スイッチ６４をオンすることにより、第３のアナログデジタル変換チャネルに対応する前記２段目サブアナログデジタル変換器４に量子化を行わせて、前記量子化信号を取得し、前記コンパレータ７に、前記量子化信号に基づいて、第３のアナログデジタル変換チャネルに対応する前記２段目サブアナログデジタル変換器の出力信号を生成させる。

【0062】

いくつかの実施例において、図５を参照して、前記アナログデジタル変換器は、セレクタ８をさらに備え、任意の１つのクロック周期に対して、複数の前記アナログデジタル変換チャネルには、第４のアナログデジタル変換チャネルとしてのアナログデジタル変換チャネルがさらに含まれ、任意の１つのクロック周期に対して、前記セレクタ８は、第４のアナログデジタル変換チャネルに対応する２段目サブアナログデジタル変換器４の出力信号を前記エンコーダ５に出力するように構成され、第４のアナログデジタル変換チャネルとしてのアナログデジタル変換チャネルは、現在のクロック周期の前の２番目のクロック周期において第１のアナログデジタル変換チャネルとされる。

【0063】

本開示の実施例において、任意の１つのクロック周期に対して、第４のアナログデジタル変換チャネルと第１のアナログデジタル変換チャネルは同じアナログデジタル変換チャネルであってもよく、異なるアナログデジタル変換チャネルであってもよい。例えば、アナログデジタル変換チャネルの数が２又は３である場合、任意の１つのクロック周期において第４のアナログデジタル変換チャネルと第１のアナログデジタル変換チャネルは同じアナログデジタル変換チャネルであってもよく、アナログデジタル変換チャネルの数が３よりも多い場合、任意の１つのクロック周期において第４のアナログデジタル変換チャネルと第２のアナログデジタル変換チャネルは異なるアナログデジタル変換チャネルであってもよい。

【0064】

いくつかの実施例において、前記セレクタ８は、複数の前記アナログデジタル変換チャネルに一対一で対応する複数の５段目スイッチ６５を含み、任意の１つの前記アナログデジタル変換チャネルに対して、前記アナログデジタル変換チャネルに対応する２段目サブアナログデジタル変換器４が、前記５段目スイッチ６５を介して前記エンコーダ５に接続され、任意の１つのクロック周期に対して、第４のアナログデジタル変換チャネルに対応する前記５段目スイッチ６５をオンすることにより、第４のアナログデジタル変換チャネルに対応する２段目サブアナログデジタル変換器４の出力信号を前記エンコーダ５に出力させる。

【0065】

いくつかの実施例において、前記エンコーダ５は、前記１段目サブアナログデジタル変換器１の出力信号と、第４のアナログデジタル変換チャネルに対応する２段目サブアナログデジタル変換器４の出力信号とに基づいて、前記デジタル信号を生成するように構成される。

【0066】

本開示の実施例において、複数のアナログデジタル変換チャネルは、異なるクロック周期において周期的なインターリーブと分割タイムインターリーブを繰り返す。

【0067】

いくつかの実施例において、複数の前記アナログデジタル変換チャネルの数はＮであり、任意の１つのクロック周期に対して、ｎ番目のアナログデジタル変換チャネルは第１のアナログデジタル変換チャネルとされ、ｍ番目のアナログデジタル変換チャネルは第２のアナログデジタル変換チャネルとされ、

【0068】

【数2】

【0069】

いくつかの実施例において、図５を参照して、前記アナログデジタル変換器は、アナログ信号をバッファリングするように構成された入力バッファ９をさらに備える。

【0070】

第３の態様において、図６を参照して、本開示の実施例は、本開示の実施例の第２の態様のいずれか一項に記載のアナログデジタル変換器を備える基地局を提供する。

【0071】

本開示の実施例による技術案を当業者がより明確に理解できるようにするために、以下では、具体的な実施例１～４を用いて、本開示の実施例による技術案について詳細に説明する。

【0072】

実施例１
本実施例は、２つのアナログデジタル変換チャネルを有するアナログデジタル変換器を例にして、段間利得増幅器のサンプリングフェーズと増幅フェーズの周期的なインターリーブについて説明する。本実施例におけるアナログデジタル変換器の構造は図７に示すように、アナログデジタル変換器は、入力バッファ、１段目サブアナログデジタル変換器ＡＤＣ１、サンプリング容量Ｃｓ１、サンプリング容量Ｃｓ２、１段目スイッチｃｌｋ１、１段目スイッチｃｌｋ２、２段目スイッチｃｌｋ３、２段目スイッチｃｌｋ４、段間利得増幅器Ｇを備え、２段目サブアナログデジタル変換器は１つの容量負荷Ｃｌｏａｄに簡略化されている。本実施例において、サンプリング容量Ｃｓ１、１段目スイッチｃｌｋ１、２段目スイッチｃｌｋ３は１つのアナログデジタル変換チャネルに対応しており、サンプリング容量Ｃｓ２、１段目スイッチｃｌｋ２、２段目スイッチｃｌｋ４は１つのアナログデジタル変換チャネルに対応している。

【0073】

図８は図７に示すアナログデジタル変換器のタイミングチャートであり、Ｔ１、Ｔ２、Ｔ３は隣接する３つのクロック周期である。図８に示すように、１段目スイッチｃｌｋ１と１段目スイッチｃｌｋ２は、それぞれ隣接するクロック周期においてオンであり、１段目スイッチｃｌｋ１と２段目スイッチｃｌｋ３は、それぞれ隣接するクロック周期においてオンであり、１段目スイッチｃｌｋ２と２段目スイッチｃｌｋ４は、それぞれ隣接するクロック周期においてオンであり、１段目スイッチｃｌｋ１と２段目スイッチｃｌｋ４は、一部のタイミングで同時にオンであり、１段目スイッチｃｌｋ２と２段目スイッチｃｌｋ３は、一部のタイミングで同時にオンである。これにより、段間利得増幅器のサンプリングフェーズと増幅フェーズの周期的なインターリーブを実現する。

【0074】

本実施例における上記タイミングの具体的な説明は、以下の実施例２を参照することができる。なお、１段目スイッチｃｌｋ１又はｃｌｋ２がオンである場合、１段目サブアナログデジタル変換器ＡＤＣ１はアナログ信号をサンプリングして量子化し、対応するサンプリング容量Ｃｓ１又はＣｓ２は前記１段目サブアナログデジタル変換器ＡＤＣ１の量子化により生成された残差をサンプリングし、２段目スイッチｃｌｋ３又はｃｌｋ４がオンである場合、段間利得増幅器Ｇは、対応するサンプリング容量Ｃｓ１又はＣｓ２により保持された残差を増幅し、２段目アナログデジタル変換器は、段間利得増幅器Ｇにより増幅された残差をサンプリングして量子化する。２段目スイッチｃｌｋ３又はｃｌｋ４がいずれもオフである場合、段間利得増幅器Ｇは、リセットを行う。

【0075】

実施例２
本実施例は、２つのアナログデジタル変換チャネルを有するアナログデジタル変換器を例に説明する。本実施例におけるアナログデジタル変換器の構造は図９に示すように、アナログデジタル変換器は、入力バッファ、１段目サブアナログデジタル変換器ＡＤＣ１、サンプリング容量Ｃｓ１、サンプリング容量Ｃｓ２、段間利得増幅器Ｇ、２段目サブアナログデジタル変換器ＡＤＣ２１及びＡＤＣ２２、コンパレータｃｏｍｐ、セレクタＭＵＸ、１段目スイッチｃｌｋ１及びｃｌｋ２、２段目スイッチｃｌｋ３及びｃｌｋ４、３段目スイッチｃｌｋ５及びｃｌｋ６、４段目スイッチｃｌｋ７及びｃｌｋ８、５段目スイッチｃｌｋ９及びｃｌｋ１０、エンコーダｅｎｃｏｄｅｒを備える。本実施例において、サンプリング容量Ｃｓ１、１段目スイッチｃｌｋ１、２段目スイッチｃｌｋ３、２段目サブアナログデジタル変換器ＡＤＣ２１、３段目スイッチｃｌｋ５、４段目スイッチｃｌｋ７、５段目スイッチｃｌｋ９は１つのアナログデジタル変換チャネルに対応しており、サンプリング容量Ｃｓ２、１段目スイッチｃｌｋ２、２段目スイッチｃｌｋ４、２段目サブアナログデジタル変換器ＡＤＣ２２、３段目スイッチｃｌｋ６、４段目スイッチｃｌｋ８、５段目スイッチｃｌｋ１０は１つのアナログデジタル変換チャネルに対応している。

【0076】

図１０は図９に示すアナログデジタル変換器のタイミングチャートであり、Ｔ１、Ｔ２、Ｔ３は隣接する３つのクロック周期である。ここで、隣接する２つのクロック周期毎に１サイクル単位とし、周期的に繰り返している。例えば、図１０におけるクロック周期Ｔ１、Ｔ２を１サイクル単位とし、このサイクル単位は、以下の６つの段階に分けられる。

【0077】

第１の段階（リセット段階であり、図１０におけるクロック周期Ｔ１のスタート位置から開始する）において、スイッチｃｌｋ１がオンであり、スイッチｃｌｋ２、ｃｌｋ３、ｃｌｋ４がオフであり、１段目サブアナログデジタル変換器ＡＤＣ１とサンプリング容量Ｃｓ１が同時に信号のサンプリングを行い、段間利得増幅器Ｇがリセットを行い、スイッチｃｌｋ６、ｃｌｋ８、ｃｌｋ５、ｃｌｋ７がオフである。

【0078】

第２の段階（増幅段階）において、スイッチｃｌｋ１とｃｌｋ４がオンであり、スイッチｃｌｋ２とｃｌｋ３がオフであり、１段目サブアナログデジタル変換器ＡＤＣ１とサンプリング容量Ｃｓ１が同時に信号の保持を完了し、１段目サブアナログデジタル変換器ＡＤＣ１は信号保持の過程で量子化を行い、スイッチｃｌｋ６とｃｌｋ７がオンであり、スイッチｃｌｋ５とｃｌｋ８がオフであり、残差は段間利得増幅器Ｇにより増幅されて２段目サブアナログデジタル変換器ＡＤＣ２２にサンプリングされ量子化される。

【0079】

第３の段階（保持段階）において、スイッチｃｌｋ４がオンであり、スイッチｃｌｋ２、ｃｌｋ３、ｃｌｋ１がオフであり、１段目サブアナログデジタル変換器ＡＤＣ１は量子化が完了しサンプリング容量Ｃｓ１から切り離され、１段目サブアナログデジタル変換器ＡＤＣ１の残差がサンプリング容量Ｃｓ１に保持され、スイッチｃｌｋ６とｃｌｋ７がオンであり、スイッチｃｌｋ５とｃｌｋ８がオフであり、残差は段間利得増幅器Ｇにより増幅されて２段目サブアナログデジタル変換器ＡＤＣ２２にサンプリングされ量子化される。

【0080】

第４の段階（リセット段階であり、図１０におけるクロック周期Ｔ２のスタート位置から開始する）において、スイッチｃｌｋ２がオンであり、スイッチｃｌｋ１、ｃｌｋ３、ｃｌｋ４がオフであり、１段目サブアナログデジタル変換器ＡＤＣ１とサンプリング容量Ｃｓ２が同時に信号のサンプリングを行い、段間利得増幅器Ｇがリセットを行い、スイッチｃｌｋ６、ｃｌｋ８、ｃｌｋ５、ｃｌｋ７がオフである。

【0081】

第５の段階（増幅段階）において、スイッチｃｌｋ２とｃｌｋ３がオンであり、スイッチｃｌｋ１とｃｌｋ４がオフであり、１段目サブアナログデジタル変換器ＡＤＣ１とサンプリング容量Ｃｓ２が同時に信号の保持を完了し、１段目サブアナログデジタル変換器ＡＤＣ１は信号保持の過程で量子化を行い、スイッチｃｌｋ５とｃｌｋ８がオンであり、スイッチｃｌｋ６とｃｌｋ７がオフであり、残差は段間利得増幅器Ｇにより増幅されて２段目サブアナログデジタル変換器ＡＤＣ２１にサンプリングされ量子化される。

【0082】

第６の段階（保持段階）において、スイッチｃｌｋ３がオンであり、スイッチｃｌｋ１、ｃｌｋ２、ｃｌｋ４がオフであり、１段目サブアナログデジタル変換器ＡＤＣ１は量子化が完了しサンプリング容量Ｃｓ２から切り離され、１段目サブアナログデジタル変換器ＡＤＣ１の残差がサンプリング容量Ｃｓ２に保持され、スイッチｃｌｋ５とｃｌｋ８がオンであり、スイッチｃｌｋ６とｃｌｋ７がオフであり、残差は段間利得増幅器Ｇにより引き続き増幅されて２段目サブアナログデジタル変換器ＡＤＣ２１にサンプリングされ量子化される。

【0083】

この６つの段階は、段間利得増幅器のサンプリングフェーズと増幅フェーズの周期的なインターリーブ、および２段目サブアナログデジタル変換器のインターリーブ多重化を実現するように周期的に繰り返される。上記の６つの段階は周期的に繰り返されるため、上記のいずれかの段階をスタート段階としてもよいことが理解される。例えば、上記の段階２、段階３、段階４、段階５、段階６、段階１を順次行うことを１サイクル単位としてもよい。

【0084】

実施例３
本実施例において、アナログデジタル変換器はＮ個のアナログデジタル変換チャネルを有する。

【0085】

Ｎ個のアナログデジタル変換チャネルがフェーズインターリーブおよび分割タイムインターリーブを行う場合、１番目のクロック周期において、１番目のアナログデジタル変換チャネルの残差の増幅を行うと同時に、２番目のアナログデジタル変換チャネルのサンプリングおよび量子化を行い、２番目のクロック周期において、２番目のアナログデジタル変換チャネルの残差の増幅を行うと同時に、３番目のアナログデジタル変換チャネルのサンプリングおよび量子化を行い、Ｎ－１番目のクロック周期において、Ｎ－１番目のチャネルの残差の増幅を行うと同時に、Ｎ番目のチャネルのサンプリングおよび量子化を行い、このように繰り返す。

【0086】

実施例４
本実施例において、アナログデジタル変換器はＮ個のアナログデジタル変換チャネルを有する。

【0087】

Ｎ個のチャネルがフェーズインターリーブおよび分割タイムインターリーブを行う場合、１番目のクロック周期において、１番目のチャネルの残差の増幅を行うと同時に、ｌ＋１番目のチャネルのサンプリングおよび量子化を行い、２番目のクロック周期において、２番目のチャネルの残差の増幅を行うと同時に、ｌ＋２番目のチャネルのサンプリングおよび量子化を行い、Ｎ－１番目のクロック周期において、Ｎ－１番目のチャネルの残差の増幅を行うと同時に、ｌ－１番目のチャネルのサンプリングおよび量子化を行い、このように繰り返す（ここで、ｌは０より大きくＮより小さい整数である）。

【0088】

当業者は、上記に開示されている方法のステップの全て又はいくつかのステップ、システム、装置の機能モジュール／ユニットが、ソフトウェア、ファームウェア、ハードウェア、及びそれらの適切な組み合わせとして実施され得ることを理解するであろう。ハードウェア実施形態において、上記の説明で言及された機能モジュール／ユニット間の区分は、必ずしも物理的構成要素の区分に対応しない。例えば、１つの物理的構成要素は、複数の機能を有してもよく、或いは１つの機能又はステップは、いくつかの物理的構成要素によって協働して実行されてもよい。いくつかの物理的構成要素又は全ての物理的構成要素は、中央プロセッサ、デジタル信号プロセッサ、若しくはマイクロプロセッサなどのプロセッサによって実行されるソフトウェアとして実施されてもよく、又はハードウェアとして実施されてもよく、又は専用集積回路などの集積回路として実施されてもよい。このようなソフトウェアは、コンピュータ記憶媒体（又は非一時的媒体）及び通信媒体（又は一時的媒体）を含み得るコンピュータ可読媒体上に配置されてもよい。当業者によく知られているように、コンピュータ記憶媒体という用語は、コンピュータ可読命令、データ構造、プログラムモジュール、又は他のデータなどの情報を記憶するための任意の方法又は技術で実施される揮発性及び不揮発性、取り外し可能及び取り外し不可能な媒体を含む。コンピュータ記憶媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリ又は他のメモリ技術、ＣＤ－ＲＯＭ、デジタル多用途ディスク（ＤＶＤ）又は他の光ディスクストレージ、磁気カセット、磁気テープ、磁気ディスクストレージ又は他の磁気ストレージデバイス、又は所望の情報を記憶するために使用され得、コンピュータによってアクセスされ得る任意の他の媒体を含むが、これらに限定されない。また、通信媒体は、一般に、コンピュータ可読命令、データ構造、プログラムモジュール、又は搬送波若しくは他の伝送機構などの変調データ信号内の他のデータを含み、任意の情報配信媒体を含み得ることが当業者に知られている。

【0089】

本明細書において例示的な実施例が開示されており、具体的な用語が用いられているが、それらは、一般的な例示的な意味でのみ用いられており、一般的な例示的な意味でのみ解釈されるべきであり、限定を目的としたものではない。いくつかの例では、特定の実施例に関連して説明される特徴、特性、及び／又は要素は、特に明記しない限り、単独で使用されてもよく、又は他の実施例に関連して説明される特徴、特性、及び／又は要素と組み合わせて用いられてもよいことは、当業者に明らかであろう。よって、添付の特許請求の範囲に記載された本開示の範囲から逸脱することなく、様々な形態及び詳細における変更が行われ得ることを当業者は理解するであろう。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【国際調査報告】