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特表2024-533939ニューラルメモリ重みデータをアナログ形式又はデジタル形式で記憶するように構成可能なハイブリッドメモリシステム
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-09-18
(54)【発明の名称】ニューラルメモリ重みデータをアナログ形式又はデジタル形式で記憶するように構成可能なハイブリッドメモリシステム
(51)【国際特許分類】
G11C 11/56 20060101AFI20240910BHJP
G11C 11/54 20060101ALI20240910BHJP
G11C 7/16 20060101ALI20240910BHJP
G06N 3/065 20230101ALI20240910BHJP
G06N 3/063 20230101ALI20240910BHJP
H10N 70/00 20230101ALI20240910BHJP
H10N 99/00 20230101ALI20240910BHJP
H10B 63/10 20230101ALI20240910BHJP
H10B 63/00 20230101ALI20240910BHJP
H01L 21/336 20060101ALI20240910BHJP
H10B 41/30 20230101ALI20240910BHJP
H10B 41/35 20230101ALI20240910BHJP
H10B 51/30 20230101ALI20240910BHJP
H10B 20/25 20230101ALI20240910BHJP
G06G 7/60 20060101ALI20240910BHJP
G06F 12/00 20060101ALI20240910BHJP
【ＦＩ】
G11C11/56 220
G11C11/54
G11C7/16
G06N3/065
G06N3/063
H10N70/00 A
H10N70/00 Z
H10N99/00
H10B63/10
H10B63/00
H01L29/78 371
H10B41/30
H10B41/35
H10B51/30
H10B20/25
G06G7/60
G06F12/00 597U
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2024502137
(86)(22)【出願日】2021-11-13
(85)【翻訳文提出日】2024-03-13
(86)【国際出願番号】 US2021059286
(87)【国際公開番号】W WO2023018432
(87)【国際公開日】2023-02-16
(31)【優先権主張番号】63/232,149
(32)【優先日】2021-08-11
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】17/519,241
(32)【優先日】2021-11-04
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】500147506
【氏名又は名称】シリコン ストーリッジ テクノロージー インコーポレイテッド
【氏名又は名称原語表記】ＳＩＬＩＣＯＮ ＳＴＯＲＡＧＥ ＴＥＣＨＮＯＬＯＧＹ， ＩＮＣ．
(74)【代理人】
【識別番号】110000626
【氏名又は名称】弁理士法人英知国際特許商標事務所
(72)【発明者】
【氏名】トラン、ヒュー バン
【テーマコード（参考）】
5B160
5B225
5F083
5F101
【Ｆターム（参考）】
5B160AA20
5B160AC15
5B160MM18
5B225BA01
5B225BA02
5B225BA03
5B225BA05
5B225BA06
5B225BA08
5B225CA07
5B225DA09
5B225EC03
5B225ED04
5B225FA01
5B225FA06
5B225FA07
5F083CR15
5F083EP02
5F083EP18
5F083EP24
5F083ER02
5F083ER09
5F083ER13
5F083ER17
5F083ER18
5F083FR05
5F083FZ10
5F083JA04
5F083JA19
5F083KA01
5F083KA05
5F083KA11
5F101BA01
5F101BA45
5F101BB04
5F101BC02
5F101BC11
5F101BE02
5F101BE05
5F101BE06
(57)【要約】
ハイブリッドメモリシステムの多数の実施形態が、開示されている。ハイブリッドメモリは、アナログニューラルメモリシステムで使用される場合にはアナログ形式で、又はデジタルニューラルメモリシステムで使用される場合にはデジタル形式で、重みデータをアレイに記憶することができる。入力回路及び出力回路は、両方の形式の重みデータをサポートすることができる。
【選択図】図３５Ａ
【選択図】図３５Ａ
【特許請求の範囲】
【請求項1】
システムであって、複数の行及び複数の列に配置された複数の不揮発性メモリセルのアレイと、
前記アレイに入力を提供するために、前記アレイに結合された構成可能な入力回路と、
前記アレイから受信された出力を提供するために、前記アレイに結合された構成可能な出力回路と、を備え、
第１のモードでは、前記構成可能な入力回路及び前記構成可能な出力回路は、前記アレイからデジタルデータを取得し、
第２のモードでは、前記構成可能な入力回路及び前記構成可能な出力回路は、前記アレイからアナログデータを取得する、システム。
【請求項2】
前記デジタルデータはデジタル重みデータを含み、前記アナログデータはアナログ重みデータを含む、請求項１に記載のシステム。
【請求項3】
前記構成可能な入力回路は、前記第１のモード中に使用するための行レジスタ及びデジタル－アナログ変換器ブロックと、
前記第２のモード中に使用するための行デコーダブロックと、を備える、請求項１に記載のシステム。
【請求項4】
前記構成可能な出力回路は、前記第１のモード中に使用するための電流－電圧変換器及びアナログ－デジタル変換器ブロックと、
前記第２のモード中に使用するためのマルチステートセンス増幅器ブロックと、を備える、請求項３に記載のシステム。
【請求項5】
前記構成可能な出力回路は、前記第１のモード中に使用するための電流－電圧変換器及びアナログ－デジタル変換器ブロックと、
前記第２のモード中に使用するためのマルチステートセンス増幅器ブロックと、を備える、請求項１に記載のシステム。
【請求項6】
前記不揮発性メモリセルは積層ゲートフラッシュメモリセルである、請求項１に記載のシステム。
【請求項7】
前記不揮発性メモリセルはスプリットゲートフラッシュメモリセルである、請求項１に記載のシステム。
【請求項8】
前記システムはアナログニューラルメモリシステムである、請求項１に記載のシステム。
【請求項9】
システムであって、複数の行及び複数の列に配置された複数の不揮発性メモリセルのアレイと、
前記アレイに入力を提供するために、前記アレイに結合された入力回路と、
前記アレイから受信された出力を提供するために、前記アレイに結合された出力回路と、を備え、
前記入力回路は、第１のモードで前記アレイにデジタル入力を提供することができ、又は第２のモードで前記アレイにアナログ入力を提供することができる、システム。
【請求項10】
前記第１のモードでは、前記出力回路は、前記アレイからデジタルデータを取得する、請求項９に記載のシステム。
【請求項11】
前記デジタルデータはデジタル重みデータを含む、請求項１０に記載のシステム。
【請求項12】
前記第２のモードでは、前記出力回路は前記アレイからアナログデータを取得する、請求項１０に記載のシステム。
【請求項13】
前記アナログデータはアナログ重みデータを含む、請求項１２に記載のシステム。
【請求項14】
前記入力回路は、前記第１のモード中に使用するための行レジスタ及びデジタル－アナログ変換器ブロックと、
前記第２のモード中に使用するための行デコーダブロックと、を備える、請求項９に記載のシステム。
【請求項15】
前記出力回路は、前記第１のモード中に使用するための電流－電圧変換器及びアナログ－デジタル変換器ブロックと、
前記第２のモード中に使用するためのマルチステートセンス増幅器ブロックと、を備える、請求項１４に記載のシステム。
【請求項16】
前記出力回路は、前記第１のモード中に使用するための電流－電圧変換器及びアナログ－デジタル変換器ブロックと、
前記第２のモード中に使用するためのマルチステートセンス増幅器ブロックと、を備える、請求項９に記載のシステム。
【請求項17】
前記不揮発性メモリセルは積層ゲートフラッシュメモリセルである、請求項９に記載のシステム。
【請求項18】
前記不揮発性メモリセルはスプリットゲートフラッシュメモリセルである、請求項９に記載のシステム。
【請求項19】
前記システムはアナログニューラルメモリシステムである、請求項９に記載のシステム。
【請求項20】
システムであって、複数の行及び複数の列に配置された複数の不揮発性メモリセルのアレイと、
前記アレイに入力を提供するために、前記アレイに結合された入力回路と、
前記アレイから受信された出力を提供するために、前記アレイに結合された出力回路と、を備え、
前記出力回路は、第１のモードで前記アレイからのデジタルビット出力を提供することができ、又は第２のモードで前記アレイからのアナログ出力を提供することができる、システム。
【請求項21】
前記入力回路は、前記第１のモード中に使用するための行レジスタ及びデジタル－アナログ変換器ブロックと、
前記第２のモード中に使用するための行デコーダブロックと、を備える、請求項２０に記載のシステム。
【請求項22】
前記出力回路は、前記第１のモード中に使用するための電流－電圧変換器及びアナログ－デジタル変換器ブロックと、
前記第２のモード中に使用するためのマルチステートセンス増幅器ブロックと、を備える、請求項２１に記載のシステム。
【請求項23】
前記出力回路は、前記第１のモード中に使用するための電流－電圧変換器及びアナログ－デジタル変換器ブロックと、
前記第２のモード中に使用するためのマルチステートセンス増幅器ブロックと、を備える、請求項２０に記載のシステム。
【請求項24】
前記不揮発性メモリセルは積層ゲートフラッシュメモリセルである、請求項２０に記載のシステム。
【請求項25】
前記不揮発性メモリセルはスプリットゲートフラッシュメモリセルである、請求項１７に記載のシステム。
【請求項26】
前記システムはアナログニューラルメモリシステムである、請求項１７に記載のシステム。
【請求項27】
再構成可能な出力ブロックであって、非反転入力、反転入力、及び出力を備える演算増幅器であって、前記非反転入力が、基準電圧を受け取る、演算増幅器と、
選択されたメモリセル及び前記反転入力に結合され、前記出力に応答して論理によって制御される可変電流源と、を備える、構成可能な出力ブロック。
【請求項28】
前記選択されたメモリセルは積層ゲートフラッシュメモリセルである、請求項２７に記載の出力ブロック。
【請求項29】
前記選択されたメモリセルはスプリットゲートフラッシュメモリセルである、請求項２７に記載の出力ブロック。
【請求項30】
前記システムはアナログニューラルメモリシステムである、請求項２７に記載のシステム。
【請求項31】
再構成可能な出力ブロックであって、記憶されたデジタルデータに対して動作するように構成可能であり、記憶されたアナログデータに対して動作するように構成可能である出力回路を備える、再構成可能な出力ブロック。
【請求項32】
前記デジタルデータはデジタル重みデータを含み、前記アナログデータはアナログ重みデータを含む、請求項３１に記載のシステム。
【請求項33】
前記選択されたメモリセルは積層ゲートフラッシュメモリセルである、請求項３１に記載の出力ブロック。
【請求項34】
前記選択されたメモリセルはスプリットゲートフラッシュメモリセルである、請求項３１に記載の出力ブロック。
【請求項35】
前記システムは、アナログニューラルメモリシステムである、請求項３１に記載のシステム。
【請求項36】
再構成可能な入力ブロックであって、デジタルデータを記憶し、取り出すように構成可能であり、アナログデータを記憶し、取り出すように構成可能である入力回路を備える、再構成可能な入力ブロック。
【請求項37】
前記デジタルデータはデジタル重みデータを含み、前記アナログデータはアナログ重みデータを含む、請求項３６に記載のシステム。
【請求項38】
前記選択されたメモリセルは積層ゲートフラッシュメモリセルである、請求項３６に記載の出力ブロック。
【請求項39】
前記選択されたメモリセルはスプリットゲートフラッシュメモリセルである、請求項３６に記載の出力ブロック。
【請求項40】
前記システムはアナログニューラルメモリシステムである、請求項３６に記載のシステム。
【発明の詳細な説明】
【技術分野】
【0001】
（優先権の主張）
本出願は、２０２１年８月１１日に出願された「Ｈｙｂｒｉｄ Ｍｅｍｏｒｙ Ｓｙｓｔｅｍ Ｃｏｎｆｉｇｕｒａｂｌｅ ｔｏ Ｓｔｏｒｅ Ｎｅｕｒａｌ Ｍｅｍｏｒｙ Ｗｅｉｇｈｔ Ｄａｔａ ｉｎ Ａｎａｌｏｇ Ｆｏｒｍ ｏｒ Ｄｉｇｉｔａｌ Ｆｏｒｍ」と題する米国仮出願第６３／２３２，１４９号、及び２０２１年１１月４日に出願された「Ｈｙｂｒｉｄ Ｍｅｍｏｒｙ Ｓｙｓｔｅｍ Ｃｏｎｆｉｇｕｒａｂｌｅ ｔｏ Ｓｔｏｒｅ Ｎｅｕｒａｌ Ｍｅｍｏｒｙ Ｗｅｉｇｈｔ Ｄａｔａ ｉｎ Ａｎａｌｏｇ Ｆｏｒｍ ｏｒ Ｄｉｇｉｔａｌ Ｆｏｒｍ」と題する米国特許出願第１７／５１９，２４１号の優先権を主張する。
本出願は、２０２１年８月１１日に出願された「Ｈｙｂｒｉｄ Ｍｅｍｏｒｙ Ｓｙｓｔｅｍ Ｃｏｎｆｉｇｕｒａｂｌｅ ｔｏ Ｓｔｏｒｅ Ｎｅｕｒａｌ Ｍｅｍｏｒｙ Ｗｅｉｇｈｔ Ｄａｔａ ｉｎ Ａｎａｌｏｇ Ｆｏｒｍ ｏｒ Ｄｉｇｉｔａｌ Ｆｏｒｍ」と題する米国仮出願第６３／２３２，１４９号、及び２０２１年１１月４日に出願された「Ｈｙｂｒｉｄ Ｍｅｍｏｒｙ Ｓｙｓｔｅｍ Ｃｏｎｆｉｇｕｒａｂｌｅ ｔｏ Ｓｔｏｒｅ Ｎｅｕｒａｌ Ｍｅｍｏｒｙ Ｗｅｉｇｈｔ Ｄａｔａ ｉｎ Ａｎａｌｏｇ Ｆｏｒｍ ｏｒ Ｄｉｇｉｔａｌ Ｆｏｒｍ」と題する米国特許出願第１７／５１９，２４１号の優先権を主張する。
【0002】
（発明の分野）
ハイブリッドメモリシステムの多数の実施形態が、開示されている。ハイブリッドメモリは、アナログニューラルメモリシステムで使用される場合にはアナログ形式で、又はデジタルニューラルメモリシステムで使用される場合にはデジタル形式で、重みデータをアレイに記憶することができる。入力回路及び出力回路は、両方の形式の重みデータをサポートすることができる。
ハイブリッドメモリシステムの多数の実施形態が、開示されている。ハイブリッドメモリは、アナログニューラルメモリシステムで使用される場合にはアナログ形式で、又はデジタルニューラルメモリシステムで使用される場合にはデジタル形式で、重みデータをアレイに記憶することができる。入力回路及び出力回路は、両方の形式の重みデータをサポートすることができる。
【背景技術】
【0003】
人工ニューラルネットワークは、生物学的ニューラルネットワーク（動物の中枢神経系、特に脳）を模倣しており、多数の入力に依存し得、かつ、一般的に未知である関数を推定する又は近似するために使用される。人工ニューラルネットワークは、概して、お互いの間でメッセージを交換する相互接続した「ニューロン」の層を含む。
【0004】
図１は人工ニューラルネットワークを示しており、図中、円は、入力又はニューロンの層を例解する。接続（シナプスと呼ばれる）は、矢印によって表され、経験に基づいてチューニングされ得る数値の重みを有する。これにより、ニューラルネットワークは入力に適応し、学習可能になる。典型的には、ニューラルネットワークは、複数の入力の層を含む。典型的には、１つ以上のニューロンの中間層、及びニューラルネットワークの出力を提供するニューロンの出力層が存在する。各レベルでニューロンは、シナプスから受信したデータに基づいて個々に又は集合的に決定を行う。
【0005】
高性能情報処理用の人工ニューラルネットワークの開発における主要な課題のうちの１つは、適切なハードウェア技術の欠如である。実際には、実用ニューラルネットワークは、非常に多数のシナプスに依拠しており、これによりニューロン間の高い接続性、すなわち、非常に高度な計算処理の並列化が可能となる。原理的には、このような複雑性は、デジタルスーパーコンピュータ又は専用グラフィックプロセッシングユニットクラスタによって実現が可能である。しかしながら、高コストに加え、これらのアプローチはまた、生物学的ネットワークが主として低精度のアナログ計算を実施するので、はるかに少ないエネルギーしか消費しないのと比較して、エネルギー効率が劣っていることに悩まされている。人工ニューラルネットワークにはＣＭＯＳアナログ回路が使用されてきたが、ほとんどのＣＭＯＳ実装シナプスは、多数のニューロン及びシナプスを前提とすると、嵩高過ぎている。
【0006】
出願人は以前に、参照により組み込まれる米国特許出願第１５／５９４，４３９号において、シナプスとして１つ以上の不揮発性メモリアレイを利用する人工（アナログ）ニューラルネットワークを開示した。不揮発性メモリアレイは、アナログニューラルメモリとして動作する。ニューラルネットワークデバイスは、第１の複数の入力を受け取って、それから第１の複数の出力を生成するように構成された第１の複数のシナプス、及び第１の複数の出力を受け取るように構成された第１の複数のニューロンを含む。第１の複数のシナプスは複数のメモリセルを含み、メモリセルの各々は、半導体基板内に形成された、間にチャネル領域が延在する離間したソース領域及びドレイン領域と、チャネル領域の第１の部分の上方に絶縁されて配設される浮遊ゲートと、チャネル領域の第２の部分の上方に絶縁されて配設される非浮遊ゲートと、を含む。複数のメモリセルの各々は、浮遊ゲートの多くの電子に対応する重み値を記憶するように構成されている。複数のメモリセルは、第１の複数の入力に、記憶された重み値を乗算することによって、第１の複数の出力を生成するように構成される。
＜不揮発性メモリセル＞
＜不揮発性メモリセル＞
【0007】
不揮発性メモリは、周知である。例えば、参照により本明細書に組み込まれる、米国特許第５，０２９，１３０号（「’１３０号特許」）は、フラッシュメモリセルの一種である、スプリットゲート不揮発性メモリセルのアレイを開示する。このようなメモリセル２１０を図２に示す。各メモリセル２１０は、半導体基板１２内に形成されたソース領域１４及びドレイン領域１６を含み、ソース領域１４とドレイン領域１６との間にはチャネル領域１８がある。浮遊ゲート２０は、チャネル領域１８の第１の部分の上方に形成され（並びに、チャネル領域１８の第１の部分の導電性を制御して）、それから、かつソース領域１４の一部分の上方に絶縁される。ワード線端子２２（典型的には、ワード線に結合される）は、チャネル領域１８の第２の部分の上方に配設され、それから絶縁される（並びに、チャネル領域１８の第２の部分の導電性を制御する）第１の部分と、浮遊ゲート２０の上方で上に延在する第２の部分と、を有する。浮遊ゲート２０及びワード線端子２２は、ゲート酸化物によって基板１２から絶縁される。ビット線２４はドレイン領域１６に結合される。
【0008】
ワード線端子２２に高圧正電圧を加えることによって、メモリセル２１０に対して消去が行われ（電子が浮遊ゲートから除去される）、これによって、浮遊ゲート２０の電子は、浮遊ゲート２０からワード線端子２２までそれらの間にある絶縁体の中をファウラーノルドハイム（Fowler-Nordheim、ＦＮ）トンネリングを介して通過する。
【0009】
メモリセル２１０は、ワード線端子２２に正電圧、及びソース領域１４に正電圧を加えることによって、ホットエレクトロンによるソースサイド注入（source side injection、ＳＳＩ）によって、プログラムされる（ここで、電子が浮遊ゲートに加えられる）。電子流は、ドレイン領域１６からソース領域１４に向かって流れる。電子は加速し、ワード線端子２２と浮遊ゲート２０との間の間隙に達すると、発熱する。熱せられた電子の一部は、浮遊ゲート２０からの静電引力に起因して、浮遊ゲート２０にゲート酸化物を介して注入される。
【0010】
メモリセル２１０は、ドレイン領域１６及びワード線端子２２に正の読み出し電圧を加える（ワード線端子の下方のチャネル領域１８の部分をオンにする）ことによって、読み出される。浮遊ゲート２０が正に帯電する（すなわち、電子を消去する）と、浮遊ゲート２０の下方のチャネル領域１８の部分も同様にオンになり、電流はチャネル領域１８を流れ、これは、消去された状態つまり「１」の状態として検知される。浮遊ゲート２０が負に帯電する（すなわち、電子でプログラムされる）と、浮遊ゲート２０の下方のチャネル領域の部分はほとんど又は完全にオフになり、電流はチャネル領域１８を流れず（又はほとんど流れず）、これは、プログラムされた状態つまり「０」の状態として検知される。
【0011】
【0012】
他の種類のフラッシュメモリセルである、他のスプリットゲート型メモリセル構成も知られている。例えば、図３は、ソース領域１４と、ドレイン領域１６と、チャネル領域１８の第１の部分の上方にある浮遊ゲート２０と、チャネル領域１８の第２の部分の上方にある選択ゲート２２（典型的には、ワード線、ＷＬ、に結合される）と、浮遊ゲート２０の上方にある制御ゲート２８と、ソース領域１４の上方にある消去ゲート３０と、を含む４ゲートメモリセル３１０を示す。この構成は、あらゆる目的のため参照により本明細書に組み込まれる、米国特許第６，７４７，３１０号に記載されている。ここで、全てのゲートは、浮遊ゲート２０を除いて、非浮遊ゲートであり、つまり、それらは電圧源に電気的に接続される又は接続可能である。プログラミングは、熱せられた電子がチャネル領域１８から浮遊ゲート２０にその電子自体を注入することによって実行される。消去は、電子が浮遊ゲート２０から消去ゲート３０へトンネリングすることによって実行される。
【0013】
【0014】
図４は、別の種類のフラッシュメモリセルである、３ゲートメモリセル４１０を示す。メモリセル４１０は、メモリセル４１０が別個の制御ゲートを有しないことを除いて、図３のメモリセル３１０と同一である。（消去ゲートの使用を通じて消去が起こる）消去動作及び読み出し動作は、制御ゲートバイアスが適用されないことを除いて、図３のものと同様である。プログラミング動作もまた、制御ゲートバイアスなしで行われるため、結果として、プログラム動作中は、制御ゲートバイアスの不足を補償するため、より高い電圧がソース線に適用されなければならない。
【0015】
【0016】
図５は、別の種類のフラッシュメモリセルである、積層ゲートメモリセル５１０を示す。メモリセル５１０は、浮遊ゲート２０がチャネル領域１８全体の上方に延在し、制御ゲート２２（ここでワード線に結合される）が絶縁層（図示せず）によって分離されて浮遊ゲート２０の上方に延在することを除いて、図２のメモリセル２１０と同様である。消去は、ＦＧから基板への電子のＦＮトンネリングによって行われ、プログラミングは、チャネル１８とドレイン領域１６との間の領域でのチャネルホットエレクトロン（channel hot electron、ＣＨＥ）注入によって、ソース領域１４からドレイン領域１６に向かって流れる電子によって、及びより高い制御ゲート電圧を有するメモリセル２１０の読み出し動作と同様である読み出し動作によって行われる。
【0017】
【0018】
本明細書に記載される方法及び手段は、限定されないが、ＦＩＮＦＥＴスプリットゲートフラッシュ又はスタックゲートフラッシュメモリ、ＮＡＮＤフラッシュ、ＳＯＮＯＳ（silicon-oxide-nitride-oxide-silicon、ケイ素－酸化物－窒化物－酸化物－ケイ素、窒化物中の電荷トラップ）、ＭＯＮＯＳ（metal-oxide-nitride-oxide-silicon、金属－酸化物－窒化物－酸化物－ケイ素、窒化物中の金属電荷トラップ）、ＲｅＲＡＭ（resistive ram、抵抗変化型メモリ）、ＰＣＭ（phase change memory、相変化メモリ）、ＭＲＡＭ（ferroelectric ram、磁気抵抗メモリ）、ＦｅＲＡＭ（ferroelectric ram、強誘電体メモリ）、ＣＴ（charge trap、電荷トラップ）メモリ、ＣＮ（carbon-tube、カーボンチューブ）メモリ、ＯＴＰ（one time programmable、バイレベル又はマルチレベルの１回のみのプログラムが可能）及びＣｅＲＡＭ（correlated electron ram、強相関電子メモリ）などの他の不揮発性メモリ技術に適用され得る。
【0019】
上記の人工ニューラルネットワークにおける不揮発性メモリセルの種類のうちの１つを含むメモリアレイを利用するために、２つの修正が行われる。第１に、以下に更に説明されるように、アレイ内の他のメモリセルのメモリ状態に悪影響を与えずに各メモリセルを個々にプログラム、消去、及び読み出しすることができるように線を構成する。第２に、メモリセルの連続（アナログ）プログラミングを提供する。
【0020】
具体的には、アレイ内の各メモリセルのメモリ状態（すなわち、浮遊ゲートの電荷）は、完全に消去された状態から完全にプログラムされた状態へ、独立して、かつ他のメモリセルの最小の妨害で、連続的に変えられ得る。別の実施形態では、アレイ内の各メモリセルのメモリ状態（すなわち、浮遊ゲートの電荷）を、完全にプログラムされた状態から完全に消去された状態へ、及び逆もまた同様に、独立して、かつ他のメモリセルの最小の妨害で、連続的に変えることができる。これは、セル記憶がアナログであるか、又は多数の不連続値（１６個又は６４個の異なる値など）のうちの１つを最低限記憶することができることを意味し、これにより、メモリアレイ内の全てのセルが非常に精密に、かつ個々にチューニングすることが可能となり、また、メモリアレイを、記憶に対して理想的にし、ニューラルネットワークのシナプシスの重みへ微細チューニング調整を行う。
＜不揮発性メモリセルアレイを使用するニューラルネットワーク＞
＜不揮発性メモリセルアレイを使用するニューラルネットワーク＞
【0021】
図６は、本実施形態の不揮発性メモリアレイを利用するニューラルネットワークの非限定例を概念的に例解する。この例は、顔認識アプリケーション用に不揮発性メモリアレイニューラルネットワークを使用するが、不揮発性メモリアレイベースのニューラルネットワークを使用して他の適切なアプリケーションを実装することもできる。
【0022】
Ｓ０は入力層であり、この例では、５ビット精度の３２×３２ピクセルＲＧＢ画像である（すなわち、各色Ｒ、Ｇ、及びＢにつき１つずつで３つの３２×３２ピクセルアレイであり、各ピクセルは５ビット精度である）。入力層Ｓ０から層Ｃ１に行くシナプスＣＢ１は、一部のインスタンスには異なる重みのセットを適用し、他のインスタンスには共有の重みを適用し、入力画像を３×３ピクセルの重なり合うフィルタ（カーネル）でスキャンし、１ピクセル（又はモデルによっては２ピクセル以上）ずつフィルタをシフトする。具体的には、画像の３×３部分における９ピクセルの値（すなわち、フィルタ又はカーネルと称される）は、シナプスＣＢ１に提供され、そこで、これらの９個の入力値に適切な重みを乗算し、その乗算の出力を合計後、単一の出力値が決定され、層Ｃ１の特徴マップのうちの１つのピクセルを生成するためにＣＢ１の第１のシナプスによって与えられる。３×３フィルタは次に、入力層Ｓ０内で右側に１ピクセルだけシフトされ（すなわち、３ピクセルの列を右側に追加し、左側で３ピクセルの列をドロップする）、これにより、この新しく位置づけられたフィルタの９ピクセル値はシナプスＣＢ１に提供され、そこでそれらに上記と同じ重みを乗算し、関連するシナプスによって第２の単一の出力値を決定する。このプロセスを、３×３フィルタが入力層Ｓ０の３２×３２ピクセル画像全体にわたって３色全て及び全てのビット（精度値）についてスキャンするまで続ける。プロセスは次に、層Ｃ１の特徴マップ全てが計算されるまで、異なる重みのセットを使用して繰り返されて、層Ｃ１の異なる特徴マップを生成する。
【0023】
本例では、層Ｃ１において、各々３０×３０ピクセルを有する１６個の特徴マップが存在する。各ピクセルは、入力とカーネルとの乗算から抽出された新しい特徴ピクセルであり、したがって、各特徴マップは、二次元アレイであり、したがってこの例では、層Ｃ１は、二次元アレイの１６層を構成する（本明細書で言及される層及びアレイは、必ずしも物理的関係ではなく論理的な関係であり、すなわち、アレイは必ずしも物理的な二次元アレイに配向されないことに留意されたい）。層Ｃ１内の１６個の特徴マップの各々は、フィルタスキャンに適用される異なるシナプス重みのセット１６個のうちの１つによって生成される。Ｃ１特徴マップは全て、境界同定など、同じ画像特徴の異なる態様を対象とすることができる。例えば、第１のマップ（この第１のマップを生成するために使用される全てのスキャンに共有される第１の重みセットを使用して生成される）は、円形エッジを識別することができ、第２のマップ（第１の重みセットと異なる第２の重みセットを使用して生成される）は、長方形エッジ又はある特定の特徴のアスペクト比などを識別することができる。
【0024】
層Ｃ１から層Ｓ１へ行く前には、各特徴マップ内の重なり合わずに連続する２×２領域からの値をプールする活性化関数Ｐ１（プーリング）が適用される。プーリング関数Ｐ１の目的は、近隣の位置を平均すること（又はｍａｘ関数を使用することも可能である）、例えばエッジ位置の依存性を低減すること、及び次の段階に行く前にデータサイズを低減することである。層Ｓ１において、１６個の１５×１５特徴マップ（すなわち、各々１５×１５ピクセルの異なるアレイ１６個）が存在する。層Ｓ１から層Ｃ２に行くシナプスＣＢ２は、層Ｓ１内のマップを４×４フィルタにより１ピクセルのフィルタシフトでスキャンする。層Ｃ２において、２２個の１２×１２特徴マップが存在する。層Ｃ２から層Ｓ２へ行く前には、各特徴マップ内の重なり合わずに連続する２×２領域からの値をプールする活性化関数Ｐ２（プーリング）が適用される。層Ｓ２において、２２個の６×６特徴マップが存在する。層Ｓ２から層Ｃ３へ行くシナプスＣＢ３では活性化関数（プーリング）が適用され、ここで層Ｃ３内の全てのニューロンは、ＣＢ３のそれぞれのシナプスを介して層Ｓ２内の全てのマップに接続する。層Ｃ３において、６４個のニューロンが存在する。層Ｃ３から出力層Ｓ３へと行くシナプスＣＢ４は、Ｃ３をＳ３に完全に接続する、すなわち、層Ｃ３内の全てのニューロンは、層Ｓ３内の全てのニューロンに接続される。Ｓ３における出力は、１０個のニューロンを含み、ここで出力が最も高いニューロンが、クラスを決定する。この出力は、例えば、元の画像の内容の同定又は分類（クラス分け）を示すことができる。
【0025】
シナプスの各層は、不揮発性メモリセルのアレイ又はアレイの一部分を使用して実装される。
【0026】
図７は、その目的のために使用可能なアレイのブロック図である。ベクトルマトリックス乗算（Vector-by-matrix multiplication、ＶＭＭ）アレイ３２は、不揮発性メモリセルを含み、ある層と次の層との間のシナプス（図６のＣＢ１、ＣＢ２、ＣＢ３、及びＣＢ４など）として利用される。具体的には、ＶＭＭアレイ３２は、不揮発性メモリセルのアレイ３３、消去ゲート及びワード線ゲートデコーダ３４、制御ゲートデコーダ３５、ビット線デコーダ３６、並びにソース線デコーダ３７を含み、それらのデコーダは不揮発性メモリセルアレイ３３に対するそれぞれの入力をデコードする。ＶＭＭアレイ３２への入力は、消去ゲート及びワード線ゲートデコーダ３４から、又は制御ゲートデコーダ３５から行うことができる。この例におけるソース線デコーダ３７はまた、不揮発性メモリセルアレイ３３の出力をデコードする。代替的に、ビット線デコーダ３６が、不揮発性メモリセルアレイ３３の出力をデコードすることができる。
【0027】
不揮発性メモリセルアレイ３３は、２つの目的を果たす。第１に、不揮発性メモリセルアレイ３３は、ＶＭＭアレイ３２によって使用される重みを記憶する。第２に、不揮発性メモリセルアレイ３３は、不揮発性メモリセルアレイ３３に格納された重みを、入力に有効に乗算して、それらを出力線（ソース線又はビット線）ごとに加算して、出力を生成し、この出力は次の層への入力又は最後の層への入力になる。不揮発性メモリセルアレイ３３が乗算及び加算の関数を実行することで、別個の乗算及び加算の論理回路の必要性はなくなり、また、メモリ内の計算により電力効率も良い。
【0028】
不揮発性メモリセルアレイ３３の出力は、不揮発性メモリセルアレイ３３の出力を合計してその畳み込み用の単一の値を作成する、差動加算器（合計オペアンプ又は合計カレントミラーなど）３８に供給される。差動加算器３８は、正の重み及び負の重みの総和を実行するように配置される。
【0029】
差動加算器３８の合計された出力値は、次に出力を整流する活性化関数ブロック３９に供給される。活性化関数ブロック３９は、シグモイド、ｔａｎｈ、又はＲｅＬＵ関数を提供し得る。活性化関数ブロック３９の整流された出力値は、次の層（例えば図６のＣ１）として特徴マップの要素になり、次いで、次のシナプスに適用されて次の特徴マップ層又は最後の層を生成する。したがって、この例では、不揮発性メモリセルアレイ３３は、複数のシナプスを構成し（ニューロンの前の層から、又は画像データベースなどの入力層から、入力を受け取る）、合計オペアンプ３８及び活性化関数ブロック３９は、複数のニューロンを構成する。
【0030】
図７のＶＭＭアレイ３２への入力（ＷＬｘ、ＥＧｘ、ＣＧｘ、及び任意選択的にＢＬｘ及びＳＬｘ）は、アナログレベル、バイナリレベル、又はデジタルビット（この場合、ＤＡＣが、デジタルビットを適切な入力アナログレベルに変換するために提供される）であり得、出力は、アナログレベル、バイナリレベル、又はデジタルビットであり得る（この場合、出力ＡＤＣが、出力アナログレベルをデジタルビットに変換するために提供される）。
【0031】
図８は、図中でＶＭＭアレイ３２ａ、３２ｂ、３２ｃ、３２ｄ及び３２ｅとして標示されたＶＭＭアレイ３２の多数の層の使用を示すブロック図である。図８に示されるように、入力（Ｉｎｐｕｔｘで示される）は、デジタル－アナログ変換器３１によってデジタルからアナログに変換され、入力ＶＭＭアレイ３２ａに提供される。変換されたアナログ入力は、電圧又は電流であり得る。第１の層の入力Ｄ／Ａ変換は、入力ＶＭＭアレイ３２ａのマトリックス乗算器の適切なアナログレベルに入力Ｉｎｐｕｔｘをマッピングする関数又はＬＵＴ（look up table、ルックアップテーブル）を使用することによって行うことができる。入力変換はまた、外部アナログ入力を入力ＶＭＭアレイ３２ａへのマッピングされたアナログ入力に変換するために、アナログ－アナログ（analog to analog、Ａ／Ａ）変換器によって行うこともできる。
【0032】
入力ＶＭＭアレイ３２ａによって生成された出力は、次に、次のＶＭＭアレイ（隠しレベル１）３２ｂへの入力として提供され、次に入力ＶＭＭアレイ（隠しレベル２）３２ｃへの入力として提供される出力を生成する、などとなる。ＶＭＭアレイ３２の様々な層は、畳み込みニューラルネットワーク（convolutional neural network、ＣＮＮ）のシナプス及びニューロンの各層として機能する。各ＶＭＭアレイ３２ａ、３２ｂ、３２ｃ、３２ｄ及び３２ｅは、スタンドアローンの物理的不揮発性メモリアレイとすることができ、又は複数のＶＭＭアレイは、同じ物理的不揮発性メモリアレイの異なる部分を利用することができ、又は複数のＶＭＭアレイは、同じ物理的不揮発性メモリアレイの重なり合う部分を利用することができる。図８に示される例は、５つの層（３２ａ、３２ｂ、３２ｃ、３２ｄ、３２ｅ）、すなわち、１つの入力層（３２ａ）、２つの隠れ層（３２ｂ、３２ｃ）、及び２つの完全接続層（３２ｄ、３２ｅ）を含む。当業者であれば、これは単なる例示であり、代わりにシステムが２つを超える隠れ層及び２つを超える完全接続層を含み得ることを理解するであろう。
＜ベクトルマトリックス乗算（ＶＭＭ）アレイ＞
＜ベクトルマトリックス乗算（ＶＭＭ）アレイ＞
【0033】
図９は、図３に示されるメモリセル３１０に特に適しており、かつ入力層と次の層との間でシナプス及びニューロンの一部として利用される、ニューロンＶＭＭアレイ９００を示す。ＶＭＭアレイ９００は、不揮発性メモリセルのメモリアレイ９０１と、不揮発性基準メモリセルの基準アレイ９０２（アレイの頂部に位置する）と、を含む。代替的に、別の基準アレイが底部に位置することができる。
【0034】
ＶＭＭアレイ９００では、制御ゲート線９０３などの制御ゲート線が垂直方向に延びており（したがって、行方向の基準アレイ９０２が、制御ゲート線９０３に直交する）、消去ゲート線９０４などの消去ゲート線が水平方向に延びている。ここで、ＶＭＭアレイ９００への入力は、制御ゲート線（ＣＧ０、ＣＧ１、ＣＧ２、ＣＧ３）に提供され、ＶＭＭアレイ９００の出力は、ソース線（ＳＬ０、ＳＬ１）に現れる。一実施形態では、偶数行のみが使用され、別の実施形態では、奇数行のみが使用される。各ソース線（それぞれＳＬ０、ＳＬ１）の電流は、その特定のソース線に接続されたメモリセルからの全ての電流の合計関数を実行する。
【0035】
ニューラルネットワークについて本明細書に記載されるように、ＶＭＭアレイ９００の不揮発性メモリセル、すなわちＶＭＭアレイ９００のメモリセル３１０は、サブ閾値領域で動作するように構成されることが好ましい。
【0036】
本明細書に記載される不揮発性基準メモリセル及び不揮発性メモリセルは、以下のように弱反転（サブ閾値領域）でバイアスされる：
Ｉｄｓ＝Ｉｏ*ｅ(Vg-Vth)/nVt＝ｗ*Ｉｏ*ｅ(Vg)/nVt
式中、ｗ＝ｅ(-Vth)/nVtであり、
Ｉｄｓはドレイン－ソース間電流であり、Ｖｇはメモリセルのゲート電圧であり、Ｖｔｈはメモリセルの閾値電圧であり、Ｖｔは熱電圧＝ｋ*Ｔ／ｑであり、ｋはボルツマン定数、Ｔはケルビン温度、ｑは電子電荷であり、ｎは傾斜係数＝１＋（Ｃｄｅｐ／Ｃｏｘ）であり、Ｃｄｅｐ＝空乏層の容量、そして、Ｃｏｘはゲート酸化物層の容量であり、Ｉｏは、閾値電圧に等しいゲート電圧におけるメモリセル電流であり、Ｉｏは、（Ｗｔ／Ｌ）*ｕ*Ｃｏｘ*（ｎ－１）*Ｖｔ2に比例し、式中、ｕはキャリア移動度であり、Ｗｔ及びＬはそれぞれ、メモリセルの幅及び長さである。
Ｉｄｓ＝Ｉｏ*ｅ(Vg-Vth)/nVt＝ｗ*Ｉｏ*ｅ(Vg)/nVt
式中、ｗ＝ｅ(-Vth)/nVtであり、
Ｉｄｓはドレイン－ソース間電流であり、Ｖｇはメモリセルのゲート電圧であり、Ｖｔｈはメモリセルの閾値電圧であり、Ｖｔは熱電圧＝ｋ*Ｔ／ｑであり、ｋはボルツマン定数、Ｔはケルビン温度、ｑは電子電荷であり、ｎは傾斜係数＝１＋（Ｃｄｅｐ／Ｃｏｘ）であり、Ｃｄｅｐ＝空乏層の容量、そして、Ｃｏｘはゲート酸化物層の容量であり、Ｉｏは、閾値電圧に等しいゲート電圧におけるメモリセル電流であり、Ｉｏは、（Ｗｔ／Ｌ）*ｕ*Ｃｏｘ*（ｎ－１）*Ｖｔ2に比例し、式中、ｕはキャリア移動度であり、Ｗｔ及びＬはそれぞれ、メモリセルの幅及び長さである。
【0037】
メモリセル（基準メモリセル又は周辺メモリセルなど）又はトランジスタを使用して入力電流を入力電圧に変換するＩ－Ｖログ変換器を使用した場合：
Ｖｇ＝ｎ*Ｖｔ*ｌｏｇ［Ｉｄｓ／ｗｐ*Ｉｏ］
式中、ｗｐは、基準又は周辺メモリセルのｗである。
Ｖｇ＝ｎ*Ｖｔ*ｌｏｇ［Ｉｄｓ／ｗｐ*Ｉｏ］
式中、ｗｐは、基準又は周辺メモリセルのｗである。
【0038】
電流入力を伴うベクトルマトリックス乗算器ＶＭＭアレイとして使用されるメモリアレイについて、出力電流は以下である：
Ｉｏｕｔ＝ｗａ*Ｉｏ*ｅ(Vg)/nVt、すなわち
Ｉｏｕｔ＝（ｗａ／ｗｐ）*Ｉｉｎ＝Ｗ*Ｉｉｎ
Ｗ＝ｅ(Vthp-Vtha)/nVt
ここで、ｗａ＝メモリアレイの各メモリセルのｗである。
Ｖｔｈｐは周辺メモリセルの有効閾値電圧であり、Ｖｔｈａはメイン（データ）メモリセルの有効閾値電圧である。トランジスタの閾値電圧は基板本体バイアス電圧の関数であり、Ｖｓｂと表される基板本体バイアス電圧は、そのような温度で様々な条件を補償するように変調され得ることに留意されたい。閾値電圧Ｖｔｈは、次のように表すことができる。
Ｉｏｕｔ＝ｗａ*Ｉｏ*ｅ(Vg)/nVt、すなわち
Ｉｏｕｔ＝（ｗａ／ｗｐ）*Ｉｉｎ＝Ｗ*Ｉｉｎ
Ｗ＝ｅ(Vthp-Vtha)/nVt
ここで、ｗａ＝メモリアレイの各メモリセルのｗである。
Ｖｔｈｐは周辺メモリセルの有効閾値電圧であり、Ｖｔｈａはメイン（データ）メモリセルの有効閾値電圧である。トランジスタの閾値電圧は基板本体バイアス電圧の関数であり、Ｖｓｂと表される基板本体バイアス電圧は、そのような温度で様々な条件を補償するように変調され得ることに留意されたい。閾値電圧Ｖｔｈは、次のように表すことができる。
【0039】
ワード線又は制御ゲートは、入力電圧のためのメモリセルの入力として使用することができる。
【0040】
代替的に、本明細書に記載されたＶＭＭアレイのフラッシュメモリセルは、線形領域で動作するように構成することができる。
Ｉｄｓ＝ベータ*（Ｖｇｓ－Ｖｔｈ）*Ｖｄｓ；ベータ＝ｕ*Ｃｏｘ*Ｗｔ／Ｌ
Ｗ＝α（Ｖｇｓ－Ｖｔｈ）
すなわち、直線領域における重みＷは、（Ｖｇｓ－Ｖｔｈ）に比例する
Ｉｄｓ＝ベータ*（Ｖｇｓ－Ｖｔｈ）*Ｖｄｓ；ベータ＝ｕ*Ｃｏｘ*Ｗｔ／Ｌ
Ｗ＝α（Ｖｇｓ－Ｖｔｈ）
すなわち、直線領域における重みＷは、（Ｖｇｓ－Ｖｔｈ）に比例する
【0041】
ワード線又は制御ゲート又はビット線又はソース線は、線形領域内で動作するメモリセルの入力として使用することができる。ビット線又はソース線は、メモリセルの出力として使用することができる。
【0042】
Ｉ－Ｖ線形変換器用に、線形領域で動作するメモリセル（基準メモリセル又は周辺メモリセルなど）又はトランジスタを使用して、入出力電流を入出力電圧に線形変換することができる。
【0043】
代替的に、本明細書に記載されたＶＭＭアレイのメモリセルは、飽和領域で動作するように構成することができる。
Ｉｄｓ＝１／２*ベータ*（Ｖｇｓ－Ｖｔｈ）2；ベータ＝ｕ*Ｃｏｘ*Ｗｔ／Ｌ
Ｗ∝（Ｖｇｓ－Ｖｔｈ）2、すなわち重みＷは、（Ｖｇｓ－Ｖｔｈ）2に比例する。
Ｉｄｓ＝１／２*ベータ*（Ｖｇｓ－Ｖｔｈ）2；ベータ＝ｕ*Ｃｏｘ*Ｗｔ／Ｌ
Ｗ∝（Ｖｇｓ－Ｖｔｈ）2、すなわち重みＷは、（Ｖｇｓ－Ｖｔｈ）2に比例する。
【0044】
ワード線、制御ゲート、又は消去ゲートは、飽和領域内で動作するメモリセルの入力として使用することができる。ビット線又はソース線は、出力ニューロンの出力として使用することができる。
【0045】
代替的に、本明細書に記載されるＶＭＭアレイのメモリセルは、ニューラルネットワークの各層又は多層に対して全ての領域又はそれらの組み合わせ（サブ閾値、線形、又は飽和）で使用され得る。
【0046】
図７のＶＭＭアレイ３２のための他の実施形態は、参照により本明細書に組み込まれる米国特許第１０，７４８，６３０号に記載されている。上記出願に記載されているように、ソース線又はビット線は、ニューロン出力（電流和出力）として使用することができる。
【0047】
図１０は、図２に示されるメモリセル２１０に特に適しており、かつ入力層と次の層との間のシナプスとして利用される、ニューロンＶＭＭアレイ１０００を示す。ＶＭＭアレイ１０００は、不揮発性メモリセルのメモリアレイ１００３と、第１の不揮発性基準メモリセルの基準アレイ１００１と、第２の不揮発性基準メモリセルの基準アレイ１００２と、を含む。アレイの列方向に配置された基準アレイ１００１及び１００２は、端子ＢＬＲ０、ＢＬＲ１、ＢＬＲ２、及びＢＬＲ３に流入する電流入力を電圧入力ＷＬ０、ＷＬ１、ＷＬ２、及びＷＬ３に変換するように機能する。実際には、第１及び第２の不揮発性基準メモリセルは、電流入力が流入する状態で、マルチプレクサ１０１４（部分的にのみ示される）を通してダイオード接続される。基準セルは、目標基準レベルにチューニング（例えば、プログラム）される。目標基準レベルは、基準ミニアレイマトリックス（図示せず）によって提供される。
【0048】
メモリアレイ１００３は、２つの目的を果たす。第１に、メモリアレイ１００３は、ＶＭＭアレイ１０００により使用される重みを、それぞれのメモリセルに記憶する。第２に、メモリアレイ１００３は、メモリアレイ１００３に記憶された重みを、入力（すなわち、端子ＢＬＲ０、ＢＬＲ１、ＢＬＲ２、及びＢＬＲ３に提供された電流入力であり、これを基準アレイ１００１及び１００２が入力電圧に変換して、ワード線ＷＬ０、ＷＬ１、ＷＬ２、及びＷＬ３に供給する）に有効に乗算して、次いで、全ての結果（メモリセル電流）を加算して、それぞれのビット線（ＢＬ０～ＢＬＮ）の出力を生成し、この出力は次の層への入力又は最後の層への入力となる。乗算及び加算の関数を実行することで、メモリアレイ１００３は、別個の乗算及び加算の論理回路の必要性をなくし、また、電力効率も良い。ここで、電圧入力はワード線ＷＬ０、ＷＬ１、ＷＬ２、及びＷＬ３に提供され、出力は、読み出し（推論）動作中にそれぞれのビット線ＢＬ０～ＢＬＮに現れる。ビット線ＢＬ０～ＢＬＮの各々の電流は、その特定のビット線に接続された全ての不揮発性メモリセルからの電流の合計関数を実行する。
【0049】
表５は、ＶＭＭアレイ１０００の動作電圧及び電流を示す。表中の列は、選択セルのワード線、非選択セルのワード線、選択セルのビット線、非選択セルのビット線、選択セルのソース線、及び非選択セルのソース線に加えられる電圧を示す。行は、読み出し、消去、及びプログラムの動作を示す。
表５：図１０のＶＭＭアレイ１０００の動作
表５：図１０のＶＭＭアレイ１０００の動作
【表5】
【0050】
図１１は、図２に示されるメモリセル２１０に特に適しており、かつ入力層と次の層との間でシナプス及びニューロンの一部として利用される、ニューロンＶＭＭアレイ１１００を示す。ＶＭＭアレイ１１００は、不揮発性メモリセルのメモリアレイ１１０３と、第１の不揮発性基準メモリセルの基準アレイ１１０１と、第２の不揮発性基準メモリセルの基準アレイ１１０２と、を含む。基準アレイ１１０１及び１１０２は、ＶＭＭアレイ１１００の行方向に延びる。ＶＭＭアレイは、ＶＭＭアレイ１１００においてワード線が垂直方向に延びることを除いて、ＶＭＭ１０００と同様である。ここで、入力はワード線（ＷＬＡ０、ＷＬＢ０、ＷＬＡ１、ＷＬＢ２、ＷＬＡ２、ＷＬＢ２、ＷＬＡ３、ＷＬＢ３）に提供され、出力は、読み出し動作中にソース線（ＳＬ０、ＳＬ１）に現れる。各ソース線の電流は、その特定のソース線に接続されたメモリセルからの全ての電流の合計関数を実行する。
【0051】
表６は、ＶＭＭアレイ１１００の動作電圧及び電流を示す。表中の列は、選択セルのワード線、非選択セルのワード線、選択セルのビット線、非選択セルのビット線、選択セルのソース線、及び非選択セルのソース線に加えられる電圧を示す。行は、読み出し、消去、及びプログラムの動作を示す。
表６：図１１のＶＭＭアレイ１１００の動作
表６：図１１のＶＭＭアレイ１１００の動作
【表6】
【0052】
図１２は、図３に示されるメモリセル３１０に特に適しており、かつ入力層と次の層との間でシナプス及びニューロンの一部として利用される、ニューロンＶＭＭアレイ１２００を示す。ＶＭＭアレイ１２００は、不揮発性メモリセルのメモリアレイ１２０３と、第１の不揮発性基準メモリセルの基準アレイ１２０１と、第２の不揮発性基準メモリセルの基準アレイ１２０２と、を含む。基準アレイ１２０１及び１２０２は、端子ＢＬＲ０、ＢＬＲ１、ＢＬＲ２、及びＢＬＲ３に流入する電流入力を電圧入力ＣＧ０、ＣＧ１、ＣＧ２、及びＣＧ３に変換するように機能する。実際には、第１及び第２の不揮発性基準メモリセルは、電流入力がＢＬＲ０、ＢＬＲ１、ＢＬＲ２、及びＢＬＲ３を通って流入する状態で、マルチプレクサ１２１２（一部のみ示す）を通してダイオード接続される。マルチプレクサ１２１２は、各々、読み出し動作中に第１及び第２の不揮発性基準メモリセルの各々のビット線（ＢＬＲ０など）の一定電圧を確実にするために、それぞれのマルチプレクサ１２０５及びカスコーディングトランジスタ１２０４を含む。基準セルは、目標基準レベルにチューニングされる。
【0053】
メモリアレイ１２０３は、２つの目的を果たす。第１に、メモリアレイ１２０３は、ＶＭＭアレイ１２００によって使用される重みを記憶する。第２に、メモリアレイ１２０３は、メモリアレイに記憶された重みを、入力（端子ＢＬＲ０、ＢＬＲ１、ＢＬＲ２、及びＢＬＲ３に提供された電流入力であり、基準アレイ１２０１及び１２０２がこれらの電流入力を入力電圧に変換して、制御ゲート（ＣＧ０、ＣＧ１、ＣＧ２、及びＣＧ３）に供給する）に有効に乗算して、次いで、全ての結果（セル電流）を加算して出力を生成し、この出力はＢＬ０～ＢＬＮに現れ、次の層への入力又は最後の層への入力となる。メモリアレイが乗算及び加算の関数を実行することで、別個の乗算及び加算の論理回路の必要性がなくなり、また、電力効率も良い。ここで、入力は制御ゲート線（ＣＧ０、ＣＧ１、ＣＧ２、及びＣＧ３）に提供され、出力は、読み出し動作中にビット線（ＢＬ０～ＢＬＮ）に現れる。各ビット線の電流は、その特定のビット線に接続されたメモリセルからの全ての電流の合計関数を実行する。
【0054】
ＶＭＭアレイ１２００は、メモリアレイ１２０３内の不揮発性メモリセルの一方向チューニングを実装する。すなわち、各不揮発性メモリセルは消去され、次いで、浮遊ゲートの所望の電荷に達するまで部分的にプログラムされる。過度に多くの電荷が浮遊ゲートに加えられる場合（誤った値がセルに記憶される場合など）、セルは消去され、一連の部分的なプログラミング動作が最初からやり直される。示されるように、同じ消去ゲート（ＥＧ０又はＥＧ１など）を共有する２つの行は、一緒に消去され（ページ消去として知られる）、その後、各セルは、浮遊ゲートの所望の電荷に達するまで部分的にプログラムされる。
【0055】
表７は、ＶＭＭアレイ１２００の動作電圧及び電流を示す。表中の列は、選択セルのワード線、非選択セルのワード線、選択セルのビット線、非選択セルのビット線、選択セルの制御ゲート、選択セルと同じセクタ内の非選択セルの制御ゲート、選択セルとは異なるセクタ内の非選択セルの制御ゲート、選択セルの消去ゲート、非選択セルの消去ゲート、選択セルのソース線、及び非選択セルのソース線に加えられる電圧を示す。行は、読み出し、消去、及びプログラムの動作を示す。
表７：図１２のＶＭＭアレイ１２００の動作
表７：図１２のＶＭＭアレイ１２００の動作
【表7】
【0056】
図１３は、図３に示されるメモリセル３１０に特に適しており、かつ入力層と次の層との間でシナプス及びニューロンの一部として利用される、ニューロンＶＭＭアレイ１３００を示す。ＶＭＭアレイ１３００は、不揮発性メモリセルのメモリアレイ１３０３と、基準アレイ１３０１又は第１の不揮発性基準メモリセルと、第２の不揮発性基準メモリセルの基準アレイ１３０２と、を備える。ＥＧ線ＥＧＲ０、ＥＧ０、ＥＧ１、及びＥＧＲ１は垂直に延び、ＣＧ線ＣＧ０、ＣＧ１、ＣＧ２、及びＣＧ３並びにＳＬ線ＷＬ０、ＷＬ１、ＷＬ２、及びＷＬ３は水平に延びる。ＶＭＭアレイ１３００は、ＶＭＭアレイ１３００が双方向チューニングを実装することを除いてＶＭＭアレイ１４００と同様であり、各個々のセルは、個別のＥＧ線の使用により、浮遊ゲートの所望の電荷量に達するために、必要に応じて完全に消去され、部分的にプログラムされ、部分的に消去され得る。示されるように、基準アレイ１３０１及び１３０２は、端子ＢＬＲ０、ＢＬＲ１、ＢＬＲ２及びＢＬＲ３における入力電流を制御ゲート電圧ＣＧ０、ＣＧ１、ＣＧ２及びＣＧ３に変換し（マルチプレクサ１３１４を介したダイオード接続された基準セルの作用を通じて）、これらの電圧は行方向でメモリセルに適用される。電流出力（ニューロン）は、ビット線ＢＬ０～ＢＬＮ中にあり、各ビット線は、その特定のビット線に接続された不揮発性メモリセルからの全ての電流を合計する。
【0057】
表８は、ＶＭＭアレイ１３００の動作電圧及び電流を示す。表中の列は、選択セルのワード線、非選択セルのワード線、選択セルのビット線、非選択セルのビット線、選択セルの制御ゲート、選択セルと同じセクタ内の非選択セルの制御ゲート、選択セルとは異なるセクタ内の非選択セルの制御ゲート、選択セルの消去ゲート、非選択セルの消去ゲート、選択セルのソース線、及び非選択セルのソース線に加えられる電圧を示す。行は、読み出し、消去、及びプログラムの動作を示す。
表８：図１３のＶＭＭアレイ１３００の動作
表８：図１３のＶＭＭアレイ１３００の動作
【表8】
【0058】
図２２は、図２に示されるメモリセル２１０に特に適しており、かつ入力層と次の層との間でシナプス及びニューロンの一部として利用される、ニューロンＶＭＭアレイ２２００を示す。ＶＭＭアレイ２２００では、入力ＩＮＰＵＴ0．．．、ＩＮＰＵＴNは、それぞれ、ビット線ＢＬ0、．．．ＢＬNで受信され、出力ＯＵＴＰＵＴ1、ＯＵＴＰＵＴ2、ＯＵＴＰＵＴ3、及びＯＵＴＰＵＴ4は、それぞれ、ソース線ＳＬ0、ＳＬ1、ＳＬ2、及びＳＬ3に生成される。
【0059】
図２３は、図２に示されるメモリセル２１０に特に適しており、かつ入力層と次の層との間でシナプス及びニューロンの一部として利用される、ニューロンＶＭＭアレイ２３００を示す。この例では、入力ＩＮＰＵＴ0、ＩＮＰＵＴ1、ＩＮＰＵＴ2、及びＩＮＰＵＴ3は、それぞれ、ソース線ＳＬ0、ＳＬ1、ＳＬ2、及びＳＬ3で受信され、出力ＯＵＴＰＵＴ0、．．．ＯＵＴＰＵＴNは、ビット線ＢＬ0、．．．、ＢＬNに生成される。
【0060】
図２４は、図２に示されるメモリセル２１０に特に適しており、かつ入力層と次の層との間でシナプス及びニューロンの一部として利用される、ニューロンＶＭＭアレイ２４００を示す。この例では、入力ＩＮＰＵＴ0、．．．、ＩＮＰＵＴMは、それぞれ、ワード線ＷＬ0、．．．、ＷＬMで受信され、出力ＯＵＴＰＵＴ0、．．．ＯＵＴＰＵＴNは、ビット線ＢＬ0、．．．、ＢＬNに生成される。
【0061】
図２５は、図３に示されるメモリセル３１０に特に適しており、かつ入力層と次の層との間でシナプス及びニューロンの一部として利用される、ニューロンＶＭＭアレイ２５００を示す。この例では、入力ＩＮＰＵＴ0、．．．、ＩＮＰＵＴMは、それぞれ、ワード線ＷＬ0、．．．、ＷＬMで受信され、出力ＯＵＴＰＵＴ0、．．．ＯＵＴＰＵＴNは、ビット線ＢＬ0、．．．、ＢＬNに生成される。
【0062】
図２６は、図４に示されるメモリセル４１０に特に適しており、かつ入力層と次の層との間でシナプス及びニューロンの一部として利用される、ニューロンＶＭＭアレイ２６００を示す。この例では、入力ＩＮＰＵＴ0、．．．、ＩＮＰＵＴnが、それぞれ、垂直制御ゲート線ＣＧ0、．．．、ＣＧNで受信され、出力ＯＵＴＰＵＴ1及びＯＵＴＰＵＴ2がソース線ＳＬ0及びＳＬ1に生成される。
【0063】
図２７は、図４に示されるメモリセル４１０に特に適しており、かつ入力層と次の層との間でシナプス及びニューロンの一部として利用される、ニューロンＶＭＭアレイ２７００を示す。この例では、それぞれ、入力ＩＮＰＵＴ0、．．．、ＩＮＰＵＴNは、それぞれ、ビット線ＢＬ0、．．．、ＢＬNに結合されているビット線制御ゲート２７０１－１、２７０１－２、．．．、２７０１－（Ｎ－１）及び２７０１－Ｎのゲートで受信される。例示的な出力ＯＵＴＰＵＴ1及びＯＵＴＰＵＴ2が、ソース線ＳＬ0及びＳＬ1に生成される。
【0064】
図２８は、図３に示されるメモリセル３１０、図５に示されるメモリセル５１０、及び図７に示されるメモリセル７１０に特に適しており、かつ入力層と次の層との間でシナプス及びニューロンの一部として利用される、ニューロンＶＭＭアレイ２８００を示す。この例では、入力ＩＮＰＵＴ0、．．．、ＩＮＰＵＴMは、それぞれ、ワード線ＷＬ0、．．．、ＷＬMで受信され、出力ＯＵＴＰＵＴ0、．．．、ＯＵＴＰＵＴNは、ビット線ＢＬ0、．．．、ＢＬNに生成される。
【0065】
図２９は、図３に示されるメモリセル３１０、図５に示されるメモリセル５１０、及び図７に示されるメモリセル７１０に特に適しており、かつ入力層と次の層との間でシナプス及びニューロンの一部として利用される、ニューロンＶＭＭアレイ２９００を示す。この例では、入力ＩＮＰＵＴ0、．．．、ＩＮＰＵＴMは、制御ゲート線ＣＧ0、．．．、ＣＧMで受信される。出力ＯＵＴＰＵＴ0、．．．、ＯＵＴＰＵＴNは、それぞれ、垂直ソース線ＳＬ0、．．．、ＳＬNに生成され、各ソース線ＳＬiは、列ｉ内の全てのメモリセルのソース線に結合されている。
【0066】
図３０は、図３に示されるメモリセル３１０、図５に示されるメモリセル５１０、及び図７に示されるメモリセル７１０に特に適しており、かつ入力層と次の層との間でシナプス及びニューロンの一部として利用される、ニューロンＶＭＭアレイ３０００を示す。この例では、入力ＩＮＰＵＴ0、．．．、ＩＮＰＵＴMは、制御ゲート線ＣＧ0、．．．、ＣＧMで受信される。出力ＯＵＴＰＵＴ0、．．．、ＯＵＴＰＵＴNは、それぞれ、垂直ビット線ＢＬ0、．．．、ＢＬNに生成され、各ビット線ＢＬiは、列ｉ内の全てのメモリセルのビット線に結合されている。
＜長・短期メモリ＞
＜長・短期メモリ＞
【0067】
先行技術は、長・短期メモリ（long short-term memory、ＬＳＴＭ）として知られる概念を含む。ＬＳＴＭユニットは、しばしば、ニューラルネットワーク内で使用される。ＬＳＴＭは、ニューラルネットワークを所定の任意の期間にわたって情報を記憶し、後続の動作においてその情報を使用することを可能にする。従来のＬＳＴＭユニットは、セル、入力ゲート、出力ゲート、及び忘却ゲートを含む。３つのゲートは、セル内及びセル外への情報の流れ、及び情報がＬＳＴＭ内で記憶される期間を調節する。ＶＭＭは、ＬＳＴＭユニットにおいて特に有用である。
【0068】
図１４は、例示的なＬＳＴＭ１４００を示す。この例におけるＬＳＴＭ１４００は、セル１４０１、１４０２、１４０３及び１４０４を含む。セル１４０１は、入力ベクトルｘ0を受け取り、出力ベクトルｈ0及びセル状態ベクトルｃ0を生成する。セル１４０２は、入力ベクトルｘ1と、セル１４０１からの出力ベクトル（隠れ状態）ｈ0と、セル１４０１からのセル状態ｃ0と、を受け取り、出力ベクトルｈ1と、セル状態ベクトルｃ1と、を生成する。セル１４０３は、入力ベクトルｘ2と、セル１４０２からの出力ベクトル（隠れ状態）ｈ1と、セル１４０２からのセル状態ｃ1と、を受け取り、出力ベクトルｈ2と、セル状態ベクトルｃ2と、を生成する。セル１４０４は、入力ベクトルｘ3と、セル１４０３からの出力ベクトル（隠れ状態）ｈ2と、セル１４０３からのセル状態ｃ2と、を受け取り、出力ベクトルｈ3を生成する。追加のセルも使用可能であり、４つのセルを有するＬＳＴＭは、単なる例である。
【0069】
図１５は、図１４のセル１４０１、１４０２、１４０３、及び１４０４に使用可能なＬＳＴＭセル１５００の例示的な実装を示す。ＬＳＴＭセル１５００は、入力ベクトルｘ（ｔ）と、先行するセルからのセル状態ベクトルｃ（ｔ－１）と、先行するセルからの出力ベクトルｈ（ｔ－１）と、を受け取り、セル状態ベクトルｃ（ｔ）及び出力ベクトルｈ（ｔ）を生成する。
【0070】
ＬＳＴＭセル１５００は、シグモイド関数デバイス１５０１、１５０２、及び１５０３を含み、それらの各々が０～１の数を適用して、入力ベクトルの各成分が出力ベクトルに寄与する程度を制御する。ＬＳＴＭセル１５００はまた、入力ベクトルに双曲線正接関数を適用するためのｔａｎｈデバイス１５０４及び１５０５と、２つのベクトルを乗算するための乗算器デバイス１５０６、１５０７、及び１５０８と、２つのベクトルを加算するための加算器デバイス１５０９と、を含む。出力ベクトルｈ（ｔ）は、システム内の次のＬＳＴＭセルに提供することができるか、又は他の目的のためにアクセスすることができる。
【0071】
図１６は、ＬＳＴＭセル１５００の一実装の一例であるＬＳＴＭセル１６００を示す。読者の便宜のために、ＬＳＴＭセル１５００からの同じ採番方法が、ＬＳＴＭセル１６００で使用される。シグモイド関数デバイス１５０１、１５０２、及び１５０３、並びにｔａｎｈデバイス１５０４は各々、複数のＶＭＭアレイ１６０１及び活性化関数ブロック１６０２を含む。したがって、ＶＭＭアレイは、特定のニューラルネットワークシステムで使用されるＬＳＴＭセルにおいて特に有用であることが分かる。乗算器デバイス１５０６、１５０７、及び１５０８、並びに加算器デバイス１５０９は、デジタル方式又はアナログ方式で実装される。活性化関数ブロック１６０２は、デジタル方式で、又はアナログ方式で実装することができる。
【0072】
ＬＳＴＭセル１６００の代替例（及びＬＳＴＭセル１５００の実装の別の実施例）を図１７に示す。図１７では、シグモイド関数デバイス１５０１、１５０２及び１５０３、並びにｔａｎｈデバイス１５０４は、同じ物理ハードウェア（ＶＭＭアレイ１７０１及び活性化関数ブロック１７０２）を、時分割多重化された方式で共有する。ＬＳＴＭセル１７００はまた、２つのベクトルを乗算するための乗算器デバイス１７０３と、２つのベクトルを加算するための加算器デバイス１７０８と、（活性化関数ブロック１７０２を含む）ｔａｎｈデバイス１５０５と、値ｉ（ｔ）を、ｉ（ｔ）がシグモイド関数ブロック１７０２から出力されるときに記憶するためのレジスタ１７０７と、値ｆ（ｔ）*ｃ（ｔ－１）を、その値がマルチプレクサ１７１０を介して乗算器デバイス１７０３から出力されるときに記憶するためのレジスタ１７０４と、値ｉ（ｔ）*ｕ（ｔ）を、その値がマルチプレクサ１７１０を介して乗算器デバイス１７０３から出力されるときに記憶するためのレジスタ１７０５と、値ｏ（ｔ）*ｃ～（ｔ）を、その値がマルチプレクサ１７１０を介して乗算器デバイス１７０３から出力されるときに記憶するためのレジスタ１７０６と、マルチプレクサ１７０９と、を含む。
【0073】
ＬＳＴＭセル１６００がＶＭＭアレイ１６０１とそれぞれの活性化関数ブロック１６０２との複数のセットを含むのに対し、ＬＳＴＭセル１７００は、ＬＳＴＭセル１７００の実施形態において複数の層を表すために使用される、ＶＭＭアレイ１７０１及び活性化関数ブロック１７０２の１つのセットのみを含む。ＬＳＴＭセル１７００は、ＬＳＴＭセル１６００と比較して、ＶＭＭ及び活性化関数ブロックのために必要とするスペースは１／４で済むので、ＬＳＴＭセル１７００は、ＬＳＴＭ１６００より必要とするスペースが少ない。
【0074】
ＬＳＴＭユニットは典型的には複数のＶＭＭアレイを含み、これらの各々は、加算器及び活性化関数ブロック及び高電圧生成ブロックなどの、ＶＭＭアレイの外側の特定の回路ブロックによって提供される機能を必要とすることを更に理解することができる。各ＶＭＭアレイのための別個の回路ブロックを提供することは、半導体デバイス内にかなりの量のスペースを必要とし、幾分非効率的であろう。したがって、以下に記載される実施形態は、ＶＭＭアレイ自体の外側に必要とされる回路を削減する。
＜ゲート付き回帰型ユニット＞
＜ゲート付き回帰型ユニット＞
【0075】
アナログＶＭＭ実装は、ゲート付き回帰型ユニット（gated recurrent unit、ＧＲＵ）システムに利用することができる。ＧＲＵは、回帰型ニューラルネットワーク内のゲート機構である。ＧＲＵは、ＧＲＵセルが一般にＬＳＴＭセルよりも少ない構成要素を含むことを除いて、ＬＳＴＭに類似している。
【0076】
図１８は、例示的なＧＲＵ１８００を示す。この例におけるＧＲＵ１８００は、セル１８０１、１８０２、１８０３及び１８０４を含む。セル１８０１は、入力ベクトルｘ0を受け取り、出力ベクトルｈ0を生成する。セル１８０２は、入力ベクトルｘ1と、セル１８０１からの出力ベクトルｈ0と、を受け取り、出力ベクトルｈ1を生成する。セル１８０３は、入力ベクトルｘ2と、セル１８０２からの出力ベクトル（隠れ状態）ｈ1と、を受け取り、出力ベクトルｈ2を生成する。セル１８０４は、入力ベクトルｘ3と、セル１８０３からの出力ベクトル（隠れ状態）ｈ2と、を受け取り、出力ベクトルｈ3を生成する。追加のセルも使用可能であり、４つのセルを有するＧＲＵは、単なる例である。
【0077】
図１９は、図１８のセル１８０１、１８０２、１８０３、及び１８０４に使用され得るＧＲＵセル１９００の例示的な実装を示す。ＧＲＵセル１９００は、入力ベクトルｘ（ｔ）と、先行するＧＲＵセルからの出力ベクトルｈ（ｔ－１）と、を受け取り、出力ベクトルｈ（ｔ）を生成する。ＧＲＵセル１９００は、シグモイド関数デバイス１９０１及び１９０２を含み、それらの各々が、出力ベクトルｈ（ｔ－１）及び入力ベクトルｘ（ｔ）からの成分に０～１の数を適用する。ＧＲＵセル１９００はまた、入力ベクトルに双曲線正接関数を適用するためのｔａｎｈデバイス１９０３と、２つのベクトルを乗算するための複数の乗算器デバイス１９０４、１９０５、及び１９０６と、２つのベクトルを加算するための加算器デバイス１９０７と、１から入力を減算して出力を生成するための相補デバイス１９０８と、を含む。
【0078】
図２０は、ＧＲＵセル１９００の一実装の一例であるＧＲＵセル２０００を示す。読者の便宜のために、ＧＲＵセル１９００からの同じ採番方法が、ＧＲＵセル２０００で使用される。図２０から分かるように、シグモイド関数デバイス１９０１及び１９０２、並びにｔａｎｈデバイス１９０３は各々、複数のＶＭＭアレイ２００１及び活性化関数ブロック２００２を含む。したがって、ＶＭＭアレイは、特定のニューラルネットワークシステムで使用されるＧＲＵセルにおいて特に使用されることが分かる。乗算器デバイス１９０４、１９０５、１９０６、加算器デバイス１９０７、及び相補デバイス１９０８は、デジタル方式又はアナログ方式で実装される。活性化関数ブロック２００２は、デジタル方式又はアナログ方式で実装され得る。
【0079】
ＧＲＵセル２０００の代替例（且つＧＲＵセル１９００の一実装の別の例）を図２１に示す。図２１において、ＧＲＵセル２１００は、ＶＭＭアレイ２１０１及び活性化関数ブロック２１０２を利用しており、シグモイド関数として構成された場合には、０～１の数を適用して、入力ベクトルの各成分が出力ベクトルに寄与する程度を制御する。図２１では、シグモイド関数デバイス１９０１及び１９０２、並びにｔａｎｈデバイス１９０３は、同じ物理ハードウェア（ＶＭＭアレイ２１０１及び活性化関数ブロック２１０２）を、時分割多重化された方式で共有する。ＧＲＵセル２１００はまた、２つのベクトルを乗算するための乗算器デバイス２１０３と、２つのベクトルを加算するための加算器デバイス２１０５と、１から入力を減算して、出力を生成するための相補デバイス２１０９と、マルチプレクサ２１０４と、値ｈ（ｔ－１）*ｒ（ｔ）を、その値がマルチプレクサ２１０４を介して乗算器デバイス２１０３から出力されるときに保持するためのレジスタ２１０６と、値ｈ（ｔ－１）*ｚ（ｔ）を、その値がマルチプレクサ２１０４を介して乗算器デバイス２１０３から出力されるときに保持するためのレジスタ２１０７と、値ｈ＾（ｔ）*（１－ｚ（（ｔ））を、その値がマルチプレクサ２１０４を介して乗算器デバイス２１０３から出力されるときに保持するためのレジスタ２１０８と、を含む。
【0080】
ＧＲＵセル２０００がＶＭＭアレイ２００１及び活性化関数ブロック２００２の複数のセットを含むのに対し、ＧＲＵセル２１００は、ＧＲＵセル２１００の実施形態において複数の層を表すために使用される、ＶＭＭアレイ２１０１及び活性化関数ブロック２１０２の１つのセットのみを含む。ＧＲＵセル２１００は、ＧＲＵセル２０００と比較して、ＶＭＭ及び活性化関数ブロックのために必要とするスペースは１／３で済むので、ＧＲＵセル２１００は、ＧＲＵセル２０００よりも必要とするスペースが少ない。
【0081】
ＧＲＵシステムは典型的には複数のＶＭＭアレイを含み、これらの各々は、加算器及び活性化関数ブロック及び高電圧生成ブロックなどの、ＶＭＭアレイの外側の特定の回路ブロックによって提供される機能を必要とすることが更に理解できる。各ＶＭＭアレイのための別個の回路ブロックを提供することは、半導体デバイス内にかなりの量のスペースを必要とし、幾分非効率的であろう。したがって、以下に記載される実施形態は、ＶＭＭアレイ自体の外側に必要とされる回路を削減する。
【0082】
ＶＭＭアレイへの入力は、アナログレベル、バイナリレベル、パルス、時間変調パルス、又はデジタルビット（この場合、デジタルビットを適切な入力アナログレベルに変換するためにＤＡＣが必要とされる）であり、出力は、アナログレベル、バイナリレベル、タイミングパルス、パルス、又はデジタルビット（この場合、出力アナログレベルをデジタルビットに変換するために出力ＡＤＣが必要とされる）であり得る。
【0083】
一般的には、ＶＭＭアレイ内の各メモリセルに関して、各重みＷは、単一のメモリセルによって、又は差動セルによって、又は２つのブレンドメモリセル（２つのセルの平均）によって実装することができる。差分セルの場合では、重みＷを差分重み（Ｗ＝Ｗ＋－Ｗ－）として実装するために、２つのメモリセルが必要とされる。２つのブレンドメモリセルの場合は、２つのセルの平均として重みＷを実装するために２つのメモリセルが必要とされる。
【0084】
図３１は、ＶＭＭシステム３１００を示す。いくつかの実施形態では、ＶＭＭアレイに記憶された重みＷは、差動対、Ｗ＋（正の重み）及びＷ－（負の重み）、として記憶され、Ｗ＝（Ｗ＋）－（Ｗ－）である。ＶＭＭシステム３１００において、複数のビット線の半分はＷ＋線として指定され、すなわち、正の重みＷ＋を記憶するメモリセルに接続するビット線であり、複数のビット線の他の半分はＷ－線として指定され、すなわち、負の重みＷ－を実装するメモリセルに接続するビット線である。Ｗ－線は、Ｗ＋線の間に交互に散在される。減算演算は、加算回路３１０１及び３１０２のような、Ｗ＋線及びＷ－線から電流を受け取る加算回路によって実行される。Ｗ＋線の出力及びＷ－線の出力を一緒に組み合わせて、（Ｗ＋、Ｗ－）線の全ての対の（Ｗ＋、Ｗ－）セルの各対に対して効果的にＷ＝Ｗ＋－Ｗ－を与える。これまでＷ＋線間に交互に散在するＷ－線に関して説明してきたが、他の実施形態では、Ｗ＋線及びＷ－線は、アレイ内のどこにでも任意に位置付けられ得る。
【0085】
図３２は、別の実施形態を示す。ＶＭＭシステム３２１０において、正の重みＷ＋は第１のアレイ３２１１に実装され、負の重みＷ－は第２のアレイ３２１２内に実装され、第２のアレイ３２１２は第１のアレイとは別個であり、結果として生じる重みは、加算回路３２１３によって適切に一緒に組み合わされる。
【0086】
図３３は、ＶＭＭシステム３３００を示す。ＶＭＭアレイに記憶された重みＷは、差動対、Ｗ＋（正の重み）及びＷ－（負の重み）として記憶され、Ｗ＝（Ｗ＋）－（Ｗ－）である。ＶＭＭシステム３３００は、アレイ３３０１及びアレイ３３０２を備える。アレイ３３０１及び３３０２の各々における複数のビット線の半分は、Ｗ＋線として指定され、すなわち、正の重みＷ＋を記憶するメモリセルに接続するビット線であり、アレイ３３０１及び３３０２の各々における複数のビット線の他の半分はＷ－線として指定され、すなわち、負の重みＷ－を実装するメモリセルに接続するビット線である。Ｗ－線は、Ｗ＋線の間に交互に散在される。減算演算は、加算回路３３０３、３３０４、３３０５及び３３０６のような、Ｗ＋線及びＷ－線から電流を受け取る加算回路によって実行される。各アレイ３３０１、３３０２からのＷ＋線の出力及びＷ－線の出力をそれぞれ一緒に組み合わせて、（Ｗ＋、Ｗ－）線の全ての対の（Ｗ＋、Ｗ－）セルの各対に対して効果的にＷ＝Ｗ＋－Ｗ－を与える。加えて、各アレイ３３０１及び３３０２からのＷ値は、各Ｗ値がアレイ３３０１からのＷ値からアレイ３３０２からのＷ値を引いた結果であり、加算回路３３０７及び３３０８からの最終結果が２つの差分値のうちの１つの差分値であることを意味するように、加算回路３３０７及び３３０８を介して更に組み合わされ得る。
【0087】
アナログニューラルメモリシステムに使用される各不揮発性メモリセルは、浮遊ゲート内に電荷、すなわち電子の数、を非常に具体的かつ精確な量で保持するように消去・プログラムされるべきである。例えば、各浮遊ゲートはＮ個の異なる値のうちの１つを保持しなければならず、ここで、Ｎは、各セルによって示され得る異なる重みの個数である。Ｎの例としては、１６、３２、６４、１２８及び２５６が挙げられる。
【0088】
同様に、読み出し動作は、Ｎ個の異なるレベル間を正確に識別することができなければならない。
【0089】
１つのモードでアナログニューラルメモリシステムとして動作することができ、別のモードでデジタルニューラルメモリシステムとして動作することもできるフレキシブルメモリシステムに対する必要性が存在する。
【発明の概要】
【0090】
ハイブリッドメモリシステムの多数の実施形態が、開示されている。ハイブリッドメモリは、アナログニューラルメモリシステムで使用される場合にはアナログ形式で、又はデジタルニューラルメモリシステムで使用される場合にはデジタル形式で、重みデータをアレイに記憶することができる。入力回路及び出力回路は、両方の形式の重みデータをサポートすることができる。
【0091】
【0092】
【0093】
【0094】
【0095】
【0096】
【0097】
【0098】
【0099】
【0100】
【0101】
【0102】
【0103】
【0104】
【0105】
【0106】
【0107】
【0108】
【0109】
【0110】
【0111】
【0112】
【0113】
【0114】
【0115】
【0116】
【0117】
【0118】
【0119】
【0120】
【0121】
【0122】
【0123】
【0124】
【0125】
【0126】
【0127】
【0128】
【0129】
【図面の簡単な説明】
【0130】
【図1】人工ニューラルネットワークを例解する図である。
【図2】先行技術のスプリットゲートフラッシュメモリセルを示す。
【図3】別の先行技術のスプリットゲートフラッシュメモリセルを示す。
【図4】別の先行技術のスプリットゲートフラッシュメモリセルを示す。
【図5】別の先行技術のスプリットゲートフラッシュメモリセルを示す。
【図6】１つ以上の不揮発性メモリアレイを利用する例示的な人工ニューラルネットワークの様々なレベルを例解する図である。
【図7】ベクトルマトリックス乗算システムを例解するブロック図である。
【図8】１つ以上のベクトルマトリックス乗算システムを利用する例示的な人工ニューラルネットワークを例解するブロック図である。
【図9】ベクトルマトリックス乗算システムの別の実施形態を示す。
【図10】ベクトルマトリックス乗算システムの別の実施形態を示す。
【図11】ベクトルマトリックス乗算システムの別の実施形態を示す。
【図12】ベクトルマトリックス乗算システムの別の実施形態を示す。
【図13】ベクトルマトリックス乗算システムの別の実施形態を示す。
【図14】先行技術の長・短期メモリシステムを示す。
【図15】長・短期メモリシステムで使用する例示的なセルを示す。
【図18】先行技術のゲート付き回帰型ユニットシステムを示す。
【図19】ゲート付き回帰型ユニットシステムでの使用のための例示的なセルを示す。
【図22】ベクトルマトリックス乗算システムの別の実施形態を示す。
【図23】ベクトルマトリックス乗算システムの別の実施形態を示す。
【図24】ベクトルマトリックス乗算システムの別の実施形態を示す。
【図25】ベクトルマトリックス乗算システムの別の実施形態を示す。
【図26】ベクトルマトリックス乗算システムの別の実施形態を示す。
【図27】ベクトルマトリックス乗算システムの別の実施形態を示す。
【図28】ベクトルマトリックス乗算システムの別の実施形態を示す。
【図29】ベクトルマトリックス乗算システムの別の実施形態を示す。
【図30】ベクトルマトリックス乗算システムの別の実施形態を示す。
【図31】ベクトルマトリックス乗算システムの別の実施形態を示す。
【図32】ベクトルマトリックス乗算システムの別の実施形態を示す。
【図33】ベクトルマトリックス乗算システムの別の実施形態を示す。
【図34】ベクトルマトリックス乗算システムの別の実施形態を示す。
【図35A】ハイブリッドメモリシステムを示す。
【図35B】別のハイブリッドメモリシステムを示す。
【図36】ハイブリッドメモリ動作方法を示す。
【図37】ハイブリッドメモリシステムと共に使用するための構成可能なマクロ回路を示す。
【図38】複数のハイブリッドアレイタイルを備えるシステムを示す。
【図39】再構成可能な電流－電圧及びアナログ－デジタル変換器回路を示す。
【発明を実施するための形態】
【0131】
本発明の人工ニューラルネットワークは、ＣＭＯＳ技術及び不揮発性メモリアレイの組み合わせを利用する。
【0132】
＜ＶＭＭシステムの概要＞
図３４は、ＶＭＭシステム３４００のブロック図を示す。ＶＭＭシステム３４００は、ＶＭＭアレイ３４０１、行デコーダ３４０２、高電圧デコーダ３４０３、列デコーダ３４０４、ビット線ドライバ３４０５、入力回路３４０６、出力回路３４０７、制御論理３４０８、及びバイアス生成器３４０９を備える。ＶＭＭシステム３４００は、チャージポンプ３４１１、チャージポンプレギュレータ３４１２、及び高電圧アナログ精度レベル生成器３４１３を含む、高電圧生成ブロック３４１０を更に備える。ＶＭＭシステム３４００は、（プログラム／消去、又は重み調整）アルゴリズムコントローラ３４１４、アナログ回路３４１５、制御エンジン３４１６（限定するものではないが、算術機能、起動機能、埋め込みマイクロコントローラ論理などの特殊機能を含み得る）、及びテスト制御論理３４１７を更に備える。以下に記載されるシステム及び方法は、ＶＭＭシステム３４００に実装され得る。
図３４は、ＶＭＭシステム３４００のブロック図を示す。ＶＭＭシステム３４００は、ＶＭＭアレイ３４０１、行デコーダ３４０２、高電圧デコーダ３４０３、列デコーダ３４０４、ビット線ドライバ３４０５、入力回路３４０６、出力回路３４０７、制御論理３４０８、及びバイアス生成器３４０９を備える。ＶＭＭシステム３４００は、チャージポンプ３４１１、チャージポンプレギュレータ３４１２、及び高電圧アナログ精度レベル生成器３４１３を含む、高電圧生成ブロック３４１０を更に備える。ＶＭＭシステム３４００は、（プログラム／消去、又は重み調整）アルゴリズムコントローラ３４１４、アナログ回路３４１５、制御エンジン３４１６（限定するものではないが、算術機能、起動機能、埋め込みマイクロコントローラ論理などの特殊機能を含み得る）、及びテスト制御論理３４１７を更に備える。以下に記載されるシステム及び方法は、ＶＭＭシステム３４００に実装され得る。
【0133】
入力回路３４０６は、ＤＡＣ（digital to analog converter、デジタル－アナログ変換器）、ＤＰＣ（digital to pulses converter、デジタル－パルス変換器、digital to time modulated pulse converter、デジタル－時間変調パルス変換器）、ＡＡＣ（analog to analog converter、電流－電圧変換器、対数変換器などのアナログ－アナログ変換器）、ＰＡＣ（pulse to analog level converter、パルス－アナログレベル変換器）、又は任意の他の種類の変換器などの回路を含み得る。入力回路３４０６は、正規化、線形若しくは非線形アップ／ダウンスケーリング関数、又は算術関数を実装し得る。入力回路３４０６は、入力レベルのための温度補償関数を実装し得る。入力回路３４０６は、ＲｅＬＵ又はシグモイドなどの活性化関数を実装し得る。出力回路３４０７は、ＡＤＣ（analog to digital converter、ニューロンアナログ出力をデジタルビットに変換するための、アナログ－デジタル変換器）、ＡＡＣ（analog to analog converter、電流－電圧変換器、対数変換器などのアナログ－アナログ変換器）、ＡＰＣ（analog to pulse converter、アナログ－パルス変換器、analog to time modulated pulse converter、アナログ－時間変調パルス変換器）、又は任意の他の種類の変換器などの回路を含み得る。
【0134】
出力回路３４０７は、整流化線形活性関数（rectified linear activation function、ＲｅＬＵ）又はシグモイドなどの活性化関数を実装し得る。出力回路３４０７は、ニューロン出力の統計的正規化、正則化、アップ／ダウンスケーリング／ゲイン関数、統計的丸め、又は算術関数（例えば、加算、減算、除算、乗算、シフト、対数）を実装し得る。出力回路３４０７は、アレイの電力消費をほぼ一定に保つために、又はＩＶの傾斜をほぼ同じに保つことになどによってアレイ（ニューロン）出力の精度を高めるために、ニューロン出力又はアレイ出力（ビット線出力など）のための温度補償関数を実装し得る。
【0135】
図３５Ａ及び図３５Ｂは、それぞれ、ハイブリッドメモリシステム３５００及び３５５０を示す。ハイブリッドメモリシステム３５００及び３５５０は各々、第１のモードでアレイからデジタル重みデータを取得するためのマルチレベルデジタルニューラルメモリシステムとして、又は第２のモードでアレイからアナログ重みデータを取得するためのマルチレベルアナログニューラルメモリシステムとして動作することができる。
【0136】
図３５Ａでは、ハイブリッドメモリシステム３５００は、行及び列に配置された不揮発性メモリセルのアレイを含むハイブリッドアレイ３５０１と、構成可能な入力回路３５０２と、構成可能な出力回路３５０３と、を備える。
【0137】
構成可能な入力回路３５０２は、ハイブリッドアレイ３５０１に入力を提供し、第１のモードで使用するための行レジスタ及びデジタルアナログ（ＤＡＣ）ブロック３５０５と、第２のモードで使用するための行デコーダブロック３５０４とを備える。
【0138】
構成可能な出力回路３５０３は、ハイブリッドアレイ３５０１から受信された信号に応答して出力を提供し、第１のモードで使用するための電流－電圧変換器（ＩＴＶ）及びアナログ－デジタル変換器（analog-to-digital converter、ＡＤＣ）ブロック３５０６と、第２のモードで使用するためのマルチステートセンス増幅器（multi-state sense amplifier、ＭＳ ＳＡ）ブロック３５０７とを備える。ＩＴＶ＋ＡＤＣブロック３５０６は、複数のＩＴＶ回路及び複数のＡＤＣ回路を備える。ＭＳ ＳＡブロック３５０７は、複数のＭＳ ＳＡ回路を備える。
【0139】
第１のモードでは、ハイブリッドアレイ３５０１は、マルチビットデジタル形式（デジタルマルチレベル形式、１つの物理メモリセルが、４又は８又は１６又は３２レベルなどの複数の離散レベルのうちの１つを記憶することができることを意味し、１つのセルの出力がそれぞれ、２デジタルビット又は３デジタルビット又は４デジタルビット又は５デジタルビットと同等であることを意味する）で重みデータを記憶又は取り出すための不揮発性メモリ記憶装置として動作する。例えば、各セルが８つの異なる値（３ビットすなわち３ｂセル）を記憶することができる場合、デジタル重みデータは０００～１１１まで変化することができる。別の例として、バイナリメモリセル（１ビットセル）におけるように、各セルが２つの異なる値を記憶することができる場合、デジタル重みデータは、０～１まで変化することができる。
【0140】
第１のモードでは、行レジスタ及びデジタル－アナログ（ＤＡＣ）ブロック３５０５は、受信されたデジタル信号に応答して、ハイブリッドアレイ３５０１内の１つ以上の行を読み取るためのアナログ入力信号を生成する。デジタルＭＬＣ（multilevel cell、マルチレベルセル）読み出しモードは、一度に１つの行のみを読み出し、ニューラル読み出しモードは、一度に２つ以上の行、典型的には一度に数十又は数百の行を読み出す。ブロックＩＴＶ＋ＡＤＣ３５０６は、ハイブリッドアレイ３５０１の複数又は全ての列からアナログ（電流）出力を受け取って、ハイブリッドアレイ３５０１全体の大部分のニューラル読み取り（複数の行及び複数の列を一度に読み取る）を表すデジタル出力を生成する。１つのＩＴＶ回路は、アナログ値を出力するために一度に１つのビット線を読み取るために使用され、アナログ値は、同じビット線に複数のセルを含むことができる。ＩＴＶは、典型的には、アレイ出力電流を電圧に変換するために使用される。１つのＡＤＣ回路は、典型的には、一度に１つのビット線を読み出してデジタルビットを出力するために使用され、デジタルビットは、同じビット線に複数のセルを含むことができる。ＡＤＣ回路は、典型的には、電圧をデジタル出力ビットに変換するために使用される。一実施形態では、ＡＤＣ回路を使用して、アレイ電流をデジタル出力ビットに直接変換することができる。例えば、電圧基準を使用するＳＡＲ ＡＤＣの場合、動作のために電流基準を代わりに使用することができる。
【0141】
第２のモードでは、ハイブリッドアレイ３５０１は、アナログニューラルメモリ内のＶＭＭとして動作して、重みデータをアナログマルチレベル形式で記憶し、これは、各セルが、レベル間で連続アナログ値を有するアナログマルチレベルを記憶することを意味する。例えば、８レベルのデジタルマルチレベルセルの場合、セルは、１、２、３、４、．．．、８と異なるレベルを有する。８レベルのアナログマルチレベルセルの場合、セルは、レベル間、例えば、１と２のレベル間に連続値を有し、１．００１、１．００２、．．．、１．０１、．．．１．１、１．２、．．．、１．９９９、２．０のアナログ値が存在する。アナログマルチレベルは、ニューラルアレイメモリアプリケーションのためのベクトル行列乗算器（ＶＭＭ）アプリケーションに必要とされる。
【0142】
第２のモードでは、行デコーダブロック３５０４は、読み出し、プログラム、又は消去動作のためにハイブリッドアレイ３５０１内の１つの行を選択（イネーブル）するために使用される。読み出し又はプログラム動作中、ＭＳ ＳＡブロック３５０７は、ハイブリッドアレイ３５０１内の１つ以上の列内の１つ以上のセルを読み出し又は検証するために使用される。１つのＭＳ ＳＡ回路は、一度に１つのセルを読み取るために使用される。
【0143】
したがって、ハイブリッドメモリシステム３５００は、第１のモードでアレイからデジタル重みデータを取得するためのマルチレベルデジタルニューラルメモリシステムとして、又は第２のモードでアレイからアナログ重みデータを取得するためのマルチレベルアナログニューラルメモリシステムとして動作することができる。
【0144】
図３５Ｂでは、ハイブリッドメモリシステム３５５０は、行及び列に配置された不揮発性メモリセルのアレイを含むハイブリッドアレイ３５５１と、構成可能な入力回路３５５２と、構成可能な出力回路３５５３と、を備える。
【0145】
構成可能な入力回路３５５２は、ハイブリッドアレイ３５５１に入力を提供し、行デコーダ、行レジスタ、及びデジタル－アナログブロック３５５４を備える。すなわち、図３５Ａのブロック３５０４及び３５０５は、単一のブロック３５５４に統合される。構成可能な出力回路３５０３は、ハイブリッドアレイ３５５１から受信された信号に応答して出力を提供し、電流－電圧変換器、アナログ－デジタル変換器、及びセンス増幅器ブロック３５５５を備える。すなわち、図３５Ａからのブロック３５０６及び３５０７は、単一のブロック３５５５に統合される。
【0146】
第１のモードでは、ハイブリッドアレイ３５５１は、重みデータをマルチレベルデジタル形式で記憶するための不揮発性メモリ記憶装置として動作する。ブロック３５５４は、受信されたデジタル信号に応答して、ハイブリッドアレイ３５５１内の１つ以上の行を読み取るためのアナログ入力信号を生成する。ブロック３５５５は、ハイブリッドアレイ３５５１内のセルの少なくとも大部分のニューラル読み取りを表すデジタル出力を生成するために、ハイブリッドアレイ３５５１の列の一部又は全部からアナログ（電流）出力を受け取る。
【0147】
第２のモードでは、ハイブリッドアレイ３５５１は、マルチレベルアナログ形式で重みデータを記憶するためにアナログニューラルメモリ内のＶＭＭとして動作する。ブロック３５５４は、行デコーダとして動作することによって、読み出し、プログラム、又は消去動作のためにハイブリッドアレイ３５０１内の１つの行を選択するために使用される。ブロック３５５５は、マルチステートセンス増幅器として動作することによって、ハイブリッドアレイ３５５１内の１つ以上の列内の１つ以上のセルを読み出すか又は検証するために使用される。各ＭＳ ＳＡ回路は、一度に１つのセルに対して動作する（すなわち、１つのビットラインにつき１つのセルが有効になる）。
【0148】
このように、ハイブリッドメモリシステム３５５０は、第１のモードにおいてハイブリッドアレイ３５５１からデジタル重みデータを取得するためのデジタルニューラルメモリシステムとして、又は第２のモードにおいてハイブリッドアレイ３５５１からアナログ重みデータを取得するためのアナログニューラルメモリシステムとして動作することができる。
【0149】
【0150】
ステップ３６０１では、システムは、ＶＭＭアナログニューラルメモリ動作が実行されるべきか否かを判定する。はいの場合、システムはステップ３６０２に進む。いいえの場合、システムはステップ３６０９に進む。
【0151】
ステップ３６０２では、ＶＭＭアナログニューラル動作が開始する。ステップ３６０３では、入力が、デジタル－アナログ変換器によって提供され、結果として生じる出力が、アナログ－デジタル変換器によって提供される。ＤＡＣは、１ビットＤＡＣとすることができる。
【0152】
ステップ３６０４では、複数の行がイネーブルされる。
【0153】
ステップ３６０５では、複数の列がイネーブルされる。
【0154】
ステップ３６０６では、ハイブリッドメモリアレイからの出力は、デジタル出力ビット（アナログ重みデータ）などの異なる形式に変換される。
【0155】
ステップ３６０７では、部分和記憶が実行される。
【0156】
ステップ３６０８では、加算、活性化、及び／又はプーリングのアクションが、ニューラル出力を生成するために実行される。
【0157】
ステップ３６０９では、デジタル不揮発性メモリ動作が実行される。
【0158】
ステップ３６１０では、入力が行デコーダによって提供され、出力がマルチステートセンス増幅器によって提供される。
【0159】
ステップ３６１１では、行がイネーブルされる。
【0160】
ステップ３６１２では、列がイネーブルされる。
【0161】
ステップ３６１３では、ハイブリッドメモリアレイからの出力は、デジタル出力ビット（デジタル重みデータ）などの異なる形式に変換される。
【0162】
ステップ３６１４では、ステップ３６１３からの出力は、ＳＲＡＭメモリのようなバッファメモリに記憶される。
【0163】
ステップ３６１５では、システムは、全てのターゲット行が操作されているかどうかを判定する。はいの場合、システムはステップ３６１６に進む。いいえの場合、システムはステップ３６１１に戻り、上述したステップを実行する。
【0164】
ステップ３６１６では、加算、活性化、及び／又はプーリングのアクションが、出力を生成するために実行される。
【0165】
図３７は、ハイブリッドメモリシステム３５００又は３５５０、並びに構成可能なマクロ回路３７０１を備える、構成可能なメモリシステム３７００を示す。構成可能なマクロ回路３７０１は、ハイブリッドメモリシステム３５００又は３５５０の第１のモード又は第２のモードと共に動作するように構成され得る。この構成は、起動中に、又は動作中にリアルタイムで起こり得る。構成可能なマクロ回路３７０１は、任意選択的に、ＳＲＡＭ ３７０２、ＳＩＭＤ（single instruction, multiple data、単一命令、複数データ命令処理）モジュール３７０３、（構成可能なマクロ回路３７０１をハイブリッドメモリシステム３５００又は３５５０に接続するための）相互接続マトリクス３７０４、及びｅＭＣＵ（制御ユニット）３７０５を備える。
【0166】
図３８は、複数のハイブリッドアレイタイル３８０１（その各々は、ハイブリッドメモリシステム３５００又は３５５０又は３７００を備えることができる）、相互接続部３８０２、システムレベルＳＩＭＤモジュール３８０３、ｅＭＣＵｓｙｓ（システムレベルコントローラ）３８０４、システムレベルメモリ３８０５、及びシステムレベルインターフェースＩＦＴＣ ３８０６（ＯｃｔｏＳＰＩ、ＰＣＩｅ、インターネットなどの高速インターフェースである）を備えるシステム３８００を示す。
【0167】
図３９は、再構成可能なＩＴＶ＋ＡＤＣ回路３９００を示す。再構成可能なＩＴＶ＋ＡＤＣ回路３９００は、調整可能な電流源３９０１と、（選択されたメモリセルである）電流源３９０２と、比較器３９０３と、論理３９０４とを備える。再構成可能なＩＴＶ＋ＡＤＣ回路３９００は、電流基準ブロック３９０１によって提供される電流基準を用いて、電流ＳＡＲ ＡＤＣとして実行することができる。例えば、８ビット電流ＳＡＲ ＡＤＣの場合、ＩＤＡＣ ３９０１は、８ビットに対して１５レベルを提供する。回路は、ＩＤＡＣ基準値を調整することによって、デジタル重み読み取り又はアナログ重みニューラル読み取りのために再構成される（例えば、ニューラル読み取りの場合、ＩＤＡＣ基準値は、有効にされる行の数、及びデジタル重み又はアナログ重みニューラル読み取りの最大ビット線電流が何であるかに応じて、より大きくなる）。
【0168】
本明細書で使用される場合、「の上方に（over）」及び「に（on）」という用語は両方とも、「に直接」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「に間接的に」（中間材料、要素、又は間隙がそれらの間に配設されている）を包括的に含むことに留意されるべきである。同様に、「隣接した」という用語は、「直接隣接した」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「間接的に隣接した」（中間材料、要素、又は間隙がそれらの間に配設されている）を含み、「に取り付けられた」は、「に直接取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「に間接的に取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設されている）を含み、「電気的に結合された」は、「に直接電気的に結合された」（要素を一緒に電気的に接続する中間材料又は要素がそれらの間にない）、及び「に間接的に電気的に結合された」（要素を一緒に電気的に接続する中間材料又は要素がそれらの間にある）を含む。例えば、要素を「基板の上方に」形成することは、その要素を基板に直接、中間材料／要素をそれらの間に伴わずに形成すること、及びその要素を基板に間接的に１つ以上の中間材料／要素をそれらの間に伴って形成することを含み得る。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35A】
【図35B】
【図36】
【図37】
【図38】
【図39】
【手続補正書】
【提出日】2024-03-13
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
システムであって、複数の行及び複数の列に配置された複数の不揮発性メモリセルのアレイと、
前記アレイに入力を提供するために、前記アレイに結合された構成可能な入力回路と、
前記アレイから受信された出力を提供するために、前記アレイに結合された構成可能な出力回路と、を備え、
第１のモードでは、前記構成可能な入力回路及び前記構成可能な出力回路は、前記アレイからデジタルデータを取得し、
第２のモードでは、前記構成可能な入力回路及び前記構成可能な出力回路は、前記アレイからアナログデータを取得する、システム。
【請求項2】
前記デジタルデータはデジタル重みデータを含み、前記アナログデータはアナログ重みデータを含む、請求項１に記載のシステム。
【請求項3】
前記構成可能な入力回路は、前記第１のモード中に使用するための行レジスタ及びデジタル－アナログ変換器ブロックと、
前記第２のモード中に使用するための行デコーダブロックと、を備える、請求項１に記載のシステム。
【請求項4】
前記構成可能な出力回路は、前記第１のモード中に使用するための電流－電圧変換器及びアナログ－デジタル変換器ブロックと、
前記第２のモード中に使用するためのマルチステートセンス増幅器ブロックと、を備える、請求項３に記載のシステム。
【請求項5】
前記構成可能な出力回路は、前記第１のモード中に使用するための電流－電圧変換器及びアナログ－デジタル変換器ブロックと、
前記第２のモード中に使用するためのマルチステートセンス増幅器ブロックと、を備える、請求項１に記載のシステム。
【請求項6】
前記不揮発性メモリセルは積層ゲートフラッシュメモリセルである、請求項１に記載のシステム。
【請求項7】
前記不揮発性メモリセルはスプリットゲートフラッシュメモリセルである、請求項１に記載のシステム。
【請求項8】
前記システムはアナログニューラルメモリシステムである、請求項１に記載のシステム。
【請求項9】
システムであって、複数の行及び複数の列に配置された複数の不揮発性メモリセルのアレイと、
前記アレイに入力を提供するために、前記アレイに結合された入力回路と、
前記アレイから受信された出力を提供するために、前記アレイに結合された出力回路と、を備え、
前記入力回路は、第１のモードで前記アレイにデジタル入力を提供することができ、又は第２のモードで前記アレイにアナログ入力を提供することができる、システム。
【請求項10】
前記第１のモードでは、前記出力回路は、前記アレイからデジタルデータを取得する、請求項９に記載のシステム。
【請求項11】
前記デジタルデータはデジタル重みデータを含む、請求項１０に記載のシステム。
【請求項12】
前記第２のモードでは、前記出力回路は前記アレイからアナログデータを取得する、請求項１０に記載のシステム。
【請求項13】
前記アナログデータはアナログ重みデータを含む、請求項１２に記載のシステム。
【請求項14】
前記入力回路は、前記第１のモード中に使用するための行レジスタ及びデジタル－アナログ変換器ブロックと、
前記第２のモード中に使用するための行デコーダブロックと、を備える、請求項９に記載のシステム。
【請求項15】
前記出力回路は、前記第１のモード中に使用するための電流－電圧変換器及びアナログ－デジタル変換器ブロックと、
前記第２のモード中に使用するためのマルチステートセンス増幅器ブロックと、を備える、請求項１４に記載のシステム。
【請求項16】
前記出力回路は、前記第１のモード中に使用するための電流－電圧変換器及びアナログ－デジタル変換器ブロックと、
前記第２のモード中に使用するためのマルチステートセンス増幅器ブロックと、を備える、請求項９に記載のシステム。
【請求項17】
前記不揮発性メモリセルは積層ゲートフラッシュメモリセルである、請求項９に記載のシステム。
【請求項18】
前記不揮発性メモリセルはスプリットゲートフラッシュメモリセルである、請求項９に記載のシステム。
【請求項19】
前記システムはアナログニューラルメモリシステムである、請求項９に記載のシステム。
【請求項20】
システムであって、複数の行及び複数の列に配置された複数の不揮発性メモリセルのアレイと、
前記アレイに入力を提供するために、前記アレイに結合された入力回路と、
前記アレイから受信された出力を提供するために、前記アレイに結合された出力回路と、を備え、
前記出力回路は、第１のモードで前記アレイからのデジタルビット出力を提供することができ、又は第２のモードで前記アレイからのアナログ出力を提供することができる、システム。
【請求項21】
前記入力回路は、前記第１のモード中に使用するための行レジスタ及びデジタル－アナログ変換器ブロックと、
前記第２のモード中に使用するための行デコーダブロックと、を備える、請求項２０に記載のシステム。
【請求項22】
前記出力回路は、前記第１のモード中に使用するための電流－電圧変換器及びアナログ－デジタル変換器ブロックと、
前記第２のモード中に使用するためのマルチステートセンス増幅器ブロックと、を備える、請求項２１に記載のシステム。
【請求項23】
前記出力回路は、前記第１のモード中に使用するための電流－電圧変換器及びアナログ－デジタル変換器ブロックと、
前記第２のモード中に使用するためのマルチステートセンス増幅器ブロックと、を備える、請求項２０に記載のシステム。
【請求項24】
前記不揮発性メモリセルは積層ゲートフラッシュメモリセルである、請求項２０に記載のシステム。
【請求項25】
前記不揮発性メモリセルはスプリットゲートフラッシュメモリセルである、請求項２０に記載のシステム。
【請求項26】
前記システムはアナログニューラルメモリシステムである、請求項２０に記載のシステム。
【請求項27】
再構成可能な出力ブロックであって、非反転入力、反転入力、及び出力を備える演算増幅器であって、前記非反転入力が、基準電圧を受け取る、演算増幅器と、
選択されたメモリセル及び前記反転入力に結合され、前記出力に応答して論理によって制御される可変電流源と、を備える、構成可能な出力ブロック。
【請求項28】
前記選択されたメモリセルは積層ゲートフラッシュメモリセルである、請求項２７に記載の出力ブロック。
【請求項29】
前記選択されたメモリセルはスプリットゲートフラッシュメモリセルである、請求項２７に記載の出力ブロック。
【請求項30】
前記選択されたメモリセルはアナログニューラルメモリシステムの一部である、請求項２７に記載の出力ブロック。
【請求項31】
再構成可能な出力ブロックであって、記憶されたデジタルデータに対して動作するように構成可能であり、記憶されたアナログデータに対して動作するように構成可能である出力回路を備える、再構成可能な出力ブロック。
【請求項32】
前記デジタルデータはデジタル重みデータを含み、前記アナログデータはアナログ重みデータを含む、請求項３１に記載の出力ブロック。
【請求項33】
前記デジタルデータは積層ゲートフラッシュメモリセルに記憶される、請求項３１に記載の出力ブロック。
【請求項34】
前記デジタルデータはスプリットゲートフラッシュメモリセルに記憶される、請求項３１に記載の出力ブロック。
【請求項35】
前記デジタルデータは、アナログニューラルメモリシステムに記憶される、請求項３１に記載の出力ブロック。
【請求項36】
再構成可能な入力ブロックであって、デジタルデータを記憶し、取り出すように構成可能であり、アナログデータを記憶し、取り出すように構成可能である入力回路を備える、再構成可能な入力ブロック。
【請求項37】
前記デジタルデータはデジタル重みデータを含み、前記アナログデータはアナログ重みデータを含む、請求項３６に記載の入力ブロック。
【請求項38】
前記デジタルデータは積層ゲートフラッシュメモリセルに記憶される、請求項３６に記載の入力ブロック。
【請求項39】
前記デジタルデータはスプリットゲートフラッシュメモリセルに記憶される、請求項３６に記載の入力ブロック。
【請求項40】
前記デジタルデータはアナログニューラルメモリシステムに記憶される、請求項３６に記載の入力ブロック。【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正の内容】
【0016】
図５は、別の種類のフラッシュメモリセルである、積層ゲートメモリセル５１０を示す。メモリセル５１０は、浮遊ゲート２０がチャネル領域１８全体の上方に延在し、制御ゲート２２（ここでワード線に結合される）が絶縁層（図示せず）によって分離されて浮遊ゲート２０の上方に延在することを除いて、図２のメモリセル２１０と同様である。消去は、ＦＧから基板への電子のＦＮトンネリングによって行われ、プログラミングは、チャネル領域１８とドレイン領域１６との間の領域でのチャネルホットエレクトロン（channel hot electron、ＣＨＥ）注入によって、ソース領域１４からドレイン領域１６に向かって流れる電子によって、及びより高い制御ゲート電圧を有するメモリセル２１０の読み出し動作と同様である読み出し動作によって行われる。
【手続補正3】
【補正対象書類名】明細書
【補正対象項目名】００５０
【補正方法】変更
【補正の内容】
【0050】
図１１は、図２に示されるメモリセル２１０に特に適しており、かつ入力層と次の層との間でシナプス及びニューロンの一部として利用される、ニューロンＶＭＭアレイ１１００を示す。ＶＭＭアレイ１１００は、不揮発性メモリセルのメモリアレイ１１０３と、第１の不揮発性基準メモリセルの基準アレイ１１０１と、第２の不揮発性基準メモリセルの基準アレイ１１０２と、を含む。基準アレイ１１０１及び１１０２は、ＶＭＭアレイ１１００の行方向に延びる。ＶＭＭアレイは、ＶＭＭアレイ１１００においてワード線が垂直方向に延びることを除いて、ＶＭＭ１０００と同様である。ここで、入力はワード線（ＷＬＡ０、ＷＬＢ０、ＷＬＡ１、ＷＬＢ１、ＷＬＡ２、ＷＬＢ２、ＷＬＡ３、ＷＬＢ３）に提供され、出力は、読み出し動作中にソース線（ＳＬ０、ＳＬ１）に現れる。各ソース線の電流は、その特定のソース線に接続されたメモリセルからの全ての電流の合計関数を実行する。
【手続補正4】
【補正対象書類名】明細書
【補正対象項目名】００５６
【補正方法】変更
【補正の内容】
【0056】
図１３は、図３に示されるメモリセル３１０に特に適しており、かつ入力層と次の層との間でシナプス及びニューロンの一部として利用される、ニューロンＶＭＭアレイ１３００を示す。ＶＭＭアレイ１３００は、不揮発性メモリセルのメモリアレイ１３０３と、第１の不揮発性基準メモリセルの基準アレイ１３０１と、第２の不揮発性基準メモリセルの基準アレイ１３０２と、を備える。ＥＧ線ＥＧＲ０、ＥＧ０、ＥＧ１、及びＥＧＲ１は垂直に延び、ＣＧ線ＣＧ０、ＣＧ１、ＣＧ２、及びＣＧ３並びにＳＬ線ＷＬ０、ＷＬ１、ＷＬ２、及びＷＬ３は水平に延びる。ＶＭＭアレイ１３００は、ＶＭＭアレイ１３００が双方向チューニングを実装することを除いてＶＭＭアレイ１４００と同様であり、各個々のセルは、個別のＥＧ線の使用により、浮遊ゲートの所望の電荷量に達するために、必要に応じて完全に消去され、部分的にプログラムされ、部分的に消去され得る。示されるように、基準アレイ１３０１及び１３０２は、端子ＢＬＲ０、ＢＬＲ１、ＢＬＲ２及びＢＬＲ３における入力電流を制御ゲート電圧ＣＧ０、ＣＧ１、ＣＧ２及びＣＧ３に変換し（マルチプレクサ１３１４を介したダイオード接続された基準セルの作用を通じて）、これらの電圧は行方向でメモリセルに適用される。電流出力（ニューロン）は、ビット線ＢＬ０～ＢＬＮ中にあり、各ビット線は、その特定のビット線に接続された不揮発性メモリセルからの全ての電流を合計する。
【手続補正5】
【補正対象書類名】明細書
【補正対象項目名】０１４５
【補正方法】変更
【補正の内容】
【0145】
構成可能な入力回路３５５２は、ハイブリッドアレイ３５５１に入力を提供し、行デコーダ、行レジスタ、及びデジタル－アナログブロック３５５４を備える。すなわち、図３５Ａのブロック３５０４及び３５０５は、単一のブロック３５５４に統合される。構成可能な出力回路３５５３は、ハイブリッドアレイ３５５１から受信された信号に応答して出力を提供し、電流－電圧変換器、アナログ－デジタル変換器、及びセンス増幅器ブロック３５５５を備える。すなわち、図３５Ａからのブロック３５０６及び３５０７は、単一のブロック３５５５に統合される。
【国際調査報告】