特表 2024-533950 銅リッチ・シリサイド相を安定化するための方法、及びリチウム・イオン電池における同銅リッチ・シリサイド相の使用

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-09-18

(54)【発明の名称】銅リッチ・シリサイド相を安定化するための方法、及びリチウム・イオン電池における同銅リッチ・シリサイド相の使用

(51)【国際特許分類】

   H01M 4/38 20060101AFI20240910BHJP

   C01B 33/06 20060101ALI20240910BHJP

   H01M 4/134 20100101ALI20240910BHJP

   H01M 4/66 20060101ALI20240910BHJP

   H01M 4/36 20060101ALI20240910BHJP

【ＦＩ】

H01M4/38 Z

C01B33/06

H01M4/134

H01M4/66 A

H01M4/36 A

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2024504509

(86)(22)【出願日】2022-08-09

(85)【翻訳文提出日】2024-02-27

(86)【国際出願番号】 EP2022072350

(87)【国際公開番号】W WO2023017034

(87)【国際公開日】2023-02-16

(31)【優先権主張番号】102021120615.4

(32)【優先日】2021-08-09

(33)【優先権主張国・地域又は機関】DE

(31)【優先権主張番号】102021120624.3

(32)【優先日】2021-08-09

(33)【優先権主張国・地域又は機関】DE

(31)【優先権主張番号】102021120635.9

(32)【優先日】2021-08-09

(33)【優先権主張国・地域又は機関】DE

(31)【優先権主張番号】102021126493.6

(32)【優先日】2021-10-13

(33)【優先権主張国・地域又は機関】DE

(81)【指定国・地域】

(71)【出願人】

【識別番号】524003563

【氏名又は名称】ノルクシ ゲーエムベーハー

(74)【代理人】

【識別番号】110000855

【氏名又は名称】弁理士法人浅村特許事務所

(72)【発明者】

【氏名】ライヒマン、ウドー

(72)【発明者】

【氏名】ヌーベール、マルセル

(72)【発明者】

【氏名】クラウゼ － バーダー、アンドレアス

【テーマコード（参考）】

4G072

5H017

5H050

【Ｆターム（参考）】

4G072AA20

4G072BB05

4G072BB09

4G072FF04

4G072FF06

4G072GG02

4G072GG03

4G072HH01

4G072JJ09

4G072MM36

4G072NN03

4G072NN11

4G072RR11

4G072UU30

5H017AA03

5H017AS02

5H017EE01

5H050AA07

5H050AA19

5H050BA16

5H050CB11

5H050DA03

5H050DA07

5H050FA02

5H050GA02

5H050HA02

5H050HA04

5H050HA07

5H050HA20

(57)【要約】

本発明は、銅リッチ・シリサイド相を安定化するための方法に関し、この方法ではキャリア基材にシリコン層構造が適用される。特に、相分離及び微細構造形成の特性を制御された方法で変化させることができ、同時にそのプロセスを可能な限り簡潔、迅速、且つ効率的に実行可能にする方法を特定するという、本発明が対処する問題は、銅リッチ・シリサイド相を安定化するための方法であって、キャリア基材にシリコン層構造が適用され、少なくとも１種の金属とシリコンの混合物からのシリコン層構造の層が適用され、この混合物に続いて短時間のテンパリングが施され、短時間テンパリングにおける０．０１～１００ｍｓの範囲内のパルス持続時間及び／又は０．１～１００Ｊ／ｃｍ^２の範囲内のパルス・エネルギー量などのプロセス・パラメータの設定、４℃～２００℃の範囲へのキャリア基材の予熱又は冷却、並びにシリコン層構造の層の適用される混合物の材料選択によって、適用される層の相分離が制御される、方法、によって解決される。

【特許請求の範囲】

【請求項1】

キャリア基材にシリコン層構造（１）が適用される、微細構造中の銅リッチ・シリサイド相を安定化するための方法であって、少なくとも１種の金属（３）とシリコン（２）の混合物から成る前記シリコン層構造（１）の層が適用され、続いて急速アニーリング（４）が施され、急速アニーリングにおける０．０１～１００ｍｓの範囲内のパルス持続時間及び／又は０．１～１００Ｊ／ｃｍ^２の範囲内のパルス・エネルギーのような動作パラメータの設定、４℃～２００℃の範囲内での前記キャリア基材の予熱又は冷却、並びに前記シリコン層構造（１）の前記層の前記適用される混合物中の材料の選択によって、前記適用される層中の相分離（５）が制御され、前記微細構造が成長することを特徴とする、方法。

【請求項2】

前記相分離（５）によって、ナノスケールのシリコン（７）が埋め込まれた金属又はシリサイドの導電性マトリックスが形成されていることを特徴とする、請求項１に記載の方法。

【請求項3】

前記キャリア基材が主として銅で形成されていることを特徴とする、請求項１に記載の方法。

【請求項4】

前記相分離（５）によって、前記シリコン層構造（１）の前記層に銅シリサイド・マトリックス（６）が形成されていることを特徴とする、請求項１又は３に記載の方法。

【請求項5】

前記銅シリサイド・マトリックスは、熱平衡において存在する金属間化合物相Ｃｕ_３Ｓｉ、Ｃｕ_１５Ｓｉ_４、及びＣｕ_５Ｓｉから形成されるだけでなく、Ｃｕ_７Ｓｉ及びＣｕ_９Ｓｉのような高温安定化された銅リッチ金属間化合物相からも形成され、前記銅リッチ金属間化合物相はまたシリコン・リッチＳｉ－Ｃｕ混合物中にも成長することを特徴とする、請求項４に記載の方法。

【請求項6】

前記シリコン層構造（１）の前記層は、ニッケル（Ｎｉ）、アルミニウム（Ａｌ）、スズ（Ｓｎ）、又はチタン（Ｔｉ）の元素のうちの１つ又は複数と混和されることを特徴とする、請求項１から５までのいずれか一項に記載の方法。

【請求項7】

前記シリサイド・マトリックスのナノ構造化が前記急速アニーリングによって確立されることを特徴とする、請求項１から６までのいずれか一項に記載の方法。

【請求項8】

前記銅シリサイド・マトリックス内で成長する前記相の形態及び分布が冷却速度によって確立されることを特徴とする、請求項１から７までのいずれか一項に記載の方法。

【請求項9】

遅い冷却速度によって大きな微細構造を伴う相分離が確立され、速い冷却速度によって小粒子微細構造を伴う相分離が確立されることを特徴とする、請求項８に記載の方法。

【請求項10】

形成される前記銅シリサイド・マトリックス中の、Ｃｕ_５Ｓｉ、Ｃｕ_７Ｓｉ、Ｃｕ_９Ｓｉ、又はｘ，ｙを自然数としたＣｕ_ｘＳｉ_ｙのような銅リッチ・シリサイドの割合は、シリサイド全体の割合の５０％超に達することを特徴とする、請求項１から９までのいずれか一項に記載の方法。

【請求項11】

前記シリコン層構造（１）の前記層は、物理気相成長、ＰＶＤ、及び／又は、化学気相成長、ＣＶＤのような、乾式の堆積工程によって適用されていることを特徴とする、請求項１から１０までのいずれか一項に記載の方法。

【請求項12】

リチウム・イオン電池内の、より詳細にはシリコン・アノード用の、高静電容量電極材料を製造するための、請求項１から１１までに記載の銅リッチ・シリサイド相を安定化するための方法の使用。

【請求項13】

請求項１から１１までのいずれか一項に記載の方法によって製造された、電気化学セル、より詳細にはリチウム・イオン電池用のアノード材料。

【請求項14】

請求項１３に記載のアノード材料を含む電池セル、より詳細にはリチウム・イオン・セル。

【請求項15】

請求項１４に記載の少なくとも１つの電池セルを備える電池、より詳細にはリチウム・イオン電池。

【請求項16】

銅製であるのが好ましい電流コレクタと、請求項１から１１までに記載の方法によって製造可能な、前記電流コレクタ上に堆積されている多層構造とを備える、リチウム・イオン電池で使用するのに適したアノードであって、前記多層構造は少なくとも２つの層から形成され、１つの層が、銅シリサイド・マトリックスを形成する、少なくとも１つの金属（３）とシリコン（２）の混合物から形成され、前記銅シリサイド・マトリックスは使用される前記金属に応じた金属間化合物相を含むことを特徴とする、アノード。

【請求項17】

前記銅シリサイド・マトリックスは、前記多層構造の最終的な薄層厚さに規格化して５０％～９０％の横方向の拡張を示すことを特徴とする、請求項１６に記載のアノード。

【請求項18】

前記多層構造中に微細構造が成長し、前記微細構造はＣｕ_５Ｓｉ、Ｃｕ_７Ｓｉ、及びＣｕ_９Ｓｉのような異なる金属間金属リッチ相を含み、形成される前記相の拡張は、前記微細構造中の前記多層構造の最終薄層厚さに正規化して少なくとも５０％に達し、純シリコンは１層当たり１μｍの最大厚さを有することを特徴とする、請求項１６に記載のアノード。

【請求項19】

前記多層構造の全Ｓｉ含有量に対して計算される、前記銅シリサイド・マトリックス内にインターカレートされたナノスケールのシリコンの体積パーセントでの合計割合が、４０％～９５％であることを特徴とする、請求項１から１８までのいずれか一項に記載のアノード。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、キャリア基材にシリコン層構造が適用される、銅リッチ・シリサイド相を安定化するための方法に関する。

【0002】

本発明は更に、リチウム・イオン電池内の、より詳細にはシリコン・アノード用の、高静電容量電極材料を製造するための本発明の方法の使用に、並びに電池セル及びリチウム・イオン電池におけるアノード材料及びその使用に、並びに本発明の方法で製造されたアノードに関する。

【背景技術】

【0003】

不特定の銅（Ｃｕ）－シリコン（Ｓｉ）混合薄層（ｌａｍｉｎａ）を高温に曝露した場合、銅及びシリコンのそれぞれの濃度が、固溶体と呼ばれる銅のシリサイド又は混合結晶の単相又は多相の形成を決定する。

【0004】

銅－シリコン混合薄層中に低温の平衡状態で存在する３つのシリサイドが、Ｃｕ_３Ｓｉ、Ｃｕ_１５Ｓｉ_４、Ｃｕ_５Ｓｉである。ケイ素濃度が最も高い安定な金属間化合物相はＣｕ_３Ｓｉである（非特許文献１）。シリコンの割合が高くなると（過共晶相、Ｃｕ３－αＳｉ（α＞０））、それに応じた（Ｓｉ）とＣｕ_３Ｓｉ相の混合物になる。亜共晶濃度のＳｉ－Ｃｕ混合物、つまりより銅の多い、すなわち銅リッチな混合物では、１７０℃を超える加熱でＣｕ_３Ｓｉ相が最初に形成され（非特許文献２）、より高い温度ではこの相は銅相Ｃｕ_１５Ｓｉ_４及びＣｕ_５Ｓｉに移行する。微細構造が成長するが、そこでは各相はこれらの割合に従って形成される。この微細構造の形態と分布は、薄層に適用されるアニーリング処理の冷却速度によって決定される。遅い冷却速度及び／又は小さな温度勾配は大きな微細構造を有する成長した相分離を促し、一方、速い冷却速度及び／又は高い温度勾配は小粒子微細構造を有する相分離をもたらす。相分離は、薄層の構成元素と形成される金属間化合物相とに依存する。３つの金属間化合物相を有するＣｕ－Ｓｉ及び５つの金属間化合物相を有するＮｉ－Ｓｉなどの二元系のほかに、共晶は存在するが金属間化合物相が形成されないＡｌ－Ｓｉのような系も存在する。Ｃｕ－Ｓｉ（図１）、Ｎｉ－Ｓｉ（図２）、Ａｌ－Ｓｉ（図３）、Ｔｉ－Ｓｉ（図４）の相図を参照。

【0005】

複数の異なる金属とシリコンの組合せを用いて、相分離及び微細構造形成の特性を更にカスタマイズすることができる。

【先行技術文献】

【非特許文献】

【0006】

【非特許文献1】Chromik, R. R., Neils, W. K. & Cotts, E. J. Thermodynamic and kinetic study of solid state reactions in the Cu-Si system. Journal of Applied Physics 86, 4273 (1999)

【非特許文献2】Russell, S. W., Li, J. & Mayer, J. W. In situ observation of fractal growth during a‐Si crystallization in a Cu3Si matrix. Journal of Applied Physics 70, 5153-5155 (1991)

【発明の概要】

【発明が解決しようとする課題】

【0007】

したがって、本発明の目的は、特に、相分離及び対応する微細構造形成の特性をカスタマイズし得る方法を特定することであり、これが意図するのは、このプロセスを最大限の簡潔性、迅速性、及び効率で実行できるようにすることである。

【課題を解決するための手段】

【0008】

この目的は独立請求項１に記載の方法によって達成される。キャリア基材にシリコン層構造が適用される、微細構造中の銅リッチ・シリサイド相を安定化するための方法では、少なくとも１種の金属とシリコンの混合物から成る前記シリコン層構造の層が適用され、続いて急速アニーリングが施され、急速アニーリングにおける０．０１～１００ｍｓの範囲内のパルス持続時間及び／又は０．１～１００Ｊ／ｃｍ^２の範囲内のパルス・エネルギーなどの動作パラメータの設定、４℃～２００℃の範囲内でのキャリア基材の予熱又は冷却、並びにシリコン層構造の層の適用される混合物中の材料の選択によって、適用される層中の相分離が制御され、微細構造が成長する。

【0009】

急速アニーリングとは特に、フラッシュ・ランプ・アニーリング及び／又はレーザ・アニーリングを指す。フラッシュ・ランプ・アニーリングは、０．３～２０ｍｓの範囲内のパルス持続時間又はアニーリング時間で、０．３～１００Ｊ／ｃｍ^２の範囲内のパルス・エネルギーで、行われる。レーザ・アニーリングの場合、０．０１～１００ｍｓのアニーリング時間が局所加熱部位の走査速度によって設定されて、０．１～１００Ｊ／ｃｍ^２のエネルギー密度が生じる。急速アニーリングで達成される加熱勾配は、この方法に必要な１０＾４－１０＾７Ｋ／ｓの範囲内にある。この目的のためのフラッシュ・ランプ・アニーリングでは、可視波長域内のスペクトルを使用するが、一方でレーザ・アニーリングでは、赤外（ＩＲ：ｉｎｆｒａｒｅｄ）から紫外（ＵＶ：ｕｌｔｒａｖｉｏｌｅｔ）までのスペクトルの範囲内の離散波長を使用する。

【0010】

シリコン層構造とは、Ｓｉ電極の薄層状構造又は薄層状スタックの様々な薄層を指す。薄層状スタックは少なくとも１つの層又は薄層を備え、層又は薄層は少なくとも１種の材料で、又は２種以上の材料の混合物で形成される。層及び薄層は同義で使用される用語である。

【0011】

本発明の方法では、スパッタリング工程で通常あるような真空遮断なしに、任意の所望の層構造又は薄層状スタックを多数の基材上に構築することができる。急速アニーリングの結果、アニーリング・ステップを迅速且つ効率的に実行できる。急速アニーリングでは、フラッシュ・ランプのエネルギー又はレーザのエネルギー、パルス持続時間、及び基材の予熱又は冷却など、動作設定のバリエーションが豊富である。

【0012】

これらの基本動作ステップによって、所望の用途に合わせてカスタム調整可能な膨大なパラメータのスペクトルが得られる。特に、急速アニーリングでは、標的を定めたエネルギー投入に起因して、決定的な利点が得られる。急速アニーリングを使用して、平衡状態に耐えられない高温相を安定化することができる。

【0013】

本発明の方法の一実施例では、相分離の結果、ナノスケールのシリコンが埋め込まれた、金属又はシリサイドの導電性マトリックスが形成される。

【0014】

ナノスケールのシリコンとは、アモルファスのシリコン、又は、少なくとも１つの次元が１００ｎｍ未満の大きさで空間に存在している、ナノ結晶オーダーのシリコンを指す。結晶性Ｓｉの場合、１００ｎｍがリチウムのインターカレーションによる体積拡張の限界値と考えられており、この数値以下であれば、形態を破壊することなく、すなわちクラック、破砕などを生じさせることなく、応力を散逸させることができる。

【0015】

本発明の方法の別の実施例では、キャリア基材は主として銅で形成される。

【0016】

銅基材の使用及び選ばれた動作パラメータによる相分離への影響によって、純シリコンのアモルファス領域又はナノ結晶領域を含む銅シリサイド・マトリックスの形成がもたらされる。この結果、リチウムのインターカレーションのための容量をほとんど又は全く有さない導電性の領域と、高い貯蔵容量を有する実質的に純粋なＳｉ（理想的にはアモルファス）を含む更なる領域とが存在する、不均質な構造が生じる。

【0017】

銅リッチ・シリサイド相はそのままの状態では、それよりも銅リッチでないシリサイド相よりも導電性が高い。Ｓｉの濃度が高いＳｉ－Ｃｕ領域及び低いＳｉ－Ｃｕ領域が不特定の混合物に形成されれば、このことは電池での使用にとって、及びその性能にとって有利である。急速アニーリングの結果、Ｃｕ_３Ｓｉではなくより高濃度の銅シリサイドが形成される場合、それに応じて純シリコンの領域がより多く残されることになる。この結果、シリサイド・マトリックスは高い導電性を達成し、存在する残りの（アモルファスの又はナノ結晶の）シリコンの利用度は高い。極端な場合、相分離の結果、シリコン層中に純粋な銅マトリックスが形成されることさえあることが明らかになっているが、これは対応するナノ構造の理想的なケースを表すものである。

【0018】

本発明の方法の一実施例では、相分離によって、シリコン層構造の層への銅シリサイド・マトリックスの形成がもたらされる。

【0019】

パルス長を変化させることで、ナノ構造化に対して標的を定めた影響を与えることができる。デンドライトによる導電性を有するマトリックスが成長し、これによりまた、低導電性シリコンの比較的厚い層の良好な導電性も実現される。デンドライトは樹木状又はブッシュ状の結晶構造である。同構造は、シリコン－金属薄層にアルミニウムを混和することで、生じる範囲が大きくなる。

【0020】

本発明の方法の別の実施例では、銅シリサイド・マトリックスは、室温での熱力学的平衡状態で存在する安定な金属間化合物相（銅シリサイド相）Ｃｕ_３Ｓｉ、Ｃｕ_１５Ｓｉ_４、及びＣｕ_５Ｓｉによってだけでなく、急速アニーリングの結果としてのＣｕ_７Ｓｉ及びＣｕ_９Ｓｉなどの高温安定化された銅リッチ金属間化合物相によっても形成／生成され、これら銅リッチ金属間化合物相はまた、シリコン・リッチＳｉ－Ｃｕ混合物中にも形成される。この混合物は、銅に対してシリコンの割合が高いにもかかわらず、すなわち亜共晶濃度で、成長する。

【0021】

本発明の方法の更なる実施例では、シリコン層構造の層は、ニッケル（Ｎｉ）、アルミニウム（Ａｌ）、スズ（Ｓｎ）、又はチタン（Ｔｉ）の元素のうちの、１つ又は複数と混和される。

【0022】

ニッケル－シリコンの二元系では５つの金属間化合物相が存在するが、Ａｌ－Ｓｉのような系では共晶のみが存在し、金属間化合物相は形成されない。アルミニウムは、例えばＣｕ－Ｓｉ系におけるデンドライトの形成を促進するように作用し、シリコンの導電性を高める。銅とは対照的に、Ｓｎ及びＴｉにはリチウム活性相が存在する。シリコンでは、これらの相は体積拡張時に、硬質の界面を生成することなく体積拡張を緩和することができる。

【0023】

本発明の方法の別の更なる実施例では、シリサイド・マトリックスのナノ構造化は急速アニーリングによって確立される。

【0024】

例えば、フラッシュ・ランプ・アニーリング又はレーザ・アニーリングにおいてフラッシュのパルス長を変更することによって、ナノ構造化を調整することが可能になる。

【0025】

本発明の方法の一実施例では、銅シリサイド・マトリックス内で成長する相の形態及び分布は、冷却速度によって確立される。

【0026】

有利には、遅い冷却速度によって、大きな微細構造を伴う相分離を確立することが可能であり、一方、速い冷却速度によって、小粒子微細構造を伴う相分離を確立することができる。

【0027】

本発明の方法の別の実施例では、形成される銅シリサイド・マトリックス中の、Ｃｕ_５Ｓｉ、Ｃｕ_７Ｓｉ、Ｃｕ_９Ｓｉ、又はｘ、ｙを自然数としたＣｕ_ｘＳｉ_ｙなどの銅リッチ・シリサイドの割合は、シリサイド全体の割合の５０％超に達する。有利には、十分な電池容量が確保されるように、薄層中のシリサイドの量を、銅シリサイド・マトリックス／シリコン層の合計容量が２０００ｍＡｈ／ｃｍ^２を下回らないように設定すべきである。

【0028】

特徴的なのは、シリコン薄層中の本発明に従って製造された多層構造中に銅シリサイド・マトリックスとして成長した、Ｃｕ_３Ｓｉ、Ｃｕ_１５Ｓｉ_４、及びＣｕ_５Ｓｉなどの形成された相の拡張が、厚さ１μｍのシリコン薄層中で目視で２００ｎｍに達することである。個々の層をより細かく更に分割することにより、これをバッテリー動作が十分に安定化されるように、必要に応じて適合させることができる。目的はシリコンを安定化する銅シリサイド・マトリックスである。銅シリサイド（ＣｕＳｉ）の割合は、純シリコンの安定性限度を超えないような大きさでなければならない。

【0029】

パルス持続時間、パルス・エネルギー、及び／又は予熱／冷却などの急速アニーリングのパラメータの任意の変更によって、多くの結果が得られる。大体積の拡張での安定した電池動作のためには、１００ｎｍのオーダーのアモルファス・シリコン領域が一般には理想的である。デンドライトによる導電性を有するマトリックスによって、低導電性シリコンの比較的厚い層の良好な電気的接触も実現される。これらデンドライトは、Ｓｉ金属層にアルミニウムを混和することによって、より広い範囲まで形成される。

【0030】

シリコン層構造の層は有利には、スパッタリングに代表される物理気相成長（ＰＶＤ：ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）、及び／又は化学気相成長（ＣＶＤ：ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）などの、乾式の堆積法によって適用される。

【0031】

記載されている相分離は、多様な金属間化合物相の形成と、場合によっては同時に、また場合によっては連続的に、行われる。これらの金属間化合物相は異なる密度及び／又は格子定数を有する。したがって、最終状態又は最終段階に達する前に、比較的低い密度を有するか又はより大きな空間体積を占める界面の形成が可能である。その結果、工程終了時には、アモルファス・シリコンが埋め込まれた不均質なシリサイド・マトリックス中に空隙構造が分布した、フォーム構造が得られる。これらの空隙構造は更に、リチウムのインターカレーションによるシリコンの体積拡張を補償することができる。本発明の方法では材料の系の薄層厚さが５倍に増加したことが実証されているが、典型的な格子拡張と酸化物形成では、２倍又は３倍が現実的である。残りの厚さ又は体積の増加はしたがって、形成された空隙構造に起因するものである。

【0032】

したがって、方法請求項に記載の銅リッチ・シリサイド相を安定化するための本発明の方法を、リチウム・イオン電池内の、より詳細にはシリコン・アノード用の、高静電容量電極材料を製造するために使用するのが有利である。

【0033】

更に、電気化学セル、より詳細にはリチウム・イオン電池用のアノード材料を製造することが有利である。

【0034】

このアノード材料は電池セルに採用することができ、そしてこの電池セルは少なくとも１つの電池セルを有する電池内に設置することができる。

【0035】

本発明の方法の利点は、記載されている特性が複雑な操作によって得られるのではなく、代わりにそれらが急速アニーリングの標的を定めた使用によって、無理なくもたらされることである。このことは１回の操作ステップで達成され、拡張性が高いため、したがってコスト効率が極めて高い。他の方法ははるかに複雑であり、急速アニーリングよりもはるかに多くのエネルギーを必要とし、拡張性のある様式では適用できない。

【0036】

本発明が基礎とする目的は、請求項１６に記載のアノードによっても達成される。本発明のアノードはリチウム・イオン電池に使用するのに適しており、銅製であるのが好ましい電流コレクタと、請求項１から１１までに記載の方法によって製造される、電流コレクタ上に堆積された多層構造と、を備える。多層構造は、１つの層が少なくとも１種の金属とシリコンの混合物で形成されている、少なくとも２つの層で形成され、これらが銅シリサイド・マトリックスを形成し、銅シリサイド・マトリックスには使用される金属に応じた（金属間化合物）相が含まれる。

【0037】

本発明のアノードの一実施例では、銅シリサイド・マトリックスは、多層構造の最終的な薄層厚さに規格化して５０％～９０％の横方向の拡張を示す。

【0038】

本発明のアノードの別の実施例では、多層構造中で微細構造が成長し、この微細構造は、Ｃｕ_３Ｓｉ、Ｃｕ_１５Ｓｉ_４、及びＣｕ_５Ｓｉや、高い割合の銅リッチ・シリサイド、例えばＣｕ_５Ｓｉ、Ｃｕ_７Ｓｉ、及びＣｕ_９Ｓｉなどの異なる金属間化合物相金属リッチ相を含み、形成される相の拡張は、微細構造における最終的な薄層厚さに規格化して少なくとも５０％に達し、純シリコンは１層あたり１μｍの最大厚さを有する。例えば、厚さ１．５μｍのＣｕ－Ｓｉ層の場合、銅シリサイド・マトリックスの拡張は少なくとも０．５μｍに達するべきである。結晶性シリコンでは３００ｎｍの最大拡張、アモルファス・シリコンでは１μｍの最大拡張が、シリコン構造が粉砕されることのない、リチウムのインターカレーションによる安定した均一な体積拡張を実現する上限と考えられている。これは純シリコンの安定性基準と呼ばれている。

【0039】

本発明のアノードの更なる実施例では、多層構造の全Ｓｉ含有量に対して計算される、銅シリサイド・マトリックス内にインターカレートされたナノスケールのシリコンの体積パーセントでの合計割合は、４０％～９５％であるが、このとき／この場合（ｓｏ ｔｈａｔ／ｉｎ ｗｈｉｃｈ ｃａｓｅ）、安定性基準には達しない。

【0040】

本発明について、例示的な実施例を用いて以下でより詳細に説明する。

【図面の簡単な説明】

【0041】

【図1】銅－シリコン相図である。

【図2】ニッケル－シリコン相図である。

【図3】アルミニウム－（銅）－シリコン相図である。

【図4】チタン－（アルミニウム）－シリコン相図である。

【図5】Ｃｕ－Ｓｉ－Ｔｉ相図である。

【図6】フラッシュ・ランプ・アニーリング後の層構造及び相分離の進行の概略図である。

【図7】本発明の方法で製造された、成長した銅シリサイド・マトリックス（デンドライト構造）を有するＳｉ／Ｃｕ／Ｓｉの層全体のＳＥＭ顕微鏡写真である。

【図8】本発明の方法で製造したＣｕ－Ｓｉ－Ｎｉ系のＳＥＭ画像及び元素分析である。

【図9】Ｃｕ－Ｓｉ－Ａｌ系のＳＥＭ顕微鏡写真である。

【発明を実施するための形態】

【0042】

図６は、シリコン薄層２と、銅薄層３及び／又は銅以外の材料の薄層とが交互に配された、製造されたシリコン層構造１の概略図である。急速アニーリング、より詳細にはフラッシュ・ランプ・アニーリング又はレーザ・アニーリング４の結果、相分離５によって不均質な混合層が形成される。描かれている実例では、製造されたシステムは、リチウムのインターカレーションのための高い貯蔵容量を有する、アモルファス・シリコン７の大きな領域を含む。また更に、急速アニーリングによって、銅がシリコンと相互成長し所望のデンドライトを成長させる領域の成長がもたらされるが、この領域は純銅マトリックスにまで銅シリサイド（ＣｕＳｉ_ｘ）マトリックス６を成長させる可能性があり、したがって高い導電性を示す。図６は、層構造からのＣｕ／Ｓｉの混合物を示す。また原理的には、ＳｉＣｕターゲットから直接、同時スパッタリング又はスパッタリングによって均質なＳｉＣｕ層を製造することも可能であろう。その後、急速アニーリングによって相分離が生じる。したがって、Ｓｉ／Ｃｕ層を個別にスパッタリングするのではなく、混合層をスパッタリングすることも可能である。利点は、層を交互に適用する必要がなく、代わりに１回の動作ステップで済むことである。

【0043】

図７は、本発明の方法で実現され製造される、相分離による不均一な混合層のＳＥＭ顕微鏡写真を示す。Ｓｉ／Ｃｕ／Ｓｉの層全体は、各々が厚さ１μｍであるＳｉの２つの層を呈し、その間に厚さ３００ｎｍのＣｕがある。急速アニーリング後、ＣｕはＳｉと相互成長し、所望のデンドライトが成長する。各Ｓｉ層の約５０％にＣｕ又はＣｕＳｉ_ｘのデンドライトが形成されている。より明るい領域は、シリコン（より暗い部分）中に不均質に分布する銅リッチ・シリサイド、又は銅である。

【0044】

本発明の方法で製造されたＣｕ－Ｓｉ系を用いて、過共晶系Ｃｕ_{（３－α）}Ｓｉ（α＞０）においても銅リッチ相が形成できることが実証された。これを受けて、Ｘ線回折法により、低温安定なＣｕ_５Ｓｉ相だけでなく、Ｃｕ_７Ｓｉ相、及び更にはＣｕ_９Ｓｉ相も測定された。系にニッケルを混和すると、これら銅リッチ・シリサイド相の形成が更に促進される。銅リッチ・シリサイド相の形成は、急速アニーリングのプロセス中の限られた動態及び拡散によって誘導され、その場合、過共晶系であっても局所的に亜共晶濃度となる場所が存在し、この結果銅リッチ相が形成される。アルミニウムなど、シリコンと金属間化合物相を成長させない材料の添加は、このプロセスを更に支援する。

【0045】

図８にはＣｕ－Ｓｉ－Ｎｉ系（ＳＥＭ画像及び元素分析）が示されており、ＮｉＳｉ_ｘ層から銅及び／又は銅リッチ・シリサイドがシリコン中にデンドライトとして成長している（出発層はＳｉ／Ｎｉ／ＣｕＳｉ_ｘ構造）。

【0046】

図９には、デンドライト構造と、アルミニウムの混和によってシリコン中に凝集する粒子状構造としての銅インクルージョンとの両方を有する、ＣｕＳｉ_ｘ層上の複雑な層構造が示されている。

【0047】

要約すれば、本発明の方法は、ナノスケールのＳｉが埋め込まれた、金属及びシリサイドの導電性マトリックスの形成を可能にする。特に、本発明の方法は、純銅マトリックスにまで及ぶ銅リッチ・シリサイド・マトリックスを形成することを可能にし、このことにより、混合層の不均質性の、及びひいては電池性能の、大幅な改善がもたらされる。急速アニーリングのパルス持続時間、パルス・エネルギー、及び予熱又は冷却などの動作パラメータを標的を定めて変化させることにより、周囲の導電性マトリックスの構造を確立することが可能である。用途に対して最適な構造を選択するための可能な選択しとしては、粒子状の埋め込み、ピラミッド状、サンゴ状、又は樹枝状の構造、及び更には柱状のピラー構造が挙げられる。本発明の方法は薄層状の層にフォーム構造を作り出すことを可能にし、この結果、シリコンへのリチウムのインターカレーションに対する応力補償が改善され、このことにより電池性能が改善される。

【符号の説明】

【0048】

１ シリコン層構造
２ シリコン薄層／層
３ 銅薄層／層
２＋３ 濃度調整可能な混合Ｓｉ／Ｃｕ層
４ 急速アニーリング、より詳細にはフラッシュ・ランプ・アニーリング・ステップ又はレーザ・アニーリング・ステップ
５ 相分離、銅又は銅シリサイドのデンドライト
６ 銅シリサイド・マトリックス／Ｃｕマトリックス
７ アモルファス・シリコン又はナノスケールのナノ結晶シリコン
５＋６＋７ 導電性シリサイド・マトリックスに埋め込まれたナノスケールのシリコン

【図1-1】

【図1-2】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【国際調査報告】