▶ インターナショナル・ビジネス・マシーンズ・コーポレーションの特許一覧
特表2024-534287パワー・レールがアクティブ・ゲートの下に配置された半導体構造体
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-09-20
(54)【発明の名称】パワー・レールがアクティブ・ゲートの下に配置された半導体構造体
(51)【国際特許分類】
H01L 29/786 20060101AFI20240912BHJP
H01L 21/336 20060101ALI20240912BHJP
H01L 21/768 20060101ALI20240912BHJP
【ＦＩ】
H01L29/78 616S
H01L29/78 618D
H01L21/90 B
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2022563500
(86)(22)【出願日】2022-06-27
(85)【翻訳文提出日】2022-10-19
(86)【国際出願番号】 IB2022055925
(87)【国際公開番号】W WO2023041994
(87)【国際公開日】2023-03-23
(31)【優先権主張番号】17/479,966
(32)【優先日】2021-09-20
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】390009531
【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【住所又は居所原語表記】Ｎｅｗ Ｏｒｃｈａｒｄ Ｒｏａｄ， Ａｒｍｏｎｋ， Ｎｅｗ Ｙｏｒｋ １０５０４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ
(74)【代理人】
【識別番号】100112690
【弁理士】
【氏名又は名称】太佐 種一
(74)【代理人】
【識別番号】100120710
【弁理士】
【氏名又は名称】片岡 忠彦
(72)【発明者】
【氏名】フロウギアー、ジュリアン
(72)【発明者】
【氏名】シエ、ルイロン
(72)【発明者】
【氏名】チョン、カングオ
(72)【発明者】
【氏名】パーク、チャンロ
【テーマコード（参考）】
5F033
5F110
【Ｆターム（参考）】
5F033GG00
5F033GG01
5F033GG02
5F033JJ07
5F033JJ08
5F033JJ11
5F033JJ15
5F033JJ17
5F033JJ18
5F033JJ19
5F033JJ21
5F033KK07
5F033KK08
5F033KK11
5F033KK17
5F033KK18
5F033KK19
5F033KK21
5F033PP06
5F033PP12
5F033PP14
5F033PP15
5F033PP27
5F033PP28
5F033RR03
5F033SS07
5F033SS11
5F110AA04
5F110AA07
5F110CC10
5F110DD01
5F110DD05
5F110DD12
5F110DD13
5F110DD14
5F110EE01
5F110EE03
5F110EE04
5F110EE06
5F110EE22
5F110EE32
5F110EE41
5F110EE42
5F110EE44
5F110EE45
5F110FF01
5F110FF27
5F110FF29
5F110GG01
5F110GG02
5F110GG12
5F110GG25
5F110GG30
5F110GG42
5F110GG44
5F110GG47
5F110HJ01
5F110HJ04
5F110HJ12
5F110HJ13
5F110HJ18
5F110HK02
5F110HK03
5F110HK04
5F110HK31
5F110HK32
5F110HK33
5F110HK34
5F110HK35
5F110NN22
5F110NN23
5F110NN24
5F110NN33
5F110NN34
5F110NN35
5F110QQ19
(57)【要約】
埋込みパワー・レールを有する半導体デバイスを含む半導体構造体が開示される。１つの例では、半導体構造体が複数の半導体デバイスを含む。半導体デバイスの各々は、誘電体層によって、隣接する半導体デバイスから絶縁される。半導体構造体は、複数の半導体デバイスにわたって延在する第１の拡散分離、複数の半導体デバイスにわたって延在する第２の拡散分離、および複数の半導体デバイスにわたって延在する複数のゲートをさらに含む。ゲートは、第１の拡散分離と第２の拡散分離の間に配置される。各半導体デバイスは、複数のゲートの下の第１の拡散分離と第２の拡散分離の間に延在するパワー・レールを含む。
【特許請求の範囲】
【請求項1】
ゲートと、第１のソース／ドレイン領域と、
第２のソース／ドレイン領域と、
前記ゲート、前記第１のソース／ドレイン領域、および前記第２のソース／ドレイン領域の下に配置されたパワー・レールと
を含み、前記パワー・レールが前記第１のソース／ドレイン領域と電気的に接触する、半導体構造体。
【請求項2】
前記第１のソース／ドレイン領域が前記ゲートの第１の側に配置され、前記第２のソース／ドレイン領域が前記ゲートの第２の側に配置される、請求項１に記載の半導体構造体。
【請求項3】
前記第２のソース／ドレイン領域が誘電体層によって前記パワー・レールから絶縁される、請求項１に記載の半導体構造体。
【請求項4】
前記ゲートが誘電体層によって前記パワー・レールから絶縁される、請求項１に記載の半導体構造体。
【請求項5】
コンタクトをさらに含み、前記第２のソース／ドレイン領域が前記コンタクトと前記パワー・レールの間に配置される、請求項１に記載の半導体構造体。
【請求項6】
前記コンタクトが誘電体層によって前記パワー・レールから電気的に絶縁される、請求項５に記載の半導体構造体。
【請求項7】
第１のアクティブ・ゲートと、前記第１のアクティブ・ゲートを少なくとも第２のアクティブ・ゲートから電気的に絶縁するように構成された分離領域を含む拡散分離と、
前記第１のアクティブ・ゲートの下に配置され、前記拡散分離に延在するパワー・レールと
を含み、前記拡散分離が、前記パワー・レールに電気的に結合されたコンタクトを含む、半導体構造体。
【請求項8】
前記拡散分離の前記分離領域が、非アクティブ・ゲート構造を含み、前記第２のアクティブ・ゲートが、前記非アクティブ・ゲート構造の、前記第１のアクティブ・ゲートと反対の側に配置され、前記パワー・レールが、前記拡散分離を通って前記第２のゲートの下に延在する、
請求項７に記載の半導体構造体。
【請求項9】
前記拡散分離の前記分離領域が、第１および第２の分離領域を含み、前記第２のアクティブ・ゲートが、前記第１および第２の分離領域の、前記第１のアクティブ・ゲートと反対の側に配置され、前記パワー・レールが前記第１の分離領域まで延在し、
第２のパワー・レールが、前記第２の分離領域から前記第２のゲートの下に延在する、
請求項７に記載の半導体構造体。
【請求項10】
前記コンタクトが前記拡散分離の前記第１の分離領域と前記第２の分離領域の間に延在し、前記パワー・レールが前記第１の分離領域内の前記コンタクトに電気的に結合され、
前記第２のパワー・レールが前記第２の分離領域内の前記コンタクトに電気的に結合される、
請求項９に記載の半導体構造体。
【請求項11】
第１および第２の分離領域がそれぞれ、誘電材料で満たされた非アクティブ・ゲートを含む、請求項９に記載の半導体構造体。
【請求項12】
前記コンタクトが前記拡散分離の第１のコンタクトを含み、前記拡散分離が、誘電体層によって前記第１のコンタクトから電気的に絶縁された第２のコンタクトを少なくとも含み、前記第２のコンタクトが、前記拡散分離から第３のゲートの下に延在する第２のパワー・レールに電気的に結合される、請求項７に記載の半導体構造体。
【請求項13】
半導体基板と、前記半導体基板上に配置された第１の誘電体層と、
前記第１の誘電体層上に配置されたパワー・レールと、
前記パワー・レール上に配置された第２の誘電体層と、
前記第２の誘電体層から延在するゲートと
を含む、半導体構造体。
【請求項14】
前記パワー・レールの少なくとも一部が浅いトレンチ分離層上に配置される、請求項１３に記載の半導体構造体。
【請求項15】
前記第２の誘電体層が少なくとも１つのギャップを含み、前記パワー・レールが前記少なくとも１つのギャップを介して少なくとも１つのソース／ドレイン領域と電気通信する、請求項１３に記載の半導体構造体。
【請求項16】
前記パワー・レールが前記第２の誘電体層によって少なくとも別のソース／ドレイン領域から電気的に絶縁される、請求項１５に記載の半導体構造体。
【請求項17】
前記パワー・レールが前記第２の誘電体層によって前記ゲートから電気的に絶縁される、請求項１５に記載の半導体構造体。
【請求項18】
複数の半導体デバイスであって、前記半導体デバイスの各々が、誘電体層によって隣接する半導体デバイスから絶縁される、前記複数の半導体デバイスと、前記複数の半導体デバイスにわたって延在する第１の拡散分離と、
前記複数の半導体デバイスにわたって延在する第２の拡散分離と、
前記複数の半導体デバイスにわたって延在する複数のアクティブ・ゲートと
を含み、前記複数のアクティブ・ゲートが、前記第１の拡散分離と前記第２の拡散分離の間に配置され、各半導体デバイスが、前記複数のアクティブ・ゲートの下で前記第１の拡散分離と前記第２の拡散分離の間に延在するパワー・レールを含む、半導体構造体。
【請求項19】
前記第１の拡散分離が第１のコンタクトおよび第２のコンタクトを含み、前記第１のコンタクトが前記誘電体層によって前記第２のコンタクトから絶縁され、前記第１のコンタクトが、前記複数の半導体デバイスのうちの第１の半導体デバイスの前記パワー・レールに電気的に結合され、前記第２のコンタクトが、前記複数の半導体デバイスのうちの第２の半導体デバイスの前記パワー・レールに電気的に結合される、請求項１８に記載の半導体構造体。
【請求項20】
前記第２の拡散分離が第３のコンタクトおよび第４のコンタクトを含み、前記第３のコンタクトが前記誘電体層によって前記第４のコンタクトから絶縁され、前記第３のコンタクトが、前記第１の半導体デバイスの前記パワー・レールに電気的に結合され、前記第４のコンタクトが、前記第２の半導体デバイスの前記パワー・レールに電気的に結合される、請求項１９に記載の半導体構造体。
【請求項21】
各半導体デバイスが、前記ゲート間に置かれた複数のソース／ドレイン領域を含み、前記複数の半導体デバイスのうちの第１の半導体デバイスの第１のソース／ドレイン領域が、前記第１の半導体デバイスの前記パワー・レールと電気的に接触して配置され、
前記第１の半導体デバイスの第２のソース／ドレイン領域が、前記第１の半導体デバイスの前記パワー・レールから電気的に絶縁される、
請求項１８に記載の半導体構造体。
【請求項22】
前記第１のソース／ドレイン領域が前記複数のゲートのうちの特定のゲートの第１の側に配置され、前記第２のソース／ドレイン領域が前記特定のゲートの第２の側に配置される、請求項２１に記載の半導体構造体。
【請求項23】
半導体基板上にスタック構造を形成することであって、前記スタック構造が、第１の犠牲層、第２の犠牲層、前記第１の犠牲層と前記第２の犠牲層の間に配置された第３の犠牲層、複数の追加の犠牲層、および複数のチャネル層を含む、前記形成することと、前記スタック構造上に複数のゲート構造を形成することと、
前記第１および第２の犠牲層を誘電材料に置き換え、対応する第１および第２の誘電体層を形成することであって、前記誘電材料が前記ゲート構造に側壁も形成する、前記形成することと、
前記複数のゲート構造のうちの第１のゲート構造と第２のゲート構造の間で、前記複数の追加の犠牲層、前記複数のチャネル層、および前記第２の誘電体層をエッチングし、前記第２の誘電体層を介して前記第３の犠牲層を露出することと、
前記第１のゲート構造と前記第２のゲート構造の間で、前記第３の犠牲層と接触するソース／ドレイン領域を形成することと、
前記複数のゲート構造のうちの特定のゲート構造を開口し、前記第３の犠牲層を露出することと、
前記第３の犠牲層をパワー・レールに置き換えることであって、前記パワー・レールが前記ソース／ドレイン領域と接触している、前記置き換えることと
を含む、半導体構造体を製造する方法。
【請求項24】
前記第３の犠牲層の厚さが前記第２の犠牲層の厚さより大きい、請求項２３に記載の方法。
【請求項25】
前記特定のゲート構造を誘電材料で満たして拡散分離の分離領域を形成することをさらに含み、前記拡散分離が、前記パワー・レールに電力を供給するために前記パワー・レールに電気的に結合されたコンタクトを含む、請求項２３に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、一般に、半導体デバイスの分野に関し、より詳細には、パワー・レールを含む半導体デバイスに関する。
【背景技術】
【0002】
半導体プロセス技術における継続的な技術革新は、より高い集積密度およびデバイスのスケーリングを可能にしている。半導体産業が７ｎｍテクノロジー・ノードに向かって進み、それを超えるにつれて、半導体ＦＥＴデバイス構造体は、設置面積当たりのデバイスの幅を増やすために、より小さい寸法に縮小されなければならない。これに関して、ナノシートＦＥＴデバイス、ナノワイヤＦＥＴデバイス、垂直ＦＥＴデバイス、ＦｉｎＦＥＴデバイスなどの非平面的ＦＥＴデバイスが、継続的なＣＭＯＳのスケーリングのための実行可能な選択肢になっている。一般に、ナノワイヤＦＥＴデバイスは、積み重ねられた構成で１つまたは複数のナノワイヤ層を含むデバイス・チャネルを含み、各ナノワイヤは、細長い半導体層の厚さと実質的に同じであるか、またはわずかに大きい幅を有する細長い半導体層を含む。ナノシートＦＥＴデバイスは、デバイス・チャネルが積み重ねられた構成で１つまたは複数のナノシート層を含むという点において、ナノワイヤＦＥＴデバイス・シートに類似しているが、各ナノシート層は、ナノシート層の厚さより大幅に大きい幅を有する。ナノワイヤ／ナノシートＦＥＴデバイスでは、積み重ねられた構成で、各ナノワイヤ／ナノシート層の上および下に一般的なゲート構造が形成され、それによって、ＦＥＴデバイスの幅（またはチャネルの幅）を増やし、したがって、特定の設置面積の場合の駆動電流を増やす。
【発明の概要】
【0003】
開示された実施形態は、埋込みパワー・レール（ＢＰＲ：buried power rails）を含む半導体構造体、およびＢＰＲを含む半導体構造体を製造するための技術を含む。
【0004】
例えば、１つの実施形態は、ゲートと、第１のソース／ドレイン領域と、第２のソース／ドレイン領域と、ゲート、第１のソース／ドレイン領域、および第２のソース／ドレイン領域の下に配置されたパワー・レールとを含む半導体構造体を含む。パワー・レールは、第１のソース／ドレイン領域と電気的に接触する。
【0005】
別の実施形態は、第１のアクティブ・ゲートおよび拡散分離（diffusion break）を含む半導体構造体を含む。拡散分離は、第１のアクティブ・ゲートを少なくとも第２のアクティブ・ゲートから電気的に絶縁するように構成された分離領域を含む。半導体構造体は、第１のアクティブ・ゲートの下に配置され、拡散分離に延在するパワー・レールをさらに含む。拡散分離は、パワー・レールに電気的に結合されたコンタクトを含む。
【0006】
別の実施形態は、半導体基板、半導体基板上に配置された第１の誘電体層、第１の誘電体層上に配置されたパワー・レール、パワー・レール上に配置された第２の誘電体層、および第２の誘電体層から延在するゲートを含む、半導体構造体を含む。
【0007】
別の実施形態は、複数の半導体デバイスを含む半導体構造体を含む。半導体デバイスの各々は、誘電体層によって、隣接する半導体デバイスから絶縁される。半導体構造体は、複数の半導体デバイスにわたって延在する第１の拡散分離、複数の半導体デバイスにわたって延在する第２の拡散分離、および複数の半導体デバイスにわたって延在する複数のゲートをさらに含む。ゲートは、第１の拡散分離と第２の拡散分離の間に配置される。各半導体デバイスは、複数のゲートの下の第１の拡散分離と第２の拡散分離の間に延在するパワー・レールを含む。
【0008】
別の実施形態は、半導体基板上にスタック構造を形成することを含む、半導体構造体を製造する方法を含む。スタック構造は、第１の犠牲層、第２の犠牲層、第１の犠牲層と第２の犠牲層の間に配置された第３の犠牲層、複数の追加の犠牲層、および複数のチャネル層を含む。この方法は、スタック構造上に複数のゲート構造を形成することと、第１および第２の犠牲層を誘電材料に置き換え、対応する第１および第２の誘電体層を形成することとをさらに含む。誘電材料は、ゲート構造に側壁も形成する。この方法は、複数のゲート構造のうちの第１のゲート構造と第２のゲート構造の間で、複数の追加の犠牲層、複数のチャネル層、および第２の誘電体層をエッチングし、第２の誘電体層を介して第３の犠牲層を露出することと、第１のゲート構造と第２のゲート構造の間で、第３の犠牲層と接触するソース／ドレイン領域を形成することとをさらに含む。この方法は、複数のゲート構造のうちの特定のゲート構造を開口し、第３の犠牲層を露出することと、第３の犠牲層をパワー・レールに置き換えることとをさらに含む。パワー・レールは、ソース／ドレイン領域と接触する。
【0009】
その他の実施形態は、実施形態の以下の詳細な説明において説明され、その説明は、添付の図と共に読まれるべきである。
【図面の簡単な説明】
【0010】
【図1】本発明の実施形態による、半導体構造体の概略上面図である。
【図5】（Ａ）および（Ｂ）は、本発明の実施形態による、浅いトレンチ分離（ＳＴＩ：shallow trench isolation）層の形成後の製造の中間段階での図４（Ａ）および図４（Ｂ）の半導体構造体の断面図である。
【図7】（Ａ）および（Ｂ）は、本発明の実施形態による、犠牲ナノシート層（sacrificial nanosheet layer）の除去後の製造の中間段階での図６（Ａ）および図６（Ｂ）の半導体構造体の断面図である。
【図9】（Ａ）および（Ｂ）は、本発明の実施形態による、犠牲ナノシート層の一部およびナノシート・チャネル層の一部を含むナノシート・スタック構造の露出した層のエッチング後の製造の中間段階での図８（Ａ）および図８（Ｂ）の半導体構造体の断面図である。
【図11】（Ａ）および（Ｂ）は、本発明の実施形態による、エッチング・マスクを形成してパターン形成し、エッチング・マスクによって誘電体層８００を介してチャネルをエッチングし、犠牲ナノシート層を露出した後の、製造の中間段階での図１０（Ａ）および図１０（Ｂ）の半導体構造体の断面図である。
【図12】（Ａ）および（Ｂ）は、本発明の実施形態による、犠牲ナノシート層の露出部分および誘電体層の露出部分の上のソース／ドレイン領域の形成後の製造の中間段階での図１１（Ａ）および図１１（Ｂ）の半導体構造体の断面図である。
【図14】（Ａ）および（Ｂ）は、本発明の実施形態による、単一の拡散分離（ＳＤＢ：single diffusion breaks）に対応するゲート構造上の犠牲キャップおよびエッチング・マスクの形成後の製造の中間段階での図１３（Ａ）および図１３（Ｂ）の半導体構造体の断面図である。
【図17】（Ａ）および（Ｂ）は、本発明の実施形態による、犠牲ナノシート層に至るまでゲート構造を開口し、犠牲ナノシート層を除去した後の、製造の中間段階での図１６（Ａ）および図１６（Ｂ）の半導体構造体の断面図である。
【図18】（Ａ）および（Ｂ）は、本発明の実施形態による、開口されたゲート構造内のＢＰＲ、および犠牲ナノシート層の除去によって露出されたチャネル内のＢＰＲの形成後の製造の中間段階での図１７（Ａ）および図１７（Ｂ）の半導体構造体の断面図である。
【図20】（Ａ）および（Ｂ）は、本発明の実施形態による、ゲート構造を露出するエッチング・マスクが形成され、ＢＰＲが、誘電体層の一部の高さに至るまでエッチングされてゲート構造を開口した後の、製造の中間段階での図１９（Ａ）および図１９（Ｂ）の半導体構造体の断面図である。
【図21】本発明の実施形態による、ゲート構造を露出するエッチング・マスクが形成され、ＢＰＲが、誘電体層の一部の高さに至るまでエッチングされてゲート構造を開口した後の、製造の中間段階での図１９（Ａ）および図１９（Ｂ）の半導体構造体の断面図である。図２の切断線Ｃ－Ｃに沿った図である。
【図22】本発明の実施形態による、ゲート構造を露出するエッチング・マスクが形成され、ＢＰＲが、誘電体層の一部の高さに至るまでエッチングされてゲート構造を開口した後の、製造の中間段階での図１９（Ａ）および図１９（Ｂ）の半導体構造体の断面図である。図２の切断線Ｄ－Ｄに沿った図である。
【図23】（Ａ）および（Ｂ）は、本発明の実施形態による、エッチング・マスクを形成し、ゲートの切断を実行して、ｎ型半導体デバイスとｐ型半導体デバイスの間でＢＰＲを分離した後の、製造の中間段階での図２０（Ａ）および図２０（Ｂ）の半導体構造体の断面図である。
【図24】本発明の実施形態による、エッチング・マスクを形成し、ゲートの切断を実行して、ｎ型半導体デバイスとｐ型半導体デバイスの間でＢＰＲを分離した後の、製造の中間段階での図２１の半導体構造体の断面図である。
【図25】本発明の実施形態による、エッチング・マスクを形成し、ゲートの切断を実行して、ｎ型半導体デバイスとｐ型半導体デバイスの間でＢＰＲを分離した後の、製造の中間段階での図２２の半導体構造体の断面図である。
【図26】（Ａ）および（Ｂ）は、本発明の実施形態による、ピラーを互いに電気的に絶縁するためのゲート構造の露出部分内およびＢＰＲのピラー間のエッチング・マスクの除去およびＩＬＤ層の形成後の、製造の中間段階での図２３（Ａ）および図２３（Ｂ）の半導体構造体の断面図である。
【図27】本発明の実施形態による、ピラーを互いに電気的に絶縁するためのゲート構造の露出部分内およびＢＰＲのピラー間のエッチング・マスクの除去およびＩＬＤ層の形成後の、製造の中間段階での図２４の半導体構造体の断面図である。
【図28】本発明の実施形態による、ピラーを互いに電気的に絶縁するためのゲート構造の露出部分内およびＢＰＲのピラー間のエッチング・マスクの除去およびＩＬＤ層の形成後の、製造の中間段階での図２５の半導体構造体の断面図である。
【図29】（Ａ）および（Ｂ）は、本発明の実施形態による、対応する半導体デバイスのＢＰＲから電気的に絶縁されたソース／ドレイン領域へのゲート・コンタクトの形成、および最上部コンタクトの形成後の、製造の中間段階での図２６（Ａ）および図２６（Ｂ）の半導体構造体の断面図である。
【図30】本発明の実施形態による、対応する半導体デバイスのＢＰＲから電気的に絶縁されたソース／ドレイン領域へのゲート・コンタクトの形成、および最上部コンタクトの形成後の、製造の中間段階での図２７の半導体構造体の断面図である。
【図31】本発明の実施形態による、対応する半導体デバイスのＢＰＲから電気的に絶縁されたソース／ドレイン領域へのゲート・コンタクトの形成、および最上部コンタクトの形成後の、製造の中間段階での図２８の半導体構造体の断面図である。
【図32】本発明の別の実施形態による、半導体構造体の概略上面図である。
【発明を実施するための形態】
【0011】
以下では、本発明の実施形態がさらに詳細に説明される。拡散分離コンタクト（diffusion break contact）を利用して、アクティブなデバイスの下に埋込みパワー・レールを含むナノシート電界効果トランジスタ・デバイスを製造するためのデバイスおよび方法が提供される。
【0012】
添付の図面に示されたさまざまな層、構造、および領域が、一定の縮尺で描かれていない概略図であるということが、理解されるべきである。加えて、説明を簡単にするために、半導体デバイスまたは半導体構造体を形成するために一般に使用される種類の１つまたは複数の層、構造、および領域が、特定の図面に明示的に示されないことがある。これは、明示的に示されないいずれかの層、構造、および領域が実際の半導体デバイス構造体から省略されるということを意味しない。さらに、本明細書において説明される実施形態が、本明細書において示され、記載された特定の材料、特徴、および処理ステップに限定されないということが理解されるべきである。特に、半導体処理ステップに関して、本明細書において提供された説明が、機能的な半導体集積回路デバイスを形成するために必要とされることがある処理ステップのすべてを包含するよう意図されていないということが強調されるべきである。むしろ、例えば、湿式洗浄ステップおよびアニーリング・ステップなどの、半導体デバイスを形成することにおいて一般に使用される特定の処理ステップは、説明を簡潔にするために、本明細書において意図的に説明されない。
【0013】
さらに、図面全体を通じて、同じまたは類似する特徴、要素、または構造を示すために、同じまたは類似する参照番号が使用され、したがって、同じまたは類似する特徴、要素、または構造の詳細な説明は、図面の各々で繰り返されない。「約」または「実質的に」という用語が、厚さ、幅、割合、範囲などに関して本明細書において使用されるとき、正確ではなく、近いことまたは近似であることを示すよう意図されているということが理解されるべきである。例えば、「約」または「実質的に」という用語は、本明細書において使用されるとき、述べられた量の１％未満などの、小さい誤差の範囲が存在するということを意味する。
【0014】
図面全体を通じて示される半導体デバイス構造体の異なる構造の向きに空間的状況をもたらすために、図面の各々においてＸＹＺデカルト座標が示される。「垂直な」または「垂直方向」または「垂直方向の高さ」という用語は、本明細書において使用されるとき、図面に示されたデカルト座標のＺ方向を示し、「水平な」または「水平方向」または「横方向」という用語は、本明細書において使用されるとき、図面に示されたデカルト座標のＸ方向またはＹ方向あるいはその両方を示す。
【0015】
図１は、第１の実施形態による、本明細書では半導体構造体１００とも呼ばれる半導体集積回路構造体１００の概略上面図（Ｘ－Ｙ平面）である。明確にするために、半導体構造体１００の一部の要素が図１に示されていない。半導体構造体１００は、各々が非アクティブ・ゲートを含む単一の拡散分離（ＳＤＢ）１０４によって分離された、アクティブ・ゲート１０２のグループを含む。図２～３１を参照して以下でさらに詳細に説明され、例示されるように、トップダウン・コンタクト（top-down contact）１０６またはボトムアップ・コンタクト（bottom-up contact）１０８のいずれかを介して、アクティブ・ゲート１０２に関連付けられたソース／ドレイン領域に電力が供給される。ボトムアップ・コンタクト１０８は、ソース／ドレイン領域の下に配置された埋込みパワー・レール（ＢＰＲ）１１０に電気的に接続される。例えば、一部の実施形態では、アクティブ・ゲート１０２の片側のソース／ドレイン領域がトップダウン・コンタクト１０６に接続され、一方、アクティブ・ゲート１０２の反対側のソース／ドレイン領域が、ボトムアップ・コンタクト１０８を介してＢＰＲ１１０に接続される。トップダウン・コンタクトおよびボトムアップ・コンタクトを参照して説明されたが、半導体構造体１００は、任意の方向でコンタクトを使用して形成されてよい。トップダウン・コンタクト１０６およびボトムアップ・コンタクト１０８の両方の使用は、先端間の間隔を縮小し、それによって短絡の発生を減らし、ソース／ドレインの密度の改善を可能にする。
【0016】
図２は、半導体構造体１００の一部１１２の概略上面図（Ｘ－Ｙ平面）であり、半導体構造体１００の特徴をさらに例示するために利用される。図２に示されているように、半導体構造体１００は、半導体領域２００－１、２００－２、２００－３、および２００－４（集合的および個別に、半導体領域２００と呼ばれる）を含み、これらの半導体領域にわたって、ＳＤＢ２０２－１および２０２－２（集合的および個別に、ＳＤＢ２０２と呼ばれる）、ならびにアクティブ・ゲート２０４－１、２０４－２、２０４－３、および２０４－４（集合的および個別に、アクティブ・ゲート２０４と呼ばれる）が形成される。各半導体領域２００－１、２００－２、２００－３、および２００－４は、対応するＢＰＲ１１０－１、１１０－２、１１０－３、および１１０－４（集合的および個別に、ＢＰＲ１１０と呼ばれる）を含む。
【0017】
２つのＳＤＢ２０２間の４つのアクティブ・ゲート２０４と共に４つの半導体領域２００を含むように示されているが、任意の数の半導体領域２００、ＳＤＢ２０２、およびアクティブ・ゲート２０４が、任意の数のアクティブ・ゲート２０４がＳＤＢ２０２の各対の間に配置されて、含まれてよい。一部の実施形態では、例えば、半導体領域２００が、ｎＦＥＴデバイスまたはｐＦＥＴデバイスとして形成されてよい。一部の実施形態では、半導体領域２００－１および２００－４がｐＦＥＴデバイスを含んでよく、一方、半導体領域２００－２および２００－３がｎＦＥＴデバイスを含んでよい。他の実施形態では、半導体領域２００はｎＦＥＴデバイスとｐＦＥＴデバイスの間で交互に入れ替わってよく、例えば、半導体領域２００－１および２００－３がｐＦＥＴデバイスを含み、一方、半導体領域２００－２および２００－４がｎＦＥＴデバイスを含み、この逆もまた同様である。
【0018】
半導体領域２００ごとに、ＳＤＢ２０２内の１つまたは複数の対応するトップダウン・コンタクト２０６または２０８を介して、ＢＰＲ１１０に電力が供給される。例えば、トップダウン・コンタクト２０６は、第１の電圧に設定されてよく、一方、トップダウン・コンタクト２０８は、第１の電圧と異なる第２の電圧に設定されてよい。トップダウン・コンタクト２０６は、半導体領域２００－１および２００－４のＢＰＲ１１０に電力を供給し、一方、トップダウン・コンタクト２０８は、半導体領域２００－２および２００－３のＢＰＲ１１０に電力を供給する。ＢＰＲ１１０に電力を供給するためのＳＤＢ２０２内のトップダウン・コンタクト２０６および２０８の使用は、ＢＰＲ１１０が半導体デバイスと自己整合し、浅いトレンチ分離（ＳＴＩ）層内の代わりにアクティブ・ゲートの下に形成されるため、Ｎ間およびＰ間の間隔の縮小を可能にする。図２は、図３～図３１で利用される断面Ａ－Ａ、Ｂ－Ｂ、Ｃ－Ｃ、およびＤ－Ｄも定義する。
【0019】
【0020】
図３（Ａ）および図３（Ｂ）は、製造の中間段階での半導体構造体１００の断面図である。図３（Ａ）は、図２の切断線Ａ－Ａに沿った半導体構造体１００の概略側面図（Ｙ－Ｚ平面）であり、図３（Ｂ）は、図２の切断線Ｂ－Ｂに沿った半導体構造体１００の概略側面断面図（Ｘ－Ｚ平面）である。図３（Ａ）および図３（Ｂ）に示されているように、半導体構造体１００は、半導体基板３００および半導体基板３００上に形成されたナノシート・スタック構造を含む。ナノシート・スタック構造は、半導体層３０２－１、３０２－２、３０４－１、３０４－２、３０４－３、３０４－４、３０６－１、３０６－２、および３０６－３のスタックを含む。一部の実施形態では、半導体構造体１００は、例えば、ナノシート・スタック構造の層と半導体基板３００の間のエッチング選択性を提供し得る、半導体基板３００とナノシート・スタック構造の間に配置された酸化物層を含む。
【0021】
半導体基板３００は一般的基板層として示されているが、半導体基板３００が、さまざまな種類の半導体基板構造体および材料のうちの１つを含んでよいということが理解されるべきである。例えば、１つの実施形態では、半導体基板３００は、シリコン（Ｓｉ）またはゲルマニウム（Ｇｅ）、あるいはシリコン－ゲルマニウム合金、化合物半導体材料（例えば、ＩＩＩ－Ｖ）などの、バルク半導体製造プロセスにおいて一般に使用されるその他の種類の半導体基板材料で形成された、バルク半導体基板（例えば、ウエハー）であることができる。別の実施形態では、半導体基板３００は、ＳＯＩ（silicon-on-insulator：シリコン・オン・インシュレータ）基板、ＧｅＯＩ（germanium-on-insulator：ゲルマニウム・オン・インシュレータ）基板、またはその他の種類の半導体オン・インシュレータ基板のアクティブな半導体層であってよく、ベース基板層（例えば、シリコン基板）とアクティブな半導体層（例えば、Ｓｉ、Ｇｅなど）の間に配置された絶縁層（例えば、酸化物層）を含み、アクティブな半導体層内に、アクティブな回線コンポーネントがフロントエンド（ＦＥＯＬ：front-end-of-line）構造の一部として形成される。
【0022】
ナノシート・スタック構造の半導体層３０２－１～３０６－３のスタックは、犠牲ナノシート層３０２－１、３０２－２、３０４－１、３０４－２、３０４－３、および３０４－４、ならびにナノシート・チャネル層３０６－１、３０６－２、および３０６－３を含む。犠牲ナノシート層３０２－１および３０２－２は、集合的および個別に、犠牲ナノシート層３０２とも呼ばれる。犠牲ナノシート層３０４－１、３０４－２、３０４－３、および３０４－４は、集合的および個別に、犠牲ナノシート層３０４とも呼ばれる。ナノシート・チャネル層３０６－１、３０６－２、および３０６－３は、集合的および個別に、ナノシート・チャネル層３０６とも呼ばれる。各ナノシート・チャネル層３０６は、ナノシート・スタック構造内の犠牲ナノシート層３０４の対の間に配置される。半導体層３０２－１～３０６－３のスタックは、連続して成長させたエピタキシャル半導体層を含む。
【0023】
例えば、犠牲ナノシート層３０２－１を半導体基板３００の表面上でエピタキシャル成長させ、犠牲ナノシート層３０４－１を犠牲ナノシート層３０２－１上でエピタキシャル成長させ、犠牲ナノシート層３０２－２を犠牲ナノシート層３０４－１上でエピタキシャル成長させ、犠牲ナノシート層３０４－２を犠牲ナノシート層３０２－２上でエピタキシャル成長させ、ナノシート・チャネル層３０６－１を犠牲ナノシート層３０４－２上でエピタキシャル成長させ、犠牲ナノシート層３０４－３をナノシート・チャネル層３０６－１上でエピタキシャル成長させ、ナノシート・チャネル層３０６－２を犠牲ナノシート層３０４－３上でエピタキシャル成長させ、犠牲ナノシート層３０４－４をナノシート・チャネル層３０６－２上でエピタキシャル成長させ、ナノシート・チャネル層３０６－３を犠牲ナノシート層３０４－４上でエピタキシャル成長させる。
【0024】
１つの実施形態では、エピタキシャル半導体層３０２－１～３０６－３は、化学蒸着（ＣＶＤ：chemical vapor deposition）、有機金属化学蒸着（ＭＯＣＶＤ：metal-organic chemical vapor deposition）、低圧化学蒸着（ＬＰＣＶＤ：low pressure chemical vapor deposition）、分子線エピタキシ（ＭＢＥ：molecular beam epitaxy）、気相エピタキシ（ＶＰＥ：vapor-phase epitaxy）、液相エピタキシ（ＬＰＥ：liquid-phase epitaxy）、有機金属分子線エピタキシ（ＭＯＭＢＥ：metal organic molecular beam epitaxy）、高速熱化学蒸着（ＲＴＣＶＤ：rapid thermal chemical vapor deposition）、低エネルギー・プラズマ蒸着（ＬＥＰＤ：low-energy plasma deposition）、超高真空化学蒸着（ＵＨＶＣＶＤ：ultra-high vacuum chemical vapor deposition）、大気圧化学蒸着（ＡＰＣＶＤ：atmospheric pressure chemical vapor deposition）、液相エピタキシ（ＬＰＥ：liquid-phase epitaxy）、または特定のプロセス・フローに適しているその他の既知のエピタキシャル成長技術などの既知の方法を使用してエピタキシャル成長させた、単結晶（single crystal）（単結晶（monocrystalline））半導体材料を含む。エピタキシャル半導体層３０２－１～３０６－３を形成するために利用される材料の種類は、ナノシートＦＥＴデバイスの種類（ｐ型またはｎ型）、およびスペーサと半導体層の間のエッチング選択性の望ましいレベルに加えて、結晶半導体層３０２－１～３０６－３の適切な（例えば、欠陥のない）エピタキシャル成長を保証するために、スペーサと半導体層の材料間の格子の十分な一致を提供することなどの、さまざまな要因に依存する。
【0025】
例えば、１つの実施形態では、ナノシート・チャネル層３０６は、ナノシートＦＥＴデバイスの半導体チャネル層として機能するのに適したエピタキシャル・シリコン（Ｓｉ）で形成される。ナノシート・チャネル層３０６が、結晶Ｓｉで形成される場合、ナノシート・チャネル層３０６を解放するために後でエッチングされて除去される犠牲層として機能する犠牲ナノシート層３０２および３０４は、エピタキシャル・シリコン－ゲルマニウム（ＳｉＧｅ）合金で形成されることができる。これによって、ナノシート・チャネル層３０６を「解放する」ために、その後のプロセスのステップにおいて、犠牲ナノシート層３０２および３０４のエピタキシャルＳｉＧｅ材料が、ナノシート・チャネル層３０６のエピタキシャルＳｉ材料に対して選択的にエッチングされることを可能にする。一部の実施形態では、犠牲ナノシート層３０２および３０４のうちの１つまたは複数のＧｅの濃度は、犠牲ナノシート層３０２と犠牲ナノシート層３０４の間のエッチング選択性をもたらすように変化してよい。他の実施形態では、Ｓｉ、ＳｉＧｅ、またはその他の材料が、ナノシート・チャネル層３０６ならびに犠牲ナノシート層３０２および３０４に利用されてよい。
【0026】
ナノシート・スタック構造が３つのナノシート・チャネル層３０６を含むように示されているが、他の実施形態では、ナノシート・スタック構造は、３つより多いか、または少ないナノシート・チャネル層を使用して製造されることができる。同様に、ナノシート・スタック構造が２つの犠牲ナノシート層３０２および４つの犠牲ナノシート層３０４を含むように示されているが、他の実施形態では、ナノシート・スタック構造は、さらに多いか、または少ない犠牲ナノシート層３０２および３０４を使用して製造されることができる。
【0027】
一部の実施形態では、犠牲ナノシート層３０２は、高い割合のＧｅを含むＳｉＧｅ合金を含んでよく、一方、犠牲ナノシート層３０４は、犠牲ナノシート層３０２が犠牲ナノシート層３０４に対し選択的にエッチングできるように、犠牲ナノシート層３０２より低い割合のＧｅを含むＳｉＧｅ合金を含んでよい。例えば、一部の実施形態では、犠牲ナノシート層３０２が、約５０％～約９０％の範囲のＧｅを含むＳｉＧｅ合金を含んでよく、犠牲ナノシート層３０４が、約２５％～約４０％の範囲のＧｅを含むＳｉＧｅ合金を含んでよく、ナノシート・チャネル層３０６が、Ｓｉまたは約５％～約１５％の範囲のＧｅを含むＳｉＧｅ合金を含んでよく、犠牲ナノシート層３０２および犠牲ナノシート層３０４が、互いに対し、およびナノシート・チャネル層３０６に対し選択的にエッチングできる。一例の実施形態では、犠牲ナノシート層３０２が、約６０％のＧｅを含むＳｉＧｅ合金を含み、犠牲ナノシート層３０４が、約２５％のＧｅを含むＳｉＧｅ合金を含み、ナノシート・チャネル層３０６がＳｉを含む。他の実施形態では、犠牲ナノシート層３０２、犠牲ナノシート層３０４、およびナノシート・チャネル層３０６は、任意のその他の濃度のＧｅ、またはＳｉのその他の合金、あるいはその他の半導体材料を含んでよい。
【0028】
一部の実施形態では、犠牲ナノシート層３０４－１は、犠牲ナノシート層３０４－２、３０４－３、および３０４－４とは異なるＳｉＧｅ合金を含んでよい。例えば、一部の実施形態では、犠牲ナノシート層３０２が、６０％のＧｅを含むＳｉＧｅ合金を含み、犠牲ナノシート層３０４－１が、１５％のＧｅを含むＳｉＧｅ合金を含み、犠牲ナノシート層３０４－２、３０４－３、および３０４－４が、３０％のＧｅを含むＳｉＧｅ合金を含み、ナノシート・チャネル層３０６がＳｉを含む。このようにして、犠牲ナノシート層３０４－２、３０４－３、および３０４－４は、犠牲ナノシート層３０４－１に対し選択的にエッチングされてよい。
【0029】
引き続き図３（Ａ）および図３（Ｂ）を参照すると、犠牲ナノシート層３０４－２、３０４－３、および３０４－４は、高誘電率（ｈｉｇｈ－ｋ）誘電材料および仕事関数金属が形成される、ナノシート・チャネル層３０６－１、３０６－２、および３０６－３の上および下の間隔のサイズを定める厚さで形成されてよい。ナノシート・チャネル層３０６の上および下の空間内に形成される間隔のサイズおよびＷＦＭ材料の種類は、ナノシートＦＥＴデバイスのしきい値電圧（Ｖｔ）を一部分において定める。一部の実施形態では、犠牲ナノシート層３０４－２～３０４－４の厚さは、約８ｎｍ～約１５ｎｍの範囲内である。一部の実施形態では、犠牲ナノシート層３０２は、犠牲ナノシート層３０４に類似する厚さで形成されてよい。
【0030】
犠牲ナノシート層３０４－１は、他の犠牲ナノシート層３０４－２、３０４－３、および３０４－４より大きい厚さで、犠牲ナノシート層３０２－１と犠牲ナノシート層３０２－２の間に形成されてよい。これは、製造中に犠牲ナノシート層３０４－１がＢＰＲ１１０に置き換えられるためである。
【0031】
１つの実施形態では、ナノシート・チャネル層３０６の厚さが約４ｎｍ～約８ｎｍの範囲内であるが、ナノシート・チャネル層３０６は、用途に応じて他の厚さの範囲で形成されることができる。
【0032】
図４（Ａ）および図４（Ｂ）は、半導体領域２００を形成するためにエッチングが実行された後の製造の中間段階での半導体構造体１００の断面図である。図４（Ａ）は、図２の切断線Ａ－Ａに沿った半導体構造体１００の概略側面図（Ｙ－Ｚ平面）であり、図４（Ｂ）は、図２の切断線Ｂ－Ｂに沿った半導体構造体１００の概略側面断面図（Ｘ－Ｚ平面）である。図４（Ａ）および図４（Ｂ）に示されているように、標準的なエッチング技術を使用して、半導体層３０２－１～３０６－３および半導体基板３００に対してエッチングが実行され、半導体領域２００－１、２００－２、２００－３、および２００－４を形成する。
【0033】
例えば、窒化ケイ素（ＳｉＮ）、シリコン窒化炭素（ＳｉＣＮ）、酸窒化ケイ素（ＳｉＯＮ）、窒化ホウ素（ＢＮ）、シリコン窒化ホウ素（ＳｉＢＮ）、シリコンボロン窒化炭素（ＳｉＢＣＮ）、酸炭窒化ケイ素（ＳｉＯＣＮ：silicon oxycarbonitride）、またはゲート・キャッピング層およびゲート側壁スペーサを形成するために一般に使用されるその他の類似する材料などの、誘電材料の層を成膜することによって、ナノシート・キャッピング層（nanosheet capping layer）４００がナノシート・スタック構造の上に形成されてよい。次に、ナノシート・キャッピング層４００を形成するために、ハード・マスク層がパターン形成される。ナノシート・キャッピング層４００は、異方的にエッチングして（例えば、ＲＩＥ）、ナノシート・スタック構造の層を除去し、図４に示されているような半導体領域２００を形成するために、エッチング・ハードマスクとして利用される。図４（Ａ）に見られるように、エッチング・プロセスは、半導体基板３００の上面より低い深さで、溝も形成する。
【0034】
図５（Ａ）および図５（Ｂ）は、浅いトレンチ分離（ＳＴＩ）層５００の形成後の製造の中間段階での半導体構造体１００の断面図である。図５（Ａ）は、図２の切断線Ａ－Ａに沿った半導体構造体１００の概略側面図（Ｙ－Ｚ平面）であり、図５（Ｂ）は、図２の切断線Ｂ－Ｂに沿った半導体構造体１００の概略側面断面図（Ｘ－Ｚ平面）である。ＳＴＩ層５００は、特定の製造プロセス・フローに適している酸化物材料などの任意の種類の絶縁材料で形成される。絶縁材料（例えば、酸化ケイ素）は、半導体基板３００の溝内にＳＴＩ層５００を形成するための既知の技術を使用して成膜され、パターン形成される。例えば、絶縁材料は、半導体構造体１００上に成膜され、ナノシート・キャッピング層４００に至るまで平坦化されてよく、それに続いて、絶縁材料に、ナノシート・スタック構造より低いくぼみを選択的に作るために、ドライ・エッチング・プロセスおよびウェット・エッチング・プロセスの組合せが実行される。次に、例えば、ナノシート・スタック構造の半導体層３０２－１～３０６－３、半導体基板３００、およびＳＴＩ層５００の材料に対して選択的であるＲＩＥプロセス、ＣＭＰプロセス、または別の類似するプロセスを使用して、ナノシート・キャッピング層４００が除去されてよい。
【0035】
図６（Ａ）および図６（Ｂ）は、ゲート構造６０４－１～６０４－６の形成後の製造の中間段階での半導体構造体１００の断面図である。図６（Ａ）は、図２の切断線Ａ－Ａに沿った半導体構造体１００の概略側面図（Ｙ－Ｚ平面）であり、図６（Ｂ）は、図２の切断線Ｂ－Ｂに沿った半導体構造体１００の概略側面断面図（Ｘ－Ｚ平面）である。
【0036】
ゲート構造６０４－１～６０４－６の形成の一部として、例えば、標準的な成膜プロセスおよびリソグラフィ・プロセスを使用して、ダミー・ゲート電極材料およびゲート・キャッピング材料が半導体デバイス構造体の上に形成され、パターン形成される。
【0037】
例えば、ポリシリコン材料またはアモルファス・シリコン材料などの犠牲材料のブランケット堆積によって、半導体構造体１００の上にダミー・ゲート電極層が形成されてよい。一部の実施形態では、ダミー・ゲート電極層の形成の前に、酸化ケイ素のコンフォーマル層が成膜されてよい。犠牲材料の層を平坦化するためにＣＭＰプロセスが実行され、窒化ケイ素（ＳｉＮ）、シリコン窒化炭素（ＳｉＣＮ）、酸窒化ケイ素（ＳｉＯＮ）、窒化ホウ素（ＢＮ）、シリコン窒化ホウ素（ＳｉＢＮ）、シリコンボロン窒化炭素（ＳｉＢＣＮ）、酸炭窒化ケイ素（ＳｉＯＣＮ）、またはゲート・キャッピング層を形成するために一般に使用されるその他の類似する材料などの、誘電材料の層を成膜することによって、ポリシリコン層の平坦化された表面上にハード・マスク層が形成される。
【0038】
次に、ダミー・ゲート構造の形を定めるゲート構造６０４のゲート・キャッピング層６０２を形成するために、ハード・マスク層がパターン形成される。ゲート構造６０４－１～６０４－６は、本明細書では、集合的および個別に、ゲート構造６０４とも呼ばれる。
【0039】
次に、犠牲ポリシリコン層を異方的にエッチングし（例えば、ＲＩＥ）、それによって、ゲート構造６０４のダミー・ゲート電極６００を形成するために、ゲート・キャッピング層６０２がエッチング・ハードマスクとして利用される。例示的な実施形態では、エッチング化学物質は、ナノシート・スタック構造（ナノシート・チャネル層３０６－３を含む）およびＳＴＩ層５００の材料に対して選択的である。
【0040】
図７（Ａ）および図７（Ｂ）は、犠牲ナノシート層３０２－１および３０２－２の除去後の製造の中間段階での半導体構造体１００の断面図である。図７（Ａ）は、図２の切断線Ａ－Ａに沿った半導体構造体１００の概略側面図（Ｙ－Ｚ平面）であり、図７（Ｂ）は、図２の切断線Ｂ－Ｂに沿った半導体構造体１００の概略側面断面図（Ｘ－Ｚ平面）である。
【0041】
図７（Ａ）および図７（Ｂ）に示されているように、犠牲ナノシート層３０２を除去するために、１つまたは複数のエッチング・プロセスが利用される。一部の実施形態では、ナノシート・スタック構造の他の半導体層を除去せずに犠牲ナノシート層３０２をエッチングするために、ドライ・エッチング・プロセスまたはウェット・エッチング・プロセスが利用されてよい。例えば、エッチング化学物質およびエッチング・プロセスは、半導体基板３００、ＳＴＩ層５００、半導体層３０４および３０６、ダミー・ゲート電極６００、ならびにゲート・キャッピング層６０２の材料に対して選択的であってよい。例えば、エッチング化学物質は、犠牲ナノシート層３０２の例えば６０％の濃度のＳｉＧｅ合金を除去し、一方、犠牲ナノシート層３０４に見られるより低い濃度（例えば、２５％）のＧｅ、およびＳｉＧｅ合金が存在する場合のナノシート・チャネル層３０６に対して選択的であるように、構成されてよい。一部の実施形態では、犠牲ナノシート層３０２を除去するために、ドライ気相エッチング・プロセス（dry vapor phase etch process）が利用されてよい。１つの実施形態では、犠牲ナノシート層３０２のＳｉＧｅ材料を横方向にエッチングするために、犠牲ナノシート層３０４およびナノシート・チャネル層３０６のＳｉおよびＳｉＧｅ材料に対して選択的である気相ＨＣＩ（塩酸）またはウェット・エッチング溶液を使用して、犠牲ナノシート層３０２のＳｉＧｅ材料が（高いエッチング選択性で）選択的にエッチングされることができる。例えば、犠牲ナノシート層３０４およびナノシート・チャネル層３０６が、Ｓｉまたは犠牲ナノシート層３０２のＳｉＧｅ材料より低いＧｅの濃度を有するＳｉＧｅで形成された場合、気相ＨＣＩ（塩酸）は、高いエッチング選択性をもたらす。
【0042】
図８（Ａ）および図８（Ｂ）は、誘電体層の一部８００－１、８００－２、および８００－３（集合的および個別に、誘電体層８００とも呼ばれる）の形成後の製造の中間段階での半導体構造体１００の断面図である。図８（Ａ）は、図２の切断線Ａ－Ａに沿った半導体構造体１００の概略側面図（Ｙ－Ｚ平面）であり、図８（Ｂ）は、図２の切断線Ｂ－Ｂに沿った半導体構造体１００の概略側面断面図（Ｘ－Ｚ平面）である。
【0043】
例えば、犠牲ナノシート層３０２の除去によって残された空間を埋めるため、およびダミー・ゲート電極６００およびゲート・キャッピング層６０２の外側面にゲート構造６０４の側壁を形成するために、誘電体層８００が半導体構造体１００上に形成される。例えば、誘電体層８００は、ナノシート・スタック構造、ダミー・ゲート電極６００、およびゲート・キャッピング層６０２の露出面を含む、半導体構造体１００の露出面の上に誘電材料の１つまたは複数のコンフォーマル層を成膜することによって、形成されてよい。誘電材料は、犠牲ナノシート層３０２の除去によって露出された半導体基板３００および犠牲ナノシート層３０４の表面の上にも成膜される。一部の実施形態では、誘電体層８００は、低誘電率（ｌｏｗ－ｋ）誘電材料で形成される。例えば、誘電体層８００は、ＳｉＮ、ＳｉＢＣＮ、ＳｉＯＣＮ、ＳｉＯＣ、ＳｉＯ２、またはＦＥＴデバイスの絶縁ゲート側壁スペーサを形成するために一般に使用される任意のその他の種類の誘電材料（例えば、５未満の誘電率（ｋ）を有する低誘電率誘電材料）で形成されることができる。１つの実施形態では、くぼみが誘電材料で十分に埋められることを保証するために、誘電材料は、ＡＬＤなどの高度にコンフォーマルな成膜プロセスを使用して、コンフォーマルに成膜される。誘電材料の高度にコンフォーマルな層を成膜してくぼみを埋めるために、ＣＶＤおよびＰＶＤなどのその他の成膜方法が利用されることができる。
【0044】
誘電材料のコンフォーマル層は、過剰なエッチングが低減する異方性エッチング・プロセスを使用して、エッチ・バックされることができる。異方性エッチング・プロセスは、図８（Ａ）に示されているように、半導体デバイス２００の犠牲ナノシート層３０４－３および３０４－４ならびにナノシート・チャネル層３０６の表面から誘電材料を除去しながら、誘電体層８００を犠牲ナノシート層３０４－１および３０４－２の露出部分での側壁として維持する。一部の実施形態では、犠牲ナノシート層３０４－２の一部のみが誘電体層８００によって覆われてよい。異方性エッチング・プロセスは、ゲート構造６０４間のナノシート・チャネル層３０６－３の一部を露出しながら、誘電体層８００を、ゲート構造６０４での側壁としても維持する。異方性エッチングは、ゲート・キャッピング層６０２も露出する。
【0045】
図８（Ａ）に見られるように、例えば、誘電体層８００は、Ｙ－Ｚ平面内で犠牲ナノシート層３０４－１を取り囲み、犠牲ナノシート層３０４－２を少なくとも部分的に取り囲む。図８（Ｂ）に見られるように、例えば、誘電体層８００の一部８００－１および８００－２は、犠牲ナノシート層３０２の除去によって露出されたチャネルを埋めており、誘電体層８００の一部８００－３は、ゲート構造６０４間に露出したナノシート・チャネル層３０６－３の一部を残したまま、ゲート構造６０４の側壁スペーサも形成している。
【0046】
図９（Ａ）および図９（Ｂ）は、犠牲ナノシート層３０４－２、３０４－３、および３０４－４の一部、ならびにナノシート・チャネル層３０６－１、３０６－２、および３０６－３の一部を含むナノシート・スタック構造の露出した層のエッチング後の製造の中間段階での半導体構造体１００の断面図である。図９（Ａ）は、図２の切断線Ａ－Ａに沿った半導体構造体１００の概略側面図（Ｙ－Ｚ平面）であり、図９（Ｂ）は、図２の切断線Ｂ－Ｂに沿った半導体構造体１００の概略側面断面図（Ｘ－Ｚ平面）である。
【0047】
ゲート構造６０４の間および周囲で、ナノシート・スタック構造を誘電体層８００の一部８００－２に至るまでエッチングし、半導体層３０４－２～３０４－４および３０６－１～３０６－３の露出部分を除去するために、例えば、１つまたは複数のエッチング・プロセス（例えば、方向性ＲＩＥプロセス）が利用されてよい。一例として、誘電体層８００およびゲート・キャッピング層６０２の材料に対して選択的であるエッチング・プロセスの間に、誘電体層８００の一部８００－３およびゲート・キャッピング層６０２が、ナノシート・スタック構造の半導体層３０４－２～３０４－４および３０６－１～３０６－３の除去のためのエッチング・マスクとして使用されてよい。
【0048】
図１０（Ａ）および図１０（Ｂ）は、犠牲ナノシート層３０４－２、３０４－３、および３０４－４の露出部分のエッチング、ならびに内部スペーサ１０００の形成後の製造の中間段階での半導体構造体１００の断面図である。図１０（Ａ）は、図２の切断線Ａ－Ａに沿った半導体構造体１００の概略側面図（Ｙ－Ｚ平面）であり、図１０（Ｂ）は、図２の切断線Ｂ－Ｂに沿った半導体構造体１００の概略側面断面図（Ｘ－Ｚ平面）である。
【0049】
１つの実施形態では、内部スペーサ１０００は、誘電体層８００の一部８００－３によって保護されていないナノシート・スタック構造の側壁内にくぼみを形成するために、ナノシート・スタック構造の犠牲ナノシート層３０４－２、３０４－３、および３０４－４の露出した側壁表面に横方向にくぼみを作ることを含むプロセスによって形成される。図１０（Ｂ）に示されているように、犠牲ナノシート層３０４－２、３０４－３、および３０４－４の露出した側壁表面に、横方向に（例えば、ｘ方向に）既定の深さまでくぼみが作られる。横方向のくぼみの量は、時限エッチングによって制御される。１つの実施形態では、くぼみの深さは、誘電体層８００の隣接する一部８００－３の厚さに実質的に等しい。
【0050】
１つの例示的な実施形態では、ナノシート・チャネル層３０６、誘電体層８００、およびその他の露出した要素の半導体材料（例えば、Ｓｉ）に対して選択的な、犠牲ナノシート層３０４－２、３０４－３、および３０４－４の半導体材料（例えば、ＳｉＧｅ）をエッチングするのに適したエッチング溶液と共に、等方性ウェット・エッチング・プロセスを使用して、横方向のエッチング・プロセスが実行されることができる。別の実施形態では、犠牲ナノシート層３０４－２、３０４－３、および３０４－４の露出した側壁表面を横方向にエッチングするために、ナノシート・チャネル層３０６、誘電体層８００、およびその他の露出した要素に対して選択的な、等方性ドライ・プラズマ・エッチング・プロセスが実行されることができる。
【0051】
次に、ナノシート・スタック構造の側壁に内部スペーサ１０００（または埋め込まれたスペーサ）を形成するために、くぼみが誘電材料で埋められる。１つの実施形態では、内部スペーサ１０００は、くぼみが誘電材料で埋められるまで、半導体デバイス構造体の上に誘電材料のコンフォーマル層を成膜し、それに続いてエッチ・バックして余分な誘電材料を除去することによって、形成される。１つの実施形態では、内部スペーサ１０００は、誘電体層８００を形成するために使用された誘電材料と同じ誘電材料で形成される。例えば、内部スペーサ１０００は、ＳｉＮ、ＳｉＢＣＮ、ＳｉＯＣＮ、ＳｉＯＣ、ＳｉＯ２、またはＦＥＴデバイスの絶縁ゲート側壁スペーサを形成するために一般に使用される任意のその他の種類の誘電材料（例えば、５未満の誘電率を有する低誘電率誘電材料）で形成されることができる。１つの実施形態では、くぼみが誘電材料で十分に埋められることを保証するために、誘電材料は、ＡＬＤなどの高度にコンフォーマルな成膜プロセスを使用して、コンフォーマルに成膜される。誘電材料の高度にコンフォーマルな層を成膜してくぼみを埋めるために、ＣＶＤおよびＰＶＤなどのその他の成膜方法が利用されることができる。内部スペーサ１０００を形成するためにくぼみ内に誘電材料を残しながら、ナノシート・スタック構造の側壁での余分な誘電材料を除去し、ナノシート・チャネル層３０６の側壁を露出するために、等方性ウェット・エッチング・プロセスを使用して、誘電材料のコンフォーマル層がエッチ・バックされることができる。ウェット・エッチング・プロセスは、バッファード・フッ酸（ＢＨＦ）、希釈フッ酸（ＤＨＣ）、フッ硝酸（ＨＮＡ）、リン酸、エチレン・グリコールによって希釈されたＨＦ（ＨＦ／ＥＧ）、塩酸（ＨＣＩ）、またはこれらの任意の組合せを含んでよいが、これらに限定されない。
【0052】
図１１（Ａ）および図１１（Ｂ）は、エッチング・マスク１１００を形成してパターン形成し、エッチング・マスク１１００によって誘電体層８００の一部８００－２を介してチャネルをエッチングし、犠牲ナノシート層３０４－１を露出した後の、製造の中間段階での半導体構造体１００の断面図である。図１１（Ａ）は、図２の切断線Ａ－Ａに沿った半導体構造体１００の概略側面図（Ｙ－Ｚ平面）であり、図１１（Ｂ）は、図２の切断線Ｂ－Ｂに沿った半導体構造体１００の概略側面断面図（Ｘ－Ｚ平面）である。
【0053】
図１１（Ａ）および図１１（Ｂ）に示されているように、ゲート構造６０４を含む半導体構造体１００の一部の上にエッチング・マスク１１００を形成するために、リソグラフィ・プロセスが利用される。例えば、半導体構造体１００の上にＯＰＬがコーティングされてよく、それに続いてリソグラフィ・プロセスが実行されてＯＰＬをパターン形成し、エッチング・マスク１１００を形成する。ＯＰＬは、例えば、スピン・コーティングによって塗布され、平坦化を高めるために焼かれる樹脂材料を含んでよい。エッチング・マスク１１００が、ゲート構造６０４－１に隣接する領域内、ゲート構造６０４－３とゲート構造６０４－４の間の領域内、およびゲート構造６０４－６に隣接する領域内の誘電体層８００の一部８００－２を露出するように、ＯＰＬのパターン形成された部分が除去される。例えば、エッチング・マスク１１００は、ゲート構造６０４の１つおきの対の間の領域、および一部の実施形態では、ＳＤＢになるゲート構造６０４（例えば、図１１（Ｂ）に示された実施形態では、ゲート構造６０４－１および６０４－６）の両側の領域を露出してよい。図１１（Ａ）に示されているように、エッチング・マスクのパターン形成は、半導体デバイス２００－２および２００－４の誘電体層８００の一部８００－２を覆いながら、半導体デバイス２００－１および２００－３の誘電体層８００の一部８００－２を露出してもよい。エッチング・マスク１１００のパターンによって、誘電体層８００の露出部分８００－２を犠牲ナノシート層３０４－１に至るまでエッチングするために、方向性エッチング・プロセス（例えば、方向性ＲＩＥプロセス）が利用される。例えば、エッチング化学物質は、ゲート・キャッピング層６０２、犠牲ナノシート層３０４－１、およびエッチング・マスク１１００の材料に対して選択的であってよい。次に、例えばプラズマ・エッチング・プロセスまたはアッシング・プロセスを使用して、エッチング・マスク１１００が除去されてよい。
【0054】
図１２（Ａ）および図１２（Ｂ）は、犠牲ナノシート層３０４－１の露出部分および誘電体層８００の一部８００－２の露出部分の上のソース／ドレイン領域１２００および１２０２の形成後の製造の中間段階での半導体構造体１００の断面図である。図１２（Ａ）は、図２の切断線Ａ－Ａに沿った半導体構造体１００の概略側面図（Ｙ－Ｚ平面）であり、図１２（Ｂ）は、図２の切断線Ｂ－Ｂに沿った半導体構造体１００の概略側面断面図（Ｘ－Ｚ平面）である。
【0055】
ソース／ドレイン領域１２００および１２０２は、例えば、イオン注入、気相ドーピング、プラズマ・ドーピング、プラズマ浸漬イオン注入、クラスタ・ドーピング、注入ドーピング、液相ドーピング、固相ドーピングを使用することなどの、適切なドーパントの注入によって形成されてよい。Ｎ型ドーパントは、リン（Ｐ）、ヒ素（Ａｓ）、およびアンチモン（Ｓｂ）の群から選択されてよく、ｐ型ドーパントは、ホウ素（Ｂ）、フッ化ホウ素（ＢＦ２）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、およびタリウム（ＴＩ）の群から選択されてよい。ソース／ドレイン領域１２００および１２０２は、エピタキシャル成長プロセスによって形成されてもよい。一部の実施形態では、エピタキシ・プロセスは、その場ドーピングを含む（エピタキシの間に、ドーパントがエピタキシ材料に組み込まれる）。エピタキシャル材料を、ガスまたは液体前駆物質から成長させてよい。エピタキシャル材料を、気相エピタキシ（ＶＰＥ）、分子線エピタキシ（ＭＢＥ）、液相エピタキシ（ＬＰＥ）、高速熱化学蒸着（ＲＴＣＶＤ）、有機金属化学蒸着（ＭＯＣＶＤ）、超高真空化学蒸着（ＵＨＶＣＶＤ）、低圧化学蒸着（ＬＰＣＶＤ）、リミテッド・リアクション・プロセシングＣＶＤ（ＬＲＰＣＶＤ：limited reaction processing CVD）、またはその他の適切なプロセスを使用して成長させてよい。トランジスタの型に応じて、ｎ型ドーパント（例えば、リンまたはヒ素）またはｐ型ドーパント（例えば、ホウ素またはガリウム）などのドーパントを加えることによって、エピタキシャル・シリコン、シリコン・ゲルマニウム（ＳｉＧｅ）、ゲルマニウム（Ｇｅ）、または炭素ドープ・シリコン（Ｓｉ：Ｃ）、あるいはその組合せが成膜中にドープされる（その場（in-situ）ドープされる）ことができる。ドーパントの濃度の範囲は、１ｘ１０１９ｃｍ－３～３ｘ１０２１ｃｍ－３、または好ましくは、２ｘ１０２０ｃｍ－３～３ｘ１０２１ｃｍ－３であることができる。
【0056】
一部の実施形態では、ナノシート・チャネル層３０６－３が露出されないように、ソース／ドレイン領域１２００および１２０２を、ナノシート・スタック構造に隣接する犠牲ナノシート層３０４－１の上および誘電体層８００の一部８００－２の上に、ナノシート・チャネル層３０６－３の上の誘電体層８００の一部８００－３まで形成しまたは成長させてよい。一部の実施形態では、ナノシート・チャネル層３０６－３の上にソース／ドレイン領域１２００および１２０２を形成しまたは成長させ、次に、ナノシート・チャネル層３０６－３に対し望ましい高さまで、ｚ方向に後退されるか、またはパターン形成されてよい。図１２（Ｂ）が、ｎＦＥＴまたはｐＦＥＴ半導体デバイス２００のいずれかに沿って、図２の断面Ｂ－Ｂを示しているということに注意するのは重要である。それに応じて、図１２（Ｂ）のソース／ドレイン領域１２００は、同じ材料またはドーパントなど（例えば、ｎ型材料またはｐ型材料、ただし両方ではない）を含む。これに対して、図１２（Ａ）は、異なる型の複数の半導体デバイス２００にわたって、図２の断面Ａ－Ａを示している。この場合、ｎ型材料およびｐ型材料が両方とも示されている。例えば、ソース／ドレイン領域１２００がｎ型材料またはｎ型ドーパントを含む場合、ソース／ドレイン領域１２０２はｐ型材料を含み、この逆も同様である。
【0057】
図１３（Ａ）および図１３（Ｂ）は、層間誘電体（ＩＬＤ：inter-layer dielectric）１３００の形成後の製造の中間段階での半導体構造体１００の断面図である。図１３（Ａ）は、図２の切断線Ａ－Ａに沿った半導体構造体１００の概略側面図（Ｙ－Ｚ平面）であり、図１３（Ｂ）は、図２の切断線Ｂ－Ｂに沿った半導体構造体１００の概略側面断面図（Ｘ－Ｚ平面）である。
【0058】
例えば、ＳｉＯｘ、低温酸化物（ＬＴＯ：low temperature oxide）、高温酸化物（ＨＴＯ：high temperature oxide）、流動性酸化物（ＦＯＸ：flowable oxide）、または何らかのその他の誘電体を含むが、これらに限定されない、誘電材料が成膜され、ゲート構造６０４ならびにソース／ドレイン領域１２００および１２０２の上にＩＬＤ１３００を形成する。ＩＬＤ１３００は、ＣＶＤ、ＰＥＣＶＤ、ＲＦＣＶＤ、ＰＶＤ、ＡＬＤ、ＭＬＤ、ＭＢＤ、ＰＬＤ、もしくはＬＳＭＣＤ、またはその組合せ、スパッタリング、またはめっき、あるいはその組合せを含むが、これらに限定されない、成膜技術を使用して、成膜されることができる。余分な材料をＩＬＤ１３００から除去し、結果として得られた構造体を平坦化するために、平坦化、例えば、化学機械研磨（ＣＭＰ：chemical mechanical polishing）が実行されることができる。平坦化は、ゲート・キャッピング層６０２が除去され、ダミー・ゲート電極６００が露出されるように、ゲート構造６０４のダミー・ゲート電極６００に至るまで実行されることができる。例示的な実施形態により、ＩＬＤ１３００は、異なるゲート構造６０４を互いに電気的に絶縁する。
【0059】
図１４（Ａ）および（Ｂ）は、ＳＤＢに対応するゲート構造６０４－１および６０４－６上の犠牲キャップ１４００およびエッチング・マスク１４０２の形成後の製造の中間段階での半導体構造体１００の断面図である。図１４（Ａ）は、図２の切断線Ａ－Ａに沿った半導体構造体１００の概略側面図（Ｙ－Ｚ平面）であり、図１４（Ｂ）は、図２の切断線Ｂ－Ｂに沿った半導体構造体１００の概略側面断面図（Ｘ－Ｚ平面）である。
【0060】
窒化ケイ素（ＳｉＮ）、シリコン窒化炭素（ＳｉＣＮ）、酸窒化ケイ素（ＳｉＯＮ）、窒化ホウ素（ＢＮ）、シリコン窒化ホウ素（ＳｉＢＮ）、シリコンボロン窒化炭素（ＳｉＢＣＮ）、酸炭窒化ケイ素（ＳｉＯＣＮ）、または犠牲キャッピング層を形成するために一般に使用されるその他の類似する材料などの、誘電材料の層を成膜することによって、ＩＬＤ１３００、誘電体層８００の一部８００－３、およびダミー・ゲート電極６００の平坦化された表面上にハード・マスクが形成される。
【0061】
次に、ゲート構造６０４－１および６０４－６の上に犠牲キャップ１４００を形成するために、ハード・マスクがパターン形成される。例えば、ゲート構造６０４－１および６０４－６を含む半導体構造体１００の一部の上にエッチング・マスク１４０２を形成するために、リソグラフィ・プロセスが利用される。例えば、半導体構造体１００の上にＯＰＬがコーティングされてよく、それに続いてリソグラフィ・プロセスが実行されてＯＰＬをパターン形成し、エッチング・マスク１４０２を形成する。ＯＰＬは、例えば、スピン・コーティングによって塗布され、平坦化を高めるために焼かれる樹脂材料を含んでよい。エッチング・マスク１４０２によってゲート構造６０４－１および６０４－６の上のハード・マスクが残りながら、エッチング・マスク１４０２が、ゲート構造６０４－２～６０４－５のダミー・ゲート電極６００の上のハード・マスクを露出するように、ＯＰＬのパターン形成された部分が除去される。エッチング・マスク１４０２のパターンによって、露出したハード・マスクをダミー・ゲート構造６０４－２～６０４－５に至るまでエッチングし、ゲート構造６０４－１および６０４－６の上に犠牲キャップ１４００を形成するために、方向性エッチング・プロセス（例えば、方向性ＲＩＥプロセス）が利用される。例えば、エッチング化学物質は、ＩＬＤ１３００、ダミー・ゲート電極６００、および誘電体層８００の材料に対して選択的であってよい。
【0062】
図１５（Ａ）および図１５（Ｂ）は、ゲート構造６０４－２～６０４－５のダミー・ゲート電極６００ならびに犠牲ナノシート層３０４－２、３０４－３、および３０４－４の除去後の製造の中間段階での半導体構造体１００の断面図である。図１５（Ａ）は、図２の切断線Ａ－Ａに沿った半導体構造体１００の概略側面図（Ｙ－Ｚ平面）であり、図１５（Ｂ）は、図２の切断線Ｂ－Ｂに沿った半導体構造体１００の概略側面断面図（Ｘ－Ｚ平面）である。
【0063】
既知のエッチング技術およびエッチング化学物質を使用して、ダミー・ゲート電極６００がエッチングされて除去される。例えば、水酸化アンモニウム（ＮＨ４ＯＨ）、水酸化テトラメチルアンモニウム（ＴＭＡＨ）、またはＳＦ６プラズマを含む適切なエッチング化学物質と共に、選択的なドライ・エッチング・プロセスまたはウェット・エッチング・プロセスを使用して、ダミー・ゲート材料が除去されることができる。ダミー・ゲート電極６００のエッチングは、例えば、ＩＬＤ１３００、誘電体層８００、犠牲ナノシート層３０４、およびナノシート・チャネル層３０６に対して選択的であり、それによって、ナノシート・スタック構造の半導体材料を、ポリ・エッチング・プロセスの間にエッチングされることから保護する。ダミー・ゲート電極６００のエッチングは、ゲート構造６０４－２～６０４－５を開口する。
【0064】
ナノシート・チャネル層３０６を解放するために、犠牲ナノシート層３０４－２、３０４－３、および３０４－４が選択的にエッチングされて除去され、それによって、開口されたゲート構造６０４－２～６０４－５がナノシート・チャネル層３０６間の空間内およびナノシート・チャネル層３０６に隣接する空間内に延在することを可能にする。この実施形態では、開口されたゲート構造６０４－２～６０４－５は、誘電体層８００の一部８００－３および内部スペーサ１０００によって定められた内部領域内の空いている空間を含む。
【0065】
犠牲ナノシート層３０４－２、３０４－３、および３０４－４（例えば、ＳｉＧｅ層）は、ナノシート・チャネル層３０６（例えば、Ｓｉ層）に対して選択的な、例えばウェット・エッチング・プロセスを使用して、エッチングされて除去されることができる。１つの実施形態では、犠牲ナノシート層３０４－２、３０４－３、および３０４－４のＳｉＧｅ材料を横方向にエッチングするために、ナノシート・チャネル層３０６のＳｉ材料に対して選択的である気相ＨＣＩ（塩酸）またはウェット・エッチング溶液を使用して、犠牲ナノシート層３０４－２、３０４－３、および３０４－４のＳｉＧｅ材料が（高いエッチング選択性で）選択的にエッチングされることができる。例えば、ナノシート・チャネル層３０６が、Ｓｉまたは犠牲ナノシート層３０４－２、３０４－３、および３０４－４のＳｉＧｅ材料より低いＧｅの濃度を有するＳｉＧｅで形成された場合、気相ＨＣＩ（塩酸）は、高いエッチング選択性をもたらす。図１５（Ｂ）からわかるように、犠牲ナノシート層３０４－１は、誘電体層８００の一部８００－２によって保護されているため、この時点ではエッチングされて除去されない。
【0066】
一部の実施形態では、ダミー・ゲート電極６００または犠牲ナノシート層３０４のエッチングによって、エッチング・マスク１４０２を除去してもよい。他の実施形態では、例えば、プラズマ・エッチング・プロセスまたはアッシング・プロセスなどの別のプロセスを使用して、エッチング・マスク１４０２が除去されてよい。一部の実施形態では、ダミー・ゲート電極６００のエッチングの前に、エッチング・マスク１４０２が除去される。
【0067】
図１６（Ａ）および図１６（Ｂ）は、ゲート構造６０４－２～６０４－５内のゲート導体層１６００の形成、および犠牲キャップ１４００の除去の後の製造の中間段階での半導体構造体１００の断面図である。図１６（Ａ）は、図２の切断線Ａ－Ａに沿った半導体構造体１００の概略側面図（Ｙ－Ｚ平面）であり、図１６（Ｂ）は、図２の切断線Ｂ－Ｂに沿った半導体構造体１００の概略側面断面図（Ｘ－Ｚ平面）である。
【0068】
一部の実施形態では、ゲート導体層１６００の形成の前に、任意選択的なゲート誘電体層（図示されていない）が形成される。ゲート誘電体層は、例えば、ＨｆＯ２（酸化ハフニウム）、ＺｒＯ２（二酸化ジルコニウム）、酸化ハフニウムジルコニウム、Ａｌ２Ｏ３（酸化アルミニウム）、およびＴａ２Ｏ５（五酸化タンタル）、またはその他の電子グレード（ＥＧ：electronic grade）酸化物を含むが、必ずしもこれらに限定されない、高誘電率誘電体層を含む。高誘電率材料の例としては、酸窒化シリコンハフニウム、酸化ランタン、酸化アルミニウムランタン、酸化ジルコニウム、酸化シリコンジルコニウム、酸窒化シリコンジルコニウム、酸化タンタル、酸化チタン、酸化チタンバリウムストロンチウム、酸化チタンバリウム、酸化チタンストロンチウム、酸化イットリウム、酸化アルミニウム、酸化タンタル鉛スカンジウム、および鉛亜鉛ニオブ酸塩などの金属酸化物も挙げられるが、これらに限定されない。１つの実施形態では、ゲート誘電体層の誘電材料は、ＡＬＤなどの高度にコンフォーマルな成膜プロセスを使用して、コンフォーマルに成膜される。誘電材料の高度にコンフォーマルな層を成膜して、ゲート構造６０４の露出部分を覆うために、ＣＶＤおよびＰＶＤなどのその他の成膜方法が利用されることができる。
【0069】
ゲート導体層１６００は、金属ゲートまたは仕事関数金属（ＷＦＭ：work function metal）を含んでよい。例示的な実施形態では、ゲート導体層１６００は、ｎＦＥＴデバイスまたはｐＦＥＴデバイスのいずれかのためのＷＦＭを含む。ｎＦＥＴデバイスの場合、ゲート導体のＷＦＭは、チタン（Ｔｉ）、アルミニウム（Ａｌ）、チタンアルミニウム（ＴｉＡｌ）、チタンアルミニウム炭素（ＴｉＡｌＣ）、Ｔｉ合金とＡｌ合金の組合せ、前述のＷＦＭ材料のうちの１つまたは複数が後に続く障壁層（例えば、窒化チタン（ＴｉＮ）または別の適切な材料）を含むスタックなどを含んでよい。ｐＦＥＴデバイスの場合、ゲート導体のＷＶＦは、ＴｉＮ、窒化タンタル（ＴａＮ）、または別の適切な材料を含んでよい。一部の実施形態では、ｐＦＥＴ ＷＦＭは金属スタックを含んでよく、金属スタックでは、Ｔｉ、Ａｌ、ＴｉＡｌ、ＴｉＡｌＣ、またはＴｉ合金とＡｌ合金の任意の組合せなどのＷＦＭが後に続く、より厚い（例えば、ＴｉＮ、ＴａＮなどの）障壁層が形成される。必要に応じて、さまざまなその他の材料がゲート導体層１６００に使用されてよいということが、理解されるべきである。
【0070】
ゲート導体層１６００は、例えば、ＣＶＤ、ＰＥＣＶＤ、ＲＦＣＶＤ、ＰＶＤ、ＡＬＤ、ＭＬＤ、ＭＢＤ、ＰＬＤ、ＬＳＭＣＤ、スパッタリング、またはめっき、あるいはその組合せを含むが、これらに限定されない、成膜技術を使用して、形成される。例示的な実施形態では、ゲート導体層１６００は、例えば図１６（Ｂ）に見られるように、ＳＴＩ層１３００を含む半導体デバイス構造体の上、ナノシート・スタック構造のナノシート・チャネル層３０６の上およびその間、ならびにゲート構造６０４－２～６０４－５内に成膜される。例えば、エッチングまたはＣＭＰプロセスを使用して、余分なＷＦＭ材料が除去されてよい。一部の実施形態では、エッチングまたはＣＭＰプロセスは、犠牲キャップ１４００を除去し、ゲート構造６０４－１～６０４－６のダミー・ゲート電極６００を露出してもよい。
【0071】
図１７（Ａ）および図１７（Ｂ）は、犠牲ナノシート層３０４－１に至るまでゲート構造６０４－１および６０４－６を開口し、犠牲ナノシート層３０４－１を除去した後の、製造の中間段階での半導体構造体１００の断面図である。図１７（Ａ）は、図２の切断線Ａ－Ａに沿った半導体構造体１００の概略側面図（Ｙ－Ｚ平面）であり、図１７（Ｂ）は、図２の切断線Ｂ－Ｂに沿った半導体構造体１００の概略側面断面図（Ｘ－Ｚ平面）である。
【0072】
ゲート構造６０４－１および６０４－６は、ダミー・ゲート電極６００、犠牲層３０４－２、３０４－３、および３０４－４、ナノシート・チャネル層３０６、ならびに誘電体層８００の一部８００－２を除去して、ゲート構造６０４－１および６０４－６の下の犠牲ナノシート層３０４－１を露出するために、１つまたは複数のエッチング・プロセスを使用して開口される。例えば、ＳＴＩ層１３００およびゲート導体層１６００に対して選択的である方向性異方性ＲＩＥプロセスが利用されてよい。異方性ＲＩＥは、単一のプロセスで、ダミー・ゲート電極６００、犠牲層３０４－２、３０４－３、および３０４－４、ナノシート・チャネル層３０６、ならびに誘電体層８００の一部８００－２を含むゲート構造６０４－１および６０４－６内のすべての層をエッチングして除去し、犠牲ナノシート層３０４－１を露出するように構成される。一部の実施形態では、異方性ＲＩＥは、犠牲ナノシート層３０４－１内を少なくとも部分的にエッチングしてもよい。次に、犠牲ナノシート層３０４－１のＳｉＧｅ材料を横方向にエッチングするために、誘電体層８００および内部スペーサ１０００に対して選択的である気相ＨＣＩ（塩酸）またはウェット・エッチング溶液を使用して、犠牲ナノシート層３０４－１のＳｉＧｅ材料が（高いエッチング選択性で）選択的にエッチングされることができる。他の実施形態では、複数のエッチング・プロセスで、ダミー・ゲート電極６００、犠牲層３０４－２、３０４－３、および３０４－４、ナノシート・チャネル層３０６、ならびに誘電体層８００の一部８００－２がエッチングされて除去されてよい。
【0073】
図１８（Ａ）および図１８（Ｂ）は、開口されたゲート構造６０４－１および６０４－６内のＢＰＲ１８００、および犠牲ナノシート層３０４－１の除去によって露出されたチャネル内のＢＰＲ１８００の形成後の、製造の中間段階での半導体構造体１００の断面図である。図１８（Ａ）は、図２の切断線Ａ－Ａに沿った半導体構造体１００の概略側面図（Ｙ－Ｚ平面）であり、図１８（Ｂ）は、図２の切断線Ｂ－Ｂに沿った半導体構造体１００の概略側面断面図（Ｘ－Ｚ平面）である。
【0074】
ＢＰＲ１８００は、例えば、タングステン、コバルト、ジルコニウム、タンタル、チタン、アルミニウム、ルテニウム、または銅、あるいはその組合せなどの、金属ベースの材料を含んでよい。ＢＰＲ１８００は、例えば、ＣＶＤ、ＰＥＣＶＤ、ＲＦＣＶＤ、ＰＶＤ、ＡＬＤ、ＭＬＤ、ＭＢＤ、ＰＬＤ、ＬＳＭＣＤ、スパッタリング、またはめっき、あるいはその組合せを含むが、これらに限定されない、成膜技術を使用するコンフォーマルな成膜によって、形成されてよい。一部の実施形態では、犠牲ナノシート・チャネル層３０４－１の除去によって露出されたチャネルを満たすため、および開口されたゲート構造６０４－１および６０４－６を満たすために、ＢＰＲ１８００の金属ベースの材料が成膜される。半導体構造体１００を平坦化し、不要な金属ベースの材料をエッチングして除去するために、ＣＭＰが利用されてよい。
【0075】
図１９（Ａ）および図１９（Ｂ）は、ゲート構造６０４－１～６０４－６内のゲート導体層１６００およびＢＰＲ１８００が後退した後の製造の中間段階での半導体構造体１００の断面図である。図１９（Ａ）は、図２の切断線Ａ－Ａに沿った半導体構造体１００の概略側面図（Ｙ－Ｚ平面）であり、図１９（Ｂ）は、図２の切断線Ｂ－Ｂに沿った半導体構造体１００の概略側面断面図（Ｘ－Ｚ平面）である。
【0076】
ゲート導体層１６００およびＢＰＲ１８００は、１つまたは複数のエッチング・プロセスを使用して後退されてよい。例えば、ゲート導体層１６００およびＢＰＲ１８００の金属ベースの材料が異なる場合、２つの異なるエッチング・プロセスが利用されてよい。一例として、ＢＰＲ１８００の材料に対して選択的である第１の等方性ウェット・エッチング・プロセスが、ゲート導体層１６００を後退させるために使用されてよく、ゲート導体層１６００の材料に対して選択的である第２の等方性ウェット・エッチング・プロセスが、ＢＰＲ１８００を後退させるために使用されてよい。
【0077】
図２０（Ａ）、図２０（Ｂ）、図２１、および図２２は、ゲート構造６０４－１および６０４－６を露出するエッチング・マスク２０００が形成され、ＢＰＲ１８００が、誘電体層８００の一部８００－２の高さに至るまでエッチングされてゲート構造６０４－１および６０４－６を開口した後の、製造の中間段階での半導体構造体１００の断面図である。図２０（Ａ）は、図２の切断線Ａ－Ａに沿った半導体構造体１００の概略側面図（Ｙ－Ｚ平面）であり、図２０（Ｂ）は、図２の切断線Ｂ－Ｂに沿った半導体構造体１００の概略側面断面図（Ｘ－Ｚ平面）であり、図２１は、図２の切断線Ｃ－Ｃに沿った半導体構造体１００の概略側面断面図（Ｘ－Ｚ平面）であり、図２２は、図２の切断線Ｄ－Ｄに沿った半導体構造体１００の概略側面図（Ｙ－Ｚ平面）である。
【0078】
ゲート構造６０４－１および６０４－６に隣接するＢＰＲ１８００およびＩＬＤ１３００の一部ならびに誘電体層８００を露出するために、エッチング・マスク１４０２に関して上で説明された方法で、エッチング・マスク２０００が形成され、パターン形成されてよい。
【0079】
ＢＰＲ１８００は、例えば、時限異方性エッチングを使用して、誘電体層８００の一部８００－２の高さに至るまでｚ方向にエッチングされてよいが、代替として、その他のエッチング・プロセスが利用されてよい。このエッチングは、ゲート構造６０４－１および６０４－６の各々の内部のＢＰＲ１８００の一部を残し、誘電体層８００の一部８００－１と８００－２の間に配置されたＢＰＲ１８００内に過剰にエッチングしないように構成される。
【0080】
図２１からわかるように、ゲート構造６０４－１および６０４－６内のＢＰＲ１８００の材料は、ＢＰＲ１８００への上位層の電気接続のためのコンタクトとして使用されるため、Ｃ－Ｃの断面でエッチ・バックされない。図２２に見られるように、例えば、ＢＰＲ１８００は、半導体デバイス２００ごとに、最上部のエッチング・マスク２０００と共に、ＳＤＢゲート構造６０４－１に対応する後退した谷によって分離された、コンタクト・ピラー１８００－１、１８００－２、および１８００－３を形成する。図２２に見られるように、ナノシート・チャネル層が、黒色の破線で示されており、それらのナノシート・チャネル層がＤ－Ｄの断面ではエッチングされて除去されているが、それらの位置において、半導体デバイス２００を通って例えばｘ方向に延在していることを示している。同様に、図２１に示されている白色の破線は、ＢＰＲ１８００がＳＤＢを通って例えばｙ方向に延在している位置を示しており、図２２に示されている白色の破線は、ＢＰＲ１８００が半導体デバイス２００を通って例えばＸ方向に延在している位置を示している。
【0081】
図２３（Ａ）、図２３（Ｂ）、図２４、および図２５は、エッチング・マスク２３００を形成し、ゲートの切断を実行して、ｎ型半導体デバイスとｐ型半導体デバイス２００の間でＢＰＲ１８００を分離した後の、製造の中間段階での半導体構造体１００の断面図である。図２３（Ａ）は、図２の切断線Ａ－Ａに沿った半導体構造体１００の概略側面図（Ｙ－Ｚ平面）であり、図２３（Ｂ）は、図２の切断線Ｂ－Ｂに沿った半導体構造体１００の概略側面断面図（Ｘ－Ｚ平面）であり、図２４は、図２の切断線Ｃ－Ｃに沿った半導体構造体１００の概略側面断面図（Ｘ－Ｚ平面）であり、図２５は、図２の切断線Ｄ－Ｄに沿った半導体構造体１００の概略側面図（Ｙ－Ｚ平面）である。
【0082】
一部の実施形態では、例えばプラズマ・エッチング・プロセスまたはアッシング・プロセスを使用して、エッチング・マスク２０００が除去されてよく、ＢＰＲ１８００のピラー１８００－１、１８００－２、および１８００－３の間に配置されたＳＴＩ層５００の一部の上のＢＰＲ１８００を露出するために、例えば上で説明された技術を使用して、新しいエッチング・マスク２３００が形成され、パターン形成されてよい。次に、ＢＰＲ１８００のピラー１８００－１、１８００－２、および１８００－３の間の接続を切断するために、例えば、エッチング・マスク２３００およびＳＴＩ層５００に対して選択的なＲＩＥを使用して、ＢＰＲ１８００の露出部分がＳＴＩ層５００に至るまでエッチングされる。例えば図２５に示されているように、これで、切断後に、各ピラー１８００－１、１８００－２、および１８００－３が、それ自身のＢＰＲ１８００を含むようになる。
【0083】
図２６（Ａ）、図２６（Ｂ）、図２７、および図２８は、ピラー１８００－１、１８００－２、および１８００－３を互いに電気的に絶縁するためのゲート構造６０４－１～６０４－６の露出部分内ならびにＢＰＲ１８００のピラー１８００－１、１８００－２、および１８００－３の間のエッチング・マスク２３００の除去およびＩＬＤ層２６００の形成後の、製造の中間段階での半導体構造体１００の断面図である。図２６（Ａ）は、図２の切断線Ａ－Ａに沿った半導体構造体１００の概略側面図（Ｙ－Ｚ平面）であり、図２６（Ｂ）は、図２の切断線Ｂ－Ｂに沿った半導体構造体１００の概略側面断面図（Ｘ－Ｚ平面）であり、図２７は、図２の切断線Ｃ－Ｃに沿った半導体構造体１００の概略側面断面図（Ｘ－Ｚ平面）であり、図２８は、図２の切断線Ｄ－Ｄに沿った半導体構造体１００の概略側面図（Ｙ－Ｚ平面）である。
【0084】
一部の実施形態では、例えばプラズマ・エッチング・プロセスまたはアッシング・プロセスを使用して、エッチング・マスク２０００が除去されてよく、例えば、ＳｉＮ、ＳｉＯｘ、低温酸化物（ＬＴＯ）、高温酸化物（ＨＴＯ）、流動性酸化物（ＦＯＸ）、または何らかのその他の誘電体を含むが、これらに限定されない、誘電材料を成膜し、ゲート構造６０４内、およびＢＰＲ１８００のピラー１８００－１、１８００－２、および１８００－３の間にＩＬＤ２６００を形成することによって、ＩＬＤ２６００が形成されてよい。ＩＬＤ２６００は、ＣＶＤ、ＰＥＣＶＤ、ＲＦＣＶＤ、ＰＶＤ、ＡＬＤ、ＭＬＤ、ＭＢＤ、ＰＬＤ、もしくはＬＳＭＣＤ、またはその組合せ、スパッタリング、またはめっき、あるいはその組合せを含むが、これらに限定されない、成膜技術を使用して、成膜されることができる。余分な材料をＩＬＤ２６００から除去し、結果として得られた構造体を平坦化するために、平坦化、例えば、化学機械研磨（ＣＭＰ）が実行されることができる。
【0085】
図２９（Ａ）、図２９（Ｂ）、図３０、および図３１は、対応する半導体デバイス２００のＢＰＲ１８００から電気的に絶縁されたソース／ドレイン領域１２００および１２０２へのゲート・コンタクト２９００の形成、追加のＩＬＤ１３００および２６００の形成、ならびに最上部コンタクト３０００の溝掘りおよび形成後の、製造の中間段階での半導体構造体１００の断面図である。図２９（Ａ）は、図２の切断線Ａ－Ａに沿った半導体構造体１００の概略側面図（Ｙ－Ｚ平面）であり、図２９（Ｂ）は、図２の切断線Ｂ－Ｂに沿った半導体構造体１００の概略側面断面図（Ｘ－Ｚ平面）であり、図３０は、図２の切断線Ｃ－Ｃに沿った半導体構造体１００の概略側面断面図（Ｘ－Ｚ平面）であり、図３１は、図２の切断線Ｄ－Ｄに沿った半導体構造体１００の概略側面図（Ｙ－Ｚ平面）である。
【0086】
例えば、半導体構造体１００の上にＯＰＬ材料の層をコーティングし、それに続いて、エッチング・マスクが、ＢＰＲ１８００から絶縁されたソース／ドレイン領域１２００および１２０２の上に配置されたＩＬＤ１３００を露出するように、リソグラフィ・プロセスを実行してＯＰＬのパターンを形成することによって、エッチング・マスクが形成される。ＯＰＬは、例えば、スピン・コーティングによって塗布され、平坦化を高めるために焼かれる樹脂材料を含んでよい。例えば、図２９（Ａ）および図２９（Ｂ）に見られるように、ＯＰＬのパターン形成された部分が除去され、このパターンが、ＩＬＤ１３００内に下がってエッチングされ、ＢＰＲ１８００から電気的に絶縁されたソース／ドレイン領域１２００および１２０２を開口して露出する。例示的な実施形態では、エッチング・プロセス（例えば、方向性ＲＩＥプロセス）は、ソース／ドレイン領域１２００および１２０２、誘電体層８００、ならびにＢＲＰ１８００の材料に対して選択的である。一部の実施形態では、これらの材料のうちの１つまたは複数に対して選択的である複数のエッチング・プロセスが利用されてよい。例えば、プラズマ・エッチング・プロセスまたはアッシング・プロセスを使用して、エッチング・マスクが除去されてよい。
【0087】
例えば、タングステン、コバルト、ジルコニウム、タンタル、チタン、アルミニウム、ルテニウム、または銅、あるいはその組合せを含むが、必ずしもこれらに限定されない、導電材料などのコンタクト材料を成膜することによって、露出したソース／ドレイン領域１２００および１２０２と接触してゲート・コンタクト２９００が形成される。一部の実施形態では、コンタクト材料を成膜する前に、例えば、チタンまたは窒化チタンあるいはその両方を含むライナー層（図示されていない）が、露出したソース／ドレイン領域１２００および１２０２の上に形成されてよい。コンタクト材料の成膜は、ＣＶＤ、ＰＥＣＶＤ、ＰＶＤ、ＡＬＤ、ＭＢＤ、ＰＬＤ、ＬＳＭＣＤ、またはスピンオン・コーティング、あるいはその組合せを含むが、必ずしもこれらに限定されない、１つまたは複数の成膜技術、およびそれに続く、例えばＣＭＰなどの平坦化プロセスを使用する平坦化を使用して、実行されることができる。
【0088】
ゲート・コンタクト２９００の形成に続いて、ＩＬＤ材料が再び成膜され、半導体構造体１００の上に残りのＩＬＤ１３００および２６００を形成する。ＩＬＤ材料は、例えば、ＣＶＤ、ＰＥＣＶＤ、ＲＦＣＶＤ、ＰＶＤ、ＡＬＤ、ＭＬＤ、ＭＢＤ、ＰＬＤ、ＬＳＭＣＤ、スパッタリング、またはめっき、あるいはその組合せを含むが、これらに限定されない成膜技術、およびそれに続く、例えばＣＭＰなどの平坦化プロセスを使用して、成膜される。
【0089】
例えば、リソグラフィ、およびそれに続く、ＲＩＥプロセスを使用して、コンタクト・トレンチをゲート・コンタクト２９００、ならびにピラー１８００－１、１８００－２、および１８００－３に至るまでエッチングし、ゲート・コンタクト２９００、ならびにピラー１８００－１、１８００－２、および１８００－３の上面を露出して、コンタクト・トレンチまたはコンタクト・ビアが、ゲート・コンタクト２９００、ならびにピラー１８００－１、１８００－２、および１８００－３の上のＩＬＤ１３００およびＩＬＤ２６００内にそれぞれ開口される。例えば、タングステン、コバルト、ジルコニウム、タンタル、チタン、アルミニウム、ルテニウム、または銅、あるいはその組合せを含むが、必ずしもこれらに限定されない導電材料などのコンタクト材料を成膜することによって、図２９（Ａ）、図２９（Ｂ）、図３０、および図３１に見られるように、コンタクト層の最上部コンタクト３０００が、コンタクト・トレンチ内のゲート・コンタクト２９００、ならびにピラー１８００－１、１８００－２、および１８００－３の露出面上に形成される。コンタクト材料の成膜は、ＣＶＤ、ＰＥＣＶＤ、ＰＶＤ、ＡＬＤ、ＭＢＤ、ＰＬＤ、ＬＳＭＣＤ、またはスピンオン・コーティング、あるいはその組合せを含むが、必ずしもこれらに限定されない、１つまたは複数の成膜技術、およびそれに続く、例えばＣＭＰなどの平坦化プロセスを使用する平坦化を使用して、実行されることができる。
【0090】
図２９（Ａ）および図２９（Ｂ）からわかるように、一例の実施形態およびレイアウトでは、ｘ方向とｙ方向の両方で、ソース／ドレイン領域１２００および１２０２が、ＢＰＲ１８００を含むコンタクトとゲート・コンタクト２９００の間で交互に入れ替わる。これによって、コンタクト材料間に短絡が発生する可能性が減少しているため、これらの領域およびゲート構造６０４自体の密度を増やすことができる。加えて、図３０および図３１に見られるように、ＳＤＢに配置された各ピラー１８００－１、１８００－２、および１８００－３、ならびに対応する最上部コンタクト３０００を介して、半導体デバイス２００ごとにＢＰＲ１８００に電力が供給され、これによって、電力を、半導体構造体１００の側面から供給する代わりに、アクティブ・ゲートが配置されない領域で上から各半導体デバイス２００のＢＰＲ１８００に供給できるようにする。加えて、ピラー１８００－１、１８００－２、および１８００－３の間でＩＬＤ２６００によってＢＰＲ１８００が切断されるため、異なる電圧がピラー１８００－１、１８００－２、および１８００－３に供給されてよい。例えば、一部の実施形態では、ピラー１８００－１および１８００－３は、例えばそれらに対応する最上部コンタクト３０００を介して電気通信し、同じ電圧の電力を同じ型の半導体デバイス２００（例えば、ｐＦＥＴまたはｎＦＥＴ）に供給してよく、一方、ピラー１８００－２は、異なる電圧の電力を異なる型の半導体デバイス２００に供給してよい。１つの例では、半導体デバイス２００－１および２００－４がｐＦＥＴ型デバイスであり、一方、半導体デバイス２００－２および２００－３がｎＦＥＴ型デバイスである。そのような例では、ピラー１８００－１および１８００－３が、第１の電圧で、電力をｐＦＥＴ半導体デバイス２００－１および２００－４のＢＰＲ１８００に供給し、一方、ピラー１８００－２が、第２の電圧で、電力をｎＦＥＴ半導体デバイス２００－２および２００－４のＢＰＲ１８００に供給する。
【0091】
その後、半導体構造体の製造を完成させるために、任意の既知の一連の処理ステップが実行されることができ、それらの詳細は、例示的な実施形態を理解するために必要とされない。簡単な例として、ミドル・オブ・ザ・ライン（ＭＯＬ：middle-of-the-line）処理が、ＭＯＬコンタクト（例えば、ゲート・コンタクト、ソース／ドレイン・コンタクトなど）の形成を続けることができる。その後、ＭＯＬコンタクトとの接続／ＭＯＬコンタクト間の接続を提供するＢＥＯＬ相互接続構造体、およびフロント・エンド・オブ・ライン（ＦＥＯＬ：front-end-of-line）層の一部として形成されるその他のアクティブ・デバイスまたはパッシブ・デバイスを製造するために、バック・エンド・オブ・ライン（ＢＥＯＬ：back-end-of-line）プロセス・モジュールが実行されることができる。
【0092】
図３２は、第２の実施形態による、本明細書では半導体構造体３２００とも呼ばれる半導体集積回路構造体３２００の概略上面図（Ｘ－Ｙ平面）である。明確にするために、半導体構造体３２００の一部の要素が図３２に示されていない。半導体構造体３２００は、単一の非アクティブ・ゲートをそれぞれ含む図１の第１の実施形態のＳＤＢ１０４と比較すると、アクティブ・ゲート３２０４のグループを分離する非アクティブ・ゲートの対をそれぞれ含む二重の拡散分離（ＤＤＢ：double diffusion breaks）３２０２を含む。図３３～３６を参照して以下でさらに詳細に説明され、例示されるように、半導体集積回路構造体１００に類似する方法で、トップダウン・コンタクト３２０６またはボトムアップ・コンタクト３２０８のいずれかを介して、アクティブ・ゲート３２０４に関連付けられたソース／ドレイン領域に電力が供給される。ボトムアップ・コンタクト３２０８は、ソース／ドレイン領域の下に配置された埋込みパワー・レール（ＢＰＲ）３２１０に電気的に接続される。例えば、一部の実施形態では、アクティブ・ゲート３２０４の片側のソース／ドレイン領域がトップダウン・コンタクト３２０６に接続され、一方、アクティブ・ゲート３２０４の反対側のソース／ドレイン領域が、ボトムアップ・コンタクト３２０８を介してＢＰＲ３２１０に接続される。トップダウン・コンタクトおよびボトムアップ・コンタクトを参照して説明されたが、半導体構造体３２００は、任意の方向でコンタクトを使用して形成されてよい。トップダウン・コンタクト３２０６およびボトムアップ・コンタクト３２０８の両方の使用は、先端間の間隔を縮小し、それによって短絡の発生を減らし、ソース／ドレインの密度の改善を可能にする。図３２に見られるように、図１の第１の実施形態のＳＤＢ１０４を越えて延在するＢＰＲ１１０とは対照的に、ＢＰＲ３２１０は、ＤＤＢ３２０２を越えてｘ方向に延在しない。
【0093】
図３３は、半導体構造体３２００のセクション３２１２の概略上面図（Ｘ－Ｙ平面）であり、半導体構造体３２００の特徴をさらに例示するために利用される。図３３に示されているように、半導体構造体３２００は、半導体領域３３０２－１、３３０２－２、３３０２－３、および３３０２－４（集合的および個別に、半導体領域３３０２と呼ばれる）を含み、これらの半導体領域にわたって、ＤＤＢ３３０４－１および３３０４－２（集合的および個別に、ＤＤＢ３３０４と呼ばれる）、ならびにアクティブ・ゲート３３０６－１、３３０６－２、３３０６－３、および３３０６－４（集合的および個別に、アクティブ・ゲート３３０６と呼ばれる）が形成される。各半導体領域３３０２－１、３３０２－２、３３０２－３、および３３０２－４は、各ＤＤＢ３３０４間に延在するが、各ＤＤＢ３３０４を越えない、対応するＢＰＲ３２１０－１、３２１０－２、３２１０－３、および３２１０－４（集合的および個別に、ＢＰＲ３２１０呼ばれる）を含む。例えば、特定のＢＰＲ３２１０の一部は、対応するＤＤＢ３３０４の第１の非アクティブ・ゲートまで延在するが、ＤＤＢ３３０４の非アクティブ・ゲート間には延在しない。
【0094】
２つのＤＤＢ３３０４間の４つのアクティブ・ゲート３３０６と共に４つの半導体デバイス３３０２を含むように示されているが、任意の数の半導体領域３３０２、ＤＤＢ３３０４、およびアクティブ・ゲート３３０６が、任意の数のアクティブ・ゲート３３０６がＤＤＢ３３０４の各対の間に配置されて、含まれてよい。一部の実施形態では、例えば、半導体領域３３０２が、ｎＦＥＴデバイスまたはｐＦＥＴデバイスとして形成されてよい。一部の実施形態では、半導体領域３３０２－１および３３０２－４がｐＦＥＴデバイスを含んでよく、一方、半導体領域３３０２－２および３３０２－３がｎＦＥＴデバイスを含んでよい。他の実施形態では、半導体領域３３０２はｎＦＥＴデバイスとｐＦＥＴデバイスの間で交互に入れ替わってよく、例えば、半導体領域３３０２－１および３３０２－３がｐＦＥＴデバイスを含み、一方、半導体領域３３０２－２および３３０２－４がｎＦＥＴデバイスを含み、この逆もまた同様である。
【0095】
半導体領域３３０２ごとに、ＤＤＢ３３０４内の１つまたは複数の対応するトップダウン・コンタクト３３０８または３３１０を介して、ＤＤＢ３３０４間のＢＰＲ３２１０に電力が供給される。例えば、トップダウン・コンタクト３３０８は、第１の電圧に設定されてよく、一方、トップダウン・コンタクト３３１０は、第１の電圧と異なる第２の電圧に設定されてよい。トップダウン・コンタクト３３０８は、半導体領域３３０２－１および３３０２－４のＢＰＲ３２１０に電力を供給し、一方、トップダウン・コンタクト３３１０は、半導体領域３３０２－２および３３０２－３のＢＰＲ３２１０に電力を供給する。ＢＰＲ３２１０に電力を供給するためのＤＤＢ３３０４内のトップダウン・コンタクト３３０８および３３１０の使用は、浅いトレンチ分離（ＳＴＩ）層内にＢＰＲを形成する必要がないため、ｎ間およびｐ間の間隔の縮小を可能にする。一部の実施形態では、ＤＤＢ３３０４の両側で、ＢＰＲ３２１０に電力を供給するために同じコンタクト３３０８または３３１０が使用されてよい。図３３は、断面Ａ’－Ａ’、Ｂ’－Ｂ’、Ｃ’－Ｃ’、およびＤ’－Ｄ’も定義しており、これらの断面は断面Ａ－Ａ、Ｂ－Ｂ、Ｃ－Ｃ、およびＤ－Ｄに類似しているが、断面Ｄ’－Ｄ’が、ＢＰＲ３２１０が存在しないＤＤＢ３３０２－１の一部に対応する点が異なる。断面Ａ’－Ａ’、Ｂ’－Ｂ’、Ｃ’－Ｃ’、およびＤ’－Ｄ’は、図３４（Ａ）～３６に利用される。
【0096】
図３４（Ａ）、図３４（Ｂ）、図３５、および図３６は、図１の半導体構造体１００の図２９（Ａ）、図２９（Ｂ）、図３０、および図３１に類似する時点での、製造の中間段階での図３２の半導体構造体３２００の断面図である。図３４（Ａ）は、図３２の切断線Ａ’－Ａ’に沿った半導体構造体３２００の概略側面図（Ｙ－Ｚ平面）であり、図３４（Ｂ）は、図３２の切断線Ｂ’－Ｂ’に沿った半導体構造体３２００の概略側面断面図（Ｘ－Ｚ平面）であり、図３５は、図３２の切断線Ｃ’－Ｃ’に沿った半導体構造体３２００の概略側面断面図（Ｘ－Ｚ平面）であり、図３６は、図３２の切断線Ｄ’－Ｄ’に沿った半導体構造体３２００の概略側面図（Ｙ－Ｚ平面）である。
【0097】
例示的な実施形態では、図３４（Ａ）、図３４（Ｂ）、図３５、および図３６に示された半導体構造体３２００は、図２９（Ａ）、図２９（Ｂ）、図３０、および図３１に示された半導体構造体１００に類似するプロセスおよびステップを使用して形成され、例えば、類似する番号が類似する特徴を示している。例えば、半導体構造体３２００は、半導体基板３３００、ＳＴＩ層３５００、ゲート構造３６０４－１～３６０４－６、誘電体層３８００の一部３８００－１、３８００－２、および３８００－３、内部スペーサ４０００、ソース／ドレイン領域４２００および４２０２、ＩＬＤ４３００、ＩＬＤ、ゲート導体層４６００、ＢＰＲ４８００、ＩＬＤ５６００、ゲート・コンタクト５９００、ならびに最上部コンタクト６０００を含む。例えば、図３～３１で説明されたステップおよびプロセスの一部またはすべてが、半導体構造体１００の形成に類似する方法で半導体構造体３２００を形成するために利用されてよい。ここで、これらのプロセスおよび構造体間の違いが、さらに詳細に説明される。
【0098】
図３３、図３４（Ａ）、図３４（Ｂ）を参照すると、半導体デバイス３３０２がＤＤＢ３３０４で切断されるため、追加のエッチングが実行され、ＤＤＢ３３０４の下で半導体デバイス３３０２の端部を含むように、ＳＴＩ層３５００が拡大される。例えば、例えば、図４（Ａ）～図５（Ａ）を参照して示され、説明されたステップに類似する、ＳＴＩ層３５００を形成するステップの間、例えば図３４（Ｂ）に示されているように、ＤＤＢのゲート構造３６０４－１および３６０４－６の少なくとも部分的に下になる隣接する位置でＳＴＩ層３５００が形成されるように、ＳＴＩ層３５００のエッチングおよび形成が、ナノシート・スタック構造の端部および半導体基板３３００に対しても実行される。加えて、例えば図３１に示されているように、ＳＴＩ層５００がピラー１８００－１、１８００－２、および１８００－３、ならびにＢＰＲ１８００間の切断の下にのみ形成される第１の実施形態と比較すると、図３６に示されているように、ＳＴＩ層３５００が、断面Ｄ’－Ｄ’に沿ってＤＤＢ全体にわたって延在する。
【0099】
図３４（Ｂ）にも見られるように、ＢＰＲ４８００が、ゲート構造３６０４－１および３６０４－６の誘電体層３８００の一部３８００－３によって両端で制限され（capped off）、かつＳＴＩ層３５００によって制限され、ＩＬＤ４３００の一部も、ＢＰＲ４８００をＤＤＢから例えばｘ方向に絶縁するように、ＤＤＢのゲート構造３６０４－１および３６０４－６が、ＢＰＲ４８００の側面を下方に延びている。一部の実施形態では、例えば、図８（Ｂ）に示された方法でゲート構造３６０４－１および３６０４－６のダミー・ゲート電極および誘電体層３８００を形成する代わりに、ゲート構造３６０４－１および３６０４－６のダミー・ゲート電極および誘電体層３８００の一部が、ナノシート・スタック構造に隣接するＳＴＩ層３５００に至るまで形成されてよい。例えば、図１７（Ａ）～図１８（Ｂ）を参照して上で説明されたプロセスを使用して、ダミー・ゲート電極および最下部の犠牲層が除去され、ＢＰＲ４８００を形成した場合、例えば図３４（Ｂ）に示されているように、誘電体層３８００の一部３８００－３が残る。ＢＰＲ４８００の材料は、誘電体層３８００の露出部分３８００－１、３８００－２、および３８００－３に対して成膜された場合、ダミー・ゲート電極の一部と接触したＳＴＩ層３５００の露出部分に対しても成膜される。このようにして、ＤＤＢに配置されたコンタクトを介してＢＰＲに電力を供給する半導体構造体３２００が製造されてよい。この半導体構造体３２００は、高い密度を有する能力を提供しながら、ＤＤＢの恩恵をもたらす。
【0100】
開示された半導体構造体１００および３２００は、例えば、ＢＰＲが、ゲート構造の下を横切って、単一または二重の拡散分離間に延在するため、半導体デバイスごとのゲートのピッチによってＢＰＲが制約されずに、セルの高さのスケーリングおよび配線密度の改善を可能にする。ゲート構造の下にＢＰＲを形成することによって、ＢＰＲは、半導体デバイスの裏側の遮蔽も提供し、ゲート構造に対する裏側の電磁気挿入攻撃（electromagnetic insertion attacks）の影響の可能性を制限する。
【0101】
半導体構造体を製造するための本明細書において説明された方法が、半導体処理フロー内、半導体デバイス内、ならびにさまざまなアナログ回路およびデジタル回路または混合信号回路を含む集積回路内に、容易に組み込まれることができるということが、理解されるべきである。特に、集積回路ダイは、電界効果トランジスタ、バイポーラ・トランジスタ、金属酸化膜半導体トランジスタ、ダイオード、コンデンサ、インダクタなどのさまざまなデバイスを使用して、製造されることができる。本発明による集積回路は、アプリケーション、ハードウェア、または電子システム、あるいはその組合せにおいて採用されることができる。本発明を実装するための適切なハードウェアおよびシステムは、パーソナル・コンピュータ、通信ネットワーク、電子商取引システム、ポータブル通信デバイス（例えば、携帯電話）、固体媒体のストレージ・デバイス、機能回路などを含んでよいが、これらに限定されない。そのような集積回路を組み込むシステムおよびハードウェアは、本明細書に記載された実施形態の一部と見なされる。本明細書において提供された本発明の内容を前提として、当業者は、本発明の技術のその他の実装および用途を企図することができるであろう。
【0102】
本明細書において、添付の図を参照して例示的な実施形態が説明されたが、本発明がそれらの正確な実施形態に限定されないということ、および当業者によって、添付の特許請求の範囲から逸脱することなく、それらの実施形態においてさまざまなその他の変更および修正が行われ得るということが、理解されるべきである。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【国際調査報告】