特表 2024-534346 センサ設計

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-09-20

(54)【発明の名称】センサ設計

(51)【国際特許分類】

   G01J 1/02 20060101AFI20240912BHJP

   H04N 25/20 20230101ALI20240912BHJP

   H04N 25/70 20230101ALI20240912BHJP

   B81B 7/02 20060101ALI20240912BHJP

   B81C 1/00 20060101ALI20240912BHJP

【ＦＩ】

G01J1/02 C

G01J1/02 Q

H04N25/20

H04N25/70

B81B7/02

B81C1/00

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2024515502

(86)(22)【出願日】2022-09-07

(85)【翻訳文提出日】2024-04-15

(86)【国際出願番号】 US2022042779

(87)【国際公開番号】W WO2023038987

(87)【国際公開日】2023-03-16

(31)【優先権主張番号】63/241,469

(32)【優先日】2021-09-07

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】524089084

【氏名又は名称】オブシディアン センサーズ，インコーポレイティド

(74)【代理人】

【識別番号】100099759

【弁理士】

【氏名又は名称】青木 篤

(74)【代理人】

【識別番号】100123582

【弁理士】

【氏名又は名称】三橋 真二

(74)【代理人】

【識別番号】100092624

【弁理士】

【氏名又は名称】鶴田 準一

(74)【代理人】

【識別番号】100114018

【弁理士】

【氏名又は名称】南山 知広

(74)【代理人】

【識別番号】100153729

【弁理士】

【氏名又は名称】森本 有一

(72)【発明者】

【氏名】ヒスン シン

(72)【発明者】

【氏名】ピン ウォン

(72)【発明者】

【氏名】エドワード チャン

(72)【発明者】

【氏名】ショーン アンドリュース

(72)【発明者】

【氏名】タリス チャン

(72)【発明者】

【氏名】ジョン ホン

【テーマコード（参考）】

2G065

3C081

5C024

【Ｆターム（参考）】

2G065AA11

2G065AB02

2G065BA12

2G065BA34

2G065BB30

2G065BC02

2G065BC03

2G065BC28

2G065BE08

2G065CA12

2G065CA13

2G065CA27

3C081AA01

3C081BA22

3C081BA28

3C081BA29

3C081BA32

3C081BA33

3C081CA03

3C081CA15

3C081CA23

3C081DA06

3C081EA04

5C024AX06

5C024CY47

5C024GX08

5C024GX16

5C024GY31

5C024HX47

(57)【要約】

検知用画素を備える電子デバイス、電子デバイスの動作方法及び電子デバイスの製造方法を開示する。いくつかの実施形態において、電子デバイスは、画素を支持するためのヒンジを備える。いくつかの実施形態において、電子デバイスは、画素にバイアス電圧を供給するように構成される。

【特許請求の範囲】

【請求項1】

ガラス基板と、
画素ピッチを備える二つの画素と、
前記二つの画素のうちの一方と前記ガラス基板との間のヒンジと、を備え、
前記ヒンジは、前記画素を支持し、
前記ヒンジの長さは、前記画素ピッチより長い、電子デバイス。

【請求項2】

バイアスラインを更に備え、
前記二つの画素は、前記バイアスラインに電気的に結合され、
前記二つの画素のうちの一方は、第１の行に関連付けられ、
前記二つの画素のうちの他方は、第２の行に関連付けられる、請求項１に記載の電子デバイス。

【請求項3】

前記バイアスラインの電圧は、バイアス生成画素を介して生成される、請求項２に記載の電子デバイス。

【請求項4】

第２のバイアス生成画素を更に備え、前記バイアスラインの電圧は、前記第１のバイアス生成画素及び前記第２のバイアス生成画素の平均電圧に基づいて生成される、請求項３に記載の電子デバイス。

【請求項5】

前記バイアス生成画素の面積は、前記二つの画素のうちの一方の画素の面積より広い、請求項３に記載の電子デバイス。

【請求項6】

前記ヒンジに結合されたリベットを更に備える、請求項１に記載の電子デバイス。

【請求項7】

前記二つの画素のうちの一方は、センサと、吸収体と、を備える、請求項１に記載の電子デバイス。

【請求項8】

前記吸収体の第１のエッジ及び第２のエッジは、９０度より大きい角度をなす、請求項７に記載の電子デバイス。

【請求項9】

前記二つの画素のうちの一方と前記ガラス基板との間のギャップは、５００ｎｍと３０００ｎｍとの間であり、
前記二つの画素のうちの一方は、６０００ｎｍと１４０００ｎｍとの間の波長を有する入射放射波の少なくとも３５％を吸収するように構成された、請求項１に記載の電子デバイス。

【請求項10】

前記二つの画素のうちの一方の画素の抵抗は、１００ｋΩと１０ＭΩとの間であり、前記ヒンジの抵抗は、１０ｋΩと１００ｋΩとの間である、請求項１に記載の電子デバイス。

【請求項11】

前記ヒンジは、前記画素のうちの一方に電気的に結合された導電層と、前記導電層の側に配置された誘電体層と、を備える、請求項１に記載の電子デバイス。

【請求項12】

前記二つの画素のうちの一方の画素の形状は、凸状である、請求項１に記載の電子デバイス。

【請求項13】

前記二つの画素は、隣接する画素であり、
前記二つの画素を支持するブリッジを更に備え、前記ブリッジは、前記二つの画素と前記基板との間にある、請求項１に記載の電子デバイス。

【請求項14】

前記ヒンジは、応力部分と、非応力部分と、を備える、請求項１に記載の電子デバイス。

【請求項15】

前記二つの画素のうちの一方の画素の第１のノード及び第２のノードは、異なる層上に配置され、
前記第１のノードと前記第２のノードとの重複部分は、前記第１のノードの面積の半分未満又は前記第２のノードの面積の半分未満である、請求項１に記載の電子デバイス。

【請求項16】

ガラス基板を設けることと、
第１の画素及び第２の画素を設けることと、
第１のヒンジ及び第２のヒンジを設けることと、
前記第１のヒンジ及び前記第２のヒンジをガラス基板に結合することと、
前記第１の画素を前記第１のヒンジに結合することと、
前記第２の画素を前記第２のヒンジに結合することと、
を備え、
結合された前記第１の画素及び結合された前記第２の画素は、画素ピッチだけ離れ、
前記第１のヒンジの長さは、前記画素ピッチより長く、前記第２のヒンジの長さは、前記画素ピッチより長い、電子デバイスの製造方法。

【請求項17】

画素のアレイであって、
前記アレイの第１の行及び前記アレイの列に属する第１の画素と、
前記アレイの第２の行及び前記アレイの前記列に属する第２の画素と、
を備える、画素のアレイと、
前記第１の画素及び前記第２の画素に電気的に結合されたバイアスラインと、
前記アレイの前記列に関連する列ラインと、
を備える電子デバイスを動作させる方法であって、
前記バイアスラインを介して第１のバイアス電圧を前記第１の画素に供給することと、
前記第１の画素を前記列ラインに電気的に結合することと、
前記第１の画素を前記列ラインから電気的に切り離すことと、
前記バイアスラインを介して第２のバイアス電圧を前記第２の画素に供給することと、
前記第２の画素を前記列ラインに電気的に結合することと、
前記第２の画素を前記列ラインから電気的に切り離すことと、
を備える、電子デバイスを動作させる方法。

【発明の詳細な説明】

【技術分野】

【0001】

関連出願の相互参照
本願は、２０２１年９月７日に出願された米国仮出願第６３／２４１,４６９号の利益を主張するものであり、その開示全体は、あらゆる目的のために参照により本明細書に組み込まれる。

【0002】

本開示は、一般に、センサ回路及びセンサ構造に関する。

【背景技術】

【0003】

コストを削減するために、（例えば、電子デバイスの単位面積当たりのコストを削減するとともに歩留まりを向上させるために）ガラス基板上にセンサを配置することによって電子デバイスを製造することが望ましい場合がある。センサの製造工程とガラス基板の製造工程には違いがある場合がある。例えば、センサは、（０.２５～０.３５μｍのリソグラフィ規則に従う）シリコン工程を使用して製造されたボロメータである場合があり、一方、ガラス基板及びその関連部品は、（１.５μｍ以上の）更に大きなリソグラフィ規則に従って製造される場合がある。更に小さなセンサ工程を使用してインターフェース部品（例えば、基板上でセンサを支持するためのヒンジ）を製造することは、更にコストがかかる場合がある。

【発明の概要】

【発明が解決しようとする課題】

【0004】

バイアス電圧がセンサに供給されるとき、バイアス電圧は、電子デバイスの状態を反映することがある。バイアス電圧の精度は、ノイズの影響を受けることがある。さらに、センサは、外力を受けることがある。例えば、センサは、センサのノード間に印加される電圧（例えば、バイアス電圧）によって引き起こされる静電気力を経験することがある。

【課題を解決するための手段】

【0005】

検知用画素を備える電子デバイス、電子デバイスの動作方法及び電子デバイスの製造方法を開示する。いくつかの実施形態において、電子デバイスは、画素を支持するためのヒンジを備える。いくつかの実施形態において、電子デバイスは、画素にバイアス電圧を供給するように構成される。

【0006】

いくつかの実施形態において、電子デバイスは、ガラスと、画素ピッチを備える二つの画素と、二つの画素のうちの一方と基板との間のヒンジとを備える。ヒンジは、画素を支持し、ヒンジの長さは、画素ピッチより長い。

【0007】

いくつかの実施形態において、電子デバイスの製造方法は、基板を設けることと、第１の画素及び第２の画素を設けることと、第１のヒンジ及び第２のヒンジを設けることと、第１のヒンジ及び第２のヒンジを基板に結合することと、第１の画素を第１のヒンジに結合することと、第２の画素を第２のヒンジに結合することと、を備える。結合された第１の画素と結合された第２の画素は、画素ピッチだけ離れ、第１のヒンジの長さは、画素ピッチより長く、第２のヒンジの長さは画素ピッチより長い。

【0008】

いくつかの実施形態において、電子デバイスは、画素のアレイであって、アレイの第１の行及びアレイの列に属する第１の画素と、アレイの第２の行及びアレイの列に属する第２の画素と、を備える、画素のアレイと、第１の画素及び第２の画素に電気的に結合されたバイアスラインと、アレイの列に関連する列ラインと、を備える。そして、電子デバイスを動作させる方法は、バイアスラインを介して第１のバイアス電圧を第１の画素に供給することと、第１の画素を列ラインに電気的に結合することと、第１の画素を列ラインから電気的に切り離すことと、バイアスラインを介して第２のバイアス電圧を第２の画素に供給することと、第２の画素を列ラインに電気的に結合することと、第２の画素を列ラインから電気的に切り離すことと、を備える。

【図面の簡単な説明】

【0009】

【図1】図１は、本開示の実施形態による例示的な電子デバイスを示す。

【0010】

【図2】図２は、本開示の実施形態による例示的な電子デバイスを示す。

【0011】

【図3A】図３Ａは、本開示の実施形態による例示的な画素を示す。

【図3B】図３Ｂは、本開示の実施形態による例示的な画素を示す。

【0012】

【図3】図３は、本開示の実施形態による例示的なセンサ回路を示す。

【0013】

【図4】図４は、本開示の実施形態による例示的なセンサ回路を示す。

【0014】

【図6A】図６Ａは、本開示の実施形態による例示的な画素を示す。

【図6B】図６Ｂは、本開示の実施形態による例示的な画素を示す。

【図6C】図６Ｃは、本開示の実施形態による例示的な画素を示す。

【0015】

【図7A】図７Ａは、本開示の実施形態による例示的な画素を示す。

【0016】

【図7B】図７Ｂは、本開示の実施形態による例示的な画素特性を示す。

【0017】

【図8】図８は、本開示の実施形態による例示的な電子デバイスを示す。

【0018】

【図9】図９は、本開示の実施形態による例示的な画素を示す。

【0019】

【図10A】図１０Ａは、本開示の実施形態による例示的な画素を示す。

【図10B】図１０Ｂは、本開示の実施形態による例示的な画素を示す。

【図10C】図１０Ｃは、本開示の実施形態による例示的な画素を示す。

【図10D】図１０Ｄは、本開示の実施形態による例示的な画素を示す。

【0020】

【図11A】図１１Ａは、本開示の実施形態による例示的な画素を示す。

【図11B】図１１Ｂは、本開示の実施形態による例示的な画素を示す。

【0021】

【図12A】図１２Ａは、本開示の実施形態による例示的な画素を示す。

【図12B】図１２Ｂは、本開示の実施形態による例示的な画素を示す。

【0022】

【図13】図１３は、本開示の実施形態による電子デバイスを製造する例示的な方法を示す。

【0023】

【図14】図１４は、本開示の実施形態による電子デバイスを動作させる例示的な方法を示。

【0024】

【図15】図１５は、本開示の実施形態による電気機械システムの製造方法を示す。

【0025】

【図16】図１６は、本開示の実施形態による例示的なセンサを示す。

【発明を実施するための形態】

【0026】

以下の実施形態の説明では、本明細書の一部を構成するとともに実施可能な特定の実施形態を例示として示す添付図面を参照する。開示した実施形態の範囲から逸脱することなく他の実施形態を使用することができるとともに構造変更を行うことができることを理解されたい。

【0027】

コストを削減するために、（例えば、電子デバイスの単位面積当たりのコストを削減するとともに歩留まりを向上させるために）ガラス基板上にセンサを配置することによって電子デバイスを製造することが望ましい場合がある。本明細書で説明する実施例は、ガラス基板上にセンサを実装すること及び関連する電子デバイスの電気的要件、熱的要件及び機械的要件を満たすことを有利に可能にする。本明細書における実施例を主にガラス基板に関連して論じているが、他の実装を使用できることが当業者には理解されるべきである。

【0028】

図１は、本開示の実施形態による例示的な電子デバイスを示す。図示したように、電子デバイス１００は、画素１０２Ａ～１０２Ｉと、ヒンジ１０４Ａ～１０４Ｉと、バイアス回路１０６と、行回路１０８、読み出し回路１１０と、出力部１１２Ａ～１１２Ｃと、基板１２０と、を備える。

【0029】

いくつかの実施形態において、電子デバイス１００は、ＭＥＭＳデバイスを備え、画素１０２Ａ～１０２Ｉは、ＭＥＭＳセンサを備える。いくつかの実施形態において、画素１０２Ａ～１０２Ｉは、ボロメータを備える。いくつかの実施形態において、ボロメータは、長波赤外線（ＬＷＩＲ）放射を検知するように構成される。いくつかの実施形態において、画素１０２Ａ～１２０Ｉはそれぞれ、二つのノードを備え、二つのノード間の抵抗は、画素によって受信した放射線に応じて変化する。したがって、画素の二つのノードに亘って（例えば、バイアス電圧と列ライン電圧との間で）電圧が印加されるとき、電流が画素を流れ、電流は、画素の抵抗を示す（したがって、放射を定量化することができる（例えば、温度））。いくつかの実施形態において、ヒンジ１０４Ａ～１０４Ｉは、それぞれの画素１０２Ａ～１０２Ｉを支持するように構成される。いくつかの実施形態において、図１に示すように、画素及びヒンジは、矩形グリッドに配置され、画素及びヒンジは、同一のピッチを有する。 すなわち、いくつかの実施形態において、隣接する画素と隣接するヒンジは、同一の間隔を有する。

【0030】

いくつかの実施形態において、画素１０２Ａ～１０２Ｉは、基板１２０の上に懸架された吸収体（例えば、吸収層）を備え、ヒンジ１０４Ａ～１０４Ｉは、画素を基板から熱的に絶縁するように構成される。いくつかの実施形態において、電子デバイス１００は、画素と基板との間にそれぞれミラーを備え、ヒンジ１０４Ａ～１０４Ｉは、吸収を増加させる（例えば、吸収体とミラーとの間の１／４波長であるＬＷＩＲ放射に対する吸収を増加させる）ミラーに対する位置に画素を配置するように構成される。

【0031】

いくつかの実施形態において、吸収体は、高い熱抵抗係数（ＴＣＲ）（例えば、対応する画素の抵抗が、ＴＣＲ＝（１／Ｒ）（ｄＲ／ｄＴ）の関係に従って、摂氏１度あたり１～５％で温度とともにスケールするようなＴＣＲ）を有する抵抗素子を備える。いくつかの実施形態において、吸収体は、Ｔｉ，ＴｉＯ_ｘＮ_ｙ，Ｖ，ＭｏＣｒ，ＩＴＯのような金属、金属酸化物及び金属酸窒化物を含む。いくつかの実施形態において、吸収体の厚さは、（例えば、吸収率を高めるために）吸収体の電磁波表面インピーダンスが自由空間のインピーダンスと一致するように設計される。

【0032】

いくつかの実施形態において、ヒンジ１０４Ａ～１０４Ｉは、導電性部材を備える。いくつかの実施形態において、画素１０２Ａ～１０２Ｉは、導電性ヒンジを介してそれぞれのバイアスライン（例えば、バイアスライン１２２Ａ～１２２Ｃのうちの一つ）及び対応する画素スイッチに電気的に接続される。いくつかの実施形態において、ヒンジの厚さ、長さ、幅及び熱伝導率は、対応する画素の感度に影響を及ぼし、これを、雑音等価温度差（ＮＥＴＤ）として表してもよい。いくつかの実施形態において、ｋ_ｔｈがヒンジ材料（例えば、単一材料、異なる材料の複合材料（例えば、層状に積層されたもの））の実効熱伝導率である場合、ヒンジの熱コンダクタンスは、次式で与えられる。

【数1】

【0033】

ヒンジの例を、本明細書で更に詳しく説明する。

【0034】

いくつかの実施形態において、バイアス回路１０６は、バイアスライン（例えば、バイアスライン１２２Ａ～１２２Ｃ）を介して画素のそれぞれの行にバイアス電圧を供給するように構成される。例えば、画素の列は、画素１０２Ａ，１０２Ｂ，１０２Ｃを備え、画素の列は、バイアスライン１２２Ａに電気的に結合される。バイアス回路１０６の例を、本明細書で説明する。

【0035】

いくつかの実施形態において、行回路１０８は、行多重化回路を備える。いくつかの実施形態において、行多重化回路は、画素の行を読み出し回路１１０に電気的に結合する（例えば、画素の行によって生成された信号を並列方式で読み出すことを可能にする）ために画素の行を一度に選択するように構成される。いくつかの実施形態において、行回路１０８は、（行回路によって）読み出し回路に電気的に結合される画素の行にバイアス電圧が供給されるようにバイアス回路１０６と連携する。

【0036】

いくつかの実施形態において、読み出し回路１１０は、列読み出し回路１１４Ａ～１１４Ｃと、アナログ／デジタルコンバータ（ＡＤＣ）１１６Ａ～１１６Ｃと、を備える。 いくつかの実施形態において、列読み出し回路１１４Ａ～１１４Ｃの各々及びＡＤＣ１１６Ａ～１１６Ｃの各々は、画素のそれぞれの列に電気的に結合される。例えば、画素の列は、画素１０２Ａ、１０２Ｄ及び１０２Ｇを備える。いくつかの実施形態において、列読み出し回路１１４Ａ～１１４Ｃは、列から信号を受信するように構成される。例えば、信号は、電気的に結合された画素の抵抗、画素の一つのノードにおけるバイアス電圧及び画素の第２のノードにおける電圧に基づいて生成された電流を含む。いくつかの実施形態において、列読み出し回路は、容量性トランスインピーダンス増幅器（ＣＴＩＡ）を備える。いくつかの実施形態において、ＡＤＣ１１６Ａ～１１６Ｃは、列読み出し回路１１４Ａ～１１４Ｃの出力を受信するとともに出力部１１２Ａ～１１２Ｃをそれぞれ設けるように構成される。いくつかの実施形態において、出力は、列読み出し回路によって受信された信号のデジタル表現を含む。いくつかの実施形態において、読み出し回路１１０は、読み出し集積回路（ＲＯＩＣ）を備える。

【0037】

いくつかの実施形態において、基板１２０はガラス基板を備える。いくつかの実施形態において、ガラス基板は、画素を読み出し回路１１０のそれぞれの部分に結合するためのスイッチを備え、スイッチは、行回路１０８によって制御される。例えば、スイッチは、薄膜トランジスタ（ＴＦＴ）を備え、行回路は、ＴＦＴの行をオンにするための電圧を供給するように構成される。ＴＦＴ列がオンになるとき、画素列のそれぞれは、読み出し回路１１０に電気的に結合される。いくつかの実施形態において、スイッチは、金属－酸化膜－半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を備える。いくつかの実施形態において、画素１０２Ａ～１０２Ｉ、ヒンジ１０４Ａ～１０４Ｉ、バイアス回路１０６、行回路１０８及びスイッチは、基板１２０上又は基板１２０の上に実装される。いくつかの実施形態において、基板１２０は、フラットパネルディスプレイ工程を使用して製造される。

【0038】

いくつかの実施形態において、基板１２０がガラス基板であるので、金属層の厚さが５００ｎｍに制限される場合があり、金属層の抵抗を低減するために低抵抗材料（例えば、低抵抗銅）が利用できない場合がある。したがって、列ライン抵抗は、１～１００ｋΩの範囲であってもよい。いくつかの実施形態において、列電圧は、列電圧の代わりに（選択された画素から）列ラインを流れる電流を測定する読み出し回路１１０によって（例えば、ＣＴＩＡを使用して）一定に保持される。画素電流を測定するとともに電圧を一定に保持することによって、列ラインの電圧降下を補償するためのバッファを実装するための追加の面積及び電力消費を含まなくてもよく、追加の面積及び電力コストを削減しながらガラス基板上の電子デバイス１００の性能を向上させる。

【0039】

いくつかの実施形態において、読み出し回路１１０は、チップオンガラス（ＣＯＧ）工程を介してガラス基板に実装される。いくつかの実施形態において、読み出し回路１１０は、フレキシブル回路上に実装され、フレキシブル回路は、チップオンフレックス（ＣＯＦ）工程を介してガラス基板に取り付けられる。いくつかの実施形態において、読み出し回路１１０は、多数の信号が並列に変換されるために２００～２０００ｍＷの熱を発生する。ＣＯＦ工程は、有利には、読み出し回路１１０をガラス基板から熱的に絶縁し、読み出し回路に関連する電子デバイス１００の側面からの熱応力勾配を低減することができる。 さらに、ＣＯＦ工程は、更に厚い（例えば、１～１０μｍの）導電性材料が読み出し回路１１０を電子デバイス１００に電気的に結合することを可能にし、読み出し回路への経路における電圧降下を低減することができる。一部の実施形態において、（ＣＯＦが取り付けられた読み出し回路から発生する熱による）ホットスポットの形成を低減するために、（画素とは反対側の）基板１２０上に金属平面を堆積する。いくつかの実施形態において、金属層（例えば、金属化ポリマー）がＣＯＦと基板１２０との間に挿入され、読み出し回路１１０を基板１２０から更に熱的に切り離す。

【0040】

電子デバイス１００を図１に図示したように説明するが、電子デバイスが図示したものとは異なるように配置されるとともに構成されてもよいことが理解されるべきである。例えば、バイアス回路及び行回路を、デバイスの異なる位置に配置してもよい。別の例として、電子デバイスは、異なる数の列画素及び異なる数の行画素を備えてもよい。別の例として、読み出し回路は、説明されたものとは異なる構成要素を備えてもよい（例えば、列読み出し回路及びＡＤＣは、一つの構成要素として統合されてもよい）。別の例として、画素及びヒンジは、図１に図示したものとは異なる形状、配置及びサイズであってもよい。例えば、図２は、電子デバイスの別の例を示す。

【0041】

また、図１に関して説明した構成要素を他の図に関して説明した実施例と共に実施してもよいことを理解されたい。例えば、図１に関して説明したバイアス回路、行回路及び読み出し回路を、電子デバイス２００、電子デバイス３００又は図に関して説明した画素に電気的に結合してもよい。別の例として、他の図に関して説明した画素、ヒンジ及び回路を、電子デバイス１００に実装してもよい。

【0042】

図２は、本開示の実施形態による例示的な電子デバイス２００を示す。いくつかの実施形態において、電子デバイス２００は、画素２０２Ａ～２０２Ｔと、ヒンジ２０４Ａ～２０４Ｔと、スイッチ２０６Ａ～２０６Ｔと、行ライン２０８Ａ～２０８Ｄと、バイアスライン２１０Ａ～２１０Ｂと、列ライン２１２Ａ～２１２Ｅと、を備える。いくつかの実施形態において、電子デバイス２００は、基板（例えば、基板１２０）を備え、図２の構成要素は、基板上に配置される。いくつかの実施形態において、画素２０２Ａ～２０２Ｔは、ボロメータ画素を備える。

【0043】

いくつかの実施形態において、画素は、画素ピッチを備える。 例えば、画素ピッチは、隣接する画素間の距離（例えば、隣接する画素上の同一点（例えば、画素の同一の角）の間の距離、画素２０２Ａと画素２０２Ｂの間の距離、画素２０２Ａと画素２０２Ｆ間の距離）である。別の例として、画素ピッチは、画素アレイの画素間の（例えば、アレイの方向に沿った）空間的周期性である。いくつかの実施形態において、画素２０２Ａ～２０２Ｔは、非矩形に配置される。例えば、行ライン及び列ラインに対して、画素は、斜めに配置される。いくつかの実施形態において、画素は、（明瞭化のために図２ではいくつか隠されている）吸収体２１４を備え、吸収体は、吸収体の二つの辺が９０度より大きい角度をなすような平行四辺形形状である。いくつかの実施形態において、吸収体２１４の辺の長さは、画素ピッチである。

【0044】

いくつかの実施形態において、ヒンジは、それぞれの画素とガラス基板との間にある。例えば、ヒンジ２０４Ａは、画素２０２Ａとガラス基板との間にある。いくつかの実施形態において、ヒンジは、それぞれの画素を支持し、ヒンジの長さ（例えば、バイアスラインに電気的に結合されたヒンジのノードとスイッチに電気的に結合されたヒンジのノードとの間の距離）は、画素ピッチより長い。例えば、ヒンジ２０４Ａは、画素２０２Ａを支持し、ヒンジ２０４Ａの長さは、画素ピッチより長い。例えば、画素ピッチは、１０～５０μｍであり、ヒンジの長さは、１０～１００μｍである。いくつかの実施形態において、ヒンジ２０４Ａ～２０４Ｔは、ヒンジ１０４Ａ～１０４Ｉと同様の材料を含む。

【0045】

いくつかの実施形態において、ヒンジ２０２Ａ～２０２Ｔ並びに画素及びヒンジの配置は、有利には、電子デバイス２００の製造コストを低減する。ヒンジが画素ピッチより大きいので、ヒンジを、ガラス基板の工程（例えば、１.５μｍ以上のリソグラフィ規則を有するフラットパネルディスプレイ工程）を使用して製造することができ、これは、画素の工程（例えば、０.２５～０.３５μｍのリソグラフィ規則を有するシリコン工程）より廉価な工程である可能性がある。

【0046】

いくつかの実施形態において、画素２０２Ａ～２０２Ｔ及びヒンジ２０４Ａ～２０４Ｔは、同一のマスク層の一部である。例えば、画素及びヒンジは、一犠牲層工程を使用して実装される。これは、サイズが４０μｍを超える画素において又は電子デバイスの複雑さとコスト及び低減するために大きな充填率が可能であるときに有利である。いくつかの実施形態において、画素２０２Ａ～２０２Ｔ及びヒンジ２０４Ａ～２０４Ｔはそれぞれ、異なるマスク層の一部である。例えば、画素及びヒンジは、二犠牲層工程（例えば、ヒンジ及び画素のための別個の層、ヒンジを構成するヒンジ層、画素を構成するセンサ吸収層）を使用して実装される。これは、画素内に別個の吸収体構造を形成する４０μｍより小さい画素において有利な場合がある。二犠牲層工程の例を、本明細書で更に詳しく説明する。

【0047】

いくつかの実施形態において、バイアス電圧は、バイアスライン（例えば、バイアス回路１０６からのバイアスライン２１０Ａ～２１０Ｂ）を介して供給される。図示したように、いくつかの実施形態において、画素の二つの行がバイアスラインに電気的に結合される。例えば、行ライン２０８Ａに対応する画素の列及び行ライン２０８Ｂに対応する画素の列がバイアスライン２１０Ａに電気的に結合される。

【0048】

いくつかの実施形態において、バイアスラインを二つの列の画素に電気的に結合することにより、電子デバイス２００の製造コストを有利に低減する。いくつかの実施形態において、バイアスラインを二つの列の画素に電気的に結合することにより、画素を非矩形に配置するとともにヒンジを画素ピッチより大きくすることができる。ヒンジが画素ピッチより大きいので、ヒンジは、ガラス基板の工程（例えば、１.５μｍ以上のリソグラフィ規則を有するフラットパネルディスプレイ工程）を使用して製造することができ、これは、画素の製造工程（例えば、０.２５～０.３５μｍのリソグラフィ規則を有するシリコン工程）より廉価なプロセスである可能性がある。

【0049】

いくつかの実施形態において、行ライン２０８Ａ～２０８Ｄは、スイッチ２０６Ａ～２０６Tのそれぞれの行を制御する（例えば、スイッチの行をオン又はオフにする）ための信号を（例えば、行回路１０８から）伝導するように構成される。いくつかの実施形態において、スイッチは、ＴＦＴを備え、ＴＦＴは、ガラス基板を備えるパネルの一部である。いくつかの実施形態において、スイッチは、画素をそれぞれの列ラインに電気的に結合するように構成される。例えば、対応する行のスイッチをオンにするために行ライン２０８Ａで行信号を受信することに応答して、スイッチ２０６Ａは、画素２０２Ａを列ライン２１２Ａに電気的に結合するように構成される。いくつかの実施形態において、電流は、バイアスラインの電圧、（例えば、画素によって受信された放射線に基づく）画素の抵抗及び列ラインの電圧に基づいて生成される。いくつかの実施形態において、電流は、測定のために読み出し回路に流れる。

【0050】

いくつかの実施形態において、一つの列のスイッチが一度にオンにされる。例えば、２０８Ａ～２０８Ｂに対応する一つの列のスイッチが一度にオンにされる。いくつかの実施形態において、バイアスラインが二つの列の画素間で共有されるので、対応する二つの列のスイッチが異なる時間にオンにされる間にバイアスラインにバイアス電圧が供給され、有利には、このバイアスライン共有構成においてバイアス電圧の発生が列のスイッチングに干渉しないようにすることができる。

【0051】

電子デバイス２００を図２に図示するように説明するが、電子デバイスを図示したのと異なるように配置するとともに構成してもよいことを理解されたい。例えば、画素を、異なる（例えば、図示した平行四辺形吸収体構造、六角形吸収体構造とは異なる）ように配置してもよい。別の例として、ヒンジを、図示したものとは異なる構造にしてもよい。別の例として、二つを超える列の画素をバイアスラインに電気的に結合してもよい。別の例として、電子デバイス２００は、図示したものとは異なる数の画素、ヒンジ、スイッチ、行ライン、バイアスライン及び列ラインを備えてもよい。

【0052】

図３Ａ及び図３Ｂは、本開示の実施形態による例示的な画素を示す。例えば、図３Ａは、二犠牲層プロセスを使用して作成された電子デバイス３００の断面を示す。いくつかの実施形態において、電子デバイス３００は、画素３０２（他の画素を明瞭のために図３Ａ及び図３Ｂに図示しない）と、ヒンジ３０４と、アンカー３０６と、ビア３０８と、バックプレーン３１０と、を備える。例えば、画素３０２のうちの一つは、画素１０２Ａ～１０２Ｉ又は２０２Ａ～２０２のうちの一つであり、ヒンジ３０４のうちの一つは、ヒンジ２０４Ａ～２０４Ｔのうちの一つである。

【0053】

いくつかの実施形態において、アンカー３０６は、ヒンジの端部をバックプレーン３１０に固定する。いくつかの実施形態において、アンカーは、ヒンジを更に安定させるためのリベットを備える。いくつかの実施形態において、ビア３０８は、ヒンジをバックプレーン３１０の回路（例えば、バイアスライン、列スイッチ）に電気的に結合するように構成される。いくつかの実施形態において、バックプレーン３１０は、ＴＦＴバックプレーンと、図１及び図２に関して説明した回路（例えば、行ライン、バイアスライン、スイッチ）と、を備える。いくつかの実施形態において、バックプレーン３１０はガラス基板上に配置される。

【0054】

いくつかの実施形態において、図３Ｂに示すように、画素３０２の一つは、ヒンジ３０４の一つから距離３１２である。いくつかの実施形態において、距離３１２は、（１）基板に面する画素３０２の点から（２）画素３０２の表面に面するヒンジの点までの距離であり、これらの２点間に引かれた線は、画素３０２の表面に垂直である。例えば、距離３１２は、５００～２０００ｎｍである。いくつかの実施形態において、図３Ｂに示すように、ヒンジ３０４のうちの一つは、バックプレーン３１０から距離３１４である。いくつかの実施形態において、距離３１４は、（１）基板に面するヒンジの点及びヒンジに面する基板の点との距離であり、これらの２点間に引かれた線は、基板の表面に対して垂直である。例えば、距離３１４は、５００～２０００ｎｍである。

【0055】

図２に戻ると、いくつかの実施形態において、二つの行の画素がバイアスラインを共有しているので、それは、同一でなくてもよいが、バイアスラインに関して対称性を有してもよい。その結果、交互に並ぶ行の間の電気環境（例えば、電圧、電流、雑音）は、リソグラフィ及び工程のばらつきに起因して（例えば、行ライン２０８Ａに沿った画素と行ライン２０８Ｂに沿った画素との間で）異なる場合がある。いくつかの実施形態において、バイアス生成画素の列を使用して各行に固有のバイアス電圧を生成することによって、その差を低減することができる。例えば、画素の列のバイアス電圧は、バイアス生成画素の列の一つの画素を介して生成される。いくつかの実施形態において、各行に対して生成されるバイアス電圧は、それぞれの行に特有のリソグラフィ及び工程のばらつきを考慮する。 いくつかの実施形態において、バイアス生成画素は、（例えば、入射放射線の影響を受けることなくバイアス電圧がリソグラフィ及び工程の変動及び周囲条件を補償するように）入射放射線から遮蔽される。

【0056】

いくつかの実施形態において、バイアス生成画素は、アクティブ画素（例えば、画素１０２Ａ～１０２Ｉ、画素２０２Ａ～２０２Ｔ）と同一の設計を有する。いくつかの実施形態において、バイアス生成画素は、アレイの端部におけるアクティブ画素のアレイの一部であり、バイアス生成画素に対する端部の影響を低減するために、バイアス生成画素は、ダミー画素（例えば、電子デバイスの動作に使用されない画素）によって包囲される。例えば、ダミー画素の列又は複数の列がバイアス生成画素を包囲する。バイアス生成画素は、工程の違い及び熱勾配に起因する行間の画素抵抗のばらつきも有利に補償してもよい。

【0057】

図４は、本開示の実施形態による例示的なセンサ回路４００を示す。いくつかの実施形態において、バイアス回路１０６は、センサ回路４００の一部（例えば、増幅器、バッファ、入力抵抗、平均抵抗）を備える。一部の実施形態において、バイアス生成画素は、そのサイズ（例えば、アクティブ画素と同一サイズ）に起因するフリッカ雑音（例えば、１／ｆ雑音）を経験し、この雑音は、生成されたバイアス電圧の精度に影響を及ぼす可能性がある。センサ回路４００は、この雑音を有利に低減する。

【0058】

いくつかの実施形態において、センサ回路４００は、バイアス生成画素の複数の列４０２Ａ～４０２Ｎと、増幅器４０５Ａ～４０５Ｎと、バッファ４０６と、バイアス回路出力４０と８、平均化抵抗器４１０Ａ～４１０Ｎと、抵抗器４１２Ａ～４１２Ｎと、を備える。

【0059】

いくつかの実施形態において、列の各センサは、（例えば、リソグラフィ及び工程の変動並びにバイアス生成画素の自己発熱が対応する画素の行のものと同様であるように）アクティブ画素の行に対応する。例えば、Ａ列の画素４０４ＡＡ（例えば、第１のバイアス生成画素）及びＮ列の画素４０４ＮＡ（例えば、第２のバイアス生成画素）は、アクティブ画素の第１の行に対応する。画素４０４ＡＡ及び画素４０４ＮＡは、第１の行のアクティブ画素のバイアス電圧を生成するためにオペアンプ４０４Ａ及び４０４Ｎ並びに抵抗器４１２Ａ及び４１２Ｎに電気的に結合するように選択される。別の例として、Ａ列の画素４０４ＡＭ（例えば、第１のバイアス生成画素）及びＮ列の画素４０４ＮＭ（例えば、第２のバイアス生成画素）は、第２の行のアクティブ画素に対応する。画素４０４ＡＭ及び画素４０４ＮＮは、第２の行のアクティブ画素のバイアス電圧を生成するために、オペアンプ４０５Ａ及びオペアンプ４０５Ｎ並びに抵抗器４１２Ａ及び抵抗器４１２Ｎに電気的に結合するように選択される。

【0060】

いくつかの実施形態において、バイアス生成画素は、較正中に（例えば、一度に一つずつ）走査され、欠陥のあるバイアス生成画素を、バイアス電圧の生成に使用しなくてもよい。

【0061】

いくつかの実施形態において、列の各々は、増幅器（例えば、増幅器４０５Ａ～４０５Ｎ）に電気的に結合され、それぞれの増幅器にフィードバック経路を提供する。いくつかの実施形態において、増幅器は、オペアンプである。いくつかの実施形態において、抵抗器は、増幅器の反転入力部に電気的に結合され、反転入力部における電圧は、バイアス生成センサを流れる電流に基づいて生成される。

【0062】

一例として、バイアス電圧は、以下のように生成される。第１の行の時間中、第１の行に対応する第１のバイアス生成画素（例えば、画素４０４ＡＡ及び４０４ＮＡ）は、それぞれの抵抗器（例えば、抵抗器４１２Ａ及び抵抗器４１２Ｎ）及びそれぞれの増幅器（例えば、増幅器４０４Ａ及び増幅器４０４Ｎ）に（スイッチを介して）電気的に結合される。その結果、バイアス電流が、バイアス生成画素及び抵抗器を通じて生成される。出力部における電圧は、バイアス生成画素の抵抗に基づく。例えば、バイアス生成画素は、ボロメータであり、バイアス生成センサの抵抗は、温度（例えば、自己発熱）、リソグラフィのばらつき及び工程のばらつきに基づいて変化する。いくつかの実施形態において、増幅器４０４Ａ～４０４Ｎの出力部における電圧は、バッファ４０６の入力部において平均化され、バッファ４０６は、バイアス電圧（例えば、増幅器の出力部における電圧の平均）を供給するように構成される。いくつかの実施形態において、バイアス電圧は、開示した電子デバイスのバイアスラインに供給される。例えば、バイアス回路出力部４０８は、アクティブ画素のアレイ全体にグローバルに設けられる。別の例として、バイアス回路出力部４０８は、一度にアレイの一部分（例えば、一度に一つの行、一度に複数の行）に設けられる。いくつかの実施形態において、バイアス回路出力部４０８におけるバイアス電圧は、（ＡＤＣ１１２Ａ～１１２Ｃと同一のＡＤＣのようなＡＤＣを介して）デジタル的に変換され、バイアス電圧のデジタル値は、（例えば、出力部１１２Ａ～１１２Ｃにおける）アクティブセンサ測定値のデジタル値を更に正確に調整するために使用される。

【0063】

いくつかの実施形態において、平均抵抗器４１０Ａ～４１０Ｎは、それぞれの増幅器４０４Ａ～４０４Ｎに電気的に結合され、平均抵抗器の抵抗値は、同一である。いくつかの実施形態において、平均抵抗器４１０Ａ～４１０Ｎのうちの一つ以上は、バイアス生成画素のそれぞれの列に電気的に結合され、これらの列によって生成さえる電圧を平均化する。いくつかの実施形態において、平均抵抗器は、増幅器の出力部における電圧が異なる場合に増幅器に戻すことができる電流を制限するように構成される（例えば、平均抵抗器は、増幅器の出力部が短絡するのを防止することができる）。

【0064】

一つの列に複数のバイアス生成センサを使用するとともにバイアス生成センサ間に生成された電圧を平均化することによって、バイアス生成センサの雑音並びに自己発熱、リソグラフィのばらつき及び工程のばらつきの影響を低減することができる。

【0065】

図５は、本開示の実施形態による例示的なセンサ回路５００を示す。いくつかの実施形態において、バイアス回路１０６は、センサ回路５００の一部（例えば、抵抗器、バッファ）を備える。いくつかの実施形態において、バイアス生成画素は、そのサイズ（例えば、アクティブ画素と同一サイズ）に起因するフリッカ雑音（例えば、１／ｆ雑音）を経験し、この雑音は、生成されたバイアス電圧の精度に影響を及ぼす可能性がある。図５に関して説明した回路は、この雑音を有利に低減する。

【0066】

いくつかの実施形態において、センサ回路５００は、複数のバイアス生成画素（例えば、第１のバイアス生成画素５０２Ａ、第２のバイアス生成画素５０４Ａ、第３のバイアス生成画素５０６Ａ）と、増幅器５０５Ａと、バッファ５０６と、バイアス回路出力５０８、平均化抵抗器５１０Ａと、抵抗器５１２Ａと、バイアス回路出力５０８と、を備える。 いくつかの実施形態において、センサ回路５００は、第２の複数のバイアス生成画素（例えば、第１のバイアス生成画素５０２Ｎ、第２のバイアス生成画素５０４Ｎ、第３のバイアス生成画素５０６Ｎ）と、第２の増幅器５０５Ｎと、第２の平均化抵抗器５１０Ｎと、第２の抵抗器５１２Ｎと、を備える。センサ回路５００が複数のバイアス生成画素（例えば、バイアス生成画素５０２Ａ、５０４Ａ、５０６Ａ）又は第１の複数のバイアス生成画素（例えば、 バイアス生成画素５０２Ａ、５０４Ａ、５０６Ａ、５０２Ｎ、５０４Ｎ、５０６Ｎ）及び関連回路（例えば、複数のバイアス生成画素（例えば、図４に関して説明するように画素５０２Ａ、５０２Ｎ）によって生成された電圧を平均化するための回路）を備えてもよいことを理解されたい。いくつかの実施形態において、バイアス生成画素は、ボロメータを備える。

【0067】

いくつかの実施形態において、バイアス生成画素５０２Ａは、増幅器５０５Ａ及び抵抗器５１２Ａに電気的に結合され、バイアス生成画素５０４Ａ及び５０６Ａは、スイッチを介してバイアス生成画素５０２Ａに選択的に電気的に並列に結合される。いくつかの実施形態において、バイアス生成画素５０２Ｎ、５０４Ｎ及び５０６Ｎも同様に電気的に結合される。いくつかの実施形態において、バイアス生成画素はそれぞれ、画素の対向する側に位置する二つの電極（画素の各ノードに対して一つ）を備える。

【0068】

いくつかの実施形態において、第２のバイアス生成画素（例えば、画素５０４Ａ、５０４Ｎ）及び第３のバイアス生成画素（例えば、画素５０６Ａ、５０６Ｎ）は、バイアス生成画素の実効抵抗を調整するとともに発生バイアス電圧を所望の範囲（例えば、増幅器のダイナミックレンジ）に設定するために、第１のバイアス生成画素と並列に選択的に電気的に結合される。いくつかの実施形態において、第２のバイアス生成画素及び第３のバイアス生成画素は、これらの画素のスイッチングを介して四つの異なる可能な抵抗値が達成できるようなサイズである。いくつかの実施形態において、第２のバイアス生成画素及び第３のバイアス生成画素に電気的に結合されたスイッチのタイミングは、自己発熱効果を模倣するように調節される。

【0069】

いくつかの実施形態において、第１のバイアス生成画素（例えば、バイアス生成画素５０２Ａ、バイアス生成画素５０２Ｎ）のサイズは、アクティブ画素（例えば、画素１０２Ａ～１０２Ｉ、画素２０２Ａ～２０２Ｔ）のサイズより大きい。例えば、第１のバイアス生成画素は、フリッカ雑音（例えば、１／ｆ雑音）を有利に低減するのに十分な体積を有する（例えば、第１のバイアス生成画素の面積は、アクティブ画素の面積の１０～１００倍である）。いくつかの実施形態において、第１のバイアス生成画素のアスペクト比は、（例えば、アクティブ画素と同一の抵抗を維持するために）アクティブセンサの幅対長さの比と同一である。いくつかの実施形態において、第１のバイアス生成画素は、アクティブ画素の材料と同一の材料を含む。いくつかの実施形態において、第１のバイアス生成画素は、薄膜を備える。

【0070】

いくつかの実施形態において、第１のバイアス生成画素は、基板（例えば、基板１２０、バックプレーン３１０）に熱的に結合される。基板への熱的結合は、有利には、第１のバイアス生成画素が入射放射線から遮蔽されないことを可能にしてもよい。

【0071】

いくつかの実施形態において、複数のバイアス生成画素の各々は、増幅器（例えば、増幅器５０５Ａ～５０５Ｎ）に電気的に結合され、それぞれの増幅器にフィードバック経路を提供する。いくつかの実施形態において、増幅器は、オペアンプである。いくつかの実施形態において、抵抗器（例えば、抵抗器５１２Ａ、５１２Ｎ）は、増幅器の反転入力部に電気的に結合され、反転入力部における電圧は、バイアス生成センサを流れる電流に基づいて生成される（図４と同様）。

【0072】

いくつかの実施形態において、バイアス電圧は、開示した電子デバイスのバイアスラインに供給される。例えば、バイアス回路出力部５０８は、アクティブ画素のアレイ全体にグローバルに設けられる。別の例として、バイアス回路出力部５０８は、一度にアレイの一部分（例えば、一度に一つの行、一度に複数の行）に設けられる。

【0073】

いくつかの実施形態において、回路５００によって生成されたバイアス電圧を測定する。例えば、バイアス電圧の変動による行間変動の影響を更に除去するために、バイアス電圧を測定するとともにアクティブ画素測定値をデジタル的に調整するために使用する。いくつかの実施形態において、コンバータ（例えば、増幅器の負入力部に結合された図示しないＣＴＩＡを備えるＡＤＣ）を、バイアス電圧の表現を（抵抗器（図示せず）を流れるバイアス電流を介して）測定するために使用し、この表現は、コンバータによってデジタル値に変換される。バイアス電圧の表現をデジタル変換するためにコンバータをセンサ回路５００の別の部分に電気的に結合してもよいことを理解されたい。

【0074】

バイアス電圧表現のこのデジタル値を、アクティブ測定のデジタル表現（例えば、出力１１２Ａ～１１２Ｃにおけるデジタル信号）を調整するために使用してもよい。いくつかの実施形態において、コンバータは、有利には、電子デバイスのデータ変換回路の複雑さを低減するためにアクティブ画素測定値を変換するのに使用するのと同一のコンバータ（例えば、ＡＤＣ１１６Ａ～１１６Ｃ）を備える。いくつかの実施形態において、複数のバイアス生成回路のバイアス電圧表現は、アクティブ画素のデジタル測定値を更に調整するためにコンバータを介してデジタル的に測定されるとともに平均化される。

【0075】

いくつかの実施形態において、バイアス電圧及びコンバータの入力部における電圧を生成するために（例えば、コンバータ入力部における電圧がコンバータのダイナミックレンジ内にあることを保証するために）追加の画素を使用する。例えば、図示したように、第２のバイアス生成画素（例えば、バイアス生成画素５０４Ａ、バイアス生成画素５０４Ｎ）及び／又は第３のバイアス生成画素（例えば、バイアス生成画素５０６Ａ、バイアス生成画素５０６Ｎ）を、コンバータの入力部におけるバイアス電圧及び／又は電圧を調整するために、それぞれの第１のバイアス生成画素と並列に（スイッチを介して）電気的に結合してもよい。バイアス電圧を生成するために、追加のバイアス生成画素又は更に少ないバイアス生成画素を使用してもよいことを理解されたい。

【0076】

以下のセクションは、開示した電子デバイス（例えば、電子デバイス１００、電子デバイス２００、電子デバイス３００）の例示的な構造を説明する。いくつかの実施形態において、ヒンジ（例えば、ヒンジ２０４Ａ～２０４Ｔ）は、更に長い（例えば、画素ピッチより長い）寸法にまたがるようにするために、その動作温度範囲に亘って全体的に（例えば、１００ＭＰａより大きい）正味の引張応力を有してもよい、画素の平坦性を維持してもよい、（例えば、バイアス電圧によって引き起こされる）静電気力による動きを防止してもよい、及び／又は、周囲の振動の影響を受けにくくするために（例えば、１０ｋＨｚより大きい）十分な機械的共振周波数を維持してもよい。さらに、ヒンジは、（例えば、画素を周囲から熱的に切り離し、画素の読み取りに対する周囲の影響を低減するための）十分に低い熱伝導率及び（例えば、画素を回路に電気的に結合するための）十分に高い電気伝導率を有してもよい。

【0077】

いくつかの実施形態において、ヒンジ設計は、画素抵抗がセンサ読み出し経路の全抵抗（例えば、画素抵抗、ヒンジ抵抗、スイッチ抵抗、及び列抵抗の直列抵抗）を支配するとともに（更に正確な画素測定、読み出し信号のダイナミックレンジの改善及びＳ／Ｎ比の改善のため）画素に亘る電圧降下がセンサ読み出し経路の任意の構成要素に亘って最も高くなるように画素抵抗に基づく。いくつかの実施形態において、スイッチ抵抗は、１０～１００ｋΩである。例えば、スイッチは、ＬＷＩＲセンサ画素ピッチ（例えば、１０～５０μｍ）に基づいてサイズが決定されるとともにＬＴＰＳ技術及びＩＧＺＯ技術で製造されたＴＦＴスイッチで構成される。一部の実施形態において、ＴＦＴは、アモルファスシリコンを含む。いくつかの実施形態において、スイッチ抵抗は、１ＭΩである。いくつかの実施形態において、ヒンジ抵抗は、スイッチ抵抗と同一の範囲である。いくつかの実施形態において、スイッチ抵抗の変動は、センサ測定に雑音を加えるおそれがあり、例えば、スイッチ抵抗の０.１～１％である画素のＬＳＢに制限される。したがって、いくつかの実施形態において、画素抵抗は、１０～１２ビット解像度を達成するために１００ｋΩから１０ＭΩである。いくつかの実施形態において、ヒンジは、１００ｋΩ以下の抵抗を有するために、１６ｍΩ・ｃｍ以下の抵抗率を有する材料を含む。

【0078】

いくつかの実施形態において、ヒンジは、十分に低い熱伝導率（＜５０ＮＷ／Ｋ）を有するために、式（１）に従って更に長くて更に小さい断面を有してもよい。一例として、３Ｗ／ｍＫの熱伝導率を有するとともにＷ＝１μｍ、Ｔ＝１００ｎｍ、Ｌ＝３０μｍの大きさを有する材料を含むヒンジは、２０ｎＷ／Ｋの熱伝導率を提供する。いくつかの実施形態において、ヒンジ形状（例えば、長さ対幅の比が３０：１、長さ対厚さの比が３００：１、電気伝導率及び熱伝導率の要件を満たすための閾値以上の長さ対幅の比、電気伝導率及び熱伝導率の要件を満たすための閾値以上の長さ対厚さの比）の結果、他のいくつかの蛇行ヒンジ設計とは異なり、応力勾配によって引き起こされるカールを有利に低減してもよい。

【0079】

図６Ａ～６Ｃは、本開示の実施形態による例示的な画素を示す。これらの図に関して説明するヒンジは、上記の要件を有利に満たすことができる。（例えば、ヒンジを画素ピッチより長くすることを可能にするとともに本明細書で説明する利点を達成する）。いくつかの実施形態において、例示的なヒンジは、（例えば、電子デバイス１００、電子デバイス２００、電子デバイス３００のための）電気的要件、熱的要件及び機械的要件を満たすか又はそれを超えるために、一つ以上の層を備える。

【0080】

いくつかの実施形態において、図６Ａに示すように、画素６００は、センサ６０２と、電気絶縁体６０４と、を備える。画素６００は、ビア６０８を介してヒンジ６０６に電気的に結合される。いくつかの実施形態において、ヒンジ６０６は、図１～３Ｂに関して説明したヒンジである。いくつかの実施形態において、ビア６０８は、ビア３０８である。いくつかの実施形態において、ヒンジ６０６は、ＴｉＮ_ｘ層６１０を備える。

【0081】

いくつかの実施形態において、図６Ｂに示すように、画素６００は、センサ６０２と、電気絶縁体６０４と、を備える。画素６００は、ビア６０８を介してヒンジ６１６に電気的に結合される。いくつかの実施形態において、ヒンジ６１６は、図１～３Ｂに関して説明したヒンジである。いくつかの実施形態において、ビア６０８は、ビア３０８である。いくつかの実施形態において、ヒンジ６１６は、ＴｉＮ_ｘ層６１０と、ＴｉＮ_ｘ層の下のＳｉＮ_ｘ層６１２と、を備える。ＳｉＮ_ｘ層は、有利には（ヒンジ上の）応力のバランスをとるとともにＴｉＮ_ｘ層を酸化から保護することができる。

【0082】

いくつかの実施形態において、ＳｉＮ_ｘ層は、ＴｉＮ_ｘ層が電気伝導性及び熱伝導性を増加することを可能にするのと同時に引張応力を提供するように設計される。いくつかの実施形態において、ＴｉＮ_ｘ層は、電気的要件及び熱的要件を満たすように設計され（例えば、３０：１の長さ対幅比、３００：１の長さ対厚さ比、電気的要件及び熱伝導率要件を満たすための閾値比を超える長さ対幅比、電気的要件及び熱的要件を満たすための閾値比を超える長さ対厚さ比）、ＳｉＮ_ｘ層は、機械的要件を満たすように設計される。いくつかの実施形態において、ＴｉＮ_ｘの熱伝導率は、１～１０ｍΩ・cmの電気伝導率を有するのと同時にＴｉＮ_ｘ材料の立方晶相で低減される。

【0083】

いくつかの実施形態において、リベット６２０は、ヒンジを補強するためにヒンジのアンカー（例えば、アンカー３０６）に配置される。リベット６２０は、有利には、ヒンジの補強を提供し、ヒンジの厚さ及び／又は幅を低く維持することによって熱伝導率を低く維持しながら放射線吸収を増加させるためにビア及び画素を高さ（例えば、画素と基板との間の５００～２０００ｎｍ）で更に支持することを可能にしてもよい。いくつかの実施形態において、リベット６２０は、（図示のように）ＴｉＮ_ｘ層６１０の上方に配置される。いくつかの実施形態において、リベットは、ＴｉＮ_ｘ層の下に配置される。いくつかの実施形態において、リベット６２０は、有利には、ＴｉＮ_ｘに対するウェットエッチング選択性を有してもよいモリブデンのようなスパッタ金属を含む。アンカーに配置されるリベットが図示とは異なる構造を有していてもよいことを理解されたい。ヒンジを補強するためにアンカーにリベット以外の部品を配置してもよいことを理解されたい。

【0084】

いくつかの実施形態において、図６Ｃに示すように、画素６００はセンサ６０２と電気絶縁体６０４から構成される。画素６００は、ビア６０８を介してヒンジ６２６に電気的に結合される。いくつかの実施形態において、ヒンジ６２６は、図１～３Ｂに関して説明したヒンジである。いくつかの実施形態において、ビア６０８はビア３０８である。いくつかの実施形態において、ヒンジ６２６は、ＴｉＮ_ｘ層６１０と、ＴｉＮ_ｘ層の下の第１のＳｉＮ_ｘ層６１２と、ＴｉＮ_ｘ層の上（及びリベット６２０の上）の第２のＳｉＮ_ｘ層６１４とを備える。第１及び第２のＳｉＮ_ｘ層は、（ヒンジ上の）応力のバランスをとり、ＴｉＮ_ｘ層を酸化から保護するのに有利である。

【0085】

いくつかの実施形態において、ＳｉＮ_ｘ層は、ＴｉＮ_ｘ層が電気伝導性及び熱伝導性を増加することを可能にするのと同時に引張応力を提供するように設計される。いくつかの実施形態において、ＴｉＮ_ｘ層は、機械的要件を満たすように設計され（例えば、３０：１の長さ対幅の比、３００：１の長さ対厚さの比、電気伝導性及び熱伝導性の要件を満たすための閾値比を超える長さ対幅の比、電気伝導性及び熱伝導性の要件を満たすための閾値比を超える長さ対厚さの比）、ＳｉＮ_ｘ層は、機械的要件を満たすように設計される。いくつかの実施形態において、ＴｉＮ_ｘの熱伝導率は、１～１０ｍΩ・ｃｍの電気伝導率を有するのと同時にＴｉＮ_ｘ材料の立方晶相で低減される。

【0086】

いくつかの実施形態において、リベット６２０は、ヒンジを補強するためにヒンジのアンカー（例えば、アンカー３０６）に配置される。リベット６２０は、有利には、ヒンジの補強を提供し、ヒンジの厚さ及び／又は幅を低く維持することによって熱伝導率を低く維持しながら放射線吸収を増加させるためにビア及び画素を高さ（例えば、画素と基板との間の５００～２０００ｎｍ）で更に支持することを可能にしてもよい。いくつかの実施形態において、リベット６２０は、（図示のように）ＴｉＮ_ｘ層６１０の上方に配置される。いくつかの実施形態において、リベットは、ＴｉＮ_ｘ層の下に配置される。いくつかの実施形態において、リベット６２０は、有利には、ＴｉＮ_ｘに対するウェットエッチング選択性を有してもよいモリブデンのようなスパッタ金属を含む。アンカーに配置されるリベットが図示とは異なる構造を有していてもよいことを理解されたい。ヒンジを補強するためにアンカーにリベット以外の部品を配置してもよいことを理解されたい。

【0087】

いくつかの実施形態において、ヒンジは、関連する電子デバイスの解放及び吊り下げのときにゴムバンドの張力によってヒンジ及び取り付けられた画素が平坦に保たれるとともにねじれが低減されるように、可能な限り平坦に加工される。例えば、第１の犠牲層の下のトポグラフィは、ヒンジの表面が平面でない原因となる凹凸を生じさせることがある。このために、例えば、ヒンジの厚さ、幅及び応力が不均一になることがある。

【0088】

いくつかの実施形態において、ビアの底部は、ヒンジの長さを増加させるとともにアンカー間のゴムバンド作用を維持するために画素の中央付近に配置される。いくつかの実施形態において、ビアの上部と画素との間の接触を、画素の全容積を利用するために増加させる。いくつかの実施形態において、（各々が画素のノードに対応する）ビアは、抵抗及び雑音を低減するように設計される。いくつかの実施形態において、図６Ｂ及び図６Ｃに関して説明したＳｉＮ_ｘ層は、このゴムバンドの張力を維持するための二つのアンカー間に連続的にまたがる。

【0089】

図６Ａ～６Ｃのヒンジが特定の材料を有するものとして説明しているが、電気的要件、熱的要件及び機械的要件を満たすために、ヒンジが異なる材料を含んでもよいことを理解されたい。 例えば、ヒンジは、ＣｒＮ，ＺｒＮ，ＩＴＯ，ＩＺＯ，ＴｉＯ_ｘ及び／又は他の導電性金属酸化物及び窒化物を含んでもよい。

【0090】

図７Ａは、本開示の実施形態による例示的な画素層を示す。上述したように、いくつかの実施形態において、画素抵抗は、信号ダイナミックレンジを増大させるとともに読み出し感度を向上させるために読み出し経路の全抵抗を支配する。いくつかの実施形態において、画素抵抗は、１００ｋΩと１０ＭΩとの間の範囲にある。この抵抗を達成するために、いくつかの実施形態において、画素７００（例えば、画素１０２Ａ～１０２Ｉ、２０２Ａ～２０２Ｔ、画素３０２、画素６００）は、５０～５００Ω・ｃｍの範囲の抵抗率を有するドープされたアモルファスシリコン（例えば、Ｎ型アモルファスシリコン、Ｐ型アモルファスシリコン）を含むセンサ７０２を備える。いくつかの実施形態において、センサ７０２は、所定の抵抗率に対してＰ型アモルファスシリコンより高い抵抗温度係数（ＴＣＲ）を有するとともに１１０℃まで動作特性を維持してもよいＮ型アモルファスシリコンを備える。いくつかの実施形態において、センサ７０２は、ＺｒＯ_ｘ及び／又はＴｉＯ_ｘを含む。いくつかの実施形態において、画素７００は、ボロメータを備える。

【0091】

いくつかの実施形態において、センサ７０２は、５０～５００ｎｍの厚さを有する。センサの厚さは、ガラスベースの製造工程における層間剥離及び割れを有利に低減してもよい。さらに、センサの厚さは、画素の熱容量を低減するとともに画素を毎秒９～６０フレームで読み出すことを可能にしてもよい。

【0092】

いくつかの実施形態において、画素７００は、絶縁層７０４及び７０６を備える。いくつかの実施形態において、絶縁層７０４及び７０６は、シリコンリッチＳｉＮ_ｘ又はアンドープアモルファスシリコンのようなトラップの密度が低い材料を含む。いくつかの実施形態において、絶縁層７０４又は絶縁層７０６の厚さは、２０～５０ｎｍであり、これにより、表面トラップが雑音変動を生じるのを防止することができる。いくつかの実施形態において、絶縁層は、有利には、（例えば、デバイス分離の前に行ってもよい真空封止の前のリリースエッチングの間に）酸素ラジカルからセンサ７０２を保護する。

【0093】

いくつかの実施形態において、画素７００は、吸収体７０８を備える。いくつかの実施形態において、吸収体７０８は、ＬＷＩＲ放射を吸収するように構成される（例えば、８～１２μｍの吸収）。いくつかの実施形態において、吸収体７０８は、センサ７０２の下の導電性接触層を備える。いくつかの実施形態において、導電性接触層は、センサ７０２の半導電性特性のバイアス制御のために構成される。いくつかの実施形態において、吸収体７０８は、チタン及び／又はチタンリッチＴｉＮ_ｘを含む。いくつかの実施形態において、吸収体７０８は、ＴｉＯ_ｘＮ_ｙ，Ｖ，ＭｏＣｒ，ＣｒＮ，ＩＴＯ又はその任意の組合せを含む。

【0094】

いくつかの実施形態において、画素７００を製造することは、（例えば、表面微細加工工程におけるスティクションを防止するための）酸素アッシング及びＸｅＦ_２のようなドライリリース工程を行うことを備える。いくつかの実施形態において、画素７００を製造することは、有機犠牲層を酸素アッシングすることを備える。

【0095】

いくつかの実施形態において、吸収体７０８は、図示したように、画素７００の底部にある。これは、応力勾配に起因するカールの原因となり得る非対称性をもたらす可能性がある。カールを減少させるために、画素の剛性を増大させることができる。例えば、画素の剛性を増大させるために、画素スタックを形成する前に絶縁層７０４に溝（例えば、深さ５０～３００ｎｍ）をエッチングすることによって、画素を波形にする。いくつかの実施形態において、溝は、カールの影響を受けやすい方向（例えば、対角線方向）にある。

【0096】

いくつかの実施形態において、画素７００は、図示したように、ミラー７１０の上に配置される。いくつかの実施形態において、ミラー７１０は、バックプレーン（例えば、ＴＦＴバックプレーン）及び／又は基板（例えば、ガラス基板）の一部である。いくつかの実施形態において、入射放射線は、画素の上部からセンサ７０２を通って吸収体７０８に入射する。入射放射線の一部は、この時点で吸収体に吸収される。吸収されなかった残りの放射線は、吸収体を横切ってミラー７１０に到達する。残りの放射線は、反射し 吸収体７０８は、反射した放射線の少なくとも一部を吸収する。いくつかの実施形態において、画素７００とミラー７１０との間の距離は、（例えば、吸収を増大させるための１／４波長キャビティを形成するために）関心のある放射波長の１／４波長である。

【0097】

いくつかの実施形態において、吸収体７０８は、例えば、（例えば、深いビアからの）バックプレーンのトポグラフィ、基板のトポグラフィ、収縮及び堆積工程による有機犠牲層からの平坦化の減少及び応力による吸収体のカールに起因する５０～１０００ｎｍの範囲のトポグラフィを有する。さらに、いくつかの実施形態において、二つの犠牲層設計（例えば、電子デバイス３００）において、画素層とミラー層との間のヒンジは、画素とミラーとの間に形成される１／４波長キャビティの光学応答に影響を及ぼす可能性がある。すなわち、トポグラフィ及びヒンジは、画素とミラーとの間の距離が変化することによる吸収の量に影響を及ぼす可能性がある。例えば、これらの影響により、画素とミラーとの間の１／４波長距離が維持されないことがある。

【0098】

いくつかの実施形態において、吸収体７０８は、Ｔｉを含むとともに５～２０ｎｍの厚さを有する。いくつかの実施形態において、吸収体７０８は、ＴｉＮ_ｘを含むとともに２０～１００ｎｍの厚さを有する。いくつかの実施形態において、センサ７０２及び吸収体７０８は、画素７００とミラー７１０との間の距離が（上述の理由によって）変化する間にＬＷＩＲ帯域の放射の吸収を有利に増加させるように設計される。例えば、吸収体７０８とミラー７１０との間の距離は、５００～３０００ｎｍの間で変化する。

【0099】

いくつかの実施形態において、画素７００は、画素７００とミラー７１０との間の距離が変化する間に更に多くのＬＷＩＲ放射が吸収されることを有利に可能にし、化学的機械的研磨（ＣＭＰ）のようなよりコストのかかるプロセスを介してミラー表面を平坦化する工程を減少させる。さらに、このような平坦化工程では、高い充填率を必要とするためにヒンジを補強するためのリベットを使用できない場合がある。

【0100】

図７Ｂは、本開示の実施形態による例示的な画素特性を示す。いくつかの実施形態において、図７Ｂは、画素７００の特性及び上述した画素設計の利点を示す。プロットに示すように、画素７００は、５００～３０００ｎｍの間のギャップ（吸収体とミラーとの間の変化する距離）に対して波長８０００～１２０００ｎｍを有する入射放射線の波の少なくとも６０％を吸収するように構成される。例えば、吸収体は、１００の波に対して少なくとも６０の波を検出するように構成され、波は、８０００～１２０００ｎｍである。プロットに示すように、画素７００は、５００～３０００ｎｍの間のギャップに対して波長６０００～１４０００ｎｍの入射放射線の少なくとも３５％を吸収するように構成される。例えば、吸収体は、１００の波に対して少なくとも３５の波を検出するように構成され、波は、６０００～１４０００ｎｍである。

【0101】

図８は、本開示の実施形態による例示的な電子デバイス８００を示す。いくつかの実施形態において、電子デバイス８００は、開示した電子デバイス（例えば、電子デバイス１００、電子デバイス２００、電子デバイス３００）を備える。いくつかの実施形態において、電子デバイス８００は、マルチプレクサ８０２を備える。 いくつかの実施形態において、マルチプレクサ８０２は、行回路８０４又は読み出し回路８０６から離れて（例えば、行回路又は読み出し回路に関連しない電子デバイスの側に）配置される。いくつかの実施形態において、マルチプレクサ８０２は、電子デバイス８００をテスト回路８０８に電気的に結合するように構成される。例えば、テスト回路８０８は、自動ウェーハプローバ用のテストパッド（例えば、ポゴピンパッド）を備える。 マルチプレクサ８０２は、後続のダイシング工程及び組立工程の前に、複数の電子デバイスがガラスパネル上にある間に電子デバイス８００の画素アレイの（例えば、品質管理のための）テストを有利には可能にしてもよい。いくつかの実施形態において、電子デバイス８００がパネル上の他のデバイスから切り離された後に、マルチプレクサ８０２を、（例えば、マルチプレクサのゲート、入力部、及び／又は出力部を固定電圧に短絡することによって）不作動状態にしてもよい。

【0102】

いくつかの実施形態において、開示した画素は、ボロメータを備える。いくつかの実施形態において、マイクロボロメータが広い範囲の周囲温度で動作する可能性があるので、バイアス電圧は、変化する条件に適応する必要がある可能性がある。例えば、半導体画素の場合、抵抗係数は、負であり、典型的には、１ケルビン当たり－２～－３％の範囲である。室温（２５℃）での公称画素抵抗が１ＭΩであるボロメータが、車載の応用及び他の要求の厳しい応用でしばしば要求される－４０～８０℃の周囲温度にさらされる場合、画素抵抗は、約５.３ＭΩから３９５ｋΩまで変化する。これは、アモルファスシリコン、シリコンゲルマニウム及び様々な金属酸化物のような抵抗材料の単一の活性化エネルギーを想定している。ヒンジの設計を考慮するとともに吊り下げられた画素の部分間に存在し得る電圧差の範囲を考慮すると、局所的な静電気力に反応する吊り下げられた画素のピストン又は回転（ティッピング）プルインに関わる安定性の問題が生じる。その安定性の問題は、不安定な傾斜を引き起こし、画素の角又は端が基板に固着し、熱シャントにより画素の動作が不能になる可能性がある。図９～１２Ｂは、静電気力の影響を低減するための例を説明する。静電気力の影響を低減するための構造の例を開示した電子デバイス（例えば、電子デバイス１００、電子デバイス２００、電子デバイス３００、電子デバイス８００）において実現できることを理解されたい。

【0103】

図９は、本開示の実施形態による例示的な画素９００を示す。いくつかの実施形態において、画素９００の形状は、凸状である。すなわち、誘導された凸状の曲率は、画素９００の端において画素と下の層（例えば、基板９０２、その下の金属の下層）との間のギャップの増大を引き起こす。例えば、図示したように、画素９００は、基板９０２に対して凸形状を有する。いくつかの実施形態において、画素９００は、凸状の曲率を誘導するために印加される高い面内応力を有する窒化シリコンの層を備える。誘導された凸状湾曲は、画素の角又は縁付近の最大静電トルクを有利に低減してもよい。いくつかの実施形態において、画素９００の形状は、対称的である（例えば、画素の凸部は、対称軸に関する画素の点と基板との間の距離が同じであるように対称的である）。いくつかの実施形態において、画素９００の形状は、非対称である（例えば、画素の凸部は、非対称である）。

【0104】

図１０Ａ～１０Ｄは、本開示の実施形態による例示的な画素１０００を示す。いくつかの実施形態において、電子デバイスは、画素１０００を支持するブリッジを備える。いくつかの実施形態において、ブリッジは、図１０Ａ～１０Ｄに示すように、画素及びその近傍を支持するように構成される。ブリッジは、回転軸（例えば、回転軸１００４）の周りの（例えば、静電気力によって引き起こされる）画素の移動を、回転軸の周りの力が増大する点にブリッジを配置することによって有利に防止してもよい。さらに、ブリッジは、機械的エネルギーを更に迅速に隣接する画素に分散させることによって、（例えば、画素の高真空環境及びバイアスパルス（例えば、各列時間で周期的に供給されるバイアス電圧）によって引き起こされる）振動を有利に低減させてもよい。図１０Ａ～１０Ｄに示すブリッジが例示的なものであることを理解されたい。ブリッジを、図示したものとは異なるように配置してもよい。 例えば、ブリッジは、いくつかの画素の同一の対応する点と比較して（例えば、画素の中心を支持するブリッジと比較して、画素の同一の側を支持するブリッジと比較して）それぞれの画素の異なる対応する点で異なる画素を支持してもよい。

【0105】

いくつかの実施形態において、ブリッジは、互いに近接する画素間の熱クロストークを低減するための（例えば、画素の面積に対して小さい）断面を有する絶縁材料を備える。例えば、ブリッジは、薄膜を備える。いくつかの実施形態において、小さい断面は、製造工程による面内応力を有し、応力は、静電気力による画素の移動を防止するための剛性を提供する。 いくつかの実施形態において、ブリッジは、画素に関連するヒンジに結合する。いくつかの実施形態において、ブリッジは、画素に結合する。いくつかの実施形態において、追加の犠牲スペーサ層（例えば、画素の上の第３の層）が画素の上に追加され、追加の層は、第３の次元を形成するとともにブリッジを伸長させる。（追加の層によって形成される）追加の間隔は、熱クロストークを有利には低減してもよい。

【0106】

例えば、図１０Ａに示すように、ブリッジ１００２は、回転軸１００４に垂直な方向に画素の中心に沿って配置される。別の例として、図１０Ｂに示すように、ブリッジ１０１２は、回転軸１００４に垂直な方向に画素の交互の側面に沿って配置される。 別の例として、図１０Ｃに示すように、ブリッジ１０２２は、回転軸１００４に垂直な方向に画素の二つの側面に沿って（例えば、二つのブリッジの一部が画素を支持するように）配置される。別の例として、図１０Ｄに示すように、ブリッジ１０３２は、回転軸１００４に垂直な方向及び平行な方向に画素の中心に沿って配置される。

【0107】

画素を支持するために説明したものより更に多い又は更に少ないブリッジを電子機器の機械的要件及び静電気力に耐える画素及びヒンジの能力に応じて追加することができることを理解されたい。

【0108】

図１１Ａ～１１Ｂは、本開示の実施形態による例示的な画素１１００を示す。いくつかの実施形態において、画素は、ヒンジを介して２点で支持され、各ヒンジは、第１のビアに固定され、第２のビアを使用して画素に取り付けられる。軸周りのねじれ抵抗を増加させるために、ヒンジの長さを短くするとともにヒンジの断面積を大きくしてもよい。しかしながら、ねじり抵抗を増加させると、熱コンダクタンスが増加する可能性があり、ボロメータ画素のような画素にとって望ましくない可能性がある。

【0109】

いくつかの実施形態において、画素１１００は、一軸回転対称性を低減するために、（上述した二つの支持点に加えて）第３の支持点を備える。いくつかの実施形態において、第３の支持点を形成するための追加のヒンジは、導電性ではない。面内応力（ヒンジは固定-固定形状で両端に固定されている）が曲げ抵抗に寄与するので、そのような構造を画素サスペンションの設計に組み込むことが有利な場合がある。

【0110】

例えば、図１１Ａは、点１１０２，１１０４及び１１０６においてヒンジ部１１０８，１１１０，１１１２，１１１４及び１１１６によって支持された画素１１００を示す。いくつかの実施形態において、ヒンジ部分１１０８，１１１０及び１１１２は、第１のヒンジに属し、ヒンジ部分１１１４及び１１１６は、第２のヒンジに属する。いくつかの実施形態において、第１のヒンジは、応力部分と、非応力部分と、を備え、第２のヒンジは、応力部分と、非応力部分と、を備える。例えば、ヒンジ部分１１０８，１１１０，１１１２及び１１１４は、対称性によって許容されるように、引張応力を受け、ヒンジ部分１１１６は、非応力を受ける（例えば、固定／自由カンチレバーとして振る舞う）。別の例として、図１１Ｂは、点１１２２，１１２４及び１１２６においてヒンジ部分１１２８，１１３０，１１３２，１１３４及び１１３６によって支持される画素１１００を示す。いくつかの実施形態において、ヒンジ部分１１２８，１１３０及び１１３２は、第１のヒンジに属し、ヒンジ部分１１３４及び１１３６は、第２のヒンジに属する。別の例として、ヒンジ部分１１２８，１１３６は、引張応力を受け、ヒンジ部分１１３０，１１３２，１１３４は、非応力を受ける。いくつかの実施形態において、第１のヒンジ又は第２のヒンジは、応力を受けたヒンジ（図示せず）を備える。いくつかの実施形態において、第１のヒンジ又は第２のヒンジは、非応力ヒンジ（図示せず）を備える。

【0111】

図１２Ａ～１２Ｂは、本開示の実施形態による例示的な画素を示す。いくつかの実施形態において、金属層パターンの設計は、画素上の静電トルクを低減してもよい。例えば、金属層は、センサ（例えば、センサ７０２）用の金属接点を提供するセンサ層内のＥＬと、第１のビア及び第２のビアに接続する導電性経路を提供するヒンジ層内のＨＧと、を備え、Ｍ３は、基板上の最上層（例えば、ガラス基板の最上層）である。いくつかの実施形態において、ＥＬ層は、画素のプレート電極を備え、Ｍ３層は、画素の底部電極を備える。

【0112】

いくつかの実施形態において、本明細書で説明するように、電流を生成するために、画素の両端間に電圧（例えば、バイアス電圧と列ライン電圧との差）を印加してもよい。異なる電圧である画素の部分間の静電引力を低減するために、各電圧の様々な導電層を、他の電圧の導電層とほとんど又は全く重ならないように垂直に積層してもよい。例えば、図１２Ａ～１２Ｂに示すように、画素の第１のノード及び第２のノード（例えば、画素の端子に関連する各ノード）は、異なる層上に配置され、第１のノードと第２のノードとの間の重複部分は、第１のノードの閾値面積未満（例えば、面積の半分未満、面積の４分の１未満）又は第２のノードの面積の半分未満である。図１２Ｂに示すように、例示的な画素設計は、画素の第１の領域１２０２に印加される第１の電圧と画素の第２の領域１２０４に印加される第２の電圧との間の切り離しを可能にし、画素に対する静電気力の影響を低減する。

【0113】

図１３は、本開示の実施形態による電子デバイスを製造する例示的な方法１３００を示す。いくつかの実施形態において、方法１３００は、開示した電子デバイス（例えば、電子デバイス１００、 電子デバイス２００、電子デバイス３００、電子デバイス８００）又は電子デバイスの構成要素（例えば、電子デバイスのヒンジ、電子デバイスの画素）を製造するために実行される。簡潔のために、これらのデバイス又は構成要素に関連するいくつかの特徴、材料、寸法及び利点を、ここでは繰り返さない。方法１３００を、記載したステップを含むものとして図示するが、本開示の範囲から逸脱することなく異なる順序のステップ、追加のステップ（例えば、本明細書に開示された他の方法との組合せ）又は更に少ないステップを含んでもよいことを理解されたい。例えば、方法１３００のステップを、方法１４００及び／又は１５００のステップと共に実行してもよい。

【0114】

いくつかの実施形態において、方法１３００は、基板を設けることを備える（ステップ１３０２）。例えば、図１に関して説明したように、基板１２０を設ける。いくつかの実施形態において、基板は、ガラス基板である。

【0115】

いくつかの実施形態において、方法１３００は、第１の画素及び第２の画素を設けることを備える（ステップ１３０４）。いくつかの実施形態において、第１の画素及び第２の画素を設けることは、画素のアレイを備える。例えば、図１に関して説明したように、複数の画素（例えば、画素１０２Ａ～１０２Ｉ）を設ける。別の例として、図２に関して説明したように、複数の画素（例えば、２０２Ａ～２０２Ｔ）を設ける。

【0116】

いくつかの実施形態において、方法１３００は、第１のヒンジ及び第２のヒンジを設けることを備える。例えば、図１～３Ｂ、６Ａ～６Ｃに関して説明したように、第１のヒンジ（例えば、ヒンジ１０４Ａ～１０４Ｉ、ヒンジ２０４Ａ～２０４Ｔ、ヒンジ３０４、ヒンジ６０６）及び第２のヒンジ（例えば、ヒンジ１０４Ａ～１０４Ｉ、ヒンジ２０４Ａ～２０４Ｔ、ヒンジ３０４、ヒンジ６０６のうちの第２のヒンジ）を設ける。

【0117】

いくつかの実施形態において、方法１３００は、ヒンジを基板に結合することを備える。例えば、図１～３Ｂ，６Ａ～６Ｃに関して説明したように、ヒンジ（例えば、ヒンジ１０４Ａ～１０４Ｉ、ヒンジ２０４Ａ～２０４Ｔ、ヒンジ３０４、ヒンジ６０６）を、基板（例えば、基板１２０、バックプレーン３１０を備える基板）に結合する。

【0118】

いくつかの実施形態において、方法１３００は、第１の画素を第１のヒンジに結合することを備える。例えば、図１～３Ｂ，６Ａ～６Ｃに関して説明したように、第１のヒンジ（例えば、ヒンジ１０４Ａ～１０４Ｉ、ヒンジ２０４Ａ～２０４Ｔ、ヒンジ３０４、ヒンジ６０６、ヒンジ６１６、ヒンジ６２６）を、第１の画素（例えば、画素１０２Ａ～１０２Ｉ、画素２０２Ａ～２０２Ｔ、画素３０２、画素６００）に電気的に結合する。

【0119】

いくつかの実施形態において、方法１３００は、第２の画素を第２のヒンジに結合することを備える。例えば、図１～３Ｂ，６Ａ～６Ｃに関して説明したように、第２のヒンジ（例えば、ヒンジ１０４Ａ～１０４Ｉ、ヒンジ２０４Ａ～２０４Ｔ、ヒンジ３０４、ヒンジ６０６、ヒンジ６１６、ヒンジ６２６のうちの第２のヒンジ）を、第２の画素（例えば、画素１０２Ａ～１０２Ｉ、画素２０２Ａ～２０２Ｔ、画素３０２、画素６００のうちの第２の画素）に電気的に結合する。

【0120】

いくつかの実施形態において、結合された第１の画素及び結合された第２の画素は、画素ピッチだけ離れている。第１のヒンジの長さは、画素ピッチより長く、第２のヒンジの長さは、画素ピッチより長い。例えば、図２に関して説明したように、ヒンジ（例えば、ヒンジ２０４Ａ～２０４Ｔ）の長さは、画素ピッチより長い。

【0121】

いくつかの実施形態において、方法１３００は、ガラス基板にバイアスラインを形成することと、第１の画素及び第２の画素をバイアスラインに電気的に結合することと、を更に備える。第１の画素は、第１の行に関連付けられ、第２の画素は、第２の行に関連付けられる。例えば、図２に関して説明したように、２行の画素は、バイアスラインを共有する。

【0122】

いくつかの実施形態において、方法１３００は、バイアス生成画素を設けることを更に備える。バイアス生成画素は、バイアスラインの電圧を生成するように構成される。例えば、図４及び図５に関して説明したように、バイアス生成画素（例えば、バイアス生成画素４０４ＡＡ～４０４ＡＭ，５０２Ａ，５０４Ａ，５０６Ａ）を、（バイアスラインに供給される）バイアス電圧を生成するために設ける。

【0123】

いくつかの実施形態において、方法１３００は、バイアス生成画素を包囲するダミー画素を設けることを更に備える。例えば、図４及び図５に関して説明したように、バイアス生成画素は、（例えば、バイアス生成画素に対するエッジ効果を低減するために）ダミー画素によって包囲される。

【0124】

いくつかの実施形態において、方法１３００は、第２のバイアス生成画素を設けることを更に備える。バイアスラインの電圧を、第１のバイアス生成画素及び第２のバイアス生成画素の平均電圧に基づいて生成する。例えば、図４及び図５に関して説明したように、電圧を生成するために第２のバイアス生成画素（例えば、画素４０４Ａ～４０４ＮＭ、画素５０２Ｎ、画素５０４Ｎ、画素５０６Ｎ）を設け、バイアス電圧を、第１のバイアス生成画素によって生成された電圧と第２のバイアス生成画素によって生成された電圧との間の平均に基づいて生成する。いくつかの実施形態において、第２のバイアス生成画素の面積は、第１の画素の面積及び第２の画素の面積より広い。例えば、バイアス生成画素５０２Ａは、図１～３Ｂに関して説明したように、アクティブ画素の面積より広い。

【0125】

いくつかの実施形態において、方法１３００は、第２のバイアス生成画素を設けることを更に備える。バイアスラインの電圧を、第２のバイアス生成画素を介して更に生成し、第１のバイアス生成画素の面積は、第２のバイアス生成画素の面積より広い。例えば、図５に関して説明したように、追加のバイアス生成画素５０４Ａ又は５０６Ａを、電子デバイスのバイアス電圧を更に発生させるために設ける。

【0126】

いくつかの実施形態において、方法１３００は、リベットを設けることと、リベットを第１のヒンジ又は第２のヒンジに結合することと、を更に備える。例えば、図６Ｂ及び図６Ｃに関して説明したように、リベット６２０を設けるとともにヒンジ６１６又はヒンジ６２６に結合する。

【0127】

いくつかの実施形態において、第１の画素及び第２の画素の各々は、センサと、吸収体と、を備える。例えば、図７Ａに関して説明したように、画素７００は、センサと、吸収体と、を備える。いくつかの実施形態において、吸収体の第１のエッジ及び第２のエッジは、９０度より大きい角度をなす。 例えば、図２に関して説明したように、画素（例えば、画素２０２Ａ～２０２Ｔ）は、９０度より大きい角度をなす第１のエッジ及び第２のエッジを有する吸収体を備える（例えば、図示したように、吸収体は、平行四辺形の形状を有する）。

【0128】

いくつかの実施形態において、吸収体は、接点を備える。 例えば、図７Ａに関して説明したように、吸収体７０８は、接点を備える。いくつかの実施形態において、センサは、二つの誘電体層の間の半導体層を備える。例えば、図７Ａに関して説明したように、センサ７０２は、半導体層を備え、半導体層は、絶縁層７０４と７０６の間にある。

【0129】

いくつかの実施形態において、方法１３００は、ヒンジ層を設けることと、センサブソーバー層を設けることと、を更に備える。ヒンジ層は、第１のヒンジと、第２のヒンジと、を備え、センサブソーバー層は、二つの画素を備える。例えば、ヒンジ（例えば、ヒンジ１０４Ａ～１０４Ｉ、ヒンジ２０４Ａ～２０４Ｔ、ヒンジ３０４、ヒンジ６０６、ヒンジ６１６、ヒンジ６２６のうちの第２のもの）は、ヒンジ層に属し、画素（例えば、画素１０２Ａ～１０２Ｉ、画素２０２Ａ～２０２Ｔ、画素３０２、画素６００のうちの第２のもの）は、センサブソーバー層に属する。

【0130】

いくつかの実施形態において、第１のヒンジ及び第２のヒンジの各々は、画素の一方に電気的に結合された導電層と、導電層の側に配置された誘電体層と、を備える。例えば、図６Ｂに関して説明したように、ヒンジ６１６は、ＴｉＮ_ｘ層６１０の側のＳｉＮ_ｘ層６１２を備える。別の例として、図６Ｃに関して説明されるように、ヒンジ６２６は、ＴｉＮ_ｘ層６１０の側のＳｉＮ_ｘ層６１２及び６１４を備える。

【0131】

いくつかの実施形態において、第１の画素及び第２の画素の各々の抵抗は、（例えば、図１～３Ｂ及び図６Ａ～７Ｂに関して説明したように）１００ｋΩと１０ＭΩとの間であり、第１のヒンジ及び第２のヒンジの各々の抵抗は、（例えば、図１～３Ｂ及び図６Ａ～７Ｂに関して説明したように）１０ｋΩと１００ｋΩとの間である。

【0132】

いくつかの実施形態において、二つの画素のうちの一方とガラス基板との間のギャップは、５００～３０００ｎｍであり、第１の画素及び第２の画素の各々は、６０００～１４０００ｎｍの間の波長を有する入射放射線の波の少なくとも３５％を吸収するように構成される。例えば、図７Ａ及び図７Ｂに関して説明したように、画素７００は、６０００ｎｍと１４０００ｎｍとの間の波長を有する入射放射線の波の少なくとも３５％を吸収するように構成される。

【0133】

いくつかの実施形態において、方法１３００は、読み出し回路を設けることを更に備える。読み出し回路は、第１の画素又は第２の画素からの電流を測定するように構成される。例えば、図１に関して説明したように、読み出し回路１１０を設ける。いくつかの実施形態において、方法１３００は、読み出し回路をガラス基板上に実装することを更に備える。例えば、図１に関して説明したように、読み出し回路１１０を基板１２０上に実装し、基板１２０は、ガラス基板である。

【0134】

いくつかの実施形態において、方法１３００は、読み出し回路をフレキシブル回路に実装し、フレキシブル回路をガラス基板に結合することをさらに含む。例えば、図１に関して説明したように、読み出し回路１１００は、ＣＯＦプロセスを介して実装される。いくつかの実施形態において、方法１３００は、読み出し回路とガラス基板との間に金属層を設けることをさらに含む。例えば、図１に関して説明したように、読み出し回路１００とガラス基板である基板１２０との間に金属層を設ける。

【0135】

いくつかの実施形態において、方法１３００は、マルチプレクサを設けることと、マルチプレクサをテスト回路に電気的に結合することと、を更に備える。例えば、図８に関して説明したように、マルチプレクサ８０２を電子デバイス８００を設け、マルチプレクサ８０２は、テスト回路に電気的に結合するように構成される。

【0136】

いくつかの実施形態において、第１の画素又は第２の画素の形状は、凸状である。例えば、図９に関して説明したように、画素９００は、凸形状を備える。いくつかの実施形態において、方法１３００は、第１の画素及び第２の画素を支持するためのブリッジを設けることを更に備える。ブリッジは、（１）第１の画素及び第２の画素と、（２）基板との間にある。ブリッジの例を、図１０Ａ～１０Ｄに関して説明する。いくつかの実施形態において、第１のヒンジ及び第２のヒンジの各々は、応力部分と、非応力部分と、を備える。応力部分及び非応力部分を備えるヒンジの例を、図１１Ａ及び図１１Ｂに関して説明する。

【0137】

いくつかの実施形態において、第１の画素又は第２の画素の一方の第１のノード及び第２のノードは、異なる層上に配置され、第１のノードと第２のノードとの間の重複部分は、第１のノードの面積の半分又は第２のノードの面積の半分未満である。例えば、図１２Ａ及び図１２Ｂに関して説明したように、画素のノードは、異なる層に関連付けられ、ノード間の重複部分は、閾値未満（例えば、第１のノードの面積の半分未満又は第２のノードの面積の半分未満）である。

【0138】

図１４は、本開示の実施形態による電子デバイスを動作させる例示的な方法１４００を示す。いくつかの実施形態において、方法１４００は、開示した電子デバイス（例えば、電子デバイス１００、電子デバイス２００、電子デバイス３００、電子デバイス８００）又は電子デバイスの構成要素（例えば、センサ回路４００、センサ回路５００）を動作させるために実行される。簡潔のために、これらの装置又は構成要素に関連するいくつかの特徴及び利点を、ここでは繰り返さない。方法１４００を、記載したステップを含むものとして図示するが、本開示の範囲から逸脱することなく異なる順序のステップ、追加のステップ（例えば、本明細書に開示した他の方法との組合せ）又は更に少ないステップを含んでもよいことを理解されたい。例えば、方法１３００のステップを、方法１３００及び／又は１５００のステップと共に実行してもよい。

【0139】

いくつかの実施形態において、方法１４００は、バイアスラインを介して第１のバイアス電圧を第１の画素に供給すること（ステップ１４０２）を備える。例えば、図２に関して説明したように、第１のバイアス電圧を、バイアスライン２１０Ａを介して提供する。

【0140】

いくつかの実施形態において、方法１４００は、バイアス生成画素を介して第１のバイアス電圧を生成することを更に備える。例えば、図４及び図５に関して説明したように、バイアス生成画素（例えば、バイアス生成画素４０４ＡＡ～４０４ＡＭ，５０２Ａ，５０４Ａ，５０６Ａ）を、（バイアスラインに供給される）バイアス電圧を生成するために設ける。

【0141】

いくつかの実施形態において、方法１４００は、第２のバイアス生成画素を介して第１のバイアス電圧を更に生成することを更に備える。第１のバイアス電圧を生成することは、第１のバイアス生成画素及び第２のバイアス生成画素によって生成された電圧を平均化することを備える。例えば、図４及び図５に関して説明したように、電圧を生成するために第２のバイアス生成画素（例えば、画素４０４Ａ～４０４ＮＭ、画素５０２Ｎ、画素５０４Ｎ、画素５０６Ｎ）を設け、バイアス電圧を、第１のバイアス生成画素によって生成された電圧と第２のバイアス生成画素によって生成された電圧との間の平均に基づいて生成する。いくつかの実施形態において、第２のバイアス生成画素の面積は、第１の画素の面積及び第２の画素の面積より広い。例えば、バイアス生成画素５０２Ａは、図１～３Ｂに関して説明したように、アクティブ画素の面積より広い。

【0142】

いくつかの実施形態において、方法１４００は、第２のバイアス生成画素を介して第１のバイアス電圧を更に生成することを更に備える。第１のバイアス生成画素の面積は、第２のバイアス生成画素の面積より広い。例えば、図５に関して説明したように、追加のバイアス生成画素５０４Ａ又は５０６Ａを、電子デバイスのバイアス電圧を更に生成するために設ける。

【0143】

いくつかの実施形態において、方法１４００は、第１の画素を列ラインに電気的に結合すること（ステップ１４０４）を備える。例えば、図２に関して説明したように、画素２０２Ｃを、スイッチ２０６Ｃを介して列ライン２１２Ｂに電気的に結合する。

【0144】

いくつかの実施形態において、方法１４００は、第１の画素を列ラインから電気的に切り離すこと（ステップ１４０６）を備える。例えば、図２に関して説明したように、画素２０２Ｃを、（例えば、行ライン２０８Ａに関連する行の読み出しが完了した後に）スイッチ２０６Ｃを介して列ライン２１２Ｂから電気的に切り離す。

【0145】

いくつかの実施形態において、方法１４００は、バイアスラインを介して第２の画素に第２のバイアス電圧を供給すること（ステップ１４０８）を備える。例えば、図２に関して説明したように、第２のバイアス電圧を、バイアスライン２１０Ａを介して（ステップ１４０２に関して説明した画素の異なる行に）提供する。いくつかの実施形態において、第２のバイアス電圧を、上述したのと同様に生成する。

【0146】

いくつかの実施形態において、方法１４００は、第２の画素を列ラインに電気的に結合すること（ステップ１４１０）を備える。例えば、図２に関して説明したように、画素２０２Ｆを、スイッチ２０６Ｈを介して列ライン２１２Ｂに電気的に結合する。

【0147】

いくつかの実施形態において、方法１４００は、第２の画素を列ラインから電気的に切り離すこと（ステップ１４０６）を備える。例えば、図２に関して説明したように、画素２０２Ｆを、（例えば、行ライン２０８Ｂに関連する行の読み出しが完了した後に）スイッチ２０６Ｈを介して列ライン２１２Ｂから電気的に切り離す。

【0148】

図１５は、実施形態による電気機械システムを製造する方法１５００を示す。非限定的な例として、電気化学システムは、デバイス（例えば、電子デバイス１００、電子デバイス ２００、電子デバイス３００、電子デバイス８００）、構成要素（例えば、本明細書に記載の画素、本明細書に記載のヒンジ）又は本明細書に記載のシステムに関連することができる。電気機械システムを製造するために、方法１５００の工程ステップの全て又は一部を使用することができるとともに異なる順序で使用することができる。非限定的な例として、ステップ１５１４を、ステップ１５１２の前に実行することができる。いくつかの実施形態において、方法１３００及び／又は方法１４００を、方法１５００と共に実行することができる。

【0149】

方法１５００は、基板を設けるステップ１５０２を備える。例えば、設けられる基板は、基板１２０を備える。いくつかの実施形態において、基板は、ガラス製である。いくつかの実施形態において、基板は、低温多結晶シリコンである。いくつかの実施形態において、基板は、特性を微調整するための追加元素を含むホウケイ酸塩である。ホウケイ酸塩の例は、アルカリ土類ホウ素アルミノケイ酸塩（ホウ素、アルミニウム、及び様々なアルカリ土類元素を含有するケイ酸塩）を製造するコーニング（登録商標）のイーグル（登録商標）によるものがある。 他の変形は、旭硝子（登録商標）又はスコッチ（登録商標）から市販されている。

【0150】

いくつかの実施形態において、電気機械システムを製造するためにフラットパネルガラス工程を使用する。いくつかの実施形態において、、電気機械システムを製造するために液晶ディスプレイ（ＬＣＤ）工程を使用する。いくつかの実施形態において、ＯＬＥＤディスプレイ工程又はＸ線パネル工程を使用する。フラットパネルガラス工程を採用することによって、基板サイズを大きくすることができ、それにより、基板当たりの電気化学システムの数を多くすることができ、処理コストを削減することができる。「パネルレベル」の基板サイズは、６２０ｍｍ×７５０ｍｍ、６８０ｍｍ×８８０ｍｍ、１１００ｍｍ×１３００ｍｍ、１３００ｍｍ×１５００ｍｍ、１５００ｍｍ×１８５０ｍｍ、１９５０ｍｍ×２２５０ｍｍ及び２２００ｍｍ×２５００ｍｍを含むことができる。さらに、パネルレベル製造における薄膜トランジスタ（ＴＦＴ）もコストを削減でき、例えば、ＬＣＤ－ＴＦＴプロセスを有益なものとすることができる。

【0151】

方法１５００は、基板にＭＥＭＳ（例えば、開示されたＭＥＭＳセンサ）を追加するステップ１５０４を備える。ＭＥＭＳを、構造の追加を説明するために使用するが、本開示の範囲から逸脱することなく他の構造（例えば、ＮＥＭＳ、他の種類のデバイス）を追加することができることを理解されたい。パネルレベル処理を使用する実施形態において、ＬＣＤ－ＴＦＴ工程を使用してＭＥＭＳ構造を追加してもよい。

【0152】

ステップ１５０４に続いて、オプションのステップ１５１６のサブプレーティングを行ってもよい。 ステップ１５１６を、基板が後続のステップで使用される処理装置より大きいときに使用してもよい。例えば、（ＬＣＤのような）パネルレベル工程を使用する場合、いくつかの実施形態において、（例えば、ＣＭＯＳ製造装置を使用して）更なる処理を実行するために（ステップ１５０４で）パネルをウェーハサイズに切断することを有する。他の実施形態において、方法１５００全体を通して同一サイズの基板を使用する（すなわち、ステップ１５１６を使用しない）。

【0153】

方法１５００は、基板からＭＥＭＳをリリースするステップ１５０６を有する。

【0154】

方法１５００は、ステップ１５０８のリリース後処理を有する。そのようなリリース後処理は、平坦化のような更なる工程ステップのためにＭＥＭＳ構造を準備してもよい。ウェハレベル処理において、平坦化は、化学的機械的平坦化を含み得る。一部の実施形態において、更なる工程ステップは、フォトレジストをトポグラフィ上にスピンして更に平坦な表面を生成した後に表面をエッチングするエッチバックを有する。エッチング時間を更に高度に制御することによって、更に滑らかな表面形状を生じさせることができる。いくつかの実施形態において、更なる工程ステップは、ガラス担持有機バインダーをトポグラフィ上にスピンするとともに有機溶媒を除去するためにその結果をベークして更に滑らかな表面を残す「スピンオンガラス」を有する。

【0155】

方法１５００は、必要に応じてＭＥＭＳ構造を真空カプセル化するステップ１５１０を有する。真空カプセル化は、デバイスの寿命を延ばすのに有益である。

【0156】

方法１５００は、ステップ１５１２の分離を有する。いくつかの実施形態は、センサの特性を考慮してもよい較正及びチッププログラミングを有してもよい。本明細書に記載された方法は、ガラスリソグラフィ能力の均一性が制限されるためにガラス基板製造工程において有利となり得る。更なる利点として、ガラスは、熱伝導率が低く、ガラス基板は、更に優れた熱絶縁体となることができる。ガラス基板からボロメータ画素を分離する薄い構造を製造することにより、本明細書の実施形態は、ガラスボロメータ画素をパッケージング環境から熱的に絶縁する役割を良好に果たしてもよい。いくつかの実施形態において、分離の前に、ＭＥＭＳの特性を（例えば、マルチプレクサ８０２を介して）測定する。

【0157】

方法１５００は、ステップ１５１４の読み出し集積回路（ＲＯＩＣ）の取り付け及びフレックス／ＰＣＢの取り付けを有する。非限定的な例として、読み出し回路（例えば、読み出し回路１１０）は、本明細書に記載したデバイス又はシステムに関連することができる。本明細書に記載したプロセス及びデバイスは、信号処理に必要な面積を検知物理学によって規定される検知面積より著しく小さくすることができるという更なる利点を有してもよい。典型的には、センサは、ＣＭＯＳ回路上に集積され、面積主導のコストは、信号処理タスクに最適でない技術ノードにつながる。本明細書で説明する工程は、更に適切なＣＭＯＳを使用するとともに信号処理に必要な面積を削減することができ、ＦＰＤ（フラットパネルディスプレイ）製造の低コストを活用することによってセンサを面積の制約から解放する。一部の実施形態において、ＲＯＩＣを、特定の電磁波（Ｘ線、ＴＨｚ、ＬＷＩＲ等）を検知するために特別に設計する。

【0158】

図１６は、例示的なセンサを示す。 いくつかの実施形態において、センサ１６００を、方法１４００及び／又は方法１５００のステップを使用して製造する。センサ１６００は、ガラス基板１６０６と、ガラス基板１６０６に結合された（例えば、幅２５０ｎｍ未満の）構造体１６０４と、構造体１６０４に結合された画素１６０２と、を有する。いくつかの実施形態において、基板１６０６は、基板１２０を備える。いくつかの実施形態において、画素１６０２は、本明細書に記載された画素を備える。センサ１６００のいくつかの実施形態において、構造１６０４は、アクティブエリアをガラスから熱的に分離するヒンジ（例えば、本明細書に記載のヒンジ）である。いくつかの実施形態において、センサ１６００は、電圧差を経験するとともに受信した放射に基づいて電流又は電荷を生成する（例えば、ＬＷＩＲ放射への曝露に応答して、センサの二つの端子間の抵抗が変化する）。

【0159】

いくつかの実施形態において、センサは、ガラス基板と、本明細書に記載した方法のいずれかから製造されるとともにガラス基板に結合された構造と、構造に結合された画素と、を有する。

【0160】

いくつかの実施形態において、センサは、ＬＣＤ－ＴＦＴ製造工程によって製造されたＭＥＭＳ又はＮＥＭＳデバイスと、本明細書に記載した方法のいずれかによって製造された構造と、を有する。

【0161】

一例として、センサは、抵抗センサ及び容量センサを含むことができる。ボロメータを、様々な応用に使用することができるできる。例えば、長波赤外線（ＬＷＩＲ、波長約８～１２μｍ）ボロメータを、自動車産業及び商業セキュリティ産業で使用することができる。例えば、ＱＶＧＡ、ＶＧＡ及び他の解像度を持つＬＷＩＲボロメータ。テラヘルツ（ＴＨｚ、波長約１.０～０.１ｍｍ）ボロメータを、セキュリティ（空港旅客セキュリティスクリーニング等）及び医療（医療イメージング）に使用することができる。例えば、ＱＶＧＡ解像度及び他の解像度を持つＴＨｚボロメータ。一部の電気化学システムは、Ｘ線センサ及びカメラシステムを含むことができる。同様に、ＬＷＩＲセンサ及びＴＨｚセンサもカメラシステムに使用される。一部の電気機械システムは、内視鏡及び外視鏡のような医療用イメージングに適用される。 Ｘ線センサは、直接検知態様及び間接検知態様を含む。

【0162】

他の電気機械システムは、光検出及び測距（ＬＩＤＡＲ）システム用のスキャナを有する。例えば、レーザビームの空間特性を（例えばビームポインティングのために）形成することができる光スキャナ。 電気機械システムは、（入力刺激が直線運動又は角運動である）慣性センサを有する。一部のシステムを、（例えば、生化学物質を検出する）バイオセンシング及びバイオセラピープラットフォームで使用してもよい。

【0163】

いくつかの実施形態において、非一時的なコンピュータ可読記憶媒体は、一つ以上のプログラムを記憶し、一つ以上のプログラムは命令を含む。命令が、一つ以上のプロセッサ及びメモリを有する電子デバイス（例えば、電子デバイス１００、電子デバイス２００、電子デバイス３００、電子デバイス８００）によって実行されるとき、命令は、例えば、図１、図２、図４、図５及び図８に関して説明した方法を電子デバイスに実行させる。

【0164】

いくつかの実施形態において、電子デバイスは、ガラス基板と、画素ピッチを備える二つの画素と、二つの画素のうちの一方と前記ガラス基板との間のヒンジと、を備える。ヒンジは、画素を支持し、ヒンジの長さは、前記画素ピッチより長い。

【0165】

いくつかの実施形態において、電子デバイスは、バイアスラインを更に備える。二つの画素は、バイアスラインに電気的に結合され、二つの画素のうちの一方は、第１の行に関連付けられ、二つの画素のうちの他方は、第２の行に関連付けられる。

【0166】

いくつかの実施形態において、バイアスラインの電圧は、バイアス生成画素を介して生成される。

【0167】

いくつかの実施形態において、電子デバイスは、バイアス生成画素を包囲するダミー画素を更に備える。

【0168】

いくつかの実施形態において、電子デバイスは、第２のバイアス生成画素を更に備え、バイアスラインの電圧は、第１のバイアス生成画素及び第２のバイアス生成画素の平均電圧に基づいて生成される。

【0169】

いくつかの実施形態において、バイアス生成画素の面積は、二つの画素のうちの一方の画素の面積より広い。

【0170】

いくつかの実施形態において、電子デバイスは、第２のバイアス生成画素を更に備える。バイアスラインの電圧は、第２のバイアス生成画素を介して更に生成され、第１のバイアス生成画素の面積は、第２のバイアス生成画素の面積より広い。

【0171】

いくつかの実施形態において、電子デバイスは、ヒンジに結合されたリベットを更に備える。

【0172】

いくつかの実施形態において、二つの画素のうちの一方は、センサと、吸収体と、を備える。

【0173】

いくつかの実施形態において、吸収体の第１のエッジ及び第２のエッジは、９０度より大きい角度をなす。

【0174】

いくつかの実施形態において、電子デバイスは、ヒンジ層と、センサ吸収層とを、更に備える。ヒンジ層は、ヒンジを備え、センサブソーバー層は、二つの画素を備える。

【0175】

いくつかの実施形態において、吸収体は、接点を備える。

【0176】

いくつかの実施形態において、センサは、二つの誘電体層の間に半導体層を備える。

【0177】

いくつかの実施形態において、二つの画素のうちの一方とガラス基板との間のギャップは５００～３０００ｎｍであり、二つの画素のうちの一方は、６０００～１４０００ｎｍの波長を有する入射放射線の波の少なくとも３５％を吸収するように構成される。

【0178】

いくつかの実施形態において、電子デバイスは、二つの画素のうちの一方からの電流を測定するように構成された読み出し回路を更に備える。

【0179】

いくつかの実施形態において、読み出し回路は、ガラス基板上に実装される。

【0180】

いくつかの実施形態において、読み出し回路は、ガラス基板に結合されたフレキシブル回路上に実装される。

【0181】

いくつかの実施形態において、電子デバイスは、読み出し回路とガラス基板との間に金属層を更に備える。

【0182】

いくつかの実施形態において、電子デバイスは、テスト回路に電気的に結合するように構成されたマルチプレクサを更に備える。

【0183】

いくつかの実施形態において、二つの画素のうちの一方の抵抗は、１００ｋΩと１０ＭΩの間であり、ヒンジの抵抗は、１０ｋΩと１００ｋΩの間である。

【0184】

いくつかの実施形態において、ヒンジは、画素のうちの一方に電気的に結合された導電層と、導電層の側に配置された誘電体層と、を備える。

【0185】

いくつかの実施形態において、二つの画素のうちの一つの画素の形状は、凸状である。

【0186】

いくつかの実施形態において、二つの画素は、隣接する画素であり、電子デバイスは、二つの画素を支持するためのブリッジを更に備え、ブリッジは、二つの画素と基板との間にある。

【0187】

いくつかの実施形態において、ヒンジは、応力部分と、非応力部分と、を備える。

【0188】

いくつかの実施形態において、二つの画素のうちの一つの画素の第１のノード及び第２のノードは、異なる層上に配置され、第１のノードと第２のノードとの間の重複部分は、第１のノードの面積未満の半分又は第２のノードの面積の半分未満である。

【0189】

いくつかの実施形態において、電子デバイスの製造方法は、ガラス基板を設けることと、第１の画素及び第２の画素を設けることと、第１のヒンジ及び第２のヒンジを設けることと、第１のヒンジ及び第２のヒンジをガラス基板に結合することと、第１の画素を前記第１のヒンジに結合することと、第２の画素を前記第２のヒンジに結合することと、を備える。結合された第１の画素と結合された第２の画素は、画素ピッチだけ離れ、第１のヒンジの長さは、画素ピッチより長く、第２のヒンジの長さは、画素ピッチより長い。

【0190】

いくつかの実施形態において、方法は、ガラス基板上にバイアスラインを形成することと、第１の画素及び第２の画素をバイアスラインに電気的に結合することと、を更に備える。第１の画素は、第１の行に関連し、第２の画素は、第２の行に関連する。

【0191】

いくつかの実施形態において、方法は、バイアス生成画素を設けることを更に備え、バイアス生成画素は、バイアスラインの電圧を生成するように構成される。

【0192】

いくつかの実施形態において、方法は、バイアス生成画素を包囲するダミー画素を設けることを更に備える。

【0193】

いくつかの実施形態において、方法は、第２のバイアス生成画素を設けることを更に備え、バイアスラインの電圧を、第１のバイアス生成画素及び第２のバイアス生成画素の平均電圧に基づいて生成する。

【0194】

いくつかの実施形態において、バイアス生成画素の面積は、第１の画素の面積及び第２の画素の面積より広い。

【0195】

いくつかの実施形態において、方法は、第２のバイアス生成画素を設けることを更に備える。バイアスラインの電圧を、第２のバイアス生成画素を介して更に生成し、第１のバイアス生成画素の面積は、第２のバイアス生成画素の面積より広い。

【0196】

いくつかの実施形態において、方法は、リベットを設けることと、リベットを第１のヒンジ又は第２のヒンジに結合することと、を更に備える。

【0197】

いくつかの実施形態において、第１の画素及び第２の画素の各々は、センサと、吸収体と、を備える。

【0198】

いくつかの実施形態において、吸収体の第１のエッジ及び第２のエッジは、９０度より大きい角度をなす。

【0199】

いくつかの実施形態において、方法は、ヒンジ層を設けることと、センサブソーバー層を設けることと、を更に備える。ヒンジ層は、第１のヒンジと、第２のヒンジと、を備え、センサブソーバー層は、二つの画素を備える。

【0200】

いくつかの実施形態において、吸収体は、接点を備える。

【0201】

いくつかの実施形態において、センサは、二つの誘電体層の間に半導体層を備える。

【0202】

いくつかの実施形態において、二つの画素ののうちの一方とガラス基板との間のギャップは、５００ｎｍと３０００ｎｍとの間であり、第１の画素及び第２の画素の各々は、６０００ｎｍと１４０００ｎｍとの間の波長を有する入射放射線の波の少なくとも３５％を吸収するように構成される。

【0203】

いくつかの実施形態において、方法は、読み出し回路を設けることを更に備える。読み出し回路は、第１の画素又は第２の画素からの電流を測定するように構成される。

【0204】

いくつかの実施形態において、方法は、ガラス基板上に読み出し回路を実装することを更に備える。

【0205】

いくつかの実施形態において、方法は、読み出し回路をフレキシブル回路上に実装することと、フレキシブル回路をガラス基板に結合することと、を更に備える。

【0206】

いくつかの実施形態において、方法は、読み出し回路とガラス基板との間に金属層を設けることを更に備える。

【0207】

いくつかの実施形態において、方法は、マルチプレクサを設けることと、マルチプレクサをテスト回路に電気的に結合することと、を更に備える。

【0208】

いくつかの実施形態において、請求項２８に記載の方法において、第１の画素及び第２の画素の各々の抵抗は、１００ｋΩと１０ＭΩとの間であり、第１のヒンジ及び第２のヒンジの各々の抵抗は、１０ｋΩと１００ｋΩとの間である。

【0209】

いくつかの実施形態において、第１のヒンジ及び第２のヒンジの各々は、画素のうちの一方に電気的に結合された導電層と、導電層の側に配置された誘電体層と、を備える。

【0210】

いくつかの実施形態において、第１の画素又は第２の画素の形状は、凸状である。

【0211】

いくつかの実施形態において、方法は、第１の画素及び第２の画素を支持するためのブリッジを設けることを更に備え、ブリッジは、（１）第１の画素及び第２の画素と、（２）基板との間にある。

【0212】

いくつかの実施形態において、第１のヒンジ及び第２のヒンジの各々は、応力部分と、非応力部分と、を備える。

【0213】

いくつかの実施形態において、第１の画素又は第２の画素のうちの一方の第１のノード及び第２のノードは、異なる層上に配置され、第１のノードと第２のノードとの間の重複部分は、第１のノードの面積の半分未満又は第２のノードの面積の半分未満である。

【0214】

いくつかの実施形態において、電子デバイスは、画素のアレイであって、アレイの第１の行及びアレイの列に属する第１の画素と、アレイの第２の行及びアレイの列に属する第２の画素と、を備える、画素のアレイと、第１の画素及び第２の画素に電気的に結合されたバイアスラインと、アレイの前記列に関連する列ラインと、を備える。そして、電子デバイスを動作させる方法は、バイアスラインを介して第１のバイアス電圧を第１の画素に供給することと、第１の画素を列ラインに電気的に結合することと、第１の画素を列ラインから電気的に切り離すことと、バイアスラインを介して第２のバイアス電圧を第２の画素に供給することと、第２の画素を列ラインに電気的に結合することと、第２の画素を前記列ラインから電気的に切り離すことと、を備える。

【0215】

いくつかの実施形態において、方法は、バイアス生成画素を介して第１のバイアス電圧を生成することを更に備える。

【0216】

いくつかの実施形態において、方法は、第２のバイアス生成画素を介して第１のバイアス電圧をさらに生成することを更に備え、第１のバイアス電圧を生成することは、第１のバイアス生成画素及び第２のバイアス生成画素によって生成された電圧を平均化することを備える。

【0217】

いくつかの実施形態において、バイアス生成画素の面積は、第１の画素の面積及び第２の画素の面積より広い。

【0218】

いくつかの実施形態において、方法は、第２のバイアス生成画素を介して第１のバイアス電圧を更に生成することを更に備え、第１のバイアス生成画素の面積は、第２のバイアス生成画素の面積より広い。

【0219】

本開示では、二つの電子部品又は素子間の電気的接続を説明するために「電気的に結合」及び「結合」を使用するが、電気的接続が結合される部品又は素子の端子間の直接接続を必ずしも必要としないことを理解されたい。例えば、電気配線は、一緒に電気的に結合されている構成要素又は素子の端子間を接続する。別の例では、閉じられた（導通又は「オン」）スイッチが、一緒に結合される構成要素の端子間に接続される。さらに別の例では、回路の特性に影響を与えることなく、結合される部品の端子間に追加素子が接続される。例えば、バッファ、増幅器及び受動回路素子を、開示された回路の特性に影響を与えずに本開示の範囲から逸脱することなく、一緒に結合される構成要素又は素子の間に追加することができる。

【0220】

当業者は、本明細書に記載したシステムが代表的なものであるとともに明示的に開示した実施形態からの逸脱が本開示の範囲内であることを認識する。例えば、いくつかの実施形態は、電磁スペクトルの他の部分をカバーするカメラのような追加のセンサ又はカメラを含み、いくつかの実施形態を、同一の原理を使用して考案することができる。

【0221】

開示した実施形態を、添付の図面を参照して完全に説明したが、様々な変更及び変形が当業者に明らかになることに留意されたい。このような変更及び変形は、添付の特許請求の範囲によって定義される開示した実施形態の範囲内に含まれるものとして理解される。

【0222】

本明細書における様々な記載した実施形態の説明において使用される用語は、特定の実施形態を説明する目的のみのためのものであり、限定することを意図するものではない。 様々な記載された実施形態の説明及び添付の特許請求の範囲で使用されるように、単数形“ａ”、“ａｎ”及び“ｔｈｅ”は、文脈上明らかにそうでないことが示されない限り、複数形も含むことが意図される。また、本明細書で使用される用語「及び／又は」は、関連する列挙された項目の一つ以上のあらゆる可能な組み合わせを指し、包含することが理解される。さらに、本明細書において使用される場合、「含む」、「備える」及び／又は「備え」という用語は、記載した特徴、整数、ステップ、操作、要素及び／又は構成要素の存在を特定するが、一つ以上の他の特徴、整数、ステップ、操作、要素、構成要素及び／又はその群の存在又は追加を排除するものではないことが理解される。

【図1】

【図2】

【図3A】

【図3B】

【図4】

【図5】

【図6A】

【図6B】

【図6C】

【図7A】

【図7B】

【図8】

【図9】

【図10A】

【図10B】

【図10C】

【図10D】

【図11A】

【図11B】

【図12A】

【図12B】

【図13】

【図14】

【図15】

【図16】

【国際調査報告】