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特表2024-534388容量性負荷を駆動する信号のリンギングを適応的に除去する回路および方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-09-20
(54)【発明の名称】容量性負荷を駆動する信号のリンギングを適応的に除去する回路および方法
(51)【国際特許分類】
H03K 17/04 20060101AFI20240912BHJP
H03K 17/687 20060101ALI20240912BHJP
【ＦＩ】
H03K17/04 E
H03K17/687 A
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2024516590
(86)(22)【出願日】2022-09-09
(85)【翻訳文提出日】2024-05-13
(86)【国際出願番号】 US2022043084
(87)【国際公開番号】W WO2023043677
(87)【国際公開日】2023-03-23
(31)【優先権主張番号】17/475,205
(32)【優先日】2021-09-14
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】522086423
【氏名又は名称】アナログ パワー コンバージョン エルエルシー
(71)【出願人】
【識別番号】000001292
【氏名又は名称】株式会社京三製作所
(74)【代理人】
【識別番号】110003476
【氏名又は名称】弁理士法人瑛彩知的財産事務所
(72)【発明者】
【氏名】大智 山姆 誠一郎
(72)【発明者】
【氏名】高田 哲也
(72)【発明者】
【氏名】讓原 逸男
(72)【発明者】
【氏名】米山 知宏
(72)【発明者】
【氏名】細山田 佑
【テーマコード（参考）】
5J055
【Ｆターム（参考）】
5J055AX03
5J055AX04
5J055AX25
5J055AX49
5J055AX55
5J055AX56
5J055AX65
5J055BX16
5J055DX13
5J055DX22
5J055EY01
5J055EZ10
5J055EZ25
5J055EZ26
5J055EZ32
5J055EZ50
5J055FX04
5J055FX05
5J055FX12
5J055FX19
5J055FX21
5J055FX32
5J055GX01
(57)【要約】
制御信号が、スイッチ信号のアサートに応じて、制御信号をアサートし、スイッチ信号のアサート後に適応遅延を待ち、適応遅延の経過に応じて制御信号をデアサートし、制御信号に応じて生成される電流がゼロになったことに応じて制御信号を再アサートすることによって、生成され得る。適応遅延は、電流を用いて生成される電圧に応じて調整され得る。回路は、スイッチ信号とセット・リセット・フリップフロップ（SRFF）の出力から制御信号を生成するXORゲートと、制御信号を使用して生成された電流がゼロになったときにSRFFをリセットするゼロ検出回路と、スイッチ信号のアサート後にSRFFに適応遅延を設定し、電流によって生成される電圧に応じて適応遅延を調整する遅延回路とを含むことができる。
【選択図】図３
【選択図】図３
【特許請求の範囲】
【請求項1】
制御信号を駆動するための回路であって、前記制御信号に従って生成される電流（IC）がゼロになることを示すゼロ検出信号（ZD）を生成するように構成されたゼロ検出回路（322）と、
スイッチ信号（SW）を受信し、前記スイッチ信号のアサートから第１の適応遅延が経過したことを示す第１の遅延信号（Pt+）を生成し、第１のターゲット電圧（VDD）および前記電流を使用して生成される出力電圧（VC）に基づいて前記第１の適応遅延を調整するように構成された第１の適応遅延回路（310, 326）と、
前記スイッチ信号がアサートされた場合に、前記スイッチ信号のアサートに応答して前記制御信号をアサートし、前記第１の遅延信号が前記スイッチ信号のアサートから前記第１の適応遅延が経過したことを示すときに前記制御信号をデアサートし、前記電流がゼロになることを示す前記ゼロ検出信号に応答して前記制御信号をアサートするように構成された出力回路（314, 316, 318, 320）と
を備えることを特徴とする回路。
【請求項2】
請求項１に記載の回路であって、前記電流がゼロになる時間に対応する出力電圧のサンプリング値を決定するように構成されるサンプリング回路（324）をさらに備え、
前記第１の適応遅延回路は、前記第１のターゲット電圧と前記サンプリング値に応じて前記第１の適応遅延を調整するように構成される
ことを特徴とする回路。
【請求項3】
請求項２に記載の回路であって、前記第１の適応遅延回路は、
前記サンプリング値が前記第１のターゲット電圧より大きいことに応答して、前記第１の適応遅延を減少させ、
前記サンプリング値が前記第１のターゲット電圧より小さいことに応答して、前記第１の適応遅延を増加させるように構成される
ことを特徴とする回路。
【請求項4】
請求項２に記載の回路であって、前記第１の適応遅延回路は、前記スイッチ信号のデアサートに応答して、または、前記電流がゼロになる時間に対応する時間後の所定の時間に、前記第１の適応遅延を調整するように構成される
ことを特徴とする回路。
【請求項5】
請求項１に記載の回路であって、前記第１のターゲット電圧は、前記出力電圧の最大意図電圧である
ことを特徴とする回路。
【請求項6】
請求項２に記載の回路であって第２の適応遅延回路（312, 328）を備え、
この第２の適応遅延回路は、
前記スイッチ信号を受信し、
前記スイッチ信号のデアサートから第２の適応遅延が経過したことを示す第２の遅延信号を生成し、
第２のターゲット電圧と前記出力電圧に応じて前記第２の適応遅延を調整するように構成され、
前記出力回路は
前記スイッチ信号のデアサートに応じて前記制御信号をデアサートし、
前記スイッチ信号のデアサートから前記第２の適応遅延が経過したことを示す前記第２の遅延信号に応答して、前記制御信号をアサートし、
前記電流がゼロになったことを示す前記ゼロ検出信号に応答して前記制御信号をデアサートするように構成される
ことを特徴とする回路。
【請求項7】
請求項６に記載の回路であって、前記第２の適応遅延回路は、
前記サンプリング値が前記第２のターゲット電圧より大きいことに応答して、前記第２の適応遅延を増加させ、
前記サンプリング値が前記第２のターゲット電圧より小さいことに応答して、前記第２の適応遅延を減少させるように構成される
ことを特徴とする回路。
【請求項8】
請求項６に記載の回路であって、前記第２の適応遅延回路は、
前記スイッチ信号のアサートに応じて、または、前記電流がゼロになる時間に対応する時間後の所定の時間に、前記第２の適応遅延を調整するように構成される
ことを特徴とする回路。
【請求項9】
請求項６に記載の回路であって、前記第２のターゲット電圧がゼロである
ことを特徴とする回路。
【請求項10】
請求項１に記載の回路であって、前記ゼロ検出回路は、
前記電流のゼロ交差または前記電流の大きさがゼロ検出しきい値未満であることに応答して、電流がゼロになることを示すように構成される
ことを特徴とする回路。
【請求項11】
出力信号を生成する方法であって、スイッチ信号のアサートに応じて、
制御信号をアサートし、
前記スイッチ信号のアサート後、第１の適応遅延を待ち、
前記第１の適応遅延の経過に応答して、前記制御信号をデアサートし、
前記制御信号に従って生成された電流がゼロになったことに応答して、前記制御信号をアサートし、
前記電流を使用して生成された第１の電圧に応じて、前記第１の適応遅延を調整する
ことを含むことを特徴とする方法。
【請求項12】
請求項１１に記載の方法であって、前記第１の電圧は、前記スイッチ信号がアサートされている間に前記電流がゼロになるのに対応する時間における電圧である
ことを特徴とする方法。
【請求項13】
請求項１２に記載の方法であって、前記スイッチ信号がアサートされている間に前記電流がゼロになるのに対応する時間の後、または、前記スイッチ信号のデアサートに対応する時間に、前記第１の適応遅延を所定の遅延だけ調整する
ことをさらに含むことを特徴とする方法。
【請求項14】
請求項１１に記載の方法であって、前記第１の適応遅延を調整することは、
前記第１の電圧が前記第１のターゲット値より小さいときに、前記第１の適応遅延を増加させ、
前記第１の電圧が前記第１のターゲット値より大きいときに、前記第１の適応遅延を減少させることを含む
ことを特徴とする方法。
【請求項15】
請求項１１に記載の方法であって、前記スイッチ信号のデアサートに応じて、
前記制御信号をデアサートし、
前記スイッチ信号のデアサート後、第２の適応遅延を待ち、
前記第２の適応遅延の経過に応答して、前記制御信号をアサートし、
前記制御信号に従って生成された電流がゼロになったことに応答して、前記制御信号をデアサートし、
前記電流を使用して生成された第２の電圧に応じて、前記第２の適応遅延を調整する
ことをさらに含む方法。
【請求項16】
請求項１５に記載の方法であって、前記第２の電圧は、前記スイッチ信号がデアサートされている間に前記電流がゼロになるのに対応する時間における電圧である
ことを特徴とする方法。
【請求項17】
請求項１２に記載の方法であって、前記スイッチ信号がデアサートされている間に前記電流がゼロになるのに対応する時間の後、または、前記スイッチ信号のアサートと対応する時間に、前記第２の適応遅延を所定の遅延だけ調整する
ことをさらに含むことを特徴とする方法。
【請求項18】
請求項１５に記載の方法であって、前記第２の適応遅延を調整することは、
前記第２の電圧が前記第２のターゲット値より小さいとき、前記第２の適応遅延を減少させ、
前記第２の電圧が前記第２のターゲット値より大きいとき、前記第２の適応遅延を増加させることを含む
ことを特徴とする方法。
【請求項19】
制御信号を駆動する回路であって、スイッチ信号に結合された第１の入力と、前記制御信号に結合された出力とを有する排他的論理和（XOR）ゲートと、
前記XORゲートの第２の入力に結合された出力を有するセット・リセット・フリップフロップ（SRFF）と、
前記制御信号に従って生成された電流がゼロになったことに応答して、前記セット・リセット・フリップフロップのリセット入力にパルスを供給するように構成されたゼロ検出回路と、
遅延回路と
を備え、
前記遅延回路は、
前記スイッチ信号のアサート後、第１の適応遅延の経過後に前記セット・リセット・フリップフロップのセット入力に第１のパルスを供給し、
前記電流によって生成される電圧に応じて、前記第１の適応遅延を調整するように構成される
ことを特徴とする回路。
【請求項20】
請求項１９に記載の回路であって、前記遅延回路はさらに
前記スイッチ信号のデアサート後、第２の適応遅延の経過後に前記セット・リセット・フリップフロップFのセット入力に第２のパルスを供給し、
前記電流によって生成される前記電圧に応じて、前記第２の適応遅延を調整するように構成される
ことを特徴とする回路。
【発明の詳細な説明】
【技術分野】
【0001】
多くのデバイスは、その制御入力に主として容量性負荷が存在する。 その例として、デジタル論理回路のMOSFETからパワーMOSFETに至るデバイスを含む、金属-酸化膜-半導体電界効果トランジスタ（MOSFET）のゲートが挙げられる。説明を簡単にするために、以下の説明は、制御入力がゲートであり、容量性負荷がゲートキャパシタンスを含むMOSFETの観点から行われる。
【0002】
MOSFETがオン状態とオフ状態を有するスイッチモードで動作する場合、オン状態とオフ状態の間、およびオフ状態とオン状態の間の遷移に必要な時間を最小化することによって、周波数とエネルギー効率の両方において最高の性能を達成することができる。MOSFETがオンかオフかは、ゲートキャパシタンスを横切るゲート電圧によって決まる。したがって、MOSFETのオフ／オンおよびオン／オフ遷移に必要な時間を最小化することは、ゲート電圧の立ち上がり時間trおよび立ち下がり時間tfを最小化することによって達成され得る。
【0003】
しかし、ゲートに関連する回路インダクタンスは、制御信号が減衰不足である場合にゲートキャパシタンスに供給される制御信号のリンギングにつながる可能性があり、MOSFETの損傷につながる可能性がある。一方、制御信号が過減衰されると、制御信号の立ち上がり時間trと立ち下がり時間tfが長くなる。過減衰でも減衰不足でもない回路は、臨界減衰回路と呼ばれる。
【0004】
臨界減衰は、制御信号の経路に出力抵抗を組み込むことによって達成することができる。しかし、臨界減衰を達成するために必要な出力抵抗の値は、他の要因の中でも特に負荷容量と回路内のインダクタンスに依存し、これらは両方とも製造上のばらつきと動作環境条件に基づいて変化する可能性がある。
【0005】
したがって、容量性負荷をスイッチングする制御信号のリンギングを防止しながら、関連するインダクタンスを有する容量性負荷をスイッチングする時間を最小化する回路および方法に対する必要性が存在し、この回路は、回路パラメータの変動および動作環境条件の変化に自動的に適応する。
【発明の概要】
【0006】
実施形態は、容量性負荷のスイッチングに関し、例えば、パワーMOSFETのゲートのスイッチングに関する。具体的には、実施形態は、容量性負荷に供給される制御信号の立ち上がりおよび立ち下がりを制御することによってリンギングを最小化することに関する。
【0007】
一実施形態では、制御信号を駆動するための回路は、ゼロ検出回路と、第１の適応遅延回路と、出力回路とを備える。ゼロ検出回路は、制御信号に従って生成された電流がゼロになることを示すゼロ検出信号を生成する。第１の適応遅延回路は、スイッチ信号を受信し、スイッチ信号のアサートから第１の適応遅延が経過したことを示す第１の遅延信号を生成し、第１のターゲット電圧および電流を用いて生成された出力電圧に応じて第１の適応遅延を調整する。出力回路は、スイッチ信号がアサートされると、スイッチ信号のアサートに応じて制御信号をアサートし、スイッチ信号のアサートから第１の適応遅延が経過したことを示す第１の遅延信号に応じて制御信号をデアサートし、電流がゼロになったことを示すゼロ検出信号に応じて制御信号を再アサートする。
【0008】
一実施形態では、出力信号を生成する方法は、スイッチ信号のアサートに応じて、制御信号をアサートすることと、スイッチ信号のアサート後に第１の適応遅延を待つことと、第１の適応遅延の経過に応じて制御信号をデアサートすることと、制御信号に応じて生成された電流がゼロになることに応答して制御信号をアサートすることとを含む。本方法は、電流を使用して生成された第１の電圧に従って第１の適応遅延を調整することをさらに含む。
【0009】
一実施形態では、制御信号を駆動するための回路は、排他的論理和（XOR）回路と、セット・リセット・フリップフロップ（SRFF）と、ゼロ検出回路と、遅延回路とを備える。排他的論理和回路（XORゲート）は、スイッチ信号に接続された第１入力と、SRFFの出力に接続された第２入力と、制御信号に接続された出力とを有する。ゼロ検出回路は、制御回路に従って生成された電流がゼロになったことに応答して、SRFFのリセット入力にパルスを供給する。遅延回路は、スイッチ信号のアサート後、SRFFのセット入力に第１の適応遅延で第１のパルスを供給し、電流によって生成される電圧に応じて第１の適応遅延を調整する。
【図面の簡単な説明】
【0010】
【詳細な説明】
【0011】
本願発明の実施形態は、オーバーシュートまたはアンダーシュートのない容量性負荷のロバストなスイッチングを可能にすることに関する。具体的には、実施形態では、制御信号の速い立ち上がり時間trおよび立ち下がり時間tfを提供しながら、制御信号のリンギングを防止するようにデバイスパラメータの変化に自動的に適応することができる。
【0012】
本開示は、パワーMOSFETなどのパワー半導体デバイスに関する場合がある。
【0013】
実施形態の詳細な説明は、添付の図とともに以下に提供される。本開示の範囲は、特許請求の範囲によってのみ限定され、多数の代替、変更および等価物を包含する。様々なプロセスのステップが所定の順序で示されているが、実施形態は、必ずしも列挙された順序で実行されることに限定されない。実施形態では、特定の操作を同時に行うことも、記載された順序以外の順序で行うことも、全く行わないこともできる。
【0014】
数多くの具体的な詳細が以下の説明に記載されている。これらの詳細は、具体例によって本開示の範囲の徹底的な理解を促進するために提供され、一実施形態では、これらの具体的な詳細の一部がなくても、特許請求の範囲に従って実施することができる。したがって、本開示の特定の実施形態は例示であり、排他的または限定的であることを意図するものではない。明瞭にする目的で、本開示に関連する技術分野で公知の技術的事項は、本開示が不必要に不明瞭にならないように詳細に説明されてはいない。
【0015】
本明細書で用いられる場合、信号は、論理真に対応する値、またはその信号によって制御されるデバイスもしくは回路のアクティブ状態もしくはオン状態に対応する値を有するときにアサートされ、論理偽に対応する値、またはその信号によって制御されるデバイスもしくは回路の非アクティブ状態もしくはオフ状態に対応する値を有するときにデアサートされる。信号のアサートとは、信号をデアサート状態からアサート状態に駆動する行為を指し、信号のデアサートとは、信号をアサート状態からデアサート状態に駆動する行為を指す。本明細書に示す例示的な実施形態では、アクティブハイ信号を使用しており、この場合、信号のアサートが、１または論理真に対応し得るハイ値（すなわち、立ち上がりエッジ）に信号を駆動することに対応し、信号のデアサートが、０または論理偽に対応し得るロー値（すなわち、立ち下がりエッジ）に信号を駆動する立ち下がりエッジに対応する。ただし、実施形態はこれに限定されず、他の実施形態では、信号の一部または全部が代わりにアクティブロー信号であってもよい。
【0016】
図１は、実施形態による回路100を示す。回路100は、Ｑセル論理回路102、ドライバ回路104、抵抗106、およびｎチャネルMOSFET108を含む。また、図１には、ドライバ104とMOSFET108との間の接続の寄生インダクタンスに対応するインターコネクトインダクタンスLPと、MOSFET108のゲートとソースとの間のゲートキャパシタンスに対応するゲートキャパシタンスCGとが示されている。
【0017】
Ｑセル論理回路102は、スイッチング信号SWを受信する。Ｑセル回路はまた、正負の電流センス信号ICSPおよびICSNと、ゲートキャパシタンス電圧VCとを受信することができる。Ｑセル回路は、以下に説明するように、スイッチ信号SW、電流センス信号ICSPおよびICSNを使用して決定されるMOSFET108のゲートへの電流、およびキャパシタンス電圧VCを使用して決定されるタイミングパラメータに従って、Ｑセル信号VQCを生成する。
【0018】
ドライバ回路104は、Ｑセル信号VQCに従ってゲートドライバ出力VGDを生成する。実施形態では、ゲートドライバ回路104は、電流バッファリング、出力インピーダンス整合、電圧変換などを提供することができる。
【0019】
図１の回路100はドライバ回路104を含むが、実施形態はこれに限定されず、他の実施形態では、ドライバ回路104は存在せず、Ｑセル論理回路102がMOSFET108のゲートを駆動する。さらに、実施形態は、図１のｎチャネルMOSFET108のようなデバイスの駆動に限定されず、代わりにｐチャネルMOSFET、絶縁ゲート型バイポーラトランジスタ（IGBT）などを駆動してもよい。
【0020】
抵抗器106は、ゲートドライバ出力VGDのダンピングを提供するように動作する。一実施形態では、抵抗器106は別個の部品ではなく、ドライバ回路104の出力抵抗を表す。
【0021】
抵抗106の値を決定するために使用されるパラメータは、ドライバ回路104の出力インピーダンス、抵抗106を介してドライバ回路104をMOSFET108に結合する接続のインターコネクトインダクタンスLP、およびMOSFET108のゲートキャパシタンスCGを含むことができる。パラメータは、予想される動作温度などの予想される動作環境に対して推定されることがある。
【0022】
実施形態では、抵抗106は、ゲートドライバ出力VGDを臨界的に減衰させるために、推定された回路パラメータおよび動作条件に従って選択された値を有する。例えば、抵抗106の抵抗Rは、次式に等しいことがある。
ここで、LPはインターコネクトインダクタンスLPの推定インダクタンスであり、CGはゲートキャパシタンスCGの推定キャパシタンスである。例えば、Cが４００ピコファラッドであり、Lが１ナノヘンリーであるとき、Rは３．１オームであってもよい。Ｑセル回路102がリンギングを防止するために使用される別の実施形態では、抵抗器106は、ゲートドライバ出力VGDを減衰不足にするように選択された値を有する。すなわち、抵抗器106の抵抗Rは、数式１によって示される抵抗よりも実質的に小さくてもよい。例えば、上記のキャパシタンスおよびインダクタンス値を考慮すると、抵抗器106の抵抗は、２オームであってもよい。しかし、実施形態では、上記の例で使用した抵抗値に限定されない。
【数1】
【0023】
さらに、図１の回路100は単一の容量性負荷（単一のMOSFET108）のみを駆動するが、実施形態ではこれに限定されず、並列接続された複数の容量性負荷を駆動してもよい。
【0024】
図２Ａは、Ｑセル回路102がない場合、すなわち、スイッチ信号SWがドライバ回路104の入力に直接接続された場合の、図１に示されるような回路の動作を示す。図２Ａは、図２Ｂとの対比を提供することによって、本開示の実施形態の利点を示すために提供される。図２Ａは、ドライバ回路104のようなドライバ回路の出力電圧VGD、MOSFET108のゲートキャパシタンスCGのような負荷容量を横切るキャパシタンス電圧VC、負荷容量に流れるキャパシタンス電流IC、および抵抗106のような出力抵抗を横切る電圧降下VRを示す。
【0025】
図２Ａでは、抵抗106、インターコネクトインダクタンスLP、およびゲートキャパシタンスCGを備える回路は、減衰不足であると仮定されている。その結果、ゲートドライバ出力VGDがローからハイに遷移するとき、ω／２πに等しい周波数fでリンギングが発生する。
リンギングの振幅は指数関数的な率ｅ－ｔ／αで減衰し、ここでα＝Ｒ／２Ｌである。
【数2】
【0026】
図２Ａに見られるように、ゲートドライバ出力VGDのローからハイへの遷移に応答して発生するリンギングは、ゲートキャパシタンス電圧VCをゲートドライバ出力VGDの最大電圧値VDDよりも上昇させる。さらに、リンギングによって、抵抗106を横切る電圧降下VRがゼロでない期間がさらに発生し、これらの期間中、電力が抵抗106の熱として放散される。
【0027】
同様の影響は、ゲートドライバ出力VGDのハイからローへの遷移に応答して生じる。ゲートドライバ出力VGDのハイからローへの遷移に応答して発生するリンギングは、ゲートキャパシタンス電圧VCをゼロ以下に低下させる、すなわち負にする。さらに、リンギングによって、抵抗106を横切る電圧降下VRがゼロでない期間がさらに発生し、これらの期間中、電力が抵抗106の熱として放散される。
【0028】
ゲートキャパシタンス電圧VCが最大電圧値VDDを上回り、ゼロを下回ることは、回路100に有害な影響を及ぼす可能性がある。さらに、抵抗器106において熱として放散されるパワーは、エネルギーを浪費するだけでなく、回路100から熱を除去するための追加の手段を講じる必要があり、回路100を採用するデバイスのコスト、複雑さ、サイズ、またはそれらの組み合わせを増大させる可能性がある。
【0029】
図２Ｂは、図１に示す回路100の動作を示す。図２Ｂは、スイッチ信号SW、Ｑセル論理回路102によって出力されるＱセル信号VQC、MOSFET108のゲートキャパシタンスCGを横切るキャパシタンス電圧VC、ゲートキャパシタンスCGに流れるキャパシタンス電流IC、および抵抗106を横切る電圧降下VRを示す。
【0030】
図２Ｂにおいて、スイッチ信号SWは、クロック周期Tclkと、各クロック周期内のアサート（ハイ）期間Tclkhとを有する２値信号である。
【0031】
第１のクロック周期の開始時の０番目の時点t0において、スイッチ信号SWはローからハイに遷移する。これに応答して、Ｑセル論理回路102は、Ｑセル信号VQCをアサートし、これにより、ドライバ回路104は、伝搬遅延時間後に、ゲートドライバ出力VGDをアサートする。これにより、抵抗106を介してキャパシタンス電流ICが供給され、キャパシタンス電圧VCが上昇し、インターコネクトインダクタンスLPの磁場にエネルギーが蓄積され、抵抗106を横切る電圧降下VRが発生する。
【0032】
第０の時点t0の後に第１の適応遅延が発生する第１の時点t1において、Ｑセル論理回路102は、Ｑセル信号VQCをデアサートする。これにより、ドライバ回路104は、伝搬遅延時間後に、ゲートドライバ出力VGDをデアサートする。ゲートドライバ出力VGDのデアサートに応じて、インターコネクトインダクタンスLPの磁場に蓄積されたエネルギーが放電し、それによってキャパシタンス電流ICがゲートキャパシタンスCGに供給され続け、キャパシタンス電圧VCが上昇し続け、抵抗106を横切る電圧降下VRが生じる。
【0033】
第２の時点t2は、インターコネクトインダクタンスLPの磁場に蓄積されたエネルギーが完全に放電され、キャパシタンス電流ICがゼロになることに対応する。Ｑセル論理回路102は、キャパシタンス電流ICがゼロになったことを検出し（例えば、抵抗106を横切る電圧降下VRがゼロになったことを検出することによって）、これに応答してＱセル信号VQCを再アサートし、これにより、ドライバ回路104は、伝搬遅延時間後に、ゲートドライバ出力VGDを再アサートする。一実施形態では、キャパシタンス電流ICがゼロになることを検出することは、キャパシタンス電流ICのゼロクロスを検出することによって行うことができる。別の実施形態では、キャパシタンス電流ICがゼロになることを検出することは、キャパシタンス電流ICの大きさがゼロ検出閾値未満であることを検出することによって実行され得る。
【0034】
第２の時点t2においてキャパシタンス電圧VCがゲートドライバ出力VGDの最大電圧値VDDに等しい場合、ゲートドライバ出力VGDがアサートされてもキャパシタンス電流ICはゼロのままである。しかしながら、第２の時点t2において容量電圧VCが最大電圧値VDD未満または最大電圧値VDDより大きい場合、Ｑセル論理回路102は、第１の時点t1が第０の時点t0（すなわち、Ｑセル論理回路102がスイッチ信号SWのアサートに応じてＱセル信号VQCを最初にアサートする時点）の後にどれだけ早く続くかを決定する第１の適応遅延を調整する。
【0035】
一実施形態では、Ｑセル論理回路102は、容量電圧VCが第２の時点t2において最大電圧値VDDよりも大きい場合に第１の適応遅延時間を短くし、容量電圧VCが第２の時点t2において最大電圧値VDDよりも小さい場合に第１の適応遅延時間を長くすることができる。その結果、第１の適応遅延時間は、キャパシタンス電圧VCが、キャパシタンス電流ICがゼロになることに対応する第２の時点t2において最大電圧値VDDに到達する値に収束し得る。
【0036】
第１のクロック期間内の第３の時点t3において、スイッチ信号SWがハイからローに遷移する。これに応答して、Ｑセル論理回路102は、Ｑセル信号VQCをデアサートし、これにより、ドライバ回路104は、伝搬遅延時間後に、ゲートドライバ出力VGDをデアサートする。これにより、キャパシタンス電流ICが抵抗106を介して流出され、キャパシタンス電圧VCが低下し、エネルギーがインターコネクトインダクタンスLPの磁場に蓄積され、抵抗106を横切る電圧降下VRが生じる。
【0037】
第３の時点t3の後に第２の適応遅延が発生する第４の時点t4において、Ｑセル論理回路102は、Ｑセル信号VQCをアサートする。これにより、ドライバ回路104は、伝搬遅延時間後に、ゲートドライバ出力VGDをアサートする。ゲートドライバ出力VGDのアサートに応じて、インターコネクトインダクタンスLPの磁場に蓄積されたエネルギーが放電し、それによってキャパシタンス電流ICがゲートキャパシタンスCGから流出し続け、キャパシタンス電圧VCが減少し続け、抵抗106を横切る電圧降下VRが生じる。
【0038】
第５の時点t5は、インターコネクトインダクタンスLPの磁場に蓄積されたエネルギーが完全に放電され、キャパシタンス電流ICがゼロになることに対応する。Ｑセル論理回路102は、キャパシタンス電流ICがゼロになったことを検出し（例えば、抵抗106を横切る電圧降下VRがゼロになったことを検出することによって）、これに応答して、Ｑセル信号VQCを再びデアサートし、これにより、ドライバ回路104は、伝搬遅延時間後に、ゲートドライバ出力VGDを再びデアサートする。
【0039】
第５の時点t5においてキャパシタンス電圧VCがゼロに等しい場合、ゲートドライバ出力VGDが再びデアサートされるとき、キャパシタンス電流ICはゼロのままである。しかしながら、第５の時点t5において容量電圧VCがゼロ未満またはゼロより大きい場合、Ｑセル論理回路102は、第３の時点t3の後に第４の時点t4がどのくらい早く続くか（すなわち、スイッチ信号SWのデアサートに応答してＱセル論理回路102が最初にＱセル信号VQCをデアサートする時点）を決定する第２の適応遅延を調整する。
【0040】
実施形態では、Ｑセル論理回路102は、第５の時点t5において容量電圧VCがゼロより大きい場合に第２の適応遅延時間を増加させ、第５の時点t5において容量電圧VCがゼロより小さい場合に第２の適応遅延時間を減少させることができる。その結果、第２の適応遅延時間は、キャパシタンス電流ICがゼロになることに対応する第５の時点t5においてキャパシタンス電圧VCがゼロになる値に収束し得る。
【0041】
第１および第２の適応遅延時間が上記のように収束した場合、第２の時点t2後または第５の時点t5後には、インターコネクトインダクタンスLPにはエネルギーが存在しない。その結果、容量電圧VCは、その時点で、ゲートドライバ出力VGDに等しいので、抵抗106、インターコネクトインダクタンスLP、およびゲートキャパシタンスCGを備える回路には電流を発生させるものがなく、したがってリンギングが発生しない。リンギングが発生しないと、リンギングの有害な影響（エネルギーの浪費や信号ノイズの増加など）がなくなる。
【0042】
図３は、実施形態に係るＱセル論理回路302を含む回路300を示す。回路300はまた、ドライバ回路304、抵抗器306、インターコネクトインダクタンスLP、およびゲートキャパシタンスCGを含む。図３のドライバ回路304、抵抗器306、インターコネクトインダクタンスLP、および負荷容量CGは、図１のドライバ回路104、抵抗器106、インターコネクトインダクタンスLP、およびゲートキャパシタンスCGに対応し、したがってその説明は簡潔にするために省略される。実施形態では、ドライバ回路304および抵抗器306はなくてもよく、Ｑセル論理回路302は、インターコネクトインダクタンスLPを介してゲートキャパシタンスCGを駆動してもよいが、実施形態はこれに限定されない。
【0043】
Ｑセル論理回路302は、正適応遅延回路310、負適応遅延回路312、ORゲート314、パルス発生器316、セット・リセット・フリップフロップ（SRFF）318、排他的論理和（XOR）ゲート320、ゼロ検出回路322、サンプル・アンド・ホールド（S/H）回路324、正レベル比較器326、および負レベル比較器328を含む。
【0044】
Ｑセル論理回路302は、ゲートキャパシタンスCGのキャパシタンス電圧VCを制御するためのスイッチ信号SWと、ゲートキャパシタンスCGに流れるキャパシタンス電流ICを測定するために使用され得る正電流センス信号ICSPおよび負電流センス信号ICSNと、ゲートキャパシタンスCG上の電圧に対応するキャパシタンス電圧VCとを受信する。Ｑセル論理回路302は、望ましくないリンギングを発生させることなくゲートキャパシタンスCGを駆動するために使用され得るＱセル信号VQCを生成する。
【0045】
正適応遅延回路310は、スイッチ信号SWの正の遷移（すなわち、アサート）に応答して、正遅延信号Pt＋を生成する。正方向遅延信号Pt＋は、図１、図２Ａ、および図２Ｂに関して説明した第１の適応遅延に対応し得る正方向遅延τ＋に等しいアサート持続時間を有する。正適応遅延回路310は、正フィードバック信号FB＋に従って正遅延τ＋の値を調整する。
【0046】
正遅延τ＋の初期値は、次式に従って決定することができる。
ここで、LEはインターコネクトインダクタンスLPの推定インダクタンスであり、CEは想定される動作条件におけるゲートキャパシタンスCGの推定キャパシタンスである。例えば、推定キャパシタンスCEが４００ピコファラッド、推定インダクタンスLEが４００ピコヘンリーである場合、正方向遅延τ＋の初期値は６２０ピコ秒となる。正遅延τ＋の値は、L、C、および抵抗106の抵抗Rの実際値と推定値との間の差異、ならびに、例えば、経年変化、温度、オフセット、遅延、またはパッケージストレスに起因して生じる可能性のあるこれらのパラメータの値の差異に対応するために、サイクルごとに調整することができる。一実施形態では、正遅延τ＋の値は、１００ピコ秒から１００ナノ秒の範囲内で変化し得るが、実施形態はこれに限定されない。
【数3】
【0047】
負適応遅延回路312は、スイッチ信号SWの負の遷移（すなわち、デアサート）に応答して、負遅延信号Pt－を生成する。負遅延信号Pt－は、負遅延τ－に等しいアサート持続時間を有し、これは、図１、図２Ａ、および図２Ｂに関して説明した第２の適応遅延に対応し得る。負適応遅延回路312は、負フィードバック信号FB-に従って負遅延τ－の値を調整する。
【0048】
負遅延τ－の初期値は、次式に従って決定することができる。
負遅延τ－の値は、L、C、および抵抗器106の抵抗値Rの実際値と推定値との間の差異、ならびに、例えば、経年変化、温度、オフセット、遅延、またはパッケージストレスに起因して生じる可能性のあるこれらのパラメータの値の差異に対応するために、サイクルごとに調整することができる。一実施形態では、負遅延τ－の値は、１００ピコ秒から１００ナノ秒の範囲内で変化し得るが、実施形態はこれに限定されない。
【数4】
【0049】
実施形態では、正方向遅延信号Pt＋はスイッチ信号SWのアサート（立ち上がりエッジ）に応答してアサートされ、負方向遅延信号Pt－はスイッチ信号SWのデアサート（立ち下がりエッジ）に応答してアサートされ、正方向遅延τ＋および負方向遅延τ－はスイッチ信号SWのクロックサイクルの半分よりも実質的に小さいので、正方向遅延信号Pt＋および負方向遅延信号Pt－はそれぞれ、他方がデアサート状態のときにのみアサートされる。
【0050】
ORゲート314は、正遅延信号Pt＋、負遅延信号Pt－、またはその両方がアサートされる時にアサートされる信号を生成し、そうでない時はデアサートされる信号を生成するように動作する。パルス発生器316は、ORゲート314によって生成された信号のデアサートに応答して短パルスを生成する。その結果、パルス発生器316は、正遅延信号Pt＋または負遅延信号Pt－のいずれかがデアサートされることに応答して短パルスを発生する。短パルスの持続時間は、SRFF318を設定するのに十分な長さを保証するように選択される。
【0051】
SRFF318は、セット入力（S）でパルス発生器316の出力を受信し、リセット入力（R）でゼロ検出信号ZDを受信する。その結果、SRFF318の出力Qは、正遅延信号Pt＋または負遅延信号Pt－がデアサートされることに応答してアサートされ、SRFF318の出力Qは、ゼロ検出信号ZDがアサートされることに応答してデアサートされる。
【0052】
XORゲート320は、SRFF318の出力Qがデアサートされるときにスイッチ信号SWを出力し、SRFF318の出力Qがアサートされるときにスイッチ信号SWを反転することによって、Ｑセル信号VQCを生成する。
【0053】
ゼロ検出回路322は、ゲートキャパシタンスCGに供給される、またはゲートキャパシタンスCGから吸収されるキャパシタンス電流ICがゼロになる、またはゼロを通過するたびに、ゼロ検出信号ZDにパルスを生成する。図３の実施形態では、ゼロ検出回路322は、正電流センス信号ICSPおよび負電流センス信号ICSNを用いて測定される抵抗器306を横切る電圧降下VRがゼロボルトに等しいか、またはゼロを通過したときに、キャパシタンス電流ICがゼロに等しいか、またはゼロを通過したと判定するが、実施形態はこれに限定されない。ゼロ検出信号ZDで生成されるパルスは、SRFF318をリセットし、S/H回路324が容量電圧VCを正確にサンプリングするのに十分な長さである。
【0054】
S/H回路324は、ゼロ検出信号ZDが、ゲートキャパシタンスCGに供給された又はゲートキャパシタンスCGから吸収されたキャパシタンス電流ICがゼロになった又はゼロを通過したことを示した直後の時点でキャパシタンス電圧VCをサンプリングし、次にゼロ検出信号ZDが、ゲートキャパシタンスCGに供給された又はゲートキャパシタンスCGから吸収されたキャパシタンス電流ICがゼロになった又はゼロを通過したことを示すまで、サンプリングされた電圧値を保持する。
【0055】
正レベル比較器326は、S/H回路324によって出力されたサンプリングされたキャパシタンス電圧VCを、ゲートドライバ出力VGDの最大電圧値VDDと比較する。正レベル比較器326は、サンプリングされた容量電圧VCが最大電圧値VDDより大きいとき、正フィードバック信号FB＋をアサートする。
【0056】
正適応遅延回路310は、スイッチ信号SWのクロックサイクル中の正フィードバックサンプリング時間に正フィードバック信号FB＋がアサートされることに応答して正遅延τ＋を減少させ、正フィードバックサンプリング時間に正フィードバック信号FB＋がデアサートされることに応答して正遅延τ＋を増加させることができる。実施形態では、正フィードバックサンプリング時間は、スイッチ信号SWのデアサート（すなわち、立ち下がりエッジ）の時間に対応し得る。別の実施形態では、正フィードバックサンプリング時間は、ゼロ検出信号ZDのパルス後の所定の遅延に対応してもよい。
【0057】
負レベル比較器328は、S/H回路324によって出力されたサンプリングされた容量電圧VCを０Ｖと比較する。負レベル比較器328は、サンプリングされた容量電圧VCが０Ｖより大きいとき、負フィードバック信号FB－をアサートする。
【0058】
負適応遅延回路312は、負フィードバック信号FB－がスイッチ信号SWのクロックサイクル中の負フィードバックサンプリング時間でアサートされることに応答して負遅延τ－を増加させ、負フィードバック信号FB－が負フィードバックサンプリング時間でデアサートされることに応答して負遅延τ－を減少させることができる。一実施形態では、負フィードバックサンプリング時間は、スイッチ信号SWのアサート時間（すなわち、立ち上がりエッジ）に対応し得る。別の実施形態では、負フィードバックサンプリング時間は、ゼロ検出信号ZDのパルス後の所定の遅延に対応することができる。
【0059】
図４は、実施形態による図３の回路300の動作を示す。図４には、スイッチ信号SW、Ｑセル信号VQC、キャパシタンス電圧VC、キャパシタンス電流IC、インターコネクトインダクタンスLPを横切るインダクタ電圧VL、抵抗306を横切る電圧降下VR、正遅延信号Pt＋、負遅延信号Pt－、ゼロ検出信号ZD、およびSRFF318の出力Qが示されている。
【0060】
第０の時点t0において、スイッチ信号SWがアサートされる。SRFF318の出力Qはデアサートされるので、Ｑセル論理回路302は、スイッチ信号SWがアサートされたことに応答してＱセル信号VQCをアサートし、ドライバ回路304の出力は最大電圧値VDDに駆動され、キャパシタンス電流ICがゲートキャパシタンスCGに流れ込み、キャパシタンス電圧VCが上昇する。ドライバ回路304からゲートキャパシタンスCGにキャパシタンス電流ICが流れることにより、インダクタ電圧VLと電圧降下VRが発生する。電圧降下VRはキャパシタンス電流ICに比例する。インダクタ電圧VLは、当初はドライバ回路304の出力電圧に等しいが、インターコネクトインダクタンスLPの磁場が強まるにつれて低下する。
【0061】
また、スイッチ信号SWが第０の時点t0でアサートされることに応答して、正適応遅延回路310は、正遅延信号Pt＋上の正遅延τ＋の電流値に対応する持続時間を有するパルスを生成する。
【0062】
第１の時点t1において、正側遅延信号Pt＋のパルスが終了し、これに応答してSRFF318の出力Qがハイレベルになり、Ｑセル信号VQCがローレベルになり、ドライバ回路304がその出力をローレベルに駆動する。
【0063】
ドライバ回路304の出力がローレベルに駆動されることにより、インターコネクトインダクタンスLPがその磁場に蓄積されたエネルギーを放出し、キャパシタンス電流ICが流れ続け、キャパシタンス電圧VCが上昇し続けるにつれて、インダクタンス電圧VLが負になる。インターコネクトインダクタンスLPの磁場が減少すると、キャパシタンス電流ICも減少する。
【0064】
第２の時点t2において、インターコネクトインダクタンスLPの磁場はゼロになり、その結果、キャパシタンス電流ICはゼロになる。キャパシタンス電流ICがゼロであるため、抵抗器306を横切る電圧降下VRもゼロである。これにより、ゼロ検出回路322は、ゼロ検出信号ZDにパルスを出力する。
【0065】
ゼロ検出信号ZDのパルスに応答して、SRFF318の出力Qがデアサートされ、Ｑセル信号VQCがアサートされ、これによりドライバ回路304の出力が最大電圧値VDDに駆動される。
【0066】
このときキャパシタンス電圧VCが最大電圧値VDDにあれば、ドライバ回路403からゲートキャパシタンスCGには電流が流れないので、キャパシタンス電流IC、電圧降下VR、およびインダクタ電圧VLはすべてゼロのままである。このとき、キャパシタンス電圧VCが最大電圧値VDDに等しくなければ、キャパシタンス電圧VCが最大電圧値VDDに等しくなるまで、ゲートキャパシタンスCGに電流が流れるか、ゲートキャパシタンスCGから電流が流れる。Ｑセル論理回路302は、スイッチ信号SWがアサートされている間にインターコネクトインダクタンスLPの磁場がゼロになると、容量電圧VCが最大電圧値VDDになるように正遅延τ＋を調整するように動作する。
【0067】
また、ゼロ検出信号ZDのパルスに応答して、S/H回路324は、容量電圧VCの値をサンプリングして保持する。正レベル比較器326は、容量電圧VCが最大電圧値VDDより大きい場合に正フィードバック信号FB＋をアサートし、そうでない場合に正フィードバック信号FB＋をデアサートすることにより、正フィードバック信号FB＋を生成する。したがって、第２の時点t2に続くゼロ検出信号ZD上のパルスの終了時に始まり、第５の時点t5におけるゼロ検出信号ZD上の次のパルスで終了する時間の間、S/H回路324の出力は、第２の時点t2における容量電圧VCの値に対応し、第２の時点t2において容量電圧VCが最大電圧値VDDよりも高かった場合に正フィードバック信号FB＋がアサートされる。
【0068】
第３の時点t3において、スイッチ信号SWはデアサートされる。出力Qがデアサートされるので、Ｑセル論理回路302は、スイッチ信号SWがデアサートされたことに応答してＱセル信号VQCをデアサートし、ドライバ回路304の出力がゼロボルトに駆動され、キャパシタンス電流ICがゲートキャパシタンスCGから流れ、キャパシタンス電圧VCが低下する。ゲートキャパシタンスCGからドライバ回路304にキャパシタンス電流ICが流れることにより、インダクタ電圧VLと電圧降下VRが発生する。電圧降下VRはキャパシタンス電流ICに比例する。インダクタ電圧VLは、当初、キャパシタンス電圧VCの負の値に等しいが、インターコネクトインダクタンスLPの磁場が強くなるにつれて、インダクタ電圧VLの大きさは減少する。
【0069】
また、第３の時点t3でスイッチ信号SWがデアサートされることに応答して、負適応遅延回路312は、負遅延信号Pt－上の負遅延τ－の電流値に対応する持続時間を有するパルスを生成する。
【0070】
実施形態では、また、スイッチ信号SWが第３の時点t3でデアサートされることに応答して、正適応遅延回路310は、正フィードバック信号FB＋に従って正遅延τ＋の値を調整することができる。正フィードバック信号FB＋がアサートされると、インターコネクトインダクタンスLPの磁場がゼロになった時点で、容量電圧VCが所望の値よりも高い値を有していた可能性があることを示し、正適応遅延回路310は、正遅延τ＋の値を減少させることができる。正フィードバック信号FB＋がデアサートされると、インターコネクトインダクタンスLPの磁場がゼロになった時点で容量電圧VCが所望の値よりも低い値を有していた可能性があることを示し、正適応遅延回路310は正遅延τ＋の値を増加させることができる。正遅延τ＋の新しい値は、図４において、τ＋’として示されている。
【0071】
第４の時点t4で、負遅延信号Pt－のパルスが終了し、これに応答してSRFF318の出力Qがハイになり、Ｑセル信号VQCがハイになり、ドライバ回路304がその出力を最大電圧値VDDに駆動する。
【0072】
ドライバ回路304の出力が最大電圧値VDDに駆動されることにより、インターコネクトインダクタンスLPがその磁場に蓄積されたエネルギーを放出し、キャパシタンス電流ICがゲートキャパシタンスCGから流れ続け、キャパシタンス電圧VCが減少し続けるので、インダクタンス電圧VLが正になる。インターコネクトインダクタンスLPの磁場の大きさが減少すると、キャパシタンス電流ICの大きさも減少する。
【0073】
第５の時点t5において、インターコネクトインダクタンスLPの磁場はゼロになり、その結果、キャパシタンス電流ICはゼロになる。キャパシタンス電流ICがゼロであるので、抵抗器306を横切る電圧降下VRもゼロである。これにより、ゼロ検出回路322は、ゼロ検出信号ZDにパルスを出力する。
【0074】
ゼロ検出信号ZD上のパルスに応答して、SRFF318の出力Qがデアサートされ、Ｑセル信号VQCがデアサートされ、これによりドライバ回路304の出力がゼロボルトに駆動される。
【0075】
このときキャパシタンス電圧VCがゼロであれば、ドライバ回路403とゲートキャパシタンスCGとの間に電流は流れないので、キャパシタンス電流IC、電圧降下VR、およびインダクタ電圧VLはすべてゼロのままである。このとき、キャパシタンス電圧VCが最大電圧値VDDに等しくなければ、キャパシタンス電圧VCがゼロになるまで、ゲートキャパシタンスCGに電流が流れるか、ゲートキャパシタンスCGから電流が流れる。Ｑセル論理回路302は、スイッチ信号SWがデアサートされている間にインターコネクトインダクタンスLPの磁場がゼロになると、容量電圧VCがゼロになるように負遅延τ－を調整するように動作する。
【0076】
また、ゼロ検出信号ZDのパルスに応答して、S/H回路324は、容量電圧VCの値をサンプリングして保持する。負レベル比較器328は、容量電圧VCがゼロより大きいとき負フィードバック信号FB－をアサートし、そうでないとき負フィードバック信号FB－をデアサートすることにより、負フィードバック信号FB－を生成する。したがって、第５の時点t5に続くゼロ検出信号ZD上のパルスの終了時に始まり、ゼロ検出信号ZD上の次のパルス（スイッチ信号SWの次の周期で発生する）で終了する時間の間、S/H回路324の出力は第２の時点t2におけるキャパシタンス電圧VCの値に対応し、第５の時点t5においてキャパシタンス電圧VCがゼロより大きかった場合、負フィードバック信号FB－がアサートされる。
【0077】
一実施形態では、スイッチ信号SWが２つめの第０の時点t0’（すなわち、スイッチ信号SWの第2のサイクルの開始時）にアサートされることに応答して、負適応遅延回路312は、負フィードバック信号FB－に従って負遅延τ－の値を調整することができる。負フィードバック信号FB－がアサートされ、インターコネクトインダクタンスLPの磁場がゼロになった最後の時点において、容量電圧VCが所望の値よりも高い値を有していた可能性があることを示す場合、負適応遅延回路312は、負遅延τ－の値を増加させることができる。負フィードバック信号FB－がデアサートされ、インターコネクトインダクタンスLPの磁場がゼロになった最後の時点において、容量電圧VCが所望の値よりも低い値を有していた可能性があることを示す場合、負適応遅延回路312は、負遅延τ－の値を減少させることができる。
【0078】
したがって、Ｑセル論理回路302は、スイッチ信号SWの立ち上がりエッジの後、インターコネクトインダクタンスLPに蓄積されたエネルギーがゼロになる時点に容量電圧VCが所望の高レベルになるように正遅延τ＋を連続的に調整し、スイッチ信号SWの立ち下がりエッジの後、インターコネクトインダクタンスLPに蓄積されたエネルギーがゼロになる時点に容量電圧VCが所望の低レベルになるように負遅延τ－を調整する。インターコネクトインダクタンスLPに蓄積されたエネルギーがないため、容量電圧VCのリンギングが防止される。
【0079】
図５は、実施形態に係る図３のゼロ検出回路332で使用され得るゼロ検出回路522を示す。ゼロ検出回路522は、比較器502、伝搬遅延を有するバッファ504、およびXORゲート506を含む。示された一実施形態では、比較器502はヒステリシスを組み込んでいるが、実施形態はこれに限定されない。
【0080】
比較器502は、正電流センス信号ICSPおよび負電流センス信号ICSNを受信する。正電流センス信号ICSPおよび負電流センス信号ICSNは、キャパシタンス電流ICに対応する電圧差を有することができる。比較器502の出力は、正電流センス信号ICSPの電圧が負電流センス信号ICSNの電圧より大きい場合にアサートされ、そうでない場合はデアサートされる。
【0081】
バッファ504およびXORゲート506は、比較器502の出力の各ハイからローへの遷移またはローからハイへの遷移に応答して、（バッファ504の伝搬遅延に対応する持続時間を有する）短パルスを生成するように動作する。その結果、ゼロ検出回路522は、キャパシタンス電流ICがゼロを通過するたびにパルスを生成する。
【0082】
図６Ａは、実施形態に係る図３の正適応遅延回路310で使用され得る正適応遅延回路610を示す。正適応遅延回路610は、プログラマブルパルス発生器620、アップ／ダウン（U/D）カウンタ622、およびインバータ628を含む。正適応遅延回路610は、スイッチ信号SWおよび正フィードバック信号FB＋を受信し、正遅延信号Pt＋を生成する。
【0083】
インバータ628は正フィードバック信号FB＋を受信し、その反転バージョンをU/Dカウンタ622のU/D入力に供給する。したがって、U/Dカウンタ622はクロックされると、正フィードバック信号FB＋がデアサートされるとカウントアップし、正フィードバック信号FB＋がアサートされるとカウントダウンする。
【0084】
U/Dカウンタ622は、スイッチ信号SWの立ち下がりエッジに応答してカウントし、正フィードバック信号FB＋がデアサートされるとカウントアップし、正フィードバック信号FB＋がアサートされるとカウントダウンして、ｎビットの正遅延カウントQP[n:1]を生成する。一実施形態では、ｎは６以上であってもよいが、実施形態ではこれに限定されない。実施形態では、U/Dカウンタ622は、初期正カウント値を受信して正遅延カウントQPにロードする回路を含むことができる。
【0085】
プログラマブルパルス発生器620は、スイッチ信号SWの立ち上がりエッジに応答して、正遅延カウントQPに対応する持続時間だけ正遅延信号Pt＋をアサートし、その持続時間の経過に応答して正遅延信号Pt＋をデアサートする。
【0086】
図６Ｂは、実施形態における図３の負適応遅延回路312で使用され得る負適応遅延回路612を示す。負適応遅延回路612は、プログラマブルパルス発生器630、アップ／ダウン（U/D）カウンタ632、およびインバータ638を含む。負適応遅延回路612は、スイッチ信号SWおよび負フィードバック信号FB－を受信し、負遅延信号Pt－を生成する。
【0087】
インバータ638は、スイッチ信号SWを受信し、その反転バージョンをプログラマブルパルス発生器630のトリガ入力およびU/Dカウンタ632のクロック入力に供給する。したがって、プログラマブルパルス発生器630はスイッチ信号SWの立ち下がりエッジに応答してパルスを発生し、U/Dカウンタ622はスイッチ信号SWの立ち上がりエッジに応答してカウントする。
【0088】
U/Dカウンタ632は、スイッチ信号SWの立ち上がりエッジに応答してカウントし、負フィードバック信号FB－がアサートされるとカウントアップし、負フィードバック信号FB－がデアサートされるとカウントダウンして、ｎビットの負遅延カウントQN［n:1］を生成する。一実施形態では、ｎは６以上であってもよいが、実施形態ではこれに限定されない。実施形態では、U/Dカウンタ632は、初期負カウント値を受信して負遅延カウントQNにロードする回路を含むことができる。
【0089】
プログラマブルパルス発生器630は、スイッチ信号SWの立ち下がりエッジに応答して、負遅延カウントQNに対応する持続時間の間、負遅延信号Pt－をアサートし、その持続時間の経過に応答して、負遅延信号Pt－をデアサートする。
【0090】
図７Ａは、実施形態における、図３の正適応遅延回路310で使用され得る正適応遅延回路710を示す。正適応遅延回路710は、プログラマブルパルス発生器720と、アップ／ダウン（U/D）カウンタ722と、ANDゲート724と、固定パルス発生器726と、インバータ728とを含む。正適応遅延回路710は、スイッチ信号SW、ゼロ検出信号ZD、および正フィードバック信号FB＋を受信し、正遅延信号Pt＋を生成する。
【0091】
インバータ728は正フィードバック信号FB＋を受信し、その反転バージョンをU/Dカウンタ722のU/D入力に供給する。したがって、U/Dカウンタ722は、クロックされると、正フィードバック信号FB＋がデアサートされるとカウントアップし、正フィードバック信号FB＋がアサートされるとカウントダウンする。
【0092】
固定パルス発生器726は、ゼロ検出信号ZDの立ち下がりエッジに応答して、所定の持続時間を有するパルスを生成する。所定の持続時間は、図３のS/H回路324の整定時間と図３の正レベル比較器326の伝搬時間との和に対応し得る。
【0093】
スイッチ信号SWがアサートされると、ANDゲート724は、固定パルス発生器726の出力に応じたパルスを出力する。したがって、ANDゲートの出力は、スイッチ信号SWがアサートされている間に固定パルス発生器726が立ち下がりエッジを有する場合にのみ、立ち下がりエッジを有する。
【0094】
U/Dカウンタ722は、ANDゲート724の出力の立ち下がりエッジに応答してカウントし、正フィードバック信号FB＋がデアサートされるとカウントアップし、正フィードバック信号FB＋がアサートされるとカウントダウンして、ｎビットの正遅延カウントQP[n:1]を生成する。したがって、U/Dカウンタ722は、スイッチ信号SWがアサートされている期間中のキャパシタンス電圧VCのサンプリングから所定時間後に、正遅延カウントQPの値を更新する。 実施形態では、U/Dカウンタ722は、初期正カウント値を受信して正遅延カウントQPにロードする回路を含み得る。
【0095】
プログラマブルパルス発生器720は、スイッチ信号SWの立ち上がりエッジに応答して、正遅延カウントQPに対応する期間、正遅延信号Pt＋をアサートし、その期間が経過することに応答して、正遅延信号Pt＋をデアサートする。
【0096】
図７Ｂは、実施形態における、図３の負適応遅延回路312で使用され得る負適応遅延回路712を示す。負適応遅延回路712は、プログラマブルパルス発生器730、アップ／ダウン（U/D）カウンタ732、ANDゲート734、固定パルス発生器736、およびインバータ738を含む。負適応遅延回路712は、スイッチ信号SW、ゼロ検出信号ZD、および負フィードバック信号FB－を受信し、負遅延信号Pt－を生成する。
【0097】
インバータ738は、スイッチ信号SWを受信し、その反転バージョンをプログラマブルパルス発生器730のトリガ入力およびANDゲート734の入力に供給する。したがって、プログラマブルパルス発生器730は、スイッチ信号SWの立ち下がりエッジに応答してパルスを発生する。
【0098】
固定パルス発生器736は、ゼロ検出信号ZDの立ち下がりエッジに応答して、所定の持続時間を有するパルスを発生する。所定の持続時間は、図３のS/H回路324の整定時間と図３の負レベル比較器328の伝搬時間との和に対応し得る。
【0099】
スイッチ信号SWがデアサートされると、ANDゲート734は、固定パルス発生器736の出力に応じたパルスを出力し、したがって、ANDゲートの出力は、スイッチ信号SWがデアサートされている間に固定パルス発生器736が立ち下がりエッジを有するときに、立ち下がりエッジを有する。
【0100】
U/Dカウンタ732は、ANDゲート734の出力の立ち下がりエッジに応答してカウントし、負フィードバック信号FB－がアサートされるとカウントアップし、負フィードバック信号FB－がデアサートされるとカウントダウンして、ｎビットの負遅延カウントQN[n:1]を生成する。従って、U/Dカウンタ732は、スイッチ信号SWがデアサートされている期間中のキャパシタンス電圧VCのサンプリングから所定時間後に、負遅延カウントQNの値を更新する。実施形態では、U/Dカウンタ732は、初期負カウント値を受信して負遅延カウントQNにロードする回路を含むことができる。
【0101】
プログラマブルパルス発生器730は、スイッチ信号SWの立ち下がりエッジに応答して、負遅延カウントQNに対応する持続時間だけ負遅延信号Pt－をアサートし、その持続時間の経過に応答して負遅延信号Pt－をデアサートする。
【0102】
【0103】
S802において、プロセス800は、スイッチ信号SWがアサートされるのを待つ（例えば、アクティブハイ信号の立ち上がりエッジを待つことによって）。スイッチ信号SWがアサートされることに応答して、プロセス800は、S804に進む。
【0104】
S804において、プロセス800は、Ｑセル出力VQCをアサートし、その後、正遅延τ＋を待つ。正遅延τ＋の経過に応答して、プロセス800はS806に進む。
【0105】
S806で、プロセス800はＱセル出力VQCをデアサートし、次に、Ｑセル出力VQCによって制御される電流、ここではＱセル出力VQCに従って駆動される容量性負荷のキャパシタンス電流ICのゼロ交差（ゼロクロス）を待つ。キャパシタンス電流ICのゼロ交差に応じて、プロセス800はS808に進む。
【0106】
S808で、プロセス800はＱセル出力VQCをアサートし、S806の電流に従って生成される電圧を測定する。この例では、測定される電圧はキャパシタンス電流ICに従って生成されるキャパシタンス電圧VCである。
【0107】
S810において、プロセス800は、測定された電圧（キャパシタンス電圧VC）を正ターゲット電圧と比較する。ここで、正ターゲット電圧は、キャパシタンス電流ICのソースである回路が出力可能な最大電圧値VDDであるが、実施形態ではこれに限定されない。測定された電圧が正ターゲット電圧より大きい場合、S810において、プロセス800はS814に進み、そうでない場合、プロセス800はS812に進む。
【0108】
S812において、プロセス800は、正遅延τ＋を増加させ、そしてS822に進む。
【0109】
S814において、プロセス800は正遅延τ＋を減少させ、次にS822に進む。
【0110】
S822において、プロセス800は、スイッチ信号SWがデアサートされるのを待つ（例えば、アクティブハイ信号の立ち下がりエッジを待つことによって）。 スイッチ信号SWがデアサートされることに応答して、プロセス800は、S824に進む。
【0111】
S824において、プロセス800は、Ｑセル出力VQCをデアサートし、その後、負遅延τ－を待つ。負の遅延τ－の経過に応答して、プロセス800はS826に進む。
【0112】
S826において、プロセス800は、Ｑセル出力VQCをアサートし、次いで、Ｑセル出力VQCによって制御される電流（ここでは、キャパシタンス電流IC）のゼロ交差を待つ。キャパシタンス電流ICのゼロ交差に応答して、プロセス800はS828に進む。
【0113】
S828において、プロセス800は、Ｑセル出力VQCをデアサートし、S826の電流に従って生成された電圧を測定する。この例では、キャパシタンス電流ICに従って生成されたキャパシタンス電圧VCである。
【0114】
S830において、プロセス800は、測定された電圧（キャパシタンス電圧VC）を負ターゲット電圧と比較する。ここで、負ターゲット電圧はゼロボルトであってもよいが、実施形態ではこれに限定されない。測定された電圧が負ターゲット電圧よりも大きい場合、S830において、プロセス800はS834に進み、そうでない場合、プロセス800はS832に進む。
【0115】
S832において、プロセス800は、負遅延τ－を減少させ、そしてS802に進む。
【0116】
S834において、プロセス800は、負遅延τ－を増加させ、その後、S802に進む。
【0117】
本開示の態様は、例として提案されるその具体的な実施形態と共に説明されている。本明細書に記載される実施形態に対する多数の代替、修正、および変更が、特許請求の範囲から逸脱することなく行われ得る。 例えば、パワーデバイスは、表側に異なる厚さの金属パターンを有し、裏側に異なる厚さの別の金属パターンを有し、両側から寿命制御処理を実行できるようにすることができる。したがって、本明細書に記載する実施形態は、例示を意図しており、限定を意図していない。
【図1】
【図2A】
【図2B】
【図3】
【図4】
【図5】
【図6A】
【図6B】
【図7A】
【図7B】
【図8】
【国際調査報告】