特表 2024-534491 回路基板およびこれを含む半導体パッケージ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-09-20

(54)【発明の名称】回路基板およびこれを含む半導体パッケージ

(51)【国際特許分類】

   H01L 23/12 20060101AFI20240912BHJP

   H05K 1/02 20060101ALI20240912BHJP

【ＦＩ】

H01L23/12 Q

H05K1/02 J

H05K1/02 C

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2024517371

(86)(22)【出願日】2022-09-14

(85)【翻訳文提出日】2024-03-18

(86)【国際出願番号】 KR2022013714

(87)【国際公開番号】W WO2023043183

(87)【国際公開日】2023-03-23

(31)【優先権主張番号】10-2021-0124369

(32)【優先日】2021-09-16

(33)【優先権主張国・地域又は機関】KR

(81)【指定国・地域】

(71)【出願人】

【識別番号】517099982

【氏名又は名称】エルジー イノテック カンパニー リミテッド

(74)【代理人】

【識別番号】100114188

【弁理士】

【氏名又は名称】小野 誠

(74)【代理人】

【識別番号】100119253

【弁理士】

【氏名又は名称】金山 賢教

(74)【代理人】

【識別番号】100129713

【弁理士】

【氏名又は名称】重森 一輝

(74)【代理人】

【識別番号】100137213

【弁理士】

【氏名又は名称】安藤 健司

(74)【代理人】

【識別番号】100183519

【弁理士】

【氏名又は名称】櫻田 芳恵

(74)【代理人】

【識別番号】100196483

【弁理士】

【氏名又は名称】川嵜 洋祐

(74)【代理人】

【識別番号】100160749

【弁理士】

【氏名又は名称】飯野 陽一

(74)【代理人】

【識別番号】100160255

【弁理士】

【氏名又は名称】市川 祐輔

(74)【代理人】

【識別番号】100219265

【弁理士】

【氏名又は名称】鈴木 崇大

(74)【代理人】

【識別番号】100203208

【弁理士】

【氏名又は名称】小笠原 洋平

(74)【代理人】

【識別番号】100216839

【弁理士】

【氏名又は名称】大石 敏幸

(74)【代理人】

【識別番号】100228980

【弁理士】

【氏名又は名称】副島 由加里

(74)【代理人】

【識別番号】100146318

【弁理士】

【氏名又は名称】岩瀬 吉和

(72)【発明者】

【氏名】ナ，セウン

(72)【発明者】

【氏名】キム，サンイル

(72)【発明者】

【氏名】イ，キハン

【テーマコード（参考）】

5E338

【Ｆターム（参考）】

5E338AA03

5E338BB13

5E338BB14

5E338BB19

5E338BB25

5E338BB75

5E338EE31

5E338EE60

(57)【要約】

実施例に係る回路基板は、絶縁層と、前記絶縁層上に配置された第１金属層を含む回路パターン層と、前記絶縁層上に配置され、前記第１金属層と垂直に重なり、水平方向に段差を有する溝部を含む保護層と、前記保護層の前記溝部に配置された第２金属層と、を含み、前記溝部は、前記第１金属層よりも大きい幅を有する部分を含み、前記第２金属層は、前記溝部の前記部分に前記第１金属層よりも大きい幅を有して配置される。
【選択図】図３ａ

【特許請求の範囲】

【請求項1】

絶縁層と、
前記絶縁層上に配置された第１金属層を含む回路パターン層と、
前記絶縁層上に配置され、前記第１金属層と垂直に重なり、水平方向に段差を有する溝部を含む保護層と、
前記保護層の前記溝部に配置された第２金属層と、を含み、
前記溝部は、前記第１金属層よりも大きい幅を有する部分を含み、
前記第２金属層は、前記溝部の前記部分に前記第１金属層よりも大きい幅を有して配置される、回路基板。

【請求項2】

前記溝部は、
前記第１金属層に隣接して位置し、第１幅を有する第１溝部と、
前記第１溝部上に配置され、前記第１幅および前記第１金属層よりも大きい幅を有する第２溝部と、を含み、
前記第２金属層は、
前記第１溝部内に配置される第１パートと、
前記第２溝部内に配置され、前記第１パートおよび前記第１金属層よりも大きい幅を有する第２パートと、を含む、請求項１に記載の回路基板。

【請求項3】

前記第１溝部は、前記第１金属層と同じか、または小さい幅を有する、請求項２に記載の回路基板。

【請求項4】

前記第１金属層は、前記溝部と垂直に重なり、前記絶縁層に向かって凹んだ凹部を含み、
前記第２金属層は、前記第１金属層の前記凹部内に配置される第３パートを含む、 請求項１または請求項２に記載の回路基板。

【請求項5】

前記第２金属層の第３パートは、
前記第１金属層の前記溝部を介して露出される領域と垂直に重なる第３－１パートと、
前記第１金属層の前記溝部を介して露出される領域と垂直に重ならない第３－２パートと、を含む、請求項４に記載の回路基板。

【請求項6】

前記第１金属層は、パッドであり、
前記第１回路パターン層は、
前記パッドに隣接して配置されたトレースを含み、
前記第２金属層の第２パートは、
前記トレースと垂直に重なる重畳領域を含む、請求項２に記載の回路基板。

【請求項7】

前記第１溝部は、前記第１金属層の幅よりも大きい幅を有し、前記第１金属層の上面よりも低い底面を有し、
前記保護層は、前記第１金属層と離隔し、
前記第２金属層の第１パートは、
前記第１金属層の側面の少なくとも一部と接触する、請求項２に記載の回路基板。

【請求項8】

前記第１溝部の底面は、前記絶縁層の上面よりも高く位置する、請求項７に記載の回路基板。

【請求項9】

前記第１金属層は、パッドであり、
前記第２金属層は、前記パッド上に配置されるバンプまたは表面処理層である、請求項１または請求項２に記載の回路基板。

【請求項10】

絶縁層と、
前記絶縁層上に配置されたパッドを含む第１回路パターン層と、
前記絶縁層上に配置され、前記パッドと垂直に重なり、段差を有する溝部を含む保護層と、
前記保護層の前記溝部内に配置された表面処理層と、を含み、
前記表面処理層は、前記溝部の中心から端方向に行くほど高さが低くなる領域を含む、回路基板。

【発明の詳細な説明】

【発明の詳細な説明】

【0001】

実施例は、回路基板およびこれを含む半導体パッケージに関する。

【背景技術】

【0002】

一般に、印刷回路基板ＰＣＢ（Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ）は、絶縁層と導体層が交互に積層された積層構造体であり、導体層は、パターニングによって回路パターンで形成され得る。

【0003】

このような印刷回路基板は、積層体の最外側に形成された回路を保護し、導体層の酸化を防止するとともに、印刷回路基板上に実装されるチップまたは他の基板との電気的接続時に絶縁の役割をする保護層であるソルダーレジストＳＲが備えられる。

【0004】

通常のソルダーレジストは、ソルダーまたはバンプなどの接続手段が結合されて、電気的連結通路となるオープニング領域ＳＲＯ（Ｓｏｌｄｅｒ Ｒｅｓｉｓｔ Ｏｐｅｎｉｎｇ）が形成され、ソルダーレジストのオープニング領域は、印刷回路基板が高性能、高密度化するにつれてＩ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）性能が向上されることにより、より多くのオープニング領域が要求され、これによりオープニング領域の小さいバンプピッチ（ｂｕｍｐ ｐｉｔｃｈ）が要求される。このとき、オープニング領域のバンプピッチは、ソルダーレジストのオープニング領域のバンプピッチは、隣接するオープニング領域間の中心距離を意味する。

【0005】

一方、前記ソルダーレジストのオープニング領域ＳＲＯは、ＳＭＤ（Ｓｏｌｄｅｒ Ｍａｓｋ Ｄｅｆｉｎｅｄ ｔｙｐｅ）タイプとＮＳＭＤ（Ｎｏｎ－Ｓｏｌｄｅｒ Ｍａｓｋ Ｄｅｆｉｎｅｄ ｔｙｐｅ）タイプとを含む。

【0006】

前記ＮＳＭＤタイプは、前記オープニング領域ＳＲＯの幅が、前記オープニング領域ＳＲＯを介して露出されるパッドの幅よりも小さいことを特徴とし、これにより、ＳＭＤタイプにおいて、パッドの上面の少なくとも一部は、前記ソルダーレジストによって覆われる。

【0007】

また、ＮＳＭＤタイプは、前記オープニング領域ＳＲＯの幅が前記オープニング領域ＳＲＯを介して露出されるパッドの幅よりも大きいことを特徴とし、これにより、前記ＮＳＭＤタイプにおいて、前記ソルダーレジストは、前記パッドと一定間隔で離隔して配置され、これにより前記パッドの上面および側面の両方が露出される構造を有する。

【0008】

一方、上記のようなソルダーレジストのオープニング領域ＳＲＯと垂直に重なるパッド上には、めっき層が配置される。前記めっき層は、ソルダーとの接合性を向上させるための表面処理層であり得る。また、製品のタイプに応じて、前記パッドと前記めっき層との間には、バンプがさらに配置され得る。

【0009】

しかし、従来技術に係る回路基板における表面処理層またはバンプは、多様な物理的信頼性および電気的信頼性の問題を有している。

【0010】

これにより、新しい構造の表面処理層および／またはバンプを含む回路基板が要求されている。

【0011】

従来技術（または、比較例）に係る回路基板の金属層（表面処理層またはバンプ）が有する問題点については、以下の図１ａ～図１ｅを参照して具体的に説明する。

【発明の概要】

【発明が解決しようとする課題】

【0012】

実施例は、新しい構造の回路基板およびこれを含む半導体パッケージを提供しようとする。

【0013】

また、実施例は、製品の厚さに影響を与えずに、ソルダーとバンプとの接触面積を増加させることができる回路基板およびこれを含む半導体パッケージを提供しようとする。

【0014】

また、実施例は、製品の厚さに影響を与えずに、ソルダーと表面処理層との接触面積を増加させることができる回路基板およびこれを含む半導体パッケージを提供しようとする。

【0015】

また、実施例は、パッドとソルダーとの間に形成される金属接合層ＩＭＣ（Ｉｎｔｅｒ Ｍｅｔａｌｌｉｃ Ｃｏｎｔａｃｔ）の物理的および電気的信頼性を向上させることができる回路基板および半導体パッケージを提供しようとする。

【0016】

提案される実施例において、解決しようとする技術的課題は、以上で言及した技術的課題に制限されず、言及していないまた別の技術的課題は、下記の記載から提案される実施例が属する技術分野における通常の知識を有した者にとって明確に理解されるであろう。

【課題を解決するための手段】

【0017】

実施例に係る回路基板は、絶縁層と、前記絶縁層上に配置された第１金属層を含む回路パターン層と、前記絶縁層上に配置され、前記第１金属層と垂直に重なり、水平方向に段差を有する溝部を含む保護層と、前記保護層の前記溝部に配置された第２金属層と、を含み、前記溝部は、前記第１金属層よりも大きい幅を有する部分を含み、前記第２金属層は、前記溝部の前記部分に前記第１金属層よりも大きい幅を有して配置される。

【0018】

また、前記溝部は、前記第１金属層に隣接して位置し、第１幅を有する第１溝部と、前記第１溝部上に配置され、前記第１幅および前記第１金属層よりも大きい幅を有する第２溝部とを含み、前記第２金属層は、前記第１溝部内に配置される第１パートと、前記第２溝部内に配置され、前記第１パートおよび前記第１金属層よりも大きい幅を有する第２パートとを含む。

【0019】

また、前記第１溝部は、前記第１金属層と同じか、または小さい幅を有する。

【0020】

また、前記第１金属層は、前記溝部と垂直に重なり、前記絶縁層に向かって凹んだ凹部を含み、前記第２金属層は、前記第１金属層の前記凹部内に配置される第３パートを含む。

【0021】

また、前記第２金属層の第３パートは、前記第１金属層の前記溝部を介して露出される領域と垂直に重なる第３－１パートと、前記第１金属層の前記溝部を介して露出される領域と垂直に重ならない第３－２パートとを含む。

【0022】

また、前記第１金属層は、パッドであり、前記第１回路パターン層は、前記パッドに隣接して配置されたトレースを含み、前記第２金属層の第２パートは、前記トレースと垂直に重なる重畳領域を含む。

【0023】

また、前記第１溝部は、前記第１金属層の幅よりも大きい幅を有し、前記第１金属層の上面よりも低い底面を有し、前記保護層は、前記第１金属層と離隔し、前記第２金属層の第１パートは、前記第１金属層の側面の少なくとも一部と接触する。

【0024】

また、前記第１溝部の底面は、前記絶縁層の上面よりも高く位置する。

【0025】

また、前記第１金属層は、パッドであり、前記第２金属層は、前記パッド上に配置されるバンプまたは表面処理層である。

【0026】

一方、実施例に係る回路基板は、絶縁層と、前記絶縁層上に配置されたパッドを含む第１回路パターン層と、前記絶縁層上に配置され、前記パッドと垂直に重なり、 段差を有する溝部を含む保護層と、前記保護層の前記溝部内に配置された表面処理層と、を含み、前記表面処理層は、前記溝部の中心から端方向に行くほど高さが低くなる領域を含む。

【0027】

また、前記表面処理層は、前記パッドの幅よりも大きい幅を有し、前記表面処理層は、前記パッドと垂直に重なる重畳領域および前記パッドと垂直に重ならない非重畳領域を含む。

【0028】

また、前記保護層は、前記パッドと垂直に重なり、第１溝部を有する第１部分と、前記第１部分上に配置され、前記第１溝部および前記パッドと垂直に重なり、前記 第１溝部の幅よりも大きい幅の第２溝部を有する第２部分とを含み、前記表面処理層は、前記第１溝部内に配置される第１パートと、前記第２溝部内に配置され、前記第１パートよりも大きい幅を有する第２パートとを含む。

【0029】

また、前記第１溝部は、前記パッドよりも小さい幅を有し、前記第２溝部は、前記第１溝部および前記パッドのそれぞれの幅よりも大きい幅を有する。

【0030】

また、前記パッドは、前記第１溝部と垂直に重なり、前記絶縁層に向かって凹んだ凹部を含み、前記表面処理層は、前記パッドの凹部内に配置される第３パートを含む。

【0031】

また、前記表面処理層の第３パートは、前記第１パートと垂直に重なる第３－１パートと、前記第１パートと垂直に重ならない第３－２パートとを含む。

【0032】

また、前記第１溝部は、前記パッドの幅よりも大きい幅を有し、前記保護層の前記第１部分は、前記パッドと離隔し、前記表面処理層の第１パートは、前記パッドの側面の少なくとも一部と接触する。

【0033】

また、前記保護層の前記第１部分の上面は、前記パッドの上面よりも低く位置し、前記第１溝部は、前記パッドの幅と同じ幅を有し、前記パッドは、前記第１溝部と水平に重なり、前記パッドの内側方向に形成された凹部を含み、前記表面処理層の第１パートは、前記凹部内に配置される。

【0034】

また、前記表面処理層は、４μｍ以上の厚さを有し、上面の少なくとも一部が曲面を含み、前記表面処理層の厚さは、前記表面処理層の重畳領域における最小厚さ、最大厚さ、および平均厚さのうち少なくとも一つであり得る。

【0035】

一方、実施例に係る半導体パッケージは、絶縁層と、前記絶縁層上に配置されたパッドを含む第１回路パターン層と、前記絶縁層上に配置され、前記パッドと垂直に重なり、段差を有する溝部を含む保護層と、前記保護層の前記溝部内に配置され、前記溝部の段差に対応する段差を有する金属層と、前記金属層上に配置された接続部と、前記接続部上に実装されたチップと、前記チップをモールディングするモールディング層と、を含み、前記溝部は、前記パッドと垂直に重なり、第１幅を有する第１溝部と、前記第１溝部と垂直に重なり、前記第１幅よりも大きい第２幅を有する第２溝部と、を含み、前記金属層は、前記第１溝部に配置される第１パートと前記第２溝部に配置される第２パートとを含むバンプおよび表面処理層のうちいずれか一つを含む。

【0036】

また、前記チップは、幅方向に相互に離隔するか、上下方向に配置される第１チップおよび第２チップを含む。

【発明の効果】

【0037】

実施例に係る回路基板は、段差を含む溝部を有する第１保護層と、前記溝部内に配置される第２金属層とを含む。例えば、前記溝部は、第１金属層であるパッドと垂直に重なり、第１幅を有する第１溝部と、前記第１溝部上に形成され、前記第１幅よりも大きい第２幅を有する第２溝部とを含む。このとき、前記第２金属層は、バンプであり得、これとは異なり表面処理層であり得る。そして、前記第２金属層は、前記第１溝部内に配置される第１パートおよび前記第２溝部内に配置される第２パートを含む。このとき、前記第２パートは、前記第１パートよりも大きい幅を有する。これにより、実施例は、前記段差を有する第１保護層の溝部を用いて、上記のように第１パートおよび第２パートを含む金属層を形成することができる。そして、実施例により、前記溝部は、第２溝部のみを含むことができ、前記第２金属層は、前記第２溝部内に配置された第２パートのみを含むことができる。これを通じて、実施例は、チップや外部基板との接合のためのソルダーとの接合面積を増加させることができ、これによる接合性を向上させることができる。具体的には、比較例における第１保護層は、段差を含まず、これにより第１溝部のみを含む。これにより、比較例における第２金属層（例えば、バンプ）は、前記第１溝部に対応する幅を有する第１パートのみを含み、これによるソルダーとの接合面積の減少による接合性が低下するという問題点を有する。これに対し、実施例は、比較例に比べて、前記第１パートと第２パートとの幅の差だけソルダーとの接合面積を向上させることができ、これによる接合性を向上させることができる。

【0038】

一方、比較例では、前記第２金属層が前記第２パートを含んで形成される構造を有することもあるが、前記第２パートは、前記第１保護層の上面の上に突出する構造を有する。すなわち、比較例における第２金属層の第２パートは、第１保護層の上面上に配置される構造を有する。これにより、比較例では、前記第２金属層が第２パートを含む場合、前記第２パートに対応する厚さだけ回路基板の全体的な厚さが増加するという問題点がある。これに対し、実施例は、段差を有する第１保護層を用いて、前記第１保護層内に前記第２金属層の第２パートを形成することができる。これにより、実施例は、前記回路基板の全体的な厚さに影響を与えずに前記ソルダーとの接合性を向上させることができ、これによる製品満足度を向上させることができる。

【0039】

また、実施例は、前記第１溝部が有する幅の変化を通じて、前記第２金属層の多様なデザインの設計を可能にする。例えば、前記第１溝部は、パッドの幅よりも小さくてもよく、これとは異なって大きくてもよく、これとは異なって同じでもよい。さらに、前記第１溝部は、部分的に前記パッドの幅と同じ幅を有し、部分的に前記パッドの幅よりも大きい幅を有することができる。これにより、実施例は、第１保護層の溝部が有するべき多様なタイプに全て適用可能であり、これによる製品デザインの自由度を向上させることができる。

【0040】

また、本実施例では、前記パッドには、凹部が形成される。前記凹部は、前記第１保護層の溝部が形成された後、前記パッド上に存在する残骸を除去するためのエッチング工程で形成され得る。そして、前記第２金属層は、前記凹部を充填して形成され得る。これにより、実施例は、前記第２金属層が前記凹部を充填して形成されるようにすることにより、これによる第１金属層であるパッドの電気的信頼性を向上させることができる。

【0041】

一方、前記第２金属層が表面処理層である場合、前記表面処理層は、少なくとも４μｍ以上の厚さを有する。例えば、前記表面処理層は、表面処理工法によって複数の層構造（例えば、ニッケル－パラジウム－金、または、ニッケル－金）を有することができる。そして、前記複数の層構造を有する表面処理層の全体厚さは、４μｍ以上の厚さを有することができる。これにより、実施例は、前記表面処理層が前記凹部を安定して充填できるようにし、これによる電気的信頼性を向上させることができる。具体的には、前記凹部の深さは、３μｍレベルを有する。前記表面処理層が３μｍ以下の厚さを有する場合、前記表面処理層によって前記凹部が完全に充填されない問題が発生することがあり、これによるパッドの信号伝達特性に問題が発生することがある。これに対し、実施例は、前記表面処理層が４μｍ以上の厚さを有するようにして、前記表面処理層によって前記凹部が完全に充填されるようにし、これによる信号伝達特性を向上させることができるようにする。

【0042】

さらに、実施例は、前記表面処理層が４μｍ以上の厚さを有することにより、前記第１保護層とパッドとの界面と表面処理層の上面との間が一定距離で離隔し得るようにする。これを通じて、実施例は、前記表面処理層上にソルダーが配置されることにより形成される金属接合層の電気的信頼性および物理的信頼性を向上させることができる。具体的には、比較例おように、前記表面処理層が３μｍ以下の厚さを有する場合、前記表面処理層の上面は、前記界面と実質的に同じ高さに形成され、これにより、金属接合層も前記界面と同じ高さに位置することができる。このとき、回路基板の使用環境では、前記第１保護層の膨張および収縮が発生することがあり、これによるストレスが発生することがある。このとき、比較例では、前記界面と前記金属接合層とが同じ高さに形成されることにより、前記ストレスが前記金属接合層にそのまま伝達され、これによる前記金属接合層の物理的信頼性および電気的信頼性が低下することがある。これに対し、実施例では、前記表面処理層を４μｍ以上の厚さに形成することにより、前記界面と前記金属接合層との間を一定距離で離隔させることができ、これにより、前記ストレスが前記金属接合層に伝達されないようにすることができる。これを通じて、実施例は、前記金属接合層の電気的信頼性および物理的信頼性を向上させることができ、さらに製品信頼性を向上させることができる。

【図面の簡単な説明】

【0043】

【図1a】第１比較例に係る回路基板を示す図である。

【図1b】第２比較例に係る回路基板を示す図である。

【図1c】図１ｂの第２比較例の回路基板の製造工程を説明するための図である。

【図1d】図１ｂの第２比較例の回路基板の製造工程を説明するための図である。

【図1e】図１ｂの第２比較例の回路基板の製造工程を説明するための図である。

【図2a】第１実施例に係る半導体パッケージを示す断面図である。

【図2b】第２実施例に係る半導体パッケージを示す断面図である。

【図2c】第３実施例に係る半導体パッケージを示す断面図である。

【図2d】第４実施例に係る半導体パッケージを示す断面図である。

【図2e】第５実施例に係る半導体パッケージを示す断面図である。

【図2f】第６実施例に係る半導体パッケージを示す断面図である。

【図2g】第７実施例に係る半導体パッケージを示す断面図である。

【図3a】第１実施例に係る回路基板を示す図である。

【図3b】図３ａの回路基板の一領域を拡大した拡大図である。

【図3c】図３ｂの回路基板の第１変形例を示す図である。

【図3d】図３ｂの回路基板の第２変形例を示す図である。

【図3e】図３ｂの回路基板の第３変形例を示す図である。

【図3f】図３ｂの回路基板の第４変形例を示す図である。

【図4a】第２実施例に係る回路基板を示す図である。

【図4b】図４ａの回路基板の変形例を示す図である。

【図5】第３実施例に係る回路基板を示す図である。

【図6】第４実施例に係る回路基板を示す図である。

【図7a】第５実施例に係る回路基板を示す図である。

【図7b】図７ａの回路基板の一部領域を拡大した拡大図である。

【図7c】図７ａの回路基板の変形例を示す図である。

【図8】第６実施例に係る回路基板を示す図である。

【図9a】第７実施例に係る回路基板を示す図である。

【図9b】図９ａの第１パッドの形状を具体的に示す図である。

【図9c】図９ｂに係る第１パッドおよび表面処理層の形状に対する光学顕微鏡写真を示す図である。

【図10】第１実施例に係るパッケージ基板を示す図である。

【図11】第２実施例に係るパッケージ基板を示す図である。

【図12a】一実施例に係る回路基板の製造方法を工程順に示す図である。

【図12b】一実施例に係る回路基板の製造方法を工程順に示す図である。

【図12c】一実施例に係る回路基板の製造方法を工程順に示す図である。

【図12d】一実施例に係る回路基板の製造方法を工程順に示す図である。

【図12e】一実施例に係る回路基板の製造方法を工程順に示す図である。

【図12f】一実施例に係る回路基板の製造方法を工程順に示す図である。

【図12g】一実施例に係る回路基板の製造方法を工程順に示す図である。

【図12h】一実施例に係る回路基板の製造方法を工程順に示す図である。

【図12i】一実施例に係る回路基板の製造方法を工程順に示す図である。

【図13a】他の一実施例に係る回路基板の製造方法を工程順に示す図である。

【図13b】他の一実施例に係る回路基板の製造方法を工程順に示す図である。

【図13c】他の一実施例に係る回路基板の製造方法を工程順に示す図である。

【図13d】他の一実施例に係る回路基板の製造方法を工程順に示す図である。

【発明の実施のための形態】

【0044】

以下、添付された図面を参照して、本明細書に開示された実施例を詳しく説明するが、図面符号に関係なく同一または類似する構成要素は、同じ参照番号を付し、それに対する重複説明は省略することにする。以下の説明で使用される構成要素に対する接尾辞「モジュール」および「部」は、明細書の作成を容易にするために付与また混用されるものとして、それ自体で相互区別される意味または役割を有するものではない。また、本明細書に開示された実施例の説明において、係る公知技術に対する具体的な説明が本明細書に開示された実施例の要旨を妨害すると判断される場合には、その詳細な説明は省略する。また、添付された図面は、本明細書に開示された実施例を容易に理解できるようにするためのものであり、添付された図面によって本明細書に開示された技術的思想が制限されず、本発明の思想および技術範囲に含まれる全ての変更、均等物乃至代替物を含むものと理解されるべきである。

【0045】

第１、第２などの序数を含む用語が多様な構成要素を説明するために使用されることができるが、前記構成要素は、前記用語によって限定されることはない。前記用語は、一つの構成要素を他の構成要素から区別する目的にのみ使用される。

【0046】

ある構成要素が他の構成要素に「連結」または「接続」されていると言及された場合には、その他の構成要素に直接的に「連結」または「接続」されていてもよく、間に他の構成要素が存在してもよいと理解されるべきである。一方、ある構成要素が他の構成要素に「直接連結」または「直接接続」されていると言及されたときには、その間に他の構成要素が存在しないものと理解されるべきである。

【0047】

単数の表現は、文脈上明らかに異なる意味を持たない限り、複数の表現を含む。

【0048】

本出願で、「含む」または「有する」等の用語は、明細書に記載された特徴、数字、ステップ、動作、構成要素、パートまたはこれらを組合せたものが存在することを指定しようとするものであって、一つまたはそれ以上の他の特徴や数字、ステップ、動作、構成要素、パートまたはこれらを組合せたものの存在または付加可能性をあらかじめ排除しないものと理解されるべきである。

【0049】

以下、添付した図面を参照して、本発明の実施例を詳細に説明すれば、次の通りである。

【0050】

－比較例－
実施例の説明に先立ち、本願の実施例の回路基板と比較される比較例について説明する。

【0051】

図１ａは，第１比較例に係る回路基板を示す図であり、図１ｂは，第２比較例に係る回路基板を示す図であり、図１ｃ～図１ｅは，図１ｂの第２比較例の回路基板の製造工程を説明するための図である。

【0052】

図１ａを参照すると、第１比較例に係る回路基板は、絶縁層１０、回路パターン層、保護層３０，および金属層を含む。

【0053】

図１ａの第１比較例に係る回路基板は、回路パターン層のパッド上にバンプに対応する金属層が配置された構造を有する。

【0054】

例えば、第１比較例の回路基板は、チップ（図示せず）や外部基板（図示せず）を付着するために回路パターン層上に配置されたバンプを含む。具体的には、第１比較例の回路基板は、前記バンプ上に配置された表面処理層（図示せず）および前記表面処理層上に配置されたソルダーをさらに含む。そして、前記チップまたは外部基板は、前記ソルダーを介して回路基板に接合される。

【0055】

第１比較例の回路基板は、絶縁層１０を含む。このとき、回路基板は、絶縁層の層数を基準に複数の層構造を有することができる。そして、前記回路基板が複数の層構造を有する場合、図１ａの絶縁層１０は、複数の絶縁層のうち最外郭（例えば、最上側）に配置された絶縁層を示すものであり得る。

【0056】

第１比較例の回路基板は、前記絶縁層１０上に配置される回路パターン層を含む。前記回路パターン層は、パッドおよびトレースを含む。前記パッドは、前記回路パターン層のうち前記チップや外部基板との接合のためにソルダーが配置されるパターンを意味することができる。前記トレースは、前記複数のパッド間を連結する細い信号ラインを意味することができる。

【0057】

また、第１比較例の回路基板は、絶縁層１０上に配置される保護層３０を含む。

【0058】

前記保護層３０は、複数の溝部を含む。前記複数の溝部は、タイプに応じて区分され得る。例えば、保護層３０は、ＮＳＭＤタイプの第１溝部３１を含む。また、保護層３０は、ＳＭＤタイプの第２溝部３２を含む。一方、溝部は、実施例によって開口部と指称され得る。

【0059】

そして、前記回路パターン層は、第１パッド２１、第２パッド２２、および第３パッド２３のうち少なくとも一つを含む。

【0060】

前記第１パッド２１は、前記回路パターン層のうち前記保護層３０の第１溝部３１と垂直に重なるパターンを意味する。

【0061】

また、前記第２パッド２２および第３パッド２３は、前記回路パターン層のうち前記保護層３０の第２溝部３２と垂直に重なるパターンを意味する。

【0062】

このとき、前記保護層３０の第１溝部３１の幅は、第１パッド２１の幅よりも大きい。これにより、前記第１パッド２１の上面の全領域は、前記保護層３０の第１溝部３１と垂直に重なる。

【0063】

そして、前記保護層３０の第２溝部３２の幅は、第２パッド２２または第３パッド２３の幅よりも小さい。これにより、前記第２パッド２２の上面は、前記保護層３０の第２溝部３２と垂直に重なる重畳領域と、前記第２溝部３２と垂直に重ならない非重畳領域とを含む。また、前記第３パッド２３の上面は、前記保護層３０の第２溝部３２と垂直に重なる重畳領域と、前記第２溝部３２と垂直に重ならない非重畳領域とを含む。

【0064】

一方、第１比較例の回路基板は、第１パッド２１上に配置される第１バンプ４１を含む。このとき、前記第１パッド２１は、第１幅ｗ１を有する。そして、前記第１バンプ４１は、前記第１幅ｗ１よりも小さい第２幅ｗ２を有して前記第１パッド２１の上面に配置される。このように、第１比較例の回路基板において、第１バンプ４１は、第１パッド２１の幅よりも小さい幅を有し、前記第１バンプ４１のソルダー（図示せず）間の接合面積が減少することがある。これにより、回路基板の多様な使用環境で発生するストレスによって、前記ソルダーが前記第１バンプ４１から分離される信頼性の問題が発生することがある。

【0065】

また、第１比較例の回路基板は、第２パッド２２上に配置される第２バンプ４２を含む。このとき、前記第２バンプ４２は、前記第２パッド２２が有する幅よりも小さい幅を有する。これにより、第１比較例の回路基板において、前記第２バンプ４２を含む構造は、前記ソルダーと前記第２バンプ４２との接合面積の減少による信頼性の問題を含んでいる。

【0066】

また、第１比較例における回路基板は、バンプを２層構造に形成して、前記ソルダーと前記バンプとの接合面積を確保している。

【0067】

例えば、第１比較例の回路基板は、第３パッド２３上に配置される第３バンプ４３を含む。このとき、前記第３バンプ４３は、前記保護層３０の第２溝部３２内に配置される第１パート４３－１および前記第１パート４３－１上に配置される第２パート４３－２を含む。このとき、前記第３バンプ４３の第１パート４３－１の幅ｗ４は、前記第３パッド２３の幅ｗ３よりも小さい幅を有する。また、前記第３バンプ４３の第２パート４３－２の幅ｗ５は、前記第３パッド２３の幅ｗ３および前記第１パート４３－１の幅ｗ４よりも大きい幅を有する。これにより、第１比較例では、前記第３バンプ４３の第２パート４３－２を用いて、前記ソルダーとの接合面積を向上させている。

【0068】

しかし、前記第３バンプ４３の第２パート４３－２は、前記保護層３０の上面の上に突出した構造を有する。具体的には、第１比較例では、前記保護層３０上にドライフィルム（図示せず）を配置し、前記ドライフィルムを用いて前記第３バンプ４３の第２パート４３－２を形成する。これにより、前記第３バンプ３２の第２パート４３－２は、前記保護層３０の上面の上に突出した構造を有するようになる。これにより、第１比較例では、前記第３バンプ４３を含む構造は、前記第３バンプ４３の第２パート４３－２を用いて前記ソルダーとの接合面積を増加させることができるが、前記第２パート４３－２に対応する厚さだけ回路基板の厚さが増加するという問題がある。

【0069】

一方、図１ｂを参照すると、第２比較例に係る回路基板は、絶縁層１０、回路パターン層、保護層３０、および金属層を含む。

【0070】

図１ｂの第２比較例に係る回路基板は、回路パターン層のパッド上に表面処理層５０に対応する金属層が配置された構造を有する。そして、前記表面処理層５０上には、チップ（図示せず）や外部基板（図示せず）の接合のためのソルダー６０が配置された構造を有する。

【0071】

しかし、このような第２比較例における回路基板は、ソルダー６０と表面処理層５０との間の金属接合層６５の物理的または電気的信頼性が低下するという問題点を有している。

【0072】

例えば、図１ｂのような回路基板を製造する過程におけるそれぞれの構成の実際の構造を見ると、次の通りである。

【0073】

図１ｃを参照すると、第２比較例では、絶縁層１０上に回路パターン層２０が配置された状態で保護層３０を形成する。このとき、前記保護層３０は、前記回路パターン層２０の上面を覆って配置される。その後、第２比較例では、前記保護層３０を露光および現像して、前記回路パターン層２０と垂直に重なる第３溝部３３を形成する。このとき、前記第３溝部３３は、露光および現像工程によって、前記回路パターン層２０に向かうほど幅が徐々に減少する形状を有するようになる。

【0074】

このとき、図１ｄを参照すると、第２比較例では、前記保護層３０の第３溝部３３が形成されると、前記回路パターン層２０をエッチングする工程を行う。具体的には、前記回路パターン層２０の上面のうち前記第３溝部３３と垂直に重なる領域には、前記保護層３０の残骸が存在することがある。これにより、前記回路パターン層２０の上面のうち前記第３溝部３３と垂直に重なる領域をエッチングして前記残骸を除去する工程を行う。このとき、回路パターン層２０の上面には、前記工程が行われることによるリセス２０ｒが形成される。前記リセス２０ｒは、前記回路パターン層２０の上面から下面に向かう方向に凹形状を有する。このとき、前記リセス２０ｒは、前記第３溝部３３と垂直に重なる回路パターン層２０の上面をエッチングすることによって形成される。しかし、前記エッチング工程では、エッチング液が前記回路パターン層２０の上面と前記保護層３０の下面との間の領域に浸透するようになる。そして、上記のようなエッチング液の浸透により、前記第３溝部３３と垂直に重ならない回路パターン層２０の上面にも追加リセスＲが形成される。このとき、前記リセス２０ｒおよび前記追加リセスＲの深さは、２μｍ～３μｍ程度である。

【0075】

その後、図１ｅを参照すると、第２比較例では、前記回路パターン層２０の上面に表面処理層５０を形成する工程を行う。そして、第２比較例では、前記表面処理層５０上にソルダー６０を形成する工程を行う。

【0076】

このとき、第２比較例における表面処理層５０の厚さは、３μｍ以下を有する。例えば、前記表面処理層５０は、表面処理工法により複数のめっき層を含む。そして、前記複数のめっき層の厚さの合計は、３μｍ以下を有する。例えば、前記表面処理層５０は、ニッケル（Ｎｉ）めっき層および金（Ａｕ）めっき層を含むか、ニッケル（Ｎｉ）めっき層、パラジウム（Ｐｄ）めっき層、および金（Ａｕ）めっき層を含む。そして、上記のような層構造を有する複数のめっき層の総厚さは、３μｍ以下である。これにより、第２比較例における表面処理層５０は、前記回路パターン層２０のリセス２０ｒおよび追加リセスＲを充填して形成される。

【0077】

一方、表面処理層５０上に前記ソルダー６０を形成する場合、前記表面処理層５０と前記ソルダー６０は、異種物質で構成され、これにより、前記ソルダー６０と前記表面処理層５０との界面に金属接合層６５が形成される。このとき、第２比較例における表面処理層５０は、３μｍ以下の厚さを有するので、前記金属接合層６５は、前記第３溝部３３の角領域３０ｅの下面と実質的に同じ高さに配置される。例えば、第２比較例における金属接合層６５は、前記回路パターン層２０の上面と前記保護層３０の下面との界面と同じ高さを有する。

【0078】

このとき、前記保護層３０は、回路基板の使用環境における熱特性などに応じて収縮および膨張が行われる。このとき、前記保護層３０の下面と前記回路パターン層２０の上面との界面には、前記保護層３０の収縮および膨張によるストレスが伝達される。ここで、第２比較例では、前記金属接合層６５が前記保護層３０の下面と回路パターン層２０の上面との界面に隣接して形成される。これにより、第２比較例では、前記保護層３０の下面と前記回路パターン層２０の上面との界面で発生するストレスが前記金属接合層６５にそのまま伝達されるという問題がある。そして、第２比較例における前記金属接合層６５は、前記伝達されるストレスによるクラックなどの物理的信頼性の問題が発生することがある。これにより、第２比較例では、回路基板の使用環境に応じて、前記金属接合層６５の物理的信頼性の低下により、前記ソルダー６０が回路パターン層２０から分離されるという問題が発生することがある。

【0079】

実施例は、上記のような第１比較例および第２比較例の問題点を解決するようにする。具体的には、実施例は、回路基板の厚さの増加なしに、バンプとソルダーとの接合面積を増加させることができるようにする。これを通じて、実施例は、前記バンプとソルダーとの接合性を向上させることができるようにする。また、実施例は、回路基板の厚さの増加なしに、表面処理層とソルダーとの接合面積を増加させることができるようにする。これを通じて、実施例は、前記表面処理層とソルダーとの接合性を向上させることができるようにする。また、実施例は、ソルダーと表面処理層との間に形成される金属接合層の物理的信頼性を向上させることができるようにする。このために、実施例は、保護層の角部の端部と金属接合層との間の離隔距離を増加させることによって、前記保護層の収縮および膨張によるストレスが前記金属接合層に直接伝達されないようにする。このために、実施例は、前記金属接合層の物理的信頼性を向上させることができるようにする。

【0080】

－電子デバイス－
実施例の説明に先立ち、実施例の半導体パッケージが適用される電子デバイスについて簡略に説明する。電子デバイスは、メインボード（図示せず）を含む。前記メインボードは、多様な部品と物理的および／または電気的に連結され得る。例えば、メインボードは、実施例の半導体パッケージと連結され得る。前記半導体パッケージには、多様な半導体素子が実装され得る。

【0081】

前記半導体素子は、能動素子および／または受動素子を含むことができる。能動素子は、数百ないし数百万個以上の素子が一つのチップの中に集積された集積回路（ＩＣ）型状の半導体チップであり得る。半導体素子は、ロジックチップ、メモリチップなどであり得る。ロジックチップは、セントラルプロセッサ（ＣＰＵ）、グラフィックプロセッサ（ＧＰＵ）などであり得る。例えば、ロジックチップは、セントラルプロセッサ（ＣＰＵ）、グラフィックプロセッサ（ＧＰＵ）、デジタル信号プロセッサ、暗号化プロセッサ、マイクロプロセッサ、マイクロコントローラのうち少なくとも一つを含むアプリケーションプロセッサ（ＡＰ）チップであるか、またはアナログ－デジタルコンバータ、ＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎ－ｓｐｅｃｉｆｉｃ ＩＣ）などであるか、またはこれまで列挙したものの特定の組み合わせを含むチップセットであり得る。

【0082】

メモリチップは、ＨＢＭなどのスタックメモリであり得る。また、メモリチップは、揮発性メモリ（例えば、ＤＲＡＭ）、不揮発性メモリ（例えば、ＲＯＭ）、フラッシュメモリなどのメモリチップを含むことができる。

【0083】

一方、実施例の半導体パッケージが適用される製品群は、ＣＳＰ（Ｃｈｉｐ Ｓｃａｌｅ Ｐａｃｋａｇｅ）、ＦＣ－ＣＳＰ（Ｆｌｉｐ Ｃｈｉｐ－Ｃｈｉｐ Ｓｃａｌｅ Ｐａｃｋａｇｅ)、ＦＣ－ＢＧＡ（Ｆｌｉｐ Ｃｈｉｐ Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）、ＰＯＰ（Ｐａｃｋａｇｅ Ｏｎ Ｐａｃｋａｇｅ）、およびＳＩＰ（Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ）のうちいずれか一つであり得るが、これに限定されない。

【0084】

また、前記電子機器は、スマートフォン（ｓｍａｒｔ ｐｈｏｎｅ）、個人用情報端末（ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ）、デジタルビデオカメラ（ｄｉｇｉｔａｌ ｖｉｄｅｏ ｃａｍｅｒａ）、デジタルスチルカメラ（ｄｉｇｉｔａｌ ｓｔｉｌｌ ｃａｍｅｒａ）、車両、高性能サーバ、ネットワークシステム（ｎｅｔｗｏｒｋ ｓｙｓｔｅｍ）、コンピュータ（ｃｏｍｐｕｔｅｒ）、モニター（ｍｏｎｉｔｏｒ）、タブレット（ｔａｂｌｅｔ）、ラップトップ（ｌａｐｔｏｐ）、ネットブック（ｎｅｔｂｏｏｋ）、テレビ（ｔｅｌｅｖｉｓｉｏｎ）、ビデオゲーム（ｖｉｄｅｏ ｇａｍｅ）、スマートウォッチ（ｓｍａｒｔ ｗａｔｃｈ）、オートモーティブ（Ａｕｔｏｍｏｔｉｖｅ）などであり得る。ただし、これに限定されず、これらに加えてデータを処理する任意の他の電子機器であり得ることは言うまでもない。

【0085】

以下、実施例に係る回路基板を含む半導体パッケージについて説明する。実施例の半導体パッケージは、後述する回路基板を含む多様なパッケージ構造を有することができる。

【0086】

そして、一実施例における前記回路基板は、後述する第１基板であり得る。

【0087】

また、他の実施例における前記回路基板は、後述する第２基板であり得る。

【0088】

図２ａは、第１実施例に係る半導体パッケージを示す断面図であり、図２ｂは、第２実施例に係る半導体パッケージを示す断面図であり、図２ｃは、第３実施例に係る半導体パッケージを示す断面図であり、図２ｄは、第４実施例に係る半導体パッケージを示す断面図であり、図２ｅは、第５実施例に係る半導体パッケージを示す断面図であり、図２ｆは、第６実施例に係る半導体パッケージを示す断面図であり、図２ｇは、第７実施例に係る半導体パッケージを示す断面図である。

【0089】

図２ａを参照すると、第１実施例の半導体パッケージは、第１基板１１００、第２基板１２００、および半導体素子１３００を含むことができる。

【0090】

前記第１基板１１００は、パッケージ基板を意味する。

【0091】

例えば、前記第１基板１１００は、少なくとも一つの外部基板が結合される空間を提供することができる。前記外部基板は、前記第１基板１１００上に結合される第２基板１２００を意味することができる。また、前記外部基板は、前記第１基板１１００の下部に結合される電子デバイスに含まれたメインボードを意味することができる。

【0092】

また、図面上には示さなかったが、前記第１基板１１００は、少なくとも一つの半導体素子が実装される空間を提供することができる。

【0093】

前記第１基板１１００は、少なくとも一つの絶縁層と、前記少なくとも一つの絶縁層に配置された電極部とを含むことができる。

【0094】

前記第１基板１１００上には、第２基板１２００が配置され得る。

【0095】

前記第２基板１２００は、インターポーザであり得る。例えば、前記第２基板１２００は、少なくとも一つの半導体素子が実装される空間を提供することができる。前記第２基板１２００は、前記少なくとも一つの半導体素子１３００と連結され得る。例えば、第２基板１２００は、第１半導体素子１３１０および第２半導体素子１３２０が実装される空間を提供することができる。前記第２基板１２００は、前記第１半導体素子１３１０と第２半導体素子１３２０との間を電気的に連結しながら、前記第１および第２半導体素子１３１０、１３２０と前記第１基板１１００との間を電気的に連結することができる。すなわち、前記第２基板１２００は、複数の半導体素子間の水平連結機能および半導体素子とパッケージ基板との間の垂直連結機能を果たすことができる。

【0096】

図２ａでは、 前記第２基板１２００上に二つの半導体素子１３１０、１３２０が配置されるものとして示したが、これに限定されない。例えば、前記第２基板１２００上には、一つの半導体素子が配置され得、これとは異なり、３つ以上の半導体素子が配置され得る。

【0097】

第２基板１２００は、前記少なくとも一つ以上の半導体素子１３００と前記第１基板１１００との間に配置され得る。

【0098】

一実施例では、前記第２基板１２００は、半導体素子機能を果たすアクティブインターポーザであり得る。前記第２基板１２００が半導体素子機能を果たす場合、実施例の半導体パッケージは、前記第１基板１１００上に垂直方向への積層構造を有して複数のロジックチップの機能を有することができる。ロジックチップの機能を有することができることは、能動素子および受動素子の機能を有することができることを意味することができる。能動素子の場合、受動素子とは異なり、電流と電圧の特性が線形的ではないことがあり、アクティブインターポーザの場合、能動素子の機能を有することができる。また、アクティブインターポーザは、当該ロジックチップの機能を果たしながら、その上部に配置された第２ロジックチップと前記第１基板１１００との間の信号伝達機能を果たすことができる。

【0099】

他の実施例によれば、前記第２基板１２００は、パッシブインターポーザであり得る。例えば、前記第２基板１２００は、前記半導体素子１３００と前記第１基板１１００との間における信号中継機能を果たすことができ、抵抗、キャパシタ、インダクタなどのパッシブ素子機能を有することができる。例えば、前記半導体素子１３００は、５Ｇ、モノのインターネットＩＯＴ（Ｉｎｔｅｒｎｅｔ ｏｆ Ｔｈｉｎｇｓ）、画質の増加、通信速度の増加などの理由で端子の個数が徐々に増加している。すなわち、前記半導体素子１３００に備えられる端子の個数が増加し、これにより端子の幅や複数の端子間の間隔が減少している。このとき、前記第１基板１１００は、電子デバイスのメインボードと連結され得る。これにより、前記第１基板１１００に備えられた電極が前記半導体素子１３００および前記メインボードとそれぞれ連結されるための幅および間隔を有するためには、前記第１基板１１００の厚さが増加するか、前記第１基板１１００の層構造が複雑になるという問題がある。したがって、第１実施例は、前記第１基板１１００と前記半導体素子１３００とに第２基板１２００を配置することができる。そして、前記第２基板１２００は、前記半導体素子１３００の端子に対応する微細幅および間隔を有する電極を含むことができる。

【0100】

前記半導体素子１３００は、ロジックチップ、メモリチップなどであり得る。前記ロジックチップは、セントラルプロセッサ（ＣＰＵ）、グラフィックプロセッサ（ＧＰＵ）などであり得る。例えば、ロジックチップは、セントラルプロセッサ（ＣＰＵ）、グラフィックプロセッサ（ＧＰＵ）、デジタル信号プロセッサ、暗号化プロセッサ、マイクロプロセッサ、マイクロコントローラのうち少なくとも一つを含むＡＰであるか、またはアナログ－デジタルコンバータ、ＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎ－ｓｐｅｃｉｆｉｃ ＩＣ）などであるか、またはこれまで列挙したものの特定の組み合わせを含むチップセットであり得る。そして、前記メモリチップは、ＨＢＭなどのスタックメモリであり得る。また、メモリチップは、揮発性メモリ（例えば、ＤＲＡＭ）、不揮発性メモリ（例えば、ＲＯＭ）、フラッシュメモリなどのメモリチップを含むことができる。

【0101】

一方、第１実施例の半導体パッケージは、接続部を含むことができる。

【0102】

例えば、半導体パッケージは、第１基板１１００と前記第２基板１２００との間に配置される第１接続部１４１０を含むことができる。前記第１接続部１４１０は、前記第１基板１１００に前記第２基板１２００を結合させながら、これらの間を電気的に連結することができる。

【0103】

例えば、半導体パッケージは、第２基板１２００と半導体素子１３００との間に配置される第２接続部１４２０を含むことができる。前記第２接続部１４２０は、前記第２基板１２００上に前記半導体素子１３００を結合させながら、これらの間を電気的に連結することができる。

【0104】

半導体パッケージは、第１基板１１００の下面に配置された第３接続部１４３０を含むことができる。前記第３接続部１４３０は、前記第１基板１１００をメインボードに結合させながら、これらの間を電気的に連結することができる。

【0105】

このとき、前記第１接続部１４１０、第２接続部１４２０、および第３接続部１４３０は、ワイヤボンディング、ソルダーボンディング、メタル間ダイレクトボンディングのうち少なくとも一つのボンディング方式を用いて、複数の構成要素間を電気的に連結することができる。すなわち、前記第１接続部１４１０、第２接続部１４２０、および第３接続部１４３０は、複数の構成要素を電気的に連結する機能を有するため、メタル間ダイレクトボンディングを用いる場合、半導体パッケージは、ソルダーやワイヤではない電気的に連結される部分として理解され得る。

【0106】

前記ワイヤボンディング方式は、金（Ａｕ）などの導線を用いて複数の構成要素間を電気的に連結することを意味することができる。また、前記ソルダーボンディング方式は、Ｓｎ、Ａｇ、Ｃｕのうち少なくとも一つを含む物質を用いて複数の構成要素間を電気的に連結することができる。また、メタル間ダイレクトボンディング方式は、ソルダー、ワイヤ、導電性接着剤などの部材なしに、複数の構成要素間に熱と圧力を印加して再結晶化し、これを通じて複数の構成要素間を直接結合させることを意味することができる。そして、メタル間ダイレクトボンディング方式は、前記第２接続部１４２０によるボンディング方式を意味することができる。この場合、前記第２接続部１４２０は、前記再結晶化によって複数の構成要素間に形成される金属層を意味することができる。

【0107】

具体的には、前記第１接続部１４１０、第２接続部１４２０、および第３接続部１４３０は、熱圧着（Ｔｈｅｒｍａｌ Ｃｏｍｐｒｅｓｓｉｏｎ）ボンディング方式によって複数の構成を互いに結合させることができる。前記熱圧着ボンディング方式は、前記第１接続部１４１０、第２接続部１４２０、および第３接続部１４３０に熱と圧力を加えて複数の構成間を直接結合させる方式を意味することができる。

【0108】

このとき、前記第１基板１１００および第２基板１２００のうち少なくとも一つにおいて、前記第１接続部１４１０、第２接続部１４２０、および第３接続部１４３０が配置される電極には、当該基板の絶縁層から離れる外方向に突出した突出部が備えられ得る。前記突出部は、前記第１基板１１００または第２基板１２００から外側方向に向かって突出し得る。

【0109】

前記突出部は、バンプ（ｂｕｍｐ）と言える。前記突出部は、ポスト（ｐｏｓｔ）とも言える。前記突出部は、ピラー（ｐｉｌｌａｒ）とも言える。好ましくは、前記突出部は、第２基板１２００の電極のうち前記半導体素子１３００との結合のための第２接続部１４２０が配置された電極を意味することができる。すなわち、前記半導体素子１３００の端子のピッチが微細化されて、ソルダーなどの導電性接着剤により前記半導体素子１３００の複数の端子とそれぞれ連結される複数の第２接続部１４２０間の短絡が発生することがある。したがって、実施例は、前記第２接続部１４２０の体積を減らすために熱圧着ボンディング（Ｔｈｅｒｍａｌ Ｃｏｍｐｒｅｓｓｉｏｎ Ｂｏｎｄｉｎｇ）を行うことができる。これにより、実施例は、整合度、拡散力、およびソルダーなどの導電性接着剤と突出部との間に形成される金属間化合物ＩＭＣ（Ｉｎｔｅｒ Ｍｅｔａｌｌｉｃ Ｃｏｍｐｏｕｎｄ）がインターポーザおよび／または基板に拡散することを防止する拡散防止力の確保のために、前記第２接続部１４２０が配置される前記第２基板１２００の電極に突出部が含まれるようにすることができる。

【0110】

一方、図２ｂを参照すると、第２実施例の半導体パッケージは、前記第２基板１２００に連結部材１２１０が配置される点で第１実施例の半導体パッケージとは違いを有することができる。前記連結部材１２１０は、ブリッジ基板と言える。例えば、前記連結部材１２１０は、再配線層を含むことができる。連結部材１２１０は、複数の半導体素子を水平に互いに電気的に連結する機能を果たすことができる。例示的に、一般に、半導体素子が有するべき面積が大きすぎるため、前記連結部材１２１０は、再配線層を含むことができる。半導体パッケージと半導体素子は、回路パターンの幅や幅などが互いに大きな差を有するため、電気的接続のための回路パターンの緩衝役割が必要である。緩衝役割とは、半導体パッケージの回路パターンの幅や幅などのサイズと半導体素子の回路パターンの幅や幅などのサイズの中間サイズを有するようにすることを意味することができ、再配線層は、前記緩衝役割を果たす機能を含むことができる。

【0111】

一実施例では、連結部材１２１０は、シリコンブリッジであり得る。すなわち、前記連結部材１２１０は、シリコン基板と前記シリコン基板上に配置される再配線層とを含むことができる。

【0112】

他の実施例では、前記連結部材１２１０は、有機ブリッジであり得る。例えば、前記連結部材１２１０は、有機物を含むことができる。例えば、前記連結部材１２１０は、前記シリコン基板の代わりに有機物を含む有機基板を含むことができる。

【0113】

前記連結部材１２１０は、前記第２基板１２００内に埋め込まれ得るが、これに限定されない。例えば、前記連結部材１２１０は、前記第２基板１２００上に突出する構造を有して配置され得る。

【0114】

また、前記第２基板１２００は、キャビティを含むことができ、前記連結部材１２１０は、前記第２基板１２００の前記キャビティ内に配置され得る。

【0115】

前記連結部材１２１０は、前記第２基板１２００上に配置される複数の半導体素子間を水平連結することができる。

【0116】

図２ｃを参照すると、第３実施例の半導体パッケージは、第２基板１２００および半導体素子１３００を含むことができる。このとき、第３実施例の半導体パッケージは、第２実施例の半導体パッケージと比較して、第１基板１１００が省略された構造を有することができる。

【0117】

すなわち、第３実施例の第２基板１２００は、インターポーザ機能を果たしながらパッケージ基板の機能を果たすことができる。

【0118】

前記第２基板１２００の下面に配置された第１接続部１４１０は、電子デバイスのメインボードに前記第２基板１２００を結合させることができる。

【0119】

図２ｄを参照すると、第４実施例の半導体パッケージは、第１基板１１００および半導体素子１３００を含むことができる。

【0120】

このとき、第４実施例の半導体パッケージは、第２実施例の半導体パッケージと比較して、第２基板１２００が省略された構造を有することができる。

【0121】

すなわち、第４実施例の前記第１基板１１００は、パッケージ基板機能を果たしながら、前記半導体素子１３００とメインボードとの間を連結する機能を果たすことができる。このために、第１基板１１００には、複数の半導体素子間を連結するための連結部材１１１０を含むことができる。前記連結部材１１１０は、複数の半導体素子間を連結するシリコンブリッジまたは有機物ブリッジであり得る。

【0122】

図２ｅを参照すると、第５実施例の半導体パッケージは、第４実施例の半導体パッケージと比較して、第３半導体素子１３３０をさらに含むことができる。

【0123】

このために、第１基板１１００の下面には、第４接続部１４４０が配置され得る。

【0124】

そして、前記第４接続部１４４０には、第３半導体素子１３３０が配置され得る。すなわち、第５実施例の半導体パッケージは、上側および下側にそれぞれ半導体素子が実装される構造を有することができる。

【0125】

このとき、前記第３半導体素子１３３０は、図２ｃの半導体パッケージにおいて、第２基板１２００の下面に配置された構造を有することもできる。

【0126】

図２ｆを参照すると、第６実施例の半導体パッケージは、第１基板１１００を含むことができる。前記第１基板１１００上には、第１半導体素子１３１０が配置され得る。このために、前記第１基板１１００と前記第１半導体素子１３１０との間には、前記第１接続部１４１０が配置され得る。

【0127】

また、前記第１基板１１００は、導電性結合部１４５０を含むことができる。前記導電性結合部１４５０は、前記第１基板１１００から第２半導体素子１３２０に向かってさらに突出し得る。前記導電性結合部１４５０は、バンプと言え、これとは異なり、ポストとも言える。前記導電性結合部１４５０は、前記第１基板１１００の最上側に配置された電極上に突出した構造を有して配置され得る。

【0128】

前記導電性結合部１４５０上には、第２半導体素子１３２０が配置され得る。このとき、前記第２半導体素子１３２０は、前記導電性結合部１４５０を介して前記第１基板１１００と連結され得る。また、前記第１半導体素子１３１０と前記第２半導体素子１３２０との間には、第２接続部１４２０が配置され得る。

【0129】

これにより、前記第２半導体素子１３２０は、前記第２接続部１４２０を介して前記第１半導体素子１３１０と電気的に連結され得る。

【0130】

すなわち、第２半導体素子１３２０は、導電性結合部１４５０を介して第１基板１１００と連結されながら、前記第２接続部１４２０を介して前記第１半導体素子１３１０とも連結され得る。

【0131】

このとき、前記第２半導体素子１３２０は、前記導電性結合部１４５０を介して電源信号および／または電力を供給され得る。また、前記第２半導体素子１３２０は、前記第２接続部１４２０を介して前記第１半導体素子１３１０と通信信号を送受信することができる。

【0132】

第６実施例の半導体パッケージは、導電性結合部１４５０を介して前記第２半導体素子１３２０に電源信号および／または電力を供給することにより、前記第２半導体素子１３２０の駆動のための十分な電力を提供や電源動作の円滑な制御が可能であり得る。

【0133】

これにより、実施例は、前記第２半導体素子１３２０の駆動特性を向上させることができる。すなわち、実施例は、第２半導体素子１３２０に提供される電源の不足問題を解決することができる。さらに、実施例は、前記第２半導体素子１３２０の電源信号、電力、および通信信号のうち少なくとも一つが前記導電性結合部１４５０と第２接続部１４２０を介して互いに異なる経路を介して提供されるようにすることができる。これを通じて、実施例は、前記電源信号によって前記通信信号の損失が発生する問題を解決することができる。例えば、実施例は、電源信号の通信信号間の相互干渉を最小限に抑えることができる。

【0134】

一方、第６実施例における前記第２半導体素子１３２０は、複数のパッケージ基板が積層された形状のＰＯＰ（Ｐａｃｋａｇｅ Ｏｎ Ｐａｃｋａｇｅ）構造を有して第１基板１１００上に配置され得る。例えば、前記第２半導体素子１３２０は、メモリチップを含むメモリパッケージであり得る。そして、前記メモリパッケージは、前記導電性結合部１４５０上に結合され得る。このとき、前記メモリパッケージは、前記第１半導体素子１３１０とは連結されないことがある。

【0135】

図２ｇを参照すると、第７実施例の半導体パッケージは、第１基板１１００、第１接続部１４１０、半導体素子１３００、および第３接続部１４３０を含むことができる。

【0136】

このとき、第７の実施例の半導体パッケージは、第４実施例の半導体パッケージと比較して、連結部材１１１０が省略されており、前記第１基板１１００が複数の基板層を含む点で違いを有することができる。

【0137】

前記第１基板１１００は、複数の基板層を含むことができる。例えば、第１基板１１００は、パッケージ基板に対応する第１基板層１１００Ａと、連結部材に対応する第２基板層１１００Ｂとを含むことができる。

【0138】

言い換えれば、第７実施例の半導体パッケージは、、図２ａに開示された第１基板（パッケージ基板１１００）と第２基板（インターポーザ１２００）が一体に形成された第１基板層１１００Ａおよび第２基板層１１００Ｂを含むことができる。前記第２基板層１１００Ｂの絶縁層の物質は、第１基板層１１００Ａの絶縁層の物質と異なり得る。例えば、第２基板層１１００Ｂの絶縁層の物質は、光硬化性物質を含むことができる。例えば、前記第２基板層１１００Ｂは、ＰＩＤ（Ｐｈｏｔｏ Ｉｍａｇｅａｂｌｅ Ｄｉｅｌｅｃｔｒｉｃ）であり得る。そして、前記第２基板層１１００Ｂは、光硬化性物質を含むことによって電極の微細化が可能であり得る。したがって、第７実施例は、第１基板層１１００Ａ上に光硬化性物質の絶縁層を順に積層し、前記光硬化性物質の絶縁層上に微細化された電極を形成することにより、第２基板層１１００Ｂを形成することができる。これを通じて、前記第２基板１１００Ｂは、微細化された電極を含む再配線層の機能を含むことができ、複数の半導体素子１３１０、１３２０を水平に連結する機能を含むことができる。

【0139】

実施例の回路基板の説明に先立ち、後述する回路基板は、以前の半導体パッケージに含まれた複数の基板のうちいずれか一つの基板を意味することができる。例えば、後述する回路基板は、第１～第７実施例の半導体パッケージに備えられた第１基板１１００および第２基板１２００のうちいずれか一つを意味することができる。

【0140】

－回路基板－
図３ａは，第１実施例に係る回路基板を示す図であり、図３ｂは，図３ａの回路基板の一領域を拡大した拡大図であり、図３ｃは，図３ｂの回路基板の第１変形例を示す図であり，図３ｄは，図３ｂの回路基板の第２変形例を示す図であり、図３ｅは，図３ｂの回路基板の第３変形例を示す図であり、図３ｆは，図３ｂの回路基板の第４変形例を示す図である。

【0141】

以下、図３ａ～図３ｆを参照して第１実施例に係る回路基板について具体的に説明する。

【0142】

図３ａ～図３ｆを参照すると、回路基板は、絶縁層１１０、回路パターン層、ビア、およびバンプなどの金属層を含むことができる。このとき、第１実施例における回路基板は、チップや外部基板との接合のために、回路パターン層のパッド上にバンプが配置された構造を有することができる。これにより、第１実施例における第１金属層は、パッドを意味することができ、第２金属層は、バンプを意味することができる。以下では、第１金属層をパッドと指称し、第２金属層をバンプと指称して説明する。

【0143】

例えば、絶縁層１１０は、第１絶縁層１１１、第２絶縁層１１２、および第３絶縁層１１３を含むことができる。このとき、図面上では、前記回路基板が絶縁層の層数を基準に３層構造を有するものとして示したが、これに限定されない。例えば、前記回路基板は、絶縁層の層数を基準に２層以下の構造を有することができる。例えば、回路基板は、絶縁層の層数を基準に１層の単層構造を有することができる。例えば、回路基板は、絶縁層の層数を基準に４層以上の構造を有することができる。

【0144】

例えば、前記第１絶縁層１１１は、多層構造において、第１最外郭に配置された第１最外郭絶縁層であり得る。例えば、第１絶縁層１１１は、回路基板の最上側に配置された絶縁層であり得る。第２絶縁層１１２は、多層構造の回路基板において内側に配置された内側絶縁層であり得る。第３絶縁層１１３は、多層構造において第２最外郭に配置された第２最外郭絶縁層であり得る。例えば、第３絶縁層１１３は、回路基板の最下側に配置された絶縁層であり得る。そして、前記内側絶縁層は、１層で構成されるものとして示したが、これに限定されない。例えば、前記回路基板が絶縁層の層数を基準に４層以上の構造を有する場合、前記内側絶縁層は、２層以上で構成され得る。

【0145】

絶縁層１１０は、配線を変更できる電気回路が編成されている基板であって、表面に回路パターンを形成できる絶縁材料で作られたプリント、配線板、および絶縁基板をすべて含むことができる。

【0146】

例えば、絶縁層１１０のうち少なくとも一つは、リジッド（ｒｉｇｉｄ）またはフレキシブル（ｆｌｅｘｉｂｌｅ）であり得る。例えば、前記絶縁層１１０のうち少なくとも一つは、ガラスまたはプラスチックを含むことができる。詳細には、前記絶縁層１１０のうち少なくとも一つは、ソーダライムガラス（ｓｏｄａ ｌｉｍｅ ｇｌａｓｓ）またはアルミノシリケートガラスなどの化学強化／半強化ガラスを含むか、ポリイミドＰＩ（Ｐｏｌｙｉｍｉｄｅ）、ポリエチレンテレフタレートＰＥＴ（ｐｏｌｙｅｔｈｙｌｅｎｅ ｔｅｒｅｐｈｔｈａｌａｔｅ）、プロピレングリコールＰＰＧ（ｐｒｏｐｙｌｅｎｅ ｇｌｙｃｏｌ）、ポリカーボネート（ＰＣ）などの強化或は延性プラスチックを含むか、サファイアを含むことができる。

【0147】

また、前記絶縁層１１０のうち少なくとも一つは、光等方性フィルムを含むことができる。一例として、前記絶縁層１１０のうち少なくとも一つは、ＣＯＣ（Ｃｙｃｌｉｃ Ｏｌｅｆｉｎ Ｃｏｐｏｌｙｍｅｒ）、ＣＯＰ（Ｃｙｃｌｉｃ Ｏｌｅｆｉｎ Ｐｏｌｙｍｅｒ）、光等方性ポリカーボネートＰＣ（ｐｏｌｙｃａｒｂｏｎａｔｅ）または光等方性ポリメチルメタクリレート（ＰＭＭＡ）などを含むことができる。

【0148】

また、絶縁層１１０のうち少なくとも一つは、無機フィラーおよび絶縁樹脂を含む材料で形成され得る。例えば、絶縁層１１０を構成する材料として、エポキシ樹脂などの熱硬化性樹脂、ポリイミドなどの熱可塑性樹脂とともにシリカ、アルミナなどの無機フィラーなどの補強材が含まれた樹脂、具体的にはＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ－ｕｐ Ｆｉｌｍ）、ＦＲ－４、ＢＴ（Ｂｉｓｍａｌｅｉｍｉｄｅ Ｔｒｉａｚｉｎｅ）、ＰＩＤ（Ｐｈｏｔｏ Ｉｍａｇａｂｌｅ Ｄｉｅｌｅｃｔｒｉｃ ｒｅｓｉｎ）、ＢＴなどが使用され得る。

【0149】

また、前記絶縁層１１０のうち少なくとも一つは、部分的に曲面を有して曲がることがある。即ち、前記絶縁層１１０のうち少なくとも一つは、部分的には平面を有し、部分的には曲面を有して曲がることがある。詳細には、前記絶縁層１１０のうち少なくとも一つは、終端が曲面を有して曲がるか、ランダムな曲率を含む表面を有して曲がるか折曲がることがある。

【0150】

絶縁層１１０の表面には、回路パターン層が配置され得る。

【0151】

例えば、第１絶縁層１１１の第１面または上面には、第１回路パターン層１２０が配置され得る。例えば、第１絶縁層１１１の第２面または下面と第２絶縁層１１２の第１面または上面との間には、第２回路パターン層１３０が配置され得る。例えば、第２絶縁層１１２の第２面または下面と第３絶縁層１１３の第１面または上面との間には、第３回路パターン層１４０が配置され得る。例えば、第３絶縁層１１３の第２面または下面には、第４回路パターン層１５０が配置され得る。前記第１回路パターン層１２０は、回路基板の第１最外郭または最上側に配置された回路パターン層であり得る。そして、第２回路パターン層１３０および第３回路パターン層１４０は、回路基板の内側に配置された内側回路パターン層であり得る。また、第４回路パターン層１５０は、回路基板の第２最外郭または最下側に配置された回路パターン層であり得る。

【0152】

前記第１回路パターン層１２０、第２回路パターン層１３０、第３回路パターン層１４０、および第４回路パターン層１５０は、電気信号を伝達する配線であって、電気伝導性の高い金属物質で形成され得る。このために、前記第１回路パターン層１２０、第２回路パターン層１３０、第３回路パターン層１４０、および第４回路パターン層１５０は、金（Ａｕ）、銀（Ａｇ）、白金（Ｐｔ）、チタン（Ｔｉ）、錫（Ｓｎ）、銅（Ｃｕ）、および亜鉛（Ｚｎ）のうちから選択される少なくとも一つの金属物質で形成され得る。また、前記第１回路パターン層１２０、第２回路パターン層１３０、第３回路パターン層１４０、および第４回路パターン層１５０は、ボンディング力に優れる金（Ａｕ）、銀（Ａｇ）、白金（Ｐｔ）、チタン（Ｔｉ）、錫（Ｓｎ）、銅（Ｃｕ）、亜鉛（Ｚｎ）のうちから選択される少なくとも一つの金属物質を含むペーストまたはソルダーペーストで形成され得る。好ましくは、前記第１回路パターン層１２０、第２回路パターン層１３０、第３回路パターン層１４０、および第４回路パターン層１５０は、電気伝導性が高く、かつ価格が比較的安価な銅（Ｃｕ）で形成され得る。

【0153】

前記第１回路パターン層１２０、第２回路パターン層１３０、第３回路パターン層１４０、および第４回路パターン層１５０は、通常の回路基板の製造工程であるアディティブ工法（Ａｄｄｉｔｉｖｅ ｐｒｏｃｅｓｓ）、サブトラクティブ工法（Ｓｕｂｔｒａｃｔｉｖｅ Ｐｒｏｃｅｓｓ）、ＭＳＡＰ（Ｍｏｄｉｆｉｅｄ Ｓｅｍｉ Ａｄｄｉｔｉｖｅ Ｐｒｏｃｅｓｓ）、およびＳＡＰ（Ｓｅｍｉ Ａｄｄｉｔｉｖｅ Ｐｒｏｃｅｓｓ）工法などで可能であり、ここでは、詳細な説明は省略する。

【0154】

前記第１回路パターン層１２０は、５μｍ～３０μｍの範囲の厚さを有することができる。例えば、第１回路パターン層は、６μｍ～２５μｍの範囲の厚さを有することができる。前記第１回路パターン層は、７μｍ～２０μｍの範囲の厚さを有することができる。前記第１回路パターン層１２０の厚さが５μｍ未満の場合には、回路パターンの抵抗が増加し、これによる信号伝送効率が減少することがある。例えば、前記第１回路パターン層１２０の厚さが５μｍ未満の場合には、信号伝送損失が増加するころがある。例えば、前記第１回路パターン層１２０の厚さが３０μｍを超える場合には、前記第１回路パターン層１２０のトレース１２０Ｔの線幅が増加し、これによる回路基板の全体的な体積が増加することがある。

【0155】

第２回路パターン層１３０、第３回路パターン層１４０、および第４回路パターン層１５０は、それぞれ前記第１回路パターン層１２０が有する厚さに対応する厚さを有することができる。

【0156】

一方、前記第１～第４回路パターン層１２０、１３０、１４０、１５０のそれぞれは、トレースおよびパッドを含む。

【0157】

トレースは、電気信号を伝達する長いライン形状の配線を意味する。そして、前記パッドは、チップなどの部品が実装される実装パッドであるか、外部ボードとの連結のためのコアパッドまたはＢＧＡパッドであるか、ビアと連結されるビアパッドを意味することができる。

【0158】

前記絶縁層１１０には、ビアが形成され得る。前記ビアは、前記絶縁層１１０を貫通して形成され、これにより互いに異なる層に配置された回路パターン層間を電気的に連結することができる。

【0159】

例えば、前記第１絶縁層１１１には、第１ビアＶ１が形成され得る。前記第１ビアＶ１は、前記第１絶縁層１１１を貫通し、これにより前記第１回路パターン層１２０と前記第２回路パターン層１３０とを電気的に連結することができる。

【0160】

例えば、前記第２絶縁層１１２には、第２ビアＶ２が形成され得る。前記第２ビアＶ２は、前記第２絶縁層１１２を貫通し、これにより前記第２回路パターン層１３０と前記第３回路パターン層１４０とを電気的に連結することができる。このとき、前記第２絶縁層１１２は、コア層であり得る。そして、前記第２絶縁層１１２がコア層である場合、前記第２ビアＶ２は、砂時計形状を有することができるが、これに限定されない。例えば、実施例の回路基板がコアレス基板である場合、前記第２ビアＶ２は、第１ビアＶ１または第２ビアＶ２と同じ形状を有することができる。

【0161】

例えば、前記第３絶縁層１１３には、第３ビアＶ３が形成され得る。前記第３ビアＶ３は、前記第３絶縁層１１３を貫通し、これにより前記第３回路パターン層１４０と第４回路パターン層１５０とを電気的に連結することができる。

【0162】

上記のようなビアＶ１、Ｖ２、Ｖ３は、それぞれの絶縁層内に形成された貫通孔の内部を金属物質で充填して形成され得る。前記貫通孔は、機械、レーザー、および化学加工のうちいずれか一つの加工方式によって形成され得る。前記貫通孔が機械加工によって形成される場合には、ミーリング（Ｍｉｌｌｉｎｇ）、ドリル（Ｄｒｉｌｌ）、およびルーティング（Ｒｏｕｔｉｎｇ）などの方式を使用することができ、レーザー加工によって形成される場合には、ＵＶやＣＯ_２レーザー方式を使用することができ、化学加工によって形成される場合には、アミノシラン、ケトン類などを含む薬品を用いて絶縁層１１０を開放することができる。

【0163】

前記貫通孔が形成されると、前記貫通孔の内部を導電性物質で充填して前記ビアＶ１、Ｖ２、Ｖ３を形成することができる。前記ビアＶ１、Ｖ２、Ｖ３は、銅（Ｃｕ）、銀（Ａｇ）、錫（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、およびパラジウム（Ｐｄ）のうちから選択されるいずれか一つの金属物質で形成され得る。また、前記導電性物質の充填は、無電解めっき、電解めっき、スクリーン印刷（Ｓｃｒｅｅｎ Ｐｒｉｎｔｉｎｇ）、スパッタリング（Ｓｐｕｔｔｅｒｉｎｇ）、蒸発法（Ｅｖａｐｏｒａｔｉｏｎ）、インクジェットティング、およびディスフェンシングのうちいずれか一つまたはこれらの組み合わせた方式を用いることができる。

【0164】

一方、前記第１絶縁層１１１の第１面または上面上には、第１保護層１６０が配置され得る。前記第１保護層１６０は、ソルダーレジストを含むことができる。前記第１保護層１６０は、前記第１回路パターン層１２０と垂直に重なる溝部（後述）を含むことができる。例えば、前記第１回路パターン層１２０は、第１実施例の第２金属層に対応するバンプ１８０が配置されるパッド（例えば、第１金属層）を含むことができる。そして、前記第１保護層１６０は、前記第１回路パターン層１２０のパッドと垂直に重なる溝部を含むことができる。このとき、本願の回路基板の実施例は、回路基板の第１保護層が有する溝部の形状に応じて区分され得る。また、本願の回路基板の実施例は、前記第１保護層の溝部内に配置される第２金属層の種類に応じて区分され得る。例えば、前記第１保護層が有する溝部は、第１～第３タイプに区分され得る。また、前記第１保護層の溝部内に配置される第２金属層は、バンプと表面処理層とに区分され得る。これについては、以下でより詳細に説明する。一方、前記表面処理層は、上部金属層と言える。さらに、前記バンプは、第３絶縁層１１３上に配置された構造を有するものとして示したが、これに限定されない。例えば、前記バンプの少なくとも一部は、前記第３絶縁層１１３に埋め込まれることがあり、残りの一部は、前記バンプ上に突出し得る。

【0165】

また、前記第３絶縁層１１３の第２面上には、第２保護層１７０が配置され得る。前記第２保護層１７０は、ソルダーレジストを含むことができる。前記第２保護層１７０は、前記第４回路パターン層１５０のパッド（図示せず）と垂直に重なることがある。

【0166】

一方、図３ｂを参照すると、第１実施例における第１保護層１６０は、段差構造を有することができる。例えば、前記第１保護層１６０は、前記第１絶縁層１１１の上面に配置される第１部分１６１と、前記第１部分１６１上に配置される第２部分１６２とを含むことができる。

【0167】

前記第１保護層１６０の第１部分１６１は、前記第１絶縁層１１１の上面と接触することがある。また、前記第１保護層１６０の第１部分１６１は、前記第１回路パターン層１２０の側面の一部と接触することがある。また、前記第１保護層１６０の第１部分１６１は、前記第１回路パターン層１２０の上面と接触することがある。

【0168】

具体的には、前記第１保護層１６０の第１部分１６１の厚さは、前記第１回路パターン層１２０の厚さよりも大きくてもよい。これにより、前記第１保護層１６０の第１部分１６１の上面は、前記第１回路パターン層１２０の上面よりも高く位置することができる。

【0169】

これにより、前記第１保護層１６０の第１部分１６１は、前記第１回路パターン層１２０の上面の少なくとも一部を覆うことができる。

【0170】

前記第１保護層１６０の第２部分１６２は、前記第１保護層１６０の第１部分１６１上に配置され得る。このとき、前記第１保護層１６０の第２部分１６２の面積は、前記第１保護層１６０の第１部分１６１の面積よりも小さくてもよい。これにより、前記第１保護層１６０の第１部分１６１の上面は、前記第１保護層１６０の第２部分１６２と垂直に重なる重畳領域と、前記第１保護層１６０の第２部分１６２と垂直に重ならない非重畳領域とを含むことができる。

【0171】

前記第１保護層１６０の第１部分１６１は、第１溝部１６１Ｏを含むことができる。例えば、前記第１保護層１６０の第１部分１６１は、前記第１回路パターン層１２０と垂直に重なる第１溝部１６１Ｏを含むことができる。具体的には、前記第１回路パターン層１２０は、パッドを含む。例えば、前記第１回路パターン層１２０は、第１パッド１２０Ｐ１および第２パッド１２０Ｐ２を含むことができる。そして、前記第１保護層１６０の第１部分１６１は、前記第１回路パターン層１２０の第１パッド１２０Ｐ１および第２パッド１２０Ｐ２とそれぞれ垂直に重なる第１溝部１６１Ｏを含むことができる。以下では、前記第１パッド１２０Ｐ１を中心に形成される前記第１保護層１６０の第１部分１６１の第１溝部１６１Ｏおよび第２部分１６２の第２溝部１６２Ｏについて説明する。ただし、前記第１パッド１２０Ｐ１を基準に形成される前記第１溝部１６１Ｏおよび前記第２溝部１６２Ｏは、前記第１回路パターン層１２０の第２パッド１２０Ｐ２上にも同一に形成され得る。

【0172】

前記第１保護層１６０の第１部分１６１の第１溝部１６１Ｏの幅Ｗ２は、前記第１回路パターン層１２０の第１パッド１２０Ｐ１の幅Ｗ１よりも小さくてもよい。例えば、前記第１保護層１６０の第１部分１６１の第１溝部１６１Ｏの幅Ｗ２は、前記第１回路パターン層１２０の第１パッド１２０Ｐ１の幅Ｗ１の１５％～９５％の範囲を満足することができる。例えば、前記第１保護層１６０の第１部分１６１の第１溝部１６１Ｏの幅Ｗ２は、前記第１回路パターン層１２０の第１パッド１２０Ｐ１の幅Ｗ１の２０％～９０％の範囲を満足することができる。例えば、前記第１保護層１６０の第１部分１６１の第１溝部１６１Ｏの幅Ｗ２は、前記第１回路パターン層１２０の第１パッド１２０Ｐ１の幅Ｗ１の２５％～８５％の範囲を満足することができる。

【0173】

前記第１保護層１６０の第１部分１６１の第１溝部１６１Ｏの幅Ｗ２が前記第１回路パターン層１２０の第１パッド１２０Ｐ１の幅Ｗ１の１５％未満であると、前記第１回路パターン層１２０の第１パッド１２０Ｐ１とバンプ１８０との電気的連結性が低下することがある。具体的には、前記バンプ１８０は、前記第１保護層１６０の第１部分１６１の第１溝部１６１Ｏ内に配置され得る。これにより、前記バンプ１８０の下面は、前記第１溝部１６１Ｏの幅Ｗ２に対応する幅を有することができる。このとき、前記第１保護層１６０の第１部分１６１の第１溝部１６１Ｏの幅Ｗ２が前記第１回路パターン層１２０の第１パッド１２０Ｐ１の幅Ｗ１の１５％未満であると、前記バンプ１８０と前記第１回路パターン層１２０の第１パッド１２０Ｐ１との接触面積が減少し、これにより、前記バンプ１８０が前記第１回路パターン層１２０の第１パッド１２０Ｐ１から分離または脱落する物理的信頼性の問題が発生することがある。また、前記第１保護層１６０の第１部分１６１の第１溝部１６１Ｏの幅Ｗ２が前記第１回路パターン層１２０の第１パッド１２０Ｐ１の幅Ｗ１の１５％未満であると、前記バンプ１８０と前記第１回路パターン層１２０の第１パッド１２０Ｐ１との幅の差により、前記バンプ１８０と前記第１回路パターン層１２０第１パッド１２０Ｐ１との間で伝達される信号の抵抗が増加し、これによる信号損失が増加することがある。

【0174】

また、前記第１保護層１６０の第１部分１６１の第１溝部１６１Ｏの幅Ｗ２が前記第１回路パターン層１２０の第１パッド１２０Ｐ１の幅Ｗ１の９５％を超えると、回路ショートなどの信頼性の問題が発生することがある。具体的には、前記第１保護層１６０の第１部分１６１の第１溝部１６１Ｏは、露光および現像工程を通じて形成される。このとき、前記第１保護層１６０の第１部分１６１の第１溝部１６１Ｏの幅Ｗ２が前記第１回路パターン層１２０の第１パッド１２０Ｐ１の幅Ｗ１の９５％を超える場合、前記露光および現像工程における工程偏差によって、前記第１回路パターン層１２０の第１パッド１２０Ｐ１の幅Ｗ１よりも前記第１溝部１６１Ｏの幅が大きくなるという問題が発生することがある。そして、前記第１回路パターン層１２０の第１パッド１２０Ｐ１の幅Ｗ１よりも前記第１溝部１６１Ｏの幅が大きくなる場合、第１実施例に係るＳＭＤタイプの第１保護層１６０を提供できないことがある。また、前記第１回路パターン層１２０の第１パッド１２０Ｐ１の幅Ｗ１よりも前記第１溝部１６１Ｏの幅が大きくなる場合、前記第１溝部１６１Ｏ内に配置される前記バンプ１８０が前記第１パッド１２０Ｐ１と隣接する第１回路パターン層１２０のトレース１２０Ｔと接触し、これによる回路ショートなどの電気的信頼性の問題が発生することがある。

【0175】

これにより、前記第１保護層１６０の第１部分１６１の第１溝部１６１Ｏの幅Ｗ２は、前記第１回路パターン層１２０の第１パッド１２０Ｐ１の幅Ｗ１の１５％～９５％の範囲を満足することができる。

【0176】

一方、前記第１保護層１６０の第１部分１６１の厚さは、前記第１回路パターン層１２０の第１パッド１２０Ｐ１の厚さよりも大きい。例えば、前記第１保護層１６０の第１部分１６１の厚さは、前記第１回路パターン層１２０の第１パッド１２０Ｐ１の厚さの１０５％～１８０％の範囲を有することができる。例えば、前記第１保護層１６０の第１部分１６１の厚さは、前記第１回路パターン層１２０の第１パッド１２０Ｐ１の厚さの１１０％～１７０％の範囲を有することができる。例えば、前記第１保護層１６０の第１部分１６１の厚さは、前記第１回路パターン層１２０の第１パッド１２０Ｐ１の厚さの１１５％～１６５％の範囲を有することができる。前記第１保護層１６０の第１部分１６１の厚さは、前記第１保護層１６０の第１部分１６１の下面から上面までの垂直距離を意味することができる。例えば、前記第１保護層１６０の第１部分１６１の厚さは、前記第１絶縁層１１１の上面から前記第１保護層１６０の第１部分１６１の上面までの垂直距離を意味することができる。例えば、前記第１保護層１６０の第１部分１６１の厚さは、前記第１回路パターン層１２０の下面から前記第１保護層１６０の第１部分１６１の上面までの垂直距離を意味することができる。また、前記第１回路パターン層１２０の厚さは、前記第１回路パターン層１２０の下面から上面までの垂直距離を意味することができる。

【0177】

前記第１保護層１６０の第１部分１６１の厚さが、前記第１回路パターン層１２０の第１パッド１２０Ｐ１の厚さの１０５％未満であると、後述する前記バンプ１８０第２パート１８２の下面と前記第１回路パターン層１２０のトレース１２０Ｔとの間の距離が減少し、これによる相互信号干渉が発生することがある。例えば、前記第１保護層１６０の第１部分１６１の厚さが前記第１回路パターン層１２０の第１パッド１２０Ｐ１の厚さの１０５％未満であると、前記バンプ１８０と前記トレース１２０Ｔとの間の信号干渉によって、前記バンプ上に実装されるチップの動作性能に問題が発生することがある。

【0178】

また、前記第１保護層１６０の第１部分１６１の厚さが前記第１回路パターン層１２０の第１パッド１２０Ｐ１の厚さの１８０％を超えると、前記第１保護層１６０の第１部分１６１の厚さに対応してバンプ１８０の厚さも増加し、これによる回路基板の全体的な厚さが増加することがある。

【0179】

これにより、前記第１保護層１６０の第１部分１６１の厚さは、前記第１回路パターン層１２０の第１パッド１２０Ｐ１の厚さの１０５％～１８０％の範囲を有するようにする。

【0180】

一方、前記第１保護層１６０の第１部分１６１は、複数の単位部分に区分され得る。例えば、前記第１保護層１６０の第１部分１６１は、前記第１部分１６１上に配置され、前記第１回路パターン層１２０の側面を覆う第１－１部分と、前記第１－１部分上に配置され、前記第１溝部１６１Ｏを含む第１－２部分とに区分され得る。そして、前記第１－２部分の少なくとも一部は、前記第１回路パターン層１２０の第１パッド１２０Ｐ１上に配置され得る。一方、前記第１回路パターン層１２０は、前記第１保護層１６０の第１－１部分を貫通することができる。例えば、前記第１保護層１６０の第１－１部分は、前記第１回路パターン層１２０が貫通する貫通孔に対応する溝部（図示せず）を含むことができる。

【0181】

上述したように、前記第１保護層１６０の第１部分１６１の第１溝部１６１Ｏは、前記第１回路パターン層１２０の第１パッド１２０Ｐ１の幅Ｗ１よりも小さい幅Ｗ２を有する。これにより、前記第１保護層１６０の第１部分１６１は、前記第１回路パターン層１２０の第１パッド１２０Ｐ１の上面の少なくとも一部を覆うことができる。例えば、前記第１保護層１６０の第１部分１６１は、前記第１回路パターン層１２０の第１パッド１２０Ｐ１の上面のうち縁領域を覆うことができるが、これに限定されない。これにより、前記第１保護層１６０の第１部分１６１は、前記第１回路パターン層１２０の第１パッド１２０Ｐ１と垂直に重なる重畳領域と、前記第１回路パターン層１２０の第１パッド１２０Ｐ１と垂直に重ならない非重畳領域とを含むことができる。

【0182】

一方、上述したように、前記第１回路パターン層１２０は、第１パッド１２０Ｐ１および第２パッド１２０Ｐ２に加えて、トレース１２０Ｔを含む。そして、前記第１保護層１６０の第１部分１６１の厚さは、前記第１回路パターン層１２０の厚さよりも大きい。これにより、前記第１回路パターン層１２０のトレース１２０Ｔは、前記第１絶縁層１１１の上面に配置される前記第１保護層１６０の第１部分１６１で覆われ得る。

【0183】

前記第１保護層１６０は、前記第１部分１６１上に配置される第２部分１６２を含む。

【0184】

前記第１保護層１６０の第２部分１６２は、第２溝部１６２Ｏを含む。前記第１保護層１６０の第２部分１６２の第２溝部１６２Ｏは、前記第１回路パターン層１２０の第１パッド１２０Ｐ１と垂直に重なることがある。また、前記第１保護層１６０の第２部分１６２の第２溝部１６２Ｏは、前記第１部分１６１の第１溝部１６１Ｏと垂直に重なることがある。

【0185】

このとき、前記第１保護層１６０の第２部分１６２の第２溝部１６２Ｏの幅Ｗ３は、前記第１保護層１６０の第１部分１６１の第１溝部１６１Ｏの幅Ｗ２よりも大きくてもよい。また、前記第１保護層１６０の第２部分１６２の第２溝部１６２Ｏの幅Ｗ３は、前記第１回路パターン層１２０の第１パッド１２０Ｐ１の幅Ｗ１よりも大きくてもよい。ただし、実施例はこれに限定されない。例えば、前記第２溝部１６２Ｏの幅Ｗ３は、前記第１パッド１２０Ｐ１の幅Ｗ１と同じ幅を有することができる。すなわち、第１比較例におけるＳＭＤタイプの溝部を含む保護層の構造において、バンプの上面の幅は、パッドの幅よりも小さい幅を有するしかない。これとは異なり、第１実施例は、前記バンプ１８０の上面の幅を少なくとも前記第１パッド１２０Ｐ１の幅と同じ幅まで増加させることができるが、さらに、前記第１パッド１２０Ｐ１の幅よりも大きい幅を有するようにすることもできる。ただし、第１実施例は、回路基板の厚さを増加させずに、回路基板の物理的および電気的信頼性に影響を与えずに、前記第１バンプ１８０の上面の幅を最大限に増加させることができる構造を提供する。これにより、前記第２溝部１６２Ｏの幅は、前記第１パッド１２０Ｐ１の幅よりも大きい幅を有する。これを通じて、実施例におけるバンプ１８０の上面の幅は、前記第１パッド１２０Ｐ１の幅よりも大きい幅を有することができる。

【0186】

例えば、前記第２溝部１６２Ｏの幅Ｗ３は、前記第１パッド１２０Ｐ１の幅Ｗ１の１０２％～１３０％の範囲を有することができる。例えば、前記第２溝部１６２Ｏの幅Ｗ３は、前記第１パッド１２０Ｐ１の幅Ｗ１の１０５％～１３０％の範囲を有することができる。前記第２溝部１６２Ｏの幅Ｗ３は、前記第１パッド１２０Ｐ１の幅Ｗ１の１０２％～１３０％の範囲を有することができる。前記第２溝部１６２Ｏの幅Ｗ３が前記第１パッド１２０Ｐ１の幅の１０２％未満であると、第１実施例に係るバンプ１８０の上面の幅を増加させることにより発生するソルダーとの接触面積の増加効果が不十分であり得る。また、前記第２溝部１６２Ｏの幅Ｗ３が前記第１パッド１２０Ｐ１の幅Ｗ１の１３０％を超えると、物理的信頼性の問題が発生するか、回路基板の幅方向または長手方向へのサイズが増加することがある。例えば、バンプ１８０は、前記第２溝部１６２Ｏ内に配置される。これにより、前記バンプ１８０は、前記第１パッド１２０Ｐ１上に配置される第１バンプと、第２パッド１２０Ｐ２上に配置される第２バンプとを含むことができる。このとき、前記第１パッド１２０Ｐ１は、前記第２パッド１２０Ｐ１と隣接して配置され得る。これにより、前記第１バンプも前記第２バンプに隣接して配置され得る。そして、前記第２溝部１６２Ｏの幅Ｗ３が前記第１パッド１２０Ｐ１の幅Ｗ１の１３０％を超えると、前記第２溝部１６２Ｏ内に配置される第１バンプと第２バンプとの間の距離が近すぎることがあり、これによる相互間の信号干渉が発生することがある。また、前記第２溝部１６２Ｏの幅Ｗ３が前記第１パッド１２０Ｐ１の幅Ｗ１の１３０％を超えると、前記第１バンプと第２バンプとの間のピッチによって、前記第１バンプと第２バンプとが互いに連結され得、これによる回路ショートなどの電気的信頼性の問題が発生することがある。また、前記第２溝部１６２Ｏの幅Ｗ３が前記第１パッド１２０Ｐ１の幅Ｗ１の１３０％を超えると、上記のような第１バンプと第２バンプとの間の回路ショートの問題を解決するために、前記第１バンプと第２バンプとの間のピッチを増加させなければならず、これによる回路基板のサイズが大きくなることがある。

【0187】

上記のように、第１実施例は、第１保護層１６０に段差を有する溝部を形成する。例えば、第１保護層１６０は、第１部分１６１および第２部分１６２を含む。そして、前記第１保護層１６０の第１部分１６１は、第１溝部１６１Ｏを含む。また、前記第１保護層１６０の第２部分１６２は、前記第１溝部１６１Ｏよりも大きい幅を有する第２溝部１６２Ｏを含む。

【0188】

一方、第１実施例の回路基板は、前記第１保護層１６０の溝部内に配置されるバンプ１８０を含む。前記バンプ１８０は、前記第１保護層１６０の溝部を充填して形成され得る。前記バンプ１８０の下面は、前記第１回路パターン層１２０の第１パッド１２０Ｐ１と接触することがある。また、前記バンプ１８０の上面は、前記第１保護層１６０の溝部と垂直に重なり、それにより回路基板の上側に露出し得る。例えば、前記第１保護層１６０の第２部分１６２は、前記バンプ１８０と垂直に重ならないことがある。これにより、前記バンプ１８０の上面は、回路基板の上側に露出され、これによりチップが実装される実装部として利用されるか、または外部基板が接合される端子部として利用され得る。

【0189】

前記バンプ１８０は「Ｔ」字形状を有することができる。例えば、バンプ１８０は、前記第１保護層１６０の第１部分１６１の第１溝部１６１Ｏ内に配置される第１パート１８１を含む。また、前記バンプ１８０は、前記第１保護層１６０の第２部分１６２の第２溝部１６２Ｏ内に配置される第２パート１８２を含む。

【0190】

前記バンプ１８０の第１パート１８１は、前記第１溝部１６１Ｏの幅Ｗ２に対応する幅を有することができる。例えば、前記バンプ１８０の第１パート１８１は、前記第１回路パターン層１２０の第１パッド１２０Ｐ１の幅Ｗ１よりも小さい幅を有することができる。これにより、前記第１パート１８１は、前記第１パッド１２０Ｐ１の一部と垂直に重なることがある。例えば、前記第１パッド１２０Ｐ１は、前記バンプ１８０の第１パート１８１と垂直に重なる重畳領域と、前記バンプ１８０の第１パート１８１と垂直に重ならない非重複領域とを含むことができる。

【0191】

前記バンプ１８０の第２部分１８２は、前記バンプ１８０の第１部分１８１上に配置され得る。このとき、前記バンプ１８０の第１パート１８１および第２パート１８２は、説明の便宜のために区分したものに過ぎず、実質的に、これは一体に形成され得る。

【0192】

前記バンプ１８０の第２パート１８２は、前記第２溝部１６２Ｏの幅Ｗ３に対応する幅を有することができる。例えば、前記バンプ１８０の第２部分１８２は、前記バンプ１８０の第１部分１８１よりも大きい幅を有することができる。これにより、前記バンプ１８０の第２パート１８２は、前記バンプ１８０の第１パート１８１と垂直に重なる重畳領域と、前記バンプ１８０の第１パート１８１と垂直に重ならない非重畳領域とを含むことができる。また、前記バンプ１８０の第２パート１８２は、前記第１回路パターン層１２０の第１パッド１２０Ｐ１よりも大きい幅を有することができる。これにより、前記バンプ１８０の第２パート１８２は、前記第１パッド１２０Ｐ１と垂直に重なる重畳領域と、前記第１パッド１２０Ｐ１と垂直に重ならない非重畳領域とを含むことができる。

【0193】

これにより、互いに隣接する複数のバンプ間の間隔Ｄ２は、互いに隣接する複数のパッド間の間隔Ｄ１よりも小さくてもよい。

【0194】

例えば、第１回路パターン層１２０は、互いに隣接する第１パッド１２０Ｐ１および第２パッド１２０Ｐ２を含む。また、前記バンプ１８０は、前記第１パッド１２０Ｐ１上に配置される第１バンプと、前記第２パッド１２０Ｐ２上に配置される第２バンプとを含む。

【0195】

このとき、前記互いに隣接する第１パッド１２０Ｐ１と第２パッド１２０Ｐ２との間の間隔Ｄ１は、前記第１バンプと第２バンプとの間の間隔Ｄ２よりも大きくてもよい。例えば、前記第１バンプの第２パートと前記第２バンプの第２パートとの間の間隔Ｄ２は、前記第１パッド１２０Ｐ１と第２パッド１２０Ｐ２との間の間隔Ｄ１よりも大きくてもよい。

【0196】

ここで、第１バンプと第２バンプとの間のピッチは、前記第１パッド１２０Ｐ１と第２パッド１２０Ｐ２との間のピッチに対応する。例えば、第１実施例における前記バンプ１８０の第２パート１８２の幅Ｗ３は、第１回路パターン層１２０の第１パッド１２０Ｐ１と第２パッド１２０Ｐ２との間のピッチに影響を与えない範囲内で比較例に比べて増加することがある。これを通じて、実施例は、前記バンプ１８０を用いてソルダーとの接合面積を増加させることができ、これによる前記ソルダーとの接合力を向上させることができる。例えば、実施例は、前記第１パッド１２０Ｐ１の幅よりも大きい幅を有するバンプ１８０の第２パート１８２を用いて、前記ソルダーとの接合面積を増加させることができ、これによる接合力を向上させることができる。このとき、実施例における前記バンプ１８０の第２パート１８２は、前記第１保護層１６０の上面の上に突出しておらず、前記第１保護層１６０の第１溝部１６１Ｏおよび第２溝部１６２Ｏに配置される構造を有する。これにより、実施例は、回路基板の厚さの増加なしに前記バンプとソルダーとの接合面積を増加させることができる。

【0197】

一方、図３ｂには示さなかったが、前記バンプ１８０の第１パート１８１および第２パート１８２は、それぞれ複数の層構造を有することができる。例えば、前記バンプ１８０は、前記第１保護層１６０の第１溝部１６１Ｏおよび第２溝部１６２Ｏの内壁に無電解めっきを行ってシード層（図示せず）形成し、前記シード層を用いて電解めっきを行って形成された電解めっき層を含むことができる。例えば、前記シード層は、前記第１溝部１６１Ｏの内壁および第２溝部１６２Ｏの内壁に形成され得る。そして、前記電解めっき層は、前記第１溝部１６１Ｏおよび第２溝部１６２Ｏを充填して前記シード層上に形成され得る。

【0198】

一方、図３ｂにおける第１保護層１６０の第１溝部１６１Ｏおよび第２溝部１６２Ｏは、垂直断面の形状がそれぞれ四角形状を有した。例えば、図３ｂにおける第１保護層１６０の第１溝部１６１Ｏおよび第２溝部１６２Ｏの垂直断面は、上部幅および下部幅が同じ四角形状を有した。例えば、図３ｂにおける第１保護層１６０の第１溝部１６１Ｏおよび第２溝部１６２Ｏは、それぞれ上部幅および下部幅が同じ柱形状を有した。

【0199】

このとき、前記第１溝部１６１Ｏおよび第２溝部１６２Ｏは、前記第１保護層１６０の露光工程および現像工程を通じて形成される。

【0200】

これにより、図３ｃのように、第前記１溝部１６１Ｏと第２溝部１６２Ｏの垂直断面は、上部幅と下部幅とが互いに異なる台形状を有することができる。例えば、前記第１溝部１６１Ｏは、前記第１保護層１６０の第１部分１６１の上面から下面に向かうほど幅が徐々に減少する傾斜を有することができる。例えば、前記第１溝部１６１Ｏは、上部幅が下部幅よりも大きい台形状を有することができる。また、第２溝部１６２Ｏは、前記第１保護層１６０の第２部分１６２の上面から下面に向かうほど幅が徐々に減少する傾斜を有することができる。例えば、前記第２溝部１６２Ｏは、上部幅が下部幅よりも大きい台形状を有することができる。このとき、前記第２溝部１６２Ｏが有する傾斜は、前記第１溝部１６１Ｏが有する傾斜と同じでもよく、これとは異なり、互いに異なってもよい。

【0201】

また、バンプ１８０は、第１溝部１６１Ｏ内に配置される第１パート１８１および第２溝部１６２Ｏ内に配置される第２パート１８２を含む。これにより、前記バンプ１８０の第１パート１８１は、前記第１溝部１６１Ｏに対応する形状を有することができる。例えば、前記バンプ１８０の第１パート１８１の垂直断面の形状は、上面の幅が下面の幅よりも大きい台形状を有することができる。例えば、前記バンプ１８０の第２パート１８２の垂直断面の形状は、上面の幅が下面の幅よりも大きい台形状を有することができる。

【0202】

このとき、図３ｃのように、前記第１溝部１６１Ｏおよび前記バンプ１８０の第１パート１８１の垂直断面の形状が台形状を有する場合、前記第１溝部１６１Ｏの幅および前記バンプ１８０の第１パート１８１幅は、全領域のうち最大幅を有する領域の第１幅、最小幅を有する領域の第２幅、および全領域の第１平均幅のうちいずれか一つを意味することができる。

【0203】

また、第２溝部１６２Ｏおよびバンプ１８０の第２パート１８２の垂直断面の形状が台形状を有する場合、前記第２溝部１６２Ｏの幅および前記バンプ１８０の第２パート１８２の幅は、全領域のうち最大幅を有する領域の第３幅、最小幅を有する領域の第４幅、および全領域の第２平均幅のうちいずれか一つを意味することができる。

【0204】

一方、図３ｄを参照すると、バンプ１８０の最下面は、前記第１パッド１２０Ｐ１の最上面よりも低く位置することができる。

【0205】

例えば、前記バンプ１８０の形成工程は、前記第１絶縁層１１１上に第１回路パターン層１２０を形成する第１工程、前記第１回路パターン層１２０上に第１部分１６１および第２部分１６２を含む第１保護層１６０を形成する第２工程、前記第１保護層１６０の第２部分１６２に第２溝部１６２Ｏを形成する第３工程、前記第１保護層１６０の第１部分１６１に第１溝部１６１Ｏを形成する第４工程、前記第１溝部１６１Ｏと垂直に重なる第１パッド１２０Ｐ１の上面をエッチングする第５工程、および前記第１溝部１６１Ｏと前記第２溝部１６２Ｏとを充填するバンプ１８０を形成する第６工程を含む。

【0206】

このとき、前記第５工程は、前記第１溝部１６１Ｏが形成された後に、前記第１パッド１２０Ｐ１の上面に前記第１保護層１６０の残骸が残ることがあり、これにより、前記第１溝部１６１Ｏと垂直に重なる前記第１パッド１２０Ｐ１の上面をエッチングして前記残骸を除去する工程を意味する。このとき、前記第５工程を行うことによって、前記第１パッド１２０Ｐ１の上面には、凹部（図１２ｇの１２０ｒ参照）が形成される。

【0207】

一実施例では、前記凹部１２０ｒは、前記第１パッド１２０Ｐ１の上面のうち溝部を介して露出される領域と垂直に重なる領域に形成される。例えば、前記第１パッド１２０Ｐ１の上面に第１溝部１６１Ｏが配置された場合、前記凹部１２０ｒは、前記パッド１２０Ｐ１の上面のうち第１溝部１６１Ｏを介して露出される領域（例えば、第１溝部と垂直に重なる領域）と垂直に重なる領域に形成される。すなわち、前記凹部１２０ｒは、前記第１パッド１２０Ｐ１の上面のうち前記第１溝部１６１Ｏと垂直に重なる領域に形成される。一方、本実施例はこれに限定されず、前記第１パッド１２０Ｐ１の上面に第２溝部１６２Ｏが直接配置される場合、前記凹部１２０ｒは、前記パッド１２０Ｐ１の上面のうち第２溝部１６２Ｏを介して露出される領域と垂直に重なる領域に形成される。

【0208】

このとき、前記第１溝部１６１Ｏと垂直に重なる第１パッド１２０Ｐ１の上面をエッチング液を用いてエッチングする場合、前記エッチング液は、前記第１溝部１６１Ｏと垂直に重ならない第１パッド１２０Ｐ１の上面に浸透することがある。例えば、前記エッチング液は、前記第１保護層１６０の第１部分１６１の下面と前記第１パッド１２０Ｐ１の上面との間の領域（例えば、前記第１パッドの上面のうち前記第１保護層の第１パートで覆われた領域）に浸透することがあり、これにより、前記第１パッド１２０Ｐ１の上面のうち前記第１溝部１６１Ｏと重ならない領域にも形成され得る。すなわち、前記凹部１２０ｒは、前記第１パッド１２０Ｐ１の上面のうち溝部（実施例により、第１溝部１６１Ｏまたは第２溝部１６２Ｏ）を介して露出される領域と垂直に重ならない領域に形成される。

【0209】

例えば、前記凹部１２０ｒは、前記第１パッド１２０Ｐ１の上面のうち前記第１溝部１６１Ｏと垂直に重なる領域に形成された第１凹部分と、前記第１凹部分と連結され、第１溝部１６１Ｏと垂直に重ならない領域に形成される第２凹部分とを含むことができる。そして、前記凹部１２０ｒの第２凹部分を介して、前記第１パッド１２０Ｐ１の上面と前記第１保護層１６０の第１部分１６１の下面との間は離隔し得る。

【0210】

一方、前記バンプ１８０は、前記第１パッド１２０Ｐ１の凹部１２０ｒを充填して形成され得る。例えば、前記バンプ１８０は、前記第１パート１８１と前記第１パッド１２０Ｐ１との間に形成される第３パート１８０ｒをさらに含むことができる。

【0211】

例えば、前記バンプ１８０の第３パート１８０ｒは、前記第１パッド１２０Ｐ１の上面に凹んだ部分である凹部１２０ｒを充填して形成され得る。

【0212】

このとき、前記バンプ１８０の第３パート１８０ｒは、前記バンプ１８０の第１パート１８１よりも大きい幅を有することができる。例えば、前記バンプ１８０の第３パート１８０ｒは、前記第１パート１８１と垂直に重なる第３－１パート１８０ｒ１と、前記第１パート１８１と垂直に重ならない第３－２パート１８０ｒ２とを含むことができる。そして、前記第３－２パート１８０ｒ２は、前記バンプ１８０の第２パート１８２と垂直に重なることがある。

【0213】

一方、図３ｅを参照すると、図３ｂのバンプ１８０に比べて、バンプ１８０の第２パートの幅をさらに増加させることができる。このとき、図３ｅの説明において、図３ｂと実質的に同一の部分については、その説明を省略する。図３ｅの回路基板は、図３ｂの回路基板に比べて、第１保護層の第２パートに形成される第２溝部の幅と、前記第２溝部を充填するバンプの第２パートの幅とに差がある。

【0214】

図３ｅを参照すると、前記第１保護層１６０ａの第２部分１６２ａは、第２溝部１６２Ｏａを含むことができる。そして、前記第２溝部１６２Ｏａは、図３ｂの第２溝部１６２Ｏよりも大きくてもよい。

【0215】

また、バンプ１８０ａは、前記第２部分１６２ａの第２溝部１６２Ｏａ内に配置される第２パート１８２ａを含む。そして、前記第２パート１８２ａは、図３ｂの第２パート１８２よりも大きい幅を有することができる。

【0216】

一方、第１回路パターン層１２０は、互いに隣接して配置された第１パッド１２０Ｐ１および第２パッド１２０Ｐ２を含み、前記第１パッド１２０Ｐ１と第２パッド１２０Ｐ２との間に配置されるトレース１２０Ｔを含むことができる。

【0217】

このとき、図３ｅの構造では、前記バンプ１８０ａの第２パート１８２ａの幅をさらに増加させることができ、これにより前記バンプ１８０ａの少なくとも一部が前記第１回路パターン層１２０のトレース１２０Ｔと垂直に重なる構造を有することができる。

【0218】

例えば、バンプ１８０ａの第２パート１８２ａは、前記第１回路パターン層１２０の第１パッド１２０Ｐ１と垂直に重なる重畳領域および前記第１パッド１２０Ｐ１と垂直に重ならない非重複領域を含む。そして、前記バンプ１８０ａの第２パート１８２ａの非重畳領域は、垂直に前記第１パッド１２０Ｐ１と隣接して配置されたトレース１２０Ｔと垂直に重なる重畳領域ＯＲ１を含むことができる。上記のように、実施例は、前記トレース１２０Ｔと垂直に重なる領域まで前記バンプ１８０ａの第２部分１８２ａの幅を増加させることができ、これによる前記第２部分１８２ａ上に配置されるソルダーとの接合面積をさらに増加させることができる。

【0219】

一例として、前記トレース１２０Ｔは、前記第１パッド１２０Ｐ１と第２パッド１２０Ｐ２との間で、前記第１パッド１２０Ｐ１および第２パッド１２０Ｐ２と一定間隔で離隔して配置され得る。そして、前記バンプ１８０ａの第２パート１８２ａは、前記トレース１２０Ｔと垂直に重なる重畳領域ＯＲ１を含むことができる。

【0220】

一方、図３ｆを参照すると、実施例では、ソルダーとの接合面積を増加させるための前記バンプ１８０の幅を増加させながら、製造工程を簡素化することができる。

【0221】

このとき、図３ｂの回路基板と実質的に同一の部分については、その詳細な説明は省略する。

【0222】

図３ｆを参照すると、実施例における溝部は、第１保護層１６０の第２部分１６２にのみ形成され得る。

【0223】

例えば、図３ｂで説明した実施例の第１溝部１６１Ｏは、省略され得る。これにより、バンプ１８０の第１パート１８１も省略され得る。

【0224】

これにより、前記第１保護層１６０は、第２溝部１６２Ｏを含む。前記第２溝部１６２Ｏは、前記パッド１２０Ｐ１の幅よりも大きい幅を有することができる。また、第２溝部１６２Ｏの底面は、前記パッド１２０Ｐ１の上面よりも高くなくてもよい。例えば、第２溝部１６２Ｏの底面は、前記パッド１２０Ｐ１の上面と同一平面上に位置するか、前記パッド１２０Ｐ１の上面よりも低く位置することができる。

【0225】

これにより、実施例における前記バンプ１８０の第２パート１８２は、前記パッド１２０Ｐ１の幅よりも大きい幅を有して、前記パッド１２０Ｐ１上に直接配置され得る。これを通じて、実施例は、前記第１保護層１６０に段差を有する溝部を形成する工程で、一つの溝部のみを形成すればよく、これによる製造工程を簡素化することができる。さらに、実施例は、前記バンプ１８０が第２部分１８２のみを含むので、前記バンプ１８０の厚さを減少させることができ、さらに回路基板の全体的な厚さを減らすことができる。

【0226】

ただし、図３ｆの場合、前記バンプ１８０の第２部分１８２は、前記パッドと隣接するトレースの上面と同一平面上に位置するか、またはそれより低く位置することができる。これにより、前記パッドとトレースとの間の間隔は、前記バンプ１８０の第２部分１８２が有する幅を基準に決定することができる。

【0227】

以下、本願の第２実施例について説明する。このとき、第２実施例の回路基板において、全体的な構造は、図３ａに示す第１実施例の回路基板と同一である。具体的には、第２実施例の回路基板は、第１実施例の回路基板と比較して、回路基板の最上軸に配置された第１保護層の溝部の構造と、前記溝部内に配置されるバンプの構造とにおいて違いがある。

【0228】

図４ａは，第２実施例に係る回路基板を示す図であり、図４ｂは，図４ａの回路基板の変形例を示す図である。

【0229】

図４ａを参照すると、第２実施例の回路基板は，第１絶縁層２１１を含む。前記第１絶縁層２１１は、図３ａの第１絶縁層１１１と実質的に同一であり、これにより、その詳細な説明は省略する。

【0230】

また、第２実施例の回路基板は、前記第１絶縁層２１１の上面に配置された第１回路パターン層を含む。前記第１回路パターン層は、第１パッド２２０Ｐ１、第２パッド２２０Ｐ２、およびトレース２２０Ｔを含むことができる。

【0231】

一方、第２実施例の回路基板は、第１絶縁層２１１の上面に配置される第１保護層２６０を含む。

【0232】

前記第１保護層２６０は、前記第１絶縁層２１１の上面に配置され、前記第１回路パターン層の第１パッド２２０Ｐ１と垂直に重なる第１溝部２６１Ｏを含む第１部分２６１を含む。前記第１溝部２６１Ｏの底面は、前記第１パッド２２０Ｐ１の上面よりも低くてもよい。

【0233】

また、前記第１保護層２６０は、前記第１部分２６１上に配置され、前記第１溝部２６１Ｏおよび前記第１パッド２２０Ｐ１と垂直に重なる第２溝部２６２Ｏを含む第２部分２６２を含むことができる。

【0234】

前記第１保護層２６０の第１部分２６１は、前記第１パッド２２０Ｐ１の幅Ｗ１ｂよりも大きい幅Ｗ２ｂを有する第１溝部２６１Ｏを含む。これにより、前記第１保護層２６０の第１部分２６１の第１溝部２６１Ｏは、前記第１パッド２２０Ｐ１と垂直に重なる重畳領域と、前記第１パッド２２０Ｐ１と垂直に重ならない非重畳領域とを含むことができる。そして、第１絶縁層２１１の上面のうち、前記第１パッド２２０Ｐ１と垂直に重なることなく、かつ前記第１溝部２６１Ｏと垂直に重なる領域は、前記第１溝部２６１Ｏを介して露出し得る。

【0235】

このとき、第２実施例における前記第１パッド２２０Ｐ１の幅Ｗ１ｂは、第１実施例における第１パッド１２０Ｐ１の幅Ｗ１よりも小さくてもよい。そして、第２実施例における第１溝部２６１Ｏの幅Ｗ２ｂは、第１実施例における第１パッド１２０Ｐ１の幅Ｗ１に対応することができる。

【0236】

一方、前記第１保護層２６０は、前記第２溝部２６２Ｏを含む第２部分２６２を含む。前記第２部分２６２の第２溝部２６２Ｏの幅Ｗ３ｂは、前記第１パッド２２０Ｐ１の幅Ｗ１ｂおよび前記第１溝部２６１Ｏの幅Ｗ２ｂよりも大きくてもよい。一例として、前記第２部分２６２の第２溝部２６２Ｏの幅Ｗ３ｂは、第１実施例における第２溝部１６２Ｏの幅Ｗ３に対応することができるが、これに限定されない。ない。

【0237】

バンプ２８０は、前記第１保護層２６０の第１溝部２６１Ｏおよび第２溝部２６２Ｏを充填して形成される。例えば、前記バンプ２８０は、前記第１保護層２６０の第１溝部２６１Ｏ内に配置される第１パート２８１および前記第１保護層２６０の第２溝部２６２Ｏ内に配置される第２パート２８２を含む。

【0238】

このとき、前記第１溝部２６１Ｏは、前記第１パッド２２０Ｐ１の幅よりも大きい幅を有する。

【0239】

これにより、前記バンプ２８０の第１パート２８１の幅は、前記第１パッド２２０Ｐ１の幅よりも大きい幅を有することができる。例えば、前記バンプ２８０の第１パート２８１は、前記第１パッド２２０Ｐ１の側面を囲む第１－１パートと、前記第１－１パートと前記第１パッド２２０Ｐ１上に配置される第１－２パートとを含むことができる。

【0240】

上記のように、第２実施例によれば、前記第１保護層２６０は、ＮＳＭＤタイプの第１溝部２６１Ｏおよび第２溝部２６２Ｏを含む。そして、前記ＮＳＭＤタイプの第１溝部２６１Ｏおよび第２溝部２６２Ｏ内には、前記バンプ２８０の第１パート２８１および第２パート２８２がそれぞれ配置され得る。

【0241】

上記のような第２実施例によれば、前記第１パッド２２０Ｐ１が第１実施例の第１パッドに比べて小さい幅を有するように形成することができ、これにより前記第１絶縁層の上面に配置される第１回路パターン層の設計の自由度を確保することができる。そして、第１実施例の第１パッドに比べて、第２実施例の第１パッド２２０Ｐ１の幅が小さくなった部分については、前記バンプ２８０の第１パート２８１によってカバー可能であり、これによる回路基板の電気的信頼性および物理的信頼性に影響を与えずに、第１回路パターン層の設計の自由度を向上させることができる。

【0242】

一方、図４ａでは、第１回路パターン層の第１パッド２２０Ｐ１、第２パッド２２０Ｐ２、およびトレース２２０Ｔが互いに同じ断面形状を有するものとして示したが、これに限定されない。

【0243】

例えば、図４ｂを参照すると、第１回路パターン層のパッドは、トレースとは異なる断面形状を有することができる。例えば、第１回路パターン層は、第１パッド２２０Ｐ１ａ、第２パッド２２０Ｐ２ａ、およびトレース２２０Ｔを含む。

【0244】

図４ｂのトレース２２０Ｔは、図４ａのトレースと同じ断面形状を有することができる。例えば、前記図４ｂのトレース２２０Ｔの垂直断面の形状は、四角形状を有することができる。

【0245】

例えば、図４ｂのトレース２２０Ｔは、電解めっきを通じて形成され、前記第１保護層２６０の溝部と垂直に重ならないことがある。これにより、前記トレース２２０Ｔは、前記第１保護層２６０の溝部が形成された後に残骸を除去するエッチング工程で除去されないことがある。

【0246】

前記第１回路パターン層の第１パッド２２０Ｐ１ａおよび第２パッド２２０Ｐ２ａは、前記第１保護層２６０の第１溝部２６１Ｏおよび第２溝部２６２Ｏと垂直に重なる。

【0247】

例えば、前記第１パッド２２０Ｐ１ａおよび第２パッド２２０Ｐ２ａの全領域は、前記第１溝部２６１Ｏおよび第２溝部２６２Ｏと垂直に重なる。

【0248】

そして、前記第１溝部２６１Ｏおよび第２溝部２６２Ｏが形成された後に、前記第１パッド２２０Ｐ１ａおよび第２パッド２２０Ｐ２ａ上における第１保護層２６０の残渣を除去するための工程を行う時、前記第１パッド２２０Ｐ１ａおよび第２パッド２２０Ｐ２ａの上面だけでなく、前記第１パッド２２０Ｐ１ａおよび前記第２パッド２２０Ｐ２ａの側面に対してもエッチングが行われ得る。

【0249】

これにより、前記第１パッド２２０Ｐ１ａおよび第２パッド２２０Ｐ２ａの上面の少なくとも一部は、曲面ＣＳを有することができる。また、前記第１パッド２２０Ｐ１ａおよび前記第２パッド２２０Ｐ２ａの側面の少なくとも一部も、前記エッチング工程により削られることによる曲面を有することができる。例えば、前記第１パッド２２０Ｐ１ａおよび前記第２パッド２２０Ｐ２ａの上面と側面との境界領域は、前記エッチング工程で削られることによる曲面を有することができる。

【0250】

上記のように、第２実施例に係る回路基板は、第１保護層の溝部をＮＳＭＤタイプにも形成可能であり、それにより、前記ＮＳＭＤタイプの溝部内に配置される第１パートおよび第２パートを含むバンプを含むことができる。そして、第２実施例によれば、第１実施例の効果に加えて、前記第１回路パターン層の設計の自由度をさらに向上させることができ、これによる製品満足度を向上させることができる。

【0251】

図５は、第３実施例に係る回路基板を示す図である。

【0252】

図５は、図４ａの回路基板と基本的な構造は、同一であり、前記第１保護層の第１部分に形成される第１溝部の幅および前記第１溝部内に配置されるバンプの第１パートにおいて違いがある。

【0253】

例えば、第１保護層２６０ａは、第１溝部２６１Ｏａを含む第１部分２６１ａを含むことができる。

【0254】

そして、バンプ２８０ａは、前記第１保護層２６０ａの第１溝部２６１Ｏａを充填する第１パート２８１ａを含むことができる。

【0255】

このとき、前記第１保護層２６０ａの第１部分２６１ａの第１溝部２６１Ｏａは、前記第１パッド２２０Ｐ１の幅と同じ幅Ｗ１ｂを有することができる。これにより、前記第１パッド２２０Ｐ１の側面は、前記第１保護層２６０ａの第１部分２６１ａで覆われ得る。

【0256】

図６は、第４実施例に係る回路基板を示す図である。

【0257】

図６を参照すると、第４実施例に係る回路基板は、第２実施例に係る回路基板に比べて、第１溝部の深さにおいて違いがある。

【0258】

例えば、第２実施例における第１溝部の深さは、前記第１保護層の第１部分の厚さに対応した。

【0259】

これとは異なり、第４実施例における第１溝部の深さは、前記第１保護層２６０の第１部分の厚さよりも小さい深さを有することができる。すなわち、前記第１溝部の底面は、第１パッド３２０Ｐ１の上面よりも低いが、絶縁層３１１の上面よりも高くてもよい。

【0260】

これにより、第２実施例では、前記第１回路パターン層の第１パッドの側面の全体が前記第１保護層の第１溝部を介して露出された。

【0261】

これとは異なり、第４実施例では、前記第１パッドの側面の一部は、前記第１保護層で覆い、残りの部分は、前記第１保護層の第１溝部を介して露出し得る。

【0262】

例えば、第１保護層３６０は、第１部分３６１、３６２および第１部分３６１、３６２上に配置される第２部分３６３を含む。

【0263】

前記第１保護層３６０の第１部分３６１、３６２には、第１回路パターン層の第１パッド３２０Ｐ１の幅よりも大きい幅を有する第１溝部３６２Ｏを含む。このとき、前記第１溝部３６２Ｏは、前記第１保護層３６０の第１部分３６１、３６２の一部を開放して形成され得る。

【0264】

これにより、前記第１部分３６１、３６２は、前記第１溝部３６２Ｏを含む領域と、前記第１溝部３６２Ｏを含まない領域とに区分され得る。

【0265】

例えば、前記第１部分３６１、３６２は、前記第１絶縁層３１１上に配置される第１－１部分３６１を含むことができる。前記第１－１部分３６１は、前記第１パッド３２０Ｐ１の側面を囲んで形成され得る。例えば、前記第１－１部分３６１は、前記第１パッド３２０Ｐ１の側面の一部を覆って形成され得る。このとき、前記第１－１部分３６１の上面は、前記第１パッド３２０Ｐ１の上面よりも低く位置することができる。これにより、前記第１パッド３２０Ｐ１の側面は、前記第１－１部分３６１と水平方向に重なる第１側面と、前記第１側面以外の第２側面とを含むことができる。そして、前記第１パッド３２０Ｐ１の第１側面は、前記第１－１部分３６１で覆われ得る。このとき、前記第１保護層３６０の前記第１－１部分３６１は、前記第１パッド３２０Ｐ１が貫通する貫通孔３６１Ｏを含むことができる。このとき、前記第１－１部分３６１の貫通孔３６１Ｏは、溝部とも表現することができる。前記第１－１部分３６１の貫通孔３６１Ｏは、前記第１パッド３２０Ｐ１の幅と同じ幅を有することができる。これにより、前記第１－１部分３６１は、前記第１パッド３２０Ｐ１の第１側面を囲んで形成され得る。

【0266】

前記第１保護層３６０の第１部分３６１、３６２は、前記第１－１部分３６１上に配置される第１－２部分３６２を含む。そして、前記第１－２部分３６２は、第１溝部３６２Ｏを含む。例えば、前記第１－２部分３６２は、前記第１パッド３２０Ｐ１の幅よりも大きい幅を有する第１溝部３６２Ｏを含む。前記第１－２部分３６２の下面は、前記第１パッド３２０Ｐ１の上面よりも低く位置することができる。例えば、前記第１－２部分３６２の第１溝部３６２Ｏの底部は、前記第１パッド３２０Ｐ１の上面よりも低く位置することができる。これにより、前記第１パッド３２０Ｐ１の第２側面は、前記第１－２部分３６２の第１溝部３６２Ｏと水平方向に重なることがある。これにより、前記第１パッド３２０Ｐ１の第２側面は、前記第１－２部分３６２の第１溝部３６２Ｏの内壁と一定間隔で離隔し得る。

【0267】

前記第１保護層３６０の第１－２部分３６２上には、第１保護層３６０の第２部分３６３が配置される。前記第２部分３６３は、前記第１溝部３６２Ｏの幅よりも大きい幅を有する第２溝部３６３Ｏを含む。

【0268】

上記のように、第４実施例によれば、前記第１保護層３６０の第１溝部３６２Ｏが前記第１保護層３６０の第１部分３６１、３６２の全体ではなく、一部（第１－２部分３６２）のみを貫通して形成される。これにより、前記第１パッド３２０Ｐ１の側面の一部である第１側面は、前記第１－１部分３６１で覆われ、残りの一部である第２側面は、前記第１－２部分３６２の第１溝部３６２Ｏを介して露出し得る。

【0269】

バンプ３８０は、前記第１保護層３６０の第１溝部３６２Ｏおよび第２溝部３６３Ｏ内に配置され得る。

【0270】

例えば、前記バンプ３８０は、前記第１保護層３６０の第１溝部３６２Ｏに配置される第１パート３８１と、前記第２溝部３６３Ｏに配置される第２パート３８２とを含む。

【0271】

このとき、第２実施例におけるバンプの第１パートは、前記第１パッドの側面の全体を囲んで形成された。

【0272】

これとは異なり、第４実施例におけるバンプ３８０の第１パート３８１は、前記第１パッド３２０Ｐ１の第２側面のみを囲んで配置され得る。例えば、前記バンプ３８０の第１パート３８１は、前記第１溝部３６２Ｏと水平に重なる第１パッド３２０Ｐ１の第２側面を囲んで形成され得る。

【0273】

上述した第１～第４実施例の回路基板では、第１保護層が多様なタイプの溝部を含み、それにより前記溝部内にバンプに対応する第２金属層が配置された構造を有した。例えば、第１～第４実施例における回路基板では、前記第１保護層の第１溝部内に配置された第１パートと、第２溝部内に配置された第２パートとを含むバンプを含む。

【0274】

一方、実施例の回路基板では、前記バンプが省略され、それにより前記第１回路パターン層のパッド上に表面処理層に対応する第２金属層が直接配置され得る。以下では、表面処理層に対応する第２金属層を含む回路基板について説明する。

【0275】

図７ａは、第５実施例に係る回路基板を示す図であり、図７ｂは、図７ａの回路基板の一部領域を拡大した拡大図であり、図７ｃは、図７ａの回路基板の変形例を示す図である。

【0276】

以下、図７ａ～図７ｃを参照して、第５実施例に係る回路基板およびその変形例について説明する。

【0277】

図７ａ～図７ｃを参照すると、第５実施例に係る回路基板は、絶縁層４１０を含む。

【0278】

前記絶縁層４１０は、第１絶縁層４１１、第１絶縁層４１１下の第２絶縁層４１２、および前記第２絶縁層４１２下の第３絶縁層４１３を含む。

【0279】

前記絶縁層４１０の表面には、回路パターン層が配置される。

【0280】

例えば、第１絶縁層４１１の上面には、第１回路パターン層４２０が配置される。例えば、第１絶縁層４１１の下面と第２絶縁層４１２の上面との間には、第２回路パターン層４３０が配置される。例えば、第２絶縁層４１２の下面と第３絶縁層４１３の上面との間には、第３回路パターン層４４０が配置される。例えば、第３絶縁層４１３の下面には、第４回路パターン層４４０が配置される。

【0281】

そして、前記絶縁層４１０内には、ビアが配置される。

【0282】

例えば、第１絶縁層４１１内には、第１ビアＶ１が配置される。例えば、第２絶縁層４１２内には、第２ビアＶ２が配置される。例えば、第３絶縁層４１３内には、第３ビアＶ３が配置される。

【0283】

第１絶縁層４１１の上面には、第１保護層４６０が配置される。そして、第３絶縁層４１３の下面には、第２保護層４７０が配置される。

【0284】

一方、第５実施例における絶縁層、回路パターン層、およびビアの基本的な構造は、図３ａで説明した第２実施例と実質的に同じであり、これにより、その詳細な説明は省略する。

【0285】

前記第１保護層４６０は、第１部分４６１および第２部分４６２を含む。

【0286】

前記第１保護層４６０の第１部分４６１および第２部分４６２は、図３ｂを参照して既に説明したので、その詳細な説明は省略する。

【0287】

前記第１保護層４６０の第１部分４６１は、第１溝部４６１Ｏを含む。また、前記第１保護層４６０の第２部分４６２は、第２溝部４６２Ｏを含む。前記第１部分４６１の第１溝部４６１Ｏの幅Ｗ２は、前記第１回路パターン層の第１パッド４２０Ｐ１の幅Ｗ１よりも小さくてもよい。

【0288】

前記第１保護層４６０の第２部分４６２の幅Ｗ３は、前記第１パッド４２０Ｐ１の幅Ｗ１および第１溝部４６１Ｏの幅Ｗ２よりも大きくてもよい。これについては第１実施例で既に説明したので、その詳細な説明は省略する。

【0289】

前記第１パッド４２０Ｐ１上には、表面処理層４８０が配置される。例えば、前記第１溝部４６１Ｏと垂直に重なる第１パッド４２０Ｐ１上には、表面処理層４８０が配置され得る。

【0290】

このとき、前記実施例におけるバンプは、電解めっきを通じて、前記第１保護層の第１溝部および第２溝部を全体的に充填して形成された。

【0291】

これとは異なり、第５実施例では、前記第１パッド４２０Ｐ１上に無電解めっきを行って、前記第１保護層４６０の溝部の一部を充填する表面処理層４８０を形成することができる。例えば、前記表面処理層４８０は、前記第１保護層４６０の第１部分４６１の第１溝部４６１Ｏに配置される第１パート４８１を含むことができる。また、前記表面処理層４８０は、前記第１パート４８１上に配置され、前記第１保護層４６０の第２部分４６２の第２溝部４６２Ｏの一部を充填する第２パート４８２を含むことができる。

【0292】

このとき、図面上では、前記表面処理層４８０の第２パート４８２が前記第１保護層４６０の第２部分４６２の第２溝部４６２Ｏの一部を充填して形成される構造を有するものとして示したが、これに限定されない。例えば、第５実施例における第１保護層４６０は、前記表面処理層４８０が有する厚さに対応する厚さを有することができ、これにより前記表面処理層４８０の第２パート４８２が前記第２溝部４６２Ｏの全体を充填して形成され得る。そして、このような構造を有する場合、実施例は、前記第１保護層４６０の厚さを減らすことができ、これにより回路基板の全体的な厚さを減らすことができる。

【0293】

前記表面処理層４８０の第２パート４８２は、前記第２溝部４６２Ｏの幅に対応する幅を有し、前記第１パート４８１上で水平方向に拡張される構造を有することができる。

【0294】

一方、前記第１保護層４６０の第１部分４６１において、前記第１パッド４２０Ｐ１と垂直に重なる重畳領域の厚さは、前記表面処理層４８０の全厚さよりも小さくてもよい。これにより、前記表面処理層４８０は、前記第１溝部４６１Ｏを充填しながら、前記第２溝部４６２Ｏの一部を充填して拡張される第２パート４８２を含むことができる。このとき、前記第１部分４６１において前記第１パッド４２０Ｐ１と垂直に重なる重畳領域の厚さは、前記第１パッド４２０Ｐ１の上面から前記第１部分４６１の上面までの垂直距離を意味することができる。前記第１部分４６１の前記重畳領域の厚さは、０．５μｍ～４．０μｍの範囲を満足することができる。例えば、前記第１部分４６１の前記重畳領域の厚さは、０．８μｍ～３．５μｍの範囲を満足することができる。例えば、前記第１部分４６１の前記重畳領域の厚さは、１．０μｍ～３．０μｍの範囲を満足することができる。前記第１部分４６１の重畳領域の厚さが０．５μｍ未満の場合、前記表面処理層４８０の第２パート４８２と前記第１回路パターン層のトレース４２０Ｔとの間の距離が減少し、これによる回路ショートなどの電気的信頼性の問題や信号干渉による動作信頼性の問題が発生することがある。また、前記第１部分４６１の重畳領域の厚さが４．０μｍを超えると、前記表面処理層４８０の構造が前記第２パート４８２を含まない構造を有することができる。例えば、前記表面処理層４８０は、無電解めっきを通じて形成され、これによりめっき厚さに限界がある。そして、前記重畳領域の厚さが４．０μｍを超える場合、前記表面処理層４８０が前記第１溝部４６１Ｏのみを充填する第１パート４８１のみを含むことができ、これによりソルダーとの接合力向上のための接合面積が設けられないことがある。また、前記重畳領域の厚さが４．０μｍを超える場合、前記表面処理層４８０上に配置される金属接合層ＩＭＣ（Ｉｎｔｅｒ Ｍｅｔａｌｌｉｃ Ｃｏｎｔａｃｔ）と前記第１保護層４６０の第１部分４６１の角部分（例えば、第１溝部の内壁の上端部または下端部）との間の距離が減少することがある。そして、前記金属接合層ＩＭＣ（Ｉｎｔｅｒ Ｍｅｔａｌｌｉｃ Ｃｏｎｔａｃｔ）と前記第１部分４６１の角部分との間の距離が減少する場合、前記第１保護層４６０で発生するストレスが前記金属接合層ＩＭＣ（Ｉｎｔｅｒ Ｍｅｔａｌｌｉｃ Ｃｏｎｔａｃｔ）にそのまま伝達され、これによる物理的信頼性の問題と電気的信頼性の問題が発生することがある。前記金属接合層ＩＭＣ（Ｉｎｔｅｒ Ｍｅｔａｌｌｉｃ Ｃｏｎｔａｃｔ）については、以下で詳細に説明する。

【0295】

一方、前記第１保護層４６０の第１溝部４６１Ｏおよび第２溝部４６２Ｏには、表面処理層４８０の第１パート４８１および第２パート４８２が配置される。

【0296】

このとき、前記表面処理層４８０の厚さは、４μｍ～１０μｍの範囲を有することができる。例えば、前記表面処理層４８０の厚さは、４．５μｍ～９μｍの範囲を有することができる。例えば、前記表面処理層４８０の厚さは、５．０μｍ～８μｍの範囲を有することができる。前記表面処理層４８０の厚さが４μｍ未満の場合、前記表面処理層４８０上に形成される金属接合層ＩＭＣと前記第１保護層４６０の第１部分４６１の角部分との間の距離が減少し、これにより、前記第１保護層４６０のストレスが前記金属接合層ＩＭＣにそのまま伝達されることによる信頼性の問題が発生することがある。また、前記表面処理層４８０の厚さが１０μｍを超える場合、無電解めっきの工程時間が増加することがある。また、前記表面処理層４８０の厚さが１０μｍを超える場合、これによる製造コストが増加することがある。例えば、無電解めっきで１０μｍを超える厚さの表面処理層を形成する場合、ニッケルめっき層を複数回の工程に分けて行われるべきであり、これによる工程時間が増加することがある。また、無電解めっきで１０μｍを超える厚さの表面処理層を形成する場合、パラジウムめっき層や金めっき層の厚さが増加しなければならず、これによる製造コストが増加するという問題がある。

【0297】

このとき、前記表面処理層４８０の厚さは、前記表面処理層４８０の全領域の平均厚さを意味することができる。これとは異なり、前記表面処理層４８０の厚さは、前記表面処理層４８０の全領域のうち、前記第１回路パターン層４２０と垂直に重なる領域における最大厚さ、最小厚さ、および平均厚さのうちいずれか一つを意味することができる。

【0298】

このとき、前記表面処理層４８０の厚さは、前記表面処理層４８０の第１パート４８１の最下端から前記表面処理層４８０の第２パート４８２の最上端までの垂直距離を意味することができる。

【0299】

一方、前記表面処理層４８０は、ＥＮＥＰＩＧ（ｅｌｅｃｔｒｏｌｅｓｓ ｎｉｃｋｅｌ ｅｌｅｃｔｒｏｌｅｓｓ ｐａｌｌａｄｉｕｍ ｉｍｍｅｒｓｉｏｎ ｇｏｌｄ）方式またはＥＮＩＧ（ｅｌｅｃｔｒｏｌｅｓｓ ｎｉｃｋｅｌ ｉｍｍｅｒｓｉｏｎ ｇｏｌｄ）方式で形成され得る。

【0300】

これにより、前記表面処理層４８０は、複数の層構造を有することができる。例えば、前記表面処理層４８０がＥＮＥＰＩＧ方式で形成される場合、前記表面処理層４８０は、ニッケル金属層と、前記ニッケル金属層上のパラジウム金属層と、前記パラジウム金属層上の金金属層とを含むことができる。例えば、前記表面処理層４８０がＥＮＩＧ方式で形成される場合、前記表面処理層４８０は、ニッケル金属層と、前記ニッケル金属層上の金金属層とを含むことができる。

【0301】

このとき、前記表面処理層４８０が複数の層構造を有する場合、前記複数の層のうち、前記ニッケル金属層が最も厚い厚さを有することができる。例えば、前記表面処理層４８０の全厚さにおいて、前記ニッケル金属層の厚さが９０％以上を占めることができる。これにより、前記表面処理層４８０の第１パート４８１は、ニッケル金属層のみを含むことができ、前記表面処理層４８０の第２パート４８２は、ニッケル金属層、パラジウム金属層、および金金属層を含むか、ニッケル金属層および金金属層を含むことができる。

【0302】

上記のように、実施例における表面処理層４８０の厚さは、４μｍ以上を有する。これは、前記表面処理層４８０を形成する前に行われる第１パッド４２０Ｐ１のエッチング工程で発生する凹部の深さよりも前記表面処理層４８０の厚さをさらに大きくするためである。

【0303】

例えば、比較例では、前記表面処理層の厚さが３μｍ以下の厚さを有した。このとき、前記凹部の長さは、一般に３μｍ程度のレベルを有する。このとき、比較例のように、前記表面処理層の厚さが３μｍレベルを有する場合、前記表面処理層は、凹部のみを充填して形成され得る。例えば、比較例のように、表面処理層の厚さが３μｍレベルを有する場合、前記表面処理層は、前記第１保護層の溝部内には形成されないことがある。このとき、前記表面処理層上には、ソルダーが配置される。そして、前記表面処理層上にソルダーが配置されることによって、前記ソルダーと前記表面処理層との界面には、金属接合層ＩＭＣが形成される。このとき、比較例のように、前記表面処理層の厚さが３μｍレベルの場合、前記金属接合層ＩＭＣは、前記第１保護層の第１部分と前記第１パッドの上面との界面と類似した高さを有する。そして、前記金属接合層ＩＭＣが前記第１保護層の第１部分と第１パッドの上面との界面と類似した高さを有する場合、前記第１保護層で発生するストレスが前記金属接合層ＩＭＣにそのまま伝達され、これによる電気的および物理的信頼性の問題が発生する。

【0304】

これにより、実施例における前記表面処理層４８０は、少なくとも４μｍ以上の厚さを有する。これにより、前記表面処理層４８０は、前記凹部を充填しながら、前記第１保護層４６０の第１溝部４６１Ｏおよび第２溝部４６２Ｏを充填する第１パート４８１および第２パート４８２を含むようにする。

【0305】

一方、実施例における表面処理層４８０は、４μｍ以上の厚さを有することによって、上面の少なくとも一部が曲面を含むことができる。例えば、前記表面処理層４８０の第２パート４８２の上面は、曲面を含むことができる。すなわち、前記表面処理層４８０の第２パート４８２は、前記第１パート４８１と垂直に重なる第１領域と、前記第１パート４８１と垂直に重ならない第２領域とを含む。そして、前記第２パート４８２のめっき工程時に、前記第１領域で優先的にめっきが行われ、これにより前記第２領域に拡張めっきが行われる。これにより、前記第２パート４８２の前記第１領域における厚さは、前記第２領域における厚さよりも大きくてもよい。例えば、前記第２パート４８２は、前記第１領域から前記第２領域に行くほど厚さが徐々に減少することがある。これにより、前記第２パート４８２の上面は、曲面を有することができる。また、前記第２パート４８２の前記第２領域は、前記第１パッド４２０Ｐ１と垂直に重なる第２－１領域と、前記第１パッド４２０Ｐ１と垂直に重ならない第２－２領域とを含むことができる。例えば、前記第２パート４８１は、前記第１パッド４２０Ｐ１の幅に比べて前記第２－２領域に対応する幅だけ大きい幅を有することができる。

【0306】

また、図７ｃに示すように、前記第１パッド４２０Ｐ１には、凹部（図示せず）が形成される。前記凹部は、前記第１溝部４６１Ｏと垂直に重なる第１パッド４２０Ｐ１の上面に形成される第１凹部分と、前記第１凹部分から延び、第１溝部４６１Ｏと垂直に重ならない第１パッド４２０Ｐ１の上面に形成される第２凹部分を含む。すなわち、前記凹部は、前記第１パッド４２０Ｐ１の上面のうち第１溝部４６１Ｏを介して露出される領域と垂直に重なる領域に形成される第１凹部分を含む。また、前記凹部は、前記第１パッド４２０Ｐ１の上面のうち第１溝部４６１Ｏを介して露出される領域と垂直に重ならない領域に形成される第２凹部分を含む。

【0307】

そして、前記表面処理層４８０は、前記第１パッド４２０Ｐ１の凹部を充填して形成される第３パート４８０ｒを含むことができる。

【0308】

また、実施例は、上記のように表面処理層４８０の厚さが４μｍ以上を有する。

【0309】

これにより、実施例における前記表面処理層４８０の最上面（例えば、第２パートの上面）は、前記第１保護層４６０の第１部分４６１と前記第１パッド４２０Ｐ１の上面との界面から離隔し得る。このとき、前記表面処理層４８０上にソルダー４９０が配置されることによって、前記ソルダー４９０と前記表面処理層４８０との間には、金属接合層４９５が形成される。そして、実施例は、上記のような構造によって前記第１保護層４６０の第１部分４６１と前記第１パッド４２０Ｐ１の上面との界面から前記金属接合層４９５が遠く離隔することがあり、これによる前記金属接合層４９５の信頼性を向上させることができる。

【0310】

図８は、第６実施例に係る回路基板を示す図である。

【0311】

図８を参照すると、実施例に係る回路基板は、第１絶縁層５１１および前記第１絶縁層５１１上に配置される第１パッド５２０Ｐ１、第２パッド５２０Ｐ２、およびトレース５２０Ｔを含む第１回路パターン層を含む。

【0312】

また、前記第１絶縁層５１１上には、第１保護層５６０が形成される。

【0313】

第１保護層５６０は、第１絶縁層５１１上に配置され、第１溝部５６１Ｏを含む第１部分５６１を含む。このとき、前記第１溝部５６１Ｏの幅は、前記第１パッド５２０Ｐ１の幅よりも大きくてもよい。

【0314】

このとき、前記第１保護層５６０の第１部分５６１の厚さは、前記第１パッド５２０Ｐ１の厚さよりも薄くてもよい。例えば、前記第１保護層５６０の第１部分５６１の上面は、前記第１パッド５２０Ｐ１の上面よりも低く位置することができる。このとき、前記第１保護層５６０の第１部分５６１の上面が前記第１パッド５２０Ｐ１の上面よりも高いか、前記第１保護層５６０の第１部分５６１の厚さが前記第１パッド５２０Ｐ１の厚さよりも大きい場合、後述する表面処理層５８０に第２パート５８２が含まれないことがあり、これによるソルダーとの接合面積が増加しないことによるソルダーとの接合力が減少することがある。

【0315】

一方、第１保護層５６０の第１部分５６１上には、第２部分５６２が形成される。前記第２部分５６２は、前記第１保護層５６０の第１部分５６１の第１溝部５６１Ｏの幅よりも大きい幅を有する第２溝部５６２Ｏを含むことができる。

【0316】

また、第１パッド５２０Ｐ１上には、表面処理層５８０が配置される。

【0317】

このとき、前記表面処理層５８０は、前記第１保護層５６０の第１部分５６１の第１溝部５６１Ｏを充填する第１パート５８１および第２部分５６２の第２溝部５６２Ｏの一部を充填する第２パート５８２を含むことができる。

【0318】

前記表面処理層５８０の第１パート５８１は、前記第１溝部５６１Ｏ内に配置され得る。これにより、前記表面処理層５８０の第１パート５８１は、前記第１パッド５２０Ｐ１の側面の一部を囲んで形成され得る。

【0319】

前記表面処理層５８０の第２パート５８２は、前記第２溝部５６２Ｏ内に配置され得る。例えば、前記表面処理層５８０の第２パート５８２は、前記表面処理層５８０の第１パート５８１および前記第１パッド５２０Ｐ１上に配置され得る。例えば、前記表面処理層５８０の第２パート５８１は、前記第１パッド５２０Ｐ１の上面に形成される第２－１パートと、前記第２－１パートから長手方向および／または幅方向に延び、第１パッド５２０Ｐ１の側面に配置される第２－２パートとを含むことができる。

【0320】

例えば、前記第１保護層５６０の第２部分５６２の第２溝部５６２Ｏの幅は、前記第１パッド５２０Ｐ１および第１溝部５６１Ｏの幅よりも大きい幅を有する。これにより、前記表面処理層５８０の第２パート５８２は、前記第１パッド５２０Ｐ１上に配置されながら、長手方向または幅方向に拡張される形状を有することができる。また、第５実施例における表面処理層に対応して、前記表面処理層５８０の第２パート５８２の上面は、曲面を含むことができる。例えば、前記表面処理層５８０の第２パート５８２の上面は、中心から端方向に行くほど高さが低くなり得る。

【0321】

図９ａは，第７実施例に係る回路基板を示す図であり、図９ｂは，図９ａの第１パッドの形状を具体的に示す図であり、図９ｃは，図９ｂに係る第１パッドおよび表面処理層の形状に対する光学顕微鏡写真を示す図である。

【0322】

図９ａおよび図９ｃを参照すると、第７実施例に係る回路基板は、第１絶縁層６１１および前記第１絶縁層６１１上に配置される第１パッド６２０Ｐ１、第２パッド６２０Ｐ２、およびトレース６２０Ｔを含む第１回路パターン層を含む。

【0323】

また、前記第１絶縁層６１１上には、第１保護層６６０が形成される。

【0324】

前記第１保護層６６０は、第１絶縁層６１１上に配置され、第１溝部６６１Ｏを含む第１部分６６１を含む。このとき、前記第１溝部６６１Ｏの幅は、前記第１パッド６２０Ｐ１の幅に対応することができる。例えば、前記第１溝部６６１Ｏは、前記第１パッド６２０Ｐ１の幅と同じ幅を有することができる。このとき、前記第１溝部６６１Ｏは、前記第１保護層６６０に人為的に形成されるものではない。すなわち、前記第１溝部６６１Ｏは、前記第１保護層６６０の露光および現像工程によって形成されるものではない。例えば、前記第１パッド６２０Ｐ１が形成された状態で、前記第１絶縁層６１１上に第１保護層６６０が形成されることによって、前記第１部分６６１の第１溝部６６１Ｏは、前記第１パッド６２０Ｐ１が貫通する貫通孔を意味することができる。例えば、前記第１部分６６１の第１溝部６６１Ｏは、前記第１絶縁層６１１の上部領域のうち前記第１部分６６１が配置されていない領域、具体的には、第１パッド６２０Ｐ１と垂直に重なる領域を意味することができる。

【0325】

このとき、前記第１保護層６６０の第１部分６６１の厚さは、前記第１パッド６２０Ｐ１の厚さよりも小さくてもよい。例えば、前記第１保護層６６０の第１部分６６１の上面は、前記第１パッド６２０Ｐ１の上面よりも低く位置することができる。このとき、前記第１保護層６６０の第１部分６６１の上面が前記第１パッド６２０Ｐ１の上面よりも高いか、前記第１保護層６６０の第１部分６６１の厚さが前記第１パッド６２０Ｐ１の厚さよりも大きい場合、後述する表面処理層６８０に第２パート６８２が含まれないことがあり、これによるソルダーとの接合面積が増加しないことによるソルダーとの接合力が減少することがある。

【0326】

一方、第１保護層６６０の第１部分６６１上には、第２部分６６２が形成される。前記第２部分６６２は、前記第１保護層６６０の第１部分６６１の第１溝部６６１Ｏおよび第１パッド６２０Ｐ１の幅よりも大きい幅を有する第２溝部６６２Ｏを含むことができる。

【0327】

また、第１パッド６２０Ｐ１上には、表面処理層６８０が配置される。

【0328】

このとき、前記表面処理層６８０は、前記第１溝部６６１Ｏの一部を充填して形成され得る。すなわち、前記第１溝部６６１Ｏの幅は、第１パッド６２０Ｐ１の幅と同じであり、これにより、前記表面処理層５８０は、、前記第１溝部６６１Ｏ内に配置されるパートを含まないことがある。

【0329】

前記表面処理層６８０は、前記第２溝部６６２Ｏ内に配置され得る。例えば、前記表面処理層６８０は、前記第１パッド６２０Ｐ１上に配置されながら、前記第１パッド６２０Ｐ１の側面で長手方向または幅方向に延長または拡張され得る。

【0330】

また、前記表面処理層６８０の上面は、曲面を含むことができる。例えば、前記表面処理層６８０の上面は、中心から端方向に行くほど高さが低くなり得る。

【0331】

例えば、前記表面処理層６８０は、前記第１パッド６２０Ｐ１と垂直に重なる第１領域および前記第１パッド６２０Ｐ１と垂直に重ならない第２領域を含む。そして、前記表面処理層６８０の上面の高さは、前記第１領域から第２領域に行くほど高さが低くなり得る。

【0332】

このとき、図９ａでは、前記表面処理層６８０は、第１保護層６６０の第１溝部６６１Ｏのみを充填して形成されるものとして示した。例えば、図９ａでは、前記第１保護層６６０の第１溝部６６１Ｏと第１パッド６２０Ｐ１との間には、離隔空間が存在しないので、前記表面処理層６８０が第２パートのみを含むものとして示した。

【0333】

これとは異なり、図９ｂを参照すると、前記実施例で説明したように、前記第１保護層６６０に溝部が形成された後に、前記第１保護層６６０の残骸を除去する第１パッド６２０Ｐ１のエッチング工程が行われる。

【0334】

これにより、前記第１パッド６２０Ｐ１の上面６２０Ｐ１Ｔは、前記エッチング工程で除去されることによって曲面を有することができる。また、前記第１パッド６２０Ｐ１の側面の少なくとも一部は、前記第２溝部６６２Ｏと水平に重なり、これにより前記エッチング工程で一緒に除去され得る。このとき、前記実施例で説明したように、前記エッチング工程において、前記第１パッド６２０Ｐ１の側面のうち、前記第１保護層６６０の第１部分６６１で覆われた部分にもエッチング液が浸透することによってエッチングが行われる。これにより、前記第１パッド６２０Ｐ１の側面６２０Ｐ１Ｓには、凹部が形成される。例えば、前記第１保護層６６０の第１部分６６１と水平に重なる第１パッド６２０Ｐ１の側面には、凹部が形成される。そして、前記凹部によって、前記第１保護層６６０の第１部分６６１と前記第１パッド６２０Ｐ１の側面とは、一定間隔で離隔し得る。

【0335】

例えば、前記第１保護層６６０の第１部分６６１は、前記第１絶縁層６１１の上面に隣接し、前記第１パッド６２０Ｐ１の側面を覆う第１－１部分６６１ａを含むことができる。このとき、前記第１－１部分６６１ａは、前記第１パッド６２０Ｐ１に形成される凹部と水平に重ならないことがある。

【0336】

また、前記第１保護層６６０の第１部分６６１は、前記第１パッド６２０Ｐ１の側面と離隔する第１－２パート６６１ｂを含むことができる。例えば、前記第１保護層６６０の前記第１－２部分６６１ｂは、前記第１パッド６２０Ｐ１の凹部と水平に重なることがある。そして、前記凹部が形成された領域における第１パッド６２０Ｐ１の幅は、前記第１保護層６６０の第１部分６６１の第１溝部６６１Ｏの幅よりも小さくてもよい。

【0337】

そして、前記表面処理層６８０は、前記凹部に対応する前記第１保護層６６０の第１－２部分６６１ｂの第１溝部６６１Ｏを充填する第１パート６８０ｒを含むことができる。

【0338】

このとき、比較例では、表面処理層の厚さが３μｍレベルを有し、これにより、前記表面処理層が前記第１パッドに形成される凹部のみを充填するレベルで形成された。これにより、比較例では、表面処理層上に形成されるソルダーとの接合層である金属接合層と前記第１保護層の第１部分の上部の角部分とが実質的に同じ高さを有し、これによる前記金属接合層の物理的および電気的信頼性に問題が発生した。

【0339】

これとは異なり、実施例は、前記表面処理層６８０の厚さが少なくとも４μｍ以上を有するようにして、前記表面処理層６８０が前記凹部を充填しながら上部および側部方向に拡張される形状を有するようにする。これにより、実施例は、前記第１保護層の第１部分の上部の角部分と前記金属接合層との間の距離を比較例に比べて遠く離隔させることができ、これによる前記金属接合層の物理的および電気的信頼性を向上させることができる。

【0340】

上記のように、実施例に係る回路基板は、段差を含む溝部を有する第１保護層と、前記溝部内に配置される第２金属層とを含む。例えば、前記溝部は、第１金属層であるパッドと垂直に重なり、第１幅を有する第１溝部と、前記第１溝部上に形成され、前記第１幅よりも大きい第２幅を有する第２溝部とを含む。このとき、前記第２金属層は、バンプであり得、これとは異なり表面処理層であり得る。そして、前記第２金属層は、前記第１溝部内に配置される第１パートおよび前記第２溝部内に配置される第２パートを含む。このとき、前記第２パートは、前記第１パートよりも大きい幅を有する。これにより、実施例は、前記段差を有する第１保護層の溝部を用いて、上記のように第１パートおよび第２パートを含む金属層を形成することができる。そして、実施例により、前記溝部は、第２溝部のみを含むことができ、前記第２金属層は、前記第２溝部内に配置された第２パートのみを含むことができる。これを通じて、実施例は、チップや外部基板との接合のためのソルダーとの接合面積を増加させることができ、これによる接合性を向上させることができる。具体的には、比較例における第１保護層は、段差を含まず、これにより第１溝部のみを含む。これにより、比較例における第２金属層（例えば、バンプ）は、前記第１溝部に対応する幅を有する第１パートのみを含み、これによるソルダーとの接合面積の減少による接合性が低下するという問題点を有する。これに対し、実施例は、比較例に比べて、前記第１パートと第２パートとの幅の差だけソルダーとの接合面積を向上させることができ、これによる接合性を向上させることができる。

【0341】

一方、比較例では、前記第２金属層が前記第２パートを含んで形成される構造を有することもあるが、前記第２パートは、前記第１保護層の上面の上に突出する構造を有する。すなわち、比較例における第２金属層の第２パートは、第１保護層の上面上に配置される構造を有する。これにより、比較例では、前記第２金属層が第２パートを含む場合、前記第２パートに対応する厚さだけ回路基板の全体的な厚さが増加するという問題点がある。これに対し、実施例は、段差を有する第１保護層を用いて、前記第１保護層内に前記第２金属層の第２パートを形成することができる。これにより、実施例は、前記回路基板の全体的な厚さに影響を与えずに前記ソルダーとの接合性を向上させることができ、これによる製品満足度を向上させることができる。

【0342】

また、実施例は、前記第１溝部が有する幅の変化を通じて、前記第２金属層の多様なデザインの設計を可能にする。例えば、前記第１溝部は、パッドの幅よりも小さくてもよく、これとは異なって大きくてもよく、これとは異なって同じでもよい。さらに、前記第１溝部は、部分的に前記パッドの幅と同じ幅を有し、部分的に前記パッドの幅よりも大きい幅を有することができる。これにより、実施例は、第１保護層の溝部が有するべき多様なタイプに全て適用可能であり、これによる製品デザインの自由度を向上させることができる。

【0343】

また、本実施例では、前記パッドには、凹部が形成される。前記凹部は、前記第１保護層の溝部が形成された後、前記パッド上に存在する残骸を除去するためのエッチング工程で形成され得る。そして、前記第２金属層は、前記凹部を充填して形成され得る。これにより、実施例は、前記第２金属層が前記凹部を充填して形成されるようにすることにより、これによる第１金属層であるパッドの電気的信頼性を向上させることができる。

【0344】

一方、前記第２金属層が表面処理層である場合、前記表面処理層は、少なくとも４μｍ以上の厚さを有する。例えば、前記表面処理層は、表面処理工法によって複数の層構造（例えば、ニッケル－パラジウム－金、または、ニッケル－金）を有することができる。そして、前記複数の層構造を有する表面処理層の全体厚さは、４μｍ以上の厚さを有することができる。これにより、実施例は、前記表面処理層が前記凹部を安定して充填できるようにし、これによる電気的信頼性を向上させることができる。具体的には、前記凹部の深さは、３μｍレベルを有する。前記表面処理層が３μｍ以下の厚さを有する場合、前記表面処理層によって前記凹部が完全に充填 されない問題が発生することがあり、これによるパッドの信号伝達特性に問題が発生することがある。これに対し、実施例は、前記表面処理層が４μｍ以上の厚さを有するようにして、前記表面処理層によって前記凹部が完全に充填されるようにし、これによる信号伝達特性を向上させることができるようにする。

【0345】

さらに、実施例は、前記表面処理層が４μｍ以上の厚さを有することにより、前記第１保護層とパッドとの界面と表面処理層の上面との間が一定距離で離隔し得るようにする。これを通じて、実施例は、前記表面処理層上にソルダーが配置されることにより形成される金属接合層の電気的信頼性および物理的信頼性を向上させることができる。具体的には、比較例のように、前記表面処理層が３μｍ以下の厚さを有する場合、前記表面処理層の上面は、前記界面と実質的に同じ高さに形成され、これにより、金属接合層も前記界面と同じ高さに位置することができる。このとき、回路基板の使用環境では、前記第１保護層の膨張および収縮が発生することがあり、これによるストレスが発生することがある。このとき、比較例では、前記界面と前記金属接合層とが同じ高さに形成されることにより、前記ストレスが前記金属接合層にそのまま伝達され、これによる前記金属接合層の物理的信頼性および電気的信頼性が低下することがある。これに対し、実施例では、前記表面処理層を４μｍ以上の厚さに形成することにより、前記界面と前記金属接合層との間を一定距離で離隔させることができ、これにより、前記ストレスが前記金属接合層に伝達されないようにすることができる。これを通じて、実施例は、前記金属接合層の電気的信頼性および物理的信頼性を向上させることができ、さらに製品信頼性を向上させることができる。

【0346】

本願のパッケージ基板の説明に先立って、実施例の回路基板は、図３ａ～図９ｂに示す構造のうちいずれか一つの構造を有することができる。

【0347】

また、実施例の回路基板は、図３ａ～図９ｂの構造のうち少なくとも二つ以上の図面に含まれた構造が混合された混合構造を有することができる。例えば、回路基板の第１回路パターン層の複数のパッドのうち少なくとも一つの第１パッドには、第１～第４実施例のうちいずれか一つの実施例に係るバンプが形成され得、他の一つの第２パッドには、前記第１パッド上に形成されたバンプとは異なる構造のバンプが形成され得る。例えば、回路基板の第１回路パターン層の複数のパッドのうち少なくとも一つの第１パッドには、第５～第７実施例のうちいずれか一つの実施例に係る表面処理層が形成され得、他の一つの第２パッドには、前記第１パッド上に形成された表面処理層とは異なる構造の表面処理層が形成され得る。例えば、回路基板の第１回路パターン層の複数のパッドのうち少なくとも一つの第１パッドには、第１～第４実施例のうちいずれか一つの実施例に係るバンプが形成され得、他の一つの第２パッドには、第５～第７実施例のうちいずれか一つの実施例に係る表面処理層が形成され得る。

【0348】

ただし、以下では説明の便宜上、図３ａに示す回路基板を用いて形成された第１パッケージ基板および図７ａに示す回路基板を用いて形成された第２パッケージ基板について説明する。

【0349】

－パッケージ基板－
以下では、実施例に係るパッケージ基板について説明する。

【0350】

図１０は、第１実施例に係るパッケージ基板を示す図であり、図１１は、第２実施例に係るパッケージ基板を示す図である。

【0351】

図１０を参照すると、第１パッケージ基板は、第１実施例の回路基板上に少なくとも一つのチップが実装された構造を有することができる。

【0352】

このとき、第１パッケージ基板は、表面処理層１９０を含むことができる。前記表面処理層１９０は、前記回路基板に含まれたバンプ１８０の上面に配置され得る。前記表面処理層１９０は、上述したように４μｍ以上の厚さを有することができ、これにより上面が曲面を有することができる。ただし、前記バンプ１８０上に配置される表面処理層１９０は、４μｍ以上の厚さが要求されないことがあり、これにより比較例のように３μｍ以下の厚さを有することができる。

【0353】

第１パッケージ基板は、前記表面処理層１９０上に形成される第１接続部７１０を含むことができる。前記第１接続部７１０は、球形状を含むことができる。例えば、前記第１接続部７１０の断面は、円形状または半円形状を含むことができる。例えば、前記第１接続部７１０の断面は、部分的または全体的にラウンドした形状を含むことができる。前記第１接続部７１０の断面形状は、一側面で平面であり、他の一側面で曲面であり得る。前記第１接続部７１０は、ソルダーボールであり得る。

【0354】

前記第１接続部７１０上には、チップ７２０が配置され得る。前記チップ７２０は、プロセッサチップであり得る。例えば、前記チップ７２０は、セントラルプロセッサ（例えば、ＣＰＵ）、グラフィックプロセッサ（例えば、ＧＰＵ）、デジタル信号プロセッサ、暗号化プロセッサ、マイクロプロセッサ、マイクロコントローラのうちいずれか一つのアプリケーションプロセッサ（ＡＰ）チップであり得る。

【0355】

このとき、前記チップ７２０の下面には、端子７２５が含まれ得、前記端子７２５は、前記第１接続部７１０を介して前記回路基板の第１回路パターン層１２０と電気的に連結され得る。

【0356】

一方、実施例のパッケージ基板は、一つの回路基板上に相互に一定間隔で離隔して複数のチップが配置されるようにすることができる。例えば、前記チップ７２０は、 相互に離隔する第１チップおよび第２チップを含むことができる。

【0357】

そして、第１チップおよび第２チップは、互いに異なる種類のアプリケーションプロセッサ（ＡＰ）チップであり得る。

【0358】

一方、前記第１チップと前記第２チップは、前記回路基板上に一定間隔で離隔し得る。例えば、前記第１チップと前記第２チップとの間の離隔幅は、１５０μｍ以下であり得る。例えば、前記第１チップと第２チップとの間の離隔幅は、１２０μｍ以下であり得る。例えば、前記第１チップと前記第２チップとの間の離隔幅は、１００μｍ以下であり得る。

【0359】

好ましくは、例えば、前記第１チップと前記第２チップとの間の離隔幅は、６０μｍ～１５０μｍの範囲を有することができる。例えば、前記第１チップと前記第２チップとの間の離隔幅は、７０μｍ～１２０μｍの範囲を有することができる。例えば、前記第１チップと前記第２チップとの間の離隔幅は、８０μｍ～１１０μｍの範囲を有することができる。例えば、前記第１チップと前記第２チップとの間の離隔幅が６０μｍよりも小さいと、前記第１チップと前記第２チップとの相互間の干渉により、前記第１チップまたは前記第２チップの動作信頼性に問題が発生することがある。例えば、前記第１チップと前記第２チップとの間の離隔幅が１５０μｍよりも大きいと、前記第１チップと前記第２チップとの間の距離が遠くなるにつれて、信号伝送損失が増加することがある。

【0360】

前記パッケージ基板は、モールディング層７３０を含むことができる。前記モールディング層７３０は、前記チップ７２０を覆って配置され得る。例えば、前記モールディング層７３０は、前記実装されたチップ７２０を保護するために形成されるＥＭＣ（Ｅｐｏｘｙ Ｍｏｌｄ Ｃｏｍｐｏｕｎｄ）であり得るが、これに限定されない。

【0361】

このとき、前記モールディング層７３０は、放熱特性を高めるために低誘電率を有することができる。例えば、前記モールディング層７３０の誘電率Ｄｋは、０．２～１０であり得る。例えば、前記モールディング層７３０の誘電率Ｄｋは、０．５～８であり得る。例えば、前記モールディング層７３０の誘電率Ｄｋは、０．８～５であり得る。これにより、実施例は、前記モールディング層７３０が低誘電率を有するようにして、前記チップ７２０で発生する熱に対する放熱特性を高めることができる。

【0362】

一方、パッケージ基板は、前記回路基板の最下側に配置された第２接続部７４０を含むことができる。前記第２接続部７４０は、前記パッケージ基板と外部基板（例えば、外部装置のメインボード）との間の接合のためのものであり得る。

【0363】

図１１を参照すると、第２パッケージ基板は、第５実施例の回路基板上に少なくとも一つのチップが実装された構造を有することができる。

【0364】

このとき、第２パッケージ基板は、前記表面処理層４８０上に形成される第１接続部８１０を含むことができる。

【0365】

前記第１接続部８１０上にチップ８２０を配置され得る。前記チップ８２０は、プロセッサチップであり得る。例えば、前記チップ８２０は、セントラルプロセッサ（例えば、ＣＰＵ）、グラフィックプロセッサ（例えば、ＧＰＵ）、デジタル信号プロセッサ、暗号化プロセッサ、マイクロプロセッサ、マイクロコントローラのうちいずれか一つのアプリケーションプロセッサ（ＡＰ）チップであり得る。

【0366】

このとき、前記チップ８２０の下面には、端子８２５が含まれ得、前記端子８２５は、前記第１接続部８１０を介して前記回路基板の第１回路パターン層４２０と電気的に連結され得る。

【0367】

前記パッケージ基板は、モールディング層８３０を含むことができる。前記モールディング層８３０は、前記チップ８２０を覆って配置され得る。

【0368】

一方、パッケージ基板は、前記回路基板の最下側に配置された第２接続部８４０を含むことができる。前記第２接続部８４０は、前記パッケージ基板と外部基板（例えば、外部装置のメインボード）との間の接合のためのものであり得る。

【0369】

－製造方法－
以下、実施例に係る回路基板の製造方法について説明する。例えば、以下では、第１～第７実施例のうち一部の実施例に対する回路基板の製造方法について説明する。

【0370】

図１２ａ～図１２ｉは、一実施例に係る回路基板の製造方法を工程順に示す図であり、図１３ａ～図１３ｄは、他の一実施例に係る回路基板の製造方法を工程順に示す図である。このとき、以下で説明されていない他の実施例の回路基板は、第１保護層の溝部を形成する工程において、露光および現像工程の条件を制御して、溝部の形状を変更することにより容易に製造することができる。また、以下では、回路基板の最外郭層の製造方法を中心に説明する。

【0371】

図１２ａを参照すると、実施例は、第１絶縁層１１１を配置し、前記第１絶縁層１１１上に第１回路パターン層１２０を形成する。このとき、前記第１回路パターン層１２０は、少なくとも一つのパッドおよび前記パッドと連結されるトレースを含むことができる。

【0372】

次に、図１２ｂを参照すると、実施例は、前記第１絶縁層１１１上に第１保護層１６０を形成する。このとき、前記第１保護層１６０は、前記第１絶縁層１１１および前記第１回路パターン層１２０上に配置され得る。

【0373】

具体的には、前記第１保護層１６０は、前記第１絶縁層１１１の上面および前記第１回路パターン層１２０の上面を全体的に覆って形成され得る。例えば、前記第１保護層１６０は、溝部を含まないことがある。

【0374】

次に、図１２ｃのように、実施例は、露光マスク（図示せず）を用いて前記第１保護層１６０を１次露光する工程を行うことができる。前記１次露光工程は、前記第１保護層１６０の全領域のうち第１回路パターン層１２０のパッドと垂直に重なる領域を中心に行うことができる。例えば、前記１次露光工程は、前記第１保護層１６０の全領域のうち第２溝部１６２Ｏが形成される領域と垂直に重ならない領域に対して行うことができる。これにより、前記１次露光工程を通じて、前記第１回路パターン層１２０のパッドと垂直に重なる領域は、露光が行われ、前記第２溝部１６２Ｏが形成される領域に対しては露光が行われないことがある。具体的には、前記１次露光工程を通じて、前記第１保護層１６０の全領域のうち第２溝部１６２Ｏが形成される領域１６０Ｅ１を除いた残りの領域を露光および硬化する工程を行うことができる。このとき、前記１次露光工程により光を受けた部分（例えば、前記領域１６０Ｅ１を除いた残りの領域）は、硬化が行われ、これにより、以後の現像工程でｔｈｉｎｎｉｎｇが行われない。

【0375】

次に、図１２ｄのように、実施例は、前記領域１６０Ｅ１を現像する１次現像工程を行って、前記領域１６０Ｅ１を開放する第２溝部１６２Ｏを形成する工程を行うことができる。前記１次現像工程は、前記露光および硬化が行われていない領域１６０Ｅ１に対して、テトラメチルアンモニウムヒドロキシド（ＴＭＡＨ）またはトリメチル－２－ヒドロキシエチルアンモニウムヒドロキシド（コリン）などが含まれた有機アルカリ性化合物を用いてｔｈｉｎｎｉｎｇする工程を含むことができる。このとき、実施例は、前記現像工程時間などの条件を調節して第２溝部１６２Ｏの深さを調節することができる。例えば、実施例は、前記領域１６０Ｅ１の全体を現像するのではなく、現像条件の調節を通じて前記領域１６０Ｅ１の一部を開放する第２溝部１６２Ｏを形成する工程を行うことができる。

【0376】

次に、図１２ｅのように、実施例は、２次露光工程を行うことができる。すなわち、前記１次露光では、前記領域１６０Ｅ１は、露光が行われないため、１次現像工程でｔｈｉｎｎｉｎｇが行われた。そして、実施例は、前記領域１６０Ｅ１に対して２次露光工程を行う。例えば、実施例は、前記領域１６０Ｅ１のうち第１溝部１６１Ｏが形成される領域１６０Ｅ２を除いた残りの領域を露光および現像する工程を行うことができる。

【0377】

次に、図１２ｆのように、実施例は、２次現像工程を行うことができる。前記２次現像工程は、前記２次露光工程において、露光および硬化が行われていない領域１６０Ｅ２をテトラメチルアンモニウムヒドロキシド（ＴＭＡＨ）またはトリメチル－２－ヒドロキシエチルアンモニウムヒドロキシド（コリン）などが含まれた有機アルカリ性化合物を用いてｔｈｉｎｎｉｎｇする工程を含むことができる。これにより、前記２次現像工程を通じて、前記第１絶縁層１１１には、前記第２溝部１６２Ｏと垂直に重なる第１溝部１６１Ｏが形成され得る。そして、前記第１溝部１６１Ｏは、前記第２溝部１６２Ｏの幅よりも小さい。これを通じて、前記第１保護層１６０に形成された溝部は、段差構造を有することができる。

【0378】

次に、図１２ｇのように、実施例は、前記第１回路パターン層１２０の上面のうち、前記第１保護層１６０の溝部と垂直に重なる上面をエッチングする工程を行うことができる。例えば、前記第１回路パターン層１２０の上面のうち、前記第１保護層１６０の第１溝部１６１Ｏと垂直に重なる領域は、バンプや表面処理層が配置される領域である。このとき、前記第１溝部１６１Ｏと垂直に重なる第１回路パターン層１２０の上面には、前記第１保護層１６０が完全に除去されないことによる残骸が存在することがある。そして、実施例は、前記第１溝部１６１Ｏと垂直に重なる第１回路パターン層１２０の上面をエッチングする工程を行って、前記残骸を除去することができる。

【0379】

このとき、前記第１溝部１６１Ｏと垂直に重なる第１回路パターン層１２０の上面には、前記エッチング工程による凹部１２０ｒが形成される。前記エッチング工程は、化学的エッチングや物理敵エッチング工法で行うことができるが、これに限定されない。

【0380】

このとき、前記第１溝部１６１Ｏと垂直に重なる第１回路パターン層１２０の上面をエッチング液を用いてエッチングする場合、前記エッチング液は、前記第１溝部１６１Ｏと垂直に重ならない第１回路パターン層１２０の上面に浸透することができる。例えば、前記エッチング液は、前記第１保護層１６０と前記第１回路パターン層１２０の上面との間に浸透することができ、これにより、前記凹部１２０ｒは、前記第１溝部１６１Ｏと垂直に重ならない第１回路パターン層１２０の上面にも形成され得る。

【0381】

次に、図１２ｈに示すように、実施例は、前記第１保護層１６０の第１溝部１６１Ｏおよび第２溝部１６２Ｏを充填するバンプ１８０を形成する工程を行うことができる。このために、実施例は、前記第１保護層１６０の上面および前記溝部の内壁にシード層（図示せず）を形成し、前記シード層に電解めっきを行って前記第１保護層１６０の第１溝部１６１Ｏおよび第２溝部１６２Ｏを充填する電解めっき層を形成することができる。これにより、前記バンプ１８０は、前記第１保護層１６０の第１溝部１６１Ｏを充填する第１パート１８１と、前記第２溝部１６２Ｏを充填する第２パート１８２とを含むことができる。また、前記バンプ１８０は、前記第１回路パターン層１２０の上面に形成された凹部１２０ｒを充填する第３パート１８０ｒをさらに含むことができる。前記第３パート１８０ｒは、前記第１パート１８１と垂直に重なる第３－１パート１８０ｒ１および前記第１パート１８１と垂直に重ならない第３－２パート１８０ｒ２を含むことができる。

【0382】

一方、図１２ａ～図１２ｇのような工程を行った後に、前記バンプ１８０を形成する工程ではなく、表面処理層４８０を形成する工程を行うこともできる。前記表面処理層４８０は、前記凹部１２０ｒを充填して形成される。そして、前記表面処理層４８０は、４μｍ以上の厚さを有して形成され、それにより、前記凹部１２０ｒ、前記保護層の溝部を充填して形成され得る。

【0383】

また、前記製造工程において、前記第１露光工程および第２露光工程における露光領域の調節を通じて、本願の多様な実施例に対応する構造を有する回路基板を製造することもできる。

【0384】

一方、図１３ａを参照すると、実施例は、第１絶縁層６１１上に第１回路パターン層６２０を形成し、それにより前記第１絶縁層６１１および第１回路パターン層６２０上に第１保護層６６０を形成する工程を行うことができる。次に、実施例は、前記第１保護層６６０を１次露光する工程を行なって、第２溝部６６２Ｏが形成される領域６６０Ｅを除いた残りの領域を露光および硬化する工程を行うことができる。

【0385】

次に、図１３ｂを参照すると、実施例は、前記領域６６０Ｅを現像して、第２溝部６６２Ｏを形成する工程を行うことができる。このとき、前記第２溝部６６２Ｏの底面は、前記第１回路パターン層６２０よりも低く位置することができる。

【0386】

次に、図１３ｃを参照すると、前記第２溝部６６２Ｏと垂直に重なる第１回路パターン層６２０の表面をエッチングする工程を行うことができる。そして、前記エッチング工程により、前記第１回路パターン層６２０の側面６２０Ｐ１Ｓには、凹部が形成される。例えば、前記側面６２０Ｐ１Ｓに形成される凹部は、前記第１保護層６６０の第１溝部６６１Ｏと水平に重なることがある。

【0387】

次に、図１３ｄを参照すると、実施例は、前記第１保護層６６０の第１溝部６６１Ｏと前記凹部との間に配置される第１パート６８０ｒと、前記第１パート６８０ｒ上に水平方向に拡張して配置され、前記第１保護層６６０の第２溝部６６２Ｏの一部を充填する表面処理層６８０が形成され得る。

【0388】

以上、実施例に説明された特徴、構造、効果などは、少なくとも一つの実施例に含まれ、必ず一つの実施例にのみ限定されるものではない。さらに、各実施例に例示された特徴、構造、効果などは、実施例が属する分野で通常の知識を有する者によって、他の実施例に対しても組合せまたは変形して実施可能である。したがって、このような組合せと変形に関連した内容は、実施例の範囲に含まれると解釈されるべきである。

【0389】

以上では実施例を中心に説明したが、これは単なる例示に過ぎず、実施例を限定するものではなく、実施例が属する分野で通常の知識を有した者であれば、本実施例の本質的な特性を逸脱しない範囲内で、以上で例示されていない多様な変形と応用が可能であることが理解できるであろう。例えば、実施例に具体的に示された各構成要素は、変形して実施することができるものである。そして、このような変形と応用に関連した差異点は、添付された請求範囲で設定する実施例の範囲に含まれると解釈されるべきである。

【図1a】

【図1b】

【図1c】

【図1d】

【図1e】

【図2a】

【図2b】

【図2c】

【図2d】

【図2e】

【図2f】

【図2g】

【図3a】

【図3b】

【図3c】

【図3d】

【図3e】

【図3f】

【図4a】

【図4b】

【図5】

【図6】

【図7a】

【図7b】

【図7c】

【図8】

【図9a】

【図9b】

【図9c】

【図10】

【図11】

【図12a】

【図12b】

【図12c】

【図12d】

【図12e】

【図12f】

【図12g】

【図12h】

【図12i】

【図13a】

【図13b】

【図13c】

【図13d】

【手続補正書】

【提出日】2024-03-19

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

絶縁層と、
前記絶縁層上に配置された第１金属層を含む回路パターン層と、
前記絶縁層上に配置され、前記第１金属層と垂直に重なり、水平方向に段差を有する溝部を含む保護層と、
前記保護層の前記溝部に配置された第２金属層と、を含み、
前記溝部は、前記第１金属層よりも大きい幅を有する部分を含み、
前記第２金属層は、前記溝部の前記部分に前記第１金属層よりも大きい幅を有して配置され
前記第１金属層は、前記溝部と垂直に重なり、前記絶縁層に向かって凹んだ凹部を含み、
前記第２金属層の少なくとも一部は、前記第１金属層の前記凹部内に配置される、回路基板。

【請求項2】

前記溝部は、
前記第１金属層に隣接して位置し、第１幅を有する第１溝部と、
前記第１溝部上に配置され、前記第１幅および前記第１金属層よりも大きい幅を有する第２溝部と、を含み、
前記第２金属層は、
前記第１溝部内に配置される第１パートと、
前記第２溝部内に配置され、前記第１パートおよび前記第１金属層よりも大きい幅を有する第２パートと、を含む、請求項１に記載の回路基板。

【請求項3】

前記第１溝部は、前記第１金属層と同じか、または小さい幅を有する、請求項２に記載の回路基板。

【請求項4】

前記第２金属層は、前記第１金属層の前記凹部内に配置される第３パートを含む、 請求項２に記載の回路基板。

【請求項5】

前記第２金属層の第３パートは、
前記第１金属層の前記溝部を介して露出される領域と垂直に重なる第３－１パートと、
前記第１金属層の前記溝部を介して露出される領域と垂直に重ならない第３－２パートと、を含む、請求項４に記載の回路基板。

【請求項6】

前記第１金属層は、パッドであり、
前記回路パターン層は、
前記パッドに隣接して配置されたトレースを含み、
前記第２金属層の第２パートは、
前記トレースと垂直に重なる重畳領域を含む、請求項２に記載の回路基板。

【請求項7】

前記第１溝部は、前記第１金属層の幅よりも大きい幅を有し、前記第１金属層の上面よりも低い底面を有し、
前記保護層は、前記第１金属層と離隔し、
前記第２金属層の第１パートは、
前記第１金属層の側面の少なくとも一部と接触する、請求項２に記載の回路基板。

【請求項8】

前記第１溝部の底面は、前記絶縁層の上面よりも高く位置する、請求項７に記載の回路基板。

【請求項9】

前記第１金属層は、パッドであり、
前記第２金属層は、前記パッド上に配置されるバンプまたは表面処理層である、請求項１に記載の回路基板。

【請求項10】

絶縁層と、
前記絶縁層上に配置されたパッドを含む回路パターン層と、
前記絶縁層上に配置され、前記パッドと垂直に重なり、垂直方向に沿って互いに異なる幅を有する溝部を含む保護層と、
前記保護層の前記溝部内に配置された表面処理層と、を含み、
前記表面処理層の上面は、前記溝部の中心から端方向に行くほど高さが低くなる領域を含み
前記表面処理層の下面の少なくとも一部は、前記パッドの上面よりも低く位置する、回路基板。

【請求項11】

前記表面処理層は、前記パッドの幅よりも大きい幅を有し、
前記表面処理層は、
前記パッドと垂直に重なる重畳領域および前記パッドと垂直に重ならない非重畳領域を含む、請求項１０に記載の回路基板。

【請求項12】

前記保護層は、
前記パッドに隣接して備えられ、前記パッドと垂直に重なる第１溝部と、
前記第１溝部上に配置され、前記第１溝部および前記パッドと垂直に重なり、前記第１溝部の幅よりも大きい幅を有する第２溝部と、を含み、
前記表面処理層は、
前記第１溝部内に配置される第１パートと、
前記第２溝部内に配置され、前記第１パートよりも大きい幅を有する第２パートと、を含む、請求項１０に記載の回路基板。

【請求項13】

前記第１溝部は、前記パッドよりも小さい幅を有し、
前記第２溝部は、前記第１溝部および前記パッドのそれぞれの幅よりも大きい幅を有する、請求項１２に記載の回路基板。

【請求項14】

前記パッドは、前記第１溝部と垂直に重なり、前記絶縁層に向かって凹んだ凹部を含み、
前記表面処理層は、前記パッドの凹部内に配置される第３パートを含む、請求項１２に記載の回路基板。

【請求項15】

前記表面処理層の第３パートは、
前記第１パートと垂直に重なる第３－１パートと、
前記第１パートと垂直に重ならない第３－２パートと、を含む、請求項１４に記載の回路基板。

【請求項16】

前記第１溝部は、前記パッドの幅よりも大きい幅を有し、
前記保護層の前記第１溝部は、前記パッドと離隔し、
前記表面処理層の第１パートは、
前記パッドの側面の少なくとも一部と接触する、請求項１２に記載の回路基板。

【請求項17】

前記保護層の前記第１溝部の上面は、前記パッドの上面よりも低く位置し、
前記第１溝部は、前記パッドの幅と同じ幅を有し、
前記パッドは、前記第１溝部と水平に重なり、前記パッドの内側方向に形成された凹部を含み、
前記表面処理層の第１パートは、前記凹部内に配置される、請求項１２に記載の回路基板。

【請求項18】

前記表面処理層は、４μｍ以上の厚さを有し、 上面の少なくとも一部が曲面を含み、
前記表面処理層の厚さは、
前記表面処理層の重畳領域における最小厚さ、最大厚さ、および平均厚さのうち少なくとも一つである、請求項１１に記載の回路基板。

【請求項19】

絶縁層と、
前記絶縁層上に配置されたパッドを含む第１回路パターン層と、
前記絶縁層上に前記パッドと垂直方向に重なるように配置され、垂直方向に沿って互いに異なる幅を有する段差を有する溝部を含む保護層と、
前記保護層の前記溝部内に配置され、前記溝部の段差に対応する段差を有する金属層と、
前記金属層上に配置された接続部と、
前記接続部上に実装されたチップと、
前記チップをモールディングするモールディング層と、を含み、
前記溝部は、
前記パッドと垂直に重なり、第１幅を有する第１溝部と、
前記第１溝部と垂直に重なり、前記第１幅よりも大きい第２幅を有する第２溝部と、を含み、
前記金属層は、
前記第１溝部に配置される第１パートと前記第２溝部に配置される第２パートとを含み、
前記金属層の下面の少なくとも一部は、前記パッドの上面の少なくとも一部よりも低く位置する、半導体パッケージ。

【請求項20】

前記チップは、幅方向に相互に離隔するか、上下方向に配置される第１チップおよび第２チップを含む、請求項１９に記載の半導体パッケージ。

【国際調査報告】