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特表2024-534818電源抑制機能を有するＬＤＯ回路、チップおよび通信端末
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-09-26
(54)【発明の名称】電源抑制機能を有するＬＤＯ回路、チップおよび通信端末
(51)【国際特許分類】
G05F 1/56 20060101AFI20240918BHJP
【ＦＩ】
G05F1/56 310C
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2024510610
(86)(22)【出願日】2022-07-21
(85)【翻訳文提出日】2024-03-29
(86)【国際出願番号】 CN2022107152
(87)【国際公開番号】W WO2023005806
(87)【国際公開日】2023-02-02
(31)【優先権主張番号】202110867707.2
(32)【優先日】2021-07-30
(33)【優先権主張国・地域又は機関】CN
(81)【指定国・地域】
(71)【出願人】
【識別番号】522185416
【氏名又は名称】唯捷創芯（天津）電子技術股▲フン▼有限公司
【氏名又は名称原語表記】ＶＡＮＣＨＩＰ （ＴＩＡＮＪＩＮ） ＴＥＣＨＮＯＬＯＧＹ ＣＯ．，ＬＴＤ．
(74)【代理人】
【識別番号】100179969
【弁理士】
【氏名又は名称】駒井 慎二
(72)【発明者】
【氏名】高 晨陽
(72)【発明者】
【氏名】林 升
【テーマコード（参考）】
5H430
【Ｆターム（参考）】
5H430BB01
5H430BB09
5H430BB11
5H430EE06
5H430FF02
5H430FF13
5H430GG04
5H430HH03
5H430HH05
5H430JJ07
(57)【要約】
本発明は、電源抑制機能を有するＬＤＯ回路、チップおよび通信端末を開示する。このＬＤＯ回路は、ＩＦゼロ点調整ユニットを備えるバンドギャップ基準モジュール、ＩＦゼロ点生成ユニットを備えた増幅モジュールおよび電力出力モジュールを備え、バンドギャップ基準モジュールは増幅モジュールに接続され、増幅モジュールは電力出力モジュールに接続される。本発明は、ＩＦにおける電源抑制に対して、バンドギャップ基準モジュールのＩＦゼロ点調整ユニットとＬＤＯ回路のＩＦゼロ点生成ユニットの調整を合せることによって、ＩＦ電源抑制性能をより最適化することができる。このＩＦ電源抑制のＬＤＯ回路をＲＦチップの電圧バイアス回路として使用することにより、ＩＦ信号に対するＲＦチップ電源の抑制能力を高めることができ、さらに、ＲＦチップの動作性能を向上させることができる。
【選択図】図１
【選択図】図１
【特許請求の範囲】
【請求項1】
電源抑制機能を有するＬＤＯ回路であって、ＩＦゼロ点調整ユニットを備えたバンドギャップ基準モジュール、ＩＦゼロ点生成ユニットを備えた増幅モジュール、および電力出力モジュールを備え、前記バンドギャップ基準モジュールは前記増幅モジュールに接続され、
前記増幅モジュールは前記電力出力モジュールに接続され、
前記バンドギャップ基準モジュールは、前記ＩＦゼロ点調整ユニットにより調整されたＩＦゼロ点の周波数を用いて、予め設定された温度係数を有する基準電圧を生成して前記増幅モジュールに出力し、そのうち、前記基準電圧は、前記ＩＦゼロ点生成ユニットによって生成されたゼロ点と合わせて前記ＬＤＯ回路の基準電圧として機能し、前記ゼロ点はＩＦの周波数を有し、ＩＦにおける前記ＬＤＯ回路の電源抑制を調整する、
ことを特徴とする電源抑制機能を有するＬＤＯ回路。
【請求項2】
前記バンドギャップ基準モジュールは、起動ユニット、ＰＴＡＴ電流生成ユニット、出力ユニット、およびＩＦゼロ点調整ユニットを備え、前記起動ユニットと前記ＩＦゼロ点調整ユニットの出力端は、前記ＰＴＡＴ電流生成ユニットの入力端に接続され、
前記ＰＴＡＴ電流生成ユニットの出力端は、前記出力ユニットの入力端に接続され、
前記出力ユニットの出力端は前記増幅モジュールの入力端に接続される、
ことを特徴とする請求項１に記載の電源抑制機能を有するＬＤＯ回路。
【請求項3】
前記起動ユニットは、第１のＰＭＯＳ管、第２のＰＭＯＳ管、第１の抵抗、第２の抵抗、第１のＮＭＯＳ管、第２のＮＭＯＳ管、第３のＰＭＯＳ管、第４のＰＭＯＳ管、第３のＮＭＯＳ管および第４のＮＭＯＳ管を備え、前記第１のＰＭＯＳ管と前記第２のＰＭＯＳ管のソースは電源電圧に接続され、
前記第２のＰＭＯＳ管のドレインは前記第１の抵抗の一端に接続され、
前記第１の抵抗の他端は前記第１のＰＭＯＳ管のドレイン、前記第４のＰＭＯＳ管のゲートおよび前記第２の抵抗の一端に接続され、
前記第２の抵抗の他端は前記第１のＮＭＯＳ管のゲートとドレインに接続され、
前記第４のＰＭＯＳ管のドレインは前記第３のＮＭＯＳ管のゲートとドレインおよび前記第４のＮＭＯＳ管のゲートに接続され、
前記第４のＮＭＯＳ管のドレイン、前記第４のＰＭＯＳ管のソースと前記第３のＰＭＯＳ管のドレインは互いに接続され、また前記第２のＰＭＯＳ管のゲートと共に前記ＰＴＡＴ電流生成ユニットに接続され、
前記第１のＰＭＯＳ管、前記第２のＮＭＯＳ管および前記第３のＰＭＯＳ管のゲートは、外部のイネーブル信号に接続され、
前記第１のＰＭＯＳ管、前記第２のＰＭＯＳ管および前記第３のＰＭＯＳ管のソースは電源電圧に接続され、
前記第２のＮＭＯＳ管、前記第３のＮＭＯＳ管および前記第４のＮＭＯＳ管のソースは接地される、
ことを特徴とする請求項２に記載の電源抑制機能を有するＬＤＯ回路。
【請求項4】
前記ＰＴＡＴ電流生成ユニットは、第５のＰＭＯＳ管、第６のＰＭＯＳ管、第７のＰＭＯＳ管、第８のＰＭＯＳ管、第９のＰＭＯＳ管、第３の抵抗、第４の抵抗、第５のＮＭＯＳ管、第６のＮＭＯＳ管、第７のＮＭＯＳ管、第８のＮＭＯＳ管、第５の抵抗、第１のバイポーラ・トランジスタおよび第２のバイポーラ・トランジスタを備え、前記第５のＰＭＯＳ管のゲートは外部のイネーブル信号に接続され、
前記第５のＰＭＯＳ管のドレイン、前記第６のＰＭＯＳ管、前記第７のＰＭＯＳ管は、
前記第２のＰＭＯＳ管のゲート、前記第９のＰＭＯＳ管のドレイン、前記第３の抵抗の一端および前記出力ユニットとの間で互いに接続され、
前記第６のＰＭＯＳ管のドレインは前記第８のＰＭＯＳ管のソースに接続され、
前記第７のＰＭＯＳ管のドレインは前記第９のＰＭＯＳ管のソースに接続され、
前記第８のＰＭＯＳ管は、前記第９のＰＭＯＳ管のゲート、前記第３のＰＭＯＳ管のドレイン、前記第４のＰＭＯＳ管のソース、前記第３の抵抗の他端、前記第７のＮＭＯＳ管のドレインおよび前記出力ユニットとの間で互いに接続され、
前記第８のＰＭＯＳ管のドレインは、前記第４の抵抗の一端、前記第５のＮＭＯＳ管および前記第７のＮＭＯＳ管のゲートに接続され、
前記第４の抵抗の他端は、前記第５のＮＭＯＳ管のドレイン、前記第６のＮＭＯＳ管および前記第８のＮＭＯＳ管のゲートに接続され、
前記第５のＮＭＯＳ管のソースは前記第６のＮＭＯＳ管のドレインに接続され、前記第７のＮＭＯＳ管のソースは前記第８のＮＭＯＳ管のドレインに接続され、
前記第６のＮＭＯＳ管のソースは、前記第１のバイポーラ・トランジスタのエミッタに接続され、
前記第８のＮＭＯＳ管のソースは、前記第５の抵抗を介して前記第２のバイポーラ・トランジスタのエミッタに接続され、
前記第５のＰＭＯＳ管、前記第６のＰＭＯＳ管、前記第７のＰＭＯＳ管のソースは電源電圧に接続され、
前記第１のバイポーラ・トランジスタと前記第２のバイポーラ・トランジスタのベースおよびコレクタはいずれも接地される、
ことを特徴とする請求項３に記載の電源抑制機能を有するＬＤＯ回路。
【請求項5】
前記出力ユニットは、第１０のＰＭＯＳ管、第１１のＰＭＯＳ管、第６の抵抗、第３のバイポーラ・トランジスタ、第１２のＰＭＯＳ管および第１３のＰＭＯＳ管を備え、前記第１０のＰＭＯＳ管と前記第１２のＰＭＯＳ管のゲートは前記第９のＰＭＯＳ管のドレインと前記ＩＦゼロ点調整ユニットに接続され、
前記第１０のＰＭＯＳ管のドレインは前記第１１のＰＭＯＳ管のソースに接続され、
前記第１２のＰＭＯＳ管のドレインは前記第１３のＰＭＯＳ管のソースに接続され、
前記第１１のＰＭＯＳ管と前記第１３のＰＭＯＳ管のゲートは前記第３の抵抗の他端と前記ＩＦゼロ点調整ユニットに接続され、
前記第１１のＰＭＯＳ管のドレインと前記第６の抵抗の一端は前記増幅モジュールに接続され、
前記第６の抵抗の他端は前記第３のバイポーラ・トランジスタのエミッタに接続され、
前記第１３のＰＭＯＳ管のドレインは前記増幅モジュールに接続され、
前記第１０のＰＭＯＳ管と前記第１２のＰＭＯＳ管のソースは前記電源電圧に接続され、前記第３のバイポーラ・トランジスタのベースとコレクタは接地される、
ことを特徴とする請求項４に記載の電源抑制機能を有するＬＤＯ回路。
【請求項6】
前記ＩＦゼロ点調整ユニットは、第１のコンデンサと第２のコンデンサを備え、前記第１のコンデンサと前記第２のコンデンサの一端は前記電源電圧に接続され、前記第１のコンデンサの他端は、前記第６のＰＭＯＳ管、前記第７のＰＭＯＳ管、前記第１０のＰＭＯＳ管および前記第１２のＰＭＯＳ管のゲートに接続され、
前記第２のコンデンサの他端は、前記第８のＰＭＯＳ管、前記第９のＰＭＯＳ管、前記第１１のＰＭＯＳ管および前記第１３のＰＭＯＳ管のゲートに接続される、
ことを特徴とする請求項５に記載の電源抑制機能を有するＬＤＯ回路。
【請求項7】
前記増幅モジュールは、第１段の増幅ユニット、第２段の増幅ユニットおよび前記第１段の増幅ユニットと前記第２段の増幅ユニットとの間に設けられた前記ＩＦゼロ点生成ユニットを備え、前記第１段の増幅ユニットは、
前記第２段の増幅ユニットと前記電力出力モジュールに接続される、
ことを特徴とする請求項１に記載の電源抑制機能を有するＬＤＯ回路。
【請求項8】
前記ＩＦゼロ点生成ユニットは、グラウンドに直列に接続された第１０の抵抗と第４のコンデンサで構成される、ことを特徴とする請求項１に記載の電源抑制機能を有するＬＤＯ回路。
【請求項9】
請求項１～８のいずれか１項に記載の電源抑制機能を有するＬＤＯ回路を備える、ことを特徴とする集積回路チップ。
【請求項10】
請求項１～８のいずれか１項に記載の電源抑制機能を有するＬＤＯ回路を備える、ことを特徴とする通信端末。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、電源抑制機能を有するＬＤＯ回路に関すると共に、該ＬＤＯ回路を備える集積回路チップおよび対応する通信端末に関し、ＲＦ集積回路の技術分野に属する。
【背景技術】
【0002】
通信技術の発展に伴い、通信端末におけるチップの応用環境は益々複雑になっている。通常、ひとつの通信端末には、ＣＰＵ、電源管理チップ、メモリチップ、クロックチップ、周辺回路およびＲＦチップなどが含まれ、且つ一部は同じ電源で給電される。そのうち、ＣＰＵ、電源管理チップ、メモリチップ、クロックチップおよび周辺回路などは、いくつかのＩＦ信号（１００ＫＨｚ～１０ＭＨｚ）を発生し、これらのＩＦ信号は電源を介してＲＦチップの電圧バイアス回路に入り、さらに、干渉してＲＦチップの変調スペクトル、スイッチングスペクトルおよびノイズなどの性能を劣化させ、ＲＦ通信技術の発展の大きな制約となっている。
【0003】
低ドロップアウト・リニアレギュレータ（略称：ＬＤＯ）は、ＲＦチップに一般的に使用される電圧バイアス回路であり、その主な機能は、ＲＦチップに直流電圧作動点を提供することである。通信端末内部のＩＦ信号がＲＦチップに与える干渉を低減し、ＩＦ信号に対する電源の抑制能力を高めるためには、高性能のＩＦ電源抑制（略称：ＰＳＲ）のＬＤＯ回路を提供する必要がある。
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明が解決しようとする主要な課題は、電源抑制機能を有するＬＤＯ回路を提供することである。
【0005】
本発明が解決しようとする他の課題は、電源抑制機能を有するＬＤＯ回路を備えるチップおよび通信端末を提供することである。
【課題を解決するための手段】
【0006】
上記目的を達成するために、本発明は次の技術的解決策を採用する。
【0007】
本発明の実施例の第１の態様により、ＩＦゼロ点調整ユニットを備えるバンドギャップ基準モジュール、ＩＦゼロ点生成ユニットを備える増幅モジュールおよび電力出力モジュールを備える電源抑制機能を有するＬＤＯ回路を提供し、前記バンドギャップ基準モジュールは前記増幅モジュールに接続され、前記増幅モジュールは前記電力出力モジュールに接続され、前記バンドギャップ基準モジュールは、前記ＩＦゼロ点調整ユニットにより調整されたＩＦゼロ点の周波数を用いて、予め設定された温度係数を有する基準電圧を生成して前記増幅モジュールに出力し、そのうち、前記基準電圧は、前記ＩＦゼロ点生成ユニットによって生成されたゼロ点と合わせて前記ＬＤＯ回路の基準電圧として機能し、前記ゼロ点はＩＦの周波数を有し、ＩＦにおける前記ＬＤＯ回路の電源抑制を調整する。
【0008】
好ましくは、前記バンドギャップ基準モジュールは、起動ユニット、ＰＴＡＴ電流生成ユニット、出力ユニット、およびＩＦゼロ点調整ユニットを備え、前記起動ユニットと前記ＩＦゼロ点調整ユニットの出力端は、前記ＰＴＡＴ電流生成ユニットの入力端に接続され、前記ＰＴＡＴ電流生成ユニットの出力端は、前記出力ユニットの入力端に接続され、前記出力ユニットの出力端は前記増幅モジュールの入力端に接続される。
【0009】
好ましくは、前記起動ユニット、第１のＰＭＯＳ管、第２のＰＭＯＳ管、第１の抵抗、第２の抵抗、第１のＮＭＯＳ管、第２のＮＭＯＳ管、第３のＰＭＯＳ管、第４のＰＭＯＳ管、第３のＮＭＯＳ管および第４のＮＭＯＳ管を備える。
前記第１のＰＭＯＳ管と前記第２のＰＭＯＳ管のソースは電源電圧に接続され、前記第２のＰＭＯＳ管のドレインは前記第１の抵抗の一端に接続され、前記第１の抵抗の他端は前記第１のＰＭＯＳ管のドレイン、前記第４のＰＭＯＳ管のゲートおよび前記第２の抵抗の一端に接続される。
前記第２の抵抗の他端は前記第１のＮＭＯＳ管のゲートとドレインに接続され、前記第４のＰＭＯＳ管のドレインは前記第３のＮＭＯＳ管のゲートとドレインおよび前記第４のＮＭＯＳ管のゲートに接続され、前記第４のＮＭＯＳ管のドレイン、前記第４のＰＭＯＳ管のソースと前記第３のＰＭＯＳ管のドレインは互いに接続され、また、前記第２のＰＭＯＳ管のゲートと共に前記ＰＴＡＴ電流生成ユニットに接続される。
前記第１のＰＭＯＳ管、前記第２のＮＭＯＳ管および前記第３のＰＭＯＳ管のゲートは、外部のイネーブル信号に接続され、前記第１のＰＭＯＳ管、前記第２のＰＭＯＳ管および前記第３のＰＭＯＳ管のソースは電源電圧に接続され、前記第２のＮＭＯＳ管、前記第３のＮＭＯＳ管および前記第４のＮＭＯＳ管のソースは接地される。
前記第１のＰＭＯＳ管と前記第２のＰＭＯＳ管のソースは電源電圧に接続され、前記第２のＰＭＯＳ管のドレインは前記第１の抵抗の一端に接続され、前記第１の抵抗の他端は前記第１のＰＭＯＳ管のドレイン、前記第４のＰＭＯＳ管のゲートおよび前記第２の抵抗の一端に接続される。
前記第２の抵抗の他端は前記第１のＮＭＯＳ管のゲートとドレインに接続され、前記第４のＰＭＯＳ管のドレインは前記第３のＮＭＯＳ管のゲートとドレインおよび前記第４のＮＭＯＳ管のゲートに接続され、前記第４のＮＭＯＳ管のドレイン、前記第４のＰＭＯＳ管のソースと前記第３のＰＭＯＳ管のドレインは互いに接続され、また、前記第２のＰＭＯＳ管のゲートと共に前記ＰＴＡＴ電流生成ユニットに接続される。
前記第１のＰＭＯＳ管、前記第２のＮＭＯＳ管および前記第３のＰＭＯＳ管のゲートは、外部のイネーブル信号に接続され、前記第１のＰＭＯＳ管、前記第２のＰＭＯＳ管および前記第３のＰＭＯＳ管のソースは電源電圧に接続され、前記第２のＮＭＯＳ管、前記第３のＮＭＯＳ管および前記第４のＮＭＯＳ管のソースは接地される。
【0010】
好ましくは、前記ＰＴＡＴ電流生成ユニットは、第５のＰＭＯＳ管、第６のＰＭＯＳ管、第７のＰＭＯＳ管、第８のＰＭＯＳ管、第９のＰＭＯＳ管、第３の抵抗、第４の抵抗、第５のＮＭＯＳ管、第６のＮＭＯＳ管、第７のＮＭＯＳ管、第８のＮＭＯＳ管、第５の抵抗、第１のバイポーラ・トランジスタおよび第２のバイポーラ・トランジスタを備える。
前記第５のＰＭＯＳ管のゲートは外部のイネーブル信号に接続され、前記第５のＰＭＯＳ管のドレイン、前記第６のＰＭＯＳ管、前記第７のＰＭＯＳ管は、前記第２のＰＭＯＳ管のゲート、前記第９のＰＭＯＳ管のドレイン、前記第３の抵抗の一端および前記出力ユニットとの間で互いに接続される。
前記第６のＰＭＯＳ管のドレインは前記第８のＰＭＯＳ管のソースに接続され、前記第７のＰＭＯＳ管のドレインは前記第９のＰＭＯＳ管のソースに接続される。
前記第８のＰＭＯＳ管は、前記第９のＰＭＯＳ管のゲート、前記第３のＰＭＯＳ管のドレイン、前記第４のＰＭＯＳ管のソース、前記第３の抵抗の他端、前記第７のＮＭＯＳ管のドレインおよび前記出力ユニットとの間で互いに接続され、前記第８のＰＭＯＳ管のドレインは、前記第４の抵抗の一端、前記第５のＮＭＯＳ管および前記第７のＮＭＯＳ管のゲートに接続される。
前記第４の抵抗の他端は、前記第５のＮＭＯＳ管のドレイン、前記第６のＮＭＯＳ管および前記第８のＮＭＯＳ管のゲートに接続され、前記第５のＮＭＯＳ管のソースは前記第６のＮＭＯＳ管のドレインに接続され、前記第７のＮＭＯＳ管のソースは前記第８のＮＭＯＳ管のドレインに接続される。
前記第６のＮＭＯＳ管のソースは前記第１のバイポーラ・トランジスタのエミッタに接続され、前記第８のＮＭＯＳ管のソースは、前記第５の抵抗を介して前記第２のバイポーラ・トランジスタのエミッタに接続される。
前記第５のＰＭＯＳ管、前記第６のＰＭＯＳ管、前記第７のＰＭＯＳ管のソースは電源電圧に接続され、前記第１のバイポーラ・トランジスタと前記第２のバイポーラ・トランジスタのベースおよびコレクタはいずれも接地される。
前記第５のＰＭＯＳ管のゲートは外部のイネーブル信号に接続され、前記第５のＰＭＯＳ管のドレイン、前記第６のＰＭＯＳ管、前記第７のＰＭＯＳ管は、前記第２のＰＭＯＳ管のゲート、前記第９のＰＭＯＳ管のドレイン、前記第３の抵抗の一端および前記出力ユニットとの間で互いに接続される。
前記第６のＰＭＯＳ管のドレインは前記第８のＰＭＯＳ管のソースに接続され、前記第７のＰＭＯＳ管のドレインは前記第９のＰＭＯＳ管のソースに接続される。
前記第８のＰＭＯＳ管は、前記第９のＰＭＯＳ管のゲート、前記第３のＰＭＯＳ管のドレイン、前記第４のＰＭＯＳ管のソース、前記第３の抵抗の他端、前記第７のＮＭＯＳ管のドレインおよび前記出力ユニットとの間で互いに接続され、前記第８のＰＭＯＳ管のドレインは、前記第４の抵抗の一端、前記第５のＮＭＯＳ管および前記第７のＮＭＯＳ管のゲートに接続される。
前記第４の抵抗の他端は、前記第５のＮＭＯＳ管のドレイン、前記第６のＮＭＯＳ管および前記第８のＮＭＯＳ管のゲートに接続され、前記第５のＮＭＯＳ管のソースは前記第６のＮＭＯＳ管のドレインに接続され、前記第７のＮＭＯＳ管のソースは前記第８のＮＭＯＳ管のドレインに接続される。
前記第６のＮＭＯＳ管のソースは前記第１のバイポーラ・トランジスタのエミッタに接続され、前記第８のＮＭＯＳ管のソースは、前記第５の抵抗を介して前記第２のバイポーラ・トランジスタのエミッタに接続される。
前記第５のＰＭＯＳ管、前記第６のＰＭＯＳ管、前記第７のＰＭＯＳ管のソースは電源電圧に接続され、前記第１のバイポーラ・トランジスタと前記第２のバイポーラ・トランジスタのベースおよびコレクタはいずれも接地される。
【0011】
好ましくは、前記出力ユニットは、第１０のＰＭＯＳ管、第１１のＰＭＯＳ管、第６の抵抗、第３のバイポーラ・トランジスタ、第１２のＰＭＯＳ管および第１３のＰＭＯＳ管を備える。
前記第１０のＰＭＯＳ管と前記第１２のＰＭＯＳ管のゲートは前記第９のＰＭＯＳ管のドレインと前記ＩＦゼロ点調整ユニットに接続され、前記第１０のＰＭＯＳ管のドレインは前記第１１のＰＭＯＳ管のソースに接続される。
前記第１２のＰＭＯＳ管のドレインは前記第１３のＰＭＯＳ管のソースに接続され、前記第１１のＰＭＯＳ管と前記第１３のＰＭＯＳ管のゲートは前記第３の抵抗の他端と前記ＩＦゼロ点調整ユニットに接続される。
前記第１１のＰＭＯＳ管のドレインと前記第６の抵抗の一端は前記増幅モジュールに接続され、前記第６の抵抗の他端は前記第３のバイポーラ・トランジスタのエミッタに接続される。
前記第１３のＰＭＯＳ管のドレインは前記増幅モジュールに接続され、前記第１０のＰＭＯＳ管と前記第１２のＰＭＯＳ管のソースは前記電源電圧に接続され、前記第３のバイポーラ・トランジスタのベースとコレクタは接地される。
前記第１０のＰＭＯＳ管と前記第１２のＰＭＯＳ管のゲートは前記第９のＰＭＯＳ管のドレインと前記ＩＦゼロ点調整ユニットに接続され、前記第１０のＰＭＯＳ管のドレインは前記第１１のＰＭＯＳ管のソースに接続される。
前記第１２のＰＭＯＳ管のドレインは前記第１３のＰＭＯＳ管のソースに接続され、前記第１１のＰＭＯＳ管と前記第１３のＰＭＯＳ管のゲートは前記第３の抵抗の他端と前記ＩＦゼロ点調整ユニットに接続される。
前記第１１のＰＭＯＳ管のドレインと前記第６の抵抗の一端は前記増幅モジュールに接続され、前記第６の抵抗の他端は前記第３のバイポーラ・トランジスタのエミッタに接続される。
前記第１３のＰＭＯＳ管のドレインは前記増幅モジュールに接続され、前記第１０のＰＭＯＳ管と前記第１２のＰＭＯＳ管のソースは前記電源電圧に接続され、前記第３のバイポーラ・トランジスタのベースとコレクタは接地される。
【0012】
好ましくは、前記ＩＦゼロ点調整ユニットは、第１のコンデンサと第２のコンデンサを備える。前記第１のコンデンサと前記第２のコンデンサの一端は前記電源電圧に接続され、前記第１のコンデンサの他端は、前記第６のＰＭＯＳ管、前記第７のＰＭＯＳ管、前記第１０のＰＭＯＳ管および前記第１２のＰＭＯＳ管のゲートに接続される。
前記第２のコンデンサの他端は、前記第８のＰＭＯＳ管、前記第９のＰＭＯＳ管、前記第１１のＰＭＯＳ管および前記第１３のＰＭＯＳ管のゲートに接続される。
前記第２のコンデンサの他端は、前記第８のＰＭＯＳ管、前記第９のＰＭＯＳ管、前記第１１のＰＭＯＳ管および前記第１３のＰＭＯＳ管のゲートに接続される。
【0013】
好ましくは、前記増幅モジュールは、第１段の増幅ユニット、第２段の増幅ユニットおよび前記第１段の増幅ユニットと前記第２段の増幅ユニットとの間に設けられた前記ＩＦゼロ点生成ユニットを備え、前記第１段の増幅ユニットは、前記第２段の増幅ユニットと前記電力出力モジュールに接続される。
【0014】
好ましくは、前記ＩＦゼロ点生成ユニットは、グラウンドに直列に接続された第１０の抵抗と第４のコンデンサで構成される。
【0015】
本発明の実施例の第２の態様により、上記の電源抑制機能を有するＬＤＯ回路を備える集積回路チップを提供する。
【0016】
本発明の実施例の第３の態様により、上記の電源抑制機能を有するＬＤＯ回路を備える通信端末を提供する。
【0017】
本発明の電源抑制機能を有するＬＤＯ回路は、ＩＦにおける電源抑制に対して、バンドギャップ基準モジュールのＩＦゼロ点調整ユニットとＬＤＯ回路のＩＦゼロ点生成ユニットの調整を合せることによって、ＩＦ電源抑制性能をより最適化することができる。このＩＦ電源抑制のＬＤＯ回路をＲＦチップの電圧バイアス回路として使用することにより、ＩＦ信号に対するＲＦチップ電源の抑制能力を高めることができ、さらに、ＲＦチップの動作性能を向上させることができる。
【図面の簡単な説明】
【0018】
【図1】本発明の実施例によって提供される電源抑制機能を有するＬＤＯ回路を示す概略図である。
【図2】本発明の実施例によって提供される電源抑制機能を有するＬＤＯ回路において、バンドギャップ基準モジュールの回路を示す概略図である。
【図3】本発明の実施例によって提供される電源抑制機能を有するＬＤＯ回路において、増幅モジュールと電力出力モジュールの回路を示す概略図である。
【図4】バンドギャップ基準モジュールの基準電圧出力端の電源抑制に対するシミュレーション結果の対比図である。
【図5】ＬＤＯ回路の電圧出力端ＶＯＵＴの電源抑制に対するシミュレーション結果の対比図である。
【図6】該電源抑制機能を有するＬＤＯ回路を用いる通信端末を示す図である。
【発明を実施するための形態】
【0019】
以下、添付図と具体的な実施例を用いて、本発明の技術内容について詳細に説明する。
【0020】
複雑な応用環境におけるＩＦ信号に対するＲＦチップの干渉防止能力を向上させ、さらに、ＲＦチップの動作性能を向上させるために、図１に示すように、本発明の実施例によって提供される電源抑制機能を有するＬＤＯ回路は、ＩＦゼロ点調整ユニット１０９を備えるバンドギャップ基準モジュール１０１、ＩＦゼロ点生成ユニット１０５を備える増幅モジュール１０２および電力出力モジュール１０３を備える。バンドギャップ基準モジュール１０１は増幅モジュール１０２に接続され、増幅モジュール１０２は電力出力モジュール１０３に接続される。
【0021】
バンドギャップ基準モジュール１０１は、ＩＦゼロ点調整ユニット１０９によりＩＦゼロ点の周波数を調整し、予め設定された温度係数を有し、且つＩＦ電源制御を有する基準電圧を生成して、増幅モジュール１０２に出力し、ＬＤＯ回路の基準電圧として、ＬＤＯ回路のＩＦ電源抑制性能を向上させるために、ＩＦゼロ点生成ユニット１０５によって生成されたＩＦにおける増幅モジュール１０２の周波数応答を変更するための周波数はＩＦのゼロ点と合わせる。
【0022】
図１に示すように、バンドギャップ基準モジュール１０１は、起動ユニット１０６、ＰＴＡＴ（Ｐｒｏｐｏｒｔｉｏｎａｌ Ｔｏ Ａｂｓｏｌｕｔｅ Ｔｅｍｐｅｒａｔｕｒｅ、絶対温度に比例する）電流生成ユニット１０７、出力ユニット１０８およびＩＦゼロ点調整ユニット１０９を備える。起動ユニット１０６とＩＦゼロ点調整ユニット１０９の出力端は、ＰＴＡＴ電流生成ユニット１０７の入力端に接続され、ＰＴＡＴ電流生成ユニット１０７の出力端は出力ユニット１０８の入力端に接続され、出力ユニット１０８の出力端は増幅モジュール１０２に接続される。
【0023】
本発明において、主に、バンドギャップ基準モジュール１０１が、予め設定された温度係数（一般的には、ゼロ温度係数）を増幅モジュール１０２に提供し、またＩＦ電源抑制を有する基準電圧ＶＲＥＦの実現過程について詳細に説明するが、バンドギャップ基準モジュール１０１が、バイアス電流を増幅モジュール１０２に提供することは既存の公知技術であるため、ここでは詳細な説明は省略する。
【0024】
具体的には、起動ユニット１０６は、ＰＴＡＴ電流生成ユニット１０７に電流が０となるシンプレックス点を回避させ、このＰＴＡＴ電流生成ユニット１０７が正常に起動し、安定することを保証する。
図２に示すように、起動ユニット１０６は、第１のＰＭＯＳ管２０１、第２のＰＭＯＳ管２０２、第１の抵抗２０３、第２の抵抗２０４、第１のＮＭＯＳ管２０５、第２のＮＭＯＳ管２０６、第３のＰＭＯＳ管２０７、第４のＰＭＯＳ管２０８、第３のＮＭＯＳ管２０９および第４のＮＭＯＳ管２１０を備える。起動ユニット１０６の各部の接続関係は以下の通りである。
第１のＰＭＯＳ管２０１および第２のＰＭＯＳ管２０２のソースは電源電圧ＶＤＤに接続され、第２のＰＭＯＳ管２０２のドレインは第１の抵抗２０３の一端に接続される。
第１の抵抗２０３の他端は第１のＰＭＯＳ管２０１のドレイン、第４のＰＭＯＳ管２０８のゲートおよび第２の抵抗２０４の一端に接続され、第２の抵抗２０４の他端は第１のＮＭＯＳ管２０５のゲートとドレインに接続される。
第４のＰＭＯＳ管２０８のドレインは第３のＮＭＯＳ管２０９のゲートとドレイン、第４のＮＭＯＳ管２１０のゲートに接続され、第４のＮＭＯＳ管２１０のドレイン、第４のＰＭＯＳ管２０８のソースおよび第３のＰＭＯＳ管２０７のドレインは互いに接続され、且つ第２のＰＭＯＳ管２０２のゲートと共にＰＴＡＴ電流生成ユニット１０７の対応する位置に接続される。
第１のＰＭＯＳ管２０１、第２のＮＭＯＳ管２０６および第３のＰＭＯＳ管２０７のゲートは、外部のイネーブル信号ＥＮに接続され、第１のＰＭＯＳ管２０１、第２のＰＭＯＳ管２０２および第３のＰＭＯＳ管２０７のソースは電源電圧ＶＤＤに接続され、第２のＮＭＯＳ管２０６、第３のＮＭＯＳ管２０９および第４のＮＭＯＳ管２１０のソースは接地される。
図２に示すように、起動ユニット１０６は、第１のＰＭＯＳ管２０１、第２のＰＭＯＳ管２０２、第１の抵抗２０３、第２の抵抗２０４、第１のＮＭＯＳ管２０５、第２のＮＭＯＳ管２０６、第３のＰＭＯＳ管２０７、第４のＰＭＯＳ管２０８、第３のＮＭＯＳ管２０９および第４のＮＭＯＳ管２１０を備える。起動ユニット１０６の各部の接続関係は以下の通りである。
第１のＰＭＯＳ管２０１および第２のＰＭＯＳ管２０２のソースは電源電圧ＶＤＤに接続され、第２のＰＭＯＳ管２０２のドレインは第１の抵抗２０３の一端に接続される。
第１の抵抗２０３の他端は第１のＰＭＯＳ管２０１のドレイン、第４のＰＭＯＳ管２０８のゲートおよび第２の抵抗２０４の一端に接続され、第２の抵抗２０４の他端は第１のＮＭＯＳ管２０５のゲートとドレインに接続される。
第４のＰＭＯＳ管２０８のドレインは第３のＮＭＯＳ管２０９のゲートとドレイン、第４のＮＭＯＳ管２１０のゲートに接続され、第４のＮＭＯＳ管２１０のドレイン、第４のＰＭＯＳ管２０８のソースおよび第３のＰＭＯＳ管２０７のドレインは互いに接続され、且つ第２のＰＭＯＳ管２０２のゲートと共にＰＴＡＴ電流生成ユニット１０７の対応する位置に接続される。
第１のＰＭＯＳ管２０１、第２のＮＭＯＳ管２０６および第３のＰＭＯＳ管２０７のゲートは、外部のイネーブル信号ＥＮに接続され、第１のＰＭＯＳ管２０１、第２のＰＭＯＳ管２０２および第３のＰＭＯＳ管２０７のソースは電源電圧ＶＤＤに接続され、第２のＮＭＯＳ管２０６、第３のＮＭＯＳ管２０９および第４のＮＭＯＳ管２１０のソースは接地される。
【0025】
ＰＴＡＴ電流生成ユニット１０７は、
【0026】
【数1】
図２に示すように、ＰＴＡＴ電流生成ユニット１０７は、第５のＰＭＯＳ管２１１、第６のＰＭＯＳ管２１２、第７のＰＭＯＳ管２１３、第８のＰＭＯＳ管２１４、第９のＰＭＯＳ管２１５、第３の抵抗２１６、第４の抵抗２１７、第５のＮＭＯＳ管２１８、第６のＮＭＯＳ管２１９、第７のＮＭＯＳ管２２０、第８のＮＭＯＳ管２２１、第５の抵抗２２２、第１のバイポーラ・トランジスタ２２３および第２のバイポーラ・トランジスタ２２４を備える。
ＰＴＡＴ電流生成ユニット１０７の各部の接続関係は以下の通りである。第５のＰＭＯＳ管２１１のゲートは外部のイネーブル信号に接続され、第５のＰＭＯＳ管２１１のドレイン、第６のＰＭＯＳ管２１２、第７のＰＭＯＳ管２１３は、第２のＰＭＯＳ管２０２のゲート、第９のＰＭＯＳ管２１５のドレイン、第３の抵抗２１６の一端および出力ユニット１０８の対応する位置との間で互いに接続される。
第６のＰＭＯＳ管２１２のドレインは第８のＰＭＯＳ管２１４のソースに接続され、第７のＰＭＯＳ管２１３のドレインは第９のＰＭＯＳ管２１５のソースに接続される。
第８のＰＭＯＳ管２１４は、第９のＰＭＯＳ管２１５のゲート、第３のＰＭＯＳ管２０７のドレイン、第４のＰＭＯＳ管２０８のソース、第３の抵抗２１６の他端、第７のＮＭＯＳ管２２０のドレインおよび出力ユニット１０８の対応する位置との間で互いに接続される。
第８のＰＭＯＳ管２１４のドレインは、第４の抵抗２１７の一端、第５のＮＭＯＳ管２１８および第７のＮＭＯＳ管２２０のゲートに接続され、第４の抵抗２１７の他端は第５のＮＭＯＳ管２１８のドレイン、第６のＮＭＯＳ管２１９および第８のＮＭＯＳ管２２１のゲートに接続される。
第５のＮＭＯＳ管２１８のソースは第６のＮＭＯＳ管２１９のドレインに接続され、第７のＮＭＯＳ管２２０のソースは第８のＮＭＯＳ管２２１のドレインに接続される。
第６のＮＭＯＳ管２１９のソースは第１のバイポーラ・トランジスタ２２３のエミッタに接続され、第８のＮＭＯＳ管２２１のソースは第５の抵抗２２２を介して第２のバイポーラ・トランジスタ２２４のエミッタに接続される。
第５のＰＭＯＳ管２１１、第６のＰＭＯＳ管２１２、第７のＰＭＯＳ管２１３のソースは、電源電圧ＶＤＤに接続され、第１のバイポーラ・トランジスタ２２３と第２のバイポーラ・トランジスタ２２４のベースおよびコレクタはいずれも接地される。
【0027】
ここで、第１のＰＭＯＳ管２０１、第２のＮＭＯＳ管２０６、第３のＰＭＯＳ管２０７と第５のＰＭＯＳ管２１１はイネーブルコントロール管として、バンドギャップ基準モジュール１０１の開閉をコントロールする。
イネーブル信号ＥＮが低レベルである場合、第１のＰＭＯＳ管２０１、第３のＰＭＯＳ管２０７と第５のＰＭＯＳ管２１１は導通され、第２のＮＭＯＳ管２０６は遮断され、バンドギャップ基準モジュール１０１は閉じられる。
イネーブル信号ＥＮが低レベルから高レベルになると、第１のＰＭＯＳ管２０１、第３のＰＭＯＳ管２０７と第５のＰＭＯＳ管２１１は遮断され、第２のＮＭＯＳ管２０６は導通される。
第２のＰＭＯＳ管２０２、第１の抵抗２０３、第２の抵抗２０４、第１のＮＭＯＳ管２０５、第２のＮＭＯＳ管２０６からなる分岐は導通され、ノードＡにおける電圧ＶＡは降下され、第４のＰＭＯＳ管２０８は導通され、電流を生成する。
第３のＮＭＯＳ管２０９と第４のＮＭＯＳ管２１０はカレントミラーを構成し、第４のＮＭＯＳ管２１０は導通され、ノードＢにおける電圧ＶＢは降下され、第８のＰＭＯＳ管２１４と第９のＰＭＯＳ管２１５は導通を開始するため、ＰＴＡＴ電流生成ユニット１０７は、電流が０となるシンプレックス点を回避して起動を開始し、それが安定すると、ノードＡにおける電圧ＶＡはノードＢにおける電圧ＶＢよりも大きくなり、第４のＰＭＯＳ管２０８は遮断され、ＰＴＡＴ電流生成ユニット１０７は起動を完了する。
第５のＰＭＯＳ管２１１、第６のＰＭＯＳ管２１２、第７のＰＭＯＳ管２１３、第８のＰＭＯＳ管２１４、第９のＰＭＯＳ管２１５、第３の抵抗２１６、第４の抵抗２１７、第５のＮＭＯＳ管２１８、第６のＮＭＯＳ管２１９、第７のＮＭＯＳ管２２０および第８のＮＭＯＳ管２２１は、コモンソース、コモンゲートのカレントミラー・ブートストラップ回路を構成し、左右の２分岐の電流は等しく、ノードＣとノードＤのクランプを実現し、ノードＣにおける電圧ＶＣとノードＤにおける電圧ＶＤをほぼ等しくする。
すなわち、ＶＣ＝ＶＤ、且つＶＣ＝ＶＢＥ＿２２３（第１のバイポーラ・トランジスタ２２３のベース・エミッタ電圧）であり、ＶＤ＝ＶＢＥ＿２２４＋Ｖ２２２（第２のバイポーラ・トランジスタ２２４のベース・エミッタ電圧と第５の抵抗２２２の両端の電圧降下の和）であり、第１のバイポーラ・トランジスタ２２３と第２のバイポーラ・トランジスタ２２４のベース・エミッタ間の電圧差はΔＶＢＥ＝ＩｎＮ＊ＶＴである。
ここで、Ｎは並列に接続された第１のバイポーラ・トランジスタ２２３と第２のバイポーラ・トランジスタ２２４の数の比であり、ＶＴはバイポーラ・トランジスタの熱電圧であり、ＶＴの式は
イネーブル信号ＥＮが低レベルである場合、第１のＰＭＯＳ管２０１、第３のＰＭＯＳ管２０７と第５のＰＭＯＳ管２１１は導通され、第２のＮＭＯＳ管２０６は遮断され、バンドギャップ基準モジュール１０１は閉じられる。
イネーブル信号ＥＮが低レベルから高レベルになると、第１のＰＭＯＳ管２０１、第３のＰＭＯＳ管２０７と第５のＰＭＯＳ管２１１は遮断され、第２のＮＭＯＳ管２０６は導通される。
第２のＰＭＯＳ管２０２、第１の抵抗２０３、第２の抵抗２０４、第１のＮＭＯＳ管２０５、第２のＮＭＯＳ管２０６からなる分岐は導通され、ノードＡにおける電圧ＶＡは降下され、第４のＰＭＯＳ管２０８は導通され、電流を生成する。
第３のＮＭＯＳ管２０９と第４のＮＭＯＳ管２１０はカレントミラーを構成し、第４のＮＭＯＳ管２１０は導通され、ノードＢにおける電圧ＶＢは降下され、第８のＰＭＯＳ管２１４と第９のＰＭＯＳ管２１５は導通を開始するため、ＰＴＡＴ電流生成ユニット１０７は、電流が０となるシンプレックス点を回避して起動を開始し、それが安定すると、ノードＡにおける電圧ＶＡはノードＢにおける電圧ＶＢよりも大きくなり、第４のＰＭＯＳ管２０８は遮断され、ＰＴＡＴ電流生成ユニット１０７は起動を完了する。
第５のＰＭＯＳ管２１１、第６のＰＭＯＳ管２１２、第７のＰＭＯＳ管２１３、第８のＰＭＯＳ管２１４、第９のＰＭＯＳ管２１５、第３の抵抗２１６、第４の抵抗２１７、第５のＮＭＯＳ管２１８、第６のＮＭＯＳ管２１９、第７のＮＭＯＳ管２２０および第８のＮＭＯＳ管２２１は、コモンソース、コモンゲートのカレントミラー・ブートストラップ回路を構成し、左右の２分岐の電流は等しく、ノードＣとノードＤのクランプを実現し、ノードＣにおける電圧ＶＣとノードＤにおける電圧ＶＤをほぼ等しくする。
すなわち、ＶＣ＝ＶＤ、且つＶＣ＝ＶＢＥ＿２２３（第１のバイポーラ・トランジスタ２２３のベース・エミッタ電圧）であり、ＶＤ＝ＶＢＥ＿２２４＋Ｖ２２２（第２のバイポーラ・トランジスタ２２４のベース・エミッタ電圧と第５の抵抗２２２の両端の電圧降下の和）であり、第１のバイポーラ・トランジスタ２２３と第２のバイポーラ・トランジスタ２２４のベース・エミッタ間の電圧差はΔＶＢＥ＝ＩｎＮ＊ＶＴである。
ここで、Ｎは並列に接続された第１のバイポーラ・トランジスタ２２３と第２のバイポーラ・トランジスタ２２４の数の比であり、ＶＴはバイポーラ・トランジスタの熱電圧であり、ＶＴの式は
【0028】
【数2】
【0029】
【数3】
【0030】
【数4】
第５の抵抗２２２の両端の電圧降下はＶ２２２＝ΔＶＢＥであり、コモンソース、コモンゲートのカレントミラー・ブートストラップ回路の左右の２分岐の電流は、
【0031】
【数5】
【0032】
出力ユニット１０８は、ＰＴＡＴ電流生成ユニット１０７によって生成された温度に比例する電流に基づいて、基準電圧ＶＲＥＦと基準電流ＩＢＩＡＳを生成する。
図２に示すように、出力ユニット１０８は、第１０のＰＭＯＳ管２２７、第１１のＰＭＯＳ管２２８、第６の抵抗２２９、第３のバイポーラ・トランジスタ２３０、第１２のＰＭＯＳ管２３１および第１３のＰＭＯＳ管２３２を備える。出力ユニット１０８の各部の接続関係は以下の通りである。
第１０のＰＭＯＳ管２２７と第１２のＰＭＯＳ管２３１のゲートは、第９のＰＭＯＳ管２１５のドレインとＩＦゼロ点調整ユニット１０９に接続され、第１０のＰＭＯＳ管２２７のドレインは第１１のＰＭＯＳ管２２８のソースに接続される。
第１２のＰＭＯＳ管２３１のドレインは第１３のＰＭＯＳ管２３２のソースに接続され、第１１のＰＭＯＳ管２２８と第１３のＰＭＯＳ管２３２のゲートは、第３の抵抗２１６の他端とＩＦゼロ点調整ユニット１０９に接続される。
第１１のＰＭＯＳ管２２８のドレインと第６の抵抗２２９の一端は、基準電圧ＶＲＥＦを増幅モジュール１０２に供給するように、増幅モジュール１０２に接続され、第６の抵抗２２９の他端は第３のバイポーラ・トランジスタ２３０のエミッタに接続される。
第１３のＰＭＯＳ管２３２のドレインは、基準電流ＩＢＩＡＳを増幅モジュール１０２に伝送して、バイアス電流をそれに供給するように、増幅モジュール１０２に接続され、第１０のＰＭＯＳ管２２７と第１２のＰＭＯＳ管２３１のソースは電源電圧ＶＤＤに接続され、第３のバイポーラ・トランジスタ２３０のベースとコレクタは接地される。
図２に示すように、出力ユニット１０８は、第１０のＰＭＯＳ管２２７、第１１のＰＭＯＳ管２２８、第６の抵抗２２９、第３のバイポーラ・トランジスタ２３０、第１２のＰＭＯＳ管２３１および第１３のＰＭＯＳ管２３２を備える。出力ユニット１０８の各部の接続関係は以下の通りである。
第１０のＰＭＯＳ管２２７と第１２のＰＭＯＳ管２３１のゲートは、第９のＰＭＯＳ管２１５のドレインとＩＦゼロ点調整ユニット１０９に接続され、第１０のＰＭＯＳ管２２７のドレインは第１１のＰＭＯＳ管２２８のソースに接続される。
第１２のＰＭＯＳ管２３１のドレインは第１３のＰＭＯＳ管２３２のソースに接続され、第１１のＰＭＯＳ管２２８と第１３のＰＭＯＳ管２３２のゲートは、第３の抵抗２１６の他端とＩＦゼロ点調整ユニット１０９に接続される。
第１１のＰＭＯＳ管２２８のドレインと第６の抵抗２２９の一端は、基準電圧ＶＲＥＦを増幅モジュール１０２に供給するように、増幅モジュール１０２に接続され、第６の抵抗２２９の他端は第３のバイポーラ・トランジスタ２３０のエミッタに接続される。
第１３のＰＭＯＳ管２３２のドレインは、基準電流ＩＢＩＡＳを増幅モジュール１０２に伝送して、バイアス電流をそれに供給するように、増幅モジュール１０２に接続され、第１０のＰＭＯＳ管２２７と第１２のＰＭＯＳ管２３１のソースは電源電圧ＶＤＤに接続され、第３のバイポーラ・トランジスタ２３０のベースとコレクタは接地される。
【0033】
第１０のＰＭＯＳ管２２７および第１１のＰＭＯＳ管２２８、第１２のＰＭＯＳ管２３１および第１３のＰＭＯＳ管２３２を利用して、それぞれカレントミラーを形成し、ＰＴＡＴ電流生成ユニット１０７のＰＴＡＴ電流を複製して基準電流ＩＢＩＡＳを得、これをバイアス電流として増幅モジュール１０２に供給する。基準電圧ＶＲＥＦは
【0034】
【数6】
【0035】
ＩＦゼロ点調整ユニット１０９は、バンドギャップ基準モジュール１０１のＩＦ電源抑制性能を向上させるように、バンドギャップ基準モジュール１０１のＩＦゼロ点の周波数を調整するために用いられる。
図２に示すように、ＩＦゼロ点調整ユニット１０９は、第１のコンデンサ２２５と第２のコンデンサ２２６を備え、第１のコンデンサ２２５と第２のコンデンサ２２６の一端は電源電圧ＶＤＤに接続される。
第１のコンデンサ２２５の他端は、第６のＰＭＯＳ管２１２、第７のＰＭＯＳ管２１３、第１０のＰＭＯＳ管２２７および第１２のＰＭＯＳ管２３１のゲートに接続され、第２のコンデンサ２２６の他端は、第８のＰＭＯＳ管２１４、第９のＰＭＯＳ管２１５、第１１のＰＭＯＳ管２２８および第１３のＰＭＯＳ管２３２のゲートに接続される。
図２に示すように、ＩＦゼロ点調整ユニット１０９は、第１のコンデンサ２２５と第２のコンデンサ２２６を備え、第１のコンデンサ２２５と第２のコンデンサ２２６の一端は電源電圧ＶＤＤに接続される。
第１のコンデンサ２２５の他端は、第６のＰＭＯＳ管２１２、第７のＰＭＯＳ管２１３、第１０のＰＭＯＳ管２２７および第１２のＰＭＯＳ管２３１のゲートに接続され、第２のコンデンサ２２６の他端は、第８のＰＭＯＳ管２１４、第９のＰＭＯＳ管２１５、第１１のＰＭＯＳ管２２８および第１３のＰＭＯＳ管２３２のゲートに接続される。
【0036】
バンドギャップ基準モジュール１０１において、電源電圧ＶＤＤは、第１のコンデンサ２２５と第２のコンデンサ２２６の他端に接続される各ＰＭＯＳ管を通過し、そのゲートの寄生コンデンサＣｇｓ、Ｃｇｄは基準電圧出力端までの分岐を有し、分岐にゼロ点が生成される。
このゼロ点の周波数は、この分岐における抵抗（ＰＭＯＳ管の抵抗）とコンデンサの積によって決定され、そのコンデンサを変更することによって、さらにゼロ点の周波数を変更することで、ＩＦにおけるバンドギャップ基準モジュール１０１の電源抑制を最適化する。
ここで、第１のコンデンサ２２５と第２のコンデンサ２２６の容量の大小および両者の比率の大小は、共にこのＩＦゼロ点の周波数を決定し、ＩＦにおける電源抑制に対して第１のコンデンサ２２５と第２のコンデンサ２２６の容量の大小と比率の大小を調整することで、より好ましい最適化効果に達成することができ、具体的には、以下の式によって実現される。
このゼロ点の周波数は、この分岐における抵抗（ＰＭＯＳ管の抵抗）とコンデンサの積によって決定され、そのコンデンサを変更することによって、さらにゼロ点の周波数を変更することで、ＩＦにおけるバンドギャップ基準モジュール１０１の電源抑制を最適化する。
ここで、第１のコンデンサ２２５と第２のコンデンサ２２６の容量の大小および両者の比率の大小は、共にこのＩＦゼロ点の周波数を決定し、ＩＦにおける電源抑制に対して第１のコンデンサ２２５と第２のコンデンサ２２６の容量の大小と比率の大小を調整することで、より好ましい最適化効果に達成することができ、具体的には、以下の式によって実現される。
【0037】
【数7】
【0038】
ここで、Ｒｂｇはバンドギャップ基準モジュール１０１のＩＦゼロ点分岐における抵抗であり、Ｃｂｇはバンドギャップ基準モジュール１０１のＩＦゼロ点分岐におけるコンデンサであり、ｒｄｓ＿２２７は第１０のＰＭＯＳ管２２７のドレイン・ソース間の等価交流抵抗であり、ｒｄｓ＿２２８は第１１のＰＭＯＳ管２２８のドレイン・ソース間の等価交流抵抗であり、Ｃｇｓ１＿２２７は第１０のＰＭＯＳ管２２７のゲート・ソース間の寄生コンデンサであり、Ｃ２２５は第１のコンデンサ２２５の容量であり、Ｃｇｄ１＿２２７は第１０のＰＭＯＳ管２２７ゲート・ドレイン間の寄生コンデンサであり、Ｃｇｓ２＿２２８は第１１のＰＭＯＳ管２２８のゲート・ソース間の寄生コンデンサであり、Ｃ２２６は第２のコンデンサ２２６の容量であり、Ｃｇｄ２＿２２８は第１１のＰＭＯＳ管２２８のゲート・ドレイン間の寄生コンデンサであり、／／は回路における並列接続を示す符号である。
【0039】
図３に示すように、増幅モジュール１０２は、第１段の増幅ユニット１１０、第２段の増幅ユニット１１１および第１段の増幅ユニット１１０と第２段の増幅ユニット１１１との間に設けられたＩＦゼロ点生成ユニット１０５を備え、第１段の増幅ユニット１１０は第２段の増幅ユニット１１１と電力出力モジュール１０３に接続される。電力出力モジュール１０３は、電力管３１２、第１６のＮＭＯＳ管３２０、第３のコンデンサ３１５、第７の抵抗３１６および第８の抵抗Ｒｆ１と第９の抵抗Ｒｆ２からなるフィードバック抵抗網１１２を備え、電力管３１２のゲートは、第１６のＮＭＯＳ管３２０のドレイン、第３のコンデンサ３１５の一端および第２段の増幅ユニット１１１に接続され、第３のコンデンサ３１５の他端は第７の抵抗３１６の一端に接続され、第７の抵抗３１６の他端は、電力管３１２のドレイン、第８の抵抗Ｒｆ１の一端に接続され、第８の抵抗Ｒｆ１の他端は、第９の抵抗Ｒｆ２の一端、第１段の増幅ユニット１１０に接続され、第９の抵抗Ｒｆ２の他端は接地される。
電力管３１２および第１６のＮＭＯＳ管３２０のソースは電源電圧ＶＤＤに接続され、第１６のＮＭＯＳ管３２０のゲートは外部のイネーブル信号に接続される。
電力管３１２および第１６のＮＭＯＳ管３２０のソースは電源電圧ＶＤＤに接続され、第１６のＮＭＯＳ管３２０のゲートは外部のイネーブル信号に接続される。
【0040】
図３に示すように、第１段の増幅ユニット１１０は、インバーター３０１、第９のＮＭＯＳ管３０２、第１０のＮＭＯＳ管３０３、第１１のＮＭＯＳ管３０４、第１２のＮＭＯＳ管３０５、第１３のＮＭＯＳ管３０６、第１４のＮＭＯＳ管３０７、第１４のＰＭＯＳ管３０８、第１５のＰＭＯＳ管３０９および第１６のＰＭＯＳ管３１９を備える。第１段の増幅ユニット１１０の各部の接続関係は以下の通りである。
インバーター３０１の入力端は、外部のイネーブル信号に接続され、インバーター３０１の出力端は第１２のＮＭＯＳ管３０５のゲートに接続され、第９のＮＭＯＳ管３０２と第１６のＰＭＯＳ管３１９のゲートは外部のイネーブル信号に接続される。
第９のＮＭＯＳ管３０２のドレインは出力ユニット１０８における第１３のＰＭＯＳ管２３２のドレインに接続され、第９のＮＭＯＳ管３０２のソースは、第１０のＮＭＯＳ管３０３のゲートとドレイン、第１１のＮＭＯＳ管３０４のゲート、第２段の増幅ユニット１１１および第１２のＮＭＯＳ管３０５のドレインに接続される。
第１１のＮＭＯＳ管３０４のドレインは第１３のＮＭＯＳ管３０６と第１４のＮＭＯＳ管３０７のソースに接続され、第１３のＮＭＯＳ管３０６のゲートは、出力ユニット１０８の第１１のＰＭＯＳ管２２８のドレインおよび第６の抵抗２２９の一端に接続される。
第１３のＮＭＯＳ管３０６のドレインは、第１４のＰＭＯＳ管３０８のゲートとドレイン、第１５のＰＭＯＳ管３０９のゲートおよび第１６のＰＭＯＳ管３１９のドレインに接続され、第１５のＰＭＯＳ管３０９のドレインは、第１４のＮＭＯＳ管３０７のドレイン、ＩＦゼロ点生成ユニット１０５および第２段の増幅ユニット１１１に接続される。
第１４のＮＭＯＳ管３０７のゲートは電力出力モジュール１０３に接続され、第１４のＰＭＯＳ管３０８、第１５のＰＭＯＳ管３０９および第１６のＰＭＯＳ管３１９のソースは電源電圧ＶＤＤに接続され、第１０のＮＭＯＳ管３０３、第１１のＮＭＯＳ管３０４および第１２のＮＭＯＳ管３０５のソースはいずれも接地される。
インバーター３０１の入力端は、外部のイネーブル信号に接続され、インバーター３０１の出力端は第１２のＮＭＯＳ管３０５のゲートに接続され、第９のＮＭＯＳ管３０２と第１６のＰＭＯＳ管３１９のゲートは外部のイネーブル信号に接続される。
第９のＮＭＯＳ管３０２のドレインは出力ユニット１０８における第１３のＰＭＯＳ管２３２のドレインに接続され、第９のＮＭＯＳ管３０２のソースは、第１０のＮＭＯＳ管３０３のゲートとドレイン、第１１のＮＭＯＳ管３０４のゲート、第２段の増幅ユニット１１１および第１２のＮＭＯＳ管３０５のドレインに接続される。
第１１のＮＭＯＳ管３０４のドレインは第１３のＮＭＯＳ管３０６と第１４のＮＭＯＳ管３０７のソースに接続され、第１３のＮＭＯＳ管３０６のゲートは、出力ユニット１０８の第１１のＰＭＯＳ管２２８のドレインおよび第６の抵抗２２９の一端に接続される。
第１３のＮＭＯＳ管３０６のドレインは、第１４のＰＭＯＳ管３０８のゲートとドレイン、第１５のＰＭＯＳ管３０９のゲートおよび第１６のＰＭＯＳ管３１９のドレインに接続され、第１５のＰＭＯＳ管３０９のドレインは、第１４のＮＭＯＳ管３０７のドレイン、ＩＦゼロ点生成ユニット１０５および第２段の増幅ユニット１１１に接続される。
第１４のＮＭＯＳ管３０７のゲートは電力出力モジュール１０３に接続され、第１４のＰＭＯＳ管３０８、第１５のＰＭＯＳ管３０９および第１６のＰＭＯＳ管３１９のソースは電源電圧ＶＤＤに接続され、第１０のＮＭＯＳ管３０３、第１１のＮＭＯＳ管３０４および第１２のＮＭＯＳ管３０５のソースはいずれも接地される。
【0041】
図３に示すように、第２段の増幅ユニット１１１は、第１５のＮＭＯＳ管３１０と第１７のＰＭＯＳ管３１１を備え、第１５のＮＭＯＳ管３１０のゲートは第１１のＮＭＯＳ管３０４のゲートに接続され、第１５のＮＭＯＳ管３１０のドレインは第１７のＰＭＯＳ管３１１のドレインと電力出力モジュール１０３に接続される。
第１７のＰＭＯＳ管３１１のゲートは第１４のＮＭＯＳ管３０７のドレインとＩＦゼロ点生成ユニット１０５に接続され、第１７のＰＭＯＳ管３１１のソースは電源電圧ＶＤＤに接続され、第１５のＮＭＯＳ管３１０のソースは接地される。
第１７のＰＭＯＳ管３１１のゲートは第１４のＮＭＯＳ管３０７のドレインとＩＦゼロ点生成ユニット１０５に接続され、第１７のＰＭＯＳ管３１１のソースは電源電圧ＶＤＤに接続され、第１５のＮＭＯＳ管３１０のソースは接地される。
【0042】
図３に示すように、ＩＦゼロ点生成ユニット１０５は、第１０の抵抗３１７と第４のコンデンサ３１８を備え、第１０の抵抗３１７の一端は、第１５のＰＭＯＳ管３０９のドレインと第１７のＰＭＯＳ管３１１のゲートに接続され、第１０の抵抗３１７の他端は第４のコンデンサ３１８の一端に接続され、第４のコンデンサ３１８の他端は接地される。
【0043】
ここで、第１段の増幅ユニット１１０は、第２段の増幅ユニット１１１、電力管３１２、第８の抵抗Ｒｆ１と第９の抵抗Ｒｆ２と負フィードバックループを構成することによって、ＬＤＯ回路の出力電圧ＶＯＵＴが電源電圧や負荷抵抗の変化の影響を受けないようにする。
【0044】
具体的には、イネーブル信号ＥＮは、インバーター３０１を介してイネーブル信号ＥＮＢを得、イネーブル信号ＥＮとＥＮＢは、イネーブル管である第９のＮＭＯＳ管３０２、第１２のＮＭＯＳ管３０５、第１６のＰＭＯＳ管３１９および第１６のＮＭＯＳ管３２０の導通と遮断を制御することで、第１段の増幅ユニット１１０と第２段の増幅ユニット１１１の開閉をコントロールする。
バンドギャップ基準モジュール１０１は、第１段の増幅ユニット１１０にバイアス電流を供給する。
第１０のＮＭＯＳ管３０３および第１１のＮＭＯＳ管３０４、第１０のＮＭＯＳ管３０３および第１５のＮＭＯＳ管３１０はそれぞれカレントミラーを構成し、基準電流ＩＢＩＡＳを第１段の増幅ユニット１１０と第２段の増幅ユニット１１１に複製してバイアス電流を供給するために使用される。
バンドギャップ基準モジュール１０１は、第１段の増幅ユニット１１０に基準電圧を供給する。
第１段の増幅ユニット１１０は一般的な５管増幅器であり、ここで、第１３のＮＭＯＳ管３０６と第１４のＮＭＯＳ管３０７は、第１段の増幅ユニット１１０の入力増幅ペア管であり、第１４のＰＭＯＳ管３０８、第１５のＰＭＯＳ管３０９は、第１段の増幅ユニット１１０のカレントミラー負荷である。
第２段の増幅ユニット１１１は、コモンソース増幅器であり、ここで第１７のＰＭＯＳ管３１１は第２段の増幅ユニット１１１の増幅管である。第３のコンデンサ３１５と第７の抵抗３１６はミラー補償を構成する。
第８の抵抗Ｒｆ１と第９の抵抗Ｒｆ２は、フィードバック抵抗網３３を構成し、基準電圧ＶＲＥＦと共にＬＤＯ回路の出力電圧の大きさを決定する。この出力電圧は、
バンドギャップ基準モジュール１０１は、第１段の増幅ユニット１１０にバイアス電流を供給する。
第１０のＮＭＯＳ管３０３および第１１のＮＭＯＳ管３０４、第１０のＮＭＯＳ管３０３および第１５のＮＭＯＳ管３１０はそれぞれカレントミラーを構成し、基準電流ＩＢＩＡＳを第１段の増幅ユニット１１０と第２段の増幅ユニット１１１に複製してバイアス電流を供給するために使用される。
バンドギャップ基準モジュール１０１は、第１段の増幅ユニット１１０に基準電圧を供給する。
第１段の増幅ユニット１１０は一般的な５管増幅器であり、ここで、第１３のＮＭＯＳ管３０６と第１４のＮＭＯＳ管３０７は、第１段の増幅ユニット１１０の入力増幅ペア管であり、第１４のＰＭＯＳ管３０８、第１５のＰＭＯＳ管３０９は、第１段の増幅ユニット１１０のカレントミラー負荷である。
第２段の増幅ユニット１１１は、コモンソース増幅器であり、ここで第１７のＰＭＯＳ管３１１は第２段の増幅ユニット１１１の増幅管である。第３のコンデンサ３１５と第７の抵抗３１６はミラー補償を構成する。
第８の抵抗Ｒｆ１と第９の抵抗Ｒｆ２は、フィードバック抵抗網３３を構成し、基準電圧ＶＲＥＦと共にＬＤＯ回路の出力電圧の大きさを決定する。この出力電圧は、
【0045】
【数8】
このゼロ点は、増幅モジュール１０２がＩＦにおける周波数応答を変更することによって、ＬＤＯ回路におけるＩＦの電源抑制性能を向上させる。
ここで、第１０の抵抗３１７と第４のコンデンサ３１８の積によりこのゼロ点の周波数を決定し、このゼロ点の周波数は、具体的に
【0046】
【数9】
【0047】
図４は、バンドギャップ基準モジュールにおけるバンドギャップ電圧出力端の電源抑制（ＰＳＲ）に対するシミュレーション結果の対比図である。
ここで、曲線１は、ＩＦゼロ点調整ユニットにバンドギャップ基準モジュールを加える前の電源抑制のシミュレーション結果であり、曲線２は、ＩＦゼロ点調整ユニットにバンドギャップ基準モジュールを加えた後の電源抑制のシミュレーション結果である。図には、周波数３００ＫＨｚにおける電源抑制が示されており、シミュレーション結果により、ＩＦゼロ点調整ユニットにバンドギャップ基準モジュールを加えた後、周波数３００ＫＨｚにおける電源抑制は１１．２ｄＢ最適化されていることが分かる。
ここで、曲線１は、ＩＦゼロ点調整ユニットにバンドギャップ基準モジュールを加える前の電源抑制のシミュレーション結果であり、曲線２は、ＩＦゼロ点調整ユニットにバンドギャップ基準モジュールを加えた後の電源抑制のシミュレーション結果である。図には、周波数３００ＫＨｚにおける電源抑制が示されており、シミュレーション結果により、ＩＦゼロ点調整ユニットにバンドギャップ基準モジュールを加えた後、周波数３００ＫＨｚにおける電源抑制は１１．２ｄＢ最適化されていることが分かる。
【0048】
図５は本発明によって提供されるＬＤＯ回路の電圧出力端ＶＯＵＴの電源抑制（ＰＳＲ）に対するシミュレーション結果の対比図である。ここで、曲線３は、ＩＦゼロ点生成ユニットにＬＤＯ回路を加える前の電源抑制のシミュレーション結果であり、曲線４は、ＩＦゼロ点生成ユニットにＬＤＯ回路を加えた後の電源抑制のシミュレーション結果である。図には、周波数３００ＫＨｚにおける電源抑制が示されており、シミュレーション結果により、ＩＦゼロ点ユニットにＬＤＯ回路を加えた後、周波数３００ＫＨｚにおける電源抑制は１１．１ｄＢ最適化されていることが分かる。
【0049】
そして、本発明によって提供される電源抑制機能を有するＬＤＯ回路は、集積回路チップに適用することができる。この集積回路チップにおける電源抑制機能を有するＬＤＯ回路の具体的な構造について、本明細書では詳細に説明しない。
【0050】
上記の電源抑制機能を有するＬＤＯ回路は、ＲＦ集積回路の重要な構成部分として通信端末に適用されてもよい。ここで言及される通信端末は、モバイル環境で使用可能で、携帯電話、ラップトップコンピュータ、タブレットコンピュータ、車載ネットワーク端末などを含む、ＧＳＭ、ＥＤＧＥ、ＴＤ＿ＳＣＤＭＡ、ＴＤＤ＿ＬＴＥ、ＦＤＤ＿ＬＴＥなど様々な通信規格に対応した装置を指す。さらに、本発明によって提供される技術的解決策は、通信基地局、インテリジェント・ネットワーク車両などの他のＲＦ集積回路アプリケーションにも適用可能である。
【0051】
図６に示すように、この通信端末は、少なくともプロセッサとメモリを備え、さらに、実際の需要に基づいて、通信コンポーネント、センサコンポーネント、電源コンポーネント、マルチメディアコンポーネントおよび入力／出力インターフェースを含んでもよい。
そのうち、メモリ、通信コンポーネント、センサコンポーネント、電源コンポーネント、マルチメディアコンポーネントおよび入力／出力インターフェースは、いずれもこのプロセッサに接続される。
メモリは、スタティック・ランダム・アクセスメモリ（ＳＲＡＭ）、電気的に消去可能なプログラマブル読み出し専用メモリ（ＥＥＰＲＯＭ）、消去可能なプログラマブル読み出し専用メモリ（ＥＰＲＯＭ）、プログラマブル読み出し専用メモリ（ＰＲＯＭ）、読み出し専用メモリ（ＲＯＭ）、磁気メモリ、フラッシュメモリなどであり、プロセッサは、中央演算処理装置（ＣＰＵ）、グラフィックス・プロセッサ（ＧＰＵ）、フィールド・プログラマブル論理ゲート・アレイ（ＦＰＧＡ）、特殊用途集積回路（ＡＳＩＣ）、デジタル信号処理（ＤＳＰ）チップなどである。その他の通信コンポーネント、センサコンポーネント、電源コンポーネント、マルチメディアコンポーネントなどは、いずれも汎用部品を採用することにより実現でき、ここでは具体的な説明を略する。
そのうち、メモリ、通信コンポーネント、センサコンポーネント、電源コンポーネント、マルチメディアコンポーネントおよび入力／出力インターフェースは、いずれもこのプロセッサに接続される。
メモリは、スタティック・ランダム・アクセスメモリ（ＳＲＡＭ）、電気的に消去可能なプログラマブル読み出し専用メモリ（ＥＥＰＲＯＭ）、消去可能なプログラマブル読み出し専用メモリ（ＥＰＲＯＭ）、プログラマブル読み出し専用メモリ（ＰＲＯＭ）、読み出し専用メモリ（ＲＯＭ）、磁気メモリ、フラッシュメモリなどであり、プロセッサは、中央演算処理装置（ＣＰＵ）、グラフィックス・プロセッサ（ＧＰＵ）、フィールド・プログラマブル論理ゲート・アレイ（ＦＰＧＡ）、特殊用途集積回路（ＡＳＩＣ）、デジタル信号処理（ＤＳＰ）チップなどである。その他の通信コンポーネント、センサコンポーネント、電源コンポーネント、マルチメディアコンポーネントなどは、いずれも汎用部品を採用することにより実現でき、ここでは具体的な説明を略する。
【0052】
従来の技術に比べ、本発明の電源抑制機能を有するＬＤＯ回路は、ＩＦにおける電源抑制に対して、バンドギャップ基準モジュールのＩＦゼロ点調整ユニットとＬＤＯ回路のＩＦゼロ点生成ユニットとの調整を合わせることによって、ＩＦ電源抑制性能をより最適化することができる。このＩＦ電源抑制のＬＤＯ回路をＲＦチップの電圧バイアス回路として使用することにより、ＩＦ信号に対するＲＦチップ電源の抑制能力を高めることができ、さらに、ＲＦチップの動作性能を向上させることができる。
【0053】
以上、本発明によって提供される電源抑制機能を有するＬＤＯ回路、チップおよび通信端末について詳細に説明した。当業者にとって、本発明の本質から逸脱することなく本発明に対して行われたいかなる明白な変更は、いずれも本発明の特許権の保護範囲に含まれる。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【国際調査報告】