特表 2024-535022 カソードノイズを軽減するためのディスプレイを有する電子デバイス

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-09-26

(54)【発明の名称】カソードノイズを軽減するためのディスプレイを有する電子デバイス

(51)【国際特許分類】

   G09G 3/3233 20160101AFI20240918BHJP

   G09G 3/20 20060101ALI20240918BHJP

   G09F 9/30 20060101ALI20240918BHJP

   G09F 9/00 20060101ALI20240918BHJP

   H10K 59/123 20230101ALI20240918BHJP

   H01L 21/336 20060101ALI20240918BHJP

   H01L 29/786 20060101ALI20240918BHJP

【ＦＩ】

G09G3/3233

G09G3/20 624B

G09G3/20 611E

G09G3/20 611H

G09G3/20 670E

G09G3/20 670L

G09F9/30 365

G09F9/30 338

G09F9/00 309Z

H10K59/123

H01L29/78 612Z

H01L29/78 618B

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2024516449

(86)(22)【出願日】2022-08-22

(85)【翻訳文提出日】2024-03-13

(86)【国際出願番号】 US2022041092

(87)【国際公開番号】W WO2023043579

(87)【国際公開日】2023-03-23

(31)【優先権主張番号】17/859,835

(32)【優先日】2022-07-07

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】63/244,045

(32)【優先日】2021-09-14

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】503260918

【氏名又は名称】アップル インコーポレイテッド

【氏名又は名称原語表記】Ａｐｐｌｅ Ｉｎｃ．

【住所又は居所原語表記】Ｏｎｅ Ａｐｐｌｅ Ｐａｒｋ Ｗａｙ，Ｃｕｐｅｒｔｉｎｏ， Ｃａｌｉｆｏｒｎｉａ ９５０１４， Ｕ．Ｓ．Ａ．

(74)【代理人】

【識別番号】100094569

【弁理士】

【氏名又は名称】田中 伸一郎

(74)【代理人】

【識別番号】100103610

【弁理士】

【氏名又は名称】▲吉▼田 和彦

(74)【代理人】

【識別番号】100067013

【弁理士】

【氏名又は名称】大塚 文昭

(74)【代理人】

【識別番号】100139712

【弁理士】

【氏名又は名称】那須 威夫

(74)【代理人】

【識別番号】100121979

【弁理士】

【氏名又は名称】岩崎 吉信

(72)【発明者】

【氏名】リン チン－ウェイ

(72)【発明者】

【氏名】コロン－べリオス アイーダ アール

(72)【発明者】

【氏名】グイ ファン

(72)【発明者】

【氏名】アイグン レヴェント エルダール

(72)【発明者】

【氏名】エスマイリ ラド モハマド レザ

(72)【発明者】

【氏名】トゥ ラン

(72)【発明者】

【氏名】リン シン

(72)【発明者】

【氏名】ワン ユン

【テーマコード（参考）】

3K107

5C080

5C094

5C380

5F110

5G435

【Ｆターム（参考）】

3K107AA01

3K107BB01

3K107BB07

3K107CC33

3K107EE04

3K107EE59

3K107HH02

3K107HH05

5C080AA06

5C080BB05

5C080CC03

5C080DD06

5C080DD09

5C080DD20

5C080EE29

5C080FF11

5C080GG12

5C080JJ02

5C080JJ03

5C080JJ04

5C080JJ05

5C080JJ06

5C080KK02

5C080KK07

5C080KK49

5C094AA21

5C094AA51

5C094BA03

5C094BA29

5C094CA19

5C094DB01

5C094DB04

5C094FB02

5C094FB14

5C380AA01

5C380AB06

5C380AB18

5C380AB21

5C380AB23

5C380AB24

5C380AB28

5C380AB34

5C380AC02

5C380AC08

5C380AC11

5C380BA08

5C380BA39

5C380BA42

5C380BA48

5C380BB09

5C380CA01

5C380CA11

5C380CB17

5C380CC04

5C380CC07

5C380CC27

5C380CC33

5C380CC39

5C380CC66

5C380CD037

5C380CF05

5C380CF62

5C380CF66

5C380DA02

5C380DA06

5F110BB01

5F110CC02

5F110CC04

5F110DD02

5F110EE02

5F110EE03

5F110EE04

5F110EE06

5F110EE30

5F110FF01

5F110FF02

5F110FF03

5F110FF04

5F110FF09

5F110GG01

5F110GG02

5F110GG13

5F110HJ01

5F110HL02

5F110HL03

5F110HL04

5F110HL06

5F110NN03

5F110NN71

5F110NN72

5F110NN78

5F110QQ19

5G435AA16

5G435BB05

5G435CC09

5G435GG31

5G435HH20

(57)【要約】

ディスプレイは、画素のアレイを含み得る。アレイ内の各画素が、駆動トランジスタ（Ｔｄｒｉｖｅ）と、発光ダイオード（２６）と、蓄積コンデンサ（Ｃｓｔ）と、電流ブーストコンデンサ（Ｃｂｏｏｓｔ）と、静電圧線（Ｖｄｃ）と電流ブーストコンデンサとの間に接続された分離トランジスタ（Ｔｉｓｏ）とを含む。画素が、エミッショントランジスタ（Ｔｅｍ１、Ｔｅｍ２）、データローディングトランジスタ（Ｔｄａｔａ）、ゲート電圧設定トランジスタ（Ｔｒｅｆ）及びアノードリセットトランジスタ（Ｔａｒ）を更に含み得る。データリフレッシュは、初期化フェーズ、閾値電圧サンプリングフェーズ、及びデータプログラミングフェーズを含み得る。閾値電圧サンプリングフェーズは、閾値電圧サンプリングフェーズ中の電流サンプリングレベルを減少させるためにデータプログラミングフェーズよりも実質的に長くすることができ、これは、温度変動に対するディスプレイ輝度感度を低減するのに有用である。データリフレッシュ中、分離トランジスタが、電流ブーストを提供するためにオンにされ得る。エミッション期間中、カソードノイズが画素内の１つ以上の直流電圧ノードに潜在的に結合することを防止するために、分離トランジスタがオフにされる。

【特許請求の範囲】

【請求項1】

表示画素であって、
ドレイン端子、ゲート端子、及びソース端子を有する駆動トランジスタと、
前記駆動トランジスタの前記ソース端子に結合されたアノード端子を有する発光ダイオードと、
前記駆動トランジスタの前記ゲート端子に結合された第１の端子と、前記駆動トランジスタの前記ソース端子に結合された第２の端子とを有する第１のコンデンサと、
前記駆動トランジスタの前記ソース端子に結合された第１の端子と、静電圧線に結合された第２の端子とを有する第２のコンデンサと、
前記静電圧線と前記駆動トランジスタの前記ソース端子との間で前記第２のコンデンサと直列に結合されたノイズ分離トランジスタとを備える、表示画素。

【請求項2】

前記静電圧線が電源線を含む、請求項１に記載の表示画素。

【請求項3】

表示画素であって、
前記駆動トランジスタの前記ゲート端子に結合された第１のソース－ドレイン端子と、データ線に結合された第２のソース－ドレイン端子と、第１の走査信号を受信するように構成されているゲート端子とを有するデータローディングトランジスタと、
前記駆動トランジスタの前記ゲート端子に結合された第１のソース－ドレイン端子と、基準電圧線に結合された第２のソース－ドレイン端子と、前記第１の走査信号とは異なる第２の走査信号を受信するように構成されるゲート端子とを有するゲート電圧設定トランジスタと、
を更に備える、請求項１に記載の表示画素。

【請求項4】

前記駆動トランジスタ、前記データローディングトランジスタ、及び前記ゲート電圧設定トランジスタが、半導体酸化物材料を有する半導体酸化物トランジスタを含む、請求項３に記載の表示画素。

【請求項5】

表示画素であって、
前記駆動トランジスタと直列に結合され、第１のエミッション制御信号を受信するように構成された第１のエミッショントランジスタと、
前記駆動トランジスタと直列に結合され、前記第１のエミッション制御信号とは異なる第２のエミッション制御信号を受信するように構成された第２のエミッショントランジスタと、
前記発光ダイオードの前記アノード端子に結合された第１のソース－ドレイン端子と、アノードリセット電圧を受け取るように構成された第２のソース－ドレイン端子と、前記第１のエミッション制御信号を受信するように構成されたゲート端子とを有するアノードリセットトランジスタと、
を更に備える、請求項３に記載の表示画素。

【請求項6】

表示画素であって、
前記第１のエミッショントランジスタが、ｐ型シリコントランジスタを含み、
前記第２のエミッショントランジスタが、ｎ型シリコントランジスタを含み、
前記アノードリセットトランジスタが、半導体酸化物トランジスタを含む、
請求項５に記載の表示画素。

【請求項7】

表示画素であって、
前記第１のエミッショントランジスタが、半導体酸化物トランジスタを含み、
前記第２のエミッショントランジスタが、ｐ型シリコントランジスタを含み、
前記アノードリセットトランジスタが、ｐ型シリコントランジスタを含む、
請求項５に記載の表示画素。

【請求項8】

表示画素であって、
前記第１のエミッショントランジスタが、半導体酸化物トランジスタを含み、
前記第２のエミッショントランジスタが、ｐ型シリコントランジスタを含み、
前記アノードリセットトランジスタが、半導体酸化物トランジスタを含む、
請求項５に記載の表示画素。

【請求項9】

前記第１のエミッショントランジスタが、前記駆動トランジスタと前記第２のエミッショントランジスタとの間に結合されている、請求項５に記載の表示画素。

【請求項10】

表示画素であって、
前記駆動トランジスタと直列に結合され、第１のエミッション制御信号を受信するように構成された第１のエミッショントランジスタと、
前記駆動トランジスタと直列に結合され、前記第１のエミッション制御信号とは異なる第２のエミッション制御信号を受信するように構成された第２のエミッショントランジスタと、
前記発光ダイオードの前記アノード端子に結合された第１のソース－ドレイン端子と、アノードリセット電圧を受け取るように構成された第２のソース－ドレイン端子と、前記第１の走査信号及び第２の走査信号とは異なる第３の走査信号を受信するように構成されたゲート端子とを有するアノードリセットトランジスタと、
前記駆動トランジスタの前記ソース端子に結合された第１のソース－ドレイン端子と、初期化電圧を受け取るように構成された第２のソース－ドレイン端子と、前記第３の走査信号を受信するように構成されたゲート端子とを有する初期化トランジスタと、
を更に備える、請求項３に記載の表示画素。

【請求項11】

前記第１のエミッショントランジスタ、前記第２のエミッショントランジスタ、前記アノードリセットトランジスタ、及び前記初期化トランジスタが、ｐ型シリコントランジスタを備える、請求項１０に記載の表示画素。

【請求項12】

前記第１のエミッショントランジスタが、前記駆動トランジスタと前記第２のエミッショントランジスタとの間に結合されている、請求項１１に記載の表示画素。

【請求項13】

表示画素であって、
前記駆動トランジスタと直列に結合され、第１のエミッション制御信号を受信するように構成された第１のエミッショントランジスタと、
前記駆動トランジスタと直列に結合され、前記第１のエミッション制御信号とは異なる第２のエミッション制御信号を受信するように構成された第２のエミッショントランジスタと、
前記発光ダイオードの前記アノード端子に結合された第１のソース－ドレイン端子と、アノードリセット電圧を受け取るように構成された第２のソース－ドレイン端子と、前記第２のエミッション制御信号を受信するように構成されたゲート端子とを有するアノードリセットトランジスタと、
前記駆動トランジスタの前記ソース端子に結合された第１のソース－ドレイン端子と、初期化電圧を受け取るように構成された第２のソース－ドレイン端子と、前記第１のエミッション制御信号を受信するように構成されたゲート端子とを有する初期化トランジスタと、
を更に備える、請求項３に記載の表示画素。

【請求項14】

表示画素であって、
前記駆動トランジスタと直列に結合され、第１のエミッション制御信号を受信するように構成された第１のエミッショントランジスタと、
前記駆動トランジスタと直列に結合され、前記第１のエミッション制御信号とは異なる第２のエミッション制御信号を受信するように構成された第２のエミッショントランジスタと、
前記発光ダイオードの前記アノード端子に結合された第１のソース－ドレイン端子と、アノードリセット電圧を受信するように構成された第２のソース－ドレイン端子と、前記第１の走査信号及び第２の走査信号とは異なる第３の走査信号を受信するように構成されたゲート端子とを有するアノードリセットトランジスタであって、前記ノイズ分離トランジスタが、前記第３の走査信号を受信するように構成されたゲート端子を有する、アノードリセットトランジスタと、
を更に備える、請求項３に記載の表示画素。

【請求項15】

前記駆動トランジスタ、前記ノイズ分離トランジスタ、前記データローディングトランジスタ、前記ゲート電圧設定トランジスタ、前記第１のエミッショントランジスタ、前記第２のエミッショントランジスタ、及び前記アノードリセットトランジスタが、全て半導体酸化物トランジスタである、請求項１４に記載の表示画素。

【請求項16】

発光ダイオードと直列に結合された駆動トランジスタを有する表示画素を動作させる方法であって、前記駆動トランジスタが、ゲート端子、ソース端子、及びドレイン端子を有し、前記発光ダイオードが、アノード端子及びカソード端子を有し、前記方法が、
初期化フェーズ中に、前記駆動トランジスタの前記ゲート端子に基準電圧を印加することと、
前記初期化フェーズ中に、前記発光ダイオードの前記アノード端子をリセットすることと、
閾値電圧サンプリングフェーズ中に、前記駆動トランジスタの前記ゲート端子に結合された蓄積コンデンサをバイアスして、前記蓄積コンデンサにわたる電圧が前記駆動トランジスタの閾値電圧に比例するようにすることと、
データプログラミングフェーズ中に、前記駆動トランジスタの前記ゲート端子にデータ信号をロードすることと、
エミッションフェーズの間、前記発光ダイオードの前記カソード端子からのノイズが前記静電圧源に結合することを防止するために、前記駆動トランジスタの前記ソース端子を前記表示画素内の前記静電圧源から切り離すこととを含む、方法。

【請求項17】

前記表示画素が、前記駆動トランジスタの前記ソース端子と前記静電圧源との間に結合された電流ブーストコンデンサと、前記電流ブーストコンデンサと直列に結合された分離スイッチとを更に備え、前記駆動トランジスタの前記ソース端子を前記静電圧源から切り離すことが、前記エミッションフェーズ中に前記分離スイッチを非アクティブ化することを含む、請求項１６に記載の方法。

【請求項18】

前記初期化フェーズ、前記閾値電圧サンプリングフェーズ、及び前記データプログラミングフェーズ中に前記分離スイッチをアクティブ化すること、
を更に含む、請求項１７に記載の方法。

【請求項19】

前記データプログラミングフェーズが第１の持続時間を有し、前記閾値電圧サンプリングフェーズが前記第１の持続時間の少なくとも５倍である第２の持続時間を有する、請求項１６に記載の方法。

【請求項20】

前記エミッションフェーズ中にエミッション制御信号をアサートすることと、
前記初期化フェーズ中に前記発光ダイオードの前記アノード端子をリセットするためにアノードリセットトランジスタをアクティブ化するために前記エミッション制御信号を使用することと、
を更に含む、請求項１６に記載の方法。

【請求項21】

表示画素であって、
アノードとカソードとを有する発光ダイオードと、
電源線に結合された第１のソース－ドレイン端子、前記アノードに結合された第２のソース－ドレイン端子、及びゲート端子を有する駆動トランジスタと、
前記駆動トランジスタの前記ゲート端子に結合された第１の端子と、前記駆動トランジスタの前記第２のソース－ドレイン端子に結合された第２の端子とを有する蓄積コンデンサと、
前記駆動トランジスタの前記ゲート端子に結合された第１のソース－ドレイン端子と、データ線に結合された第２のソース－ドレイン端子と、第１の走査信号を受信するように構成されているゲート端子とを有するデータローディングトランジスタと、
前記駆動トランジスタの前記ゲート端子に結合された第１のソース－ドレイン端子と、基準電圧線に結合された第２のソース－ドレイン端子と、第２の走査信号を受信するように構成されているゲート端子とを有する電圧設定トランジスタと、
前記駆動トランジスタがエミッションフェーズ中に前記発光ダイオードを通して駆動する電流の量をブーストするように構成された電流ブーストコンデンサであって、前記駆動トランジスタの前記第２のソース－ドレイン端子に結合された第１の端子を有し、前記電源線に結合された第２の端子を有する、電流ブーストコンデンサと、
前記電流ブーストコンデンサの前記第２の端子と前記電源線との間に結合された分離スイッチであって、前記カソード上のノイズが前記電源線に結合することを防止するために前記エミッションフェーズ中に無効にされる、分離スイッチとを備える、表示画素。

【請求項22】

表示画素であって、
前記駆動トランジスタ及び前記発光ダイオードと直列に結合されたエミッショントランジスタと、
前記アノードに結合されたリセットトランジスタであって、前記エミッショントランジスタ及び前記リセットトランジスタが、同じ制御信号を受信するように構成される、リセットトランジスタと、
を更に備える、請求項２１に記載の表示画素。

【請求項23】

表示画素であって、
前記駆動トランジスタ及び前記発光ダイオードと直列に結合された第１のエミッショントランジスタ及び第２のエミッショントランジスタと、
前記アノードに結合された第１のソース－ドレイン端子と、アノードリセット電圧をリセットするように構成された第２のソース－ドレイン端子と、第３の走査信号を受信するように構成されたゲート端子とを有するアノードリセットトランジスタであって、前記分離スイッチが、前記第３の走査信号も受信するゲート端子を有する、アノードリセットトランジスタと、
を更に備える、請求項２１に記載の表示画素。

【発明の詳細な説明】

【技術分野】

【0001】

これは、概して、ディスプレイを有する電子デバイスに関し、より詳細には、有機発光ダイオード（ＯＬＥＤ）ディスプレイなどのディスプレイに関する。
（関連出願の相互参照）
本出願は、２０２２年７月７日に出願された米国特許出願第１７／８５９，８３５号及び２０２１年９月１４日に出願された米国仮特許出願第６３／２４４，０４５号の優先権を主張し、それらの全体が参照により本明細書に組み込まれる。

【背景技術】

【0002】

電子デバイスは、多くの場合、ディスプレイを含む。例えば、携帯電話及びポータブルコンピュータは、通常、ユーザに画像コンテンツを提示するためのディスプレイを備える。ＯＬＥＤディスプレイは、発光ダイオードに基づく表示画素のアレイを有する。このタイプのディスプレイにおいて、各表示画素は、発光ダイオード、及び発光ダイオードを発光させるデータ信号の印加を制御するための関連する薄膜トランジスタを含む。電子デバイス用の満足のいくＯＬＥＤディスプレイを設計することは困難であり得る。

【発明の概要】

【0003】

電子デバイスが、表示画素のアレイを有するディスプレイを含んでもよい。表示画素は、有機発光ダイオード表示画素であってもよい。各表示画素は、少なくとも、発光する有機発光ダイオード（ＯＬＥＤ）と、画素の動作を制御し、ディスプレイの温度輝度感度の低減を支援するための関連する薄膜トランジスタを含むことができる。

【0004】

表示画素は、発光ダイオードを通る電流を駆動するための駆動トランジスタと、駆動トランジスタと直列に結合された第１のエミッショントランジスタと、駆動トランジスタと直列に結合された第２のエミッショントランジスタと、駆動トランジスタのゲート端子とソース端子との間に結合された蓄積コンデンサと、駆動トランジスタのゲート端子に結合されたデータローディングトランジスタと、駆動トランジスタのゲート端子に結合されたゲート電圧設定トランジスタと、発光ダイオードのアノードに直接結合されたアノードリセットトランジスタと、駆動トランジスタのソース端子と静電圧源との間に結合された電流ブーストコンデンサとを含み得る。分離トランジスタは、電流ブーストコンデンサと直列に結合されることができ、発光ダイオードのカソード上の任意の潜在的なノイズが静電圧源上に結合することを防止するために、エミッション期間中にオフにされることができる。

【0005】

データローディングトランジスタは、データ線に結合することができ、第１の走査信号によって制御することができる。ゲート電圧設定トランジスタは、基準電圧線に結合され、第２の走査信号によって制御され得る。アノードリセットトランジスタは、アノードリセット電圧に結合され得る。分離トランジスタは、更に別の走査信号によって制御することができる。駆動トランジスタ、データローディングトランジスタ及びゲート電圧設定トランジスタは、半導体酸化物トランジスタであり得る。第１のエミッショントランジスタ及びアノードリセットトランジスタは、互いに反対のチャネルタイプを有し、同じ制御信号によって制御され得る。駆動トランジスタと第１のエミッショントランジスタの順序は相互交換することができる。画素は、駆動トランジスタのソース端子に結合された初期化トランジスタを更に含み得る。アノードリセットトランジスタ及び初期化トランジスタは、同じ走査信号によって制御されてもよい。別の例として、初期化トランジスタは第１のエミッション制御信号によって制御され、アノードリセットトランジスタは第２のエミッション制御信号によって制御されてもよい。所望に応じて、電流ブーストコンデンサは画素から除外されてもよい。

【0006】

データリフレッシュを実行するために、表示画素は、少なくとも初期化フェーズ、閾値電圧サンプリングフェーズ、及びデータプログラミングフェーズを経てもよい。初期化フェーズの間、ゲート電圧設定トランジスタは、基準電圧を駆動トランジスタのゲート端子に印加し、アノードリセットトランジスタは、アノード及び駆動トランジスタのソース端子をアノードリセット電圧レベルにリセットする。初期化トランジスタが駆動トランジスタのソース端子に結合される場合、駆動トランジスタのソース端子は、初期化電圧レベルに単独でリセットされ得る。閾値電圧サンプリングフェーズの終了時に、蓄積コンデンサは、蓄積コンデンサの両端の電圧が駆動トランジスタの閾値電圧に比例するようにバイアスされる。データプログラミングフェーズの間、データローディングトランジスタは、前の閾値電圧サンプリングフェーズにおいてサンプリングされた閾値電圧情報を失うことなく、データ信号を蓄積コンデンサにロードするようにアクティブ化される。分離トランジスタは、データリフレッシュ中にアクティブ化されてもよいが、エミッション前に非アクティブ化されてもよい。エミッション中に生成される対応する駆動電流は、駆動トランジスタにおける任意の閾値電圧変化から独立しているべきである。閾値電圧サンプリングフェーズは、温度変動に対するディスプレイの感度を低減するために、データプログラミングフェーズよりも実質的に長くてもよい。

【図面の簡単な説明】

【0007】

【図1】いくつかの実施形態による、ディスプレイを有する例示的な電子デバイスの図である。

【0008】

【図2】いくつかの実施形態による、有機発光ダイオード（ＯＬＥＤ）表示画素のアレイを有する例示的なディスプレイの図である。

【0009】

【図3】いくつかの実施形態による、閾値電圧サンプリングフェーズ中のサンプリング電流を示す図である。

【0010】

【図4】いくつかの実施形態による、ディスプレイ内の温度輝度感度が閾値電圧サンプリング持続時間の関数としてどのように変化するかを示すプロットである。

【0011】

【図5A】いくつかの実施形態による、データプログラミングフェーズとは別の延長された閾値電圧サンプリングフェーズを実行するように動作可能な例示的な表示画素の回路図である。

【0012】

【図5B】いくつかの実施形態による、図５Ａに示す画素のリフレッシュ動作中の関連する制御波形の挙動を示すタイミング図である。

【0013】

【図6A】いくつかの実施形態による、データプログラミングフェーズとは別の延長された閾値電圧サンプリングフェーズを実行するように動作可能な例示的な表示画素の別の実装形態を示す回路図である。

【0014】

【図6B】いくつかの実施形態による、図６Ａに示される画素のリフレッシュ動作中の関連する制御波形の挙動を示すタイミング図である。

【0015】

【図7A】いくつかの実施形態による、データプログラミングフェーズとは別の延長された閾値電圧サンプリングフェーズを実行するように動作可能な例示的な表示画素の別の実装形態を示す回路図である。

【0016】

【図7B】いくつかの実施形態による、図７Ａに示される画素のリフレッシュ動作中の関連する制御波形の挙動を示すタイミング図である。

【0017】

【図8A】いくつかの実施形態による、データプログラミングフェーズとは別の延長された閾値電圧サンプリングフェーズを実行するように動作可能な例示的な表示画素の別の実装形態を示す回路図である。

【0018】

【図8B】いくつかの実施形態による、図８Ａに示す画素のリフレッシュ動作中の関連する制御波形の挙動を示すタイミング図である。

【0019】

【図9A】いくつかの実施形態による、データプログラミングフェーズとは別の延長された閾値電圧サンプリングフェーズを実行するように動作可能な例示的な表示画素の別の実装形態を示す回路図である。

【0020】

【図9B】いくつかの実施形態による、図９Ａに示される画素のリフレッシュ動作中の関連する制御波形の挙動を示すタイミング図である。

【0021】

【図10】いくつかの実施形態による例示的な表示画素の別の実装を示す回路図である。

【0022】

【図11A】いくつかの実施形態による、データプログラミングフェーズとは別の延長された閾値電圧サンプリングフェーズを実行するように動作可能な例示的な表示画素の別の実装形態を示す回路図である。

【0023】

【図11B】いくつかの実施形態による、図１１Ａに示される画素のリフレッシュ動作中の関連する制御波形の挙動を示すタイミング図である。

【0024】

【図12A】いくつかの実施形態による、データプログラミングフェーズとは別の延長された閾値電圧サンプリングフェーズを実行するように動作可能な例示的な表示画素の別の実装形態を示す回路図である。

【0025】

【図12B】いくつかの実施形態による、図１２Ａに示す画素のリフレッシュ動作中の関連する制御波形の挙動を示すタイミング図である。

【0026】

【図13A】いくつかの実施形態による、データプログラミングフェーズとは別の延長された閾値電圧サンプリングフェーズを実行するように動作可能な例示的な表示画素の別の実装形態を示す回路図である。

【0027】

【図13B】いくつかの実施形態による、図１３Ａに示す画素のリフレッシュ動作中の関連する制御波形の挙動を示すタイミング図である。

【0028】

【図14A】いくつかの実施形態による、データプログラミングフェーズとは別の延長された閾値電圧サンプリングフェーズを実行するように動作可能な例示的な表示画素の別の実装形態を示す回路図である。

【0029】

【図14B】いくつかの実施形態による、図１４Ａに示される画素のリフレッシュ動作中の関連する制御波形の挙動を示すタイミング図である。

【0030】

【図15】いくつかの実施形態によるシリコントランジスタ及び半導体酸化物トランジスタを有する例示的な表示画素の側断面図である。

【0031】

【図16A】いくつかの実施形態による、データプログラミングフェーズとは別の延長された閾値電圧サンプリングフェーズを実行するように動作可能な例示的な表示画素の別の実装形態を示す回路図である。

【0032】

【図16B】いくつかの実施形態による、図１６Ａに示される画素のリフレッシュ動作中の関連する制御波形の挙動を示すタイミング図である。

【発明を実施するための形態】

【0033】

ディスプレイを備え得るタイプの例示的な電子デバイスを、図１に示す。図１に示すように、電子デバイス１０は、制御回路１６を有することができる。制御回路１６は、デバイス１０の動作をサポートするための記憶及び処理回路を含み得る。記憶及び処理回路は、ハードディスクドライブ記憶装置、不揮発性メモリ（例えば、フラッシュメモリ、又は、ソリッドステートドライブを形成するように構成されている他の電気的にプログラム可能な読み出し専用メモリ）、揮発性メモリ（例えば、静的又は動的ランダムアクセスメモリ）などの記憶装置を含み得る。制御回路１６内の処理回路は、デバイス１０の動作を制御するために使用することができる。処理回路は、１つ以上のマイクロプロセッサ、アプリケーションプロセッサ、マイクロコントローラ、デジタル信号プロセッサ、ベースバンドプロセッサ、電力管理ユニット、オーディオチップ、特定用途向け集積回路などに基づいてもよい。

【0034】

入出力デバイス１２などのデバイス１０内の入出力回路を使用して、データをデバイス１０へ供給することを可能にしてもよく、データをデバイス１０から外部デバイスへ提供することを可能にしてもよい。入出力デバイス１２は、ボタンジョイスティック、スクロールホイール、タッチパッド、キーパッド、キーボード、マイクロフォン、スピーカ、音源、振動器、カメラ、センサ、発光ダイオード及び他の状態インジケータ、データポートなどを含み得る。ユーザは、入出力デバイス１２を介してコマンドを供給することによってデバイス１０の動作を制御し得、入出力デバイス１２の出力リソースを使用してデバイス１０から状態情報及び他の出力を受信し得る。

【0035】

入出力デバイス１２は、ディスプレイ１４などの１つ以上のディスプレイを含み得る。ディスプレイ１４は、ユーザからのタッチ入力を収集するためのタッチセンサを含むタッチスクリーンディスプレイであってもよく、又はディスプレイ１４はタッチ感応性でなくてもよい。ディスプレイ１４のためのタッチセンサは、静電容量式タッチセンサ電極のアレイ、音響タッチセンサ構造体、抵抗性タッチ構成要素、力ベースのタッチセンサ構造体、光ベースのタッチセンサ、又は他の好適なタッチセンサ装置に基づいてもよい。

【0036】

制御回路１６は、オペレーティングシステムコード及びアプリケーションなどのソフトウェアをデバイス１０上で実行するために使用されてもよい。デバイス１０の動作中、制御回路１６上で実行されているソフトウェアは、ディスプレイ１４内の画素のアレイを使用して、ディスプレイ１４上に画像を表示することができる。デバイス１０は、タブレットコンピュータ、ラップトップコンピュータ、デスクトップコンピュータ、ディスプレイ、携帯電話、メディアプレーヤ、腕時計デバイス若しくは他のウェアラブル電子機器、又は他の好適な電子デバイスであってもよい。

【0037】

ディスプレイ１４は、有機発光ダイオードディスプレイであってもよく、又は他のタイプのディスプレイ技術に基づくディスプレイであってもよい。ディスプレイ１４が有機発光ダイオード（ＯＬＥＤ）ディスプレイである構成が、一例として本明細書で説明される場合がある。しかしながら、これは、単に例示に過ぎない。所望であれば、デバイス１０において任意の好適なタイプのディスプレイが使用されてもよい。

【0038】

ディスプレイ１４は矩形の形状を有してもよく（すなわち、ディスプレイ１４は、矩形のフットプリントと、その矩形のフットプリントの周囲に延びている矩形の周縁部を有し得る）、又は他の好適な形状を有してもよい。ディスプレイ１４は平らであってもよく、又は湾曲した外形を有してもよい。

【0039】

ディスプレイ１４の一部分の上面図を、図２に示す。図２に示すように、ディスプレイ１４は、基板３６上に形成された画素２２のアレイを有してもよい。基板３６は、ガラス、金属、プラスチック、セラミック、磁器、又は他の基板材料から形成されてもよい。画素２２は、（データ信号線、列線などと呼ばれることもある）データ線Ｄなどの信号経路を介してデータ信号を受信することができ、（ゲート線、走査線、発光制御線、行線などと呼ばれることもある）水平制御線Ｇなどの制御信号経路を介して、１つ以上の制御信号を受信することができる。ディスプレイ１４内には、任意の好適な数（例えば、数十以上、数百以上、又は数千以上）の、画素２２の行及び列が存在し得る。

【0040】

各画素２２は、薄膜トランジスタ２８及び薄膜コンデンサなどの薄膜トランジスタ回路から形成された画素制御回路の制御下で光２４を発する発光ダイオード２６を有し得る。薄膜トランジスタ２８は、ポリシリコン薄膜トランジスタ、インジウム亜鉛ガリウム酸化物トランジスタなどの半導体酸化物薄膜トランジスタ、又は他の半導体から形成された薄膜トランジスタであってもよい。画素２２は、カラー画像を表示する能力をディスプレイ１４に提供するために異なる色（例えば、赤色、緑色、及び青色）の発光ダイオードを含んでもよい。

【0041】

ディスプレイドライバ回路３０を使用して、画素２２の動作を制御してもよい。ディスプレイドライバ回路３０は、集積回路、薄膜トランジスタ回路、又は他の好適な電子回路から形成することができる。図２のディスプレイドライバ回路３０は、経路３２を介して、図１の制御回路１６などのシステム制御回路と通信するための通信回路を含み得る。経路３２は、フレキシブルプリント回路上のトレース、又は他のケーブルから形成することができる。動作中、制御回路（例えば、図１の制御回路１６）は、ディスプレイ１４上に表示される画像についての情報を、回路３０に供給することができる。

【0042】

表示画素２２上に画像を表示するために、ディスプレイドライバ回路３０は、クロック信号及び他の制御信号を、経路３８を介してゲートドライバ回路３４などの補助ディスプレイドライバ回路に発行しながら、画像データをデータ線Ｄ（例えば、画素２２の列を流れ下るデータ線）に供給することができる。所望であれば、ディスプレイドライバ回路３０はまた、クロック信号及び他の制御信号をディスプレイ１４の反対側のエッジ上のゲートドライバ回路３４に供給することができる（例えば、ゲートドライバ回路は、表示画素アレイの２つ以上の側部上に形成されてもよい）。

【0043】

（水平線制御回路又は行ドライバ回路と呼ばれることもある）ゲートドライバ回路３４は、集積回路の一部として実装することができ、及び／又は薄膜トランジスタ回路を使用して実装され得る。ディスプレイ１４内の水平／行制御線Ｇは、ゲート線信号（走査線制御信号）、発光有効化制御信号、及び／又は各行の画素を制御するための他の水平制御信号を搬送することができる。画素２２の行ごとに任意の好適な数の水平制御信号（例えば、１つ以上の行制御線、２つ以上の行制御線、３つ以上の行制御線、４つ以上の行制御線、５つ以上の行制御線など）が存在してもよい。

【0044】

図３は、表示画素２２の一部分を示す図である。図３に示すように、画素２２は、少なくとも、トランジスタＴｄｒｉｖｅなどの駆動トランジスタと、コンデンサＣｓｔなどの蓄積コンデンサと、発光ダイオード２６とを含むことができる。画素２２はまた、データローディングトランジスタ、エミッション制御トランジスタ、アノードリセットトランジスタ、初期化トランジスタ、バイアストランジスタなどの他のトランジスタを含み得る。駆動トランジスタＴｄｒｉｖｅは、駆動電流をダイオード２６に提供するように構成され、ゲート（Ｇ）端子、ドレイン（Ｄ）端子、及びソース（Ｓ）端子を有する。トランジスタの電流導電端子を説明するために使用される「ソース」及び「ドレイン」端子という用語は、時には相互交換可能であり、本明細書では「ソース－ドレイン」端子と呼ばれ得る。蓄積コンデンサＣｓｔは、トランジスタＴｄｒｉｖｅのゲート端子に結合されてもよく、画素２２のデータ信号値を蓄積するように構成されてもよい。

【0045】

実際には、表示画素２２は、プロセス、電圧、及び温度（ＰＶＴ）の変化の影響を受ける場合がある。そのような変化に起因して、異なる表示画素２２間でトランジスタの閾値電圧が変化する可能性がある。駆動トランジスタの閾値電圧における変化により、異なる表示画素２２に所望の画像にマッチしない光量を生成させる可能性がある。閾値電圧変化を緩和するための取り組みでは、図３に示すタイプの表示画素２２は、画素内閾値電圧（Ｖｔ）補償をサポートするように動作可能であってもよい。画素内Ｖｔキャンセリングス動作とも呼ばれる画素内閾値電圧補償動作は通常、少なくとも初期化フェーズと、Ｖｔサンプリングフェーズと、データプログラミングフェーズと、エミッションフェーズと、を（この順で）含むことができる。Ｖｔサンプリングフェーズ中、トランジスタＴｄｒｉｖｅの閾値電圧は、蓄積コンデンサＣｓｔを使用してサンプリングされ得る。その後、エミッションフェーズの間、トランジスタＴｄｒｉｖｅから発光ダイオード２６内に流れるエミッション電流は、サンプリングされたＶｔレベルと相殺される期間を有する。結果として、エミッション電流は、駆動トランジスタの閾値電圧Ｖｔに依存せず、したがって、駆動トランジスタにおける任意のＶｔ変化の影響を受けないことになる。Ｖｔサンプリングフェーズ中、サンプリング電流は、電流Ｉｓａｍｐｌｅによって示されるようにトランジスタＴｄｒｉｖｅを通って流れることができる。

【0046】

サンプリング電流レベルＩｓａｍｐｌｅは、温度に対するディスプレイの感度に影響を及ぼし得る。例えば、ディスプレイの輝度は、温度の関数として変化し得る。そのような変動は、本明細書では温度輝度感度として定義される。実験は、サンプリング電流レベルが高いほど、特に低階調レベルにおいて温度輝度感度が高くなり、サンプリング電流レベルが低いほど、低階調レベルにおいて温度輝度感度が低くなることを示している。温度輝度感度は、所定の温度変化に対する表示輝度のパーセンテージ変化として定義することができる。一般に、温度に対するディスプレイの感度を最小化するために、温度輝度感度を可能な限り０に近く保持することが望ましい。

【0047】

実施形態によれば、サンプリング電流Ｉｓａｍｐｌｅは、Ｖｔサンプリングフェーズの持続時間を長くすることによって低減することができる。図４は、ディスプレイにおける温度輝度感度が閾値電圧サンプリング持続時間Ｔｓａｍｐｌｅの関数としてどのように変化するかを示す特性曲線５０をプロットしている。図４に示すように、曲線５０は、閾値電圧サンプリング時間Ｔｓａｍｐｌｅが増加するにつれて、０％／℃に近づく。換言すれば、Ｔｓａｍｐｌｅ持続時間を増加させることにより、温度に対するディスプレイの感度を低減するのに役立ち得る。しかしながら、従来の表示画素アーキテクチャでは、Ｖｔサンプリング持続時間は、データプログラミング期間の持続時間によって制限される（すなわち、データプログラミング期間は通常、ディスプレイの性能要件によって設定される１行時間に制限される）。

【0048】

実施形態によれば、図５Ａは、閾値電圧サンプリングフェーズをデータプログラミングフェーズから分離し、閾値電圧サンプリングフェーズの持続時間を延長して温度輝度感度を低減することによって、温度輝度感度を低減するように動作可能な例示的な表示画素２２の回路図である。図５Ａに示すように、表示画素２２は、有機発光ダイオード２６などの発光素子と、蓄積コンデンサＣｓｔなどのコンデンサと、駆動トランジスタＴｄｒｉｖｅ、ゲート電圧設定トランジスタＴｒｅｆ、データローディングトランジスタＴｄａｔａ、アノードリセットトランジスタＴａｒ、及び、エミッション制御トランジスタＴｅｍ１、Ｔｅｍ２などの薄膜トランジスタとを含み得る。エミッショントランジスタＴｅｍ１及びＴｅｍ２は、エミッショントランジスタと呼ばれることがある。画素２２内のトランジスタの少なくとも一部又は全部は、半導体酸化物トランジスタである。半導体酸化物トランジスタは、半導体酸化物材料（例えば、インジウムガリウム亜鉛酸化物すなわちＩＧＺＯ、インジウムスズ亜鉛酸化物すなわちＩＴＺＯ、インジウムガリウムスズ亜鉛酸化物すなわちＩＧＴＺＯ、インジウムスズ酸化物すなわちＩＴＯ、又は他の半導体酸化物材料）から形成されたチャネル領域を有する薄膜トランジスタとして定義され、一般に、ｎ型（ｎチャネル）トランジスタと見なされる。

【0049】

半導体酸化物トランジスタは、シリコントランジスタ（すなわち、ＬＴＰＳ又は低温ポリシリコンと呼ばれることもある低温プロセスを使用して堆積されたポリシリコンチャネル領域を有するトランジスタ）とは著しく異なる。半導体酸化物トランジスタは、シリコントランジスタよりも漏れが低いため、トランジスタの少なくとも一部を画素２２内に実装することにより、（例えば、電流がゲート端子又は駆動トランジスタＴｄｒｉｖｅから漏れ出すのを防止することによって）点滅（flicker）を低減するのに役立ち得る。

【0050】

所望であれば、画素２２内のトランジスタの少なくとも一部は、画素２２が半導体酸化物トランジスタとシリコントランジスタ（例えば、ｎ型ＬＴＰＳトランジスタ又はｐ型ＬＴＰＳトランジスタ）との組み合わせを含むハイブリッド構成を有するように、シリコントランジスタとして実装されてもよい。更に他の適切な実施形態では、画素２２は、画素２２内の１つ以上の内部ノードに初期化電圧又は基準電圧を印加するための追加の初期化トランジスタを含むことができる。別の例として、表示画素２２は、画素２２の性能又は動作を改善する１つ以上のバイアス電圧を印加するための追加のスイッチングトランジスタ（例えば、１つ以上の追加の半導体酸化物トランジスタ又はシリコントランジスタ）を更に含むことができる。画素２２がシリコントランジスタ及び半導体酸化物トランジスタの両方を含む例示的な構成は、本明細書では一例として説明されることがある。

【0051】

図５Ａの例では、トランジスタＴｄｒｉｖｅ、Ｔｄａｔａ、Ｔｒｅｆ、及びＴａｒは、半導体酸化物トランジスタ（例えば、ｎ型半導体酸化物トランジスタ）として実装される。エミッショントランジスタＴｅｍ１は、ｐ型（ｐチャネル）シリコントランジスタとして実装され、エミッショントランジスタＴｅｍ２は、ｎ型（ｎチャネル）シリコントランジスタとして実装される。所望であれば、トランジスタＴａｒは、代替的にｎ型シリコントランジスタとして実装され得る。一般に、ｎ型半導体酸化物及びシリコントランジスタは、「アクティブハイ」デバイス（例えば、ゲート端子における電圧がハイに駆動されるときにアクティブ化されるかオンにされるスイッチ）であり、ｐ型シリコントランジスタは、「アクティブロー」デバイス（例えば、ゲート端子における電圧がローに駆動されるときに非アクティブ化されるかオフにされるスイッチ）である。

【0052】

駆動トランジスタＴｄｒｉｖｅは、ゲート端子Ｇ、（第１のソース－ドレイン端子と呼ばれることもある）ドレイン端子Ｄ、及び（第２のソース－ドレイン端子と呼ばれることもある）ソース端子Ｓを有する。トランジスタＴｄｒｉｖｅ、エミッション制御トランジスタＴｅｍ１、Ｔｅｍ２、及び発光ダイオード２６は、正電源線６０と接地電源線６２との間に直列に結合された。発光ダイオード２６は、関連するダイオードキャパシタンスＣｏｌｅｄを有することができる。エミッショントランジスタＴｅｍ１は、第１のエミッション制御信号ＥＭ１を受信するように構成されたゲート端子を有する一方で、トランジスタＴｅｍ２は、第２のエミッション制御信号ＥＭ２を受信するように構成されたゲート端子を有し得る。トランジスタＴｅｍ１及びＴｅｍ２が異なるエミッション信号を受信するこの例は単なる例示である。他の実施形態では、トランジスタＴｅｍ１及びＴｅｍ２は同じエミッション制御信号を受信することができる。

【0053】

正電源電圧ＶＤＤＥＬは、正電源端子６０に供給され得、接地電源電圧ＶＳＳＥＬは、接地電源端子６２に供給され得る。正電源電圧ＶＤＤは、３Ｖ、４Ｖ、５Ｖ、６Ｖ、７Ｖ、２～８Ｖ、６Ｖ超、８Ｖ超、１０Ｖ超、１２Ｖ超、６～１２Ｖ、１２～２０Ｖ、又は任意の好適な正電源電圧レベルであってもよい。接地電源電圧ＶＳＳＥＬは、０Ｖ、－１Ｖ、－２Ｖ、－３Ｖ、－４Ｖ、－５Ｖ、－６Ｖ、－７Ｖ、２Ｖ未満、１Ｖ未満、０Ｖ未満、又は任意の好適な接地若しくは負電源電圧レベルであってもよい。エミッションフェーズの間、信号ＥＭ１及びＥＭ２は、トランジスタＴｅｍ１及びＴｅｍ２をオンにするようにアサートされることができ、これにより、電流が駆動トランジスタＴｄｒｉｖｅからダイオード２６に流れることが可能になる。駆動トランジスタＴｄｒｉｖｅがオンする程度により、ダイオード２６を介して端子６０から端子６２に流れる電流量、ひいては表示画素２２からの発光量が制御される。

【0054】

図５Ａの例では、蓄積コンデンサＣｓｔは、駆動トランジスタＴｄｒｉｖｅのゲート端子とソース端子との間に結合され得る。データローディングトランジスタＴｄａｔａは、トランジスタＴｄｒｉｖｅのゲート端子に結合された第１のソース－ドレイン端子と、データ線（例えば、データ信号を搬送する列線）に結合された第２のソース－ドレイン端子と、第１の走査制御信号ＳＣＡＮ１を受信するように構成されているゲート端子とを有し得る。トランジスタＴｒｅｆは、トランジスタＴｄｒｉｖｅのゲート端子に結合された第１のソース－ドレイン端子と、基準電圧線（例えば、基準電圧Ｖｒｅｆを搬送する列線）を介して基準電圧Ｖｒｅｆに結合された第２のソース－ドレイン端子と、第２の走査制御信号ＳＣＡＮ２を受信するように構成されているゲート端子とを有し得る。したがって、Ｔｄｒｉｖｅへのゲート端子に基準電圧Ｖｒｅｆを渡すように動作可能なトランジスタＴｒｅｆは、ゲート電圧設定トランジスタと呼ばれることがある。電圧Ｖｒｅｆは、ＶＤＤＥＬに等しいか、ＶＤＤＥＬ未満であるか、又はＶＳＳＥＬとＶＤＤＥＬとの間の何らかの他の電圧レベルである固定電圧レベルであり得る。

【0055】

アノードリセットトランジスタＴａｒは、ダイオード２６のアノード端子（アノード電極と呼ばれることもある）に結合された第１のソース－ドレイン端子と、アノードリセット電圧線（例えば、アノードリセット電圧Ｖａｒを搬送する列線）を介してアノードリセット電圧を受け取るように構成された第２のソース－ドレイン端子と、第１のエミッション制御信号ＥＭ１を受信するように構成されたゲート端子とを有し得る。ダイオード２６は、ＶＳＳＥＬ接地電源線６２（共通電源線と呼ばれることもある）に結合されたカソード端子（カソード電極と呼ばれることもある）を有する。

【0056】

いくつかの電子デバイスでは、カソード端子は、ノイズを受ける可能性がある（例えば、カソードノイズ源６４を参照）。このカソードノイズ６４は、カソード層と重なって形成されることがあるタッチセンサ電極からなど、ディスプレイスタックの近傍に配置された他のシグナリング構成要素に起因して生じる可能性がある。したがって、重なり合うタッチセンサ電極からの任意の潜在的な信号摂動が、ＶＳＳＥＬ接地線上に不注意に結合され得る。

【0057】

表示画素２２はまた、トランジスタＴｄｒｉｖｅのソース端子と直流電圧Ｖｄｃとの間に結合された追加のコンデンサＣｂｏｏｓｔを含む。電圧Ｖｄｃは、画素２２内のＶＤＤＥＬ、ＶＳＳＥＬ、Ｖｒｅｆ、Ｖａｒ、又は他の利用可能な／既存のＤＣ若しくは静的電源電圧に短絡され得る。ＶｄｃがＶＤＤＥＬに短絡されるデバイス構成は、本明細書において一例として説明されることがある。このように構成すると、画素２２の駆動電流は、［（Ｃｏｌｅｄ＋Ｃｂｏｏｓｔ）／（Ｃｓｔ＋Ｃｏｌｅｄ＋Ｃｂｏｏｓｔ）に比例する。コンデンサＣｂｏｏｓｔを適切なサイズにすることによって、Ｃｏｌｅｄによって引き起こされる駆動電流の減衰は、特定のデータ電圧範囲で減少させることができる。したがって、コンデンサＣｂｏｏｓｔは、駆動電流レベルをブーストするように機能し、したがって、電流ブーストコンデンサと呼ばれることがある。

【0058】

エミッション中、カソードノイズ６４は、ダイオードキャパシタンスＣｏｌｅｄ及び電流ブーストコンデンサＣｂｏｏｓｔを介してＶｄｃ（例えば、ＶＤＤＥＬ線）に不注意に結合される可能性がある。Ｖｄｃに結合されるそのようなノイズは、画素２２にロードされるデータ信号の値に影響を及ぼす可能性があり、それは望ましくない表示アーチファクトにつながる可能性がある。このような潜在的なノイズ影響を軽減するために、画素２２には、トランジスタＴｄｒｉｖｅのソース端子とＶｄｃ電圧線との間でコンデンサＣｂｏｏｓｔと直列に結合された分離スイッチＴｉｓｏなどの分離デバイスが備えられる。エミッション期間中、スイッチＴｉｓｏは、カソードノイズ６４が電圧Ｖｄｃに結合されることを防止するために、非アクティブ化され（オフにされ）得る。カソードとＶｄｃとの間のこの容量結合経路を遮断することによって、そのようなノイズ結合に関連する任意の悪影響又は望ましくない影響を軽減することができる。したがって、スイッチＴｉｓｏは、ノイズ遮断器、ノイズ分離器、又はノイズデカップリングスイッチと呼ばれることがある。スイッチＴｉｓｏは、半導体酸化物トランジスタ、ｎ型シリコントランジスタ、又はｐ型シリコントランジスタとすることができる。

【0059】

図５Ｂは、図５Ａに示すタイプの表示画素２２のリフレッシュ動作を示すタイミング図である。時刻ｔ１以前において、第２のエミッション信号ＥＭ２はハイである。

【0060】

時刻ｔ１において、第１のエミッション制御信号ＥＭ１がハイにパルス化され、アノードリセットトランジスタＴａｒが一時的にアクティブ化される。アノードリセットトランジスタＴａｒをアクティブ化すると、ダイオード２６のアノード端子がアノードリセット電圧レベルＶａｒにバイアスされる。このとき、第２のエミッション制御信号ＥＭ２はハイであるので、トランジスタＴｄｒｉｖｅのソース端子もリセット電圧Ｖａｒにバイアスされる。ｔ１の後のある時刻に、走査信号ＳＣＡＮ２をアサートして（ハイに駆動して）、トランジスタＴｒｅｆをアクティブ化する（オンにする）ことができる。トランジスタＴｒｅｆをアクティブ化すると、トランジスタＴｄｒｉｖｅのゲート端子が基準電圧レベルＶｒｅｆに駆動される。したがって、信号ＳＣＡＮ２がアサートされている間、トランジスタＴｄｒｉｖｅのゲート－ソース電圧Ｖｇｓは（Ｖｒｅｆ－Ｖａｒ）にバイアスされる。トランジスタＴｄｒｉｖｅのＶｇｓが既知の電圧差に初期化され、アノード端子が電圧Ｖａｒにリセットされる時刻ｔ１とｔ２との間のこの期間は、初期化フェーズと呼ばれることがある。次に、信号ＳＣＡＮ３は、分離スイッチＴｉｓｏをオンにするために（例えば、ブーストコンデンサＣｂｏｏｓｔを使用状態に切り替えるために）、初期化フェーズ中のある時点でハイに駆動される。初期化フェーズの終了時（時刻ｔ２）に、第２のエミッション制御信号ＥＭ２は、トランジスタＴｅｍ２をオフにするためにローに駆動される。

【0061】

時刻ｔ３において、第１のエミッション制御信号ＥＭ１がローにパルス化され、トランジスタＴｅｍ１がオンする。トランジスタＴｅｍ１をオンにすると、トランジスタＴｄｒｉｖｅのドレイン端子がＶＤＤＥＬまで駆動され、その結果、トランジスタＴｄｒｉｖｅのソース端子が、トランジスタＴｄｒｉｖｅのゲートにおけるＶｒｅｆレベルよりも１Ｖｔ低いレベルまで充電される。換言すれば、トランジスタＴｄｒｉｖｅのソース端子は、（Ｖｒｅｆ－Ｖｔ）まで充電される。したがって、この時間中に蓄積コンデンサにわたってサンプリングされる電圧は（Ｖｒｅｆ－［Ｖｒｅｆ－Ｖｔ］）に等しく、これはＶｔに等しい。時刻ｔ４において、エミッション信号ＥＭ１がハイに駆動されてトランジスタＴｅｍ１をオフにし、信号ＳＣＡＮ２がローに駆動されてトランジスタＴｒｅｆをオフにする。Ｖｔが蓄積コンデンサＣｓｔにわたってサンプリングされるｔ３からｔ４までのこの期間は、Ｖｔサンプリング持続時間Ｔｓａｍｐｌｅを有するＶｔサンプリングフェーズと呼ばれる。

【0062】

時刻ｔ５において、走査信号ＳＣＡＮ１は、トランジスタＴｄａｔａをオンにするためにハイにパルス化される。トランジスタＴｄａｔａをアクティブ化させると、トランジスタＴｄｒｉｖｅのゲート端子が、画素２２の新しいデータ信号値に対応するデータ電圧Ｖｄａｔａに駆動される。このとき、トランジスタＴｅｍ２はオフにされるので、トランジスタＴｄｒｉｖｅのソース端子はハイインピーダンスノードとなり、コンデンサＣｓｔは放電できない（例えば、コンデンサＣｓｔにわたる電圧は、駆動トランジスタゲート端子が新たなＶｄａｔａレベルに駆動されるにもかかわらず、Ｖｔに等しいままである）。トランジスタＴｄａｔａがデータ電圧Ｖｄａｔａをロードするためにアクティブ化される時刻ｔ５～ｔ６のこの期間は、データプログラミングフェーズと呼ばれる。

【0063】

時刻ｔ７において、エミッション信号ＥＭ１及びＥＭ２の両方がアサートされてエミッションフェーズを開始し、その間にダイオード２６は電圧Ｖｄａｔａに比例する光量を発することができる。エミッションフェーズの間、結果として生じるトランジスタＴｄｒｉｖｅのＶｇｓは、［Ｖｄａｔａ－（Ｖｒｅｆ－Ｖｔ）］に等しくなる。最終的なエミッション電流はＶｇｓ－Ｖｔに比例するため、（Ｖｇｓ－Ｖｔ）が（Ｖｄａｔａ－Ｖｒｅｆ＋Ｖｔ－Ｖｔ）と等しくなり、Ｖｔが相殺されるので、エミッション電流はＶｔに依存しない。このように駆動トランジスタ閾値電圧が内部サンプリングされ相殺されるタイプの動作方式は、画素内閾値電圧補償と呼ばれることがある。初期化フェーズ、Ｖｔサンプリングフェーズ、及びデータプログラミングフェーズを含むｔ１からｔ６までの期間は、データリフレッシュ期間と呼ばれることがある。信号ＳＣＡＮ４は、データリフレッシュ動作中にアサートされて、所望の量の電流ブーストによる適切なデータローディングを保証する。しかしながら、信号ＳＣＡＮ４は、画素２２内の１つ以上のＤＣ（静的）電圧ノード（例えば、Ｖｄｃ）に漏れる任意の潜在的なカソードノイズを分離又は遮断するために、エミッション期間中にデアサートされる。

【0064】

温度変動に対するディスプレイの感度を最小限に抑えるために、Ｖｔサンプリングフェーズの持続時間Ｔｓａｍｐｌｅを延長することができ、それによりサンプリング電流レベルを低減する。Ｖｔサンプリングフェーズをデータプログラミングフェーズから切り離すことにより、Ｖｔサンプリングフェーズ持続時間をデータプログラミングフェーズ持続時間から独立して長くすることが可能になり、データプログラミングフェーズ持続時間は、通常、ディスプレイの性能要件によって設定される１行時間に制限される。いくつかの実施形態では、Ｖｔサンプリングフェーズ持続時間（すなわち、期間Ｔｓａｍｐｌｅ）は、データプログラミングフェーズ持続時間（すなわち、ＳＣＡＮ１のパルス幅）よりも１０から２０倍長くすることができる。一般に、Ｖｔサンプリングフェーズ持続時間Ｔｓａｍｐｌｅは、データプログラミングフェーズ持続時間よりも少なくとも２倍、５倍、２～５倍、１０倍、５～１０倍、１０～２０倍、又は２０倍超長くすることができる。Ｖｔサンプリングフェーズの持続時間は、ディスプレイ温度輝度感度を抑制する必要な程度に応じて動的に調整することもできる。一般に、Ｖｔサンプリングフェーズ持続時間が長くなれば、温度輝度感度が減少するであろう。

【0065】

エミッショントランジスタＴｅｍ１がｐ型シリコントランジスタとして実装され、エミッショントランジスタＴｅｍ２がｎ型シリコントランジスタとして実装される図５Ａの例は、単なる例示である。図６Ａは、エミッショントランジスタＴｅｍ１が半導体酸化物トランジスタとして実装され、エミッショントランジスタＴｅｍ２がｐ型シリコントランジスタとして実装される画素２２の別の好適な実施形態を示す。更に、アノードリセットトランジスタＴａｒは、ｐ型シリコントランジスタとして実装することができる。画素２２の残りの構造は、図５Ａに関連して既に説明したものと同一であり、本実施形態を不明瞭にすることを避けるために詳細に繰り返す必要はない。

【0066】

図６Ｂは、図６Ａに示すタイプの表示画素２２のリフレッシュ動作を示すタイミング図である。トランジスタＴｅｍ１を制御する信号ＥＭ１は、ここではアクティブハイ信号であるので、信号ＥＭ１の極性は、図５Ｂに示されるものに対して反転され得る。同様に、トランジスタＴｅｍ２を制御する信号ＥＭ２は、ここではアクティブロー信号であるので、信号ＥＭ２の極性は、図５Ｂに示されるものに対して反転され得る。その他の点では、図６Ａに示されるタイプの画素２２を動作させるための原理及びフェーズは、図５Ｂに関して既に説明されたものと同じままであり、明確にするために詳細に繰り返す必要はない。

【0067】

トランジスタＴａｒがｐ型シリコントランジスタとして実装される図６Ａの例は単なる例示である。図１６Ａは、トランジスタＴｉｓｏ、Ｔａｒ、及びＴｅｍ２が全てｎ型トランジスタとして実装される、画素２２の別の好適な実施形態を示す。所望であれば、図１６Ａの画素２２を有する薄膜トランジスタの全てをｎ型半導体酸化物トランジスタとして実装することができる（例えば、トランジスタＴｄｒｉｖｅ、Ｔｄａｔａ、Ｔｒｅｆ、Ｔｅｍ１、Ｔｅｍ２、Ｔｉｓｏ、及びＴａｒは全て半導体酸化物トランジスタとして実装される）。特に、分離トランジスタＴｉｓｏは、コンデンサＣｂｏｏｓｔに結合された第１のソース－ドレイン端子と、電圧Ｖｄｃに結合された第２のソース－ドレイン端子と、第３の走査信号ＳＣＡＮ３を受信するように構成されたゲート端子とを有し得る。アノードリセットトランジスタは、ダイオード２６のアノード端子に結合された第１のソース－ドレイン端子と、電圧Ｖａｒを受け取るように構成された第２のソース－ドレイン端子と、第３の走査信号ＳＣＡＮ３を受信するように構成されたゲート端子とを有し得る。画素２２の残りの構造は、図６Ａに関連して既に説明したものと同一であり、本実施形態を不明瞭にすることを避けるために詳細に繰り返す必要はない。

【0068】

図１６Ｂは、図１６Ａに示すタイプの表示画素２２のリフレッシュ動作を示すタイミング図である。ｎ型トランジスタＴｅｍ２を制御する信号ＥＭ２は、ここではアクティブハイ信号であるので、信号ＥＭ２の極性は、図６Ｂに示されるものに対して反転され得る。その他の点では、図１６Ａに示されるタイプの画素２２を動作させるための原理及びフェーズは、図６Ｂに関して既に説明されたものと同じままであり、明確にするために詳細に繰り返す必要はない。

【0069】

エミッショントランジスタＴｅｍ１が正電源線６０と駆動トランジスタＴｄｒｉｖｅとの間に結合された図５Ａの例は、単なる例示である。図７Ａは、トランジスタＴｄｒｉｖｅ及びＴｅｍ１の順序が入れ替えられた画素２２の別の好適な実施形態を示す。特に、トランジスタＴｄｒｉｖｅは、正電源線６０に直接結合されたドレイン端子と、トランジスタＴｅｍ１を介してトランジスタＴｅｍ２に結合されたソース端子とを有する。トランジスタＴｅｍ１は、トランジスタＴｄｒｉｖｅのソース端子に結合されたソース端子と、信号ＥＭ１を受信するように構成されたゲート端子と、ドレイン端子とを有する。蓄積コンデンサＣｓｔは、トランジスタＴｄｒｉｖｅのゲート端子に結合された第１の端子と、トランジスタＴｅｍ１のドレイン端子に結合された第２の端子とを有する。ここで、コンデンサＣｂｏｏｓｔはトランジスタＴｅｍ１のドレイン端子に結合される。トランジスタＴｅｍ１と同様に、トランジスタＴｅｍ２もｐ型シリコントランジスタとして実装され得る。画素２２の残りの構造は、図５Ａに関連して既に説明したものと同一であり、本実施形態を不明瞭にすることを避けるために詳細に繰り返す必要はない。

【0070】

図７Ｂは、図７Ａに示すタイプの表示画素２２のリフレッシュ動作を示すタイミング図である。時刻ｔ１以前において、第２のエミッション信号ＥＭ２はローである。

【0071】

時刻ｔ１において、第１のエミッション制御信号ＥＭ１がハイにパルス化され、アノードリセットトランジスタＴａｒが一時的にアクティブ化される。アノードリセットトランジスタＴａｒをアクティブ化すると、ダイオード２６のアノード端子がアノードリセット電圧レベルＶａｒにバイアスされる。このとき、第２のエミッション制御信号ＥＭ２はローであるので、トランジスタＴｄｒｉｖｅのソース端子もリセット電圧Ｖａｒにバイアスされる。ｔ１の後のある時刻に、走査信号ＳＣＡＮ２をアサートして（ハイに駆動して）、トランジスタＴｒｅｆをアクティブ化する（オンにする）ことができる。トランジスタＴｒｅｆをアクティブ化すると、トランジスタＴｄｒｉｖｅのゲート端子が基準電圧レベルＶｒｅｆに駆動される。信号ＳＣＡＮ２がアサートされている間、トランジスタＴｄｒｉｖｅのゲート－ソース電圧Ｖｇｓは、したがって、初期化フェーズ中に（Ｖｒｅｆ－Ｖａｒ）にバイアスされる。次に、信号ＳＣＡＮ３は、分離スイッチＴｉｓｏをオンにするために（例えば、ブーストコンデンサＣｂｏｏｓｔを使用状態に切り替えるために）、初期化フェーズ中のある時点でハイに駆動される。初期化フェーズの終了時（時刻ｔ２）において、第２のエミッション制御信号ＥＭ２は、トランジスタＴｅｍ２をオフにするためにハイに駆動される。

【0072】

時刻ｔ３において、第１のエミッション制御信号ＥＭ１がローにパルス化され、トランジスタＴｅｍ１がオンする。トランジスタＴｅｍ１をオンにすると、トランジスタＴｄｒｉｖｅのドレイン端子がＶＤＤＥＬまで駆動され、その結果、トランジスタＴｄｒｉｖｅのソース端子が、トランジスタＴｄｒｉｖｅのゲートにおけるＶｒｅｆレベルよりも１Ｖｔ低いレベルまで充電される。換言すれば、トランジスタＴｄｒｉｖｅのソース端子は、Ｖｔサンプリングフェーズ中に（Ｖｒｅｆ－Ｖｔ）まで充電される。したがって、この時間中に蓄積コンデンサにわたってサンプリングされる電圧は（Ｖｒｅｆ－［Ｖｒｅｆ－Ｖｔ）に等しく、これはＶｔに等しい。時刻ｔ４において、エミッション信号ＥＭ１がハイに駆動されてトランジスタＴｅｍ１をオフにし、信号ＳＣＡＮ２がローに駆動されてトランジスタＴｒｅｆをオフにする。

【0073】

時刻ｔ５において、走査信号ＳＣＡＮ１がハイにパルス化されて、データプログラミングフェーズ中にトランジスタＴｄａｔａをオンにする。トランジスタＴｄａｔａをアクティブ化させると、トランジスタＴｄｒｉｖｅのゲート端子が、画素２２の新しいデータ信号値に対応するデータ電圧Ｖｄａｔａに駆動される。このとき、トランジスタＴｅｍ２はオフにされるので、トランジスタＴｄｒｉｖｅのソース端子はハイインピーダンスノードとなり、コンデンサＣｓｔは放電できない（例えば、コンデンサＣｓｔにわたる電圧は、駆動トランジスタゲート端子が新たなＶｄａｔａレベルに駆動されるにもかかわらず、Ｖｔに等しいままである）。

【0074】

時刻ｔ７において、エミッション信号ＥＭ１及びＥＭ２の両方がアサートされてエミッションフェーズを開始し、その間にダイオード２６は電圧Ｖｄａｔａに比例する光量を発することができる。エミッションフェーズの間、結果として生じるトランジスタＴｄｒｉｖｅのＶｇｓは、［Ｖｄａｔａ－（Ｖｒｅｆ－Ｖｔ）に等しくなる。（Ｖｇｓ－Ｖｔ）は（Ｖｄａｔａ－Ｖｒｅｆ＋Ｖｔ－Ｖｔ）に等しくなるので、最終的なエミッション電流はＶｇｓ－Ｖｔに比例するので、エミッション電流はＶｔとは無関係であり、Ｖｔは相殺して画素内閾値電圧補償を実行する。温度変動に対するディスプレイの感度を最小限に抑えるために、Ｖｔサンプリング位相持続時間を任意選択的に延長することができる（例えば、Ｖｔサンプリングフェーズ期間は、データプログラミングフェーズ持続時間よりも少なくとも２倍、５倍、２倍～５倍、１０倍、５倍～１０倍、１０倍～２０倍、又は２０倍超長くすることができる）。Ｖｔサンプリングフェーズの持続時間は、ディスプレイ温度輝度感度を抑制する必要な程度に応じて動的に調整することもできる。

【0075】

エミッショントランジスタＴｅｍ１がｐ型シリコントランジスタとして実装され、アノードリセットトランジスタＴａｒが半導体酸化物トランジスタとして実装される図７Ａの例は、単なる例示である。図８Ａは、エミッショントランジスタＴｅｍ１が半導体酸化物トランジスタとして実装され、アノードリセットトランジスタＴａｒがｐ型シリコントランジスタとして実装される、画素２２の別の好適な実施形態を示す。画素２２の残りの構造は、図７Ａの構造と同一であり、本実施形態を不明瞭にすることを避けるために詳細に繰り返す必要はない。

【0076】

図８Ｂは、図７Ａに示すタイプの表示画素２２のリフレッシュ動作を示すタイミング図である。トランジスタＴｅｍ１を制御する信号ＥＭ１は、ここではアクティブハイ信号であるので、信号ＥＭ１の極性は、図７Ｂに示されるものに対して反転され得る。その他の点では、図８Ａに示されるタイプの画素２２を動作させるための原理及びフェーズは、図７Ｂに関して既に説明されたものと同じままであり、明確にするために詳細に繰り返す必要はない。

【0077】

１つのリセットトランジスタＴａｒのみを有する図５Ａの実施形態は、単なる例示である。図９Ａは、トランジスタＴｉｎｉなどの追加の初期化トランジスタが備えられた画素２２の別の好適な実施形態を示す。図９Ａに示すように、初期化トランジスタＴｉｎｉは、トランジスタＴｄｒｉｖｅのソース端子に結合された第１のソース－ドレイン端子と、初期化線（例えば、Ｖｉｎｉを搬送する列線）を介して初期化電圧Ｖｉｎｉを受け取るように構成されたドレイン端子と、走査信号ＳＣＡＮ３を受信するように構成されたゲート端子とを有する。電圧Ｖｉｎｉは、電圧Ｖａｒと等しくてもよいし、異なっていてもよい。一例では、ＶｉｎｉはＶａｒより大きくてもよい。別の例では、ＶｉｎｉはＶａｒ未満であってもよい。トランジスタＴａｒは、信号ＳＣＡＮ３を受信するようにも構成されたゲート端子を有するｐ型シリコントランジスタである。エミッショントランジスタＴｅｍ２は、ｐ型シリコントランジスタである。ここで、ノイズデカップリングスイッチＴｉｓｏは、第４の走査制御信号ＳＣＡＮ４によって制御される。画素２２の残りの構造は、図５Ａの構造と同様であり、本実施形態を不明瞭にすることを避けるために詳細に繰り返す必要はない。トランジスタＴａｒ及びＴｉｎｉは、相互交換可能に「リセット」トランジスタと呼ばれることがある。

【0078】

図９Ｂは、図９Ａに示すタイプの表示画素２２のリフレッシュ動作を示すタイミング図である。時刻ｔ１の前に、エミッション制御信号ＥＭ１及びＥＭ２もハイに駆動されて、エミッショントランジスタＴｅｍ１及びＴｅｍ２をオフにすることができる。信号ＥＭ２は、（例えば、エミッションの開始までトランジスタＴｅｍ２をオフに保持するために）リフレッシュ動作の残りの間、ハイのままであり得る。

【0079】

時刻ｔ１において、信号ＳＣＡＮ３がローにパルス化され、アノードリセットトランジスタＴａｒ及び初期化トランジスタＴｉｎｉを一時的にアクティブ化する。アノードリセットトランジスタＴａｒをアクティブ化すると、ダイオード２６のアノード端子がアノードリセット電圧レベルＶａｒにバイアスされる。初期化トランジスタＴｉｎｉをアクティブ化すると、トランジスタＴｄｒｉｖｅのソース端子が初期化電圧レベルＶｉｎｉにバイアスされる。ｔ１のしばらく後に、走査信号ＳＣＡＮ２をアサート（ハイ駆動）してトランジスタＴｒｅｆをアクティブ化する（オンにする）ことができる。トランジスタＴｒｅｆをアクティブ化すると、トランジスタＴｄｒｉｖｅのゲート端子が基準電圧レベルＶｒｅｆに駆動される。信号ＳＣＡＮ３がアサートされている間、トランジスタＴｄｒｉｖｅのゲート－ソース電圧Ｖｇｓは、したがって、初期化フェーズ中に（Ｖｒｅｆ－Ｖｉｎｉ）にバイアスされる。次に、信号ＳＣＡＮ４は、分離スイッチＴｉｓｏをオンにするために（例えば、ブーストコンデンサＣｂｏｏｓｔを使用状態に切り替えるために）、初期化フェーズ中のある時点でハイに駆動される。

【0080】

時刻ｔ３において、第１のエミッション制御信号ＥＭ１がローにパルス化され、トランジスタＴｅｍ１がオンする。トランジスタＴｅｍ１をオンにすると、トランジスタＴｄｒｉｖｅのドレイン端子がＶＤＤＥＬまで駆動され、その結果、トランジスタＴｄｒｉｖｅのソース端子が、トランジスタＴｄｒｉｖｅのゲートにおけるＶｒｅｆレベルよりも１Ｖｔ低いレベルまで充電される。換言すれば、トランジスタＴｄｒｉｖｅのソース端子は、Ｖｔサンプリングフェーズ中に（Ｖｒｅｆ－Ｖｔ）まで充電される。したがって、この時間中に蓄積コンデンサにわたってサンプリングされる電圧は（Ｖｒｅｆ－［Ｖｒｅｆ－Ｖｔ］）に等しく、これはＶｔに等しい。時刻ｔ４において、エミッション信号ＥＭ１がハイに駆動されてトランジスタＴｅｍ１をオフにし、信号ＳＣＡＮ２がローに駆動されてトランジスタＴｒｅｆをオフにする。

【0081】

時刻ｔ５において、走査信号ＳＣＡＮ１がハイにパルス化されて、データプログラミングフェーズ中にトランジスタＴｄａｔａをオンにする。トランジスタＴｄａｔａをアクティブ化させると、トランジスタＴｄｒｉｖｅのゲート端子が、画素２２の新しいデータ信号値に対応するデータ電圧Ｖｄａｔａに駆動される。このとき、トランジスタＴｅｍ２、Ｔｉｎｉはオフにされるので、トランジスタＴｄｒｉｖｅのソース端子はハイインピーダンスノードとなり、コンデンサＣｓｔは放電できない（例えば、コンデンサＣｓｔにわたる電圧は、駆動トランジスタゲート端子が新たなＶｄａｔａレベルに駆動されるにもかかわらず、Ｖｔに等しいままである）。

【0082】

時刻ｔ７において、エミッション信号ＥＭ１及びＥＭ２の両方がアサートされてエミッションフェーズを開始し、その間にダイオード２６は電圧Ｖｄａｔａに比例する光量を発することができる。エミッションフェーズの間、結果として生じるトランジスタＴｄｒｉｖｅのＶｇｓは、［Ｖｄａｔａ－（Ｖｒｅｆ－Ｖｔ）］に等しくなる。（Ｖｇｓ－Ｖｔ）は（Ｖｄａｔａ－Ｖｒｅｆ＋Ｖｔ－Ｖｔ）に等しくなるので、最終的なエミッション電流はＶｇｓ－Ｖｔに比例するので、エミッション電流はＶｔとは無関係であり、Ｖｔは相殺して画素内閾値電圧補償を実行する。温度変動に対するディスプレイの感度を最小限に抑えるために、Ｖｔサンプリング位相持続時間を任意選択的に延長することができる（例えば、Ｖｔサンプリングフェーズ持続時間は、データプログラミングフェーズ持続時間よりも少なくとも２倍、５倍、２倍～５倍、１０倍、５倍～１０倍、１０倍～２０倍、又は２０倍超長くすることができる）。Ｖｔサンプリングフェーズの持続時間は、ディスプレイ温度輝度感度を抑制する必要な程度に応じて動的に調整することもできる。

【0083】

エミッショントランジスタＴｅｍ１が正電源線６０と駆動トランジスタＴｄｒｉｖｅとの間に結合された図９Ａの例は、単なる例示である。図１０は、トランジスタＴｄｒｉｖｅ及びＴｅｍ１の順序が入れ替えられた画素２２の別の好適な実施形態を示す。特に、トランジスタＴｄｒｉｖｅは、正電源線６０に直接結合されたドレイン端子と、トランジスタＴｅｍ１を介してトランジスタＴｅｍ２に結合されたソース端子とを有する。トランジスタＴｅｍ１は、トランジスタＴｄｒｉｖｅのソース端子に結合されたソース端子と、信号ＥＭ１を受信するように構成されたゲート端子と、ドレイン端子とを有する。蓄積コンデンサＣｓｔは、トランジスタＴｄｒｉｖｅのゲート端子に結合された第１の端子と、トランジスタＴｅｍ１のドレイン端子に結合された第２の端子とを有する。ここで、コンデンサＣｂｏｏｓｔは、トランジスタＴｅｍ１のドレイン端子に結合される。画素２２の残りの構造は、図９Ａに関連して既に説明したものと同一であり、本実施形態を不明瞭にすることを避けるために詳細に繰り返す必要はない。図１０の画素を動作させるためのタイミング図は、図９Ｂのタイミング図と同一であってもよい。

【0084】

トランジスタＴａｒ及びＴｉｎｉが両方とも信号ＳＣＡＮ３を受信するように構成されたｐ型シリコントランジスタである図９Ａの実施形態は、単なる例示である。図１１Ａは、両方とも半導体酸化物トランジスタとして実装されたトランジスタＴａｒ及びＴｉｎｉを有する画素２２の別の好適な実施形態を示す。図１１Ａに示すように、トランジスタＴａｒは、アノード端子に結合された第１のソース－ドレイン端子と、アノードリセット電圧Ｖａｒを受け取るように構成された第２のソース－ドレイン端子と、エミッション制御信号ＥＭ２を受信するように構成されたゲート端子とを有し得る。トランジスタＴｅｍ２は、ここではｐ型シリコントランジスタとして実装される。トランジスタＴｉｎｉは、トランジスタＴｄｒｉｖｅのソース端子に結合された第１のソース－ドレイン端子と、初期化電圧Ｖｉｎｉを受け取るように構成された第２のソース－ドレイン端子と、受信信号ＥＭ１を受信するように構成されたゲート端子とを有し得る。画素２２の残りの構造は、図５Ａの構造と同様であり、本実施形態を不明瞭にすることを避けるために詳細に繰り返す必要はない。

【0085】

図１１Ｂは、図１１Ａに示すタイプの表示画素２２のリフレッシュ動作を示すタイミング図である。時刻ｔ１の前に、エミッション制御信号ＥＭ１及びＥＭ２もハイに駆動されて、エミッショントランジスタＴｅｍ１及びＴｅｍ２をオフにすることができる。信号ＥＭ２は、（例えば、エミッションの開始までトランジスタＴｅｍ２をオフに保持するために）リフレッシュ動作の残りの間、ハイのままであり得る。

【0086】

時刻ｔ１からｔ２までの初期化フェーズの間、ハイＥＭ１はトランジスタＴｉｎｉをオンにし、ハイＥＭ２はトランジスタＴａｒをオンにする。アノードリセットトランジスタＴａｒをアクティブ化すると、ダイオード２６のアノード端子がアノードリセット電圧レベルＶａｒにバイアスされる。初期化トランジスタＴｉｎｉをアクティブ化すると、トランジスタＴｄｒｉｖｅのソース端子が初期化電圧レベルＶｉｎｉにバイアスされる。ｔ１のしばらく後に、走査信号ＳＣＡＮ２をアサート（ハイ駆動）してトランジスタＴｒｅｆをアクティブ化する（オンにする）ことができる。トランジスタＴｒｅｆをアクティブ化すると、トランジスタＴｄｒｉｖｅのゲート端子が基準電圧レベルＶｒｅｆに駆動される。したがって、少なくとも信号ＥＭ１がアサートされている間、トランジスタＴｄｒｉｖｅのゲート－ソース電圧Ｖｇｓは、初期化フェーズ中に（Ｖｒｅｆ－Ｖｉｎｉ）にバイアスされる。次に、信号ＳＣＡＮ３は、分離スイッチＴｉｓｏをオンにするために（例えば、ブーストコンデンサＣｂｏｏｓｔを使用状態に切り替えるために）、初期化フェーズ中のある時点でハイに駆動される。

【0087】

時刻ｔ３において、第１のエミッション制御信号ＥＭ１がローにパルス化され、トランジスタＴｅｍ１がオンする。トランジスタＴｅｍ１をオンにすると、トランジスタＴｄｒｉｖｅのドレイン端子がＶＤＤＥＬまで駆動され、その結果、トランジスタＴｄｒｉｖｅのソース端子が、トランジスタＴｄｒｉｖｅのゲートにおけるＶｒｅｆレベルよりも１Ｖｔ低いレベルまで充電される。換言すれば、トランジスタＴｄｒｉｖｅのソース端子は、Ｖｔサンプリングフェーズ中に（Ｖｒｅｆ－Ｖｔ）まで充電される。したがって、この時間中に蓄積コンデンサにわたってサンプリングされる電圧は（Ｖｒｅｆ－［Ｖｒｅｆ－Ｖｔ］）に等しく、これはＶｔに等しい。時刻ｔ４において、信号ＳＣＡＮ２がローに駆動され、トランジスタＴｒｅｆをオフにする。

【0088】

時刻ｔ５において、走査信号ＳＣＡＮ１がハイにパルス化されて、データプログラミングフェーズ中にトランジスタＴｄａｔａをオンにする。トランジスタＴｄａｔａをアクティブ化させると、トランジスタＴｄｒｉｖｅのゲート端子が、画素２２の新しいデータ信号値に対応するデータ電圧Ｖｄａｔａに駆動される。このとき、トランジスタＴｅｍ２、Ｔｉｎｉはオフにされるので、トランジスタＴｄｒｉｖｅのソース端子はハイインピーダンスノードとなり、コンデンサＣｓｔは放電できない（例えば、コンデンサＣｓｔにわたる電圧は、駆動トランジスタゲート端子が新たなＶｄａｔａレベルに駆動されるにもかかわらず、Ｖｔに等しいままである）。

【0089】

時刻ｔ７において、エミッション信号ＥＭ１及びＥＭ２の両方がアサートされてエミッションフェーズを開始し、その間にダイオード２６は電圧Ｖｄａｔａに比例する光量を発することができる。エミッションフェーズの間、結果として生じるトランジスタＴｄｒｉｖｅのＶｇｓは、［Ｖｄａｔａ－（Ｖｒｅｆ－Ｖｔ）］に等しくなる。（Ｖｇｓ－Ｖｔ）は（Ｖｄａｔａ－Ｖｒｅｆ＋Ｖｔ－Ｖｔ）に等しくなるので、最終的なエミッション電流はＶｇｓ－Ｖｔに比例するので、エミッション電流はＶｔとは無関係であり、Ｖｔは相殺して画素内閾値電圧補償を実行する。温度変動に対するディスプレイの感度を最小限に抑えるために、Ｖｔサンプリング位相持続時間を任意選択的に延長することができる（例えば、Ｖｔサンプリングフェーズ持続時間は、データプログラミングフェーズ持続時間よりも少なくとも２倍、５倍、２倍～５倍、１０倍、５倍～１０倍、１０倍～２０倍、又は２０倍超長くすることができる）。Ｖｔサンプリングフェーズの持続時間は、ディスプレイ温度輝度感度を抑制する必要な程度に応じて動的に調整することもできる。

【0090】

エミッショントランジスタＴｅｍ２がｐ型シリコントランジスタとして実装され、アノードリセットトランジスタＴａｒが半導体酸化物トランジスタとして実装される図１１Ａの例は、単なる例示である。図１２Ａは、エミッショントランジスタＴｅｍ２が半導体酸化物トランジスタとして実装され、アノードリセットトランジスタＴａｒがｐ型シリコントランジスタとして実装される、画素２２の別の好適な実施形態を示す。画素２２の残りの構造は、図１２Ａの構造と同一であり、本実施形態を不明瞭にすることを避けるために詳細に繰り返す必要はない。

【0091】

図１２Ｂは、図１２Ａに示すタイプの表示画素２２のリフレッシュ動作を示すタイミング図である。トランジスタＴｅｍ２を制御する信号ＥＭ２は、ここではアクティブハイ信号であるので、信号ＥＭ２の極性は、図１１Ｂに示されるものに対して反転され得る。その他の点では、図１２Ａに示されるタイプの画素２２を動作させるための原理及びフェーズは、図１１Ｂに関して既に説明されたものと同じままであり、明確にするために詳細に繰り返す必要はない。

【0092】

エミッショントランジスタＴｅｍ１が正電源線６０と駆動トランジスタＴｄｒｉｖｅとの間に結合された図１２Ａの例は、単なる例示である。図１３Ａは、トランジスタＴｄｒｉｖｅ及びＴｅｍ１の順序が入れ替えられた画素２２の別の好適な実施形態を示す。特に、トランジスタＴｄｒｉｖｅは、正電源線６０に直接結合されたドレイン端子と、トランジスタＴｅｍ１を介してトランジスタＴｅｍ２に結合されたソース端子とを有する。トランジスタＴｅｍ１は、トランジスタＴｄｒｉｖｅのソース端子に結合されたドレイン端子と、信号ＥＭ１を受信するように構成されたゲート端子と、ソース端子とを有するｎ型シリコントランジスタである。蓄積コンデンサＣｓｔは、トランジスタＴｄｒｉｖｅのゲート端子に結合された第１の端子と、トランジスタＴｅｍ１のソース端子に結合された第２の端子とを有する。ここで、コンデンサＣｂｏｏｓｔはトランジスタＴｅｍ１のソース端子に結合される。トランジスタＴａｒと同様に、トランジスタＴｉｎｉもｐ型シリコントランジスタとして実装され得る。画素２２の残りの構造は、図１２Ａに関連して既に説明したものと同一であり、本実施形態を不明瞭にすることを避けるために詳細に繰り返す必要はない。

【0093】

図１３Ｂは、図１３Ａに示すタイプの表示画素２２のリフレッシュ動作を示すタイミング図である。トランジスタＴｅｍ１を制御する信号ＥＭ１は、ここではアクティブハイ信号であるので、信号ＥＭ１の極性は、図１２Ｂに示されるものに対して反転され得る。その他の点では、図１３Ａに示されるタイプの画素２２を動作させるための原理及びフェーズは、図１２Ｂに関して既に説明されたものと同じままであり、明確にするために詳細に繰り返す必要はない。

【0094】

画素２２が電流ブーストコンデンサＣｂｏｏｓｔを含む図９Ａの実施形態は単なる例示である。図１４Ａは、電流ブーストコンデンサを含まない画素２２の別の好適な実施形態を示す。図１４Ａに示すように、蓄積コンデンサＣｓｔの第１の端子はトランジスタＴｄｒｉｖｅのゲート端子に結合され、第２の端子はダイオード２６のアノード端子に結合された。エミッショントランジスタＴｅｍ１、Ｔｅｍ２は、いずれも同じエミッション制御信号ＥＭを受信するように構成されたｐ型シリコントランジスタである。画素２２の残りの構造（構成要素Ｃｂｏｏｓｔ及びＴｉｓｏを除く）は、図９Ａに関連して既に説明したものと同一であり、本実施形態を不明瞭にすることを避けるために詳細に繰り返す必要はない。

【0095】

図１４Ｂは、図１４Ａに示すタイプの表示画素２２のリフレッシュ動作を示すタイミング図である。時刻ｔ１において、エミッション制御信号ＥＭをハイに駆動して、エミッショントランジスタＴｅｍ１及びＴｅｍ２をオフにすることもできる。

【0096】

ｔ１のしばらく後に、走査信号ＳＣＡＮ２をアサート（ハイ駆動）してトランジスタＴｒｅｆをアクティブ化する（オンにする）ことができる。トランジスタＴｒｅｆをアクティブ化すると、トランジスタＴｄｒｉｖｅのゲート端子が基準電圧レベルＶｒｅｆに駆動される。次に、信号ＳＣＡＮ３をローにパルス化して、アノードリセットトランジスタＴａｒ及び初期化トランジスタＴｉｎｉを一時的にアクティブ化することができる。アノードリセットトランジスタＴａｒをアクティブ化すると、ダイオード２６のアノード端子がアノードリセット電圧レベルＶａｒにバイアスされる。初期化トランジスタＴｉｎｉをアクティブ化すると、トランジスタＴｄｒｉｖｅのソース端子が初期化電圧レベルＶｉｎｉにバイアスされる。信号ＳＣＡＮ３がアサートされている間、トランジスタＴｄｒｉｖｅのゲート－ソース電圧Ｖｇｓは、したがって、初期化フェーズ中に、（Ｖｒｅｆ－Ｖｉｎｉ）にバイアスされる。

【0097】

時刻ｔ３において、エミッション制御信号ＥＭがローにパルス化され、トランジスタＴｅｍ１及びＴｅｍ２をオンにする。トランジスタＴｅｍ１をオンにすると、トランジスタＴｄｒｉｖｅのドレイン端子がＶＤＤＥＬまで駆動され、その結果、トランジスタＴｄｒｉｖｅのソース端子が、トランジスタＴｄｒｉｖｅのゲートにおけるＶｒｅｆレベルよりも１Ｖｔ低いレベルまで充電される。換言すれば、トランジスタＴｄｒｉｖｅのソース端子は、Ｖｔサンプリングフェーズ中に（Ｖｒｅｆ－Ｖｔ）まで充電される。トランジスタＴｅｍ２もオンになるので、Ｃｓｔのボトム端子も（Ｖｒｅｆ－Ｖｔ）まで充電される。したがって、この時間中に蓄積コンデンサにわたってサンプリングされる電圧は（Ｖｒｅｆ－［Ｖｒｅｆ－Ｖｔ］）に等しく、これはＶｔに等しい。時刻ｔ４において、エミッション信号ＥＭがハイに駆動されてトランジスタＴｅｍ１をオフにし、信号ＳＣＡＮ２がローに駆動されてトランジスタＴｒｅｆをオフにする。

【0098】

時刻ｔ５において、走査信号ＳＣＡＮ１がハイにパルス化されて、データプログラミングフェーズ中にトランジスタＴｄａｔａをオンにする。トランジスタＴｄａｔａをアクティブ化させると、トランジスタＴｄｒｉｖｅのゲート端子が、画素２２の新しいデータ信号値に対応するデータ電圧Ｖｄａｔａに駆動される。このとき、トランジスタＴｅｍ２、Ｔａｒはオフにされるので、アノード端子はハイインピーダンスノードとなり、コンデンサＣｓｔは放電できない（例えば、コンデンサＣｓｔにわたる電圧は、駆動トランジスタゲート端子が新たなＶｄａｔａレベルに駆動されるにもかかわらず、Ｖｔに等しいままである）。

【0099】

時刻ｔ７において、エミッション信号ＥＭがアサートされて、ダイオード２６が電圧Ｖｄａｔａに比例する光量を発することができるエミッションフェーズを開始する。エミッションフェーズの間、結果として生じるトランジスタＴｄｒｉｖｅのＶｇｓは、［Ｖｄａｔａ－（Ｖｒｅｆ－Ｖｔ）］に等しくなる。（Ｖｇｓ－Ｖｔ）は（Ｖｄａｔａ－Ｖｒｅｆ＋Ｖｔ－Ｖｔ）に等しくなるので、最終的なエミッション電流はＶｇｓ－Ｖｔに比例するので、エミッション電流はＶｔとは無関係であり、Ｖｔは相殺して画素内閾値電圧補償を実行する。温度変動に対するディスプレイの感度を最小限に抑えるために、Ｖｔサンプリング位相持続時間を任意選択的に延長することができる（例えば、Ｖｔサンプリングフェーズ持続時間は、データプログラミングフェーズ持続時間よりも少なくとも２倍、５倍、２倍～５倍、１０倍、５倍～１０倍、１０倍～２０倍、又は２０倍超長くすることができる）。Ｖｔサンプリングフェーズの持続時間は、ディスプレイ温度輝度感度を抑制する必要な程度に応じて動的に調整することもできる。

【0100】

図１５は、例示的な表示画素２２（例えば、図５Ａ、６Ａ、７Ａ、８Ａ、９Ａ、１０、１１Ａ、１２Ａ、１３Ａ、又は１４Ａに示されるタイプの画素２２）の側断面図である。図１５に示すように、ディスプレイは、基板１００などの基板層を有する薄膜トランジスタ（ＴＦＴ）層を含み得る。基板１００は、任意選択的に、１つ以上のバッファ層１０２で覆われてもよい。バッファ層（単数又は複数）１０２は、酸化ケイ素、窒化ケイ素、又は他のパッシベーション若しくは誘電体材料の層などの、無機バッファ層を含むことができる。

【0101】

無機バッファ層１０２上にポリシリコン層（例えば、低温ポリシリコン又は「ＬＴＰＳ」層）を形成してもよい。ポリシリコン層１０４をパターン化及びエッチングして、ＬＴＰＳ又はシリコントレース１０４を形成し得る。シリコントレース１０４の２つの対向する端部は、任意選択的にドープされて（例えば、ｎドープ又はｐドープ）、表示画素２２内にシリコントランジスタＴｓｉ（例えば、ＬＴＰＳトランジスタ）のソース－ドレイン領域を形成し得る。

【0102】

バッファ層１０２上及びシリコントレース１０４上にゲート絶縁（ＧＩ）層１０６を形成し得る。一例として、ゲート絶縁層１０６は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、酸化タンタル、酸化セリウム、炭素ドープ酸化物、酸化アルミニウム、酸化ハフニウム、酸化チタン、酸化バナジウム、スピンオン有機ポリマー誘電体、スピンオンシリコン系ポリマー誘電体、これらの材料の組み合わせ、及び他の好適な低ｋ又は高ｋ固体絶縁材料から形成されてもよい。

【0103】

ゲート絶縁層１０６の上に第１の金属層（例えば、第１のゲート金属層ＧＡＴ１）が形成されてもよい。ＧＡＴ１金属層は、アルミニウム、ニッケル、クロム、銅、モリブデン、チタン、銀、金、これらの材料の組み合わせ、他の金属、又は他の好適なゲート導体を使用して形成し得る。ＧＡＴ１金属層は、パターン化され、エッチングされて、シリコントランジスタＴｓｉのゲート導体１０８を形成し得る。ＧＡＴ１金属層はまた、画素２２内の１つ以上のコンデンサの端子を形成するためにパターン化及びエッチングされ得る（例えば、コンデンサＣＡＰの下側端子として構成されたＧＡＴ１金属層から形成された導電性プレート１１０を参照）。コンデンサＣＡＰは、蓄積コンデンサＣｓｔ、電流ブーストコンデンサＣｂｏｏｓｔ、又は画素２２内の任意の他のコンデンサを表し得る。ＧＡＴ１金属層はまた、画素２２内の半導体酸化物トランジスタＴｏｘ１などの半導体酸化物トランジスタのためのボトムゲート及び／又は遮蔽層を形成するためにパターン化及びエッチングされ得る（例えば、トランジスタＴｏｘ１のためのボトムゲート／遮蔽層として構成された金属層１１１を参照）。

【0104】

一般に、表示画素２２は、（もしあれば）任意の好適な数のシリコントランジスタを含み得る。したがって、画素２２が１つのシリコントランジスタＴｓｉのみを有するように示されている図１５の断面は、単なる例示である。トランジスタＴｓｉは、画素２２内の任意の１つ以上のシリコントランジスタを表し得る。いくつかの実施形態では、画素２２は、少なくとも２つのシリコントランジスタを備え得る。別の例として、画素２２は、３つ以上のシリコントランジスタを備えてもよい。別の例として、画素２２は、４～１０個のシリコントランジスタを含み得る。更に別の例として、画素２２は、１０個より多くのシリコントランジスタを含み得る。

【0105】

層間誘電体（ＩＬＤ）層１１２は、第１のゲート金属層及びシリコントランジスタＴｓｉの上に形成されてもよい。ＩＬＤ層１１２は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、酸化タンタル、酸化セリウム、炭素ドープ酸化物、酸化アルミニウム、酸化ハフニウム、酸化チタン、酸化バナジウム、スピンオン有機ポリマー誘電体、スピンオンシリコン系ポリマー誘電体、これらの材料の組み合わせ、及び他の好適な低ｋ又は高ｋ固体絶縁材料から形成されてもよい。

【0106】

ＩＬＤ層１１２上に第２の金属層（例えば、第２のゲート金属層ＧＡＴ２）を形成し得る。ＧＡＴ２金属層は、ＧＡＴ１金属層と同様の又は異なる材料を使用して形成され得る。ＧＡＴ２金属層は、画素２２内の１つ以上のコンデンサの別の端子を形成するためにパターン化及びエッチングされ得る（例えば、コンデンサＣＡＰの上側端子として構成されたＧＡＴ２金属層から形成された導電性プレート１１４を参照）。いくつかの実施形態において、ＧＡＴ２金属遮蔽層１１５などの底部遮蔽層は、半導体酸化物トランジスタＴｏｘ２などの半導体酸化物トランジスタの直下に形成されてもよい。このように構成されると、ＧＡＴ２金属層１１５は、トランジスタＴｏｘ２のためのボトムゲート及び／又は遮蔽層として構成され得る。

【0107】

半導体酸化物バッファ層１１６は、第２のＧＡＴ２金属層上に形成され得る。バッファ層１１６は、ＩＬＤ層１１２又はバッファ層１０２と同様又は異なる材料を使用して形成されてもよい。バッファ層１６は、酸化ケイ素層、窒化ケイ素層などの無機バッファ層であってもよい。

【0108】

半導体酸化物層（例えば、インジウムガリウム亜鉛酸化物又は「ＩＧＺＯ」層）がバッファ層１１６の上に形成されてもよい。半導体酸化物層は、パターン化され、エッチングされて、半導体酸化物トレース１２０を形成し得る。各半導体酸化物トレース１２０の２つの対向する端部は、任意選択的にドープされて（例えば、ｎドープ又はｐドープ）、表示画素２２内にトランジスタＴｏｘ１及びＴｏｘ２などの半導体酸化物トランジスタのソース－ドレイン領域を形成してもよい。トランジスタＴｏｘ１は、画素２２内の任意の半導体酸化物トランジスタを表し得る。トランジスタＴｏｘ２は、画素２２内の駆動トランジスタ又は任意の他の半導体酸化物トランジスタを表し得る。

【0109】

パターン化された半導体酸化物トレース１２０上にゲート絶縁層１２２などの絶縁層を形成し得る。ゲート絶縁層１２２は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、酸化タンタル、酸化セリウム、炭素ドープ酸化物、酸化アルミニウム、酸化ハフニウム、酸化チタン、酸化バナジウム、スピンオン有機ポリマー誘電体、スピンオンシリコン系ポリマー誘電体、これらの材料の組み合わせ、及び他の好適な低ｋ又は高ｋ固体絶縁材料から形成されてもよい。

【0110】

ゲート絶縁層１２２上には、第３のゲート金属層ＯＧが形成されてもよい。第３のゲート金属層ＯＧは、半導体酸化物トランジスタＴｏｘ１及びＴｏｘ２のためのゲート導体１２４として機能するように構成され得る。したがって、第３のゲート金属層は、酸化物ゲート導体又は半導体酸化物ゲート導体と呼ばれることがある。ゲート絶縁層１２２が酸化物バッファ層１１６の表面全体にわたってブランケット層として形成される図１５の例は、単なる例示である。他の実施形態では、ゲート絶縁層１２２は、酸化物ゲート導体の下にのみ形成されてもよい。別の層間誘電体層１２６は、層１２上及び半導体酸化物トランジスタの上に形成されてもよい。

【0111】

一般に、表示画素２２は、（もしあれば）任意の好適な数の半導体酸化物トランジスタを含み得る。したがって、画素２２が２つの半導体酸化物トランジスタＴｏｘ１及びＴｏｘ２のみを含むように示されている図１５の断面は、単なる例示である。別の例として、画素２２は、３つ以上の半導体酸化物トランジスタを備えてもよい。別の例として、画素２２は、４つ～６つの半導体酸化物トランジスタを含み得る。別の例として、画素２２は、３つ未満の半導体酸化物トランジスタを含み得る。別の例として、画素２２は、４つ未満の半導体酸化物トランジスタを含み得る。別の例として、画素２２は、５つ未満の半導体酸化物トランジスタを含み得る。更に別の例として、画素２２は、５つより多くの半導体酸化物トランジスタを含み得る。所望に応じて、画素２２は、半導体酸化物薄膜トランジスタのみを含み得る。

【0112】

第１のソース－ドレイン金属ルーティング層ＳＤ１は、誘電体層１２６上に形成されてもよい。ＳＤ１金属ルーティング層は、アルミニウム、ニッケル、クロム、銅、モリブデン、チタン、銀、金、これらの材料の組み合わせ、他の金属、又は他の好適な金属ルーティング導体から形成されてもよい。ＳＤ１金属ルーティング層は、ＳＤ１金属ルーティング経路を形成するためにパターン化及び／又はエッチングされてもよい。図１５に示すように、ＳＤ１金属ルーティング経路のいくつかは、垂直ビアを使用して、シリコントランジスタＴｓｉに関連する１つ以上のソース－ドレイン領域に結合し得る。ＳＤ１金属ルーティング経路のうちのいくつかは、層１２２及び１２６を通して形成された対応する垂直ビアを使用して、半導体酸化物トランジスタＴｏｘ１及びＴｏｘ２に関連付けられた１つ以上のソース－ドレイン領域に結合され得る。ＳＤ１金属ルーティング経路のうちのいくつかは、垂直ビアを使用してＧＡＴ２金属導体に結合され得る。所望に応じて、ＳＤ１金属ルーティング経路のうちのいくつかは、垂直ビアを使用して酸化物ゲート（ＯＧ）導体に結合され得る。

【0113】

層１２８などの第１の平坦化（ＰＬＮ１）層は、ＳＤ１金属ルーティング層の上に形成されてもよい。平坦化層１２８は、ポリマーなどの有機誘電体材料から形成されてもよい。第２のソース－ドレイン金属ルーティング層ＳＤ２は、有機平坦化層１２８上に形成されてもよい。ＳＤ２金属ルーティング層は、ＳＤ１金属ルーティング層と同じ、同様の、又は異なる材料を使用して形成され得る。ＳＤ２金属ルーティング層は、ＳＤ２金属ルーティング経路を形成するためにパターン化及び／又はエッチングされてもよい。ＳＤ２金属ルーティング経路のうちのいくつかは、第１の平坦化層１２８を通して形成される垂直ビアを使用して、ＳＤ１金属ルーティング経路のうちのいくつかに選択的に結合され得る。いくつかの実施形態では、金属遮蔽層１７０などの金属遮蔽層は、トランジスタＴｏｘ１及びＴｏｘ２の上に少なくとも部分的に形成され、トランジスタＴｏｘ１及びＴｏｘ２を覆ってもよい（例えば、金属遮蔽１７０は、トランジスタＴｏｘ１及びＴｏｘ２の少なくとも一部に直接重なって覆ってもよい）。所望であれば、金属遮蔽層１７０は、トランジスタＴｏｘ１及びＴｏｘ２を完全に覆ってもよい（例えば、金属遮蔽層１７０は、半導体酸化物トランジスタのソース－ドレイン領域を越えて延在する周縁部を有してもよい）。金属遮蔽層１７０は、（一例として）ＳＤ２金属ルーティング層内に形成されてもよい。金属遮蔽層１７０は、正電源電圧ＶＤＤ、接地電源電圧ＶＳＳ、又は他の静的電圧レベルにバイアスされ得る。このように構成されると、層１７０は、トランジスタＴｏｘ１及び／又はＴｏｘ２を、半導体酸化物トランジスタの上の構成要素から生じる望ましくないノイズ源又は無給電結合から遮蔽し得る。

【0114】

層１３０などの第２の平坦化（ＰＬＮ２）層は、平坦化層１２８上及びＳＤ２ルーティング金属線上に形成されてもよい。平坦化層１３０は、ポリマーなどの有機誘電体材料から形成されてもよい。平坦化層１３０上には、画素２２内の有機発光ダイオードのアノード端子を構成するアノード導体１３２を含むアノード層が形成されてもよい。アノード導体１３２は、平坦化層１３０を通して形成された垂直ビア１９２を使用してＳＤ２金属ルーティング経路の少なくともいくつかに結合し得る。アノード層１３２の上に画素画定層１３４を形成して、各画素２２の開口部を画定することができる。アノード層の上に、追加の構造を形成することができる。例えば、スペーサ構造、有機発光ダイオード発光性材料、カソード層、及び他の画素構造もまた、表示画素２２のスタックアップに含まれてもよい。しかしながら、これらの追加の構造は、簡潔明瞭にするために省略されている。

【0115】

一実施形態によれば、ドレイン端子、ゲート端子、及びソース端子を有する駆動トランジスタと、駆動トランジスタのソース端子に結合されたアノード端子を有する発光ダイオードと、駆動トランジスタのゲート端子に結合された第１の端子及び駆動トランジスタのソース端子に結合された第２の端子を有する第１のコンデンサと、駆動トランジスタのソース端子に結合された第１の端子及び静電圧線に結合された第２の端子を有する第２のコンデンサと、静電圧線と駆動トランジスタのソース端子との間で第２のコンデンサと直列に結合されたノイズ分離トランジスタとを含む表示画素が提供される。

【0116】

別の実施形態によれば、静電圧線は電源線を含む。

【0117】

別の実施形態に応じて、表示画素は、駆動トランジスタのゲート端子に結合される第１のソース－ドレイン端子と、データ線に結合される第２のソース－ドレイン端子と、第１の走査信号を受信するように構成されるゲート端子とを有するデータローディングトランジスタと、駆動トランジスタのゲート端子に結合される第１のソース－ドレイン端子と、基準電圧線に結合される第２のソース－ドレイン端子と、第１の走査信号とは異なる第２の走査信号を受信するように構成されるゲート端子とを有するゲート電圧設定トランジスタとを含む。

【0118】

別の実施形態によれば、駆動トランジスタ、データローディングトランジスタ、及びゲート電圧設定トランジスタは、半導体酸化物材料を有する半導体酸化物トランジスタを含む。

【0119】

別の実施形態によれば、表示画素は、駆動トランジスタと直列に結合され、第１のエミッション制御信号を受信するように構成された第１のエミッショントランジスタと、駆動トランジスタと直列に結合され、第１のエミッション制御信号とは異なる第２のエミッション制御信号を受信するように構成された第２のエミッショントランジスタと、発光ダイオードのアノード端子に結合された第１のソース－ドレイン端子と、アノードリセット電圧を受け取るように構成された第２のソース－ドレイン端子と、第１のエミッション制御信号を受信するように構成されたゲート端子とを有するアノードリセットトランジスタとを含む。

【0120】

別の実施形態によれば、第１のエミッショントランジスタはｐ型シリコントランジスタを含み、第２のエミッショントランジスタはｎ型シリコントランジスタを含み、アノードリセットトランジスタは半導体酸化物トランジスタを含む。

【0121】

別の実施形態によれば、第１のエミッショントランジスタは半導体酸化物トランジスタを含み、第２のエミッショントランジスタはｐ型シリコントランジスタを含み、アノードリセットトランジスタはｐ型シリコントランジスタを含む。

【0122】

別の実施形態によれば、第１のエミッショントランジスタは半導体酸化物トランジスタを含み、第２のエミッショントランジスタはｐ型シリコントランジスタを含み、アノードリセットトランジスタは半導体酸化物トランジスタを含む。

【0123】

別の実施形態によれば、第１のエミッショントランジスタは、駆動トランジスタと第２のエミッショントランジスタとの間に結合される。

【0124】

別の実施形態によれば、表示画素は、駆動トランジスタと直列に結合され、第１のエミッション制御信号を受信するように構成された第１のエミッショントランジスタと、駆動トランジスタと直列に結合され、第１のエミッション制御信号とは異なる第２のエミッション制御信号を受信するように構成された第２のエミッショントランジスタと、発光ダイオードのアノード端子に結合された第１のソース－ドレイン端子と、アノードリセット電圧を受信するように構成された第２のソース－ドレイン端子と、第１の走査信号及び第２の走査信号とは異なる第３の走査信号を受信するように構成されたゲート端子とを有するアノードリセットトランジスタと、駆動トランジスタのソース端子に結合された第１のソース－ドレイン端子と、初期化電圧を受信するように構成された第２のソース－ドレイン端子と、第３の走査信号を受信するように構成されたゲート端子とを有する初期化トランジスタとを含む。

【0125】

別の実施形態によれば、第１のエミッショントランジスタ、第２のエミッショントランジスタ、アノードリセットトランジスタ、及び初期化トランジスタは、ｐ型シリコントランジスタを含む。

【0126】

別の実施形態によれば、第１のエミッショントランジスタは、駆動トランジスタと第２のエミッショントランジスタとの間に結合される。

【0127】

別の実施形態によれば、表示画素は、駆動トランジスタと直列に結合され、第１のエミッション制御信号を受信するように構成された第１のエミッショントランジスタと、駆動トランジスタと直列に結合され、第１のエミッション制御信号とは異なる第２のエミッション制御信号を受信するように構成された第２のエミッショントランジスタと、発光ダイオードのアノード端子に結合された第１のソース－ドレイン端子と、アノードリセット電圧を受信するように構成された第２のソース－ドレイン端子と、第２のエミッション制御信号を受信するように構成されたゲート端子とを有するアノードリセットトランジスタと、駆動トランジスタのソース端子に結合された第１のソース－ドレイン端子と、初期化電圧を受信するように構成された第２のソース－ドレイン端子と、第１のエミッション制御信号を受信するように構成されたゲート端子とを有する初期化トランジスタとを含む。

【0128】

別の実施形態によれば、表示画素は、駆動トランジスタと直列に結合され、第１のエミッション制御信号を受信するように構成された第１のエミッショントランジスタと、駆動トランジスタと直列に結合され、第１のエミッション制御信号とは異なる第２のエミッション制御信号を受信するように構成された第２のエミッショントランジスタと、発光ダイオードのアノード端子に結合された第１のソース－ドレイン端子と、アノードリセット電圧を受信するように構成された第２のソース－ドレイン端子と、第１の走査信号及び第２の走査信号とは異なる第３の走査信号を受信するように構成されたゲート端子とを有するアノードリセットトランジスタとを含み、ノイズ分離トランジスタは、第３の走査信号を受信するように構成されたゲート端子を有する。

【0129】

別の実施形態によれば、駆動トランジスタ、ノイズ分離トランジスタ、データローディングトランジスタ、ゲート電圧設定トランジスタ、第１のエミッショントランジスタ、第２のエミッショントランジスタ、及びアノードリセットトランジスタは全て半導体酸化物トランジスタである。

【0130】

一実施形態によれば、発光ダイオードと直列に結合された駆動トランジスタを有する表示画素を動作させる方法であって、駆動トランジスタは、ゲート端子、ソース端子、及びドレイン端子を有し、発光ダイオードは、アノード端子及びカソード端子を有し、方法は、初期化フェーズ中に、駆動トランジスタのゲート端子に基準電圧を印加することと、初期化フェーズ中に、発光ダイオードのアノード端子をリセットすることと、閾値電圧サンプリングフェーズ中に、駆動トランジスタのゲート端子に結合された蓄積コンデンサをバイアスして、蓄積コンデンサの両端の電圧が駆動トランジスタの閾値電圧に比例するようにすることと、データプログラミングフェーズ中に、データ信号を駆動トランジスタのゲート端子にロードすることと、エミッションフェーズ中に、駆動トランジスタのソース端子を表示画素内の静電圧源から切り離して、発光ダイオードのカソード端子からのノイズが静電圧源に結合するのを防止することとを含む、方法が提供される。

【0131】

別の実施形態によれば、表示画素は、駆動トランジスタのソース端子と静電圧源との間に結合された電流ブーストコンデンサと、電流ブーストコンデンサと直列に結合された分離スイッチとを含み、駆動トランジスタのソース端子を静電圧源から切り離すことは、エミッションフェーズ中に分離スイッチを非アクティブ化することを含む。

【0132】

別の実施形態によれば、方法は、初期化フェーズ、閾値電圧サンプリングフェーズ、及びデータプログラミングフェーズ中に分離スイッチをアクティブ化することを含む。

【0133】

別の実施形態によれば、データプログラミングフェーズは第１の持続時間を有し、閾値電圧サンプリングフェーズは、第１の持続時間の少なくとも５倍である第２の持続時間を有する。

【0134】

別の実施形態によれば、本方法は、エミッションフェーズ中にエミッション制御信号をアサートすることと、初期化フェーズ中に発光ダイオードのアノード端子をリセットするためにアノードリセットトランジスタをアクティブ化するためにエミッション制御信号を使用することとを含む。

【0135】

一実施形態によれば、アノード及びカソードを有する発光ダイオードと、電源線に結合された第１のソース－ドレイン端子と、アノードに結合された第２のソース－ドレイン端子と、ゲート端子とを有する駆動トランジスタと、駆動トランジスタのゲート端子に結合された第１の端子を有し、駆動トランジスタの第２のソース－ドレイン端子に結合された第２の端子を有する蓄積コンデンサと、駆動トランジスタのゲート端子に結合された第１のソース－ドレイン端子と、データ線に結合された第２のソース－ドレイン端子と、第１の走査信号を受信するように構成されたゲート端子とを有するデータローディングトランジスタと、駆動トランジスタのゲート端子に結合された第１のソース－ドレイン端子と、基準電圧線に結合された第２のソース－ドレイン端子と、第２の走査信号を受信するように構成されたゲート端子とを有する電圧設定トランジスタと、エミッションフェーズ中に駆動トランジスタを介して発光ダイオードを介して駆動する電流量をブーストするように構成された電流ブーストコンデンサとを含み、電流ブーストコンデンサは、駆動トランジスタの第２のソース－ドレイン端子に結合されている第１の端子と、電源線に結合されている第２の端子と、電流ブーストコンデンサの第２の端子と電源線との間に結合されている分離スイッチとを有し、分離スイッチは、カソード上のノイズが電源線に結合するのを防止するためにエミッションフェーズ中に無効にされる、表示画素が提供される。

【0136】

別の実施形態によれば、表示画素は、駆動トランジスタ及び発光ダイオードと直列に結合されたエミッショントランジスタと、アノードに結合されたリセットトランジスタとを含み、エミッショントランジスタ及びリセットトランジスタは、同じ制御信号を受信するように構成される。

【0137】

別の実施形態によれば、表示画素は、駆動トランジスタ及び発光ダイオードと直列に結合された第１のエミッショントランジスタ及び第２のエミッショントランジスタと、アノードに結合された第１のソース－ドレイン端子と、アノードリセット電圧をリセットするように構成された第２のソース－ドレイン端子と、第３の走査信号を受信するように構成されたゲート端子とを有するアノードリセットトランジスタとを含み、分離スイッチは、第３の走査信号も受信するゲート端子を有する。

【0138】

上記は、単に例示に過ぎず、様々な修正を記載の実施形態に行ってもよい。上記の実施形態は、個々に又は任意の組み合わせで実装されてもよい。

【図1】

【図2】

【図3】

【図4】

【図5A】

【図5B】

【図6A】

【図6B】

【図7A】

【図7B】

【図8A】

【図8B】

【図9A】

【図9B】

【図10】

【図11A】

【図11B】

【図12A】

【図12B】

【図13A】

【図13B】

【図14A】

【図14B】

【図15】

【図16A】

【図16B】

【手続補正書】

【提出日】2024-03-13

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

表示画素であって、
ドレイン端子、ゲート端子、及び、ソース端子を有する駆動トランジスタと、
前記駆動トランジスタの前記ソース端子に結合されたアノード端子を有する発光ダイオードと、
前記駆動トランジスタの前記ゲート端子に結合された第１の端子と、前記駆動トランジスタの前記ソース端子に結合された第２の端子とを有する第１のコンデンサと、
前記駆動トランジスタの前記ソース端子に結合された第１の端子と、静電圧線に結合された第２の端子とを有する第２のコンデンサと、
前記静電圧線と前記駆動トランジスタの前記ソース端子との間で前記第２のコンデンサと直列に結合されたノイズ分離トランジスタとを備え、前記ノイズ分離トランジスタが、前記カソード端子上のノイズが前記静電圧線に結合することを防止するために、エミッションフェーズ中に非アクティブ化される、表示画素。

【請求項2】

前記静電圧線が電源線を含む、請求項１に記載の表示画素。

【請求項3】

表示画素であって、
前記駆動トランジスタの前記ゲート端子に結合された第１のソース－ドレイン端子と、データ線に結合された第２のソース－ドレイン端子と、第１の走査信号を受信するように構成されているゲート端子とを有するデータローディングトランジスタと、
前記駆動トランジスタの前記ゲート端子に結合された第１のソース－ドレイン端子と、基準電圧線に結合された第２のソース－ドレイン端子と、前記第１の走査信号とは異なる第２の走査信号を受信するように構成されるゲート端子とを有するゲート電圧設定トランジスタと、
を更に備える、請求項１に記載の表示画素。

【請求項4】

前記駆動トランジスタ、前記データローディングトランジスタ、及び前記ゲート電圧設定トランジスタが、半導体酸化物材料を有する半導体酸化物トランジスタを含む、請求項３に記載の表示画素。

【請求項5】

表示画素であって、
前記駆動トランジスタと直列に結合され、第１のエミッション制御信号を受信するように構成された第１のエミッショントランジスタと、
前記駆動トランジスタと直列に結合され、前記第１のエミッション制御信号とは異なる第２のエミッション制御信号を受信するように構成された第２のエミッショントランジスタと、
前記発光ダイオードの前記アノード端子に結合された第１のソース－ドレイン端子と、アノードリセット電圧を受け取るように構成された第２のソース－ドレイン端子と、前記第１のエミッション制御信号を受信するように構成されたゲート端子とを有するアノードリセットトランジスタと、
を更に備える、請求項３に記載の表示画素。

【請求項6】

表示画素であって、
前記第１のエミッショントランジスタが、ｐ型シリコントランジスタを含み、
前記第２のエミッショントランジスタが、ｎ型シリコントランジスタを含み、
前記アノードリセットトランジスタが、半導体酸化物トランジスタを含む、
請求項５に記載の表示画素。

【請求項7】

表示画素であって、
前記第１のエミッショントランジスタが、半導体酸化物トランジスタを含み、
前記第２のエミッショントランジスタが、ｐ型シリコントランジスタを含み、
前記アノードリセットトランジスタが、ｐ型シリコントランジスタ又は半導体酸化物トランジスタを含む、
請求項５に記載の表示画素。

【請求項8】

前記第１のエミッショントランジスタが、前記駆動トランジスタと前記第２のエミッショントランジスタとの間に結合されている、請求項５に記載の表示画素。

【請求項9】

表示画素であって、
前記駆動トランジスタと直列に結合され、第１のエミッション制御信号を受信するように構成された第１のエミッショントランジスタと、
前記駆動トランジスタと直列に結合され、前記第１のエミッション制御信号とは異なる第２のエミッション制御信号を受信するように構成された第２のエミッショントランジスタと、
前記発光ダイオードの前記アノード端子に結合された第１のソース－ドレイン端子と、アノードリセット電圧を受け取るように構成された第２のソース－ドレイン端子と、前記第１の走査信号及び第２の走査信号とは異なる第３の走査信号を受信するように構成されたゲート端子とを有するアノードリセットトランジスタと、
前記駆動トランジスタの前記ソース端子に結合された第１のソース－ドレイン端子と、初期化電圧を受け取るように構成された第２のソース－ドレイン端子と、前記第３の走査信号を受信するように構成されたゲート端子とを有する初期化トランジスタと、
を更に備える、請求項３に記載の表示画素。

【請求項10】

前記第１のエミッショントランジスタ、前記第２のエミッショントランジスタ、前記アノードリセットトランジスタ、及び前記初期化トランジスタが、ｐ型シリコントランジスタを含み、前記第１のエミッショントランジスタが、前記駆動トランジスタと前記第２のエミッショントランジスタとの間に結合されている、請求項９に記載の表示画素。

【請求項11】

表示画素であって、
前記駆動トランジスタと直列に結合され、第１のエミッション制御信号を受信するように構成された第１のエミッショントランジスタと、
前記駆動トランジスタと直列に結合され、前記第１のエミッション制御信号とは異なる第２のエミッション制御信号を受信するように構成された第２のエミッショントランジスタと、
前記発光ダイオードの前記アノード端子に結合された第１のソース－ドレイン端子と、アノードリセット電圧を受け取るように構成された第２のソース－ドレイン端子と、前記第２のエミッション制御信号を受信するように構成されたゲート端子とを有するアノードリセットトランジスタと、
前記駆動トランジスタの前記ソース端子に結合された第１のソース－ドレイン端子と、初期化電圧を受け取るように構成された第２のソース－ドレイン端子と、前記第１のエミッション制御信号を受信するように構成されたゲート端子とを有する初期化トランジスタと、
を更に備える、請求項３に記載の表示画素。

【請求項12】

表示画素であって、
前記駆動トランジスタと直列に結合され、第１のエミッション制御信号を受信するように構成された第１のエミッショントランジスタと、
前記駆動トランジスタと直列に結合され、前記第１のエミッション制御信号とは異なる第２のエミッション制御信号を受信するように構成された第２のエミッショントランジスタと、
前記発光ダイオードの前記アノード端子に結合された第１のソース－ドレイン端子と、アノードリセット電圧を受信するように構成された第２のソース－ドレイン端子と、前記第１の走査信号及び第２の走査信号とは異なる第３の走査信号を受信するように構成されたゲート端子とを有するアノードリセットトランジスタであって、前記ノイズ分離トランジスタが、前記第３の走査信号を受信するように構成されたゲート端子を有する、アノードリセットトランジスタと、
を更に備える、請求項３に記載の表示画素。

【請求項13】

発光ダイオードと直列に結合された駆動トランジスタを有する表示画素を動作させる方法であって、前記駆動トランジスタが、ゲート端子、ソース端子、及びドレイン端子を有し、前記発光ダイオードが、アノード端子及びカソード端子を有し、前記方法が、
初期化フェーズ中に、前記駆動トランジスタの前記ゲート端子に基準電圧を印加することと、
前記初期化フェーズ中に、前記発光ダイオードの前記アノード端子をリセットすることと、
閾値電圧サンプリングフェーズ中に、前記駆動トランジスタの前記ゲート端子に結合された蓄積コンデンサをバイアスして、前記蓄積コンデンサにわたる電圧が前記駆動トランジスタの閾値電圧に比例するようにすることと、
データプログラミングフェーズ中に、前記駆動トランジスタの前記ゲート端子にデータ信号をロードすることと、
エミッションフェーズの間、前記発光ダイオードの前記カソード端子からのノイズが前記静電圧源に結合することを防止するために、前記駆動トランジスタの前記ソース端子を前記表示画素内の前記静電圧源から切り離すこととを含む、方法。

【請求項14】

前記表示画素が、前記駆動トランジスタの前記ソース端子と前記静電圧源との間に結合された電流ブーストコンデンサと、前記電流ブーストコンデンサと直列に結合された分離スイッチとを更に備え、前記駆動トランジスタの前記ソース端子を前記静電圧源から切り離すことが、前記エミッションフェーズ中に前記分離スイッチを非アクティブ化することを含む、請求項１３に記載の方法。

【請求項15】

前記初期化フェーズ、前記閾値電圧サンプリングフェーズ、及び前記データプログラミングフェーズ中に前記分離スイッチをアクティブ化すること、
を更に含む、請求項１４に記載の方法。

【請求項16】

前記データプログラミングフェーズが第１の持続時間を有し、前記閾値電圧サンプリングフェーズが前記第１の持続時間の少なくとも５倍である第２の持続時間を有する、請求項１３に記載の方法。

【請求項17】

前記エミッションフェーズ中にエミッション制御信号をアサートすることと、
前記初期化フェーズ中に前記発光ダイオードの前記アノード端子をリセットするためにアノードリセットトランジスタをアクティブ化するために前記エミッション制御信号を使用することと、
を更に含む、請求項１３に記載の方法。

【請求項18】

表示画素であって、
アノードとカソードとを有する発光ダイオードと、
電源線に結合された第１のソース－ドレイン端子、前記アノードに結合された第２のソース－ドレイン端子、及びゲート端子を有する駆動トランジスタと、
前記駆動トランジスタの前記ゲート端子に結合された第１の端子と、前記駆動トランジスタの前記第２のソース－ドレイン端子に結合された第２の端子とを有する蓄積コンデンサと、
前記駆動トランジスタの前記ゲート端子に結合された第１のソース－ドレイン端子と、データ線に結合された第２のソース－ドレイン端子と、第１の走査信号を受信するように構成されているゲート端子とを有するデータローディングトランジスタと、
前記駆動トランジスタの前記ゲート端子に結合された第１のソース－ドレイン端子と、基準電圧線に結合された第２のソース－ドレイン端子と、第２の走査信号を受信するように構成されているゲート端子とを有する電圧設定トランジスタと、
前記駆動トランジスタがエミッションフェーズ中に前記発光ダイオードを通して駆動する電流の量をブーストするように構成された電流ブーストコンデンサであって、前記駆動トランジスタの前記第２のソース－ドレイン端子に結合された第１の端子を有し、前記電源線に結合された第２の端子を有する、電流ブーストコンデンサと、
前記電流ブーストコンデンサの前記第２の端子と前記電源線との間に結合された分離スイッチであって、前記カソード上のノイズが前記電源線に結合することを防止するために前記エミッションフェーズ中に無効にされる、分離スイッチとを備える、表示画素。

【請求項19】

表示画素であって、
前記駆動トランジスタ及び前記発光ダイオードと直列に結合されたエミッショントランジスタと、
前記アノードに結合されたリセットトランジスタであって、前記エミッショントランジスタ及び前記リセットトランジスタが、同じ制御信号を受信するように構成される、リセットトランジスタと、
を更に備える、請求項１８に記載の表示画素。

【請求項20】

表示画素であって、
前記駆動トランジスタ及び前記発光ダイオードと直列に結合された第１のエミッショントランジスタ及び第２のエミッショントランジスタと、
前記アノードに結合された第１のソース－ドレイン端子と、アノードリセット電圧をリセットするように構成された第２のソース－ドレイン端子と、第３の走査信号を受信するように構成されたゲート端子とを有するアノードリセットトランジスタであって、前記分離スイッチが、前記第３の走査信号も受信するゲート端子を有する、アノードリセットトランジスタと、
を更に備える、請求項１８に記載の表示画素。

【手続補正書】

【提出日】2024-04-12

【手続補正1】

【補正対象書類名】明細書

【補正対象項目名】０１１０

【補正方法】変更

【補正の内容】

【0110】

ゲート絶縁層１２２上には、第３のゲート金属層ＯＧが形成されてもよい。第３のゲート金属層ＯＧは、半導体酸化物トランジスタＴｏｘ１及びＴｏｘ２のためのゲート導体１２４として機能するように構成され得る。したがって、第３のゲート金属層は、酸化物ゲート導体又は半導体酸化物ゲート導体と呼ばれることがある。ゲート絶縁層１２２が酸化物バッファ層１１６の表面全体にわたってブランケット層として形成される図１５の例は、単なる例示である。他の実施形態では、ゲート絶縁層１２２は、酸化物ゲート導体の下にのみ形成されてもよい。別の層間誘電体層１２６は、層１２２上及び半導体酸化物トランジスタの上に形成されてもよい。

【国際調査報告】