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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-09-26
(54)【発明の名称】アナログ・コンピューティング用の抵抗変化型メモリ
(51)【国際特許分類】
H10B 63/00 20230101AFI20240918BHJP
H10N 70/20 20230101ALI20240918BHJP
【ＦＩ】
H10B63/00
H10N70/20
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2024517109
(86)(22)【出願日】2022-09-15
(85)【翻訳文提出日】2024-03-18
(86)【国際出願番号】 EP2022075615
(87)【国際公開番号】W WO2023046564
(87)【国際公開日】2023-03-30
(31)【優先権主張番号】17/482,493
(32)【優先日】2021-09-23
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】390009531
【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【住所又は居所原語表記】Ｎｅｗ Ｏｒｃｈａｒｄ Ｒｏａｄ， Ａｒｍｏｎｋ， Ｎｅｗ Ｙｏｒｋ １０５０４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ
(74)【代理人】
【識別番号】100112690
【弁理士】
【氏名又は名称】太佐 種一
(74)【代理人】
【識別番号】100120710
【弁理士】
【氏名又は名称】片岡 忠彦
(74)【復代理人】
【識別番号】100091568
【弁理士】
【氏名又は名称】市位 嘉宏
(72)【発明者】
【氏名】チョン、カングオ
【テーマコード（参考）】
5F083
【Ｆターム（参考）】
5F083FZ10
5F083GA11
5F083HA02
5F083HA06
5F083JA36
5F083JA37
5F083JA38
5F083JA39
5F083JA40
5F083JA60
5F083LA12
5F083LA16
5F083PR21
5F083ZA21
(57)【要約】
メモリ・デバイスが提供され、プログラミング時に抵抗が急激に変化するのではなく、漸進的に変化することにより、アナログ・コンピューティングに適したものとなる抵抗変化型メモリ（ＲＲＡＭ）を形成するための方法および構造体を含む。第１の実施形態では、本発明のＲＲＡＭの１つの電極が、金属成分（例えばチタン）の濃度が漸進的に変化する金属窒化物材料（例えば窒化チタン（ＴｉＮ））を含む。電極内でＴｉ濃度が異なる結果、ＲＲＡＭの対応するセクションの酸素空孔の濃度が異なるため、印加電圧に応じた抵抗変化は漸進的なものとなる。ＲＲＡＭの全コンダクタンスは、ＲＲＡＭのセクションそれぞれのコンダクタンスの和である。第２の実施形態では、ＲＲＡＭの１つの電極が、成分濃度が異なり、したがって異なるスイッチング挙動を示すように多数に分岐している。これにより、本発明のＲＲＡＭでは、コンダクタンスが急激に変化せず、漸進的に変化する。
【特許請求の範囲】
【請求項1】
抵抗変化型メモリ・デバイスであって、金属材料を含む組成が変動する第１の電極層と、
前記第１の電極の側壁表面の上の抵抗スイッチング材料層と、
前記抵抗スイッチング材料層の上の第２の電極と
を備える抵抗変化型メモリ・デバイス。
【請求項2】
前記抵抗スイッチング材料層が遷移金属酸化物材料製である、請求項１に記載のメモリ・デバイス。
【請求項3】
前記第１の電極層が金属窒化物材料を含み、前記金属材料を含む組成が変動することは、前記第１の電極層での前記金属材料のパーセント濃度が漸増することを含む、請求項１に記載のメモリ・デバイス。
【請求項4】
前記第１の電極層の表面の上に形成されたハードマスク絶縁層をさらに備え、前記抵抗スイッチング材料層がさらに、前記ハードマスク絶縁層の頂部表面および側壁表面の上に配置されている、請求項１に記載のメモリ・デバイス。
【請求項5】
選択可能なワード線導体およびビット線導体を有し、アドレス指定可能な抵抗変化型メモリ・セルのアレイ状に接続された、メモリ・デバイスであって、前記選択可能なワード線導体およびビット線導体が、前記アレイ内の抵抗変化型メモリ・セルをプログラムするための回路に接続されており、前記第１の電極層がワード線導体に電気的に接続しており、前記第２の電極がビット線導体に電気的に接続している、請求項３に記載のメモリ・デバイス。
【請求項6】
前記金属材料のパーセント濃度が前記第１の電極層の底部から頂部へ垂直方向に漸増して変動しており、その結果、前記メモリ・デバイスの対応するセクションの酸素空孔の濃度が異なるので、前記ＲＲＡＭの全コンダクタンスは前記ＲＲＡＭのセクションそれぞれのコンダクタンスの和であり、前記メモリ・デバイスでは接続されたワード線／ビット線を介して印加されたパルスの数または電圧のレベルに応答する抵抗変化の非一様性が実現される、請求項５に記載のメモリ・デバイス。
【請求項7】
抵抗変化型メモリ・デバイスであって、第１の電極材料層と前記第１の電極材料層間の絶縁材料層が互層を成すスタックであり、前記スタックの相次ぐ第１の電極材料層それぞれの金属材料を含む組成が異なる、前記スタックと、
前記スタックの頂部表面および側壁表面の上の抵抗スイッチング材料層と、
前記抵抗スイッチング材料層の上の第２の電極と
を備え、前記互層を構成する第１の電極材料層の前記スタックと前記第２の電極との間で電圧が印加される際に、前記抵抗変化型メモリ・デバイスのコンダクタンスが漸進的に変化する、
抵抗変化型メモリ・デバイス。
【請求項8】
前記スタックの互層を構成する第１の電極材料層のそれぞれが金属窒化物材料を含み、前記金属材料を含む組成が異なることは、前記互層を構成する相次ぐ第１の金属電極層毎に前記金属材料のパーセント濃度が変化して異なることを含む、請求項７に記載のメモリ・デバイス。
【請求項9】
前記互層を構成する相次ぐ第１の電極層毎に前記金属材料の固定されたパーセント濃度が増大する、請求項８に記載のメモリ・デバイス。
【請求項10】
前記金属材料のパーセント濃度が最初の電極層では１５％に固定されており、最後の電極層では８５％に固定されている、請求項９に記載のメモリ・デバイス。
【請求項11】
前記互層を構成する相次ぐ第１の電極層のそれぞれで、前記金属材料のパーセント濃度が漸増する、請求項８に記載のメモリ・デバイス。
【請求項12】
選択可能なワード線導体およびビット線導体を有し、アドレス指定可能な抵抗変化型メモリ・セルのアレイ状に接続された、メモリ・デバイスであって、前記選択可能なワード線導体およびビット線導体が、前記アレイ内の抵抗変化型メモリ・セルをプログラムするための回路に接続されており、前記スタックの互層を構成する第１の電極材料層のそれぞれがワード線導体に電気的に接続しており、前記第２の電極がビット線導体に電気的に接続している、請求項７に記載のメモリ・デバイス。
【請求項13】
メモリ・デバイスを形成する方法であって、基板上に、金属材料を含む組成が変動する第１の電極層を形成すること、
前記第１の電極をパターニングして側壁を露出させること、
前記第１の電極の前記側壁に抵抗スイッチング材料層を付着させること、および
前記抵抗スイッチング材料層の上に第２の電極を形成すること
を含む方法。
【請求項14】
前記基板上に第１の電極層を形成することが前記第１の電極層の表面の上に側壁が露出したハードマスク絶縁層を形成することをさらに含み、前記抵抗スイッチング材料層がさらに、前記ハードマスク絶縁層の頂部表面および側壁表面の上に配置されている、請求項１３に記載の方法。
【請求項15】
前記基板上に第１の電極層を形成することが第１の電極材料層と前記第１の電極材料層間のハードマスク絶縁材料層とが互層を成すスタックを形成することを含み、前記スタックの相次ぐ第１の電極材料層のそれぞれの金属材料を含む組成が異なる、請求項１３に記載の方法。
【請求項16】
前記スタックの互層を構成する第１の電極材料層それぞれが金属窒化物材料を含み、前記金属材料を含む組成が異なることは、前記互層を構成する相次ぐ第１の金属電極層毎に前記金属材料のパーセント濃度が変化して異なることを含む、請求項１５に記載の方法。
【請求項17】
前記互層を構成する相次ぐ第１の電極層を、前記第1の電極層毎に固定された前記金属材料のパーセント濃度が増大するか、または前記第１の電極層のそれぞれで前記金属材料のパーセント濃度が漸増するものとして形成することをさらに含む、請求項１６に記載の方法。
【請求項18】
形成された前記メモリ・デバイスが、選択可能なワード線導体およびビット線導体を有し、アドレス指定可能な抵抗変化型メモリ・セルのアレイ状に接続されており、前記選択可能なワード線導体およびビット線導体が、前記アレイ内の抵抗変化型メモリ・セルをプログラムするための回路に接続されており、前記方法が、前記第１の電極層をワード線導体に接続すること、および
前記第２の電極をビット線導体に接続すること
をさらに含む、請求項１３に記載の方法。
【請求項19】
前記第１の電極層が金属窒化物材料を含み、金属材料のパーセント濃度が前記第１の電極層の底部から頂部へ垂直方向に変動しており、その結果、前記メモリ・デバイスの対応するセクションの酸素空孔の濃度が異なるので、前記ＲＲＡＭの全コンダクタンスは前記ＲＲＡＭのセクションそれぞれのコンダクタンスの和であり、形成された前記メモリ・デバイスでは接続されたワード線／ビット線を介して印加されたパルスの数または電圧のレベルに応答する抵抗変化の非一様性が実現される、請求項１８に記載の方法。
【請求項20】
形成された前記メモリ・デバイスが、選択可能なワード線導体およびビット線導体を有し、アドレス指定可能な抵抗変化型メモリ・セルのアレイ状に接続されており、前記選択可能なワード線導体およびビット線導体が、前記アレイ内の抵抗変化型メモリ・セルをプログラムするための回路に接続されており、前記方法が、前記スタックの互層を構成する第１の電極材料層のそれぞれを単一のワード線導体に接続すること、および
前記第２の電極をビット線導体に接続すること
をさらに含む、請求項１７に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
本出願は、半導体メモリ・デバイスおよび該半導体メモリ・デバイスを形成する方法に関する。より詳細には、本出願は、アナログ抵抗変化型メモリ・デバイス構造体またはアナログ抵抗変化型メモリを製造する方法に関する。
【背景技術】
【0002】
ＲＲＡＭは、ニューロモーフィック・コンピューティングおよび高密度高速不揮発性メモリ用途の電子シナプス・デバイスまたはメモリスタ用の有望な技術と考えられている。ＲＲＡＭは、誘電体固体材料の両端間の抵抗を変化させることによって機能するタイプの不揮発性ランダム・アクセス・メモリである。基本的着想は、通常は絶縁性である誘電体固体材料に十分に高い電圧を印加してフィラメントまたは伝導経路を形成することによって伝導性にできるというものである。伝導経路は、空孔（vacancy）または金属欠陥の移動を含む様々なメカニズムによって生じ得る。形成されたフィラメントは、別の電圧によってｒｅｓｅｔされる（破壊される、その結果、高抵抗になる）か、またはｓｅｔされる（再形成される、その結果、低抵抗になる）ことが可能である。単一のフィラメントではなく多くの電流経路が関与し得る。
【0003】
ニューロモーフィック・コンピューティング用途において、抵抗変化型メモリ・デバイスは、デバイス抵抗の形態の接続重みを表す、前ニューロン（pre-neuron）と後ニューロン（post-neuron）との間の接続（すなわちシナプス）として使用可能である。ＲＲＡＭのクロスバー・アレイを通して多数の前ニューロンおよび後ニューロンを接続することにより、完全接続のニューラル・ネットワークを自然に表現することができる。
【0004】
さらに、例えば、特にＣＭＯＳ論理処理に対するその適合性故に、記憶およびアナログ・コンピューティング用の実現性のあるデバイスとして、不揮発性のＲＲＡＭメモリが出現している。
【0005】
しかしながら、現在設計されているＲＲＡＭデバイスの抵抗は、電気パルスに応答して急激な変化を示すので、かかるＲＲＡＭデバイスは人工知能（ＡＩ）用途でのアナログ・コンピューティングには適していない。
【発明の概要】
【0006】
本出願の発明は、ＲＲＡＭの抵抗が漸進的に変化するように少なくとも１つの電極の組成が変動するアナログ抵抗変化型メモリ・デバイス、すなわち抵抗変化型ランダム・アクセス・メモリ（ＲＲＡＭ）セルを提供する。
【0007】
一態様では、ＲＲＡＭ構造体が抵抗の漸進的変化、例えば電気パルス／電圧レベルに応じた抵抗の漸進的変化を示すことにより、当該ＲＲＡＭ構造体をＡＩ用途に適したものにすることができる。
【0008】
抵抗動作の漸進的変化を示すことができる本願のＲＲＡＭ構造体は２端子ＲＲＡＭセルとして形成され、当該ＲＲＡＭ構造体は組成が漸進的に変動する電極を含むことにより、その抵抗を電気パルス／電圧レベルに応じて漸進的に変化させることができる。
【0009】
本出願は、電気パルス／電圧レベルに応じた抵抗の漸進的変化を示すことができることによってＡＩ用途に適したものになれるＲＲＡＭ構造体を形成するための方法を提供する。
【0010】
第１の態様によれば、抵抗変化型メモリ・デバイスが提供される。この抵抗変化型メモリ・デバイスは、金属材料を含む組成が変動する第１の金属電極層と、第１の電極の頂部表面および側壁表面の上の抵抗誘電体材料層と、抵抗誘電体材料層の上の第２の金属電極とを備える。
【0011】
さらなる態様によれば、抵抗変化型メモリ・デバイスが提供される。この抵抗変化型メモリ・デバイスは、第１の金属電極材料層と第１の電極材料層間の絶縁材料層が互層を成すスタックであり、スタックの相次ぐ第１の金属電極材料層のそれぞれの金属材料を含む組成が異なる、スタックと、スタックの頂部表面および側壁表面の上の抵抗誘電体材料層と、抵抗誘電体材料層の上の第２の金属電極とを備え、互層を構成する第１の金属電極材料層のスタックと第２の金属電極との間に電圧が印加される際、抵抗変化型メモリ・デバイスのコンダクタンスが漸進的に変化する。
【0012】
別の態様によれば、メモリ・デバイスを形成する方法が提供される。この方法は、基板上に、金属材料を含む組成が変動する第１の電極層を形成すること、第１の電極をパターニングして側壁を露出させること、第１の電極の側壁に抵抗素子を付着させること、および抵抗素子の上に第２の電極を形成することを含む。
【図面の簡単な説明】
【0013】
【図1】一実施形態による、ＲＲＡＭ記憶デバイスの抵抗（メモリ記憶）素子を示す図である。
【図2】（Ａ）～（Ｃ）は、これらの図のＲＲＡＭセルに示されているＲＲＡＭセルの抵抗スイッチングにおいて酸素空孔が果たす役割を示す図である。
【図3】第１の実施形態に従って形成された抵抗変化型メモリ・セルを示す図である。
【図4】ＲＲＡＭセルの全コンダクタンス「Ｇ」の計算を、ＲＲＡＭセルのセクションＲ１、Ｒ２、．．．、Ｒｎそれぞれのコンダクタンスの和として示す図である。
【図7】第２の実施形態による抵抗変化型メモリ・セル構造体を示す図である。
【発明を実施するための形態】
【0014】
次に、以下の議論および本出願に添付された図面を参照することによって本出願をより詳細に説明する。本出願の図面は例示のためだけに提供されたものであること、および、そのため、図面は一定の比率では描かれていないことに留意されたい。同じ要素および対応する要素は同じ参照符号によって指示されることにも留意されたい。
【0015】
以下の説明では、本出願のさまざまな実施形態の理解を提供するために、特定の構造体、構成要素、材料、寸法、処理ステップおよび技術など数多くの特定の詳細が示される。しかしながら、これらの特定の詳細がなくても本出願のさまざまな実施形態を実施することができることを当業者は理解するであろう。他の事例として、本出願を不明瞭にすることを避けるために、よく知られた構造体または処理ステップについては詳細には説明しなかった。
【0016】
層、領域または基板などの要素が別の要素「の上に」または別の要素「の上方に」あるとして言及されているとき、その要素はその別の要素上にじかにあることができ、または介在要素が存在することもあることが理解される。反対に、１つの要素が別の要素「の上方にじかに」ある、または別の要素「の上にじかに」あるとして言及されているときには介在要素は存在しない。１つの要素が別の要素「の下方に」または別の要素「の下に」あるとして言及されているとき、その要素はその別の要素の下方にまたはその別の要素の下にじかにあることができ、または介在要素が存在することがあることも理解される。反対に、１つの要素が別の要素「の下方にじかに」ある、または別の要素「の下にじかに」あるとして言及されているときには介在要素は存在しない。
【0017】
最初に図１を参照すると、抵抗変化型ＲＡＭ（ＲＲＡＭ）記憶デバイスの例示的な抵抗素子Ｒ １０２が示されている。このような抵抗素子１０２は、頂部電極１７２と底部電極１７０との間に形成された「高ｋ」誘電体材料、例えば遷移金属酸化物を含む、単純な金属－絶縁体－金属（ＭＩＭ）構造体である。中間層は１つの材料、例えばＨｆＯ２とすることができる。実施形態では、この記憶セルの金属電極が、物理蒸着（ＰＶＤ）プロセスによって付着させたＰｔ、ＴｉＮ、Ｔｉ、Ｒｕ、Ｎｉ、ＴａＮ、Ｗなどの材料を含むことができ、一方、ＨｆＯｘ、ＴｉＯｘ、ＮｉＯｘ、ＷＯｘ、ＴａＯｘ、ＶＯｘ、ＣｕＯｘなどの遷移金属酸化物材料の中間層１７１は、原子層堆積（ＡＬＤ）プロセスによって付着させることができる。
【0018】
ＲＲＡＭデバイス１０２の頂部電極１７２（例えばアノード）と底部電極（例えばカソード）との間に形成された遷移金属酸化物は、２つの電極間に位置するＨｆＯｘスイッチング媒体を含む。電極間に導電性フィラメントを形成することにより、これらの２つの電極間に導電経路が設けられる。ＲＲＡＭデバイスに適切な値の電圧を印加してフィラメントを形成することによって、高抵抗セル状態、低抵抗セル状態または他の抵抗状態のいずれかに対応する論理または重み値を記憶するように抵抗素子１０２をプログラムすることが可能である。
【0019】
H.-L. Changの「PhysicalMechanism of HfO2-based Bipolar Resistive Random Access Memory」、Symp. VLSI-TSA, 2011を参照すると分かるように、ＨｆＯ２ベースのＲＲＡＭの高抵抗状態（ＨＲＳ）と低抵抗状態（ＬＲＳ）との間の抵抗スイッチングは、金属端子（すなわちアノード）の近くの数ｎｍの領域における電気化学的な酸化還元過程を介したＨｆフィラメントの形成および破断に基づく。
【0020】
例えば、図２（Ａ）～２（Ｃ）には、示されているＲＲＡＭセルの抵抗スイッチングにおいて酸素空孔が果たす役割が示されている。詳細には、ＨｆＯ２には２タイプの酸素空孔、すなわち（１）１つの酸素原子が失われている場合のＨｆＯ２＋（Ｖｏ
２＋）と、（２）２つの酸素原子が所定の位置にない場合のＨｆ４＋とがある。正電荷を有する酸素空孔は高電場下で移動性であり、ＨｆＯ２ベースのＲＲＡＭをｎ形半導体にするドナー・ドーパントのような働きをする。知られているとおり、形成過程（forming process）が、ＨｆＯ２内に、抵抗スイッチングを開始するのに十分な量の酸素空孔を生み出す。図２（Ｂ）および２（Ｃ）に示されているように、高い正電圧下で、Ｏ２－イオンは、高電場下での拡散もしくはドリフトまたはその両方によってＴｉ層内に移動し、次いでアノードにおいて下式による酸化動作で酸化し、
２Ｏ２－→２Ｏ＋４ｅ－
一方で、Ｈｆ４＋イオン（酸素空孔の一タイプ）は、カソードにおいて下式による還元動作で還元する。
Ｈｆ４＋＋４ｅ－→Ｈｆ
２Ｏ２－→２Ｏ＋４ｅ－
一方で、Ｈｆ４＋イオン（酸素空孔の一タイプ）は、カソードにおいて下式による還元動作で還元する。
Ｈｆ４＋＋４ｅ－→Ｈｆ
【0021】
図２（Ｂ）に示されているように、１つのまたは多くのＨｆフィラメントがカソードからアノードまで成長し、形成後にＲＲＡＭはＬＲＳを示す。負電圧下では、アノードの近くで逆の酸化還元過程が起こる。下式による還元動作でＴｉ層中のＯが還元され、Ｏ２－イオンを放出してＨｆＯ２に戻し、
２Ｏ＋４ｅ－→２Ｏ２－
一方で、Ｈｆフィラメントは、下式による酸化動作で酸化して、Ｈｆ４＋イオンを有するようになる。
Ｈｆ→Ｈｆ４＋＋４ｅ－
下式によるＨｆ４＋とＯ２－の再結合
Ｈｆ４＋＋２Ｏ２－→ＨｆＯ２
によって、フィラメントは、アノードの近くで部分的に（数ｎｍ）破断し、ＲＥＳＥＴ後にＲＲＡＭはＨＲＳを示すようになる。正電圧（＜形成電圧）が印加されるとフィラメントは破断領域で再形成し、ＳＥＴ後にＲＲＡＭをＬＲＳに戻す。ＲＲＡＭの高速（＜５ナノ秒）スイッチングは、Ｈｆフィラメントの破断および再形成がアノードの近くの数ｎｍで起こることによる。
２Ｏ＋４ｅ－→２Ｏ２－
一方で、Ｈｆフィラメントは、下式による酸化動作で酸化して、Ｈｆ４＋イオンを有するようになる。
Ｈｆ→Ｈｆ４＋＋４ｅ－
下式によるＨｆ４＋とＯ２－の再結合
Ｈｆ４＋＋２Ｏ２－→ＨｆＯ２
によって、フィラメントは、アノードの近くで部分的に（数ｎｍ）破断し、ＲＥＳＥＴ後にＲＲＡＭはＨＲＳを示すようになる。正電圧（＜形成電圧）が印加されるとフィラメントは破断領域で再形成し、ＳＥＴ後にＲＲＡＭをＬＲＳに戻す。ＲＲＡＭの高速（＜５ナノ秒）スイッチングは、Ｈｆフィラメントの破断および再形成がアノードの近くの数ｎｍで起こることによる。
【0022】
したがって、大部分のＲＲＡＭデバイスの初期状態は高抵抗状態（ＨＲＳ）であり、この状態においてＲＲＡＭ抵抗は特定の値よりも高いと考えられる。ＲＲＡＭデバイスを低抵抗状態（ＬＲＳ）にする最初の動作が「形成（フォーミング）」動作である。ＬＲＳ抵抗は、ＨＲＳ抵抗よりも、支援回路がＲＲＡＭの状態を明確に見分けることができる十分な量だけ小さいことが好ましい。デバイス両端の印加電圧があるレベルを超える、すなわち形成電圧を超える「形成」動作において、ＲＲＡＭセルは、これに応答して、セルの状態をＨＲＳからＬＲＳに変化させ始める。或る回路では、ＲＲＡＭデバイスの最大電流を電流リミッタ、例えばトランジスタ（図示せず）によって抑制可能である。
【0023】
ＲＲＡＭデバイスをＬＲＳにする形成動作の後、低抵抗状態と高抵抗状態との間でＲＲＡＭデバイス動作を遷移させるため、デバイス両端の印加電圧が負にスイープするｒｅｓｅｔ動作が実行され、ある「ｒｅｓｅｔ」電圧限界を超えると、ＲＲＡＭデバイスは状態を変化させて状態をＬＲＳからＨＲＳに戻す。この過程はＲＥＳＥＴ動作と呼ばれる。電圧が再び正に変化し、別の「ｓｅｔ」電圧限界を超えると、ＲＲＡＭは状態をＨＲＳからＬＲＳに変化させる。この過程はＳＥＴ動作と呼ばれる。対応するそれぞれのＲＥＳＥＴおよびＳＥＴ動作によって、ＲＲＡＭデバイスを、ＨＲＳとＬＲＳとの間で行ったり来たり作動させることができ、ここで、十分に低い負電圧でデバイスをＲＥＳＥＴし、十分に高い正電圧でデバイスをＳＥＴすることができる。
【0024】
本実施形態は、抵抗変化型メモリ（ＲＲＡＭ）セルを形成するための方法および構造体を提供する。ＨｆＯｘベースのＲＲＡＭに関して、ＨｆＯｘの抵抗変化は、ＨｆＯｘ内に酸素空孔を加えることまたはＨｆＯｘ内の酸素空孔を引き抜くことによる。
【0025】
本明細書の一実施形態では、ＴｉＮ（窒化チタン）電極のＴｉ％（Ｔｉ％はチタンの濃度である）が漸進的に変化するＲＲＡＭセルが形成される。一般に、本明細書の原理は、金属窒化物材料電極を有し、金属濃度が漸進的に変化するＲＲＡＭセルに適用可能である。ＴｉＮ材料電極の場合には、電極中でチタン（Ｔｉ）濃度が異なる結果、ＲＲＡＭの対応するセクションの酸素空孔の濃度が異なる。本発明のＲＲＡＭの全抵抗は、酸素空孔の濃度が異なる（したがって、パルスの数または電圧に対する応答としての抵抗変化が異なる（非一様である））ＲＲＡＭが多数ある場合と等価である。
【0026】
一実施形態では、半導体製造方法が、Ｔｉ％が漸進的に変化するＴｉＮ底部電極を付着させ、このＴｉＮ底部電極をパターニングし、次いで、ＴｉＮ側壁にＨｆＯｘを、ＨｆＯｘが異なる高さでＴｉＮ底部電極のＴｉ％が異なるセクションと接するように形成する第１のステップを提供する。
【0027】
第１の実施形態に従って形成された抵抗変化型メモリ・セルが図３に示されている。図３の抵抗変化型メモリ・セル２００は、金属濃度が漸進的に変化する金属窒化物材料、すなわちＴｉ％濃度が漸進的に変化する窒化チタン（ＴｉＮ）の第１の電極２７０と、ＴｉＮ濃度が均一である第２の電極２７２とを有する構造体を示している。このセルは、酸化物材料、例えばＨｆＯ２の中間層を含む。図３の抵抗変化型メモリ・セル２００は平面デバイスとして示されているが、このメモリ・セルを、Ｔｉ濃度が漸進的に変化する第１の底部電極ＴｉＮ層と、第１の電極の上方に配置された中間抵抗スイッチング層と、この中間層上に形成された均一な濃度の頂部電極とを有する垂直に配置された材料スタックとすることが可能であることが理解される。この第１の実施形態では、このメモリ・セルを逆の構成、例えば、濃度が均一な底部金属窒化物電極（例えばＴｉＮ層）およびＴｉ濃度が漸進的に変化する頂部電極ＴｉＮ層とすることができることが理解される。
【0028】
第１の電極２７０Ｔｉ濃度が異なる結果、ＲＲＡＭセルの対応するセクションの酸素空孔の濃度は異なる。形成されたＲＲＡＭの全抵抗は、酸素空孔の濃度が異なる（したがって、印加されたパルスの数または電圧に対する応答としての抵抗変化が異なる（非一様である））並列のＲＲＡＭが多数ある場合と等価である。
【0029】
このようなＲＲＡＭは、単純な２項抵抗（高抵抗／低抵抗）状態の代わりにＲＲＡＭ抵抗が漸進的に変化することが望まれるいくつかの用途（例えばアナログ・コンピューティングまたはニューロモーフィック用途）で可用である。
【0030】
図４に概念的に示されているとおり、ＲＲＡＭセル３００の全コンダクタンス「Ｇ」は、ＲＲＡＭセルのそれぞれのセクションＲ１、Ｒ２、．．．、Ｒｎのコンダクタンス（Ｇ１、Ｇ２、．．．、Ｇｎ）の和である。すなわち、全コンダクタンスは、
Ｇｔｏｔａｌ＝Ｇ１＋Ｇ２＋．．．＋Ｇｎ
として計算される。
Ｇｔｏｔａｌ＝Ｇ１＋Ｇ２＋．．．＋Ｇｎ
として計算される。
【0031】
図３の第１の実施形態を踏まえると、図４の回路図に関して、各ミニ導体Ｒ１、Ｒ２などのコンダクタンスは無限に小さく、ミニ導体が無数にある。図４の同じ回路図が図７の第２の実施形態にもあてはまるが、第２の実施形態に関しては、導体Ｒ１、Ｒ２などが、異なる底部電極層を有するＲＲＡＭのコンダクタンスにそれぞれ対応するという微細な差がある。
【0032】
ＲＥＳＥＴ動作中、Ｔｉ％（酸素空孔濃度、したがってＲＥＳＥＴ特性）が非一様であるためにコンダクタンス「Ｇ」は急激には下がらない。
【0033】
【0034】
最初に、半導体基板５０５を、例えば、半導体基板の表面に形成された１つまたは複数の半導体デバイス（図示せず）を含むフロント・エンド・オブ・ザ・ライン（ＦＥＯＬ）レベルで提供する。この１つまたは複数の半導体デバイスは、限定はされないが、トランジスタ、抵抗器、分離構造体、コンタクトもしくはダイオードまたはこれらの組合せを含みうる。このＦＥＯＬレベルは、当業者によく知られている技術を利用して形成されたものとすることができる。
【0035】
本出願の他の実施形態では、基板５０５が、１つまたは複数の相互接続誘電体材料に埋め込まれた１つまたは複数の導電性構造体を含む下部バック・エンド・オブ・ザ・ライン（ＢＥＯＬ）レベルである。このような実施形態では通常、下部相互接続レベルの下にＦＥＯＬレベルが置かれている。
【0036】
半導体基板５０５は、例えばＳｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、Ｇｅ合金、ＧａＡｓ、ＩｎＡｓ、ＩｎＰおよび他のＩＩＩ／ＶまたはＩＩ／ＶＩ化合物半導体などの半導体材料または半導体材料のスタックを含んでいてもよいバルク半導体基板を含む。一実施形態では、このバルク半導体基板が、例えば単結晶シリコンなどの単結晶半導体材料を含む。バルク半導体基板の厚さは３０μｍから約２ｍｍとすることができるが、これよりも小さな厚さおよび大きな厚さを使用することもできる。バルク半導体基板はｐ型またはｎ型のドーパントでドープされていてもよい。用語「ｐ型」は、価電子の欠損を生み出す不純物の真性半導体に対する添加を指す。ｐ型ドーパント、すなわち不純物の例には、限定はされないが、ホウ素、アルミニウム、ガリウムおよびインジウムが含まれる。「ｎ型」は、自由電子に寄与する不純物の真性半導体に対する添加を指す。ｎ型ドーパント、すなわち不純物の例には、限定はされないが、アンチモン、ヒ素およびリンが含まれる。バルク半導体基板のドーパント濃度は、１×１０１４原子／ｃｍ３乃至３×１０１７原子／ｃｍ３の範囲とすることができる。
【0037】
あるいは、図５（Ａ）に示されたバルク半導体基板の代わりにセミコンダクタ・オン・インシュレータ基板を使用することもできる。
【0038】
上で説明したとおりに半導体基板を提供した後、半導体基板の表面に底部電極材料層５１０を形成する。一実施形態では、ＲＲＡＭメモリ・デバイスの底部電極の役目を果たす電極材料層５１０を水平方向に向けて配置することができる。それぞれの電極材料層（例えば電極材料層５１０）は、例えば窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、タングステン（Ｗ）もしくは窒化タングステン（ＷＮ）などの第１の電極材料、または、限定はされないが、炭化タンタル（ＴａＣ）、炭化チタン（ＴｉＣ）および炭化チタンアルミニウム（ＴｉＡｌＣ）を含む他の材料からなる。図３に示された例示的な実施形態に関しては、第１の電極材料が、Ｔｉのパーセント（％）濃度が漸進的に変化するＴｉＮである。例えば、５１１に示されているように、ＴｉＮ層のＴｉの％濃度は、層５１０の高さにつれて増大する。層５１０の高さの関数としてのＴｉ％の増分は、線形、劣線形（sublinear）、超線形（superlinear）または他の適当な形態とすることができる。
【0039】
電極材料層５１０は、例えばＣＶＤ、ＰＥＣＶＤ、原子層堆積（ＡＬＤ）、スパッタリングまたはめっきを含む付着プロセスを利用して形成することができる。一実施形態では、ＴｉＮ層５１０を垂直方向に成長させるにつれてＴｉの％濃度が時間単位当たりで増大する。形成されたとき、底部電極材料層５１０は、３０ｎｍ乃至３００ｎｍ、より好ましくは５０ｎｍ乃至２００ｎｍ、最も好ましくは６０ｎｍ乃至１００ｎｍの範囲の厚さ（すなわち高さ）を有することができるが、これよりも大きな厚さおよび小さな厚さを企図してもよい。
【0040】
一実施形態では、例示的なＣＶＤプロセスで、テトラキスジメチルアミノチタン（ＴＤＭＡＴ）前駆体を窒素（Ｎ２）環境で熱分解し、反応チャンバ内でＴｉＮ膜を付着させることにより、金属、例えばＴｉＮ材料のＴｉの漸進的変化を実現することができる。ＴＤＭＡＴとＮ２のガス流量比を漸進的に調整することによってさまざまなＴｉ％を実現することができる。一実施形態では、処理によって、底部（第１の）電極材料層５１０が垂直に形成されるが、１５％（原子濃度）から８５％まで、より好ましくは３０％から７０％まで変動するようなＴｉ％濃度の変化が実現される。
【0041】
垂直に形成されたＴａＮ底部電極５１０の場合に関して、このプロセスでは、２５％から７５％まで変動するようなＴａ％濃度の変化が実現される。
【0042】
底部電極は、（１）電極であることと、（２）酸素スカベンジング（scavenging）層であることの２重の目的を果たし、つまり、底部電極が誘電体層（例えばＨｆＯｘ）と相互作用することにより、底部電極とＨｆＯｘとの間の界面で酸素空孔を生み出す。
【0043】
一実施形態では、底部電極５１０の上方にハードマスク層５１５を形成する。このハードマスク層５１５はＳｉＮからなるものとすることができるが、炭化シリコン（ＳｉＣ）、酸窒化シリコン（ＳｉＯＮ）、炭素ドープ酸化シリコン（ＳｉＯＣ）、フッ素ドープ酸化シリコン（ＳｉＯ：Ｆ）、シリコン－炭素－窒化物（ＳｉＣＮ）、窒化ホウ素（ＢＮ）、窒化シリコンホウ素（ＳｉＢＮ）、炭窒化シリコンホウ素（ＳｉＢＣＮ）、酸炭窒化シリコン（ＳｉＯＣＮ）、酸化シリコンおよびこれらの組合せなどの他の適当なハードマスク誘電体材料を使用することもできる。ハードマスク層５１５は、例えばＣＶＤ、ＰＥＣＶＤ、ＡＬＤ、ＰＶＤ、スパッタリング、化学溶液付着またはめっきを含む付着プロセスを利用して形成することができる。ハードマスク層５１５は、２０ｎｍから１００ｎｍの厚さを有することができ、本出願では、ハードマスク層の厚さとして他の厚さが可能で、且つ可用である。
【0044】
図５（Ｂ）は、底部電極５１０およびハードマスク層５１５を含む垂直スタック・メモリ・セル構造体を形づくるためのさらなる処理ステップを示している。示されてはいないが、図５（Ｂ）に示された構造体に帰結するこのような処理ステップには、ハードマスク層５１５の上方のフォトレジスト層（図示せず）をパターニングして、ＲＲＡＭメモリ・セルの底部電極の垂直な側壁５６０を露出させることを含められる。このパターニングされたフォトレジストは、本出願のこのステップの際にエッチング・マスクとして使用可能であり、従来のフォトレジスト材料製とすることができる。一実施形態では、このエッチング・マスクを、フォトレジスト材料の層の付着およびフォトリソグラフィによって形成することができる。次いで、一実施形態では、異方性エッチング・プロセスを実行することにより、フォトレジスト層によって保護されていない構造体の物理的に露出した部分を選択的に除去し、底部電極の側壁５６０を形成し、基板表面の部分５０７を露出させることができる。一例では、反応性イオン・エッチングを使用することにより、パターニングされたフォトレジスト層（図示せず）によって保護されていないハードマスク５１０の物理的に露出した部分およびその下の底部電極層５０５を除去することができる。本明細書では、パターニングされたフォトレジストの下に残るパターニングされたＲＲＡＭセル・スタックの部分をパターニングされた底部電極部分５２５と呼ぶことがある。残ったパターニングされたフォトレジスト層は、例えばアッシングなどのストリッピング・プロセスを利用して除去することができる。
【0045】
図５（Ｃ）は、ハードマスク層の頂部表面５３０、ならびに位置合わせされて露出したハードマスク層の側壁および底部電極の側壁５６０に高ｋ誘電体材料層（例えば酸化ハフニウム（ＨｆＯｘ））５４０を付着させることを含む、さまざまな材料層のさらなる付着、リソグラフィおよびエッチングの結果として形成されたＲＲＡＭ構造体５７５を示している。高ｋ誘電体材料中間層５４０の付着は、先行する異方性エッチング後に残った基板の露出表面部分５０７の上に薄層部分５４１を付着させることを含む。次いで、さらに、高ｋ誘電体材料中間層５４０、５４１の外側表面の上にＲＲＡＭセルの頂部電極層５５０を形成する。
【0046】
実施形態では、ＲＲＡＭセル誘電体中間層５４０、５４１を高ｋゲート誘電体からなるものとすることができる。誘電体層５４０、５４１に言及しているとき、用語「高ｋ」は、ＨｆＯｘ、ＴｉＯｘ、ＮｉＯｘ、ＷＯｘ、ＴａＯｘ、ＶＯｘ、ＣｕＯｘなどの遷移金属酸化物材料を意味し、原子層堆積（ＡＬＤ）プロセス、または、限定はされないが、熱酸化、化学酸化、熱窒化物形成、プラズマ酸化、プラズマ窒化、原子層堆積（ＡＬＤ）、化学蒸着（ＣＶＤ）、物理蒸着（ＰＶＤ）、分子線堆積（ＭＢＤ）、パルス・レーザ堆積（ＰＬＤ）、液体ソース・ミスト化学堆積（ＬＳＭＣＤ）および他の同様の付着プロセスなどを含む、他の適当なプロセスもしくは多数のプロセスの任意の適当な組合せによって付着させることができる。いくつかの実施形態ではこのＨｆＯｘ誘電体材料層が共形層である。「共形層」は、全ての表面で層の厚さが実質的に同じ（すなわち＋／－１０％の範囲内）であること、または変動が公称厚さの１５％よりも小さいことを意味する。一実施形態では、酸化ハフニウム誘電体層５４０、５４１が、２ｎｍ乃至２０ｎｍ、より好ましくは３ｎｍ乃至１０ｎｍ、よりいっそう好ましくは４ｎｍ乃至６ｎｍの範囲の厚さを有するが、これよりも小さな厚さおよび大きな厚さも可能である。
【0047】
図５（Ｃ）にはまた、さらに頂部電極５５０を付着させ、パターニングした結果として形成されたＲＲＡＭ構造体５７５が示されている。一実施形態では、頂部電極が「不活性」導体であること、すなわち、導体であることであるという唯一の目的を果たすものであることが好ましい。頂部電極５５０は、高ｋ誘電体中間層５４０、５４１の上方に導体材料または多数の導体層を付着させ、続いてパターニングすることによって形成することができる。
【0048】
一実施形態では、頂部電極５５０が、限定はされないが、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、ルテニウム（Ｒｕ）、モリブデン（Ｍｏ）、白金（Ｐｔ）または他の適当な導電性材料を含む材料を含むことができる。この金属コンタクトはさらにバリア層を含むことができる。このバリア層は、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、窒化ハフニウム（ＨｆＮ）、窒化ニオブ（ＮｂＮ）、窒化タングステン（ＷＮ）、窒化タングステン炭素（ＷＣＮ）またはこれらの組合せとすることができる。さまざまな実施形態において、このバリア層を、ＡＬＤ、ＣＶＤ、ＭＯＣＶＤ、ＰＥＣＶＤまたはこれらの組合せによってトレンチの中に堆積させることができる。さまざまな実施形態において、ＡＬＤ、ＣＶＤ、ＰＶＤもしくはめっきまたはこれらの組合せによって金属充填物を形成することにより、電気コンタクトを形成することができる。
【0049】
頂部電極５５０の形成に関しては、さらに、頂部電極をパターニングするパターニング・ステップがある。パターニングは、限定はされないが、リソグラフィおよびその後のエッチング（例えば反応性イオン・エッチング）、側壁イメージ転写（ＳＩＴ）、自己整合２重パターニング（ＳＡＤＰ）、自己整合４重パターニング（ＳＡＱＰ）、自己整合多重パターニング（ＳＡＭＰ）などを含む適当なパターニング技術によって実行することができる。
【0050】
一実施形態では、誘電体層５４０を付着させる前にハードマスク層５１５を除去することができる。ハードマスク層が除去された場合、底部電極の頂部表面と頂部電極との間にミニＲＲＡＭが形成される。この場合、ミニＲＲＡＭの底部電極のＴｉ％は均一である。
【0051】
図６は、複数のＲＲＡＭセル５７５を有するＲＲＡＭアレイ６００の概略図を示しており、それぞれのＲＲＡＭセル５７５は、Ｔｉ％濃度が漸進するＴｉＮ底部電極と、均一な頂部ＴｉＮ電極と、底部電極と頂部電極との間の中間ＨｆＯｘ層とを含む。このアレイでは、それぞれのＲＲＡＭセルが、列選択回路１２５に接続されたワード線列ＷＬ１、ＷＬ２、．．．、ＷＬｎと行選択回路１２６に接続されたビット線行導体ＢＬ１、ＢＬ２、．．．、ＢＬｎとの交点にある。図６に示されているように、単一の行に沿ったメモリ・セル５７５の頂部電極は、例えばセルをプログラムするときまたはプログラムされた値をセルから読み出すときに、アレイのその行のビット線（ＢＬ）に電気的に接続する。同様に、単一の列に沿ったメモリ・セル５７５の底部電極は、例えばセルをプログラムするときまたはプログラムされた値をセルから読み出すときに、アレイのその列のワード線（ＷＬ）に電気的に接続する。ＲＲＡＭメモリ・セル５７５は、列選択回路１２５および行選択回路１２６によってアドレス指定されたアレイ位置に抵抗（またはコンダクタンス）値を記憶するようにプログラム可能である。アドレス指定されたＲＲＡＭセル５７５にプログラムされた電圧または抵抗値を読み出すために、ＲＲＡＭメモリ・アレイ内にさらなるセンス回路（図示せず）を実装することができる。詳細には、セル５７５の底部電極の組成が異なるため、ＲＲＡＭの対応するセクションの酸素空孔の濃度が異なり、ＲＲＡＭセルの全コンダクタンスは、ＲＲＡＭセルのそれぞれのセクションのコンダクタンスの和であり、ＲＲＡＭセルの全抵抗は、酸素空孔の濃度が異なる（したがって、接続されたワード線／ビット線を介して印加されたパルスの数または電圧のレベルに対する応答として一様でない抵抗変化が実現される）ＲＲＡＭセクションが多数あるのと等価である。底部電極内の異なるＴｉ％を有する異なるＲＲＡＭセクションの酸素空孔の濃度が異なることにより、印加された電気パルスまたは電圧の振幅および持続時間に応じて、異なるＲＲＡＭセクションにおいて導電性フィラメントが漸進的に形成されうるような態様で、ＲＲＡＭセル５７５をプログラムすることができる。その結果、ＲＲＡＭセル５７５の全コンダクタンスを異なる値に漸進的に合わせることができる。セル５７５をＡＩ用途に使うと、セルのコンダクタンスによってニューラル・ネットワークの重みを表すことができる。セル５７５の漸進的なコンダクタンス変化によりニューラル・ネットワークの重みの漸進的な調整が可能になるので、有利である。
【0052】
図７は、第２の実施形態による抵抗変化型メモリ・セル構造体７００を示している。
【0053】
図７のＲＲＡＭセル構造体７００は底部電極を含み、この底部電極は、平行に配向された３つの底部電極部分または層、例えば示された金属窒化物層７０２Ａ、７０２Ｂ、７０２Ｃを含む底部電極部分のスタック７７０を含む。この第２の実施形態は、金属材料濃度は均一である（固定されている）が、値は、相次ぐレベル毎に増大するか、または相次ぐレベルのそれぞれで金属材料濃度が漸増する、多数の層、例えば金属窒化物材料層のスタック７７０を含むことができる。第２の実施形態のＲＲＡＭ構造体７００は、示された３つの層だけに限定されず、多数の層が存在可能である。図示の実施形態では、それぞれの層が金属窒化物材料、例えばＴｉＮ材料層を含むことができる。それぞれの層は、図３の実施形態の第１のＲＲＡＭセル構造体と同様に、Ｔｉの濃度が異なる。すなわち、一番下の層７０２Ａは、Ｔｉ元素パーセント濃度の値が固定されているか、または層７０２Ａの高さが増すにつれて連続的に増大する。２番目の層７０２ＢのＴｉ元素パーセント濃度の固定値または連続的に増大する値は、直前の最初の層７０２ＡのＴｉ金属濃度よりも大きく、層７０２ＢのＴｉ金属元素パーセント濃度は、層７０２Ｂの高さが増すにつれて増大させることができる。一番上の底部電極層７０２ＣのＴｉ元素パーセント濃度の固定値または連続的に増大する値は、直前のレベルの層７０２ＢのＴｉ金属濃度よりも大きく、層７０２ＣのＴｉ金属元素パーセント濃度は、層７０２Ｃの高さが増すにつれて増大させることができる。
【0054】
隣り合うＲＲＡＭ部分間で金属材料（例えばＴｉ）が相互作用する可能性を防ぐために、相次ぐ金属窒化物材料層間のそれぞれに、絶縁体層７０４、例えば絶縁材料の絶縁体層７０４が形成される。一実施形態において、各絶縁体層はＳｉＮなどの金属窒化物絶縁体であるが、Ｔｉ％が変動する底部電極７７０の隣り合うセクション間に他の絶縁体を挿入することもできる。
【0055】
底部電極層７０２Ａ、７０２Ｂ、７０２Ｃのそれぞれの横に、底部電極スタック７７０の各底部電極層側壁を接続するように、抵抗スイッチング誘電体材料の中間層７７１、例えばＨｆＯ２などの遷移金属酸化物の中間層７７１が形成される。中間層７７１の上方に、金属窒化物（例えばＴｉＮ）の濃度が均一な第２の（頂部）電極７７２が形成される。一実施形態では、第２の（頂部）電極７７２層が高窒化物濃度を有する。第２の実施形態では、このメモリ・セルを逆の構成、例えば、濃度が均一な底部金属窒化物電極（例えばＴｉＮ層）およびＴｉ濃度が漸進的に変化することになる多数のセクションを有する頂部電極ＴｉＮ層とすることができることが理解される。
【0056】
ＲＲＡＭ底部電極構造体７７０に示されているように、第１の底部電極７７０セクションＴｉ濃度が異なる結果、ＲＲＡＭセルの対応するセクションの酸素空孔の濃度が異なるため、Ｔｉ％が変動するＴｉＮ材料層のそれぞれが呈する酸素空孔は変動する。すなわち、図７に示されているように、漸進的Ｔｉ％濃度が最小の底部電極層７０２Ａは、酸素空孔７１２Ａの量が最小であり、次に漸進的Ｔｉ％濃度が大きな後続の底部電極層７０２Ｂは酸素空孔７１２Ｂの量が増大し、前のレベルの酸素空孔７１２Ａの量よりも大きい。次に漸進的Ｔｉ％濃度が大きい後続の底部電極層７０２Ｃは酸素空孔７１２Ｃの量が増大し、前のレベルの酸素空孔７１２Ｂの量よりも大きい。
【0057】
第１の底部電極スタック構造体７７０のＴｉ濃度が異なる結果、ＲＲＡＭセルの対応する層７０２Ａ、７０２Ｂ、７０２Ｃの酸素空孔濃度が異なることを踏まえると、形成されたＲＲＡＭの全抵抗は、図４の等価コンダクタンス回路構成に示されているように、酸素空孔濃度が異なる（したがって、印加されたパルスの数または電圧に対する応答としての抵抗変化が異なる）並列のＲＲＡＭが多数あるのと等価である。ＲＲＡＭセル７００の全コンダクタンス「Ｇ」は、ＲＲＡＭセルのそれぞれのセクションＲ１、Ｒ２、．．．、Ｒｎのコンダクタンス（Ｇ１、Ｇ２、．．．、Ｇｎ）の和である。
【0058】
互層を構成する底部電極層のそれぞれは、（１）電極であることと、（２）酸素スカベンジング層であることの２重の目的を果たし、つまり、底部電極が誘電体層（例えばＨｆＯｘ）と相互作用することにより、底部電極とＨｆＯｘとの間の界面で酸素空孔を生み出す。
【0059】
このようなＲＲＡＭは、単純な２項抵抗（高抵抗／低抵抗）状態の代わりにＲＲＡＭ抵抗が漸進的に変化することが望まれるいくつかの用途（例えばアナログ・コンピューティングまたはニューロモーフィック用途）で使用可能である。
【0060】
【0061】
図８（Ａ）は、基板８０１上に置かれた底部電極材料層（例えば底部金属窒化物電極材料層８０２、８０４、８０６。各層の対応する金属材料濃度は増大する）とハードマスク誘電体材料層（例えば誘電体材料層８０３、８０５）とが互層（alternating layers）を成す材料スタック８００を形成する初期のステップによって形成された例示的な構造体を示している。
【0062】
基板８０１上に存在する材料スタック８００はＢＥＯＬに形成される。上述のとおり、材料スタック８００は、底部電極材料層（例えば底部金属窒化物電極材料層８０２、８０４、８０６。各層の対応する金属材料濃度は増大する）とハードマスク誘電体材料層（例えば誘電体材料層８０３、８０５）との互層からなる。本出願では、各ハードマスク絶縁材料層が相次ぐ底部電極材料層間に挟み込まれている限りにおいて、材料スタック８００の底部電極材料層および誘電体ハードマスク材料層の数は変わり得る。図示の第２の実施形態では、一番上の底部電極材料層８０６の上方に頂部絶縁材料層８０７が形成される。
【0063】
それぞれのハードマスク絶縁材料層は、例えば窒化シリコンなどの誘電体材料からなるものとすることができ、限定はされないが、炭化シリコン（ＳｉＣ）、酸窒化シリコン（ＳｉＯＮ）、炭素ドープ酸化シリコン（ＳｉＯＣ）、フッ素ドープ酸化シリコン（ＳｉＯ：Ｆ）、シリコン－炭素－窒化物（ＳｉＣＮ）、窒化ホウ素（ＢＮ）、窒化シリコンホウ素（ＳｉＢＮ）、炭窒化シリコンホウ素（ＳｉＢＣＮ）、酸炭窒化シリコン（ＳｉＯＣＮ）、酸化シリコンおよびこれらの組合せを含む、他の適当な誘電体材料とすることもできる。それぞれのハードマスク層８０３、８０５、８０７は、２０ｎｍ乃至１００ｎｍの厚さを有することができるが、本出願では、ハードマスク層の厚さとして他の厚さが可能であり、他の厚さを用いることができる。
【0064】
それぞれの底部電極材料層（例えば電極材料層８０２、８０４、８０６）は、例えばタングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、ルテニウム（Ｒｕ）、モリブデン（Ｍｏ）、白金（Ｐｔ）または他の適当な導電性材料などの第１の電極材料からなる。この金属コンタクトはさらにバリア層を含むことができる。このバリア層は、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、窒化ハフニウム（ＨｆＮ）、窒化ニオブ（ＮｂＮ）、窒化タングステン（ＷＮ）、窒化タングステン炭素（ＷＣＮ）またはこれらの組合せとすることができる。図７に示された例示的な第２の実施形態に関しては、互層を構成する電極材料層８０２、８０４、８０６はＴｉのパーセント（％）濃度が変化するＴｉＮであり、相次ぐ層８０２、８０４、８０６毎にＴｉ材料濃度が漸増する。例えば、相次ぐ層それぞれのＴｉ％を固定することができる。例えば、一番下の層８０２が３０％のＴｉ％濃度を有し、中間層８０４が５０％のＴｉ％濃度を有し、一番上の層８０６が７０％のＴｉ％濃度を有する。代替実施形態では、層８０２、８０４、８０６のそれぞれの内部でＴｉ％をさらに変化させることができる。例えば、層５１０の高さの関数としてのＴｉ％の増分は、線形、劣線形、超線形または他の適当な形態とすることができる。
【0065】
底部電極材料層８０２、８０４、８０６のそれぞれは、例えばＣＶＤ、ＰＥＣＶＤ、原子層堆積（ＡＬＤ）、スパッタリングまたはめっきを含む付着プロセスを利用して形成することができる。一実施形態では、ＴｉＮ層８０２、８０４、８０６のそれぞれが垂直方向に成長するにつれてＴｉの％濃度を時間単位当たりで増大させる。形成された個々の底部電極材料層８０２、８０４、８０６は、５ｎｍ乃至６０ｎｍ、より好ましくは１０ｎｍ乃至３０ｎｍ、最も好ましくは２０ｎｍ乃至３０ｎｍの範囲の厚さ（高さ）を有することができる。ＴｉＮ電極材料層８０２、８０４、８０６それぞれの厚さは、同じであっても異なっていてもよい。
【0066】
図８（Ｂ）は、底部電極層８０２、８０４、８０６と、中間層８１０と、ハードマスク層８０３、８０５、８０７との底部電極スタック８００を含む垂直スタック・メモリ・セル構造体を形づくるためのさらなる処理ステップを示している。示されてはいないが、図８（Ｂ）に示された構造体に帰結するこのような処理ステップには、一番上のハードマスク層８０７の上方のフォトレジスト層（図示せず）をパターニングして、ＲＲＡＭメモリ・セルの底部電極の垂直な側壁８６０を露出させることを含められる。このパターニングされたフォトレジストは、本出願のこのステップの際にエッチング・マスクとして使用可能であり、従来のフォトレジスト材料製することができる。一実施形態では、このエッチング・マスクを、フォトレジスト材料の層の付着およびフォトリソグラフィによって形成可能である。次いで、一実施形態では、異方性エッチング・プロセスを実行することにより、フォトレジスト層によって保護されていない構造体の物理的に露出した部分を選択的に除去し、底部電極の側壁８６０を形成し、基板表面の部分８１７を露出させることができる。一例では、反応性イオン・エッチングにより、パターニングされたフォトレジスト層（図示せず）によって保護されていない互層を構成する底部電極層８０２、８０４、８０６の物理的に露出した部分、中間層８１０、およびハードマスク層８０３、８０５、８０７を除去することができる。本明細書では、パターニングされたフォトレジストの下に残るＲＲＡＭセル・スタックのパターニングされた部分をパターニングされた底部電極部分８２５と呼ぶことがある。残ったパターニングされたフォトレジスト層は、例えばアッシングなどのストリッピング・プロセスを用いて除去することができる。
【0067】
図８（Ｃ）は、一番上のハードマスク層８０７の頂部表面８３０、ならびに互層を構成するハードマスクおよび底部電極層のエッチングによって形成された、位置合わせされて露出したハードマスク層の側壁および底部電極の側壁８６０に高ｋ誘電体材料層（例えば酸化ハフニウム（ＨｆＯｘ））８４０を付着させることを含む、さまざまな材料層のさらなる付着、リソグラフィおよびエッチングの結果として形成されたＲＲＡＭ構造体８７５を示している。高ｋ誘電体材料中間層８４０の付着は、先行する異方性エッチング後に残った基板の露出表面部分８１７の上に薄層部分８４１を付着させることを含む。次いで、さらに、高ｋ誘電体材料中間層８４０、８４１の外側表面の上にＲＲＡＭセル７００の頂部電極層８５０を形成する。
【0068】
実施形態では、ＲＲＡＭセル誘電体中間層８４０、８４１を高ｋゲート誘電体からなるものとすることができる。誘電体層８４０、８４１に言及しているとき、用語「高ｋ」は、ＨｆＯｘ、ＴｉＯｘ、ＮｉＯｘ、ＷＯｘ、ＴａＯｘ、ＶＯｘ、ＣｕＯｘなどの遷移金属酸化物材料を意味し、原子層堆積（ＡＬＤ）プロセス、または、限定はされないが、熱酸化、化学酸化、熱窒化物形成、プラズマ酸化、プラズマ窒化、原子層堆積（ＡＬＤ）、化学蒸着（ＣＶＤ）、物理蒸着（ＰＶＤ）、分子線堆積（ＭＢＤ）、パルス・レーザ堆積（ＰＬＤ）、液体ソース・ミスト化学堆積（ＬＳＭＣＤ）および他の同様の付着プロセスなどを含む、他の適当なプロセスもしくは多数のプロセスの任意の適当な組合せによって付着させることができる。いくつかの実施形態では、ＨｆＯｘ誘電体材料層８４０、８４１が、２ｎｍ乃至２０ｎｍ、より好ましくは３ｎｍ乃至１０ｎｍ、よりいっそう好ましくは４ｎｍ乃至６ｎｍの範囲の厚さを有する共形層であるが、これよりも小さな厚さおよび大きな厚さも可能である。
【0069】
図８（Ｃ）にはさらに、頂部電極８５０のさらなる付着およびパターニングの結果として形成された結果として生じるＲＲＡＭ構造体８７５が示されている。一実施形態では、頂部電極が「不活性」導体であること、すなわち、頂部電極の唯一の目的が導体であることであることが好ましい。頂部電極８５０は、高ｋ誘電体中間層８４０、８４１の上方に導体材料または多数の導体層を付着させ、続いてパターニングすることによって形成することができる。
【0070】
一実施形態では、頂部電極８５０は、限定はされないが、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、ルテニウム（Ｒｕ）、モリブデン（Ｍｏ）、白金（Ｐｔ）または他の適当な導電性材料を含む材料を含むことができる。この金属コンタクトはさらにバリア層を含むことができる。このバリア層は、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、窒化ハフニウム（ＨｆＮ）、窒化ニオブ（ＮｂＮ）、窒化タングステン（ＷＮ）、窒化タングステン炭素（ＷＣＮ）またはこれらの組合せとすることができる。さまざまな実施形態において、このバリア層を、ＡＬＤ、ＣＶＤ、ＭＯＣＶＤ、ＰＥＣＶＤまたはこれらの組合せによってトレンチの中に堆積させることができる。さまざまな実施形態において、ＡＬＤ、ＣＶＤ、ＰＶＤもしくはめっきまたはこれらの組合せによって金属充填物を形成することにより、電気コンタクトを形成することができる。
【0071】
図９は、複数のＲＲＡＭセル８７５を有するＲＲＡＭアレイ９００の概略図を示しており、それぞれのＲＲＡＭセル８７５は、ＴｉＮ材料の互層のスタックからなり、そのスタックの相次ぐ層のそれぞれが一様でない、固定された（または変動した）Ｔｉ％濃度を有する、底部金属窒化物電極と、均一な頂部ＴｉＮ電極と、底部電極と頂部電極との間の中間ＨｆＯｘ層とを含む。このアレイでは、それぞれのＲＲＡＭセルが、列選択回路１２５に接続されたワード線列ＷＬ１、ＷＬ２、．．．、ＷＬｎと行選択回路１２６に接続されたビット線行導体ＢＬ１、ＢＬ２、．．．、ＢＬｎとの交点にある。図９に示されているように、単一の行に沿ったメモリ・セル８７５の頂部電極は、例えばセルをプログラムするときまたはプログラムされた値をセルから読み出すときに、アレイのその行のビット線（ＢＬ）に電気的に接続する。同様に、単一の列に沿ったメモリ・セル８７５の底部電極層は、例えばセルをプログラムするときまたはプログラムされた値をセルから読み出すときに、アレイのその列のワード線（ＷＬ）に電気的に接続する。一実施形態では、セルのＴｉＮ電極層８０２、８０４、８０６の全てを一緒にワード線にそれぞれ電気的に接続する導線網９０５が形成される。ＲＲＡＭメモリ・セル８７５は、例えば列選択回路１２５および行選択回路１２６によってアドレス指定されたアレイ位置に抵抗（またはコンダクタンス）値を記憶するようにプログラム可能である。アドレス指定されたＲＲＡＭセル８７５にプログラムされた電圧または抵抗値を読み出すために、ＲＲＡＭメモリ・アレイ内にさらなるセンス回路（図示せず）を実装することができる。セル８７５のそれぞれの底部電極層８０２、８０４、８０６の組成が異なるため、ＲＲＡＭの対応するセクションの酸素空孔の濃度は異なり、ＲＲＡＭセルの全コンダクタンスはＲＲＡＭセルそれぞれのセクションのコンダクタンスの和であり、ＲＲＡＭセルの全抵抗は、酸素空孔濃度が異なる（したがって、接続されたワード線／ビット線を介して印加されたパルスの数または電圧のレベルに対する応答として一様でない抵抗変化が実現される）ＲＲＡＭセクションが多数あるのと等価である。底部電極内の異なるＴｉ％を有する異なるＲＲＡＭセクションの酸素空孔の濃度が異なることにより、印加された電気パルスまたは電圧の振幅および持続時間に応じて、異なるＲＲＡＭセクションにおいて導電性フィラメントが漸進的に形成されうるような態様で、ＲＲＡＭセル８７５をプログラムすることができる。その結果、ＲＲＡＭセル８７５の全コンダクタンスを異なる値に漸進的に合わせることができる。セル８７５をＡＩ用途に使うと、セルのコンダクタンスによってニューラル・ネットワークの重みを表すことができる。セル８７５の漸進的なコンダクタンス変化によりニューラル・ネットワークの重みの漸進的な調整が可能になるので、有利である。
【0072】
有利であることには、図６および９に示されたＲＲＡＭアレイ実施形態はニューロモーフィック・コンピューティング用途で使われ、抵抗変化型メモリ・デバイスが前ニューロンと後ニューロンとの間の接続（すなわちシナプス）として用いられて、デバイス抵抗の形態で接続重みを表す。ＲＲＡＭのクロスバー・アレイを介して多数の前ニューロンおよび後ニューロンを接続することにより、完全接続のニューラル・ネットワークを自然に表現することができる。
【0073】
本出願を、特に、その好ましい実施形態に関して示し、説明したが、本出願の趣旨および範囲を逸脱することなく、形態および詳細の上記の変更および他の変更を実施することができることを当業者は理解するであろう。したがって、本出願は、記載および図示された正確な形態および詳細だけに限定されないが、添付の請求項の範囲に含まれることが意図されている。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【手続補正書】
【提出日】2024-04-17
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
抵抗変化型メモリ・デバイスであって、金属材料を含む組成が変動する第１の電極層と、
前記第１の電極層の側壁表面の上の抵抗スイッチング材料層と、
前記抵抗スイッチング材料層の上の第２の電極と
を備える抵抗変化型メモリ・デバイス。
【請求項2】
前記抵抗スイッチング材料層が遷移金属酸化物材料製である、請求項１に記載のメモリ・デバイス。
【請求項3】
前記第１の電極層が金属窒化物材料を含み、前記金属材料を含む組成が変動することは、前記第１の電極層での前記金属材料のパーセント濃度が漸増することを含む、請求項１に記載のメモリ・デバイス。
【請求項4】
前記第１の電極層の表面の上に形成されたハードマスク絶縁層をさらに備え、前記抵抗スイッチング材料層がさらに、前記ハードマスク絶縁層の頂部表面および側壁表面の上に配置されている、請求項１に記載のメモリ・デバイス。
【請求項5】
選択可能なワード線導体およびビット線導体を有し、アドレス指定可能な抵抗変化型メモリ・セルのアレイ状に接続された、メモリ・デバイスであって、前記選択可能なワード線導体およびビット線導体が、前記アレイ内の抵抗変化型メモリ・セルをプログラムするための回路に接続されており、前記第１の電極層がワード線導体に電気的に接続しており、前記第２の電極がビット線導体に電気的に接続している、請求項３に記載のメモリ・デバイス。
【請求項6】
前記金属材料のパーセント濃度が前記第１の電極層の底部から頂部へ垂直方向に漸増して変動しており、その結果、前記メモリ・デバイスの対応するセクションの酸素空孔の濃度が異なるので、前記ＲＲＡＭの全コンダクタンスは前記ＲＲＡＭのセクションそれぞれのコンダクタンスの和であり、前記メモリ・デバイスでは接続されたワード線／ビット線を介して印加されたパルスの数または電圧のレベルに応答する抵抗変化の非一様性が実現される、請求項５に記載のメモリ・デバイス。
【請求項7】
抵抗変化型メモリ・デバイスであって、第１の電極材料層と前記第１の電極材料層間の絶縁材料層が互層を成すスタックであり、前記スタックの相次ぐ第１の電極材料層それぞれの金属材料を含む組成が異なる、前記スタックと、
前記スタックの頂部表面および側壁表面の上の抵抗スイッチング材料層と、
前記抵抗スイッチング材料層の上の第２の電極と
を備え、前記互層を構成する第１の電極材料層を含む前記スタックと前記第２の電極との間で電圧が印加される際に、前記抵抗変化型メモリ・デバイスのコンダクタンスが漸進的に変化する、
抵抗変化型メモリ・デバイス。
【請求項8】
前記スタックの互層を構成する第１の電極材料層のそれぞれが金属窒化物材料を含み、前記金属材料を含む組成が異なることは、前記互層を構成する相次ぐ第１の電極材料層毎に前記金属材料のパーセント濃度が変化して異なることを含む、請求項７に記載のメモリ・デバイス。
【請求項9】
前記互層を構成する相次ぐ第１の電極材料層毎に前記金属材料の固定されたパーセント濃度が増大する、請求項８に記載のメモリ・デバイス。
【請求項10】
前記金属材料のパーセント濃度が最初の電極材料層では１５％に固定されており、最後の電極材料層では８５％に固定されている、請求項９に記載のメモリ・デバイス。
【請求項11】
前記互層を構成する相次ぐ第１の電極材料層のそれぞれで、前記金属材料のパーセント濃度が漸増する、請求項８に記載のメモリ・デバイス。
【請求項12】
選択可能なワード線導体およびビット線導体を有し、アドレス指定可能な抵抗変化型メモリ・セルのアレイ状に接続された、メモリ・デバイスであって、前記選択可能なワード線導体およびビット線導体が、前記アレイ内の抵抗変化型メモリ・セルをプログラムするための回路に接続されており、前記スタックの互層を構成する第１の電極材料層のそれぞれがワード線導体に電気的に接続しており、前記第２の電極がビット線導体に電気的に接続している、請求項７に記載のメモリ・デバイス。
【請求項13】
メモリ・デバイスを形成する方法であって、基板上に、金属材料を含む組成が変動する第１の電極層を形成すること、
前記第１の電極層をパターニングして側壁を露出させること、
前記第１の電極層の前記側壁に抵抗スイッチング材料層を付着させること、および
前記抵抗スイッチング材料層の上に第２の電極を形成すること
を含む方法。
【請求項14】
前記基板上に第１の電極層を形成することが前記第１の電極層の表面の上に側壁が露出したハードマスク絶縁層を形成することをさらに含み、前記抵抗スイッチング材料層がさらに、前記ハードマスク絶縁層の頂部表面および側壁表面の上に配置されている、請求項１３に記載の方法。
【請求項15】
前記基板上に第１の電極層を形成することが前記第１の電極層と前記第１の電極層間のハードマスク絶縁材料層とが互層を成すスタックを形成することを含み、前記スタックの相次ぐ第１の電極層のそれぞれの金属材料を含む組成が異なる、請求項１３に記載の方法。
【請求項16】
前記スタックの互層を構成する第１の電極層それぞれが金属窒化物材料を含み、前記金属材料を含む組成が異なることは、前記互層を構成する相次ぐ第１の電極層毎に前記金属材料のパーセント濃度が変化して異なることを含む、請求項１５に記載の方法。
【請求項17】
前記互層を構成する相次ぐ第１の電極層を、前記第1の電極層毎に固定された前記金属材料のパーセント濃度が増大するか、または前記第１の電極層のそれぞれで前記金属材料のパーセント濃度が漸増するものとして形成することをさらに含む、請求項１６に記載の方法。
【請求項18】
形成された前記メモリ・デバイスが、選択可能なワード線導体およびビット線導体を有し、アドレス指定可能な抵抗変化型メモリ・セルのアレイ状に接続されており、前記選択可能なワード線導体およびビット線導体が、前記アレイ内の抵抗変化型メモリ・セルをプログラムするための回路に接続されており、前記方法が、前記第１の電極層をワード線導体に接続すること、および
前記第２の電極をビット線導体に接続すること
をさらに含む、請求項１３に記載の方法。
【請求項19】
前記第１の電極層が金属窒化物材料を含み、金属材料のパーセント濃度が前記第１の電極層の底部から頂部へ垂直方向に変動しており、その結果、前記メモリ・デバイスの対応するセクションの酸素空孔の濃度が異なるので、前記ＲＲＡＭの全コンダクタンスは前記ＲＲＡＭのセクションそれぞれのコンダクタンスの和であり、形成された前記メモリ・デバイスでは接続されたワード線／ビット線を介して印加されたパルスの数または電圧のレベルに応答する抵抗変化の非一様性が実現される、請求項１８に記載の方法。
【請求項20】
形成された前記メモリ・デバイスが、選択可能なワード線導体およびビット線導体を有し、アドレス指定可能な抵抗変化型メモリ・セルのアレイ状に接続されており、前記選択可能なワード線導体およびビット線導体が、前記アレイ内の抵抗変化型メモリ・セルをプログラムするための回路に接続されており、前記方法が、前記スタックの互層を構成する第１の電極層のそれぞれを単一のワード線導体に接続すること、および
前記第２の電極をビット線導体に接続すること
をさらに含む、請求項１７に記載の方法。
【国際調査報告】