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特表2024-535144クロスバー・アレイ用の個別にプラズマ誘起されるメモリ・ユニット・セル

書誌要約請求の範囲詳細な説明課題実施例実施するための形態図面の説明

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(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-09-27

(54)【発明の名称】クロスバー・アレイ用の個別にプラズマ誘起されるメモリ・ユニット・セル

(51)【国際特許分類】

H10B 63/00 20230101AFI20240919BHJP

H10N 70/20 20230101ALI20240919BHJP

H01L 21/768 20060101ALI20240919BHJP

H01L 21/82 20060101ALI20240919BHJP

H01L 21/3065 20060101ALI20240919BHJP

H01L 21/205 20060101ALI20240919BHJP

【ＦＩ】

H10B63/00

H10N70/20

H01L21/90 A

H01L21/90 W

H01L21/82 F

H01L21/302 105A

H01L21/205

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2024513716

(86)(22)【出願日】2022-08-19

(85)【翻訳文提出日】2024-02-29

(86)【国際出願番号】 EP2022073254

(87)【国際公開番号】W WO2023030931

(87)【国際公開日】2023-03-09

(31)【優先権主張番号】17/460,827

(32)【優先日】2021-08-30

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】390009531

【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション

【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬＢＵＳＩＮＥＳＳＭＡＣＨＩＮＥＳＣＯＲＰＯＲＡＴＩＯＮ

【住所又は居所原語表記】ＮｅｗＯｒｃｈａｒｄＲｏａｄ，Ａｒｍｏｎｋ，ＮｅｗＹｏｒｋ１０５０４，ＵｎｉｔｅｄＳｔａｔｅｓｏｆＡｍｅｒｉｃａ

(74)【代理人】

【識別番号】100112690

【弁理士】

【氏名又は名称】太佐種一

(74)【代理人】

【識別番号】100120710

【弁理士】

【氏名又は名称】片岡忠彦

(74)【復代理人】

【識別番号】110000420

【氏名又は名称】弁理士法人ＭＩＰ

(72)【発明者】

【氏名】セオ、スン－チェオン

(72)【発明者】

【氏名】キム、ユンソク

(72)【発明者】

【氏名】オク、インジョ

(72)【発明者】

【氏名】レズニチェク、アレクサンダー

【テーマコード（参考）】

5F004

5F033

5F045

5F064

5F083

【Ｆターム（参考）】

5F004AA09

5F004DA00

5F004DA22

5F004DA23

5F004DA24

5F004DA25

5F004EB01

5F004EB04

5F033HH08

5F033HH11

5F033HH12

5F033HH19

5F033KK07

5F033KK11

5F033KK12

5F033KK15

5F033KK19

5F033KK32

5F033KK33

5F033MM01

5F033MM02

5F033NN02

5F033QQ08

5F033QQ13

5F033QQ37

5F033QQ48

5F033QQ53

5F033RR03

5F033RR04

5F033VV09

5F045AA06

5F045AA08

5F045AB31

5F045AB32

5F045AB33

5F064BB12

5F064BB37

5F064CC22

5F064EE13

5F064EE23

5F064EE26

5F064EE27

5F064EE32

5F064EE33

5F064EE34

5F064FF28

5F064FF32

5F064FF45

5F064GG10

5F083FZ10

5F083GA10

5F083JA37

5F083JA38

5F083JA39

5F083JA40

5F083JA60

5F083KA01

5F083KA05

5F083LA12

5F083LA16

5F083MA06

5F083MA16

5F083PR03

5F083PR05

5F083PR21

5F083PR22

5F083PR40

(57)【要約】

個別のメモリ・セルのアレイによって形成されるクロスバー・アレイ用の半導体構造を提供するためのアップローチである。第１の金属層上の各メモリ・セルが第２の金属層内にある上部電極コンタクトおよび下部電極コンタクトを含む、複数の個別のメモリ・セル。クロスバー・アレイは、個別のメモリ・セルの各々の上方にあり、１つまたは複数の隣り合う上部電極コンタクトに接続しているワード線と、個別のメモリ・セルの各々の上方にあり、隣り合う下部電極コンタクトのうちの１つまたは複数を接続しているビット線と、を含み、複数のメモリ・セルの各メモリ・セルは、各メモリ・セル内の抵抗スイッチ・デバイス内に予備形成された導電性フィラメントを有する。

【特許請求の範囲】

【請求項1】

個別のメモリ・セルのアレイによって形成されているクロスバー・アレイであって、前記クロスバー・アレイは、
上部電極コンタクトおよび下部電極コンタクトを有する、アレイ状の複数の個別のメモリ・セルと、
前記個別のメモリ・セルの各々の上方にあり、１つまたは複数の隣り合う上部電極コンタクトを接続しているワード線と、
前記複数の個別のメモリ・セルの各個別のメモリ・セルの上方にあり、１つまたは複数の隣り合う下部電極コンタクトを接続しているビット線と、を備える、クロスバー・アレイ。

【請求項2】

前記個別のメモリ・セルは各々が抵抗変化型ランダム・アクセス・メモリ・デバイスである、請求項１に記載のクロスバー・アレイ。

【請求項3】

前記個別のメモリ・セルの各々は、
第１の金属層の一部、抵抗スイッチ・デバイス、および前記第１の金属層の前記一部上にある第１のビアと、
前記第１のビアに接続している第２の金属層内にある下部電極コンタクトと、
前記第２の金属層内にあり前記抵抗スイッチ・デバイスに接続している上部電極コンタクトと、を更に備える、請求項１または２に記載のクロスバー・アレイ。

【請求項4】

前記上部電極コンタクトは、前記下部電極コンタクトの頂部表面積よりも大きい頂部表面積を有する、請求項１ないし３のいずれか一項に記載のクロスバー・アレイ。

【請求項5】

前記上部電極コンタクトの前記頂部表面積は、前記下部電極コンタクトの前記頂部表面積よりも少なくとも１．２倍大きい、請求項４に記載のクロスバー・アレイ。

【請求項6】

前記個別のメモリ・セルは、前記個別のメモリ・セルの前記アレイ内で等間隔に配置されている、請求項１ないし５のいずれか一項に記載のクロスバー・アレイ。

【請求項7】

第３の金属層内の前記個別のメモリ・セルの各々の上方にある前記ワード線は少なくとも２つ以上の個別のメモリ・セルを接続しており、複数の前記ワード線が前記クロスバー・アレイの少なくとも一部を構成している、請求項１ないし６のいずれか一項に記載のクロスバー・アレイ。

【請求項8】

第３の金属層における前記個別のメモリ・セルの各々の上方にある前記ビット線は少なくとも２つ以上の個別のメモリ・セルを接続しており、複数の前記ビット線が前記クロスバー・アレイの少なくとも一部を構成している、請求項１ないし７のいずれか一項に記載のクロスバー・アレイ。

【請求項9】

複数の前記ワード線と複数の前記ビット線は互いに直交する、請求項７または８に記載のクロスバー・アレイ。

【請求項10】

前記個別のメモリ・セルは各々が前記複数のメモリ・セルの各メモリ・セル内に導電性フィラメントを含む、請求項１ないし９のいずれか一項に記載のクロスバー・アレイ。

【請求項11】

メモリ・セル・デバイスのクロスバー・アレイ内に複数のメモリ・セル・デバイスのアレイを形成する方法であって、前記方法は、
複数のメモリ・セル・デバイスを形成することであって、前記複数のメモリ・セル・デバイスの各メモリ・セル・デバイスは、第１の金属層の一部上にあり、かつ第２の金属層内に下部電極コンタクトおよび上部電極コンタクトを有する、前記形成することと、
複数の上部電極コンタクトの各上部電極コンタクトおよび複数の下部電極コンタクトの各下部電極コンタクトに対してプラズマ・プロセスを実行することと、
前記第２の金属層上に複数の第２のビアを形成し、第３の金属層内に複数のワード線および複数のビット線を形成することであって、前記複数の第２のビアの各第２のビアは、前記複数のワード線のうちの１つのワード線または前記複数のビット線のうちの１つのビット線の一方に接続する、前記複数の第２のビアを形成し、前記複数のワード線および前記複数のビット線を形成することと、を含む、方法。

【請求項12】

前記複数のメモリ・セル・デバイスを形成することは、
複数の抵抗スイッチ・デバイスを形成することであって、前記複数の抵抗スイッチ・デバイスの各抵抗スイッチ・デバイスは前記第１の金属層の前記一部上にある、前記形成することと、
第１の層間絶縁体材料を堆積させることと、
複数の第１のビア、前記複数の上部電極コンタクト、および前記複数の下部電極コンタクトを、デュアル・ダマシン・プロセスを用いて形成することであって、前記複数の上部電極コンタクトおよび前記複数の下部電極コンタクトは前記第２の金属層内にある、前記形成することと、を更に含む、請求項１１に記載の方法。

【請求項13】

前記第２の金属層上に前記複数の第２のビアを形成し、前記第３の金属層内に前記複数のワード線および前記複数のビット線を形成することは、
第２の層間絶縁体材料を堆積させることと、
前記第２の層間絶縁体材料を選択的にエッチングして複数のビア・ホールおよび複数のトレンチを形成することと、
前記複数のビア・ホール、前記複数のトレンチ、および前記第２の層間絶縁体材料の露出した表面の上に、第３の金属層を堆積させることと、
化学機械的研磨を実行して前記第３の金属層の表層部を除去して前記複数の第２のビアを形成することであって、各第２のビアは、前記第３の金属層内の前記複数のワード線のうちの１つのワード線または前記複数のビット線のうちの１つのビット線の一方に接触する、前記実行することと、を更に含む、請求項１１または１２に記載の方法。

【請求項14】

前記複数の抵抗スイッチ・デバイスの各抵抗デバイスは、下部電極と、スイッチング層と、上部電極と、を含む、請求項１２または１３に記載の方法。

【請求項15】

前記複数の上部電極コンタクトの各々および前記複数の下部電極コンタクトの各々に対して前記プラズマ・プロセスを実行することは、前記メモリ・セル・デバイスの前記クロスバー・アレイを作成する前記複数のワード線および前記複数のビット線を形成する前に行われる、請求項１１ないし１４のいずれか一項に記載の方法。

【請求項16】

前記複数の上部電極コンタクトの各々および前記複数の下部電極コンタクトの各々に対して前記プラズマ・プロセスを実行することによって、前記メモリ・セルの前記クロスバー・アレイを形成する前に、前記複数のメモリ・セルの各メモリ・セル内に導電性フィラメントが形成される、請求項１１ないし１５のいずれか一項に記載の方法。

【請求項17】

前記複数の上部電極コンタクトの各々および前記複数の下部電極コンタクトの各々に対して前記プラズマ・プロセスを実行することによって、前記複数の抵抗スイッチ・デバイスの各抵抗スイッチ・デバイス内に導電性フィラメントを形成するためのアンテナ効果が生じる、請求項１２ないし１６のいずれか一項に記載の方法。

【請求項18】

前記複数の上部電極コンタクトの各々および前記複数の下部電極コンタクトの各々に対して前記プラズマ・プロセスを実行することは、
アルゴン、窒素、水素、ヘリウム、キセノン、またはアンモニアから成る群からの１種または複数種の気体から構成される気体を使用することと、
誘導結合プラズマ・ツール、容量結合プラズマ・ツール、またはマイクロ波生成プラズマ・ツールから成る群のうちの１つのツールを使用することと、を更に含む、請求項１１ないし１７のいずれか一項に記載の方法。

【請求項19】

前記複数のワード線および前記複数のビット線は互いに直交して形成される、請求項１１ないし１８のいずれか一項に記載の方法。

【請求項20】

前記複数のワード線および前記複数のビット線を形成することは、前記複数のワード線の各ワード線が、前記複数の上部電極コンタクトのうちの少なくとも２つの隣り合う上部電極コンタクトを接続することを更に含む、請求項１１ないし１９のいずれか一項に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、一般に半導体メモリ・デバイス技術の分野に関し、より詳細には抵抗変化型ランダム・アクセス・メモリ・デバイスに関する。

【背景技術】

【0002】

抵抗変化型ランダム・アクセス・メモリ（ＲｅＲＡＭまたはＲＲＡＭ）は抵抗を変化させることまたは誘電体固体材料の抵抗を変化させることによって動作する不揮発性（ＮＶ）ランダム・アクセス（ＲＡＭ）・コンピュータ・メモリの一種で、しばしばメモリスタと呼ばれる。従来型のＲＲＡＭは誘電体材料を２つの電極間に挟んで構成されている。

【0003】

ＲＲＡＭの形成は、十分に高い電圧を印加すると、通常は絶縁性である誘電体材料を、この誘電体材料に形成されたフィラメントまたは伝導経路を介して導通させることができる、という概念に基づいている。ＲＲＡＭデバイスの動作は通常、印加された電界の適用下で生じる抵抗の変化を用いて、ＲＲＡＭデバイスのスイッチングを行う。抵抗スイッチングは様々な酸化物で観察されているが、不揮発性メモリ用途のスイッチング材料としては、相補型金属酸化膜半導体（ＣＭＯＳ）プロセスとの適合性に主に起因して、二元金属酸化物が一般に好まれる。

【0004】

抵抗スイッチング用のＲＲＡＭデバイスの作製には通常、酸素空孔を発生させる必要があるが、これは通常、酸素が除去された酸化物結合部位に生じる。酸素空孔は電界印加下で電荷を帯びドリフトする。酸化物中の酸素イオンおよび酸素空孔の動きは、半導体材料中の電子および正孔の動きに類似している場合がある。空孔または金属欠陥のマイグレーションを含めた様々な機序から、伝導経路またはフィラメントが生じ得る。一般に、誘電体材料中にフィラメントが形成されると、このフィラメントはリセットされるかまたは破断する場合がある。誘電体材料中のフィラメントがリセットされるかまたは破断すると高抵抗になる。フィラメントは別の電圧または印加電界によってセットまたは再形成することができ、この結果、誘電体材料の抵抗はより低くなる。いくつかの場合、典型的なＲＲＡＭ用途では、単一のフィラメントではなく多くの電流経路が関与し得る。

【発明の概要】

【0005】

本発明の実施形態は、クロスバー・アレイを形成する個別のメモリ・セルのアレイを提供する。クロスバー・アレイは、第１の金属層上にある複数の個別のメモリ・セルを含み、個別のメモリ・セルの各々は、第２の金属層内にある上部電極コンタクトと下部電極コンタクトを有する。クロスバー・アレイは、個別のメモリ・セルの各々の上方にあり、１つまたは複数の隣り合う上部電極コンタクトを接続しているワード線と、個別のメモリ・セルの各々の上方にあり、隣り合う下部電極コンタクトのうちの１つまたは複数を接続しているビット線と、を備える。

【0006】

本発明の実施形態は、メモリ・セル・デバイスのクロスバー・アレイに複数のメモリ・セル・デバイスを形成する方法を提供する。方法は複数のメモリ・セル・デバイスを形成することを含み、各メモリ・セル・デバイスは、第１の金属層の一部上に形成され、かつ第２の金属層に形成された下部電極コンタクトおよび上部電極コンタクトを有する。方法は、各メモリ・セル内の複数の上部電極コンタクトの各々および複数の下部電極コンタクトの各々に、プラズマ・プロセスを実行することを含み、プラズマ・プロセスによって、各メモリ・セル内の抵抗スイッチ・デバイス内に、導電性フィラメントが作成される。方法は、デュアル・ダマシン・プロセスを用いて、堆積させた層間絶縁体材料の層に複数の第２のビアを、ならびに、第３の金属層に複数のワード線および複数のビット線を形成することを含む。

【0007】

本発明の様々な実施形態の上記のおよび他の態様、特徴、および利点は、添付の図面と併せて解釈される以下の説明からより明らかになるであろう。

【図面の簡単な説明】

【0008】

【図1】本発明の実施形態に係る、第１の金属層の一部上にある抵抗スイッチ・デバイスおよびビアのための構造の三次元等角図である。

【図2】本発明の実施形態に係る、抵抗スイッチ・デバイスの上にある上部電極コンタクトとビアの上方にある下部電極コンタクトとを有するメモリ・セルの構造の三次元等角図である。

【図3】本発明の実施形態に係る、図２の半導体構造のＸ－Ｘ断面を通る構造の断面図である。

【図4】本発明の実施形態に係る、図２の半導体構造のＹ－Ｙ断面を通る構造の断面図である。

【図5】本発明の実施形態に係る、メモリ・セルのアレイの一部の三次元等角図である。

【図6】本発明の実施形態に係る、メモリ・ユニット・セルの各々の上方にある金属層内の複数の接続リンクを使用して接続されているメモリ・セルのクロスバー・アレイの一部の三次元等角図である。

【図7】本発明の実施形態に係る、Ｘ－Ｘ断面を通る図６のクロスバー・アレイの断面図である。

【図8】本発明の実施形態に係る、Ｙ－Ｙ断面を通る図６のクロスバー・アレイの断面図である。

【図9】本発明の実施形態に係る、図６のクロスバー・アレイを形成する方法のための代表的な製造ステップを列挙したフローチャートである。

【発明を実施するための形態】

【0009】

本発明の実施形態では、酸化ハフニウムなどの誘電体材料を利用する抵抗変化型ランダム・アクセス・メモリ（ＲｅＲＡＭまたはＲＲＡＭ）・デバイス用の典型的な形成電圧は、１４ｎｍ以下のフィーチャ・サイズを有する高度なＲＲＡＭデバイス技術に要求される形成電圧を上回る、３～３．５Ｖの範囲内にあることが認識されている。高度なＲＲＡＭデバイスでは、ＲＲＡＭデバイス内に導電性フィラメントを作成するための電鋳プロセスに関して、望まれる形成電圧は２ボルトの範囲以下である。本発明の実施形態では、接続されたＲＲＡＭデバイスの典型的なクロスバー・アレイ内に導電性フィラメントを形成する新たな方法が、ＲＲＡＭデバイス内に導電性ブリッジまたは導電性フィラメントを形成するための充電電圧を誘起するために、プラズマ・プロセスを採用することが認識されている。本発明の実施形態では、プラズマ・プロセスによってＲＲＡＭデバイスに対するアンテナ効果が生じることが認識されており、この効果が、酸化ハフニウム誘電体材料を有するＲＲＡＭデバイスにおいて、２ボルト未満の形成電圧で導電性フィラメントまたは予備形成導電性フィラメントを形成することが示されている。

【0010】

本発明の実施形態では、従来の接続されたＲＲＡＭデバイスのクロスバー・アレイの電極にプラズマ・プロセスを適用するとき、個別の抵抗スイッチまたはＲＲＡＭデバイスの全てに同時に導電性フィラメントが作成されるわけではないことが認識されている。従来のクロスバー・アレイ内のＲＲＡＭデバイスのうちの１つまたは複数がそのクロスバー・アレイ内のその他のＲＲＡＭデバイスよりも先に導電性フィラメントを形成する場合、最初に形成された導電性フィラメントは、プラズマ・プロセスによって生成された形成電圧の残りを、最初に導電性フィラメントを形成する１つまたは複数のＲＲＡＭデバイス内の最初に形成される導電性フィラメントを通して分流（shunt）させる可能性がある。本発明の実施形態では、この場合に、残りのＲＲＡＭデバイスのうちのいくつかにおいて導電性フィラメントが形成されない場合のあることが認識されている。

【0011】

本発明の実施形態では、ＲＲＡＭデバイスのクロスバー・アレイ内のＲＲＡＭデバイスの各々に導電性フィラメントを形成できるのが望ましいことが認識されている。本発明の実施形態では、形成電圧が低くなるプラズマ処理を用いるＲＲＡＭデバイスのクロスバー・アレイを形成するための方法および半導体構造が有益であろうと認識されており、このプラズマ処理では、クロスバー・アレイ内の各ＲＲＡＭデバイス内に導電性フィラメントが形成される。

【0012】

本発明の実施形態は、個別のメモリ・ユニット・セルのクロスバー・アレイ用の構造、およびこの構造を形成する方法を提供し、それら個別のメモリ・ユニット・セルは、個別のメモリ・ユニット・セル同士がクロスバー・アレイ内で接続される前に個別のメモリ・ユニット・セル内の抵抗スイッチ・デバイスの各々内に予備形成された導電性フィラメントを有する。本発明の実施形態は、第２の金属層内に上部電極コンタクトおよび下部電極コンタクトがある、第１の金属層上の個別のメモリ・ユニット・セルを提供し、個別のメモリ・ユニット・セルの各々は、個別のメモリ・ユニット・セルの各々内に導電性フィラメントを形成するプラズマ・プロセス中には接続されない。クロスバー・アレイは、個別のメモリ・ユニット・セルをプラズマ処理して抵抗スイッチ・デバイスの各々内に導電性フィラメントを形成した後で形成される。

【0013】

本発明の実施形態は、個別のメモリ・ユニット・セルの上方にある第３の金属層内に形成されているワード線およびビット線から構成されるクロスバー・アレイを提供する。ワード線およびビット線のクロスバー・アレイは、プラズマ・プロセス後に第３の金属層に形成される。ワード線およびビット線は、隣り合うメモリ・ユニット・セルを予備形成された導電性フィラメントで接続する。

【0014】

本発明の実施形態は個別のメモリ・ユニット・セルを提供し、各個別のメモリ・ユニット・セルは、第１の金属層の一部上にある抵抗スイッチ・デバイスおよびビアと、個別のメモリ・セルの各々内の各抵抗スイッチ・デバイスの上方にありこれに接続されている、第２の金属層内の上部電極コンタクトと、第１の金属層（例えばＭｘ金属層）上のビアの上方にありこれに接続されている、第２の金属層内の下部電極コンタクトと、を含む。個別のメモリ・ユニット・セルの各々は、第２の金属層（例えばＭｘ＋１金属層）内の上部電極コンタクトまたは下部電極コンタクトの一方の上にあるビアによって、メモリ・ユニット・セルの上方にある第３の金属層（例えばＭｘ＋２金属層）内の線に接続される。

【0015】

本発明の実施形態は、個別のメモリ・ユニット・セルの上方にありかつこれらに接続されている、Ｍｘ＋２金属内の複数の線から構成された、クロスバー・アレイを提供する。本発明の実施形態はＭｘ＋２金属層内にビット線を提供し、これがクロスバー・アレイの個別のメモリ・ユニット・セルの上にある部分を形成する。ビット線は、上部電極コンタクトの各々上に形成されたビアによって、Ｍｘ＋１金属層内の２つ以上の隣り合う下部電極コンタクトに接続される。クロスバー・アレイのＭｘ＋２金属層内のワード線は、ビアによって、Ｍｘ＋１金属層内の２つ以上の隣り合う上部電極コンタクトに接続される。クロスバー・アレイにおいて、ビット線は一方向に延びており、ワード線はビット線に対して直交方向に延びている。ビット線は下部電極コンタクト同士を接続している他のビット線と平行に延びることができ、ワード線はＲＲＡＭデバイスのクロスバー・アレイ内の他のワード線と平行に延びることができる。

【0016】

本発明の実施形態は、複数の個別のメモリ・ユニット・セルのクロスバー・アレイを形成する方法を提供し、各メモリ・ユニット・セルは、Ｍｘ金属層の一部であって、Ｍｘ金属層の一部の上に抵抗スイッチ・デバイスおよび第１のビアを有する、第１の金属層の一部と、ビアによってＭｘ金属層の一部に接続されている、第２の金属層（例えばＭｘ＋１金属層）内の上部電極コンタクトおよび下部電極と、を含む。第３の金属層（例えばＭｘ＋２金属層）内にワード線およびビット線のクロスバー・アレイを形成する前に、未接続の個別のメモリ・ユニット・セルの上部および下部電極コンタクトに対するプラズマ・プロセスを用いて導電性フィラメントが形成される。

【0017】

本発明の実施形態は、第１の金属層すなわちＭｘ金属層の一部上に抵抗スイッチ・デバイスおよびビアを形成することによって、そのＭｘ金属層の一部上に複数の個別のメモリ・ユニット・セルを作成する方法を提供する。ある実施形態では、層間絶縁体が堆積され、抵抗スイッチ・デバイスの上に上部電極コンタクトが形成され、第１の金属層上のビアの上にあるＭｘ＋１金属層内に、下部電極コンタクトが形成される。

【0018】

本発明の実施形態は、大きな金属表面積を有する上部電極コンタクトおよび下部電極コンタクトを形成する方法を提供する。上部電極コンタクトと下部電極コンタクトは、アンテナ効果が誘起されるようにプラズマ・プロセスにかけられる。アンテナ効果を用いるプラズマ・プロセスは、各メモリ・ユニット・セル内の抵抗スイッチ・デバイス内に導電性フィラメントを形成または予備形成する形成電圧を生じさせる。本発明の実施形態は、下部電極コンタクトの頂部表面積よりも少なくとも１．２倍大きい上部電極コンタクトの露出した頂部表面積を提供する。理想的には、プラズマ・プロセスのアンテナ効果を高めるために、上部電極の表面積は個別のメモリ・セルのグリッドまたはアレイの許容面積内で最大化され、下部電極の表面積は最小化される。プラズマ・プロセスの適用時には、メモリ・ユニット・セルの各々は接続されておらず、上部電極コンタクトおよび下部電極コンタクトの各々は接続されていない。

【0019】

本発明の実施形態は、ワード線およびビット線のクロスバー・アレイを作成する前に、多数のメモリ・ユニット・セルのアレイ内の各メモリ・ユニット・セルの上部および下部電極コンタクトの露出した頂面に適用されるプラズマ・プロセスによって、導電性フィラメントが形成される方法を提供する。言い換えれば、プラズマ・プロセスは、未接続の個別のメモリ・ユニット・セルの各々の、下部電極コンタクトと上部電極コンタクトの頂面に適用される。

【0020】

抵抗スイッチ・デバイスを有する個別のメモリ・ユニット・セルの各々はその場合プラズマ・プロセス中には互いに接続されないため、プラズマ・プロセス中に個別のメモリ・ユニット・セルのうちの１つ内に導電性フィラメントが最初に形成された場合、プラズマ生成された形成電圧または充電電圧が、最初にフィラメントが形成された抵抗スイッチ・デバイス（すなわちＲＲＡＭデバイス）を通って分流されることはないであろう。このようにして、本発明の実施形態は複数の個別のメモリ・ユニット・セルを提供し、プラズマ・プロセス後、個別のメモリ・ユニット・セルの各々は、プラズマ・プロセス中に形成される導電性フィラメントを有する抵抗スイッチ・デバイスを有する。

【0021】

本発明の実施形態は、個別のメモリ・ユニット・セルの各々内の抵抗スイッチ・デバイス内にプラズマ・プロセスによって導電性フィラメントを形成した後で形成される、クロスバー・アレイを提供する。クロスバー・アレイは、Ｍｘ＋２金属層内に複数のワード線およびビット線を作成することによるものである。クロスバーを形成する複数のワード線およびビット線は、複数のビアによって、第２の金属層内の下部電極コンタクトおよび上部電極コンタクトを接続する。各ビアは、隣り合うメモリ・ユニット・セルの上部電極コンタクトまたは下部電極コンタクトのうちの１つに至る線のうちの１つに接続する。線の各々は少なくとも２つのビアに接触して、１つまたは複数の隣り合うメモリ・ユニット・セル内の、少なくとも２つの隣り合う上部電極コンタクト、または少なくとも２つの隣り合う下部電極を接合する。

【0022】

本明細書には、特許請求される構造および方法の詳細な実施形態が開示されている。以下に記載する方法ステップは、半導体デバイスなどの集積回路を製造するための完全なプロセス・フローを形成するものではない。本実施形態は、当技術分野で現在使用されている、クロスバー・アレイを形成するＲＲＡＭデバイス用の集積回路製造技術と併用して実施することができ、一般に実施されているプロセス・ステップのうち、記載されている実施形態の理解に必要なものだけが含まれている。図は製造後のＲＲＡＭデバイスの断面部分を表しており、正確な縮尺で描かれるのではなく、記載されている実施形態の特徴を説明するように描かれている。本明細書に開示する構造および機能に関する具体的な詳細は限定的なものとしてではなく、本開示の方法および構造を様々に利用するよう当業者に教示するための、単なる代表的な基礎として解釈すべきである。この説明では、提示されている実施形態を不必要に曖昧にすることのないように、よく知られている特徴および技術の詳細が省略されている場合がある。

【0023】

本明細書中の「一実施形態」、「他の実施形態」、「別の実施形態」、「ある実施形態」、等への言及は、その記載される実施形態が特定の特徴、構造、または特性を含み得ることを示唆しているが、全ての実施形態がその特定の特徴、構造、または特性を必ずしも含んでいるわけではない場合がある。また更に、そのような句は必ずしも同じ実施形態を指すものではない。更に、特定の特徴、構造、または特性がある実施形態との関連において記載されている場合、明示的に記載されているか否かに関わらず、そのような特徴、構造、または特性を他の実施形態との関連において変更することが当業者の知見の範囲内にあることが理解される。

【0024】

以降の説明を目的として、用語「上側（ｕｐｐｅｒ）」、「下側（ｌｏｗｅｒ）」、「右」、「左」、「垂直」、「水平」、「上部、頂部（ｔｏｐ）」、「下部、底部（ｂｏｔｔｏｍ）」、およびこれらの派生語は、図面の図における向きで、開示される構造および方法と関係しているものとする。用語「上にある（ｏｖｅｒｌｙｉｎｇ）」、「上に（ａｔｏｐ）」、「～の上に（ｏｖｅｒ）」、「～上に（ｏｎ）」、「～上に位置する（ｐｏｓｉｔｉｏｎｅｄｏｎ）」、または「上に位置する（ｐｏｓｉｔｉｏｎｅｄａｔｏｐ）」は、第１の要素が第２の要素上に存在することを意味し、その場合第１の要素と第２の要素の間に、接合面構造などの介在する要素が存在し得る。用語「直接的接触」は、第１の要素と第２の要素が、これら２つの要素の接合面においていかなる中間の導通層、絶縁層、または半導体層も用いずに接続されていることを意味する。

【0025】

本発明の実施形態の提示を曖昧にしないために、以下の詳細な説明では、当技術分野で知られている処理ステップ、材料、または動作のうちのいくつかが、提示の目的および例示の目的で組み合わされている場合があり、場合によっては詳細に記載されていないことがある。更に、簡潔にするためにおよび本発明の要素の示差的な特徴から焦点が外れないように、既に検討した材料、プロセス、および構造の説明は、後続の図に関して繰り返さない場合がある。また場合によっては、知られているいくつかの処理ステップまたは動作が記載されていない場合がある。以下の説明はむしろ本発明の様々な実施形態の示差的な特徴または要素に注目していることが理解されるべきである。

【0026】

本明細書で使用される堆積プロセスとしては、化学気相成長（ＣＶＤ）、プラズマ気相成長（ＰＶＤ）、電気めっき、イオン化プラズマ気相成長（ｉＰＶＤ）、原子層堆積（ＡＬＤ）、およびプラズマ強化化学気相成長（ＰＥＣＶＤ）が挙げられるが、これらに限定されない。

【0027】

当業者に知られているように、本明細書で検討する典型的なＢＥＯＬプロセスとしては、デュアル・ダマシン・プロセス、シングル・ダマシン・プロセス、およびサブトラクティブ金属エッチング・プロセスが挙げられる。ＢＥＯＬパターニング・プロセスおよびメタライゼーション・プロセスには、デュアル・ダマシン・プロセスが最も一般に使用されている。デュアル・ダマシン・プロセスは通常、層間絶縁体などの誘電体材料にビアおよびトレンチをパターニングすることと、ビア・ホールおよびトレンチを金属の層で充填することと、化学機械研磨（ＣＭＰ）プロセスを用いて金属を平坦化して表層部または余分な金属を除去することと、を含む。シングル・ダマシン・プロセスは、第１の誘電体材料にビア・ホールをパターニングすることと、ビア・ホールを堆積される金属層で充填することと、その後ＣＭＰを実行して表層部または余分な金属を除去することと、その後第２の誘電体材料を堆積させることと、その後第２のエッチング・プロセスを実行してトレンチを形成することと、トレンチを金属層で充填することと、その後ＣＭＰを実行して金属層の表層部を除去することと、を含む。いくつかの実施形態では、金属層が堆積され、パターニングされ、エッチングされ、頂面の上に誘電体材料が堆積される、サブトラクティブ・メタライゼーション・プロセスが用いられる。パターニングされた金属の頂面がＣＭＰによって露出される。

【0028】

本明細書で検討されるパターニング・プロセスには、リソグラフィ、フォトリソグラフィ、極端紫外線（ＥＵＶ）リソグラフィ・プロセス、または他の既知の任意の半導体パターニング・プロセスのうちの１つが含まれるが、これらに限定されず、その後に、以下で検討するエッチング・プロセスのうちの１つまたは複数が続く。

【0029】

本明細書で検討する、リソグラフィ・プロセスによってパターニングまたはマスクされた材料の部分を除去するためのエッチング・プロセスには、反応性イオン・エッチング（ＲＩＥ）もしくはイオン・ビーム・エッチング（ＩＢＥ）を用いるドライ・エッチング・プロセス、ウェット化学エッチング・プロセス、またはこれらのエッチング・プロセスの組合せといったエッチング・プロセスが含まれるが、これらのエッチング・プロセスに限定されない。

【0030】

図１は、本発明の実施形態に係る、Ｍｘ金属１０上の抵抗スイッチ・デバイス（ＲＳＤ）１１およびビア１２のための構造１００の三次元等角図である。構造１００にはＭｘ金属層の一部のみが描かれている。描かれているように、図１は、ＲＳＤ１１とＭｘ金属１０の上方にあるビア１２とを含む。図１には描かれていないが、Ｍｘ金属１０を取り囲む層間絶縁体（ＩＬＤ）が存在する。例えば、図３に描かれているＩＬＤ５はＭｘ金属１０の側面を取り囲んでもよく、ＩＬＤ１５はＲＳＤ１１およびビア１２の側面を取り囲んでもよい。

【0031】

Ｍｘ金属１０は、半導体チップのバック・エンド・オブ・ライン（ＢＥＯＬ）において形成される任意の金属層の一部であってもよく、または半導体チップのミドル・オブ・ライン（ＭＯＬ）において形成される金属層の一部内にあってもよい。Ｍｘ金属１０が既知のメタライゼーション・プロセスおよびＣＭＰで形成された後で、ある実施形態では、Ｍｘ金属１０上にキャップとしてＳｉＮ、ＳｉＣＮ材料、または類似の材料（図示せず）が堆積され得る。Ｍｘ金属１０は、Ｃｕ、Ｃｕ－Ｍｎ、Ｗ、Ｒｕ、またはＣｏを含む典型的なＢＥＯＬ金属から構成され得るが、これらに限定されない。Ｍｘ金属１０の幅はＲＳＤ１１の幅よりも大きい。Ｍｘ金属１０の長さはＲＳＤ１１の幅の２～５倍とすることができるが、これらの長さに限定されない。

【0032】

ＲＳＤ１１は、既知のＲＲＡＭデバイス形成プロセスを用いて作成され得る。様々な実施形態において、ＲＳＤ１１は、Ｍｘ金属１０上の下部電極と、スイッチング層と、上部電極金属と、を含む。ＲＳＤ１１の下部電極、スイッチング層、および上部電極は、図１には描かれていない。当業者に知られているように、スイッチング層は、印加電界または印加電圧によって不揮発性の抵抗スイッチングを行うことのできる誘電体材料であり、酸素空孔を生成し、下部電極から上部電極へとまたはその逆で、２つの電極間に１つまたは複数の導電性フィラメントを形成するべく、酸素イオンがマイグレーションすることを可能にする。スイッチング層用の誘電体材料としては、酸化ハフニウム（例えばＨｆＯ_２）、二酸化ケイ素、酸化チタン、酸化タンタル、酸化タングステン、酸化セリウム、他の希土類酸化物、またはこれらの材料の組合せなどが挙げられるが、これらに限定されない。下部電極は、ＴａＮ、ＴｉＮ、Ｒｕ、Ｗ、およびＲＲＡＭデバイスに適した任意の金属または金属合金から構成され得るが、これらに限定されない。いくつかの実施形態では、上部電極の金属は、Ｔｉ－ｒｉｃｈＴｉＮ、ＴｉＮ、ＴａＮを含むＴｉＮ、またはスイッチング層内での導電性フィラメントの形成を促進する任意の金属層とすることができる。様々な実施形態において、図２に関して後で検討するように、ＲＳＤ１１内のスイッチング層内に、プラズマ・プロセス中に導電性フィラメントが形成され得る。

【0033】

ＲＳＤ１１の幅は１０～１０００ナノメートルの範囲であり得るが、これらの幅に限定されない。ＲＳＤ１１はフォトリソグラフィなどの既知のリソグラフィ・プロセスを用いてパターニングされ、例えば反応性イオン・エッチング（ＲＩＥ）プラズマ・プロセスを用いてエッチングされる。

【0034】

様々な実施形態において、ビア１２は従来のビア形成プロセスまたはダマシン・ビア形成プロセスを用いて形成され、このプロセスには、誘電体材料の堆積と、リソグラフィを用いた誘電体材料のパターニングと、ビア１２用のホールを形成するための（例えばＲＩＥを用いた）誘電体材料のエッチングと、これに続くビア金属堆積およびＣＭＰを用いた平坦化と、が含まれる。ビア１２は、メモリ・デバイスにおけるビアに使用される任意の導電性材料で形成され得る。例えば、ビア１２は銅またはタングステンから構成され得るが、これらの金属に限定されない。

【0035】

別の実施形態では、デュアル・ダマシン・プロセスを用いてビア１２が形成され、このデュアル・ダマシン・プロセスでは、ＲＳＤ１１およびＭｘ金属１０の露出した部分の上にＩＬＤの層を堆積させた後で、ビア１２が、上部電極コンタクト（ＴＥＣ）２１および下部電極コンタクト（ＢＥＣ）２０（図１には描かれていない）とともに作成される。ＩＬＤはホールやトレンチが形成されるようにパターニングおよびエッチングされる。ビア１２用のビア・ホールならびにＢＥＣ２０およびＴＥＣ２１用のトレンチの中に、金属層が堆積される。ビア１２およびＴＥＣ２１用の堆積させた金属のＣＭＰにより、余分な金属または表層部が除去される（例えば、ＣＭＰ後、ＩＬＤの頂面はＢＥＣ２０の頂面と同じ水準となる）。

【0036】

図２は、本発明の実施形態に係る、ＲＳＤ１１の上にＴＥＣ２１およびビア１２（図２では見えていない）の上方にＢＥＣ２０を有する構造２００の、三次元等角図である。図２は、図１の要素とＴＥＣ２１とＢＥＣ２０とを含み、ビア１２（見えていない）はＢＥＣ２０の下方にある。構造２００の要素が明確に見えるように、図２には、ＩＬＤ５、ＩＬＤ１５、およびＩＬＤ２５などの誘電体材料は描かれていない。ビア１２（図２では見えていない）はＭｘ金属１０をＢＥＣ２０に接続する。図２は、図３および図４にそれぞれ描かれてる構造体２００の断面Ｘ－Ｘおよび断面Ｙ－Ｙの場所が示されている。図２に描かれている構造体２００は単一のメモリ・セルを形成し得る。

【0037】

ある実施形態では、図１に描かれている構造１００の形成後にサブトラクティブ・プロセスを用いて、ＲＳＤ１１、ビア１２、およびＩＬＤ１５（図３に描かれている）の露出した頂面上に、金属の層（例えばＭｘ＋１金属層）を堆積させる。金属の層は、サブトラクティブ・メタライゼーション・プロセスで使用される好適なＢＥＯＬ金属から構成され得る。サブトラクティブ・メタライゼーション用のＢＥＯＬ金属としては、Ｗ、Ｒｕ、またはＡｌが挙げられるが、これらに限定されない。Ｍｘ＋１金属層用のＢＥＯＬ金属を堆積させ、既知のリソグラフィを使用してパターニングし、ＢＥＣ２０およびＴＥＣ２１が形成されるようにエッチングすることができる。図２には描かれていないが、層間絶縁体材料を堆積させてもよく、またＢＥＣ２０およびＴＥＣ２１の頂面を露出させるために、化学機械研磨（ＣＭＰ）を行ってもよい。

【0038】

他の実施形態では、シングル・ダマシン・プロセスを用いて、ＲＳＤ１１、ＩＬＤ１５、およびビア１２の上に、ＩＬＤの層（例えば、図３のＩＬＤ２５）が堆積される。ＩＬＤ２５は、リソグラフィおよびＲＩＥを用いて、ＴＥＣ２１およびＢＥＣ２０用のトレンチが形成されるようにパターニングおよびエッチングされ得る。ダマシン・プロセスに適している可能性のあるＢＥＯＬ金属材料の例としては、別の適切なバリア金属ライナを有するＣｕ、Ｃｕ－Ｍｎ、またはＷが挙げられるが、これらに限定されない。トレンチを１つまたは複数の適切なバリア層でライニングしてもよく、その後トレンチをＢＥＯＬ金属材料のうちの１つで充填してもよい。表層部層または余分なＢＥＯＬ金属材料は、ＣＭＰを用いて除去される。これらの実施形態では、ＩＬＤ２５はＴＥＣ２１およびＢＥＣ２０の頂面で停止し、ＴＥＣ２１およびＢＥＣ２０の表面を露出させる（図３には描かれていない）。

【0039】

更に別の実施形態では、ビア１２、ＢＥＣ２０、およびＴＥＣ２１はデュアル・ダマシン・プロセスを用いて形成される。この実施形態では、図１においてビア１２が形成されていない。ＲＳＤ１１の上におよびＲＳＤ１１を取り囲む誘電体（（図示せず））の上に、ＩＬＤ２５（（図示せず））などのＩＬＤを堆積させることができる。ＩＬＤは、例えばリソグラフィおよびＲＩＥを使用して、ビア１２用のビア・ホールならびにＢＥＣ２０およびＴＥＣ２１用のトレンチが形成されるように、パターニングおよびエッチングされる。ＢＥＣ２０、ＴＥＣ２１、およびビア１２を形成するために、適切なバリア層を有するＣｕ、Ｃｕ－Ｍｎ、またはＷなどの、ただしこれらに限定されない、ダマシン・プロセスに適したＢＥＯＬ金属を、トレンチおよびビア・ホール内に堆積させることができる。ＢＥＯＬ金属材料の表層部または余剰分は、ＣＭＰによって除去される。この場合、ＣＭＰによってＩＬＤ（図２には描かれていない）が均され、ＴＥＣ２１およびＢＥＣ２０の頂面が露出される。

【0040】

図２に描かれているように、ＴＥＣ２１の頂面の面積は、ＢＥＣ２０の頂面の面積よりも大きい。ＴＥＣ２１およびＢＥＣ２０の頂部面積の差の大きさは、ＲＳＤ１１に使用されている材料によって異なる。例えば、ＴＥＣ２１の頂面の面積がＢＥＣ２０の頂面の面積よりも大きくなる量は、ＲＳＤ１１中に存在する金属酸化物に依存する。様々な実施形態において、ＴＥＣ２１の頂面の面積は、ＢＥＣ２０の頂面の面積よりも１．２倍超大きい。

【0041】

本発明の目的に沿って、以下では構造２００をメモリ・セル２００と呼ぶ。メモリ・セル２００は、Ｍｘ金属１０、ＲＳＤ１１、ビア１２、ＴＥＣ２１、およびＢＥＣ２０から構成される。様々な実施形態において、メモリ・セル２００は、電極コンタクト（例えば、ＢＥＣ２０およびＴＥＣ２１）を有するＲＲＡＭデバイスである。ＲＲＡＭデバイスは、従来のＲＲＡＭデバイスから、Ｍｘ金属１０の直ぐ上にあるＭｘ＋１金属層内にある電極コンタクトを含むように修正されている。ＢＥＣ２０およびＴＥＣ２１などの電極コンタクトは、各々がＭｘ金属１０上のビア１２またはＲＳＤ１１のうちの１つに接触する。メモリ・セル２００の各々は、１つのビア１２と、１つのＲＳＤ１１と、そのメモリ・セル内のＢＥＣ２０の頂部面積よりも少なくとも１．２倍大きい頂部面積を有するＴＥＣ２１と、を有する。

【0042】

メモリ・セル２００の形成後に、ＢＥＣ２０およびＴＥＣ２１の露出した頂面上で、プラズマ・プロセスが実行される。様々な実施形態において、プラズマ・プロセス中、ＲＳＤ１１のスイッチング層（図示せず）内に導電性フィラメント（図示せず）が形成される。既に検討したように、プラズマ処理中、プラズマがＴＥＣ２１およびＢＥＣ２０に適用されるときのアンテナ効果に起因して、ＲＳＤ１１のスイッチング層の誘電体材料内に、導電性フィラメントが形成され得る。プラズマ・プロセスが行われると、ＴＥＣ２１およびＢＥＣ２０が電荷を収集し、ＲＳＤ１１に導電性フィラメントが作成される。例えば、プラズマ・プロセスでは、アルゴン、窒素、水素、ヘリウム、キセノン、アンモニア、またはこれらの混合物を含むがこれらに限定されない気体を、１ミリトール～３トールの圧力範囲で５秒～１５分の継続時間で使用するが、これらのパラメータに限定されない。プラズマ・プロセスは、誘導結合プラズマ（ＩＣＰ）・ツール、容量結合プラズマ（ＣＣＰ）・ツール、またはマイクロ波生成プラズマ・ツールを利用し得る。本願の別の実施形態では、電子ビーム処理が行われる。電子ビーム処理は、０．０１ｋＶ～１００ｋＶの電子エネルギー、１００μＣ／ｃｍ^２～５０００μＣ／ｃｍ^２の電子ビーム線量を使用することを含むが、これらのパラメータに限定されない。プラズマ・プロセスは図６に描かれているクロスバー・アレイを形成する前に行われる（つまり、ＢＥＣ２０およびＴＥＣ２１の各々が、他のメモリ・セル２００内の対応する他のＢＥＣ２０およびＴＥＣ２１に接続されていないときに行われる）。

【0043】

図３は、本発明の実施形態に係る、図２に描かれているメモリ・セル２００のＸ－Ｘ断面内を通るメモリ・セル２００の断面図３００である。描かれているように、図３は、Ｍｘ金属１０と、ＲＳＤ１１と、ＩＬＤ５と、ＩＬＤ１５と、ＩＬＤ２５と、ＲＳＤ１１の上にあるＴＥＣ２１と、を含む。

【0044】

図３に描かれているようにサブトラクティブ・メタライゼーション・プロセスを用いてＴＥＣ２１が形成される場合には、ＴＥＣ２１の形成後にＩＬＤ２５がＴＥＣ２１の上を覆う。プラズマ・プロセスの実行前に、ＩＬＤ２５の頂面をＴＥＣ２１の頂面と同じレベルまでＣＭＰで研磨するべきである。ＣＭＰによって、ＴＥＣ２１およびＢＥＣ２０（図３には描かれていない）の頂面が露出される。

【0045】

ＴＥＣ２１およびＢＥＣ２０（図３には描かれていない）を形成するためにダマシン・プロセスが用いられる場合、ＴＥＣ２１を形成する金属の表層部をＣＭＰによって除去した後で、ＩＬＤ２５の高さはＴＥＣ２１の高さと同じとなるべきである（例えば、ＩＬＤ２５およびＴＥＣ２１の頂面は同じレベルである）。

【0046】

図３にはＲＳＤ１１の上にあるＴＥＣ２１の長さに沿った図が描かれている。他の例では、ＴＥＣ２１は図３に描かれているよりも長くても短くてもよく、ＴＥＣ２１に対しＲＳＤ１１およびＭｘ金属１０の幅は異なっていてもよい。一例では、ＲＳＤ１１は１０～１０００ｎｍの幅を有してもよく、ＴＥＣ２１は２０～２０００ｎｍの長さを有してもよいが、ＴＥＣ２１およびＲＳＤ１１はこれらの寸法に限定されない。

【0047】

図４は、本発明の実施形態に係る、図２に描かれているメモリ・セル２００のＹ－Ｙ断面内を通るメモリ・セル２００の断面図４００である。描かれているように、図４は、Ｍｘ金属１０と、ＲＳＤ１１と、ビア１２と、ＩＬＤ５と、ＩＬＤ１５と、ＩＬＤ２５と、ＴＥＣ２１と、ＢＥＣ２０と、を含む。

【0048】

ＢＥＣ２０およびＴＥＣ２１が図４に描かれているようにサブトラクティブ・メタライゼーション・プロセスを用いて形成される場合には、ＩＬＤ２５は図４に示すように、ＴＥＣ２１およびＢＥＣ２０の上にあり得る。図４においてＴＥＣ２１およびＢＥＣ２０の上にＩＬＤ２５を堆積した後で、ＣＭＰを用いて、ＢＥＣ２０およびＴＥＣ２１の頂面を露出するためにＩＬＤ２５の上部を除去することができる。ＣＭＰ後、ＩＬＤ２５、ＴＥＣ２１、およびＢＥＣ２０の頂面は同じ高さになり、ＢＥＣ２０とＴＥＣ２１は露出される。ＣＭＰは、図５に関して検討したようなプラズマ・プロセスの前に行われる。

【0049】

ＢＥＣ２０およびＴＥＣ２１を形成するためにダマシン・プロセスが用いられる場合、堆積させたＩＬＤ２５の高さは、ＢＥＣ２０およびＴＥＣ２１を形成するためにＩＬＤ２５にエッチングしたトレンチ内に堆積させた表層部のまたは余分なＢＥＯＬ金属をＣＭＰを使用して除去した後で、ＴＥＣ２１およびＢＥＣ２０の露出した表面と同じ高さになるべきである。

【0050】

図４には、断面Ｙ－Ｙに沿ったＭｘ金属１０の長さ、ならびに断面Ｙ－Ｙに沿ったＴＥＣ２１の幅およびＢＥＣ２０の長さが描かれている。他の例では、Ｍｘ金属１０の長さ、ＢＥＣ２０の長さ、ＴＥＣ２１、ビア１２、およびＲＳＤ１１の幅、ならびにこれらの要素の互いに対する相対的な長さおよび幅は、用途、使用される材料、およびメモリ・セル２００が存在する金属層に応じて様々であり得る。当業者には知られているように、より高い金属層におけるフィーチャ・サイズは一般により大きい。

【0051】

図５は、本発明の実施形態に係る、複数のメモリ・セル２００のアレイ５００の一部の三次元等角図である。描かれているように、図５は、アレイまたはグリッド状に等間隔に配置された、４つのメモリ・セル２００を含む。図５に描かれているように、メモリ・セル２００の各々は、プラズマ・プロセス後に導電性フィラメントが含まれる１つのＲＳＤ１１、Ｍｘ金属１０、ビア１２、ＢＥＣ２０、およびＴＥＣ２１から構成される。４つのメモリ・セル２００は、プラズマ・プロセス中には接続されない（例えば、各メモリ・セル２００内のＢＥＣ２０およびＴＥＣ２１の各々は、別のメモリ・セル２００内のＢＥＣ２０またはＴＥＣ２１に接続されない）。

【0052】

図５に描かれているメモリ・セル２００のアレイには、任意の数のメモリ・セル２００を形成することができる。他の例におけるアレイ５００は、４０個のメモリ・セル２００（描かれていない）のアレイであり得る。いくつかの実施形態では、メモリ・セル２００はある方向ではそれらの間に同じ空間または距離を有するが、異なる方向ではメモリ・セル２００同士の間の空間または距離は異なる。言い換えれば、メモリ・セル２００の各々は、Ｘ方向において第１の間隔で等間隔に配置されており、Ｙ方向においてＸ方向の間隔とは異なる第２の間隔で等間隔に配置されている。

【0053】

図５において、アレイ内のメモリ・セル２００の各メモリ・セルは等間隔に配置されている。例えば、メモリ・セル２００の各々は、図６に描かれている互いに直交する特定されたＸ－Ｘ断面およびＹ－Ｙ断面の両方において、互いから同じ距離だけ離れている。いくつかの実施形態では、アレイ内のメモリ・セル２００は、Ｍｘ金属１０の長さおよびＭｘ金属１０の幅に沿って直交方向に異なる間隔を有する。例えば、Ｍｘ金属１０の長さを通るメモリ・セル２００の各々の間の間隔は、Ｍｘ金属１０の幅に沿ったメモリ・セル２００同士の間の間隔よりも大きい。他の実施形態では、図５に描かれているアレイ内のメモリ・セル２００の数、各メモリ・セル２００のサイズ、およびメモリ・セル２００の各々の間の空間は、半導体チップの用途、電気的性能、およびＲＳＤ１１用に選択される材料に応じて、様々であり得る。

【0054】

様々な実施形態において、メモリ・セル２００のアレイは同時に形成される。言い換えれば、ＲＳＤ１１の各々を形成するためのプロセスの各々が一度に行われる、ビア１２の各々を形成するためのプロセスの各々が同時に行われる、等である。同様に、ビア１２およびＲＳＤ１１の上方にある金属層内にＢＥＣ２０およびＴＥＣ２１の各々を形成するためのプロセスは、同時に行われる。

【0055】

図５に描かれている個別のメモリ・セル２００のアレイ５００が形成されると、プラズマ・プロセスまたはプラズマ処理によって、ＲＳＤ１１内に導電性フィラメントを予備形成するためのより低い形成電圧が誘起される。例えば、既に検討したように、ＲＳＤ１１においてＨｆＯ_２などの酸化ハフニウムの誘電体を使用する場合、ＴＥＣ２１およびＢＥＣ２０の頂面に対してプラズマ・プロセスを用いると、アレイ５００内のメモリ・セル２００の各々内の各ＲＳＤ１１内に、導電性フィラメントが形成される。個別のメモリ・セル２００のアレイ５００内の各ＴＥＣ２１および各ＢＥＣ２０の頂面に、図２に関して既に詳細に検討したプラズマ・プロセスを適用することによって、各メモリ・セル２００内で導電性フィラメントの形成を独立的に生じさせることが可能になる（例えば、各導電性フィラメントがアレイ５００内のその他のメモリ・セル２００とは独立して形成される）。プラズマ・プロセスの実行後、メモリ・セル２００の各々内の各ＲＳＤ１１は、スイッチング層（図示せず）内に導電性フィラメントを有し得る。

【0056】

既に検討したように、従来通り形成された接続されたメモリ・セルのクロスバー・アレイをプラズマ処理して、従来通り形成されたクロスバー・アレイ内の抵抗スイッチ・デバイスの各々内に導電性フィラメントを形成するとき、従来のメモリ・セルのクロスバー・アレイ内の接続された抵抗スイッチ・デバイスのうちの１つに、他の抵抗スイッチ・デバイスよりも先に導電性フィラメントが形成される場合には、導電性フィラメントを形成するためのプラズマ生成されたアンテナ電圧が、この初期に導電性フィラメントが形成された抵抗スイッチ・デバイスを通して分流（shunt）される可能性がある。この場合、従来通り形成されたクロスバー・アレイ構造内のその他の残りの抵抗スイッチ・デバイスには、望まれる導電性フィラメントが形成されない可能性がある。

【0057】

しかしながら、接続されていないアレイ５００内の個別のメモリ・セル２００の各々にプラズマ・プロセスを適用するとき、ＲＳＤ１１のうちの１つにアレイ５００内の残りのＲＳＤ１１よりも先に導電性フィラメントが形成される場合には、その他のメモリ・セル２００におけるプラズマ・プロセスは、それらが接続されていないため、それら他のメモリ・セル２００内で導電性フィラメントを形成し続ける。

【0058】

接続されていない個別のメモリ・セル２００の各々のＢＥＣ２０およびＴＥＣ２１に対してプラズマ・プロセスを実行することによって、各メモリ・セル２００内の各ＲＳＤ１１内に導電性フィラメントが形成されることを確実にするが、その理由は、アレイ５００内の各ＲＳＤ１１が別のＲＳＤ１１に接続されていないため、プラズマ・プロセスによって生じた電圧をアレイ５００内の１つのＲＳＤ１１に分流させることができず、この結果、プラズマ・プロセスによって生じた電圧がアレイ５００内の接続されていない各ＲＳＤ１１に印加されて、アレイ５００の各ＲＳＤ１１に導電性フィラメントが形成されるからである。

【0059】

図６は、本発明の実施形態に係る、メモリ・セル２００の各々の上方にある金属層内に形成された複数の接続リンク６０および接続リンク６１を使用して接続された複数のメモリ・セル２００のクロスバー・アレイ６００の一部の、三次元等角図である。描かれているように、図６は、図５の要素と、ビア６２と、接続リンク６０と、接続リンク６１と、を含み、接続リンク６０および接続リンク６１は、ＢＥＣ２０およびＴＥＣ２１の上方にある金属層内に存在する、ワード線またはビット線のうちの１つであり得る。Ｍｘ金属１０、ＲＳＤ１１、ビア１２、ＢＥＣ２０、ＴＥＣ２１、ビア６２、ならびに接続リンク６０および接続リンク６１の、側面および露出した頂面を、１つまたは複数の誘電体材料またはＩＬＤ（図６には描かれていない）によって取り囲むことができる。誘電体材料は、クロスバー・アレイ６００の要素の見通しを妨げないように、図６には描かれていない。

【0060】

様々な実施形態において、ビア６２、接続リンク６０、および接続リンク６１は、従来のデュアル・ダマシン・プロセス（例えば、ＩＬＤ堆積、ＩＬＤパターニング、ＩＬＤエッチング、ＢＥＯＬ金属堆積、およびＣＭＰ）を用いて形成され、この結果ビア６２、接続リンク６０、および接続リンク６１が形成される。この場合、ビア１２、接続リンク６０、および接続リンク６１は、ＢＥＣ２０およびＴＥＣ２１の各々に対してプラズマ・プロセスを実行した（例えば、メモリ・セル２００の各々内の各ＲＳＤ１１内に導電性フィラメントを形成した）後で形成され得る。ビア６２は、ＢＥＣ２０またはＴＥＣ２１のうちの１つから接続リンク６０または接続リンク６１のうちの１つへの電気接続を提供し、それぞれがクロスバー・アレイ６００を形成する。

【0061】

様々な実施形態において、接続リンク６０は、メモリ・セル２００のうちの１つ内のＢＥＣ２０から、メモリ・セル２００の隣り合うメモリ・セル内のＢＥＣ２０への接続部を提供する。図６に描かれているように、接続リンク６０は、クロスバー・アレイ６００内のメモリ・セル２００の列に沿って延びて、隣り合うメモリ・セル２００内の一連のＢＥＣ２０を接続することができる。描かれているように、接続リンク６０は、接続リンク６０を介していくつかのＢＥＣ２０を互いに接続するための、Ｙ方向に延びる線または金属層の一部であり得る。言い換えれば、接続リンク６０は、接続リンク６０、ビア６２、およびＢＥＣ２０を介して、いくつかのメモリ・セル２００を接続する。ある実施形態では、１つの接続リンク６０が２つの隣り合うメモリ・セル２００を接続する。図５には接続リンク６０が２つ描かれているが、他の実施形態では、任意の数のメモリ・セル２００を接続する任意の数の接続リンク６０が存在し得る。いくつかの実施形態では、接続リンク６０の各々はビット線である。

【0062】

様々な実施形態において、図６に描かれているように、接続リンク６１のうちの１つが、メモリ・セル２００のうちの１つ内のＴＥＣ２１から、メモリ・セル２００の隣り合うメモリ・セル内の別のＴＥＣ２１への接続部を提供する。例えば、接続リンク６１のうちの１つが、クロスバー・アレイ６００内のメモリ・セル２００の列に沿って延びて、隣り合うメモリ・セル２００内の一連のＴＥＣ２１を接続することができる。図６に描かれているように、接続リンク６１は、接続リンク６１のうちの少なくとも１つを介していくつかのＴＥＣ２１を互いに接続するための、Ｘ方向に延びる線または金属層の一部であり得る。言い換えれば、接続リンク６１は、接続リンク６１、ビア６２、およびＴＥＣ２１を介して、いくつかのメモリ・セル２００を接続する。他の実施形態では、クロスバー・アレイ６００内に、任意の数のメモリ・セル２００を接続する任意の数の接続リンク６１を形成することができる。描かれているように、接続リンク６０および接続リンク６１を形成する線は、互いに直交する。ある実施形態では、接続リンク６０の各々はワード線またはワード線の一部である。

【0063】

描かれているように、接続リンク６０は、ビア６２、ＢＥＣ２０、およびビア１２（図６では見えていない）を使用して、１つまたは複数の隣り合うメモリ・セル２００内のＭｘ金属１０およびＲＳＤ１１を接続し、接続リンク６１は、ビア６２、ＴＥＣ２１を使用して１つまたは複数の隣り合うメモリ・セル２００内のＲＳＤ１１を接続し、この結果、クロスバー・アレイ６００が形成される。プラズマ・プロセス中にメモリ・セル２００の各々に導電性フィラメントが独立的に形成されるように、クロスバー・アレイ６００はプラズマ・プロセス後に形成される（つまり、プラズマ・プロセス中の初期フィラメント形成において、１つまたは２つのＲＳＤ１１を通した充電電圧の分流がない）。いくつかの実施形態では、接続リンク６０および接続リンク６１は、デュアル・ダマシン・プロセスを用いてビア６２と一緒に形成される。

【0064】

接続リンク６０および接続リンク６１の各々は、任意の数のメモリ・セル２００を接続し得る。例えば、接続リンク６０は２つのメモリ・セル２００を接続してもよく、または２０個以上のメモリ・セル２００を接続してもよい。様々な実施形態において、接続リンク６０および接続リンク６１は、同数のメモリ・セル２００を接続して、クロスバー・アレイ６００を形成する。いくつかの実施形態において、接続リンク６０および接続リンク６１は、各々がクロスバー・アレイ６００内で異なる数のメモリ・セル２００を接続する。例えば、接続リンク６０は２０個のメモリ・セル２００を接続し、接続リンク６１は３０個のメモリ・セル２００を接続する。

【0065】

図７は、本発明の実施形態に係る、図６のクロスバー・アレイ６００のＸ－Ｘ断面を通る断面図７００である。図６におけるＸ－Ｘの場所によって描かれているように、断面図７００は、クロスバー・アレイ６００の一番最初の列から取られている。断面図７００には、Ｘ－Ｘ断面図の他の異なる場所にある接続リンク６１同士の間に現れるはずの接続リンク６０のＸ－Ｘ断面が示されていない。例えば、この断面図がクロスバー・アレイ６００の次の列または図７に描かれている最初の列よりも奥の別の列から取られている場合、接続リンク６０のＸ－Ｘ断面は、２つの隣り合う接続リンク６１の間に現れるはずである。

【0066】

描かれているように、図７は、Ｍｘ金属１０と、ＩＬＤ５と、ＩＬＤ１５と、ＩＬＤ２５と、ＩＬＤ３５と、ＩＬＤ４５と、ＲＳＤ１１と、ＴＥＣ２１と、接続リンク６１に接続するビア６２と、を含む。様々な実施形態において、接続リンク６１は、ＴＥＣ２１の上方にある金属層（例えばＭｘ＋２金属層）内のワード線である。例えば、接続リンク６１はＭｘ＋２金属層内にあってもよく、一方でＴＥＣ２１はＭｘ＋１金属層内にあり、Ｍｘ金属１０はＭｘ金属層内にある。図７では、ＩＬＤ４５が接続リンク６１の露出した表面を取り囲んでおり、ＩＬＤ３５がビア６２を取り囲んでおりかつＴＥＣ２１の上にあり、一方でＩＬＤ１５がＲＳＤ１１を取り囲んでいる。描かれているように、Ｍｘ金属１０はＩＬＤ５によって取り囲まれている。ＩＬＤ５、ＩＬＤ１５、ＩＬＤ２５、ＩＬＤ３５、およびＩＬＤ４５は、層間絶縁体に使用される誘電体材料と同じであっても異なっていてもよい。図７に描かれているように、接続リンク６１は２つのビア６２に接触しており、２つのビア６２の各々は、２つのメモリ・セル２００のうちの一方内のＴＥＣ２１に接続している。他の実施形態では、接続リンク６１のうちの１つまたは複数が、ビア６２を使用して３つ以上のメモリ・セル２００を接続する。いくつかの実施形態では、接続リンク６１はメモリ・セル２００のうちの３つ以上に接続する。様々な実施形態において、接続リンク６１はワード線である。図６に描かれているように、複数の接続リンク６１の各々は、図６に描かれているＸ－Ｘ方向において、メモリ・セル２００の各々と平行であり、かつその上方にある。他の例では、接続リンク６１によって接続されるメモリ・セル２００の数が異なり、ＴＥＣ２１、接続リンク６１、またはＭｘ金属１０、あるいはその組合せの各々の間の間隔が異なる。

【0067】

図８は、本発明の実施形態に係る、図６のクロスバー・アレイ６００のＹ－Ｙ断面を通るクロスバー・アレイ６００の断面図である。描かれているように、図８は、ＩＬＤ５と、ＩＬＤ１５と、ＩＬＤ２５と、ＩＬＤ３５と、ＩＬＤ４５と、Ｍｘ金属１０と、ＲＳＤ１１と、ＴＥＣ２１と、ＢＥＣ２０と、接続リンク６０に接続するビア６２と、を含む。様々な実施形態において、接続リンク６０は、ＢＥＣ２０の上方にある金属層（例えばＭｘ＋２金属層）内のビット線である。描かれているように、ＩＬＤ３５は接続リンク６０の下にあり、ビア６２を取り囲んでいる。図７に描かれているように、Ｍｘ金属１０はビア１２を通してＭｘ＋１金属層内のＢＥＣ２０に接続しており、このＢＥＣ２０はビア６２によってＭｘ＋２金属層内の接続リンク６０に接続されている。様々な実施形態において、接続リンク６０の各々は、メモリ・セル２００のうちの２つ以上に接続するビット線である。図８において、接続リンク６０はＹ－Ｙ方向において、メモリ・セル２００の各々の上方でそれらと平行に延びている。他の例では、３つ以上のＢＥＣ２０が、３つ以上のビア６２を通して接続リンク６０のうちの１つに接続している（ビア６２のうちの１つが各ＢＥＣ２０に接続している）。

【0068】

図９には、本発明の実施形態に係る、ＲＳＤ１１のクロスバー・アレイを形成する方法のための代表的な製造ステップを列挙したフローチャートが描かれている。描かれているように、図９は、予備形成された導電性フィラメントを用いてＲＳＤ１１のクロスバー・アレイを形成するためのプロセスにおける重要なステップの表現を含む。図９では、ビア、上部電極コンタクト、ワード線、およびビット線を形成するために、デュアル・ダマシン・プロセスが用いられている。ただし、当業者に知られているように、他の実施形態では、サブトラクティブ・メタライゼーション・プロセスまたはシングル・ダマシン・プロセスなどの他のプロセスによって、ビア、上部電極コンタクト、ワード線、またはビット線のうちの１つまたは複数が形成され得る。

【0069】

ステップ９０２において、方法は、Ｍｘ金属層（例えば、図１のＭｘ金属１０）の各部分上に抵抗スイッチ・デバイスを形成することを含む。Ｍｘ金属層の一部は先に堆積させたＩＬＤ内にある。図１に関して詳細に説明したように、抵抗スイッチ・デバイス（例えばＲＳＤ１１）は、Ｍｘ金属層の各部分上に抵抗スイッチ・デバイスを形成するための、知られているＲＲＡＭ形成プロセスを用いて形成される。抵抗スイッチ・デバイスは、化学気相成長（ＣＶＤ）、物理気相成長（ＰＶＤ）、または他の堆積プロセスなどの既知の半導体堆積プロセスを用いて、Ｍｘ金属層の一部上に下部電極を堆積させ、誘電体材料から構成されるスイッチング層を堆積させ、上部電極を堆積させることによって形成され得る。下部電極層、スイッチング層、および上部電極は、例えばＲＩＥによってパターニングおよびエッチングされて、Ｍｘ金属層の一部上に抵抗スイッチ・デバイスが形成される。いくつかの実施形態では、抵抗スイッチ・デバイスを他の層または材料で形成することができる。

【0070】

ステップ９０４において、方法は、層間絶縁体材料（ＩＬＤ）を堆積させることを含む。これは最初に堆積させたＩＬＤ（例えば、図７のＩＬＤ１５）であり得る。ＩＬＤ材料はＰＶＤなどの任意の既知のＩＬＤ堆積プロセスで堆積させることができ、ＳｉＯ_２、ＳｉＣＯＨ、または半導体製造に使用される別の誘電体材料もしくは層間（ＩＬＤ）材料を含み得るが、これらに限定されない。次いでＩＬＤ層をＣＭＰで平坦化する。

【0071】

ステップ９０６において、方法は、デュアル・ダマシン・プロセスを用いて、堆積させたＩＬＤにビア・ホールおよびトレンチを形成することを含む。堆積させたＩＬＤのパターニングおよびエッチングは、フォトリソグラフィおよびＲＩＥを用いて行われ得る。ＩＬＤパターニング、および、例えば堆積させたＩＬＤのＲＩＥによるエッチングによって、Ｍｘ金属層の各部分上のビア・ホールと、後でステップ９０８において電極コンタクトとなるトレンチとが形成される。

【0072】

ステップ９０８において、方法はＢＥＯＬ金属材料を堆積させることを含む。構造の上に（例えば、ＩＬＤの露出した表面およびＭｘ金属層の一部の上に）、ＢＥＯＬ金属材料の層が堆積される。ＣｕやＷなどのＢＥＯＬ金属材料は、ビア・ホールおよびトレンチの各々内に堆積され得る。堆積させたＢＥＯＬ金属材料のＣＭＰによって、Ｍｘ金属層の一部上の１つまたは複数のビア、ならびにＭｘ＋１金属層内の複数の上部および下部電極コンタクトの形成が完了する。

【0073】

ステップ９１０において、方法は、抵抗スイッチ・デバイス（例えばＲＳＤ１１）の各々内の誘電体材料内に導電性フィラメントを形成するために、プラズマ・プロセスを実行することを含む。図２に関して詳細に検討したプラズマ・プロセスは、下部電極コンタクト（例えば、図５のＢＥＣ２０およびＴＥＣ２１）の露出した頂面に適用される。プラズマ・プロセスは、アルゴン、窒素、水素、ヘリウム、キセノン、アンモニア、またはこれらの混合物を含むがこれらに限定されない気体を使用し得る。プラズマ・プロセスは、まだ互いに接続されていない（つまり、ＢＥＣ２０およびＴＥＣ２１の各々が別のメモリ・セル内の別の電極コンタクトに接続されていない）個別のメモリ・セル（例えば、図２に描かれているようなメモリ・セル２００）に適用される。

【0074】

ステップ９１２において、方法は、構造の上に（例えば、先に堆積させたまたは第１のＩＬＤの露出した部分の上に）、ならびに、Ｍｘ＋１金属層の残りの部分の上に（例えば、図５においてＴＥＣ２１およびＢＥＣ２０として描かれている上部および下部電極コンタクトの露出した頂面の上に）、別のＩＬＤを堆積させることを含む。様々な実施形態において、頂面は既に平坦であるためＣＭＰは必要ない。

【0075】

ステップ９１４において、方法は、デュアル・ダマシン・プロセスを用いて、最も新しく堆積させたまたは第２のＩＬＤに、ビア・ホールおよびトレンチを形成することを含む。第２のＩＬＤにはビア・ホールおよびトレンチがパターニングされエッチングされる。

【0076】

ステップ９１６において、方法は、第２のＩＬＤの露出した表面およびＭｘ＋１金属層の露出した部分（例えば、図６に描かれているＢＥＣ２０およびＴＥＣ２１）の上に、Ｍｘ＋２金属層用のＢＥＯＬ金属材料を堆積させることを含む。Ｍｘ＋２金属層用に堆積させたＢＥＯＬ金属材料は、Ｍｘ＋１金属層上のビア・ホールと第２のＩＬＤのトレンチとを充填する。ＣＭＰによって頂面から余分なＢＥＯＬ金属材料を除去して、ビア、ワード線、およびビット線（例えば、図６に描かれているようなビア６２、接続リンク６０、および接続リンク６１に対応する）の形成が完了する。他の実施形態では、ビア、ワード線、またはビット線を形成するために、サブトラクティブ・プロセスまたは反復的なシングル・ダマシン・プロセスの一方を使用することができる。ビア、ワード線、およびビット線の形成後、第２のＩＬＤの露出した頂面の上にＩＬＤの別の層を堆積させて、追加のＢＥＯＬ金属層により多くのワード線およびビット線を形成することができる。既知の半導体チップ製造プロセスを用いて、電源層、相互接続部、およびコンタクトを形成して、半導体チップを完成させることができる。

【0077】

図中のフローチャートは、本発明の様々な実施形態に係る方法およびデバイス製造ステップの１つの可能な実装形態の動作を説明するものであり、本発明の実施形態を実現するための方法を限定することを意図するものではない。当業者に知られているように、本発明の実施形態に示されている半導体構造は、異なる方法（例えば、サブトラクティブ・メタライゼーション・プロセスまたはダマシン・メタライゼーション・プロセス）を用いて作成されてもよい。また更に、フローチャート中の各ブロックは、指定されたデバイスを製造するための１つまたは複数の製造ステップを含む、１つのプロセスまたは複数のプロセスの一部を表す場合がある。いくつかの代替の実装形態において、ブロック内に記されたプロセスは、図に記されたものとは異なる順序で行われ得る。例えば、連続して示される２つのブロックは、実際には実質的に並行して実行されてもよく、またはこれらのブロックは時には、関わる機能性に応じて逆の順序で実行され得る。

【0078】

本発明の様々な実施形態の説明を例示の目的で提示してきたが、それらは網羅的であることまたは開示される実施形態に限定されることは意図されていない。当業者には記載される実施形態の範囲および思想から逸脱することなく多くの修正および変更が明らかであろう。本明細書で用いられる専門用語は、実施形態の原理、実際の用途、もしくは市場で見られる技術に対する技術的な改善を最もよく説明するように、または他の当業者が本明細書において開示される実施形態を理解できるように、選択された。

【0079】

本明細書に記載する方法は、集積回路チップまたは半導体チップの製造に使用され得る。結果的な半導体チップは、製造者によって、未加工ウエハの形態で（つまり、複数の未パッケージ化チップを有する単一のウエハとして）、ベア・ダイとして、またはパッケージ化された形態で、流通させることができる。後者の場合、半導体チップは、単一チップ・パッケージ（例えば、マザーボードもしくは他のより高レベルのキャリアに固着されたリードを有するプラスチック・キャリア）内に、または、マルチチップ・パッケージ（例えば、片面もしくは両面相互接続部または埋設相互接続部を有するセラミック・キャリア）内に装着される。いずれの場合も、半導体チップはその後、（ａ）マザーボードなどの中間製品または（ｂ）最終製品の、いずれかの一部として、他の半導体チップ、ディスクリートな回路素子、または他の信号処理デバイス、あるいはその組合せと統合される。最終製品は半導体チップを含む任意の製品であり得、その範囲は、玩具および他のロー・エンドの用途から、ディスプレイと、メモリと、キーボードまたは他の入力デバイスと、中央プロセッサと、を有する、高度なコンピュータ製品にまでわたる。

【図1】