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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-09-30
(54)【発明の名称】アドレス変換サービスのためのセキュリティ
(51)【国際特許分類】
G06F 21/60 20130101AFI20240920BHJP
G06F 21/62 20130101ALI20240920BHJP
H04L 9/14 20060101ALI20240920BHJP
G06F 12/1081 20160101ALI20240920BHJP
G06F 13/36 20060101ALI20240920BHJP
G06F 13/14 20060101ALI20240920BHJP
【ＦＩ】
G06F21/60 320
G06F21/62 318
H04L9/14
G06F12/1081
G06F13/36 310E
G06F13/14 320H
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2024505363
(86)(22)【出願日】2022-09-27
(85)【翻訳文提出日】2024-01-29
(86)【国際出願番号】 EP2022076792
(87)【国際公開番号】W WO2023052340
(87)【国際公開日】2023-04-06
(31)【優先権主張番号】17/490,723
(32)【優先日】2021-09-30
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】390009531
【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【住所又は居所原語表記】Ｎｅｗ Ｏｒｃｈａｒｄ Ｒｏａｄ， Ａｒｍｏｎｋ， Ｎｅｗ Ｙｏｒｋ １０５０４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ
(74)【代理人】
【識別番号】100112690
【弁理士】
【氏名又は名称】太佐 種一
(74)【代理人】
【識別番号】100120710
【弁理士】
【氏名又は名称】片岡 忠彦
(74)【復代理人】
【識別番号】110000877
【氏名又は名称】弁理士法人ＲＹＵＫＡ国際特許事務所
(72)【発明者】
【氏名】ハント、ガーニー
(72)【発明者】
【氏名】ジョーンズ、 チャールズ
(72)【発明者】
【氏名】アウエルンハマー、フローリアン
(72)【発明者】
【氏名】ジュトラ、チャランジット
【テーマコード（参考）】
5B205
【Ｆターム（参考）】
5B205KK13
5B205RR01
(57)【要約】
プロセッサは、リクエスタから、仮想アドレスを含む第１要求を受信する。第１要求に基づき、プロセッサは、仮想アドレスに対応する実アドレスを判定し、実アドレスの少なくとも一部を暗号化して暗号化セキュア実アドレスを取得し、暗号化セキュア実アドレスをリクエスタに返す。要求アドレスを特定する第２要求を受信することに基づき、プロセッサは、要求アドレスを復号して、要求アドレスを暗号化セキュア実アドレスとして検証する。要求アドレスを暗号化セキュア実アドレスとして検証することに基づき、プロセッサは、実アドレスによって識別されるデータ処理システムのリソースへのアクセスを可能にする。
【特許請求の範囲】
【請求項1】
プロセッサを備えるデータ処理システムにおけるデータ処理の方法であって：前記プロセッサが、リクエスタから、仮想アドレスを含む第１要求を受信する段階；
前記第１要求に基づき、前記プロセッサが、前記仮想アドレスに対応する実アドレスを判定し、前記実アドレスの少なくとも一部を暗号化して暗号化セキュア実アドレスを取得し、前記暗号化セキュア実アドレスを前記リクエスタに返す段階；
要求アドレスを特定する第２要求を受信することに基づき、前記プロセッサが、前記要求アドレスを復号して、前記要求アドレスを前記暗号化セキュア実アドレスとして検証する段階；及び
前記要求アドレスを前記暗号化セキュア実アドレスとして検証する段階に基づき、前記プロセッサが、前記実アドレスによって識別される前記データ処理システムのリソースへのアクセスを可能にする段階
を有する、データ処理の方法。
【請求項2】
第１要求を前記受信する段階は、周辺構成要素相互接続エクスプレスアドレス変換サービス（ＰＣＩｅ ＡＴＳ）プロトコル要求を受信する段階を含む、請求項１に記載のデータ処理の方法。
【請求項3】
前記実アドレスの少なくとも一部を暗号化する段階は、高度暗号化標準（ＡＥＳ）ベース暗号化を利用して前記実アドレスの前記少なくとも一部を暗号化する段階を含む、請求項１に記載のデータ処理の方法。
【請求項4】
前記実アドレスの少なくとも一部を暗号化する段階は、前記実アドレスの前記少なくとも一部のハッシュを生成する段階を含む、請求項１に記載のデータ処理の方法。
【請求項5】
前記実アドレスの少なくとも一部を暗号化する段階は、メモリページ内のアドレスを特定するために利用される前記実アドレスのより下位のビットを暗号化することを回避する段階を含む、請求項１に記載のデータ処理の方法。
【請求項6】
前記暗号化する段階に先立ち、追加データを前記実アドレスの前記少なくとも一部と組み合わせる段階を更に含む、請求項１に記載のデータ処理の方法。
【請求項7】
前記追加データは、以下のセット：前記リクエスタのプロセスアドレス空間識別子からのビット及びリクエスタ識別子からのビット、のうちの少なくとも１つを含む、請求項６に記載のデータ処理の方法。
【請求項8】
前記追加データは、前記リクエスタによる前記実アドレスへのアクセスが読み取り専用であるかどうかを示す読み取り専用フィールドを含む、請求項６に記載のデータ処理の方法。
【請求項9】
前記追加データは、前記実アドレスを暗号化するために複数の鍵の中からどの鍵が利用されたかを特定する鍵生成フィールドを含む、請求項６に記載のデータ処理の方法。
【請求項10】
データ処理システムであって、リクエスタから、仮想アドレスを含む第１要求を受信する手順；
前記第１要求に基づき、前記仮想アドレスに対応する実アドレスを判定し、前記実アドレスの少なくとも一部を暗号化して暗号化セキュア実アドレスを取得し、前記暗号化セキュア実アドレスを前記リクエスタに返す手順；
要求アドレスを特定する第２要求を受信することに基づき、前記要求アドレスを復号して、前記要求アドレスを前記暗号化セキュア実アドレスとして検証する手順；及び
前記要求アドレスを前記暗号化セキュア実アドレスとして検証する手順に基づき、前記実アドレスによって識別される前記データ処理システムのリソースへのアクセスを可能にする手順
を実行するように構成されたプロセッサ
を備える、データ処理システム。
【請求項11】
第１要求を前記受信する手順は、周辺構成要素相互接続エクスプレスアドレス変換サービス（ＰＣＩｅ ＡＴＳ）プロトコル要求を受信する手順を含む、請求項１０に記載のデータ処理システム。
【請求項12】
前記実アドレスの少なくとも一部を暗号化する手順は、高度暗号化標準（ＡＥＳ）ベース暗号化を利用して前記実アドレスの前記少なくとも一部を暗号化する手順を含む、請求項１０に記載のデータ処理システム。
【請求項13】
前記実アドレスの少なくとも一部を暗号化する手順は、前記実アドレスの前記少なくとも一部のハッシュを生成する手順を含む、請求項１０に記載のデータ処理システム。
【請求項14】
前記実アドレスの少なくとも一部を暗号化する手順は、メモリページ内のアドレスを特定するために利用される前記実アドレスのより下位のビットを暗号化することを回避する手順を含む、請求項１０に記載のデータ処理システム。
【請求項15】
前記プロセッサは：前記暗号化する手順に先立ち、追加データを前記実アドレスの前記少なくとも一部と組み合わせる手順
を実行するように更に構成されている、請求項１０に記載のデータ処理システム。
【請求項16】
前記追加データは、以下のセット：前記リクエスタのプロセスアドレス空間識別子からのビット及びリクエスタ識別子からのビット、のうちの少なくとも１つを含む、請求項１５に記載のデータ処理システム。
【請求項17】
前記追加データは、前記リクエスタによる前記実アドレスへのアクセスが読み取り専用であるかどうかを示す読み取り専用フィールドを含む、請求項１５に記載のデータ処理システム。
【請求項18】
前記追加データは、前記実アドレスを暗号化するために複数の鍵の中からどの鍵が利用されたかを特定する鍵生成フィールドを含む、請求項１５に記載のデータ処理システム。
【請求項19】
前記プロセッサに結合されたシステムメモリ；及びバスを介して前記プロセッサに結合された前記リクエスタ
を更に備える、請求項１０に記載のデータ処理システム。
【請求項20】
ストレージデバイス；及び前記ストレージデバイス内に記憶されたプログラムコード
を備え、前記プログラムコードは、プロセッサによって実行されると、前記プロセッサに：
リクエスタから、仮想アドレスを含む第１要求を受信する手順；
前記第１要求に基づき、前記仮想アドレスに対応する実アドレスを判定し、前記実アドレスの少なくとも一部を暗号化して暗号化セキュア実アドレスを取得し、前記暗号化セキュア実アドレスを前記リクエスタに返す手順；
要求アドレスを特定する第２要求を受信することに基づき、前記要求アドレスを復号して、前記要求アドレスを前記暗号化セキュア実アドレスとして検証する手順；及び
前記要求アドレスを前記暗号化セキュア実アドレスとして検証する手順に基づき、前記実アドレスによって識別されるデータ処理システムのリソースへのアクセスを可能にする手順
を実行させる、プログラム製品。
【請求項21】
第１要求を前記受信する手順は、周辺構成要素相互接続エクスプレスアドレス変換サービス（ＰＣＩｅ ＡＴＳ）プロトコル要求を受信する手順を含む、請求項２０に記載のプログラム製品。
【請求項22】
前記実アドレスの少なくとも一部を暗号化する手順は、高度暗号化標準（ＡＥＳ）ベース暗号化を利用して前記実アドレスの前記少なくとも一部を暗号化する手順を含む、請求項２０に記載のプログラム製品。
【請求項23】
前記実アドレスの少なくとも一部を暗号化する手順は、前記実アドレスの前記少なくとも一部のハッシュを生成する手順を含む、請求項２０に記載のプログラム製品。
【請求項24】
前記実アドレスの少なくとも一部を暗号化する手順は、メモリページ内のアドレスを特定するために利用される前記実アドレスのより下位のビットを暗号化することを回避する手順を含む、請求項２０に記載のプログラム製品。
【請求項25】
前記プログラムコードは、実行されると、前記プロセッサに：前記暗号化する手順に先立ち、追加データを前記実アドレスの前記少なくとも一部と組み合わせる手順
を実行させる、請求項２０に記載のプログラム製品。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、概してデータ処理に関し、具体的には、データ処理システムにおける入力／出力（Ｉ／Ｏ）セキュリティに関する。
【0002】
データ処理システムは、通信ネットワーク、ストレージデバイス及び／又はストレージネットワーク、及び周辺デバイスへの接続をサポートするための複数の処理要素及び複数の入力／出力アダプタ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ Ａｄａｐｔｅｒ：ＩＯＡ）を含み得る。そのようなデータ処理システムにおいて、データ処理システムのハードウェアリソースは、複数のリソースのセットに論理的に区画され、それぞれが、複数の、場合によっては異種のオペレーティングシステムインスタンスのそれぞれ１つによって制御され得る。オペレーティングシステムは、仮想マシンモニタ（Ｖｉｒｔｕａｌ Ｍａｃｈｉｎｅ Ｍｏｎｉｔｏｒ：ＶＭＭ）又はハイパーバイザと一般に称されるシステムファームウェアの制御下で、それらのそれぞれの論理区画（Ｌｏｇｉｃａｌ Ｐａｒｔｉｔｉｏｎ：ＬＰＡＲ）において、この共通ハードウェアプラットフォーム上で同時に実行される。従って、ハイパーバイザは、データ処理システムのリソースの交差しないサブセットを各ＬＰＡＲに割り当て、今度は各オペレーティングシステムインスタンスが、システムメモリの領域及びＩＯＡなど、割り当て可能なリソースのその別個のセットを直接制御する。
【0003】
概して、データ処理システムにおけるＩＯＡは、データ処理システムにおいてシステムメモリをアドレス指定するために利用される実アドレス空間とは別個のＩ／Ｏ（又は仮想）アドレス空間を採用する。その結果、データ処理システムのＩ／Ｏアドレス空間及び実アドレス空間の間でアドレスを変換するために、アドレス変換が採用される。少なくとも一部のより古い従来技術のデータ処理システムにおいて、Ｉ／Ｏアドレス空間及び実アドレス空間の間における全ての変換が、プロセッサチップ上で実行されていた。結果として、Ｉ／Ｏから実アドレスへの変換プロセスを利用して、ＩＯＡを、それらがアクセスすることを許可された実アドレスのサブセットのみに制限することができた。
【0004】
より最近では、周辺構成要素相互接続エクスプレス（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｅｘｐｒｅｓｓ：ＰＣＩｅ）などの少なくとも幾つかのＩ／Ｏ規格が、ＩＯＡがＩ／Ｏアドレスについての変換を要求し、それに応答してホストブリッジから対応する実アドレスを受信することができる代替アドレス変換サービス（Ａｌｔｅｒｎａｔｉｖｅ Ａｄｄｒｅｓｓ Ｔｒａｎｓｌａｔｉｏｎ Ｓｅｒｖｉｃｅ：ＡＴＳ）を導入している。ＩＯＡは次に、実アドレスをアドレス変換キャッシュ（Ａｄｄｒｅｓｓ Ｔｒａｎｓｌａｔｉｏｎ Ｃａｃｈｅ：ＡＴＣ）内でキャッシュして、その後、実アドレスを特定する１つ又は複数のメモリアクセス要求をホストブリッジに発行し得る。頻繁にアクセスされる、又は最近アクセスされたアドレスを参照するアクセスについてのレイテンシを改善しつつ、ＩＯＡが実アドレスを利用してメモリアクセス要求を行うことを可能にすることにより、ホストシステムメモリを、悪意のある、又は侵害されたＩ／Ｏデバイスによるアクセスに晒す可能性があり、従ってこれは、重大なセキュリティ上の懸念を生じさせる。少なくとも一部の従来技術のシステムは、入来するＩ／Ｏメモリアクセス要求に対して実アドレス検証を実行し、各ＩＯＡが承認された実アドレスページにのみにアクセスすることを確実にすることによって、このセキュリティ上の懸念を部分的に改善する。しかしながら、このアドレス変換サービス実装は性能が低く、実アドレス検証を実行するために従来利用されるテーブルを記憶するために必要とされるメモリフットプリントの点において、実装のためのコストが高いことが証明されている。これらの欠点は、実アドレス検証が、例えば、リクエスタ識別子（Ｒｅｑｕｅｓｔｏｒ Ｉｄｅｎｔｉｆｉｅｒ：ＲＩＤ）及びプロセスアドレス空間識別子（Ｐｒｏｃｅｓｓ Ａｄｄｒｅｓｓ Ｓｐａｃｅ Ｉｄｅｎｔｉｆｉｅｒ：ＰＡＳＩＤ）の両方に基づくきめ細かい検証を採用する実装において悪化する。
【発明の概要】
【0005】
少なくとも一実施形態において、データ処理システムは、付属デバイスに対するアドレス変換サービスをサポートしつつ、向上したＩ／Ｏセキュリティを提供する。
【0006】
様々な実施形態において、開示された技法は、方法、データ処理システム、及び／又はプログラム製品において実装され得る。
【0007】
少なくとも一実施形態において、プロセッサは、リクエスタから、仮想アドレスを含む第１要求を受信する。第１要求に基づき、プロセッサは、仮想アドレスに対応する実アドレスを判定し、実アドレスの少なくとも一部を暗号化して暗号化セキュア実アドレスを取得し、暗号化セキュア実アドレスをリクエスタに返す。要求アドレスを特定する第２要求を受信することに基づき、プロセッサは、要求アドレスを復号して、要求アドレスを暗号化セキュア実アドレスとして検証する。要求アドレスを暗号化セキュア実アドレスとして検証することに基づき、プロセッサは、実アドレスによって識別されるデータ処理システムのリソースへのアクセスを可能にする。暗号化セキュア実アドレスの使用により、向上したセキュリティが提供され、概して、テーブルベースの実アドレス検証手法に比べて実装のためにより少ないフットプリントを必要とする。
【0008】
幾つかの実施形態において、リクエスタは、入力／出力（Ｉ／Ｏ）アダプタであり得る。例えば、特定の一実施形態において、アダプタは、周辺構成要素相互接続エクスプレスアドレス変換サービス（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｅｘｐｒｅｓｓ Ａｄｄｒｅｓｓ Ｔｒａｎｓｌａｔｉｏｎ Ｓｅｒｖｉｃｅｓ：ＰＣＩｅ ＡＴＳ）プロトコルを利用して、要求をプロセッサに通信し得る。他の実施形態において、リクエスタは、仮想アドレス空間を採用するアクセラレータなどの付属デバイスであり得る。
【0009】
幾つかの実施形態において、実アドレスの少なくとも一部は、高度暗号化標準（Ａｄｖａｎｃｅｄ Ｅｎｃｒｙｐｔｉｏｎ Ｓｔａｎｄａｒｄ：ＡＥＳ）ベース暗号化を利用して暗号化される。幾つかの実施形態において、実アドレスの少なくとも一部を暗号化することは、代替的又は追加的に、実アドレスの少なくとも一部のハッシュを生成することを含む。ＡＥＳなどの強力な暗号化技法を利用することは、向上したセキュリティという利点を有し、ハッシュを利用することは、高性能という利点を有する。
【0010】
幾つかの実施形態において、プロセッサは、メモリページ内のアドレスを特定するために利用される実アドレスのより下位のビットを暗号化することを回避する。完全な実アドレス（例えば、６４ビット）を暗号化しないことにより、暗号化が簡略化され、性能が向上する。
【0011】
幾つかの実施形態において、暗号化に先立ち、追加データを実アドレスの少なくとも一部と組み合わせることによって、暗号化が更に強化され得る。幾つかの実施形態において、追加データは、リクエスタのプロセスアドレス空間識別子からのビット及び／又はリクエスタ識別子からのビットを含み得る。幾つかの実施形態において、追加データは、代替的又は追加的に、リクエスタによる実アドレスへのアクセスが読み取り専用であるかどうかを示す読み取り専用フィールドを含み得る。幾つかの実施形態において、追加データは、実アドレスを暗号化するために複数の鍵の中からどの鍵が利用されたかを特定する鍵生成フィールドを含み得る。
【図面の簡単な説明】
【0012】
【図1】一実施形態による、例示的なデータ処理システムのハイレベルブロック図を示す。
【0013】
【図2】一実施形態による、ホストブリッジ及びＩ／Ｏアダプタ（Ｉ／Ｏ Ａｄａｐｔｅｒ：ＩＯＡ）のより詳細なブロック図である。
【0014】
【図3】一実施形態による、プロセッサが暗号化セキュア実アドレス（ｓｅｃｕｒｅ Ｒｅａｌ Ａｄｄｒｅｓｓ：ｓＲＡ）をリクエスタに提供する例示的なプロセスのハイレベル論理フローチャートである。
【0015】
【図4】一実施形態による、プロセッサがリクエスタのメモリアクセス要求をハンドリングする例示的なプロセスのハイレベル論理フローチャートである。
【0016】
【図5A】一実施形態による、セキュア実アドレスを取得するための実アドレスの暗号化、及び、元の実アドレスを取得するためのセキュア実アドレスの復号を示す。
【図5B】一実施形態による、セキュア実アドレスを取得するための実アドレスの暗号化、及び、元の実アドレスを取得するためのセキュア実アドレスの復号を示す。
【0017】
【図6】一実施形態による、実アドレスの例示的なホストフィールドの内容を図示する。
【0018】
【図7】一実施形態による、実アドレスを暗号化して暗号化セキュア実アドレスを取得するための例示的なプロセスのハイレベルデータフロー図である。
【0019】
【図8】一実施形態による、鍵生成の使用をサポートするプロセッサのセキュリティロジックの部分を示す部分図である。
【0020】
【図9】一実施形態による、プロセッサが鍵生成を実装する例示的なプロセスのハイレベル論理フローチャートである。
【0021】
【図10】一実施形態による、暗号化セキュア実アドレスを生成するために利用され得る例示的なＡＥＳベース暗号化プロセスのデータフロー図である。
【発明を実施するための形態】
【0022】
ここで図を参照して、特に図１を参照すると、一実施形態による例示的なデータ処理システム１００のハイレベルブロック図が図示されている。幾つかの実施形態において、データ処理システム１００は、例えば、複数のプロセッサ１０２ａ～１０２ｎを含む対称マルチプロセッサ（Ｓｙｍｍｅｔｒｉｃ ＭｕｌｔｉＰｒｏｃｅｓｓｏｒ：ＳＭＰ）システムであり得、それぞれが、１つ又は複数のバス又はスイッチ通信リンクを含み得るシステムファブリック１０４への通信のために結合される。代替的な実施形態において、単一のプロセッサ１０２を有するデータ処理システムが利用され得る。
【0023】
図示された実施形態において、各プロセッサ１０２は、好ましくは、当技術分野において既知であるように、その中に集積回路が作製される半導体基板を有する単一の集積回路チップとして実現される。示されている通り、各プロセッサ１０２は、例えば、ソフトウェア及び／又はファームウェア及び該当する場合は関連付けられたデータを含み得るプログラムコードの実行及び／又は処理を通じてデータを処理する複数のプロセッサコア１１０を含む。このプログラムコードは、例えば、ハイパーバイザ、ハイパーバイザが論理区画（ＬＰＡＲ）を割り当て得る１つ又は複数のオペレーティングシステムインスタンス、及びアプリケーションプログラムを含み得る。プロセッサ１０２は、データストレージ階層の下位レベルから取り出される命令及びデータのための比較的低レイテンシの一時的ストレージの１つ又は複数のレベルを提供するキャッシュメモリ１１２を更に含む。加えて、プロセッサ１０２は、オフチップシステムメモリ１１６ａから１１６ｎのうちの関連付けられた１つへのアクセスを制御する統合メモリコントローラ（Ｉｎｔｅｇｒａｔｅｄ Ｍｅｍｏｒｙ Ｃｏｎｔｒｏｌｌｅｒ：ＩＭＣ）１１４を含む。プロセッサ１０２は、実アドレス空間内で実アドレス（Ｒｅａｌ Ａｄｄｒｅｓｓ：ＲＡ）を利用してシステムメモリ１１６にアクセスする。様々な実施形態において、実アドレスは、３２ビット、６４ビット等のような異なる長さを有し得る。
【0024】
各プロセッサ１０２は、プロセッサ１０２がシステムファブリック１０４と通信するファブリックインタフェース（Ｆａｂｒｉｃ Ｉｎｔｅｒｆａｃｅ：ＦＩＦ）１１８、並びに、様々な入力／出力アダプタ（ＩＯＡ）１３０ａ～１３０ｌ又は１３０ｍ～１３０ｗとの入力／出力通信をサポートする１つ又は複数の（及び、好ましくは複数の）ホストブリッジ（Ｈｏｓｔ Ｂｒｉｄｇｅｓ：ＨＢ）１２０ａ～１２０ｋ又は１２０ｍ～１２０ｖを更に含む。ＩＯＡ１３０は、例えば、ネットワークアダプタ、ストレージデバイスコントローラ、ディスプレイアダプタ、周辺アダプタ等であり得る。ＩＯＡ１３０は、それらの処理において、仮想アドレス（Ｖｉｒｔｕａｌ Ａｄｄｒｅｓｓ：ＶＡ）空間内のＩ／Ｏアドレス（ＶＡとも称される）を参照する。様々な実施形態において、ＶＡは、３２ビット、４０ビット、４８ビット、５２ビット、６４ビット等のような異なる長さを有し得る。ＩＯＡ１３０によって採用されるＶＡの長さは、プロセッサ１０２によって採用されるＲＡの長さとは異なる（すなわち、より短い又はより長い）ものであり得る。
【0025】
様々な実施形態において、ホストブリッジ１２０は、直接的又は間接的に、ＩＯＡ１３０に通信可能に結合され得る。例えば、示された実施形態において、ホストバッファ１２０ａ、１２０ｋ、１２０ｍ及び１２０ｖは、それぞれ、ＩＯＡ１３０が直接的に接続され得る、又は間接的に結合され得るローカルバス１２２ａ、１２２ｋ、１２２ｍ、及び１２２ｖにインタフェースを提供する。従って、ＩＯＡ１３０ａは、１つ又は複数のスイッチ及び／又はブリッジを備え得るＩ／Ｏファブリック１２４ａを通じて、ローカルバス１２２ａに任意選択的に結合される。同様の方式で、ＩＯＡ１３０ｋ及び１３０ｌは、Ｉ／Ｏファブリック１２４ｋを通じてローカルバス１２２ｋに任意選択的に結合されており、ＩＯＡ１３０ｍは、Ｉ／Ｏファブリック１２４ｍを通じてローカルバス１２２ｍに任意選択的に結合されており、ＩＯＡ１３０ｖ及び１３０ｗは、Ｉ／Ｏファブリック１２４ｖを通じてローカルバス１２２ｖに任意選択的に結合される。幾つかの実施形態において、ローカルバス１２２の１つ又は複数上での通信は、周辺構成要素相互接続（ＰＣＩ）又はＰＣＩエクスプレス（ＰＣＩｅ）規格などの既知のＩ／Ｏバス規格を利用する。幾つかの実施形態において、ローカルバス１２２の１つ又は複数は、追加的又は代替的なＩ／Ｏバス規格を採用し得る。
【0026】
図１において更に図示されている通り、プロセッサ１０２の１つ又は複数（例えば、プロセッサ１０２ａ）は、付属デバイス１４２の取り付けをサポートする付属デバイスインタフェース（Ａｔｔａｃｈｅｄ Ｄｅｖｉｃｅ Ｉｎｔｅｒｆａｃｅ：ＡＤＩ）１４０を更に含み得る。幾つかの実施形態において、付属デバイス１４２は、例えば、プロセッサ１０２が、データ暗号化／復号、データ圧縮／解凍、行列演算、データストリーム管理等のような１つ又は複数の処理機能をオフロードすることを可能にするアクセラレータであり得る。その処理を実行するにあたり、付属デバイス１４２はまた、ＩＯＡ１３０によって利用されるものとは異なる、又は同じであり得るＶＡ空間を参照し得る。
【0027】
当業者であれば、データ処理システムのアーキテクチャ及び構成要素が、実施形態間で異なり得ることを理解するであろう。例えば、他のデバイス及び相互接続が、代替的又は追加的に使用され得る。従って、図１に提示されている例示的なデータ処理システム１００は、特許請求される本発明に関するアーキテクチャ上の制限を示唆することを意図していない。
【0028】
ここで図２を参照すると、一実施形態によるホストブリッジ１２０及びＩ／Ｏアダプタ１３０のより詳細なブロック図が図示されている。図示された例において、ホストブリッジ１２０は、ＩＯＡ１３０などの、リクエスタによって参照されるＶＡの、データ処理システム１００のシステムメモリ１１６（及び場合によっては他のメモリマップドリソース）にアクセスするために利用され得るＲＡへの変換を提供するように構成されたＩ／Ｏメモリ管理ユニット（Ｉ／Ｏ Ｍｅｍｏｒｙ Ｍａｎａｇｅｍｅｎｔ Ｕｎｉｔ：ＩＯＭＭＵ）２００を含む。ホストブリッジ１２０は、リクエスタに通信されたアドレスを暗号化し、リクエスタから受信されたアドレスを復号するように構成されたセキュリティロジック２０２を追加的に含む。示された実施形態において、セキュリティロジック２０２は、暗号化を実行してセキュア実アドレス（ｓＲＡ）を生成するための暗号化エンジン（Ｅｎｃｒｙｐｔｉｏｎ Ｅｎｇｉｎｅ：ＥＥ）２０４、メモリアクセス要求において受信された要求アドレスを復号するための復号エンジン２０６、及び、暗号化及び復号において利用される鍵を記憶するための鍵ストア２０８を含む。少なくとも幾つかの実施形態において、ホストブリッジ１２０は、それがサポートする各リクエスタに対して別個の鍵を利用し得る。例えば、ホストブリッジ１２０がＰＣＩｅホストブリッジであると仮定すると、ホストブリッジ１２０は、各ＰＣＩｅリクエスタ識別子（ＲＩＤ）に対して、又はＲＩＤ及びプロセスアドレス空間識別子（ＰＡＳＩＤ）の各組み合わせに対して、それぞれの鍵を実装し得る。少なくとも幾つかの実施形態において、セキュリティロジック２０２は、鍵ストア２０８内で暗号鍵を生成するための鍵生成ロジック２１０、並びに、ホストブリッジ１２０によってリクエスタから受信される要求の実アドレスを検証するための任意選択的な実アドレス検証（Ｒｅａｌ Ａｄｄｒｅｓｓ Ｖａｌｉｄａｔｉｏｎ：ＲＡＶ）ロジック２１２を追加的に含む。
【0029】
図２は、ＩＯＡ１３０などのリクエスタがアドレス変換キャッシュ（ＡＴＣ）２２０を含み得ることを追加的に示す。アドレス変換キャッシュ２２０は、最近及び／又は頻繁にアクセスされたＶＡを、ホストブリッジ１２０から受信された対応するセキュアＲＡ（ｓＲＡ）と関連付ける複数のエントリを含み得る。
【0030】
図２では具体的に示されていないが、図１のＡＤＩ１４０は、ホストブリッジ１２０と同様に構築され得ることを理解されたい。例えば、ＡＤＩ１４０は、ＩＯＭＭＵ２００及びセキュリティロジック２０２を含み得る。ＩＯＡ１３０と同様に、付属デバイス１４２は、ＡＤＩ１４０から取得されたＶＡからｓＲＡへの変換をキャッシュするためのＡＴＣ２２０をも含み得る。
【0031】
ここで図３を参照すると、一実施形態による、プロセッサ１０２が暗号化セキュアＲＡ（ｓＲＡ）をリクエスタに提供する例示的なプロセスのハイレベル論理フローチャートが示されている。幾つかの実装において、図３のプロセスは、ＩＯＡ１３０に暗号化ｓＲＡを提供するホストブリッジ１２０によって実行され得る。同じプロセスが、付属デバイス１４２にｓＲＡを提供するために、ＡＤＩ１４０によって代替的又は追加的に採用され得る。
【0032】
図３のプロセスはブロック３００で始まり、次に、プロセッサ１０２が、変換されるべき仮想アドレスを特定する変換要求を関連付けられたリクエスタから受信することを示すブロック３０２に進む。幾つかの実施形態において、変換要求は、例えば、ＰＣＩｅ ＡＴＳ変換要求であり得る。変換要求の受信に応答して、プロセッサ１０２は、例えばＩＯＭＭＵ２００を利用して、ＶＡを、データ処理システム１００の実アドレス空間内のＲＡに変換する。ブロック３０４から、プロセスは、暗号化用のＲＡを準備しているプロセッサ１０２を示す任意選択的なブロック３０５に進む。示された実施形態において、ブロック３０５での暗号化用のＲＡの準備は、所与のメモリページ内の特定のアドレスを特定するために利用されるＲＡの下位ビットの数を暗号化から除外することを含む複数のステップを含む（ブロック３０６）。例えば、ＲＡが６４ビット長であり、プロセッサ１０２がリクエスタに２ＭＢのメモリページを割り当てると仮定すると、ＲＡの２１の下位ビットは、ブロック３０６での暗号化から除外される。理解されるように、プロセッサ１０２がＲＡの全ビットを暗号化することを回避した場合、暗号化プロセスが簡略化され、暗号化性能が向上する。ブロック３０５で、１つ又は複数の追加ビットを含むホストフィールドを用いて、切り捨てられたＲＡを任意選択的にパッドする（ブロック３０８）。ホストフィールドの異なる実施形態は、図５Ａ及び図６を参照して以下で説明される。加えて、ブロック３０５で、プロセッサ１０２は、ＲＡのビットをシャッフリングして、ビット値のエントロピー（又は無作為性）を全般的に高め得る（ブロック３１０）。好ましい実施形態において、ブロック３１０で、ビット位置は、固定された所定の方式で、中間ＲＡ内で再配列される。
【0033】
図３のプロセスは、ブロック３０５から、プロセッサ１０２が、ＲＡ（ＩＯＭＭＵ２００から受信されたもの、又は、ブロック３０５が実装される場合、ブロック３０５に続いて取得された中間ＲＡのいずれか）を暗号化して、暗号化セキュアＲＡ（ｓＲＡ）を取得することを示すブロック３１２に進む。幾つかの実施形態において、ブロック３１２で図示された暗号化は、ＲＡのハッシュを実行する暗号化エンジン２０４を含み得る。好適なハッシュ関数は、例えば、ＳＨＡ－１、ＳＨＡ－２５６、又はＭＤ－５を含み得る。他の実施形態において、暗号化は、代替的又は追加的に、暗号化エンジン２０４が１つ又は複数の鍵を利用してＲＡを暗号化することを含み得る。鍵ベース暗号化が実行される場合、暗号化エンジン２０４が各リクエスタに対して（又は、ＲＩＤ及びＰＡＳＩＤの各組み合わせに対して）異なる鍵を利用することが好ましい。採用され得る可能な暗号化アルゴリズムの実施形態は、図７及び図１０を参照して以下で説明される。プロセッサは次に、ブロック３１２で実行された暗号化によって生成されたｓＲＡをリクエスタに提供する（ブロック３１４）。少なくとも幾つかの実施形態において、プロセッサ１０２は、ＰＣＩｅ ＡＴＳ変換応答において、リクエスタにｓＲＡを通信し得る。ｓＲＡの受信に応答して、リクエスタは、メモリアクセス要求におけるｓＲＡの将来の使用を容易にするために、ＶＡからｓＲＡへの変換を（例えば、ＡＴＣ２２０において）キャッシュし得る。ブロック３１４に続き、プロセッサ１０２による変換要求の処理はブロック３１６で終了する。
【0034】
ここで図４を参照すると、一実施形態による、プロセッサ１０２がリクエスタのメモリアクセス要求をハンドリングする例示的なプロセスのハイレベル論理フローチャートが図示されている。幾つかの実装において、図４のプロセスは、ＩＯＡ１３０からメモリアクセス要求を受信するホストブリッジ１２０によって実行され得る。同じプロセスが、代替的又は追加的に、付属デバイス１４２からのメモリアクセス要求の受信に応答して、ＡＤＩ１４０によって実行され得る。
【0035】
プロセスはブロック４００で開始し、次に、プロセッサ１０２が、ＩＯＡ１３０又は付属デバイス１４２などのリクエスタからメモリアクセス要求を受信することを示すブロック４０２に進む。概してデータの返却を要求する読み取りタイプの要求、又はデータの更新を要求する書き込みタイプの要求であり得るメモリアクセス要求は、アクセスされるべき要求アドレスを特定する。リクエスタが悪意のある、又は侵害されたデバイスでない場合において、要求アドレスは、図３のプロセスによってプロセッサ１０２によってリクエスタに以前に提供されていたであろうｓＲＡとなる。しかしながら、リクエスタが悪意のある、又は侵害されたデバイスである場合、要求アドレスは、不正アドレス、又は、リクエスタがアクセスすることを承認されている実アドレスの範囲外の実アドレスであり得る。
【0036】
メモリアクセス要求の受信に応答して、プロセッサ１０２は、要求アドレスを復号する（ブロック４０４）。例えば、暗号化エンジン２０４がハッシュ関数を利用してｓＲＡを生成する場合、復号エンジン２０６は、ブロック４０４で、対応する逆ハッシュ関数を利用して要求アドレスを復号し得る。代替的に、暗号化エンジン２０４が鍵ベース暗号化関数を利用してｓＲＡを生成する場合、復号エンジン２０６は、ｓＲＡを暗号化するために利用されたのと同じ鍵を利用して、ブロック４０４で要求アドレスを復号し得る。再び、復号エンジン２０６は、リクエスタの識別情報（又はＲＩＤ／ＰＡＳＩＤの組み合わせ）に基づき鍵ストア２０８内の関連する鍵にアクセスし得、これは、好ましくは、メモリアクセス要求において、又はこれと併せてリクエスタによって通信される、又は、接続Ｉ／Ｏバス上のリクエスタのロケーションによって部分的又は完全に示唆される。中間ＲＡのビットが図３のブロック３１０でシャッフリングされたと仮定すると、プロセッサ１０２はまた、復号された要求アドレスのビットのシャッフリングを解除して、ブロック３１０で行われたビット位置の並べ替えを逆にする（ブロック４０６）。
【0037】
ブロック４０８で、プロセッサ１０２は、復号された要求アドレスの少なくとも一部をチェックして、復号された要求アドレスが有効なＲＡであるか否かを判定する。例えば、プロセッサ１０２が図３のブロック３０８でＲＡをパッドするためにホストフィールドを追加する実施形態において、プロセッサ１０２のセキュリティロジック２０２は、復号された要求アドレスのホストフィールドがブロック３０８でＲＡに追加されたホストフィールドと一致するか否かをブロック４０８で判定し得る。ブロック４０８で行われたチェックは、代替的又は追加的に、ＲＡＶロジック２１２が復号された要求アドレスのＲＡビットの一部又は全部の実アドレス検証を実行することを含み得る。ブロック４１０で、プロセッサ１０２は、ブロック４０８で実行されたチェックが全て成功したか否かを判定する。ブロック４０８で実行された１つ又は複数のチェックが全て成功したとのブロック４１０での判定に基づき、要求アドレスが適切なｓＲＡであることが確認され、プロセッサ１０２は、復号ＲＡによって識別されるデータ処理システム１００内のリソース（例えば、システムメモリ１１６内のロケーション）へのアクセスを可能にする（ブロック４１２）。しかしながら、プロセッサ１０２が、ブロック４１０で実行されたチェックのうちの１つ又は複数が成功しなかったとブロック４１０で判定した場合、プロセッサ１０２は、該当する場合、復号された要求アドレスによって識別されたデータ処理システム１００のリソースへの要求されたアクセスを許可しない（ブロック４１４）。加えて、ブロック４１４で、プロセッサ１０２は、リクエスタの動作を停止して、リクエスタによる潜在的に悪意のあるメモリアクセス要求の生成を終了する。プロセッサ１０２はまた、リクエスタを任意選択的にリセット（リスタート）して、リクエスタを既知の安定した状態に戻し、そこからリクエスタが再びメモリアクセス要求を発行することを許可されるようにし得る。ブロック４１２又はブロック４１４のいずれかに続き、図４のプロセスはブロック４１６で終了する。
【0038】
ここで図５Ａを参照すると、一実施形態による、プロセッサ１０２が実アドレス（ＲＡ）を暗号化してセキュア実アドレス（ｓＲＡ）を取得する例示的なプロセスが示されている。図示された例において、セキュリティロジック２０２は、ＩＯＭＭＵ２００からＲＡ５００を受信する。プロセッサ１０２が６４ビット実アドレス指定をサポートする図示された例において、ＲＡ５００は、５２ビットなどのより少ない数のビットを含み得る。ＲＡの長さは、ＩＯＡ１３０及び付属デバイス１４２などのＩ／Ｏリクエスタが、概して、データ処理システム１００の完全なＲＡ空間をアドレス指定する必要がない（又は、アドレス指定することを制限されている）という事実を反映している。ＲＡ５００は、上位ビットフィールド５０２及び下位ビットフィールド５０４を含む。図示された例において、上位ビットフィールド５０２及び下位ビットフィールド５０４の間の境界は、関連付けられたリクエスタに（例えば、オペレーティングシステム又はハイパーバイザソフトウェアによって）割り当てられたメモリページのサイズに対応するように選択される。この例において、２１ビット長の下位ビットフィールドは、２ＭＢのメモリページサイズに対応する。示されている通り、プロセッサ１０２は、リクエスタがその独自の割り当てられたメモリページのうちの１つの内容にアクセス又はこれを修正することが、定義によればセキュリティ上の脅威ではないため、好ましくは、下位ビットフィールドの内容を暗号化することを回避する。下位ビットフィールド５０４を暗号化から除外することにより、暗号化エンジン２０４によって実行される暗号化が簡略化され、暗号化性能が向上する。
【0039】
図３のブロック３０８を参照して上述された通り、セキュリティロジック２０２は、ホストフィールド（Ｈｏｓｔ Ｆｉｅｌｄ：ＨＦ）５０６を備える所望の数のビットで切り捨てられたＲＡ５００（ここでは上位ビットフィールド５０２のみを含む）をパッドして、暗号化用の所望の数のビットを取得し得る。例えば、示された例において、ホストフィールド５０６は、中間ＲＡが４３ビットの全長を有するように、１２ビット長になるように選択され得る。他の実施形態において、より多い、又はより少ない数のビットがホストフィールド５０６に含まれ得る。様々な実施形態において、様々な異なる情報がホストフィールド５０６内でエンコードされ得る。例えば、図６は、プロセッサ１０２がＶＡからｓＲＡへの変換用の変換コンテキストを記録する変換コンテキストフィールド６００をホストフィールド５０６が含む例示的な実施形態を図示する。例えば、プロセッサ１０２及びリクエスタがＰＣＩｅ ＡＴＳプロトコルを利用して通信する実施形態において、変換コンテキストは、ＶＡからｓＲＡへの変換に関連付けられたＲＩＤ及び／又はＰＡＳＩＤからのビットを含み得る。具体的な一例において、変換コンテキストフィールド６００は、関連するＲＩＤ及びＰＡＳＩＤの連結を含む。図６は、ホストフィールド５０６内で、例えばＩＯＭＭＵ２００内で維持されるページ保護情報において、ＲＡ５００が読み取り専用メモリページとして識別されるメモリページにマッピングされるか否かを特定する読み取り専用（Ｒｅａｄ－Ｏｎｌｙ：ＲＯ）フィールド６０２をプロセッサ１０２が任意選択的に含み得ることを更に示す。ホストフィールド５０６がＲＯフィールド６０２を含む実施形態において、セキュリティロジック２０２は、ブロック４０８で実行されるチェックにおいて、メモリアクセス要求が書き込みタイプの要求であり、ＲＯフィールド６０２が読み取り専用メモリページを示すように設定されているかどうかのチェックを含み得る。そのような場合において、セキュリティロジック２０２は、図４のブロック４１０でのチェックに失敗する。幾つかの実施形態において、ホストフィールド５０６は、図８～図９を参照して以下で更に論述される通り、鍵生成フィールドを代替的又は追加的に含み得る。
【0040】
図５Ａに戻ると、ホストフィールド５０６による上位ビットフィールド５０２のパディングに続き、暗号化エンジン２０４内のエントロピー混合器５１０は、エントロピーを増大させるために、４３ビットの中間ＲＡのビット位置の少なくとも一部を任意選択的に並べ替え得る。概して、このビット位置の並べ替えは、ＲＡ間のビット値におけるより大きい変動を有する傾向にある上位ビットフィールド５０２のより下位のビットを中間ＲＡの４３ビット位置の中で分散させることを含む。中間ＲＡは次に、暗号化エンジン２０４内の暗号化ロジック５１２によって暗号化されて、４３ビットの暗号化フィールド５２２を取得する。暗号化フィールド５２２は、非暗号化２１ビット下位ビットフィールド５０４に連結されて、プロセッサ１０２が実際の対応するＲＡをリクエスタによる発見に晒すことなくリクエスタに安全に返し得る暗号化ｓＲＡ５２０を形成する。
【0041】
ここで図５Ｂを参照すると、一実施形態による、対応する実アドレスを取得するためのｓＲＡ５２０の復号の例示的なプロセスが示されている。例えば、メモリアクセス要求において、セキュリティロジック２０２に返されたｓＲＡ５２０の受信に応答して、復号エンジン２０６内の復号ロジック５１４は、暗号化フィールド５２２を復号する。復号エンジン２０６内のエントロピー脱混合器５１６は、エントロピー混合器５１０によって実行されたビットのシャッフリングを逆にして上位ビットフィールド５３２及び復号ホストフィールド５３４を取得し、これらは下位ビットフィールド５０４と共に、復号ＲＡ５３０を形成する。図４のブロック４０８及び４１０に関して上述した通り、セキュリティロジック２０２は、復号ホストフィールド５３４をチェックして、復号実アドレス５３０がリクエスタに対して承認された実アドレスであるかを判定し得る。更に、セキュリティロジック２０２は、ＲＡＶロジック２１２を利用して、上位ビットフィールド５３２及び下位ビットフィールド５０４内で見つかったＲＡビットを代替的又は追加的にチェックし得る。
【0042】
ここで図７を参照すると、一実施形態による、プロセッサ１０２が実アドレスを暗号化して暗号化セキュア実アドレス（ｓＲＡ）を取得し得る例示的なプロセスのハイレベルデータフロー図が示されている。特に、図７は、暗号化エンジン２０４によって適用され得る無数の可能な暗号化の技法のうちの１つに過ぎない、２段階の鍵ベース暗号化プロセスを示している；他の実施形態においては、他の暗号化技法が代替的に採用され得る。
【0043】
図示された暗号化技法において、図５Ａの３１ビット上位ビットフィールド５０２は、最上位から最下位まで、ＨＯ１からＨＯ８としてラベル付けされた８つのニブルに分割される（ＨＯ２は３ビットのみを含む短いニブルである）。この例において、ニブルＨＯ１及びＨＯ２は暗号化の第２段階のために予約され、エントロピー混合器５１０を通じて処理されない。残りの３６ビット（ホストフィールド５０６の３つのニブル及び上位ビットフィールド５０２の６つのニブル）のビット位置は、エントロピー混合器５１０によって所定のパターンで混合されて、９つの４ビットニブルとして示される３６ビットの第１中間ＲＡ７００を生成する。
【0044】
暗号化エンジン２０４は、中間ＲＡ７００（及び上位ビットフィールド５０２の７ビット）を２段階で暗号化する。第１段階において、暗号化エンジン２０４は、第１暗号鍵（「Ｋｅｙ１」）を追加データと論理的に組み合わせて、修正された第１暗号鍵を取得する。図示された例において、この追加データは、アドレス変換要求に関連付けられたＲＩＤ、又は、ＲＩＤ及びＰＡＳＩＤの連結などのリクエスタ関連識別子である。示された例において、暗号化エンジン２０４は、排他的論理和（Ｅｘｃｌｕｓｉｖｅ ＯＲ：ＸＯＲ）演算７０５を利用して、第１暗号鍵及び追加データを論理的に組み合わせる。暗号化エンジン２０４は次に、修正された第１暗号鍵を利用して、例えば、第１段階の高度暗号化標準（ＡＥＳ）ベース暗号化ロジック７０２を利用して、中間ＲＡ７００を暗号化する。幾つかの例において、第１段階のＡＥＳベース暗号化ロジック７０２によって実装されるＡＥＳベース暗号化スキームは、３６ビット鍵を採用するミニＡＥＳベース暗号化スキームであり得る。そのようなミニＡＥＳベース暗号化スキームの一例は、図１０を参照して以下で説明される。第１段階のＡＥＳベース暗号化ロジック７０２の出力は、９つの４ビットニブルとして示される３６ビットの第１暗号７０４である。
【0045】
暗号化エンジン２０４は、後に使用するために、第１暗号７０４の７つの最上位ビットを予約する。暗号化エンジン２０４は、第１暗号２０４の２９のより下位のビットを、上位ビットフィールド５０２から予約されたニブルＨＯ１及びＨＯ２と連結することによって、第２中間ＲＡ７０６を形成する。
【0046】
暗号化の第２段階において、暗号化エンジン２０４は、第２暗号鍵（「Ｋｅｙ２」）を追加データと論理的に組み合わせて（例えば、ＸＯＲ演算７０７を利用して）、修正された第２暗号鍵を取得する。上記の通り、この追加データは、アドレス変換要求に関連付けられたＲＩＤ、又は、ＲＩＤ及びＰＡＳＩＤの連結などのリクエスタ関連識別子であり得る。暗号化エンジン２０４は次に、修正された第２暗号鍵（例えば、３６ビット鍵）を利用して、例えば、第２段階のＡＥＳベース暗号化ロジック７０８を利用して、第２中間ＲＡ７０６を暗号化する。幾つかの例において、第２段階のＡＥＳベース暗号化ロジック７０８は、第１段階のＡＥＳベース暗号化ロジック７０２と同一であり得る、及び／又は同じ回路を再利用し得る。第２段階のＡＥＳベース暗号化ロジック７０８の出力は、９つの４ビットニブルとして示される３６ビットの第２暗号７１０である。暗号化エンジン２０４は次に、暗号化の第１段階に続いて予約された第１暗号７０４の７つの最上位ビットを３６ビットの第２暗号７１０と連結することによって、ｓＲＡ５２０の４３ビットの暗号化フィールド５２２を形成し得る。図５Ａに示されている通り、セキュリティロジック２０２は次に、非暗号化２１ビット下位ビットフィールド５０４を暗号化フィールド５２２に付加して、完全な６４ビットのｓＲＡ５２０を形成する。
【0047】
【0048】
経時的に、データ処理システム１００の実アドレス空間におけるメモリページの割り当てを担うハイパーバイザ又はオペレーティングシステムインスタンスは、様々なメモリページを異なるプロセス及び／又は異なる論理区画（ＬＰＡＲ）に再割り当てすることになる。メモリページが再割り当てされると、プロセッサ１０２は、概して、例えば変換無効化要求を送信することによって、そのＩＯＭＭＵ２００内及びその付属するリクエスタのＡＴＣ２２０内の対応する変換エントリを無効化することになる。変換無効化要求を受信したリクエスタに悪意がなく、且つバグがない場合、リクエスタは、プロセッサ１０２の変換無効化要求に従い、そのＡＴＣ２２０内のそれぞれの示された変換を無効化することになる。しかしながら、リクエスタに悪意がある、又はこれが侵害されている場合、リクエスタは、変換無効化要求に応答して、そのＡＴＣ２２０内の変換を無効化しない可能性があり、代わりに、古いｓＲＡを保持し、その後、当該古いｓＲＡを再利用することを試みて、そのリクエスタに現在割り当てられていない実アドレス空間の一部にアクセスしようとする可能性がある。
【0049】
少なくとも幾つかの実施形態において、セキュリティロジック２０２は、悪意のある、又は侵害されたリクエスタが古いｓＲＡを成功裏に再利用できることを防止するために、鍵ストア２０８内の暗号鍵の使用法を透過的に更新するように構成されている。図８の実施形態において、セキュリティロジック２０２は、好ましくは、各サポートされるリクエスタに割り当てられた暗号鍵に関連付けられたそれぞれの生成（Ｇｅｎｅｒａｔｉｏｎ：Ｇ）フィールド８００を実装する。生成フィールド８００は、暗号鍵のどの生成が利用されるかを特定する。例えば、２つの暗号鍵生成（例えば、鍵生成Ａ及びＢとして表示される）のみがサポートされると仮定すると、鍵ストア２０８は、各サポートされるリクエスタについて、鍵生成Ａ及びＢのそれぞれに対するＫｅｙ１及びＫｅｙ２を含み得る。従って、鍵ストア２０８は、所与のリクエスタについて、鍵生成Ａ中に使用するための鍵であるＫｅｙ１Ａ及びＫｅｙ２Ａ、及び、鍵生成Ｂ中に使用するための鍵であるＫｅｙ１Ｂ及びＫｅｙ２Ｂを含む。
【0050】
この配列により、ある時点で、生成フィールド８００は、例えば鍵生成Ａを表すｂ'０'の値を有することになる。その結果、セキュリティロジック２０２は、暗号化エンジン２０４がｓＲＡ５２０の暗号化フィールド５２２を生成するにあたり使用するためのＫｅｙ１Ａ及びＫｅｙ２Ａを（例えば、マルチプレクサ８０２を利用して）選択することになる。異なる時点で、生成フィールド８００は、例えば鍵生成Ｂを表すｂ'１'の値を有することになる。生成フィールド８００が鍵生成Ｂを示していることに基づき、セキュリティロジック２０２は、暗号化エンジン２０４がｓＲＡ５２０の暗号化フィールド５２２を生成するにあたり使用するためのＫｅｙ１Ｂ及びＫｅｙ２Ｂを（例えば、マルチプレクサ８０２を利用して）選択することになる。いずれの場合においても、生成フィールド８００の値は、暗号化エンジン２０４による暗号出力に付加される生成フィールド８０４内に配置されて、ｓＲＡ５２０の暗号化フィールド５２２を取得する。示された実施形態において、暗号化エンジン２０４は、図７の４３ビットの第２暗号７１０ではなく４２ビット暗号を生成するように構成されていることに留意されたい。少なくとも一実装において、この結果は、ホストフィールド５０６の長さを１２ビットから１１ビットに縮小することによって達成され得る。
【0051】
メモリアクセス要求と併せた要求アドレス８１０のリクエスタからの受信に応答して、セキュリティロジック２０２は、要求アドレス８１０の生成フィールド８０４に基づき、要求アドレス８１０を復号するにあたり利用されるべき鍵を（例えば、マルチプレクサ８１２を利用して）選択する。セキュリティロジックは更に、好ましくは、要求アドレス８１０の生成フィールド８０４によって特定された鍵生成が有効な鍵生成のままであるかどうかを検出し、そうでない場合、セキュリティロジック２０２に要求アドレス８１０を偽のものとして拒否させる比較器８１２を含む。
【0052】
ここで図９を参照すると、一実施形態による、プロセッサ１０２が鍵生成を実装する例示的なプロセスのハイレベル論理フローチャートが示されている。理解を容易にするために、図９で提示されているプロセスは、鍵生成Ａ及びＢと称される２つの交互の鍵生成を採用する、図８で図示されたセキュリティロジック２０２の実装を参照して説明されている。
【0053】
示されている通り、図９のプロセスはブロック９００で開始され、次に、プロセッサ１０２のセキュリティロジック２０２が、現行の鍵生成を鍵生成Ａとして初期化することを示すブロック９０１に進む。プロセスは、次に、セキュリティロジック２０２が、現行の鍵生成（例えば、鍵生成Ａ）中に、リクエスタに対してｓＲＡ５２０を生成するにあたり使用するための２つの異なる鍵（例えば、Ｋｅｙ１Ａ及びＫｅｙ２Ａ）を生成することを示すブロック９０２に進む。例えば、セキュリティロジック２０２は、線形帰還シフトレジスタ（Ｌｉｎｅａｒ－Ｆｅｅｄｂａｃｋ Ｓｈｉｆｔ Ｒｅｇｉｓｔｅｒ：ＬＦＳＲ）又はＡＥＳ鍵生成ロジックなどの鍵生成ロジック２１０を用いて鍵を生成し得る。加えて、ブロック９０２で、セキュリティロジック２０２は、鍵生成Ａがリクエスタに適用可能な現行の鍵生成であることを表すためのｂ'０'の値を生成フィールド８００に設定する。鍵生成Ａが現行の鍵生成のままである間、セキュリティロジック２０２の暗号化エンジン２０４及び復号エンジン２０６は、生成Ａに関連付けられた鍵、すなわちＫｅｙ１Ａ及びＫｅｙ２Ａを利用して、リクエスタに伝送されるｓＲＡ５２０を生成し、リクエスタから受信される要求アドレスを復号し、鍵生成Ｂに対する鍵で生成された要求アドレスを拒否する（ブロック９０４）。
【0054】
決定ブロック９０６で、プロセッサ１０２は、リクエスタに対して新たな鍵生成を使用するか否かを判定する。例えば、幾つかの実施形態又はユースケースにおいて、プロセッサ１０２は、少なくとも部分的に、リクエスタ（又は、リクエスタが割り当てられているＬＰＡＲ）に以前に割り当てられたアドレス空間の一部又は全ての再マッピングに基づき、新たな鍵生成を利用することを判定し得る。幾つかの実施形態又はユースケースにおいて、プロセッサ１０２は、ソフトウェアコマンドに少なくとも部分的に基づき、リクエスタに対する新たな鍵生成を開始することを判定し得る。幾つかの実施形態又はユースケースにおいて、プロセッサ１０２は、暗号化エンジン２０４によって採用される暗号化アルゴリズムの属性に少なくとも部分的に基づき、鍵生成の変更の頻度を判定し得る。プロセッサ１０２がブロック９０６で肯定的な判定を行わない場合、プロセスは、説明されたブロック９０４に戻る。しかしながら、プロセッサ１０２がブロック９０６で肯定的な判定を行う場合、プロセスは、プロセッサ１０２のセキュリティロジック２０２が、新たな現行の鍵生成（例えば、鍵生成Ｂ）の間に、リクエスタに対してｓＲＡｓ５２０を生成するにあたり使用するための２つの異なる鍵（例えば、Ｋｅｙ１Ｂ及びＫｅｙ２Ｂ）を生成することを示すブロック９０８に進む。上記の通り、セキュリティロジック２０２は、鍵生成ロジック２１０を用いて鍵を生成し得る。加えて、ブロック９０８で、セキュリティロジック２０２は、生成フィールド８００をリクエスタに適用可能な現行の鍵生成に関連付けられた値（例えば、鍵生成Ｂに対するｂ'１'の値）に設定する。セキュリティロジック２０２は、追加的に、例えば、生成フィールド８０４において特定された値によって指定される、以前の鍵生成（例えば、鍵生成Ａ）における全てのｓＲＡについての変換無効化要求をリクエスタに送信する（ブロック９１０）。変換無効化要求に応答して、悪意がない、又は侵害されていないリクエスタは、以前の鍵生成（例えば、鍵生成Ａ）中に生成されたｓＲＡを参照するそのＡＴＣ２２０内の任意のＶＡからｓＲＡへの変換を無効化することになる。
【0055】
ブロック９１２～９１６によって示されている通り、変換無効化要求の発行に続き、且つ要求された無効化の確認応答がリクエスタから受信される（ブロック９１４）、又はタイムアウト期間が経過する（ブロック９１６）まで、セキュリティロジック２０２は、ｓＲＡを生成するために現行の鍵生成（例えば、鍵生成Ｂ）に対する鍵を排他的に利用するが、要求アドレスを復号するために生成Ａ又は生成Ｂに対する鍵を利用する。無効化が確認応答される、又はタイムアウト期間が経過するまで、以前の鍵生成（例えば、鍵生成Ａ）における要求アドレスをサポートし続けることにより、セキュリティロジック２０２は、リクエスタの観点から、鍵生成間のシームレス且つ透過的な移行を確実にする。無効化確認応答のセキュリティロジック２０２による受信又はタイムアウト期間の経過に応答して、プロセスはブロック９０４に戻る。結果として、セキュリティロジック２０２の暗号化エンジン２０４及び復号エンジン２０６は、現行の鍵生成に関連付けられた鍵（例えば、鍵生成ＢのＫｅｙ１Ｂ及びＫｅｙ２Ｂ）のみを利用して、リクエスタに伝送されるｓＲＡ５２０を生成し、リクエスタから受信される要求アドレスを復号する。加えて、セキュリティロジック２０２は、比較器８１２が生成フィールド８００及び８０４の内容間の不一致を検出したことに基づき、生成フィールド８０４内の非現行の鍵生成を特定する任意の入来する要求アドレスを拒否する。この方式で、セキュリティロジック２０２は、ブロック９１０で発行された変換無効化要求に応答して、リクエスタによって無効化されるべきであったいかなる古いｓＲＡの再利用をも防止する。ブロック９０４に続き、図９で提示されたプロセスは、説明されたブロック９０６及び以降のブロックに続く。少なくとも幾つかの実施形態において、以前の鍵生成に対するｓＲＡの無効化についてのリクエスタによる確認応答を受信することなくタイムアウト期間が経過したとのブロック９１６での判定に応答して、プロセッサ１０２は、追加的に、リクエスタをリセットし得る。
【0056】
ここで図１０を参照すると、一実施形態による、ｓＲＡ５２０の生成において利用され得る、例示的なＡＥＳベース暗号化プロセスのデータフロー図が図示されている。具体的には、図示された例は、第１段階のＡＥＳベース暗号化ロジック７０２又は第２段階のＡＥＳベース暗号化ロジック７０８によって実行され得る、修正されたミニＡＥＳ暗号化プロセスを示す。図１０の図示された実施形態において、Ｋｅｙ（ｎ）は、図７の排他的論理和７０５又は７０７の出力のいずれかである。
【0057】
修正されたミニＡＥＳ暗号化プロセスの第１ラウンドにおいて、暗号化エンジン２０４は最初に、例えばＸＯＲ演算１００２を実行することによって、３６ビットの中間ＲＡ７００又は７０６を３６ビットの修正されたＫｅｙ（ｎ）と論理的に組み合わせる。その結果得られる３６ビットの作業値は次に、行列、例えば、各行列エントリが９つのニブルのうちの１つを保持する３×３の行列内に配置される。行列の内容は次に、置換ステップ１００４、行シフトステップ１００６、及び列混合ステップ１００８を介するものを含む、従来の行列操作の対象となり得る。
【0058】
修正されたミニＡＥＳ暗号化プロセス１０００の第２ラウンドにおいて、暗号化エンジン２０４は、例えばＸＯＲ演算１０１０を実行することによって、３６ビットの作業値を３６ビットの修正されたＫｅｙ（ｎ）と再び論理的に組み合わせる。その結果得られる３６ビットの作業値は次に、置換ステップ１０１２、行シフトステップ１０１４、及び任意選択的な列混合ステップ１０１６を含む、別ラウンドの行列操作の対象となる。列混合ステップ１０１６は、従来のミニＡＥＳ暗号化プロセスにおいて実行されず、ｓＲＡを更に保護する役割を果たすことに留意されたい。示された処理の結果得られる３６ビット値は次に、図７において以前に説明された通り、暗号７０４又は７１０として利用され得る。
【0059】
説明されてきた通り、少なくとも一実施形態において、データ処理システムは、付属デバイスに対するアドレス変換サービスをサポートしつつ、向上したＩ／Ｏセキュリティを提供する。
【0060】
少なくとも一実施形態において、プロセッサは、リクエスタから、仮想アドレスを含む第１要求を受信する。第１要求に基づき、プロセッサは、仮想アドレスに対応する実アドレスを判定し、実アドレスの少なくとも一部を暗号化して暗号化セキュア実アドレスを取得し、暗号化セキュア実アドレスをリクエスタに返す。要求アドレスを特定する第２要求を受信することに基づき、プロセッサは、要求アドレスを復号して、要求アドレスを暗号化セキュア実アドレスとして検証する。要求アドレスを暗号化セキュア実アドレスとして検証することに基づき、プロセッサは、実アドレスによって識別されるデータ処理システムのリソースへのアクセスを可能にする。暗号化セキュア実アドレスの使用により、向上したセキュリティが提供され、概して、テーブルベースの実アドレス検証手法に比べて実装のためにより少ないフットプリントを必要とする。
【0061】
幾つかの実施形態において、リクエスタは、入力／出力（Ｉ／Ｏ）アダプタであり得る。例えば、特定の一実施形態において、アダプタは、周辺構成要素相互接続エクスプレスアドレス変換サービス（ＰＣＩｅ ＡＴＳ）プロトコルを利用して、要求をプロセッサに通信し得る。他の実施形態において、リクエスタは、仮想アドレス空間を採用するアクセラレータなどの付属デバイスであり得る。
【0062】
幾つかの実施形態において、実アドレスの少なくとも一部は、高度暗号化標準（ＡＥＳ）ベース暗号化を利用して暗号化される。幾つかの実施形態において、実アドレスの少なくとも一部を暗号化することは、代替的又は追加的に、実アドレスの少なくとも一部のハッシュを生成することを含む。ＡＥＳなどの強力な暗号化技法を利用することは、向上したセキュリティという利点を有し、ハッシュを利用することは、高性能という利点を有する。
【0063】
幾つかの実施形態において、プロセッサは、メモリページ内のアドレスを特定するために利用される実アドレスのより下位のビットを暗号化することを回避する。完全な実アドレス（例えば、６４ビット）を暗号化しないことにより、暗号化が簡略化され、性能が向上する。
【0064】
幾つかの実施形態において、暗号化に先立ち、追加データを実アドレスの少なくとも一部と組み合わせることによって、暗号化が更に強化され得る。幾つかの実施形態において、追加データは、リクエスタのプロセスアドレス空間識別子からのビット及び／又はリクエスタ識別子からのビットを含み得る。幾つかの実施形態において、追加データは、代替的又は追加的に、リクエスタによる実アドレスへのアクセスが読み取り専用であるかどうかを示す読み取り専用フィールドを含み得る。幾つかの実施形態において、追加データは、実アドレスを暗号化するために複数の鍵の中からどの鍵が利用されたかを特定する鍵生成フィールドを含み得る。
【0065】
本発明は、システム、方法、及び／又はコンピュータプログラム製品であり得る。コンピュータプログラム製品は、プロセッサに本発明の態様を実行させるためのコンピュータ可読プログラム命令を有するコンピュータ可読ストレージ媒体（又は複数のコンピュータ可読ストレージ媒体）を含み得る。
【0066】
コンピュータ可読ストレージ媒体は、命令実行デバイスによって使用されるための命令を保持及び記憶できる有形のデバイスであり得る。コンピュータ可読ストレージ媒体は、例えば、電子ストレージデバイス、磁気ストレージデバイス、光ストレージデバイス、電磁ストレージデバイス、半導体ストレージデバイス、又は上述したものの任意の好適な組み合わせであってよいが、これらに限定されない。コンピュータ可読ストレージ媒体のより具体的な例の非包括的なリストは、以下：ポータブルコンピュータディスケット、ハードディスク、ランダムアクセスメモリ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＲＡＭ）、読み取り専用メモリ（Ｒｅａｄ－Ｏｎｌｙ Ｍｅｍｏｒｙ：ＲＯＭ）、消去可能プログラマブル読み取り専用メモリ（Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ－Ｏｎｌｙ Ｍｅｍｏｒｙ：ＥＰＲＯＭ又はフラッシュメモリ）、スタティックランダムアクセスメモリ（ＳＲＡＭ：Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ポータブルコンパクトディスク読み取り専用メモリ（Ｃｏｍｐａｃｔ Ｄｉｓｃ Ｒｅａｄ－Ｏｎｌｙ Ｍｅｍｏｒｙ：ＣＤ－ＲＯＭ）、デジタル多用途ディスク（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｋ：ＤＶＤ）、メモリスティック、フロッピディスク、命令が記録されているパンチカード又は溝内の隆起構造などの機械的にエンコードされたデバイス、及び上述したものの任意の好適な組み合わせを含む。本明細書において使用される場合、コンピュータ可読ストレージ媒体は、電波又は他の自由に伝搬する電磁波、導波路又は他の伝送媒体を通って伝搬する電磁波（例えば、光ファイバケーブルを通過する光パルス）、又はワイヤを通じて伝送される電気信号などの一時的な信号自体であると解釈されるべきではない。
【0067】
本明細書において説明されるコンピュータ可読プログラム命令は、コンピュータ可読ストレージ媒体から、それぞれのコンピューティング／処理デバイスに、又は、ネットワーク、例えば、インターネット、ローカルエリアネットワーク、ワイドエリアネットワーク及び／又はワイヤレスネットワークを介して、外部コンピュータ又は外部ストレージデバイスにダウンロードされ得る。ネットワークは、銅伝送ケーブル、光伝送ファイバ、ワイヤレス伝送、ルータ、ファイアウォール、スイッチ、ゲートウェイコンピュータ及び／又はエッジサーバを備え得る。各コンピューティング／処理デバイスにおけるネットワークアダプタカード又はネットワークインタフェースが、ネットワークからコンピュータ可読プログラム命令を受信し、それらのコンピュータ可読プログラム命令を、それぞれのコンピューティング／処理デバイス内のコンピュータ可読ストレージ媒体への記憶のために転送する。
【0068】
本発明の動作を実行するためのコンピュータ可読プログラム命令は、アセンブラ命令、命令セットアーキテクチャ（Ｉｎｓｔｒｕｃｔｉｏｎ－Ｓｅｔ－Ａｒｃｈｉｔｅｃｔｕｒｅ：ＩＳＡ）命令、マシン命令、マシン依存命令、マイクロコード、ファームウェア命令、状態設定データ、又は、Ｓｍａｌｌｔａｌｋ（登録商標）又はＣ＋＋などのようなオブジェクト指向プログラミング言語、及び「Ｃ」プログラミング言語又は同様のプログラミング言語などの従来の手続き型プログラミング言語を含む、１つ又は複数のプログラミング言語の任意の組み合わせで書き込まれたソースコード又はオブジェクトコードのいずれかであり得る。コンピュータ可読プログラム命令は、ユーザのコンピュータ上で全体的に、ユーザのコンピュータ上で部分的に、スタンドアロンソフトウェアパッケージとして、ユーザのコンピュータ上で部分的に且つリモートコンピュータ上で部分的に、又は、リモートコンピュータ又はサーバ上で全体的に実行され得る。後者のシナリオにおいて、リモートコンピュータは、ローカルエリアネットワーク（ＬＡＮ）又はワイドエリアネットワーク（ＷＡＮ）を含む任意のタイプのネットワークを通じてユーザのコンピュータに接続されてもよく、又はこの接続は、（例えば、インターネットサービスプロバイダを用いるインターネットを通じて）外部コンピュータに対して行われ得る。幾つかの実施形態において、本発明の態様を実行するために、例えば、プログラマブルロジック回路、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、又は、プログラマブルロジックアレイ（ＰＬＡ）を含む電子回路が、コンピュータ可読プログラム命令の状態情報を利用して電子回路をパーソナライズすることにより、コンピュータ可読プログラム命令を実行することができる。
【0069】
本発明の態様は、本発明の実施形態による方法、装置（システム）、及びコンピュータプログラム製品のフローチャート図及び／又はブロック図を参照して本明細書で説明されている。フローチャート図及び／又はブロック図の各ブロック、及びフローチャート図及び／又はブロック図におけるブロックの組み合わせは、コンピュータ可読プログラム命令によって実装され得ることが理解されるであろう。
【0070】
これらのコンピュータ可読プログラム命令は、汎用コンピュータ及び専用コンピュータのプロセッサ、又は他のプログラマブルデータ処理装置に提供されてマシンを生成し得、その結果、コンピュータ又は他のプログラマブルデータ処理装置のプロセッサを介して実行される命令が、フローチャート及び／又はブロック図の１つ又は複数のブロックで特定された機能／動作を実装するための手段を作成する。これらのコンピュータ可読プログラム命令はまた、コンピュータ、プログラマブルデータ処理装置及び／又は他のデバイスに特定の様式で機能するように指示し得るコンピュータ可読ストレージ媒体内に記憶され得て、その結果、その中に記憶された命令を有するコンピュータ可読ストレージ媒体は、フローチャート及び／又はブロック図の１つ又は複数のブロックで特定された機能／動作の態様を実装する命令を含む製品を備える。
【0071】
コンピュータ可読プログラム命令を、コンピュータ、他のプログラマブルデータ処理装置又は他のデバイスにもロードして、一連の動作ステップをコンピュータ、他のプログラマブル装置、又は他のデバイス上で実行させ、コンピュータ実装プロセスを生成してよく、それにより、コンピュータ、他のプログラマブル装置又は他のデバイス上で実行される命令は、フローチャート及び／又はブロック図の１つ又は複数のブロックにおいて特定された機能／動作を実装する。
【0072】
図中のフローチャート及びブロック図は、本発明の様々な実施形態によるシステム、方法、及びコンピュータプログラム製品の可能な実装のアーキテクチャ、機能、及び動作を示す。これに関して、フローチャート又はブロック図の各ブロックは、特定された論理機能を実装するための１つ又は複数の実行可能命令を備える命令のモジュール、セグメント、又は部分を表し得る。幾つかの代替的な実装において、ブロックに記されている機能は、図面に記されている順序と異なる順序で行われ得る。例えば、連続して示される２つのブロックは、実際には、実質的に同時に実行され得る、又は、ブロックは、関与する機能に応じてブロックが逆の順序で実行され得る。ブロック図及び／又はフローチャート図の各ブロック、及びブロック図及び／又はフローチャート図におけるブロックの組み合わせは、特定された機能又は動作を実行する、又は専用ハードウェア及びコンピュータ命令の組み合わせを実行する、専用ハードウェアベースのシステムによって実装され得ることにも留意されたい。
【0073】
本発明は、１つ又は複数の好ましい実施形態を参照して説明されるものとして具体的に示されてきたが、添付の特許請求の範囲の趣旨及び範囲から逸脱することなく、形態及び詳細における様々な変更がその中でなされ得ることが、当業者によって理解されるであろう。例えば、特定の長さのアドレス及びアドレスフィールドの例が論述されてきたが、当業者であれば、本明細書で説明される本発明が、例示的なアドレス及びアドレスフィールド長に限定されないことを理解するはずである。加えて、説明された本発明が、仮想化及び非仮想化環境の両方において採用され得ることに留意することが重要である。例えば、様々な実施形態又はユースケースにおいて、リクエスタは、ＶＭ、ハイパーバイザ、又はベアメタルＯＳに割り当てられ得る。更に、特定の機能を指示するデータ処理ハードウェアに関して態様が説明されてきたが、本発明は、そのような機能を実行する、又は、そのような機能を実行させるためにプロセッサによって処理され得るプログラムコードを記憶するストレージデバイスを含むプログラム製品として代替的に実装され得ることを理解されたい。本明細書で採用される場合、「ストレージデバイス」は、法定の製造品のみを含み、信号媒体自体、一時的な伝搬信号自体、及びエネルギー自体を除外するように具体的に定義される。
【0074】
特定の構造及び機能に関する、上記で説明された図及び書面による説明は、出願人が発明した事柄の範囲、又は添付の特許請求の範囲を限定するために提示されたものではない。むしろ、図及び書面による説明は、特許保護が求められる本発明を作成及び使用することについて任意の当業者に教示するために提供される。当業者であれば、明確性及び理解のために、本発明の商業的実施形態の全ての特徴が説明又は示されていないことを理解するであろう。当業者はまた、本発明の態様を組み込んだ実際の商業的実施形態の開発には、当該商業的実施形態についての開発者の最終目標を達成するための、多数の実装固有の決定を必要とすることを理解するであろう。そのような実装固有の決定は、特定の実装によって、ロケーションによって、及び時により異なり得る、システム関連の、ビジネス関連の、政府関連の、及び他の制約への準拠を含み得るが、おそらくこれらに限定されない。開発者の取り組みは、絶対的な意味で複雑且つ時間がかかるものであり得るが、そのような取り組みは、それにもかかわらず、本開示の恩恵を有する当業者にとって日常的な仕事であろう。本明細書において開示及び教示される本発明は、多数の、且つ様々な修正及び代替形態が可能であることが理解される必要がある。最後に、"ａ"などの、但しこれに限定されない単数形の用語の使用は、アイテムの数を限定することを意図するものではない。
【図1】
【図2】
【図3】
【図4】
【図5A】
【図5B】
【図6】
【図7】
【図8】
【図9】
【図10】
【手続補正書】
【提出日】2024-04-12
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
プロセッサを備えるデータ処理システムにおけるデータ処理の方法であって：前記プロセッサが、リクエスタから、仮想アドレスを含む第１要求を受信する段階；
前記第１要求に基づき、前記プロセッサが、前記仮想アドレスに対応する実アドレスを判定し、前記実アドレスの少なくとも一部を暗号化して暗号化セキュア実アドレスを取得し、前記暗号化セキュア実アドレスを前記リクエスタに返す段階；
要求アドレスを特定する第２要求を受信することに基づき、前記プロセッサが、前記要求アドレスを復号して、前記要求アドレスを前記暗号化セキュア実アドレスとして検証する段階；及び
前記要求アドレスを前記暗号化セキュア実アドレスとして検証する段階に基づき、前記プロセッサが、前記実アドレスによって識別される前記データ処理システムのリソースへのアクセスを可能にする段階
を有する、データ処理の方法。
【請求項2】
第１要求を前記受信する段階は、周辺構成要素相互接続エクスプレスアドレス変換サービス（ＰＣＩｅ ＡＴＳ）プロトコル要求を受信する段階を含む、請求項１に記載のデータ処理の方法。
【請求項3】
前記実アドレスの少なくとも一部を暗号化する段階は、高度暗号化標準（ＡＥＳ）ベース暗号化を利用して前記実アドレスの前記少なくとも一部を暗号化する段階を含む、請求項１に記載のデータ処理の方法。
【請求項4】
前記実アドレスの少なくとも一部を暗号化する段階は、前記実アドレスの前記少なくとも一部のハッシュを生成する段階を含む、請求項１に記載のデータ処理の方法。
【請求項5】
前記実アドレスの少なくとも一部を暗号化する段階は、メモリページ内のアドレスを特定するために利用される前記実アドレスのより下位のビットを暗号化することを回避する段階を含む、請求項１に記載のデータ処理の方法。
【請求項6】
前記暗号化する段階に先立ち、追加データを前記実アドレスの前記少なくとも一部と組み合わせる段階を更に含む、請求項１から５のいずれか一項に記載のデータ処理の方法。
【請求項7】
前記追加データは、以下のセット：前記リクエスタのプロセスアドレス空間識別子からのビット及びリクエスタ識別子からのビット、のうちの少なくとも１つを含む、請求項６に記載のデータ処理の方法。
【請求項8】
前記追加データは、前記リクエスタによる前記実アドレスへのアクセスが読み取り専用であるかどうかを示す読み取り専用フィールドを含む、請求項６に記載のデータ処理の方法。
【請求項9】
前記追加データは、前記実アドレスを暗号化するために複数の鍵の中からどの鍵が利用されたかを特定する鍵生成フィールドを含む、請求項６に記載のデータ処理の方法。
【請求項10】
データ処理システムであって、リクエスタから、仮想アドレスを含む第１要求を受信する手順；
前記第１要求に基づき、前記仮想アドレスに対応する実アドレスを判定し、前記実アドレスの少なくとも一部を暗号化して暗号化セキュア実アドレスを取得し、前記暗号化セキュア実アドレスを前記リクエスタに返す手順；
要求アドレスを特定する第２要求を受信することに基づき、前記要求アドレスを復号して、前記要求アドレスを前記暗号化セキュア実アドレスとして検証する手順；及び
前記要求アドレスを前記暗号化セキュア実アドレスとして検証する手順に基づき、前記実アドレスによって識別される前記データ処理システムのリソースへのアクセスを可能にする手順
を実行するように構成されたプロセッサ
を備える、データ処理システム。
【請求項11】
第１要求を前記受信する手順は、周辺構成要素相互接続エクスプレスアドレス変換サービス（ＰＣＩｅ ＡＴＳ）プロトコル要求を受信する手順を含む、請求項１０に記載のデータ処理システム。
【請求項12】
前記実アドレスの少なくとも一部を暗号化する手順は、高度暗号化標準（ＡＥＳ）ベース暗号化を利用して前記実アドレスの前記少なくとも一部を暗号化する手順を含む、請求項１０に記載のデータ処理システム。
【請求項13】
前記実アドレスの少なくとも一部を暗号化する手順は、前記実アドレスの前記少なくとも一部のハッシュを生成する手順を含む、請求項１０に記載のデータ処理システム。
【請求項14】
前記実アドレスの少なくとも一部を暗号化する手順は、メモリページ内のアドレスを特定するために利用される前記実アドレスのより下位のビットを暗号化することを回避する手順を含む、請求項１０に記載のデータ処理システム。
【請求項15】
前記プロセッサは：前記暗号化する手順に先立ち、追加データを前記実アドレスの前記少なくとも一部と組み合わせる手順
を実行するように更に構成されている、請求項１０に記載のデータ処理システム。
【請求項16】
前記追加データは、以下のセット：前記リクエスタのプロセスアドレス空間識別子からのビット及びリクエスタ識別子からのビット、のうちの少なくとも１つを含む、請求項１５に記載のデータ処理システム。
【請求項17】
前記追加データは、前記リクエスタによる前記実アドレスへのアクセスが読み取り専用であるかどうかを示す読み取り専用フィールドを含む、請求項１５に記載のデータ処理システム。
【請求項18】
前記追加データは、前記実アドレスを暗号化するために複数の鍵の中からどの鍵が利用されたかを特定する鍵生成フィールドを含む、請求項１５に記載のデータ処理システム。
【請求項19】
前記プロセッサに結合されたシステムメモリ；及びバスを介して前記プロセッサに結合された前記リクエスタ
を更に備える、請求項１０から１８のいずれか一項に記載のデータ処理システム。
【請求項20】
ストレージデバイス；及び前記ストレージデバイス内に記憶されたプログラムコード
を備え、前記プログラムコードは、プロセッサによって実行されると、前記プロセッサに：
リクエスタから、仮想アドレスを含む第１要求を受信する手順；
前記第１要求に基づき、前記仮想アドレスに対応する実アドレスを判定し、前記実アドレスの少なくとも一部を暗号化して暗号化セキュア実アドレスを取得し、前記暗号化セキュア実アドレスを前記リクエスタに返す手順；
要求アドレスを特定する第２要求を受信することに基づき、前記要求アドレスを復号して、前記要求アドレスを前記暗号化セキュア実アドレスとして検証する手順；及び
前記要求アドレスを前記暗号化セキュア実アドレスとして検証する手順に基づき、前記実アドレスによって識別されるデータ処理システムのリソースへのアクセスを可能にする手順
を実行させる、コンピュータプログラム。
【請求項21】
第１要求を前記受信する手順は、周辺構成要素相互接続エクスプレスアドレス変換サービス（ＰＣＩｅ ＡＴＳ）プロトコル要求を受信する手順を含む、請求項２０に記載のコンピュータプログラム。
【請求項22】
前記実アドレスの少なくとも一部を暗号化する手順は、高度暗号化標準（ＡＥＳ）ベース暗号化を利用して前記実アドレスの前記少なくとも一部を暗号化する手順を含む、請求項２０に記載のコンピュータプログラム。
【請求項23】
前記実アドレスの少なくとも一部を暗号化する手順は、前記実アドレスの前記少なくとも一部のハッシュを生成する手順を含む、請求項２０に記載のコンピュータプログラム。
【請求項24】
前記実アドレスの少なくとも一部を暗号化する手順は、メモリページ内のアドレスを特定するために利用される前記実アドレスのより下位のビットを暗号化することを回避する手順を含む、請求項２０に記載のコンピュータプログラム。
【請求項25】
前記プログラムコードは、実行されると、前記プロセッサに：前記暗号化する手順に先立ち、追加データを前記実アドレスの前記少なくとも一部と組み合わせる手順
を実行させる、請求項２０から２４のいずれか一項に記載のコンピュータプログラム。
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】００７４
【補正方法】変更
【補正の内容】
【0074】
特定の構造及び機能に関する、上記で説明された図及び書面による説明は、出願人が発明した事柄の範囲、又は添付の特許請求の範囲を限定するために提示されたものではない。むしろ、図及び書面による説明は、特許保護が求められる本発明を作成及び使用することについて任意の当業者に教示するために提供される。当業者であれば、明確性及び理解のために、本発明の商業的実施形態の全ての特徴が説明又は示されていないことを理解するであろう。当業者はまた、本発明の態様を組み込んだ実際の商業的実施形態の開発には、当該商業的実施形態についての開発者の最終目標を達成するための、多数の実装固有の決定を必要とすることを理解するであろう。そのような実装固有の決定は、特定の実装によって、ロケーションによって、及び時により異なり得る、システム関連の、ビジネス関連の、政府関連の、及び他の制約への準拠を含み得るが、おそらくこれらに限定されない。開発者の取り組みは、絶対的な意味で複雑且つ時間がかかるものであり得るが、そのような取り組みは、それにもかかわらず、本開示の恩恵を有する当業者にとって日常的な仕事であろう。本明細書において開示及び教示される本発明は、多数の、且つ様々な修正及び代替形態が可能であることが理解される必要がある。最後に、"ａ"などの、但しこれに限定されない単数形の用語の使用は、アイテムの数を限定することを意図するものではない。
（他の可能な項目）
（項目１）
プロセッサを備えるデータ処理システムにおけるデータ処理の方法であって：
前記プロセッサが、リクエスタから、仮想アドレスを含む第１要求を受信する段階；
前記第１要求に基づき、前記プロセッサが、前記仮想アドレスに対応する実アドレスを判定し、前記実アドレスの少なくとも一部を暗号化して暗号化セキュア実アドレスを取得し、前記暗号化セキュア実アドレスを前記リクエスタに返す段階；
要求アドレスを特定する第２要求を受信することに基づき、前記プロセッサが、前記要求アドレスを復号して、前記要求アドレスを前記暗号化セキュア実アドレスとして検証する段階；及び
前記要求アドレスを前記暗号化セキュア実アドレスとして検証する段階に基づき、前記プロセッサが、前記実アドレスによって識別される前記データ処理システムのリソースへのアクセスを可能にする段階
を有する、データ処理の方法。
（項目２）
第１要求を前記受信する段階は、周辺構成要素相互接続エクスプレスアドレス変換サービス（ＰＣＩｅ ＡＴＳ）プロトコル要求を受信する段階を含む、項目１に記載のデータ処理の方法。
（項目３）
前記実アドレスの少なくとも一部を暗号化する段階は、高度暗号化標準（ＡＥＳ）ベース暗号化を利用して前記実アドレスの前記少なくとも一部を暗号化する段階を含む、項目１に記載のデータ処理の方法。
（項目４）
前記実アドレスの少なくとも一部を暗号化する段階は、前記実アドレスの前記少なくとも一部のハッシュを生成する段階を含む、項目１に記載のデータ処理の方法。
（項目５）
前記実アドレスの少なくとも一部を暗号化する段階は、メモリページ内のアドレスを特定するために利用される前記実アドレスのより下位のビットを暗号化することを回避する段階を含む、項目１に記載のデータ処理の方法。
（項目６）
前記暗号化する段階に先立ち、追加データを前記実アドレスの前記少なくとも一部と組み合わせる段階を更に含む、項目１に記載のデータ処理の方法。
（項目７）
前記追加データは、以下のセット：前記リクエスタのプロセスアドレス空間識別子からのビット及びリクエスタ識別子からのビット、のうちの少なくとも１つを含む、項目６に記載のデータ処理の方法。
（項目８）
前記追加データは、前記リクエスタによる前記実アドレスへのアクセスが読み取り専用であるかどうかを示す読み取り専用フィールドを含む、項目６に記載のデータ処理の方法。
（項目９）
前記追加データは、前記実アドレスを暗号化するために複数の鍵の中からどの鍵が利用されたかを特定する鍵生成フィールドを含む、項目６に記載のデータ処理の方法。
（項目１０）
データ処理システムであって、
リクエスタから、仮想アドレスを含む第１要求を受信する手順；
前記第１要求に基づき、前記仮想アドレスに対応する実アドレスを判定し、前記実アドレスの少なくとも一部を暗号化して暗号化セキュア実アドレスを取得し、前記暗号化セキュア実アドレスを前記リクエスタに返す手順；
要求アドレスを特定する第２要求を受信することに基づき、前記要求アドレスを復号して、前記要求アドレスを前記暗号化セキュア実アドレスとして検証する手順；及び
前記要求アドレスを前記暗号化セキュア実アドレスとして検証する手順に基づき、前記実アドレスによって識別される前記データ処理システムのリソースへのアクセスを可能にする手順
を実行するように構成されたプロセッサ
を備える、データ処理システム。
（項目１１）
第１要求を前記受信する手順は、周辺構成要素相互接続エクスプレスアドレス変換サービス（ＰＣＩｅ ＡＴＳ）プロトコル要求を受信する手順を含む、項目１０に記載のデータ処理システム。
（項目１２）
前記実アドレスの少なくとも一部を暗号化する手順は、高度暗号化標準（ＡＥＳ）ベース暗号化を利用して前記実アドレスの前記少なくとも一部を暗号化する手順を含む、項目１０に記載のデータ処理システム。
（項目１３）
前記実アドレスの少なくとも一部を暗号化する手順は、前記実アドレスの前記少なくとも一部のハッシュを生成する手順を含む、項目１０に記載のデータ処理システム。
（項目１４）
前記実アドレスの少なくとも一部を暗号化する手順は、メモリページ内のアドレスを特定するために利用される前記実アドレスのより下位のビットを暗号化することを回避する手順を含む、項目１０に記載のデータ処理システム。
（項目１５）
前記プロセッサは：
前記暗号化する手順に先立ち、追加データを前記実アドレスの前記少なくとも一部と組み合わせる手順
を実行するように更に構成されている、項目１０に記載のデータ処理システム。
（項目１６）
前記追加データは、以下のセット：前記リクエスタのプロセスアドレス空間識別子からのビット及びリクエスタ識別子からのビット、のうちの少なくとも１つを含む、項目１５に記載のデータ処理システム。
（項目１７）
前記追加データは、前記リクエスタによる前記実アドレスへのアクセスが読み取り専用であるかどうかを示す読み取り専用フィールドを含む、項目１５に記載のデータ処理システム。
（項目１８）
前記追加データは、前記実アドレスを暗号化するために複数の鍵の中からどの鍵が利用されたかを特定する鍵生成フィールドを含む、項目１５に記載のデータ処理システム。
（項目１９）
前記プロセッサに結合されたシステムメモリ；及び
バスを介して前記プロセッサに結合された前記リクエスタ
を更に備える、項目１０に記載のデータ処理システム。
（項目２０）
ストレージデバイス；及び
前記ストレージデバイス内に記憶されたプログラムコード
を備え、前記プログラムコードは、プロセッサによって実行されると、前記プロセッサに：
リクエスタから、仮想アドレスを含む第１要求を受信する手順；
前記第１要求に基づき、前記仮想アドレスに対応する実アドレスを判定し、前記実アドレスの少なくとも一部を暗号化して暗号化セキュア実アドレスを取得し、前記暗号化セキュア実アドレスを前記リクエスタに返す手順；
要求アドレスを特定する第２要求を受信することに基づき、前記要求アドレスを復号して、前記要求アドレスを前記暗号化セキュア実アドレスとして検証する手順；及び
前記要求アドレスを前記暗号化セキュア実アドレスとして検証する手順に基づき、前記実アドレスによって識別されるデータ処理システムのリソースへのアクセスを可能にする手順
を実行させる、プログラム製品。
（項目２１）
第１要求を前記受信する手順は、周辺構成要素相互接続エクスプレスアドレス変換サービス（ＰＣＩｅ ＡＴＳ）プロトコル要求を受信する手順を含む、項目２０に記載のプログラム製品。
（項目２２）
前記実アドレスの少なくとも一部を暗号化する手順は、高度暗号化標準（ＡＥＳ）ベース暗号化を利用して前記実アドレスの前記少なくとも一部を暗号化する手順を含む、項目２０に記載のプログラム製品。
（項目２３）
前記実アドレスの少なくとも一部を暗号化する手順は、前記実アドレスの前記少なくとも一部のハッシュを生成する手順を含む、項目２０に記載のプログラム製品。
（項目２４）
前記実アドレスの少なくとも一部を暗号化する手順は、メモリページ内のアドレスを特定するために利用される前記実アドレスのより下位のビットを暗号化することを回避する手順を含む、項目２０に記載のプログラム製品。
（項目２５）
前記プログラムコードは、実行されると、前記プロセッサに：
前記暗号化する手順に先立ち、追加データを前記実アドレスの前記少なくとも一部と組み合わせる手順
を実行させる、項目２０に記載のプログラム製品。
（他の可能な項目）
（項目１）
プロセッサを備えるデータ処理システムにおけるデータ処理の方法であって：
前記プロセッサが、リクエスタから、仮想アドレスを含む第１要求を受信する段階；
前記第１要求に基づき、前記プロセッサが、前記仮想アドレスに対応する実アドレスを判定し、前記実アドレスの少なくとも一部を暗号化して暗号化セキュア実アドレスを取得し、前記暗号化セキュア実アドレスを前記リクエスタに返す段階；
要求アドレスを特定する第２要求を受信することに基づき、前記プロセッサが、前記要求アドレスを復号して、前記要求アドレスを前記暗号化セキュア実アドレスとして検証する段階；及び
前記要求アドレスを前記暗号化セキュア実アドレスとして検証する段階に基づき、前記プロセッサが、前記実アドレスによって識別される前記データ処理システムのリソースへのアクセスを可能にする段階
を有する、データ処理の方法。
（項目２）
第１要求を前記受信する段階は、周辺構成要素相互接続エクスプレスアドレス変換サービス（ＰＣＩｅ ＡＴＳ）プロトコル要求を受信する段階を含む、項目１に記載のデータ処理の方法。
（項目３）
前記実アドレスの少なくとも一部を暗号化する段階は、高度暗号化標準（ＡＥＳ）ベース暗号化を利用して前記実アドレスの前記少なくとも一部を暗号化する段階を含む、項目１に記載のデータ処理の方法。
（項目４）
前記実アドレスの少なくとも一部を暗号化する段階は、前記実アドレスの前記少なくとも一部のハッシュを生成する段階を含む、項目１に記載のデータ処理の方法。
（項目５）
前記実アドレスの少なくとも一部を暗号化する段階は、メモリページ内のアドレスを特定するために利用される前記実アドレスのより下位のビットを暗号化することを回避する段階を含む、項目１に記載のデータ処理の方法。
（項目６）
前記暗号化する段階に先立ち、追加データを前記実アドレスの前記少なくとも一部と組み合わせる段階を更に含む、項目１に記載のデータ処理の方法。
（項目７）
前記追加データは、以下のセット：前記リクエスタのプロセスアドレス空間識別子からのビット及びリクエスタ識別子からのビット、のうちの少なくとも１つを含む、項目６に記載のデータ処理の方法。
（項目８）
前記追加データは、前記リクエスタによる前記実アドレスへのアクセスが読み取り専用であるかどうかを示す読み取り専用フィールドを含む、項目６に記載のデータ処理の方法。
（項目９）
前記追加データは、前記実アドレスを暗号化するために複数の鍵の中からどの鍵が利用されたかを特定する鍵生成フィールドを含む、項目６に記載のデータ処理の方法。
（項目１０）
データ処理システムであって、
リクエスタから、仮想アドレスを含む第１要求を受信する手順；
前記第１要求に基づき、前記仮想アドレスに対応する実アドレスを判定し、前記実アドレスの少なくとも一部を暗号化して暗号化セキュア実アドレスを取得し、前記暗号化セキュア実アドレスを前記リクエスタに返す手順；
要求アドレスを特定する第２要求を受信することに基づき、前記要求アドレスを復号して、前記要求アドレスを前記暗号化セキュア実アドレスとして検証する手順；及び
前記要求アドレスを前記暗号化セキュア実アドレスとして検証する手順に基づき、前記実アドレスによって識別される前記データ処理システムのリソースへのアクセスを可能にする手順
を実行するように構成されたプロセッサ
を備える、データ処理システム。
（項目１１）
第１要求を前記受信する手順は、周辺構成要素相互接続エクスプレスアドレス変換サービス（ＰＣＩｅ ＡＴＳ）プロトコル要求を受信する手順を含む、項目１０に記載のデータ処理システム。
（項目１２）
前記実アドレスの少なくとも一部を暗号化する手順は、高度暗号化標準（ＡＥＳ）ベース暗号化を利用して前記実アドレスの前記少なくとも一部を暗号化する手順を含む、項目１０に記載のデータ処理システム。
（項目１３）
前記実アドレスの少なくとも一部を暗号化する手順は、前記実アドレスの前記少なくとも一部のハッシュを生成する手順を含む、項目１０に記載のデータ処理システム。
（項目１４）
前記実アドレスの少なくとも一部を暗号化する手順は、メモリページ内のアドレスを特定するために利用される前記実アドレスのより下位のビットを暗号化することを回避する手順を含む、項目１０に記載のデータ処理システム。
（項目１５）
前記プロセッサは：
前記暗号化する手順に先立ち、追加データを前記実アドレスの前記少なくとも一部と組み合わせる手順
を実行するように更に構成されている、項目１０に記載のデータ処理システム。
（項目１６）
前記追加データは、以下のセット：前記リクエスタのプロセスアドレス空間識別子からのビット及びリクエスタ識別子からのビット、のうちの少なくとも１つを含む、項目１５に記載のデータ処理システム。
（項目１７）
前記追加データは、前記リクエスタによる前記実アドレスへのアクセスが読み取り専用であるかどうかを示す読み取り専用フィールドを含む、項目１５に記載のデータ処理システム。
（項目１８）
前記追加データは、前記実アドレスを暗号化するために複数の鍵の中からどの鍵が利用されたかを特定する鍵生成フィールドを含む、項目１５に記載のデータ処理システム。
（項目１９）
前記プロセッサに結合されたシステムメモリ；及び
バスを介して前記プロセッサに結合された前記リクエスタ
を更に備える、項目１０に記載のデータ処理システム。
（項目２０）
ストレージデバイス；及び
前記ストレージデバイス内に記憶されたプログラムコード
を備え、前記プログラムコードは、プロセッサによって実行されると、前記プロセッサに：
リクエスタから、仮想アドレスを含む第１要求を受信する手順；
前記第１要求に基づき、前記仮想アドレスに対応する実アドレスを判定し、前記実アドレスの少なくとも一部を暗号化して暗号化セキュア実アドレスを取得し、前記暗号化セキュア実アドレスを前記リクエスタに返す手順；
要求アドレスを特定する第２要求を受信することに基づき、前記要求アドレスを復号して、前記要求アドレスを前記暗号化セキュア実アドレスとして検証する手順；及び
前記要求アドレスを前記暗号化セキュア実アドレスとして検証する手順に基づき、前記実アドレスによって識別されるデータ処理システムのリソースへのアクセスを可能にする手順
を実行させる、プログラム製品。
（項目２１）
第１要求を前記受信する手順は、周辺構成要素相互接続エクスプレスアドレス変換サービス（ＰＣＩｅ ＡＴＳ）プロトコル要求を受信する手順を含む、項目２０に記載のプログラム製品。
（項目２２）
前記実アドレスの少なくとも一部を暗号化する手順は、高度暗号化標準（ＡＥＳ）ベース暗号化を利用して前記実アドレスの前記少なくとも一部を暗号化する手順を含む、項目２０に記載のプログラム製品。
（項目２３）
前記実アドレスの少なくとも一部を暗号化する手順は、前記実アドレスの前記少なくとも一部のハッシュを生成する手順を含む、項目２０に記載のプログラム製品。
（項目２４）
前記実アドレスの少なくとも一部を暗号化する手順は、メモリページ内のアドレスを特定するために利用される前記実アドレスのより下位のビットを暗号化することを回避する手順を含む、項目２０に記載のプログラム製品。
（項目２５）
前記プログラムコードは、実行されると、前記プロセッサに：
前記暗号化する手順に先立ち、追加データを前記実アドレスの前記少なくとも一部と組み合わせる手順
を実行させる、項目２０に記載のプログラム製品。
【国際調査報告】