▶ インターナショナル・ビジネス・マシーンズ・コーポレーションの特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-09-30
(54)【発明の名称】酸化による底部空気スペーサ
(51)【国際特許分類】
H01L 21/336 20060101AFI20240920BHJP
H01L 21/8238 20060101ALI20240920BHJP
H01L 21/8234 20060101ALI20240920BHJP
H01L 27/088 20060101ALI20240920BHJP
H01L 21/316 20060101ALI20240920BHJP
H01L 21/318 20060101ALI20240920BHJP
【ＦＩ】
H01L29/78 301Z
H01L27/092 G
H01L29/78 301H
H01L29/78 301X
H01L29/78 301G
H01L27/092 C
H01L29/78 301N
H01L29/78 301R
H01L27/088 A
H01L27/088 E
H01L27/088 331
H01L21/316 X
H01L21/318 B
H01L21/318 C
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2024513401
(86)(22)【出願日】2022-10-04
(85)【翻訳文提出日】2024-02-28
(86)【国際出願番号】 EP2022077506
(87)【国際公開番号】W WO2023057412
(87)【国際公開日】2023-04-13
(31)【優先権主張番号】17/494,061
(32)【優先日】2021-10-05
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】390009531
【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【住所又は居所原語表記】Ｎｅｗ Ｏｒｃｈａｒｄ Ｒｏａｄ， Ａｒｍｏｎｋ， Ｎｅｗ Ｙｏｒｋ １０５０４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ
(74)【代理人】
【識別番号】100112690
【弁理士】
【氏名又は名称】太佐 種一
(74)【代理人】
【識別番号】100120710
【弁理士】
【氏名又は名称】片岡 忠彦
(74)【復代理人】
【識別番号】100104880
【弁理士】
【氏名又は名称】古部 次郎
(74)【復代理人】
【識別番号】100118108
【弁理士】
【氏名又は名称】久保 洋之
(72)【発明者】
【氏名】チョウ、フイメイ
(72)【発明者】
【氏名】ソン、イ
(72)【発明者】
【氏名】バスカー、ヴィララガヴァン
(72)【発明者】
【氏名】ダーフィー、カーティス
(72)【発明者】
【氏名】シッディーキー、シャハブ
【テーマコード（参考）】
5F048
5F058
5F140
【Ｆターム（参考）】
5F048AA01
5F048AC03
5F048BA14
5F048BA15
5F048BB09
5F048BB11
5F048BB19
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5F048BD07
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5F048BF07
5F048CB07
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5F058BC11
5F058BF02
5F058BF04
5F058BF11
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5F140AA39
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5F140BA03
5F140BA05
5F140BA06
5F140BB04
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5F140BD05
5F140BD07
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5F140BF06
5F140BF07
5F140BF10
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5F140BG26
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5F140BH06
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5F140BK28
5F140BK29
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5F140CC02
5F140CC03
5F140CC08
5F140CC11
5F140CC12
5F140CE07
(57)【要約】
酸化により形成された細孔底部空気スペーサを有するＶＦＥＴデバイスが提供される。一態様では、ＶＦＥＴデバイスは、以下を含む：基板上に存在する少なくとも１つのフィンであって、少なくとも１つのフィンは、ＶＦＥＴデバイスの垂直フィンチャネルとして機能する、少なくとも１つのフィンと、少なくとも１つのフィンの基部にある底部ソース／ドレイン領域と、底部ソース／ドレイン領域に配置された底部空気含有スペーサと、少なくとも１つのフィンと並んだゲートスタックと、少なくとも１つのフィンの上部でゲートスタックの上にある上部スペーサと、少なくとも１つのフィンの上部にある上部ソース／ドレイン領域。ＶＦＥＴデバイスを形成する方法も提供される。
【選択図】図１５
【選択図】図１５
【特許請求の範囲】
【請求項1】
垂直電界効果トランジスタ（ＶＦＥＴ）デバイスであって、基板上に存在する少なくとも１つのフィンであって、前記少なくとも１つのフィンは、前記ＶＦＥＴデバイスの垂直フィンチャネルとして機能する、少なくとも１つのフィンと、
前記少なくとも１つのフィンの基部にある底部ソース／ドレイン領域と、
前記底部ソース／ドレイン領域に配置された底部空気含有スペーサと、
前記少なくとも１つのフィンと並んだゲートスタックと、
前記少なくとも１つのフィンの上部で前記ゲートスタックの上にある上部スペーサと、
前記少なくとも１つのフィンの上部にある上部ソース／ドレイン領域と、
を含む、ＶＦＥＴデバイス。
【請求項2】
空気含有細孔が前記底部空気含有スペーサ全体に分布している、請求項１に記載のＶＦＥＴデバイス。
【請求項3】
前記底部空気含有スペーサが純粋な酸化ケイ素（ＳｉＯｘ）を含む、請求項１に記載のＶＦＥＴデバイス。
【請求項4】
前記ゲートスタック上に配置された封止ライナーをさらに含む、請求項１に記載のＶＦＥＴデバイス。
【請求項5】
封止ライナーが、窒化ケイ素（ＳｉＮ）、炭化窒化ケイ素（ＳｉＣＮ）、アモルファスケイ素、およびそれらの組み合わせからなる群から選択される材料を含む、請求項４に記載のＶＦＥＴデバイス。
【請求項6】
前記上部スペーサの上面が、前記少なくとも１つのフィンの上面と同一平面上にある、請求項１に記載のＶＦＥＴデバイス。
【請求項7】
前記ゲートスタックは、前記少なくとも１つのフィン上に配置されたゲート誘電体と、
前記ゲート誘電体上に配置された少なくとも１つの仕事関数設定金属と、
を含む、請求項１に記載のＶＦＥＴデバイス。
【請求項8】
前記上部ソース／ドレイン領域との少なくとも１つの接点をさらに含む、請求項１に記載のＶＦＥＴデバイス。
【請求項9】
垂直電界効果トランジスタ（ＶＦＥＴ）デバイスであって、基板上に存在する少なくとも１つのフィンであって、前記少なくとも１つのフィンは、前記ＶＦＥＴデバイスの垂直フィンチャネルとして機能する、少なくとも１つのフィンと、
前記少なくとも１つのフィンの基部にある底部ソース／ドレイン領域であって、前記底部ソース／ドレイン領域は、前記少なくとも１つのフィンの側壁の第１の部分と直接接触している、底部ソース／ドレイン領域と、
前記底部ソース／ドレイン領域に直接配置された底部空気含有スペーサであって、前記底部空気含有スペーサは、前記少なくとも１つのフィンの前記側壁の第２の部分と直接接触している、底部空気含有スペーサと、
前記少なくとも１つのフィンと並んだゲートスタックと、
前記少なくとも１つのフィンの上部で前記ゲートスタックの上にある上部スペーサと、
前記少なくとも１つのフィンの上部にある上部ソース／ドレイン領域と、
を含む、ＶＦＥＴデバイス。
【請求項10】
空気含有細孔が前記底部空気含有スペーサ全体に分布している、請求項９に記載のＶＦＥＴデバイス。
【請求項11】
前記上部スペーサの上面が、前記少なくとも１つのフィンの上面と同一平面上にある、請求項９に記載のＶＦＥＴデバイス。
【請求項12】
前記底部空気含有スペーサが純粋なＳｉＯｘを含む、請求項９に記載のＶＦＥＴデバイス。
【請求項13】
前記ゲートスタック上に配置された封止ライナーであって、前記封止ライナーは、ＳｉＮ、ＳｉＣＮ、アモルファスケイ素、およびそれらの組み合わせからなる群から選択される材料を含む、封止ライナーをさらに含む、請求項９に記載のＶＦＥＴデバイス。
【請求項14】
前記底部ソース／ドレイン領域が、約０％から約５０％のゲルマニウム（Ｇｅ）を含む、請求項９に記載のＶＦＥＴデバイス。
【請求項15】
垂直電界効果トランジスタ（ＶＦＥＴ）デバイスを形成する方法であって、前記方法は、少なくとも１つのフィンを基板にパターニングすることと、
前記少なくとも１つのフィンの基部にある底部ソース／ドレイン領域を形成することと、
酸化を利用して、前記底部ソース／ドレイン領域上に底部空気スペーサを形成することであって、前記底部空気スペーサは、前記底部スペーサ全体に分布する空気含有細孔を含む、形成することと、
前記少なくとも１つのフィンと並んだゲートスタックを形成することであって、前記少なくとも１つのフィンは、前記ＶＦＥＴデバイスの垂直フィンチャネルとして機能する、形成することと、
前記少なくとも１つのフィンの上部に前記ゲートスタックの上にある上部スペーサを形成することと、
前記少なくとも１つのフィンの上部に上部ソース／ドレイン領域を形成することと、
を含む、方法。
【請求項16】
前記底部ソース／ドレイン領域上に底部スペーサを形成することであって、前記底部スペーサは、前記底部ソース／ドレイン領域よりもゲルマニウム（Ｇｅ）含有量が多いシリコンゲルマニウム（ＳｉＧｅ）を含む、形成することと、前記底部ソース／ドレイン領域上に前記底部空気スペーサを形成するために、酸素雰囲気中で前記底部スペーサをアニールすることと、
をさらに含む、請求項１５に記載の方法。
【請求項17】
前記底部スペーサが、約５０％から約１００％のゲルマニウム（Ｇｅ）を有するＳｉＧｅを含む、請求項１６に記載の方法。
【請求項18】
前記アニールは、前記ゲートスタックが前記少なくとも１つのフィンと並んで形成された後に実行される、請求項１６に記載の方法。
【請求項19】
前記底部スペーサ上にキャッピング層を形成することと、前記底部ソース／ドレイン領域上に前記底部空気スペーサを形成するために、酸素雰囲気中で前記底部スペーサをアニールすることと、
前記キャッピング層を除去することと、
前記少なくとも１つのフィンと並んで前記ゲートスタックを形成することと、
をさらに含む、請求項１６に記載の方法。
【請求項20】
前記少なくとも１つのフィンと並んで二層スペーサを形成することであって、前記二層スペーサは、前記少なくとも１つのフィンの側壁に配置された第１の側壁スペーサと、前記第１の側壁スペーサを覆う第２の側壁スペーサとを含み、前記第２の側壁スペーサは、前記第１の側壁スペーサの下方で前記少なくとも１つのフィンと直接接触する、形成することと、前記二層スペーサの下の前記少なくとも１つのフィンの基部に前記底部ソース／ドレイン領域を形成することと、
前記第２の側壁スペーサを選択的に除去することと、
前記第１の側壁スペーサの下の前記少なくとも１つのフィンの前記基部で、前記底部ソース／ドレイン領域に前記底部スペーサを形成することと、
前記第１の側壁スペーサを選択的に除去することと、
をさらに含む、請求項１６に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、垂直電界効果トランジスタ（ＶＦＥＴ）デバイスに関し、より詳細には、細孔底部空気スペーサを有するＶＦＥＴデバイスおよび酸化プロセスを用いたその製造技術に関する。
【背景技術】
【0002】
プレーナ型相補型金属酸化膜半導体（ＣＭＯＳ）デバイスとは対照的に、垂直電界効果トランジスタ（ＶＦＥＴ）デバイスは、底部ソース／ドレイン上に配置された垂直フィンチャネルと、フィンチャネル上に配置された上部ソース／ドレインとを備えている。ＶＦＥＴデバイスは、ＣＭＯＳスケーリングを継続するための実行可能なデバイスオプションとして追求されている。
【0003】
しかしながら、ＶＦＥＴ設計の実装には、いくつかの顕著な課題がある。例えば、ＶＦＥＴの垂直配向構成では、ゲートスタックと底部ソース／ドレイン領域との間に大きな面積の重なり領域が存在することが多い。この重なり面積が大きいと、ゲートスタックと底部ソース／ドレイン領域との間にかなりの寄生容量が生じる可能性がある。
【0004】
寄生容量とは、互いに近接するデバイスコンポーネント間（この場合はゲートスタックと底部ソース／ドレイン領域）に存在するキャパシタンスを指し、その結果、蓄積された電荷が生じる。このような寄生容量は、ＶＦＥＴデバイスの性能に悪影響を及ぼす可能性がある。
【0005】
したがって、ＶＦＥＴデバイスの寄生容量を効率的かつ効果的に低減する技術が望まれる。
【発明の概要】
【0006】
本発明は、酸化により形成された細孔底部空気スペーサを有する垂直電界効果トランジスタ（ＶＦＥＴ）デバイスを提供する。本発明の一態様では、ＶＦＥＴデバイスが提供される。ＶＦＥＴデバイスは、基板上に存在する少なくとも１つのフィンであって、少なくとも１つのフィンは、ＶＦＥＴデバイスの垂直フィンチャネルとして機能する、少なくとも１つのフィンと、少なくとも１つのフィンの基部にある底部ソース／ドレイン領域と、底部ソース／ドレイン領域に配置された底部空気含有スペーサと、少なくとも１つのフィンと並んだゲートスタックと、少なくとも１つのフィンの上部でゲートスタックの上にある上部スペーサと、少なくとも１つのフィンの上部にある上部ソース／ドレイン領域と、を含む。
【0007】
本発明の別の態様では、別のＶＦＥＴデバイスが提供される。ＶＦＥＴデバイスは以下を含む：基板上に存在する少なくとも１つのフィンであって、少なくとも１つのフィンは、ＶＦＥＴデバイスの垂直フィンチャネルとして機能する、少なくとも１つのフィンと、少なくとも１つのフィンの基部にある底部ソース／ドレイン領域であって、底部ソース／ドレイン領域は、少なくとも１つのフィンの側壁の第１の部分と直接接触している、底部ソース／ドレイン領域と、底部ソース／ドレイン領域に直接配置された底部空気含有スペーサであって、底部空気含有スペーサは、少なくとも１つのフィンの側壁の第２の部分と直接接触している、底部空気含有スペーサと、少なくとも１つのフィンと並んだゲートスタックと、少なくとも１つのフィンの上部でゲートスタックの上にある上部スペーサと、少なくとも１つのフィンの上部にある上部ソース／ドレイン領域。
【0008】
本発明のさらに別の態様では、ＶＦＥＴデバイスを形成する方法が提供される。この方法には以下が含まれる：少なくとも１つのフィンを基板にパターニングすることと、少なくとも１つのフィンの基部にある底部ソース／ドレイン領域を形成することと、酸化を利用して、底部ソース／ドレイン領域上に底部空気スペーサを形成することであって、底部空気スペーサは、底部スペーサ全体に分布する空気含有細孔を含む、形成することと、少なくとも１つのフィンと並んだゲートスタックを形成することであって、少なくとも１つのフィンは、ＶＦＥＴデバイスの垂直フィンチャネルとして機能する、形成することと、少なくとも１つのフィンの上部にゲートスタックの上にある上部スペーサを形成することと、少なくとも１つのフィンの上部に上部ソース／ドレイン領域を形成すること。例えば、底部ソース／ドレイン領域上に底部スペーサを形成することができ、底部スペーサは、約５０％Ｇｅから約１００％Ｇｅを有するシリコンゲルマニウム（ＳｉＧｅ）を含み、底部ソース／ドレイン領域上に底部空気スペーサを形成するために、底部スペーサが酸素雰囲気中でアニールされ得る。
【0009】
本発明のより完全な理解、ならびに本発明のさらなる特徴および利点は、以下の詳細な説明および図面を参照することによって得られるであろう。
【図面の簡単な説明】
【0010】
【図1】本発明の一実施形態による、フィンハードマスクを用いて基板にパターニングされた複数のフィンと、フィンと並んで形成された第１の側壁スペーサとを示す断面図である。
【図2】本発明の一実施形態による、フィンの間の基板を凹ませ、それによってフィンの基部を第１の側壁スペーサよりも下方に延長するために行われたエッチングを示す断面図である。
【図3】本発明の一実施形態による、フィンの底部の幅をトリミング／縮小するために行われた、フィンの露出した基部の横方向エッチングを示す断面図である。
【図4】本発明の実施形態による、二層スペーサを形成する第１の側壁スペーサの上にフィンと並んで形成された第２の側壁スペーサを示す断面図である。
【図5】本発明の一実施形態による、フィンの間の基板をさらに凹ませ、それによってフィンの基部を二層スペーサよりも下方に延長するために行われたエッチングを示す断面図である。
【図6】本発明の一実施形態による、フィンの底部の幅をトリミング／縮小するために行われた、二層スペーサ下のフィンの露出した基部の任意の横方向エッチングを示す断面図である。
【図7】本発明の一実施形態による、二層スペーサ下のフィンの基部に形成された底部ソース／ドレイン領域を示す断面図である。
【図8】本発明の一実施形態による、第１の側壁スペーサに対して選択的にフィンから除去された第２の側壁スペーサを示す断面図である。
【図9】本発明の一実施形態による、第１の側壁スペーサ下のフィンの基部の底部ソース／ドレイン領域に形成された高ゲルマニウム（Ｇｅ）含有底部スペーサを示す断面図である。
【図10】本発明の一実施形態による、第１の側壁スペーサが除去され、ゲートスタック（ゲート誘電体および少なくとも１つの仕事関数設定金属を含む）がフィンと並んで、底部ソース／ドレイン領域および底部スペーサの上に形成され、封止ライナーがフィンの上のゲートスタック上に形成された状態を示す断面図である。
【図11】本発明の一実施形態による、底部ソース／ドレイン領域とゲートスタックとの間に底部空気含有スペーサを形成するために酸化された底部スペーサを示す断面図である。
【図12】本発明の一実施形態による、ゲートスタックおよびフィン上に堆積された（第１の）層間絶縁膜（ＩＬＤ）を示す断面図である。
【図13】本発明の一実施形態による、封止ライナー、仕事関数設定金属、ゲート誘電体、およびフィンハードマスクがフィンの上部（すなわち、ＶＦＥＴデバイスの垂直フィンチャネル）から除去され、フィンの上部の側壁と第１のＩＬＤとの間に間隙が形成された状態を示す断面図である。
【図14】本発明の一実施形態による、フィンの上部（すなわち、垂直フィンチャネル）と並んだ間隙にゲートスタックの上に形成された上部スペーサを示す断面図である。
【図15】本発明の一実施形態による、フィン（すなわち、垂直フィンチャネル）の上部の溝内に形成された上部ソース／ドレイン領域を示す断面図である。
【図16】本発明の一実施形態による、フィン上の第１のＩＬＤ上に堆積された（第２の）ＩＬＤと、各上部ソース／ドレイン領域上の第２のＩＬＤにパターニングされた接触溝とを示す断面図である。
【図17】本発明の一実施形態による、上部ソース／ドレイン領域への接点を形成するために金属で充填された接触溝を示す断面図である。
【図19】本発明の一実施形態による、底部ソース／ドレイン領域とキャッピング層との間に底部空気含有スペーサを形成するために酸化された底部スペーサを示す断面図である。
【図20】本発明の一実施形態による、選択的に除去されたキャッピング層を示す断面図である。
【発明を実施するための形態】
【0011】
上記のように、垂直電界効果トランジスタ（ＶＦＥＴ）デバイスアーキテクチャでは、ゲートスタックと底部ソース／ドレイン領域との間にかなりの面積の重なりが存在する。この重なりは、デバイスの性能に悪影響を及ぼす寄生容量を不必要に高くする原因となり得る。
【0012】
底部スペーサは、ゲートスタックを底部ソース／ドレイン領域からオフセットするために採用されることが多い。従来の設計では、底部スペーサの形成に窒化ケイ素（ＳｉＮ）などの酸化物や窒化物の誘電体材料を用いるのが一般的である。それでも、寄生容量がデバイス性能に与える影響は依然として大きい。
【0013】
一方、空気は、これら従来の酸化物や窒化物の誘電体スペーサ材料よりも比誘電率が著しく低い。例えば、あくまで一例だが、室温（すなわち２５℃）において、空気は１．０００５９の比誘電率を持つのに対し、ＳｉＮの比誘電率は約９．５である。したがって、ＶＦＥＴデバイスの設計において底部空気スペーサを効果的に実装できれば、寄生容量を大幅に削減できる。
【0014】
有利なことに、本明細書で提供されるのは、酸化プロセスを使用してＶＦＥＴデバイス用の細孔底部空気スペーサを形成するための技術である。以下で詳細に説明するように、底部スペーサは、高いゲルマニウム（Ｇｅ）含有量を有するシリコンゲルマニウム（ＳｉＧｅ）などの半導体材料から形成される（本明細書では「高Ｇｅ含有ＳｉＧｅ」とも呼ぶ）。次いで、ゲートスタックと底部ソース／ドレイン領域との間に多孔質酸化物（例えば、酸化ケイ素（ＳｉＯｘ））の底部空気スペーサを形成するために、高Ｇｅ含有ＳｉＧｅが酸化される。「多孔質」とは、底部スペーサ全体に（本プロセスによって）空気含有細孔が形成されることを意味する。
【0015】
以上の概要を踏まえて、次に、ＶＦＥＴデバイスを製造するための例示的な方法論を、図１～図１７を参照して説明する。図１に示すように、プロセスは、基板１０２に複数のフィン１０６をパターニングすることから始まる。例示的な実施形態によれば、基板１０２は、バルクシリコン（Ｓｉ）、バルクゲルマニウム（Ｇｅ）、バルクシリコンゲルマニウム（ＳｉＧｅ）もしくはバルクＩＩＩ－Ｖ半導体ウェハ、またはその組み合わせなどのバルク半導体ウェハである。あるいは、基板１０２は、半導体オン絶縁体（ＳＯＩ）ウェハであり得る。ＳＯＩウェハは、埋もれた絶縁体によって下地基板から分離されたＳＯＩ層を含む。埋もれた絶縁体が酸化物である場合、本明細書では埋もれた酸化物またはＢＯＸとも呼ばれる。ＳＯＩ層は、Ｓｉ、Ｇｅ、ＳｉＧｅもしくはＩＩＩ－Ｖ族半導体、またはその組み合わせなどの任意の適切な半導体材料を含むことができる。さらに、基板１０２は、トランジスタ、ダイオード、キャパシタ、抵抗器、相互接続、配線などの予め構築された構造（図示せず）を既に有することができる。
【0016】
基板１０２にフィン１０６をパターニングするために、標準的なリソグラフィおよびエッチング技術を採用することができる。例えば、標準的なリソグラフィおよびエッチング技術では、リソグラフィスタック（図示せず）、例えば、フォトレジスト／有機平坦化層（ＯＰＬ）／反射防止コーティング（ＡＲＣ）を使用して、フィン１０６の各々のフットプリントおよび位置を有するフィンハードマスク１０４をパターニングする。適切なハードマスク材料には、窒化ケイ素（ＳｉＮ）、酸化窒化ケイ素（ＳｉＯＮ）もしくは炭化窒化ケイ素（ＳｉＣＮ）、またはその組み合わせなどの窒化物ハードマスク材料が含まれるが、これらに限定されない。次に、反応性イオンエッチング（ＲＩＥ）などの方向性（すなわち、異方性）エッチングプロセスを採用して、パターンをフィンハードマスク１０４から基板１０２に転写し、基板１０２にフィン１０６を形成する。あるいは、フィンハードマスク１０４は、側壁イメージ転写（ＳＩＴ）、自己整合二重パターニング（ＳＡＤＰ）、自己整合四重パターニング（ＳＡＱＰ）、および他の自己整合多重パターニング（ＳＡＭＰ）を含むがこれらに限定されない他の適切な技術によって形成することができる。図１に示すように、パターニングされたままのフィン１０６は、基板１０２の一部を貫通して延びている。
【0017】
以下で詳細に説明するように、底部ソース／ドレイン領域はフィン１０６の基部で成長させ、続いて底部スペーサを成長させる（後に酸化して細孔底部空気スペーサを形成する）。そのために、独自の二層スペーサベースのプロセスが採用され、第１の側壁スペーサがフィン１０６と並んで形成され、その後、第１の側壁スペーサの下方にフィン１０６の基部を延長するためのエッチングが行われる。次に、第２の側壁スペーサが第１の側壁スペーサの上に形成され（すなわち、二層スペーサが形成され）、その後、第２の側壁スペーサの下にフィン１０６の基部をさらに延長するために別のエッチングが行われる。
【0018】
その後、二層スペーサは、フィン１０６の基部に底部ソース／ドレイン領域を配置するために使用される。その後、第２の側壁スペーサが除去され、第１の側壁スペーサが、フィン１０６の基部の底部ソース／ドレイン領域上に底部スペーサを配置するために使用される。その後、第１の側壁スペーサも除去される。
【0019】
すなわち、図１に示すように、フィン１０６と並んで第１の側壁スペーサ１０８が形成される。一例として、第１の側壁スペーサ１０８は、スペーサ材料の層をフィン１０６および基板１０２の露出表面に堆積させることによって形成することができる。その後、ＲＩＥなどの方向性（すなわち、異方性）エッチングプロセスを使用して、水平表面に堆積した材料を除去することができる。残るのは、フィン１０６の側壁にあるスペーサ材料で、これが第１の側壁スペーサ１０８として機能する。
【0020】
第１の側壁スペーサ１０８に適した材料としては、ＳｉＮ、炭化ケイ素（ＳｉＣ）、ホウ炭窒化ケイ素（ＳｉＢＣＮ）、もしくは酸炭窒化ケイ素（ＳｉＯＣＮ）、またはその両方が挙げられるが、これらに限定されず、化学気相成長（ＣＶＤ）、原子層堆積（ＡＬＤ）、または物理気相成長（ＰＶＤ）などのプロセスを使用して堆積させることができる。例示的な実施形態によれば、第１の側壁スペーサ１０８は、約２ナノメートル（ｎｍ）～約５ｎｍおよびその間の範囲の厚さを有するように形成される。
【0021】
第１の側壁スペーサ１０８がフィン１０６の側壁を保護するようになったので、上記で強調したように、次にエッチングを行って基板１０２をフィン１０６の間に凹ませ、それによってフィン１０６の基部を第１の側壁スペーサ１０８の下に延長する。図２を参照されたい。この凹部エッチングには、ＲＩＥなどの方向性（すなわち異方性）エッチングプロセスを採用することができる。
【0022】
図２に示すように、第１の側壁スペーサ１０８は、この凹部エッチング中に下地基板の一部を覆う。その結果、フィン１０６の底部は、第１の側壁スペーサ１０８に隣接するフィン１０６の部分よりも幅が広くなっている。すなわち、第１の側壁スペーサ１０８に隣接するフィン１０６の部分は幅Ｗ１を有し、フィン１０６の底部は幅Ｗ２を有し、これにより、Ｗ１はＷ２より小さく、すなわち、Ｗ１＜Ｗ２である。しかし、以下で詳細に説明するように、フィン１０６の底部は次にトリミングされてその幅が縮小される。フィンの底部の幅をトリミングすることは、特に、底部のソース／ドレイン領域と垂直フィンチャネル（後述）との間の距離を短くするなどの顕著な利点を有する。
【0023】
【0024】
上記で強調したように、次に第２の側壁スペーサ４０２が、第１の側壁スペーサ１０８の上にフィン１０６と並んで形成される。図４を参照されたい。この第１の側壁スペーサ１０８と第２の側壁スペーサ４０２の組み合わせは、本明細書では二層スペーサと呼ばれるものである。第１の側壁スペーサ１０８と同様に、第２の側壁スペーサ４０２は、第１の側壁スペーサ１０８上のフィン１０６および基板１０２の露出表面にスペーサ材料の層を堆積させることによって形成することができる。その後、ＲＩＥなどの方向性（すなわち、異方性）エッチングプロセスを使用して、水平面上に堆積した材料を除去することができる。残るのは、フィン１０６の側壁に沿った第１の側壁スペーサ１０８上のスペーサ材料で、第２の側壁スペーサ４０２として機能する。
【0025】
第１／第２の側壁スペーサ１０８および４０２のために選択された材料は、第１の側壁スペーサ１０８に対する第２の側壁スペーサ４０２の選択的な除去を可能にする必要がある。すなわち、以下で詳細に説明するように、これにより、フィン１０６の基部のソース／ドレイン領域上に底部スペーサを形成することが可能になる。例示に過ぎないが、第２の側壁スペーサ４０２に適した材料には、ＣＶＤ、ＡＬＤ、またはＰＶＤなどのプロセスを使用して堆積させることができる窒化ケイ素（ＳｉＮ）が含まれるが、これらに限定されない。例示的な実施形態によれば、第２の側壁スペーサ４０２は、約２ｎｍ～約８ｎｍおよびその間の範囲の厚さを有するように形成される。
【0026】
特に、図４に示すように、第２の側壁スペーサ４０２は、第１の側壁スペーサ１０８、ならびに第１の側壁スペーサ１０８の下方のフィン１０６の基部の側壁を覆っている。すなわち、第２の側壁スペーサ４０２は、第１の側壁スペーサ１０８の下方のフィン１０６と直接接触している。詳細は後述するが、このように第１の側壁スペーサ１０８の下方のフィン１０６に沿って第２の側壁スペーサ４０２を配置することにより、まず底部ソース／ドレイン領域の形成が可能となり、続いて底部スペーサの形成が可能となる。
【0027】
次に、上記と同様の方法で、基板を再び凹ませてフィン１０６の基部を二層スペーサ（すなわち、第１の側壁スペーサ１０８／第２の側壁スペーサ４０２）の下方に延ばし、その後、フィン１０６の露出した基部を横方向にトリミングする。すなわち、第１の側壁スペーサ１０８と第２の側壁スペーサ４０２がフィン１０６の側壁を保護している状態で、フィン１０６の間の基板１０２をさらに凹ませるためのエッチングが行われ、これによりフィン１０６の基部が二層スペーサの下に延長される。図５を参照されたい。この凹部エッチングには、ＲＩＥなどの方向性（すなわち異方性）エッチングプロセスを用いることができる。
【0028】
図５に示すように、二層スペーサ（すなわち、第１の側壁スペーサ１０８／第２の側壁スペーサ４０２）は、この凹部エッチングの間、下地基板の一部を覆う。その結果、フィン１０６の底部は、二層スペーサに隣接するフィン１０６の部分よりも広くなっている。すなわち、二層スペーサに隣接するフィン１０６の部分は上述と同じ幅Ｗ１を有し、フィン１０６の底部は幅Ｗ３を有し、これにより、Ｗ１はＷ２より小さい、すなわち、Ｗ１＜Ｗ２である。第１の側壁スペーサ１０８および第２の側壁スペーサ４０２の組み合わされた厚さに基づいて、フィン１０６の底部における幅Ｗ３も、第１の凹部エッチング（上述の図２参照）から生じる幅Ｗ２よりも大きく、すなわち、Ｗ２＜Ｗ３である。次に、フィン１０６の底部における任意のトリミングを実行して、その幅を縮小することができる。二層スペーサより下のフィン１０６の露出した基部をトリミングすることは、底部ソース／ドレイン領域における抵抗を改善するのに役立つが、そうすることは必須ではなく、二層スペーサより下のフィン１０６のトリミングが実行されない実施形態が本明細書で企図されることは注目に値する。
【0029】
【0030】
底部ソース／ドレイン領域７０２は、次に、二層スペーサ（すなわち、第１の側壁スペーサ１０８／第２の側壁スペーサ４０２）の下のフィン１０６の基部に形成される。図７を参照されたい。例示的な実施形態によれば、底部ソース／ドレイン領域７０２は、フィン１０６の基部で成長し、ｎ型またはｐ型ドーパントでドープされた、エピタキシャルＳｉ、エピタキシャルＳｉＧｅなどの、in-situドープ（すなわち、成長中）またはex-situドープ（例えば、イオン注入を介して）されたエピタキシャル材料から形成される。好適なｎ型ドーパントとしては、リン（Ｐ）もしくはヒ素（Ａｓ）またはその両方が挙げられるが、これらに限定されない。好適なｐ型ドーパントとしては、ホウ素（Ｂ）が挙げられるが、これに限定されない。底部ソース／ドレイン領域７０２の成長は、二層スペーサの下のフィン１０６の側壁の部分に限定される。
【0031】
次に、第２の側壁スペーサ４０２は、第１の側壁スペーサ１０８に選択的にフィン１０６から除去される。図８を参照されたい。図８に示すように、第１の側壁スペーサ１０８はフィン１０６の上部を覆ったままである。しかしながら、第２の側壁スペーサ４０２を除去すると、底部ソース／ドレイン領域７０２の上のフィン１０６の基部に側壁の一部が露出する。上記で提供したように、第２の側壁スペーサ４０２は、ＳｉＮのような材料から形成することができる。その場合、フッ素含有プラズマおよび水素含有プラズマを用いたエッチングを採用して、第２の側壁スペーサ４０２を選択的に除去することができる。
【0032】
次に、底部スペーサ９０２が、第１の側壁スペーサ１０８の下のフィン１０６の基部の底部ソース／ドレイン領域７０２上に形成される。図９を参照されたい。例示的な実施形態によれば、底部スペーサ９０２は、高いＧｅ含有量を有するＳｉＧｅ（本明細書では「高Ｇｅ含有ＳｉＧｅ」とも呼ぶ）などの半導体材料から形成される。例としてのみ、本明細書で使用される「高Ｇｅ含有ＳｉＧｅ」という用語は、約５０％のＧｅから約１００％のＧｅ（すなわち、純粋なＧｅ）およびその間の範囲を有するＳｉＧｅを指す。例えば、１つの非限定的な例では、底部スペーサ９０２は、約６０％以上のＧｅを有するＳｉＧｅから形成され、場合によっては、底部スペーサ９０２は、約７５％以上のＧｅを有するＳｉＧｅから形成され、さらに場合によっては、底部スペーサ９０２は、約８０％以上のＧｅを有するＳｉＧｅから形成される。上記で強調したように、高Ｇｅ含有ＳｉＧｅは後に酸化されて、底部ソース／ドレイン領域７０２上に多孔質酸化物（例えば、ＳｉＯｘ）底部空気スペーサを形成する。有利なことに、底部空気スペーサの誘電率が低いため、寄生容量を大幅に低減することができる。
【0033】
一実施形態では、底部スペーサ９０２は、フィン１０６の基部にある底部ソース／ドレイン領域７０２上にエピタキシャル成長した高Ｇｅ含有ＳｉＧｅから形成される。エピタキシャルＳｉＧｅは、シラン（ＳｉＨ４）またはジクロロシラン、ゲルマン（ＧｅＨ４）またはジゲルマン（Ｇｅ２Ｈ６）などのＳｉおよびＧｅ前駆体をそれぞれ使用して成長させることができる。Ｇｅ含有量は、成長中のＧｅ前駆体の流れを制御することによって調節することができる。例示的な実施形態によれば、底部スペーサ９０２は、約５ｎｍ～約２０ｎｍおよびその間の範囲の厚さを有するように形成される。底部スペーサ９０２の成長は、底部ソース／ドレイン領域７０２の上にあり、第１の側壁スペーサ１０８の下にあるフィン１０６の側壁の部分に限定される。
【0034】
底部スペーサ９０２の形成に続いて、第１の側壁スペーサ１０８が除去される。第１の側壁スペーサ１０８を除去するために採用される特定のエッチング化学は、第１の側壁スペーサ１０８のために選択された材料に基づいて選択することができる。例えば、あくまで一例ではあるが、第１の側壁スペーサ１０８がＳｉＮから形成されている場合（上記参照）、第１の側壁スペーサ１０８を選択的に除去するために、リン酸（Ｈ３ＰＯ４）による湿式化学エッチングを使用することができる。その後、ゲートスタックがフィン１０６と並んで、底部ソース／ドレイン領域７０２および底部スペーサ９０２の上に形成される。図１０を参照されたい。図１０に示すように、ゲートスタックは、フィン１０６上に配置されたゲート誘電体１００２と、ゲート誘電体１００２上に配置された少なくとも１つの仕事関数設定金属１００４とを含む。図には明示されていないが、ゲート誘電体１００２が界面酸化物上のフィン１０６上に配置されるように、ゲート誘電体１００２の前に、フィン１０６の露出表面上に界面酸化物が形成されてもよい。例示的なものに過ぎないが、界面酸化物は、熱酸化、化学酸化、または任意の他の適切な酸化物形成プロセスによってフィン１０６の露出表面に形成することができる。例示的な実施形態によれば、界面酸化物は、約０．５ｎｍ～約５ｎｍおよびその間の範囲、例えば約１ｎｍの厚さを有する。
【0035】
ゲート誘電体１００２に適した材料としては、ＳｉＯｘ、ＳｉＮ、酸化窒化ケイ素（ＳｉＯｘＮｙ）、高κ材料、またはそれらの任意の組み合わせが挙げられるが、これらに限定されない。本明細書で使用する「高κ」という用語は、二酸化ケイ素の比誘電率よりもはるかに高い比誘電率κを有する材料を指す（例えば、比誘電率κは、ＳｉＯ２の３．９ではなく、酸化ハフニウム（ＨｆＯ２）の約２５である）。適切な高κ材料としては、ＨｆＯ２、ハフニウム酸化ケイ素（ＨｆＳｉＯ）、ハフニウム酸化ケイ素窒化物（ＨｆＳｉＯ）、酸化ランタン（Ｌａ２Ｏ３）、酸化ランタンアルミニウム（ＬａＡｌＯ３）、酸化ジルコニウム（ＺｒＯ２）、酸化ジルコニウムシリコン（ＺｒＳｉＯ４）、酸化ジルコニウムケイ素酸窒化物（ＺｒＳｉＯｘＮｙ）、酸化タンタル（ＴａＯｘ）、酸化チタン（ＴｉＯ）、酸化バリウムストロンチウムチタン（ＢａＯ６ＳｒＴｉ２）、酸化バリウムチタン（ＢａＴｉＯ３）、酸化ストロンチウムチタン（ＳｒＴｉＯ３）、酸化イットリウム（Ｙ２Ｏ３）、酸化アルミニウム（Ａｌ２Ｏ３）、鉛スカンジウムタンタル酸化物（Ｐｂ（Ｓｃ，Ｔａ）Ｏ３）、および／またはニオブ酸亜鉛鉛（Ｐｂ（Ｚｎ，Ｎｂ）Ｏ）、またはその組み合わせを含むが、これらに限定されない。高κ材料は、ランタン（Ｌａ）、アルミニウム（Ａｌ）もしくはマグネシウム（Ｍｇ）、またはその組み合わせなどのドーパントをさらに含むことができる。ゲート誘電体１００２は、熱酸化、化学酸化、熱窒化、プラズマ酸化、プラズマ窒化、ＣＶＤ、ＡＬＤなどのプロセスまたはプロセスの組み合わせを使用して堆積させることができるが、これらに限定されない。例示的な実施形態によれば、ゲート誘電体１００２は、約１ｎｍ～約５ｎｍおよびその間の範囲の厚さを有する。
【0036】
適切な仕事関数設定金属１００４は、窒化チタン（ＴｉＮ）、窒化チタンアルミニウム（ＴｉＡｌＮ）、窒化ハフニウム（ＨｆＮ）、ハフニウム窒化ケイ素（ＨｆＳｉＮ）、窒化タンタル（ＴａＮ）、タンタル窒化ケイ素（ＴａＳｉＮ）、窒化タングステン（ＷＮ）、窒化モリブデン（ＭｏＮ）、窒化ニオブ（ＮｂＮ）、炭化チタン（ＴｉＣ）炭化チタンアルミニウム（ＴｉＡｌＣ）、炭化タンタル（ＴａＣ）もしくは炭化ハフニウム（ＨｆＣ）、またはその組み合わせを含むが、これらに限定されない。仕事関数設定金属１００４は、ＣＶＤ、ＡＬＤ、ＰＶＤ、スパッタリング、メッキ、蒸着、イオンビーム蒸着、電子ビーム蒸着、レーザー支援蒸着、化学溶液蒸着などのプロセスまたはプロセスの組み合わせを使用して堆積させることができるが、これらに限定されない。例示的な実施形態によれば、仕事関数設定金属１００４は、約５ｎｍ～約１０ｎｍおよびその間の範囲の厚さを有する。
【0037】
次に、封止ライナー１００６が、フィン１０６上のゲートスタック（すなわち、ゲート誘電体１００２および仕事関数設定金属１００４）上に形成される。封止ライナー１００６は、その後の処理工程中にゲートスタックを保護する役割を果たす。封止ライナー１００６に適した材料としては、ＳｉＮおよび／または炭化窒化ケイ素（ＳｉＣＮ）および／またはアモルファスシリコンなどの窒化物材料が挙げられるが、これらに限定されず、ＣＶＤ、ＡＬＤまたはＰＶＤなどのプロセスを使用して堆積させることができる。例示的な実施形態によれば、封止ライナー１００６は、約１ｎｍ～約５ｎｍおよびその間の範囲の厚さを有する。
【0038】
次に、底部スペーサ９０２を酸化して、底部ソース／ドレイン領域７０２とゲートスタック（すなわち、ゲート誘電体１００２および仕事関数設定金属１００４）との間に底部空気含有スペーサ１１０２を形成する。図１１を参照されたい。上記で提供したように、底部スペーサ９０２は、高Ｇｅ含有ＳｉＧｅ、すなわち、約５０％のＧｅから約１００％のＧｅ（すなわち、純粋なＧｅ）を有するＳｉＧｅ、およびその間の範囲、例えば、約６０％以上のＧｅを有するＳｉＧｅ、約７５％以上のＧｅを有するＳｉＧｅ、さらには約８０％以上のＧｅを有するＳｉＧｅから形成される。底部スペーサ９０２中のＧｅの存在は酸化反応を触媒し、温度の上昇は反応速度を増加させる。例えば、Mohamed A. Rabieら、”A kinetic model for the oxidation of silicon germanium alloys”、Journal of Applied Physics、98、074904（２００５年１０月）（１１ページ）（以下、「Rabie」）を参照されたい。また、Ｇｅの含有量が高いほど、例えば、その下にある底部ソース／ドレイン領域７０２と比較して反応速度が増大する。したがって、底部ソース／ドレイン領域７０２がＧｅを含む場合（上記参照）、底部スペーサ９０２のＧｅ含有量は、底部ソース／ドレイン領域７０２のＧｅ含有量よりも大きいことが好ましい。例えば、例示的な実施形態によれば、底部ソース／ドレイン領域７０２は、約０％Ｇｅから約５０％Ｇｅおよびその間の範囲のＧｅを含む。そのようにして、本技術は、底部ソース／ドレイン領域７０２にも酸化が生じるとしてもほとんど生じることなく、酸化によって底部空気含有スペーサ１１０２を形成するために実施することができる。
【0039】
本明細書において、本発明の酸化技術を採用することにより、形成される底部空気含有スペーサ１１０２は、最終的な底部空気含有スペーサ１１０２にＧｅが存在しないことを意味する純粋なＳｉＯｘであることが見出された。特定の理論に束縛されることなく、この酸化プロセスの間に、Ｇｅは酸化ゲルマニウム（ＧｅＯ）として昇華し、底部空気含有スペーサ１１０２として純粋なＳｉＯｘを残し、Ｇｅの昇華によって残された材料中の空孔が底部空気含有スペーサ１１０２に空気含有細孔を形成すると考えられる。すなわち、図１１に示すように、底部空気含有スペーサ１１０２は、全体に分布する空気含有細孔１１０４を有し、これらの空気含有細孔１１０４は気泡形状を有する。例示的な実施形態によれば、空気含有細孔１１０４の各々は、約１ｎｍ～約１５ｎｍおよびその間の範囲のサイズを有し、これは、空気含有細孔１１０４の各々の最大直径ｄとして測定される（図１１参照）。形成される空気含有細孔１１０４のサイズは、底部スペーサ９０２のＧｅ含有量および／または厚さ（上記参照）および／または熱酸化アニールの温度（下記参照）などの要因に依存し得る。すなわち、底部スペーサ９０２のＧｅ含有量が高いほど、および／または底部スペーサ９０２の厚さが大きいほど、および／または熱酸化アニールの温度が高いほど（本明細書で提供される範囲内で）、結果として生じる空気含有細孔１１０４のサイズは大きくなる。上述したように、底部空気含有スペーサ１１０２における空気含有細孔１１０４の存在は、ゲートスタック（すなわち、ゲート誘電体１００２および仕事関数設定金属１００４）と底部ソース／ドレイン領域７０２との間の寄生容量を大幅に低減するのに役立つ。したがって、１つの例示的な実施形態では、目標は、底部空気含有スペーサ１１０２において可能な限り最大の（大きさの）空気含有細孔１１０４を生成することである。
【0040】
例示的な一実施形態によれば、底部スペーサ９０２は、熱酸化プロセスを用いて酸化され、これにより、ＶＦＥＴデバイス構造は、全体に分布した空気含有細孔１１０４を有する底部空気含有スペーサ１１０２（すなわち、純粋なＳｉＯｘ）を形成するのに十分な条件（例えば、温度、時間など）で、酸素（Ｏ２）含有雰囲気中でアニールされる。例示的な一実施形態では、アニールは、約７００℃を超える温度、例えば、約７００℃～約９００℃およびその範囲の温度で、約１分～約１０分およびその範囲の継続時間実施される。例示的な実施形態によれば、アニールは、約２５℃／秒から約５０℃／秒およびその範囲のランプ速度で行われる。Ｏ２に加えて、水素（Ｈ２）ガスを使用することもできる。例えば、例示的な一実施形態では、約５％から約１５％のＨ２が、（すなわち、純粋なＳｉＯｘ）底部空気含有スペーサ１１０２を形成するために、Ｏ２と混合される。
【0041】
次に、層間絶縁膜（ＩＬＤ）１２０２が、ゲートスタック（すなわち、ゲート誘電体１００２および仕事関数設定金属１００４）およびフィン１０６の上に堆積される。図１２を参照されたい。ＩＬＤ１２０２に適した材料としては、ＳｉＯｘおよび／または有機ケイ酸ガラス（ＳｉＣＯＨ）などの酸化物材料、および／または超低－κ層間絶縁膜（ＵＬＫ－ＩＬＤ）材料（例えば、２．７未満の誘電率κを有する）が挙げられるが、これらに限定されない。適切な超低－κ誘電体材料としては、多孔性有機ケイ酸塩ガラス（ｐＳｉＣＯＨ）が挙げられるが、これに限定されない。ＣＶＤ、ＡＬＤ、ＰＶＤなどのプロセスを用いてＩＬＤ１２０２を堆積することができる。堆積後、化学機械研磨（ＣＭＰ）などのプロセスを用いて、ＩＬＤ１２０２を封止ライナー１００６まで研磨することができる。
【0042】
封止ライナー１００６は、フィン１０６の上部で露出される。封止ライナー１００６の露出により、その除去が可能になり、また、フィン１０６の上部からの下層のフィンハードマスク１０４およびゲートスタックの除去も可能になる。図１３を参照されたい。図１３に示すように、封止ライナー１００６、仕事関数設定金属１００４、ゲート誘電体１００２、およびフィンハードマスク１０４がフィン１０６の上部から除去されている。フィン１０６は、ＶＦＥＴデバイスの垂直フィンチャネルとして機能する。
【0043】
例示的な実施形態によれば、封止ライナー１００６、仕事関数設定金属１００４およびゲート誘電体１００２は、封止ライナー１００６、仕事関数設定金属１００４およびゲート誘電体１００２の上面がフィン１０６の上面（すなわち、垂直フィンチャネル）の下に存在するように凹んでいる。そうすることで、フィン１０６の上面の側壁とＩＬＤ１２０２との間に間隙１３０２が生じる。図１３を参照されたい。詳細は後述するが、これらの間隙には上部スペーサが形成され、フィン１０６の露出した上部には上部ソース／ドレイン領域が形成される。底部スペーサ９０２および上部スペーサは、それぞれ、底部ソース／ドレイン領域７０２および上部ソース／ドレイン領域をゲートスタックからオフセットする役割を果たす。ＲＩＥなどの方向性（すなわち、異方性）エッチングプロセスもしくは湿式化学エッチングもしくは気相エッチングなどの非方向性（すなわち、等方性）エッチング、またはその両方のプロセスを採用して、フィン１０６の上部から封止ライナー１００６、仕事関数設定金属１００４、ゲート誘電体１００２、およびフィンハードマスク１０４を除去することができる。
【0044】
次に、上部スペーサ１４０２が、フィン１０６の上部（すなわち、垂直フィンチャネル）と並んだ間隙１３０２内のゲートスタックの上方に形成される。図１４を参照されたい。上部スペーサ１４０２に適した材料としては、ＳｉＯｘもしくはオキシ炭化ケイ素（ＳｉＯＣ）またはその両方などの酸化物スペーサ材料、および／またはＳｉＮ、窒化ケイ素ホウ素（ＳｉＢＮ）、炭窒化ケイ素ホウ素（ＳｉＢＣＮ）、もしくは炭窒酸化ケイ素（ＳｉＯＣＮ）、またはその組み合わせなどの窒化物スペーサ材料が挙げられるが、これらに限定されるものではなく、ＣＶＤ、ＡＬＤ、またはＰＶＤなどのプロセスを用いて間隙１３０２に堆積させることができる。堆積後、スペーサ材料のエッチバック（例えば、場合により酸化物または窒化物選択的ＲＩＥを使用）を使用して、間隙１３０２内に上部スペーサ１４０２を形成する。このプロセスに基づいて、例示的な実施形態によれば、上部スペーサ１４０２の上面は、フィン１０６の上面と同一平面上にある。図１４を参照されたい。さらに、これにより、フィン１０６の上面が上部スペーサ１４０２と並んで露出し、上部ソース／ドレイン領域の形成が可能になる。
【0045】
すなわち、封止ライナー１００６、仕事関数設定金属１００４、ゲート誘電体１００２、およびフィンハードマスク１０４をフィン１０６の上部から除去する上述の工程に続いて、フィン１０６の上部に沿って上部スペーサ１４０２を形成することにより、フィン１０６の上に溝１４０４が形成される。図１４に示すように、フィン１０６の上部は溝１４０４の底部で露出している。次いで、フィン１０６の上部の溝１４０４内に上部ソース／ドレイン領域１５０２が形成される（すなわち、垂直フィンチャネル）。図１５を参照されたい。
【0046】
例示的な実施形態によれば、上部ソース／ドレイン領域１５０２は、フィン１０６の上部で成長し、ｎ型またはｐ型ドーパントでドープされたエピタキシャルＳｉ、エピタキシャルＳｉＧｅなどの、in-situドープ（すなわち、成長中）またはex-situドープ（例えば、イオン注入を介して）されたエピタキシャル材料から形成される。上記で提供したように、好適なｎ型ドーパントには、ＰもしくはＡｓまたはその両方が含まれるが、これらに限定されない。好適なｐ型ドーパントには、Ｂが含まれるが、これに限定されない。成長後、エピタキシャル材料は、ＣＭＰなどのプロセスを使用して平坦化することができる。その結果、上部ソース／ドレイン領域１５０２の上面は、ＩＬＤ１２０２の上面と同一平面上にある。図１５を参照されたい。
【0047】
次に、上部のソース／ドレイン領域１５０２に接点が形成される。そのために、まずＩＬＤ１６０２がフィン１０６（すなわち、垂直フィンチャネル）上のＩＬＤ１２０２上に堆積される。本明細書では、ＩＬＤ１２０２およびＩＬＤ１６０２を指す場合、わかりやすくするために、「第１」および「第２」という用語を使用することもある。ＩＬＤ１６０２に適した材料としては、ＳｉＯｘもしくはＳｉＣＯＨまたはその両方などの酸化物材料および／またはｐＳｉＣＯＨなどのＵＬＫ－ＩＬＤ材料が挙げられるが、これらに限定されない。ＣＶＤ、ＡＬＤ、またはＰＶＤなどのプロセスを使用して、ＩＬＤ１６０２を堆積させることができる。堆積後、ＣＭＰなどのプロセスを用いてＩＬＤ１６０２を研磨することができる。その後、標準的なリソグラフィ技術およびエッチング技術（上記参照）を使用して、ＩＬＤ１６０２に接触溝１６０４をパターニングする。図１６に示すように、接触溝１６０４の１つは、上部ソース／ドレイン領域１５０２のそれぞれを覆うようにＩＬＤ１６０２に存在する。
【0048】
接触溝１６０４は、次に金属または金属の組み合わせで充填され、上部ソース／ドレイン領域１５０２への接点１７０２を形成する。図１７を参照されたい。好適な金属としては、銅（Ｃｕ）、タングステン（Ｗ）、ルテニウム（Ｒｕ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）もしくは白金（Ｐｔ）またはその組み合わせが挙げられるが、これらに限定されない。金属は、蒸着、スパッタリング、または電気化学めっきなどのプロセスを使用して、接触溝１６０４に堆積され得る。堆積後、ＣＭＰなどのプロセスを用いて金属オーバーバードを除去することができる。金属を堆積する前に、バリア層（図示せず）を接触溝１６０４内に堆積して裏打ちすることができる。かかるバリア層の使用は、周囲のＩＬＤ１６０２への金属の拡散を防止するのに役立つ。適切なバリア層材料としては、ルテニウム（Ｒｕ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、チタン（Ｔｉ）もしくは窒化チタン（ＴｉＮ）、またはその組み合わせが挙げられるが、これらに限定されない。さらに、金属堆積の前に、すなわち、接触溝１６０４内への金属のめっきを容易にするために、シード層（図示せず）を接触溝１６０４内に堆積して裏打ちすることができる。
【0049】
図１７に示すように、本発明のＶＦＥＴデバイスには、特筆すべき特有の構造的特徴がいくつかある。例えば、上述の二層スペーサ（すなわち、第１の側壁スペーサ１０８／第２の側壁スペーサ４０２）の設計およびプロセスシーケンスに基づき、底部ソース／ドレイン領域７０２は、フィン１０６の側壁の第１の部分１７０４と並んで（およびこれと直接接触して）フィン１０６の基部に存在する。底部空気含有スペーサ１１０２は、フィン１０６の側壁の第１の部分１７０４の上にあるフィン１０６の側壁の第２の部分１７０６と並んで（そして直接接触して）底部ソース／ドレイン領域７０２上に直接存在する。
【0050】
上述のプロセスでは、高Ｇｅ含有ＳｉＧｅ底部スペーサ９０２は、ゲートスタック（すなわち、ゲート誘電体１００２および仕事関数設定金属１００４）の前に配置される。しかしながら、底部空気含有スペーサ１１０２を形成するための（熱）酸化は、ゲートスタックの形成後に行われる。このプロセスは、ゲート誘電体１００２の再酸化を引き起こす可能性があり、材料に欠陥を発生させ、それによりデバイス性能を低下させる可能性がある。ゲート誘電体１００２の再酸化を回避するために、本明細書では、高Ｇｅ含有ＳｉＧｅ底部スペーサ９０２の配置と底部空気スペーサを形成するための（熱）酸化の両方がゲートスタックを形成する前に行われ、それによりゲート誘電体１００２が再酸化にさらされることを完全に回避する代替プロセスフローが考えられる。
【0051】
次に、この代替的な例示的実施形態を、図１８～２１を参照して説明する。このプロセスは、上述の図１～図９の説明と併せて説明した例と全く同じ方法で、すなわち、フィンハードマスク１０４を使用して基板１０２にフィン１０６をパターニングすることから始まり、二層スペーサ（すなわち、第１の側壁スペーサ１０８／第２の側壁スペーサ４０２）の形成、関連する凹みとフィン１０６の基部のトリミングを上述と全く同じ方法で行い、フィン１０６の基部に底部ソース／ドレイン領域７０２を形成し、第２の側壁スペーサ４０２を除去し、底部スペーサ９０２を形成する。上記で提供したように、底部スペーサ９０２は、高Ｇｅ含有ＳｉＧｅ、すなわち、約５０％のＧｅから約１００％のＧｅ（すなわち、純粋なＧｅ）を有するＳｉＧｅ、およびその間の範囲、例えば、約６０％以上のＧｅを有するＳｉＧｅ、約７５％以上のＧｅを有するＳｉＧｅ、さらには約８０％以上のＧｅを有するＳｉＧｅから形成される。したがって、図１８に描かれているものは、図９の構造に従う。
【0052】
しかし、この場合、次に、高Ｇｅ含有ＳｉＧｅ底部スペーサ９０２上にキャッピング層１８０２が形成される。図１８を参照されたい。キャッピング層１８０２に適した材料としては、ＳｉＮ、ＳｉＯＮもしくはＳｉＣＮ、またはその組み合わせなどの窒化物材料が挙げられるが、これらに限定されない。例示的な実施形態によれば、キャッピング層１８０２は、垂直面（フィン１０６／第１の側壁スペーサ１０８の側壁に沿ってなど）に比べて水平面（底部スペーサ９０２の上部を含む）により多くの量のキャッピング層材料が堆積される方向性堆積プロセスを用いて形成される。したがって、キャッピング層材料にエッチングが使用される場合、垂直表面からキャッピング層材料を除去するのに必要なエッチングのタイミングは、より多くの量のキャッピング層材料が底部スペーサ９０２上に堆積されたため、底部スペーサ９０２上に図１８に示すキャッピング層１８０２を残すことになる。例示に過ぎないが、高密度プラズマ（ＨＤＰ）化学気相成長（ＣＶＤ）または物理気相成長（ＰＶＤ）プロセスを方向性膜堆積に使用することができ、窒化物選択的等方性エッチングを使用して、垂直面上に堆積した（より薄い）キャッピング層材料を除去することができる。例示的な一実施形態によれば、キャッピング層１８０２は、約１ｎｍより大きい厚さを有するように形成される。
【0053】
次いで、高Ｇｅ含有ＳｉＧｅ底部スペーサ９０２の酸化は、底部スペーサ９０２上にゲートスタックではなくキャッピング層１８０２が存在することを除いて、上述したのと同じ方法で行われ、底部ソース／ドレイン領域７０２とキャッピング層１８０２との間に底部空気含有スペーサ１１０２が形成される。すなわち、例示的な実施形態によれば、底部スペーサ９０２は、熱酸化プロセスを用いて酸化され、これにより、ＶＦＥＴデバイス構造は、全体に分布した空気含有細孔１１０４を有する底部空気含有スペーサ１１０２（すなわち、純粋なＳｉＯｘ）を形成するのに十分な条件（例えば、温度、時間など）下で、Ｏ２含有周囲中でアニールされる。図１９を参照されたい。例示的な一実施形態では、アニールは、約７００℃を超える温度、例えば、約７００℃～約９００℃およびその間の範囲の温度で、約１分～約１０分およびその間の範囲の時間にわたって行われる。例示的な一実施形態によれば、アニールは、約２５℃／秒から約５０℃／秒およびその範囲のランプ速度で行われる。Ｏ２に加えて、Ｈ２ガスも使用することができる。例えば、ある例示的な実施形態では、約５％から約１５％のＨ２、Ｏ２と混合して（すなわち、純粋なＳｉＯｘ）底部空気含有スペーサ１１０２を形成する。上述したように、底部空気含有スペーサ１１０２における空気含有細孔１１０４の存在は、ゲートスタックと底部ソース／ドレイン領域７０２との間の寄生容量を大幅に低減するのに役立つ。ゲートスタックまたはこの場合、キャッピング層１８０２の存在は、例えば、形成されるＳｉＯｘが付着することができる表面を提供することによって、この酸化プロセス中に（すなわち、純粋なＳｉＯｘ）底部空気含有スペーサ１１０２の形成を促進するのに役立つ。
【0054】
酸化後、キャッピング層１８０２は選択的に除去される。図２０を参照されたい。上記で提供したように、キャッピング層１８０２は、窒化物材料（例えば、ＳｉＮ、ＳｉＯＮもしくはＳｉＣＮ、またはその組み合わせ）から形成することができる。その場合、キャッピング層１８０２を除去するために、窒化物選択的ＲＩＥなどの窒化物選択的エッチングを採用することができる。
【0055】
第１の側壁スペーサ１０８も上述のように選択的に除去され、ゲートスタックがフィン１０６と並んで、底部ソース／ドレイン領域７０２および底部空気含有スペーサ１１０２の上に形成される。図２１を参照されたい。上述したのと同様の方法で、ゲートスタックは、フィン１０６上に配置されたゲート誘電体１００２と、ゲート誘電体１００２上に配置された少なくとも１つの仕事関数設定金属１００４とを含む。図には明示されていないが、ゲート誘電体１００２が界面酸化物上のフィン１０６上に配置されるように、ゲート誘電体１００２の前に、フィン１０６の露出表面に界面酸化物を形成してもよい。ゲート誘電体１００２、仕事関数設定金属１００４および界面酸化物のための適切な材料、寸法および製造技術は、上記で提供された。
【0056】
次に、封止ライナー１００６が、フィン１０６上のゲートスタック（すなわち、ゲート誘電体１００２および仕事関数設定金属１００４）上に形成される。上述したように、封止ライナー１００６は、後続の処理工程中にゲートスタックを保護する役割を果たす。封止ライナー１００６に適した材料、寸法および製造技術は、上記で提供されている。
【0057】
プロセスの残りの部分は、上述の図１２～図１７の説明と併せて説明したものと同じである。すなわち、（第１の）ＩＬＤ１２０２がゲートスタック上に堆積され、封止ライナー１００６、仕事関数設定金属１００４、ゲート誘電体１００２、およびフィンハードマスク１０４がフィン１０６の上部から除去され、上部スペーサ１４０２がフィン１０６の上部に沿って形成され（すなわち、垂直フィンチャネル）が形成され、上部ソース／ドレイン領域１５０２がフィン１０６の上部に形成され、（第２の）ＩＬＤ１６０２がフィン１０６上のＩＬＤ１２０２上に堆積され、接点１７０２がＩＬＤ１６０２内で上部ソース／ドレイン領域１５０２に形成される。したがって、代替の実施形態によれば、図１２に描かれていることは、図２１の構造から続くことができる。
【0058】
本明細書では、本発明の例示的な実施形態について説明したが、本発明はこれらの正確な実施形態に限定されるものではなく、本発明の範囲を逸脱することなく、当業者によって他の様々な変更および修正がなされ得ることを理解されたい。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【手続補正書】
【提出日】2024-04-17
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
垂直電界効果トランジスタ（ＶＦＥＴ）デバイスであって、基板上に存在する少なくとも１つのフィンであって、前記少なくとも１つのフィンは、前記ＶＦＥＴデバイスの垂直フィンチャネルとして機能する、少なくとも１つのフィンと、
前記少なくとも１つのフィンの基部にある底部ソース／ドレイン領域と、
前記底部ソース／ドレイン領域に配置された底部空気含有スペーサと、
前記少なくとも１つのフィンと並んだゲートスタックと、
前記少なくとも１つのフィンの上部で前記ゲートスタックの上にある上部スペーサと、
前記少なくとも１つのフィンの上部にある上部ソース／ドレイン領域と、
を含む、ＶＦＥＴデバイス。
【請求項2】
空気含有細孔が前記底部空気含有スペーサ全体に分布している、請求項１に記載のＶＦＥＴデバイス。
【請求項3】
前記底部空気含有スペーサが純粋な酸化ケイ素（ＳｉＯｘ）を含む、請求項１に記載のＶＦＥＴデバイス。
【請求項4】
前記ゲートスタック上に配置された封止ライナーをさらに含む、請求項１に記載のＶＦＥＴデバイス。
【請求項5】
封止ライナーが、窒化ケイ素（ＳｉＮ）、炭化窒化ケイ素（ＳｉＣＮ）、アモルファスケイ素、およびそれらの組み合わせからなる群から選択される材料を含む、請求項４に記載のＶＦＥＴデバイス。
【請求項6】
前記上部スペーサの上面が、前記少なくとも１つのフィンの上面と同一平面上にある、請求項１に記載のＶＦＥＴデバイス。
【請求項7】
前記ゲートスタックは、前記少なくとも１つのフィン上に配置されたゲート誘電体と、
前記ゲート誘電体上に配置された少なくとも１つの仕事関数設定金属と、
を含む、請求項１に記載のＶＦＥＴデバイス。
【請求項8】
前記上部ソース／ドレイン領域との少なくとも１つの接点をさらに含む、請求項１に記載のＶＦＥＴデバイス。
【請求項9】
垂直電界効果トランジスタ（ＶＦＥＴ）デバイスであって、基板上に存在する少なくとも１つのフィンであって、前記少なくとも１つのフィンは、前記ＶＦＥＴデバイスの垂直フィンチャネルとして機能する、少なくとも１つのフィンと、
前記少なくとも１つのフィンの基部にある底部ソース／ドレイン領域であって、前記底部ソース／ドレイン領域は、前記少なくとも１つのフィンの側壁の第１の部分と直接接触している、底部ソース／ドレイン領域と、
前記底部ソース／ドレイン領域に直接配置された底部空気含有スペーサであって、前記底部空気含有スペーサは、前記少なくとも１つのフィンの前記側壁の第２の部分と直接接触している、底部空気含有スペーサと、
前記少なくとも１つのフィンと並んだゲートスタックと、
前記少なくとも１つのフィンの上部で前記ゲートスタックの上にある上部スペーサと、
前記少なくとも１つのフィンの上部にある上部ソース／ドレイン領域と、
を含む、ＶＦＥＴデバイス。
【請求項10】
空気含有細孔が前記底部空気含有スペーサ全体に分布している、請求項９に記載のＶＦＥＴデバイス。
【請求項11】
前記上部スペーサの上面が、前記少なくとも１つのフィンの上面と同一平面上にある、請求項９に記載のＶＦＥＴデバイス。
【請求項12】
前記底部空気含有スペーサが純粋なＳｉＯｘを含む、請求項９に記載のＶＦＥＴデバイス。
【請求項13】
前記ゲートスタック上に配置された封止ライナーであって、前記封止ライナーは、ＳｉＮ、ＳｉＣＮ、アモルファスケイ素、およびそれらの組み合わせからなる群から選択される材料を含む、封止ライナーをさらに含む、請求項９に記載のＶＦＥＴデバイス。
【請求項14】
前記底部ソース／ドレイン領域が、約０％から約５０％のゲルマニウム（Ｇｅ）を含む、請求項９に記載のＶＦＥＴデバイス。
【請求項15】
垂直電界効果トランジスタ（ＶＦＥＴ）デバイスを形成する方法であって、前記方法は、少なくとも１つのフィンを基板にパターニングすることと、
前記少なくとも１つのフィンの基部にある底部ソース／ドレイン領域を形成することと、
酸化を利用して、前記底部ソース／ドレイン領域上に底部空気スペーサを形成することであって、前記底部空気スペーサは、前記底部空気スペーサ全体に分布する空気含有細孔を含む、形成することと、
前記少なくとも１つのフィンと並んだゲートスタックを形成することであって、前記少なくとも１つのフィンは、前記ＶＦＥＴデバイスの垂直フィンチャネルとして機能する、形成することと、
前記少なくとも１つのフィンの上部に前記ゲートスタックの上にある上部スペーサを形成することと、
前記少なくとも１つのフィンの上部に上部ソース／ドレイン領域を形成することと、
を含む、方法。
【請求項16】
前記底部ソース／ドレイン領域上に底部スペーサを形成することであって、前記底部スペーサは、前記底部ソース／ドレイン領域よりもゲルマニウム（Ｇｅ）含有量が多いシリコンゲルマニウム（ＳｉＧｅ）を含む、形成することと、前記底部ソース／ドレイン領域上に前記底部空気スペーサを形成するために、酸素雰囲気中で前記底部スペーサをアニールすることと、
をさらに含む、請求項１５に記載の方法。
【請求項17】
前記底部スペーサが、約５０％から約１００％のゲルマニウム（Ｇｅ）を有するＳｉＧｅを含む、請求項１６に記載の方法。
【請求項18】
前記アニールは、前記ゲートスタックが前記少なくとも１つのフィンと並んで形成された後に実行される、請求項１６に記載の方法。
【請求項19】
前記底部スペーサ上にキャッピング層を形成することと、前記底部ソース／ドレイン領域上に前記底部空気スペーサを形成するために、酸素雰囲気中で前記底部スペーサをアニールすることと、
前記キャッピング層を除去することと、
前記少なくとも１つのフィンと並んで前記ゲートスタックを形成することと、
をさらに含む、請求項１６に記載の方法。
【請求項20】
前記少なくとも１つのフィンと並んで二層スペーサを形成することであって、前記二層スペーサは、前記少なくとも１つのフィンの側壁に配置された第１の側壁スペーサと、前記第１の側壁スペーサを覆う第２の側壁スペーサとを含み、前記第２の側壁スペーサは、前記第１の側壁スペーサの下方で前記少なくとも１つのフィンと直接接触する、形成することと、前記二層スペーサの下の前記少なくとも１つのフィンの基部に前記底部ソース／ドレイン領域を形成することと、
前記第２の側壁スペーサを選択的に除去することと、
前記第１の側壁スペーサの下の前記少なくとも１つのフィンの前記基部で、前記底部ソース／ドレイン領域に前記底部スペーサを形成することと、
前記第１の側壁スペーサを選択的に除去することと、
をさらに含む、請求項１６に記載の方法。
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【0008】
本発明のさらに別の態様では、ＶＦＥＴデバイスを形成する方法が提供される。この方法には以下が含まれる：少なくとも１つのフィンを基板にパターニングすることと、少なくとも１つのフィンの基部にある底部ソース／ドレイン領域を形成することと、酸化を利用して、底部ソース／ドレイン領域上に底部空気スペーサを形成することであって、底部空気スペーサは、底部空気スペーサ全体に分布する空気含有細孔を含む、形成することと、少なくとも１つのフィンと並んだゲートスタックを形成することであって、少なくとも１つのフィンは、ＶＦＥＴデバイスの垂直フィンチャネルとして機能する、形成することと、少なくとも１つのフィンの上部にゲートスタックの上にある上部スペーサを形成することと、少なくとも１つのフィンの上部に上部ソース／ドレイン領域を形成すること。例えば、底部ソース／ドレイン領域上に底部スペーサを形成することができ、底部スペーサは、約５０％Ｇｅから約１００％Ｇｅを有するシリコンゲルマニウム（ＳｉＧｅ）を含み、底部ソース／ドレイン領域上に底部空気スペーサを形成するために、底部スペーサが酸素雰囲気中でアニールされ得る。
【国際調査報告】