特表 2024-535326 ローカルパッシブマトリクスディスプレイ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-09-30

(54)【発明の名称】ローカルパッシブマトリクスディスプレイ

(51)【国際特許分類】

   G09G 3/32 20160101AFI20240920BHJP

   G09F 9/33 20060101ALI20240920BHJP

   G09F 9/30 20060101ALI20240920BHJP

   G09G 3/3216 20160101ALI20240920BHJP

   G09G 3/20 20060101ALI20240920BHJP

   H01L 33/00 20100101ALI20240920BHJP

【ＦＩ】

G09G3/32 A

G09F9/33

G09F9/30 339Z

G09G3/3216

G09G3/20 621J

G09G3/20 670A

G09G3/20 680G

G09G3/20 621M

G09G3/20 642Z

H01L33/00 L

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2024518132

(86)(22)【出願日】2022-09-08

(85)【翻訳文提出日】2024-03-21

(86)【国際出願番号】 US2022042892

(87)【国際公開番号】W WO2023048953

(87)【国際公開日】2023-03-30

(31)【優先権主張番号】17/894,935

(32)【優先日】2022-08-24

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】17/894,942

(32)【優先日】2022-08-24

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】63/247,744

(32)【優先日】2021-09-23

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】63/247,747

(32)【優先日】2021-09-23

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】503260918

【氏名又は名称】アップル インコーポレイテッド

【氏名又は名称原語表記】Ａｐｐｌｅ Ｉｎｃ．

【住所又は居所原語表記】Ｏｎｅ Ａｐｐｌｅ Ｐａｒｋ Ｗａｙ，Ｃｕｐｅｒｔｉｎｏ， Ｃａｌｉｆｏｒｎｉａ ９５０１４， Ｕ．Ｓ．Ａ．

(74)【代理人】

【識別番号】100094569

【弁理士】

【氏名又は名称】田中 伸一郎

(74)【代理人】

【識別番号】100103610

【弁理士】

【氏名又は名称】▲吉▼田 和彦

(74)【代理人】

【識別番号】100067013

【弁理士】

【氏名又は名称】大塚 文昭

(74)【代理人】

【識別番号】100139712

【弁理士】

【氏名又は名称】那須 威夫

(74)【代理人】

【識別番号】100121979

【弁理士】

【氏名又は名称】岩崎 吉信

(72)【発明者】

【氏名】ファロック バロウギ マーディ

(72)【発明者】

【氏名】チャラサニ サンディープ

(72)【発明者】

【氏名】ル シャン

(72)【発明者】

【氏名】メータ アヌラグ

(72)【発明者】

【氏名】ベ ホピル

(72)【発明者】

【氏名】ワン チャオハオ

(72)【発明者】

【氏名】ヴェラユサン ラジェシュ

(72)【発明者】

【氏名】モレサ スティーヴン イー

(72)【発明者】

【氏名】アジジ ヤセル

(72)【発明者】

【氏名】ベ ヨン ドン

(72)【発明者】

【氏名】ジャン スンミン

(72)【発明者】

【氏名】リ ハイタオ

(72)【発明者】

【氏名】パウデル ハリ ピー

(72)【発明者】

【氏名】フアン アナトール

(72)【発明者】

【氏名】カクダ タイラー アール

(72)【発明者】

【氏名】ドイル ディヴィッド エイ

(72)【発明者】

【氏名】ヤオ ウェイ エイチ

(72)【発明者】

【氏名】ガーギ マジド

(72)【発明者】

【氏名】パテル ヴァイバヴ ディ

(72)【発明者】

【氏名】リ シア

(72)【発明者】

【氏名】ジャン ヨンジェ

(72)【発明者】

【氏名】グプタ ミットゥル

(72)【発明者】

【氏名】ワン スタンリー ビー

【テーマコード（参考）】

5C080

5C094

5C380

5F142

【Ｆターム（参考）】

5C080AA05

5C080AA06

5C080AA07

5C080AA10

5C080AA13

5C080AA14

5C080BB05

5C080CC03

5C080DD26

5C080EE29

5C080FF12

5C080GG12

5C080JJ02

5C080JJ03

5C080JJ06

5C080KK02

5C080KK07

5C080KK20

5C080KK23

5C080KK43

5C080KK49

5C080KK50

5C094AA45

5C094AA53

5C094BA23

5C094BA27

5C094BA43

5C094CA19

5C094HA05

5C094HA06

5C094HA07

5C094HA08

5C380AA01

5C380AA03

5C380AB05

5C380AB11

5C380AB12

5C380AB21

5C380AB22

5C380AB23

5C380AB28

5C380AB34

5C380AB36

5C380AB37

5C380AC02

5C380AC07

5C380AC08

5C380AC11

5C380AC12

5C380AC13

5C380BA01

5C380BA27

5C380CA11

5C380CA57

5C380CB01

5C380CC58

5C380CC77

5C380CF05

5C380CF62

5C380CF66

5C380DA02

5C380DA06

5C380EA16

5F142BA32

5F142CB16

5F142CB23

5F142CD02

5F142GA01

(57)【要約】

ディスプレイは、ディスプレイ基板の表面に取り付けられた発光ダイオードのアレイによって形成することができる。発光ダイオードは、別個の結晶半導体構造から形成された無機発光ダイオードであり得る。画素制御回路のアレイを使用して、発光ダイオードからの発光を制御することができる。各画素制御回路は、１つ以上のそれぞれのパッシブマトリクスを制御するように構成され得る。ディスプレイ内の部分画素セルを制御するために、部分画素セル内のドナー画素制御回路は、画素制御回路を伴わずに、レセプタ部分画素セル内の画素を制御することができる。ディスプレイの非アクティブエリアのサイズを軽減するために、ディスプレイ用のファンアウト信号線が、ディスプレイの発光アクティブエリア内に形成され得る。ファンアウト信号線は、画素制御回路の行と発光アクティブエリアの底縁部との間に形成することができる。

【特許請求の範囲】

【請求項1】

ディスプレイドライバ回路と、
行及び列に配置された発光ダイオードのアレイと、
制御回路のアレイであって、前記制御回路の各々は、前記ディスプレイドライバ回路からの信号に基づいて、前記発光ダイオードの少なくとも１つのパッシブマトリクスを制御するように構成され、第１の制御回路は、複数のアノード接点に信号を提供し、前記複数のアノード接点の各アノード接点は、単一の個別の列内の複数の発光ダイオードに重なり、第２の制御回路は、第１の列内の少なくとも１つの発光ダイオードに重なる第１のアノード接点に信号を提供し、前記第１のアノード接点は、前記第１の列とは異なる第２の列内の少なくとも１つの発光ダイオードに重なる第２のアノード接点に電気的に接続される、制御回路のアレイと、
を備える、電子デバイス。

【請求項2】

前記制御回路のアレイは、前記発光ダイオードのアレイとともに散在される、請求項１に記載の電子デバイス。

【請求項3】

前記第１の制御回路は、複数のカソード接点に信号を提供し、前記複数のカソード接点の各カソード接点は、単一の個別の行内の複数の発光ダイオードに重なり、前記複数のアノード接点及び前記複数のアノード接点は、直交し、各発光ダイオードは、前記複数のアノード接点と前記複数のアノード接点との間の重なり点に位置決めされる、請求項１に記載の電子デバイス。

【請求項4】

前記第１の制御回路は、第１の数の行及び第２の数の列に配置された発光ダイオードの第１のパッシブマトリクスを制御し、請求項１に記載の電子デバイス。

【請求項5】

前記第１の制御回路は、第３の数の行及び第４の数の列に配置された発光ダイオードの第２のパッシブマトリクスを制御し、前記第３の数は、前記第１の数とは異なる、請求項４に記載の電子デバイス。

【請求項6】

前記第１の制御回路は、第３の数の行及び第４の数の列に配置された発光ダイオードの第２のパッシブマトリクスを制御し、前記第４の数は、前記第２の数とは異なる、請求項４に記載の電子デバイス。

【請求項7】

前記第２の制御回路は、第３の列内の少なくとも１つの発光ダイオードに重なる第３のアノード接点に信号を供給し、前記第３のアノード接点は、前記第３の列とは異なる第４の列内の第４のアノード接点に電気的に接続される、請求項１に記載の電子デバイス。

【請求項8】

前記第１及び第２のアノード接点は、異なる数の発光ダイオードと重なる、請求項７に記載の電子デバイス。

【請求項9】

前記第３及び第４のアノード接点は、異なる数の発光ダイオードと重なる、請求項７に記載の電子デバイス。

【請求項10】

前記第１のアノード接点は、前記発光ダイオードのアレイ内の前記発光ダイオードのうちの少なくとも一部の下に延在する相互接続ルーティング線によって前記第２のアノード接点に電気的に接続される、請求項１に記載の電子デバイス。

【請求項11】

第３の制御回路は、第３の列内の少なくとも１つの発光ダイオードに重なる第３のアノード接点に信号を供給し、前記第３のアノード接点は、前記第３の列とは異なる第４の列内の第４のアノード接点に電気的に接続され、前記第２の列と第４の列とが隣接する、請求項１に記載の電子デバイス。

【請求項12】

ディスプレイドライバ回路と、
発光エリア内に行及び列に配置された発光ダイオードのアレイと、
制御回路のアレイであって、前記制御回路の各々は、前記ディスプレイドライバ回路からの信号に基づいて前記発光ダイオードの少なくとも１つのパッシブマトリクスを制御するように構成され、第１の制御回路は、前記発光エリアの外側のロケーションを含むロケーションのグリッドにおいて画素輝度値を制御するように構成された出力を有し、前記ディスプレイドライバ回路は、前記発光エリアの外側の前記ロケーションにおける前記画素輝度値をゼログレーレベルに設定するように構成される、制御回路のアレイと、
を備える、電子デバイス。

【請求項13】

前記第１の制御回路によって制御される前記パッシブマトリクスは、複数のアノード接点と、前記複数のカソード接点に直交して延在する複数のカソード接点と、を含み、前記複数のアノード接点は、第１の数の発光ダイオードと重なる第１のアノード接点と、前記第１の数よりも少ない第２の数の発光ダイオードと重なる第２のアノード接点と、を含む、請求項１２に記載の電子デバイス。

【請求項14】

制御回路の前記アレイは、制御回路の第１の行を有し、制御回路の前記第１の行内の各制御回路は、前記発光エリアの外側のロケーションを含むロケーションのグリッドにおいて画素輝度値を制御するように構成された出力を有し、前記発光エリア内の前記行のうちの第１の行は、制御回路の前記第１の行のロケーションの前記グリッドの上縁部に対してシフトされる、請求項１２に記載の電子デバイス。

【請求項15】

前記制御回路のアレイは、第１、第２、及び第３のスタンプを含む複数の別個のスタンプ上に形成され、前記第１のスタンプ上の第１及び第２の制御回路は、第１の水平ピッチによって分離され、前記第１及び第２のスタンプ上の第３及び第４の制御回路は、それぞれ、前記第１の水平ピッチ未満である第２の水平ピッチによって分離され、前記第１のスタンプ上の第５の及び第６の制御回路は、第１の垂直ピッチによって分離され、前記第１及び第３のスタンプ上の第７の及び第８の制御回路は、それぞれ、前記第１の垂直ピッチ未満である第２の垂直ピッチによって分離される、請求項１２に記載の電子デバイス。

【請求項16】

ディスプレイドライバ回路と、
発光エリアに配置された発光ダイオードのアレイと、
制御回路のアレイであって、前記制御回路の各々は、前記ディスプレイドライバ回路からの信号に基づいて前記発光ダイオードの少なくとも１つのパッシブマトリクスを制御するように構成される、制御回路のアレイと、
前記ディスプレイドライバ回路に結合され、前記ディスプレイドライバ回路から前記信号を受信するファンアウト信号線であって、前記ファンアウト信号線は、前記発光エリアに少なくとも部分的に重なる、ファンアウト信号線と、
を備える、電子デバイス。

【請求項17】

前記ファンアウト信号線は、第１のパターン化された金属層と、前記第１のパターン化された金属層の上に形成された第２のパターン化された金属層と、前記第２のパターン化された金属層の上に形成された第３のパターン化された金属層と、前記第３のパターン化された金属層の上に形成された第４のパターン化された金属層と、前記第４のパターン化された金属層の上に形成された第５のパターン化された金属層と、を含み、前記第１及び第２のパターン化された金属層から形成されたファンアウト信号線は、電源信号を伝達し、前記第３及び第４のパターン化された金属層から形成されたファンアウト信号線は、グローバル信号を伝達し、前記第５のパターン化された金属層から形成されたファンアウト信号線は、データ信号を伝達し、前記第５のパターン化された金属層は、前記発光ダイオードの前記パッシブマトリクスのためのアノード接点を形成する部分を有し、前記第１及び第２のパターン化された金属層から形成された前記ファンアウト信号線は、前記発光エリアに少なくとも部分的に重なり、前記第３及び第４のパターン化された金属層から形成された前記ファンアウト信号線は、前記発光エリアに少なくとも部分的に重なり、前記第５のパターン化された金属層から形成された前記ファンアウト信号線は、前記発光エリアに重ならない、請求項１６に記載の電子デバイス。

【請求項18】

ディスプレイドライバ回路と、
第３及び第４の対向する縁部によって接続された第１及び第２の対向する縁部を有する発光ダイオードのアレイと、
行及び列に配置された制御回路のアレイであって、前記制御回路の各々は、前記ディスプレイドライバ回路からの信号に基づいて前記発光ダイオードの少なくとも１つのパッシブマトリクスを制御するように構成される、制御回路のアレイと、
前記ディスプレイドライバ回路に結合され、前記ディスプレイドライバ回路から前記信号を受信するファンアウト信号線であって、前記ファンアウト信号線は、制御回路の行と前記発光ダイオードのアレイの前記第１の縁部との間に形成される、ファンアウト信号線と、
を備える、電子デバイス。

【請求項19】

各パッシブマトリクスは、発光ダイオードの所与の数の行を含み、発光ダイオードの前記所与の数の行は、制御回路の前記行と発光ダイオードの前記アレイの前記第１の縁部との間に挿入される、請求項１８に記載の電子デバイス。

【請求項20】

ディスプレイドライバ回路と、
第３及び第４の対向する縁部によって接続された第１及び第２の対向する縁部を有する発光ダイオードのアレイと、
行及び列に配置された制御回路のアレイであって、前記制御回路の各々は、前記ディスプレイドライバ回路からの信号に基づいて前記発光ダイオードの少なくとも１つのパッシブマトリクスを制御するように構成され、前記制御回路のアレイは、前記第３及び第４の対向する縁部に対して中心に置かれる、制御回路のアレイと、
少なくとも前記第３の縁部に沿って延在する電源線であって、前記電源線は、前記発光ダイオードのアレイによって重ねられる、電源線と、
を備える、電子デバイス。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、概して電子デバイスに関し、より詳細には、ディスプレイを有する電子デバイスに関する。
（関連出願の相互参照）
本出願は、２０２２年８月２４日に出願された米国特許出願第１７／８９４，９３５号、２０２２年８月２４日に出願された米国特許出願第１７／８９４，９４２号、２０２１年９月２３日に出願された米国仮特許出願第６３／２４７，７４４号、及び２０２１年９月２３日に出願された米国仮特許出願第６３／２４７，７４７号の優先権を主張するものであり、これらはその全体が参照により本明細書に組み入れられる。

【背景技術】

【0002】

電子デバイスは、多くの場合、ディスプレイを含む。例えば、電子デバイスは、液晶ディスプレイ画素がユーザのために画像を表示するために使用される液晶ディスプレイを有し得る。液晶ディスプレイは、多くの場合、バックライト照明を提供するための発光ダイオードバックライトユニットを含む。ディスプレイ効率は、バックライト照明を生成する際、及び液晶ディスプレイ構造を通してバックライト照明を透過させる際の非効率性によって悪影響を受ける可能性がある。液晶ディスプレイ構造はまた、限定されたコントラスト比を示す。高いコントラスト比を示す有機発光ダイオードディスプレイが開発されているが、これらのデバイスは、それらの有機発光ダイオードにおける非効率性に起因して、所望されるよりも多くの電力を消費し得る。有機発光ダイオードが所望の寿命を示すことを確実にすることもまた困難であり得る。

【発明の概要】

【0003】

電子デバイスは、ディスプレイを含み得る。ディスプレイは、ディスプレイ基板の表面に取り付けられた発光ダイオードのアレイによって形成することができる。発光ダイオードは、別個の結晶半導体構造から形成された無機発光ダイオードであり得る。画素制御回路のアレイを使用して、発光ダイオードからの発光を制御することができる。各画素制御回路は、パッシブマトリクスに配置された発光ダイオードの個別のセットに駆動信号を供給するために使用され得る。

【0004】

各画素制御回路は、１つ以上のそれぞれのパッシブマトリクスを制御するように構成され得る。しかしながら、パッシブマトリクスのうちの一部は、ディスプレイのための境界（例えば、アクティブエリアの丸められたコーナー）によって中断され得る。これらの中断された画素群は、部分画素セルと称されることがある。部分画素セルのうちの一部は、依然として専用の画素制御回路を有し得る。部分画素セルのうちの一部は、それらの画素制御回路がディスプレイのためのターゲット境界の外側にあることに起因して、専用の画素制御回路を有しないことがある。

【0005】

部分画素セルを制御するために、画素制御回路の残りのアレイに対して位置ずれした追加の画素制御回路が含まれてもよい。あるいは、部分画素セル内のドナー画素制御回路が、画素制御回路なしでレセプタ部分画素セル内の画素を制御してもよい。異なる列におけるアノード接点は、ドナー画素制御回路がレセプタ部分画素セルを制御することを可能にするように電気的に接続され得る。

【0006】

ディスプレイの非アクティブエリアのサイズを軽減するために、ディスプレイ用のファンアウト信号線が、ディスプレイの発光アクティブエリア内に形成され得る。ファンアウト信号線は、画素制御回路の行と発光アクティブエリアの底縁部との間に形成されてもよい。画素制御回路の列と発光アクティブエリアの側縁部との間には、信号線が更に形成されてもよい。

【図面の簡単な説明】

【0007】

【図1】一実施形態によるディスプレイを有する例示的な電子デバイスの斜視図である。

【0008】

【図2】一実施形態によるディスプレイを有する例示的な電子デバイスの概略図である。

【0009】

【図3】一実施形態による例示的なディスプレイの図である。

【0010】

【図4】一実施形態による、画素制御回路によって制御される発光ダイオードの例示的なパッシブマトリクスの概略図である。

【0011】

【図5】一実施形態による、アノード接点及びカソード接点のグリッドを伴う、発光ダイオードの例示的パッシブマトリクスの上面図である。

【0012】

【図6A】一実施形態による、２つのパッシブマトリクスを制御する例示的な画素制御回路の概略図である。

【0013】

【図6B】一実施形態による、４つのパッシブマトリクスを制御する例示的な画素制御回路の概略図である。

【0014】

【図7】一実施形態による、画素制御回路を有する中断画素セルに接するアクティブエリア境界を有する例示的なディスプレイの上面図である。

【0015】

【図8】一実施形態による、部分画素セルを制御するために使用される追加の画素制御回路を伴う、例示的なディスプレイの上面図である。

【0016】

【図9】一実施形態による、隣接画素制御回路によって制御される部分画素セルを伴う、例示的なディスプレイの上面図である。

【0017】

【図10】一実施形態による、ドナーパッシブマトリクス内のアノード接点が、どのようにレセプタパッシブマトリクス内のアノード接点に電気的に接続され得るかを示す、例示的なディスプレイの上面図である。

【0018】

【図11】一実施形態による、画素マッピング回路を伴う例示的なディスプレイの概略図である。

【0019】

【図12】一実施形態による、レセプタパッシブマトリクスが複数のドナー画素制御回路によってどのように制御され得るかを示す、例示的なディスプレイの上面図である。

【0020】

【図13A】一実施形態による、丸められたコーナー及び切り欠きを伴う例示的なディスプレイの上面図である。

【0021】

【図13B】一実施形態による、アクティブエリア内に開口部を伴う例示的なディスプレイの上面図である。

【0022】

【図14】一実施形態による、ディスプレイの非アクティブエリアにファンアウト信号線を有する例示的なディスプレイの上面図である。

【0023】

【図15】一実施形態による、ディスプレイのアクティブエリア内にファンアウト信号線を有する例示的なディスプレイの上面図である。

【0024】

【図16】一実施形態による、アクティブエリア内にファンアウト信号線領域を有する例示的なディスプレイの側断面図である。

【0025】

【図17】一実施形態による、ディスプレイのアクティブエリア内に周辺信号線を伴う、例示的なディスプレイの上面図である。

【0026】

【図18A】一実施形態による、ディスプレイアクティブエリア内の画素の第１の行が、画素制御回路の第１の行によって制御される画素セルの上部と整列される、例示的なディスプレイの上面図である。

【0027】

【図18B】一実施形態による、ディスプレイアクティブエリア内の画素の第１の行が、画素制御回路の第１の行によって制御される画素セルの上部と整列されない、例示的なディスプレイの上面図である。

【0028】

【図19】一実施形態による、画素制御回路が異なるスタンプ内に形成された例示的なディスプレイの上面図である。

【発明を実施するための形態】

【0029】

ディスプレイを備え得るタイプの例示的な電子デバイスを、図１に示す。図１の電子デバイス１０などの電子デバイスは、ラップトップコンピュータ、組み込み型コンピュータを含むコンピュータ用モニタ、タブレットコンピュータ、携帯電話機、メディアプレーヤ、又は他のハンドヘルド若しくはポータブル電子デバイスなどのコンピューティングデバイス、腕時計型デバイス、ペンダント型デバイス、ヘッドホン型若しくはイヤホン型デバイス、眼鏡に埋め込まれたデバイス若しくはユーザの頭部に装着する他の機器、又は他の着用可能な若しくはミニチュアデバイスなどの小さめのデバイス、テレビ若しくはビデオ用の他のディスプレイ、組み込み型コンピュータを含まないコンピュータ用ディスプレイ、ゲーミングデバイス、ナビゲーションデバイス、ディスプレイを有する電子機器をキオスク若しくは自動車に搭載するシステムなどの組み込み型システム、これらのデバイスのうちの２つ以上の機能を実行する機器、あるいは他の電子機器であってもよい。図１に示されるデバイス１０の構成（例えば、デバイス１０が携帯電話、メディアプレーヤ、リストデバイス、タブレットコンピュータ、又は他のポータブルコンピューティングデバイスであるポータブルデバイス構成）が一例として示される。所望であれば、デバイス１０に他の構成を使用してもよい。

【0030】

デバイス１０は、筐体１２のような筐体構造に取り付けられたディスプレイ１４のような１つ以上のディスプレイを有する。ケースと称されることもあるデバイス１０の筐体１２は、プラスチック、ガラス、セラミック、炭素繊維複合材及び他の繊維ベースの複合材、金属（例えば、機械加工されたアルミニウム、ステンレス鋼、又は他の金属）、他の材料、又はこれらの材料の組み合わせなどの材料から形成することができる。デバイス１０は、筐体１２の大部分又は全てが単一の構造要素（例えば、機械加工された金属片又は成形されたプラスチック片）から形成される一体構造を使用して形成されてもよく、又は複数の筐体構造（例えば、内部フレーム要素又は他の内部筐体構造に取り付けられた外側筐体構造）から形成されてもよい。

【0031】

ディスプレイ１４は、タッチセンサを含むタッチセンサ式ディスプレイであってもよく、又はタッチに対して反応しなくてもよい。ディスプレイ１４のためのタッチセンサは、容量性タッチセンサ電極のアレイ、抵抗性タッチアレイ、音響タッチ、光学タッチ、又は力ベースのタッチ技術に基づくタッチセンサ構造、あるいは他の適当なタッチセンサ構成要素から形成される。タッチセンサ電極は、ユーザの指又はスタイラスからのタッチ入力をキャプチャするために使用され得、及び／又は指紋データを収集するために使用され得る。

【0032】

ディスプレイ１４は、発光ダイオード画素のアレイなど、光を放出する画素のアレイを含み得る。概して、ディスプレイ１４は、液晶ディスプレイ技術、有機発光ダイオードディスプレイ技術などの発光ダイオードディスプレイ技術、プラズマディスプレイ技術、電気泳動ディスプレイ技術、エレクトロウェッティングディスプレイ技術、又は他のタイプのディスプレイ技術を使用することができる。ディスプレイ１４が発光ダイオードのアレイに基づく構成が、本明細書では一例として説明されることがある。しかしながら、これは単なる例示である。必要に応じて、他のタイプの表示技術をデバイス１０に組み込むことができる。

【0033】

図１の電子デバイス１０のような電子デバイスの概略図を図２に示す。図２に示すように、電子デバイス１０は、制御回路１６を有することができる。制御回路１６は、デバイス１０の動作をサポートするための記憶及び処理回路を含む。記憶及び処理回路は、ハードディスクドライブ記憶装置、不揮発性メモリ（例えば、フラッシュメモリ、又は、ソリッドステートドライブを形成するように構成されている他の電気的にプログラム可能な読み出し専用メモリ）、揮発性メモリ（例えば、静的又は動的ランダムアクセスメモリ）などの記憶装置を含み得る。制御回路１６内の処理回路は、デバイス１０の動作を制御するために使用することができる。処理回路は、１つ以上のマイクロプロセッサ、マイクロコントローラ、デジタル信号プロセッサ、ベースバンドプロセッサ、電力管理ユニット、音声コーデックチップ、特定用途向け集積回路などに基づいてもよい。

【0034】

入出力デバイス１８などのデバイス１０内の入出力回路は、データがデバイス１０に供給されることを可能にし、データがデバイス１０から外部デバイスに提供されることを可能にするために使用され得る。入出力デバイス１８は、ボタン、ジョイスティック、スクロールホイール、タッチパッド、指紋センサ、キーパッド、キーボード、マイクロフォン、スピーカ、トーンジェネレータ、バイブレータ、カメラ、センサ、発光ダイオード及び他のステータスインジケータ、データポートなどを含み得る。ユーザは、入出力デバイス１８を介してコマンドを供給することによってデバイス１０の動作を制御することができ、入出力デバイス１８の出力リソースを使用してデバイス１０からステータス情報及び他の出力を受信することができる。入出力デバイス１８は、図１のディスプレイ１４などの１つ以上のディスプレイを含み得る。

【0035】

制御回路１６は、オペレーティングシステムコード及びアプリケーションのようなソフトウェアをデバイス１０において実行するのに使用される。デバイス１０の動作中、制御回路１６上で実行されるソフトウェアは、入出力デバイス１８内のディスプレイ１４上に画像を表示することができる。

【0036】

図３の例示的な図に示すように、ディスプレイ１４は、基板層２４などの層を含み得る。基板２４などの層は、ガラス層、ポリマー層、ポリマー及び無機材料を含む複合フィルム、金属箔、シリコン又は他の半導体材料などの半導体、サファイア（例えば、結晶透明層、セラミックなど）などの材料の層、又は他の材料などの材料の層から形成され得る。基板２４は、平面であってもよく、又は他の形状（例えば、凹形状、凸形状、平面及び湾曲表面領域を伴う形状など）を有してもよい。基板２４の外形（例えば、Ｚ方向に沿って上から見たとき）は、円形、楕円形、長方形、正方形であってもよく、直線及び曲線の縁部の組み合わせを有してもよく、又は他の好適な形状を有してもよい。図３の矩形基板の例に示すように、基板２４は、左右の垂直縁部と、上下の水平縁部とを有することができる。

【0037】

ディスプレイ１４は、ユーザに画像を表示するための画素２２のアレイを有することができる。１つ以上の画素２２のセットは、それぞれの画素制御回路２０（駆動回路２０又はマイクロドライバ２０と称されることもある）を使用して制御することができる。画素制御回路２０は、基板２４上の集積回路（例えば、シリコン集積回路）及び／又は薄膜トランジスタ回路を使用して形成することができる。薄膜トランジスタ回路は、シリコンから形成された薄膜トランジスタ（例えば、ポリシリコン薄膜トランジスタ又はアモルファスシリコントランジスタ）を含むことができ、かつ／又は半導体酸化物に基づく薄膜トランジスタ（例えば、インジウムガリウム亜鉛酸化物トランジスタ又は他の半導体酸化物薄膜トランジスタ）を含み得る。酸化インジウムガリウム亜鉛トランジスタなどの半導体酸化物トランジスタは、低い漏れ電流を示すことができ、したがって、（例えば、ディスプレイの画素のリフレッシュレートを低下させることによって）電力消費を低下させることが望ましいディスプレイ１４の構成において有利であり得る。画素制御回路２０がそれぞれシリコン集積回路及び薄膜半導体酸化物トランジスタのセットから形成されるディスプレイ１４の構成は、必要に応じて使用されてもよい。

【0038】

画素２２は、アレイ（例えば、行及び列を有するアレイ）に編成することができる。画素制御回路２０は、関連するアレイ（例えば、行及び列を有するアレイ）に編成することができる。図３に示すように、画素制御回路２０は、画素２２のアレイの間に散在させることができる。画素２２及び画素制御回路２０は、矩形の輪郭を有するアレイに編成されてもよいし、又は他の適当な形状の輪郭を有してもよい。各アレイには、任意の好適な数の行及び列が存在し得る（例えば、１０以上、１００以上、又は１０００以上）。

【0039】

各画素２２は、発光ダイオードのような発光構成要素から形成されてもよい。所望であれば、各画素は、冗長性のために、一対の発光ダイオード又は他の好適な数の発光ダイオードを含み得る。このタイプの構成では、（一例として）各画素内の発光ダイオードの対を並列に駆動することができる。発光ダイオードの一方が故障した場合でも、他方の発光ダイオードは依然として光を生成する。代替的に、又は加えて、複数の画素制御回路が、各画素を制御するように構成されてもよい。画素制御回路の一方が故障した場合でも、他方の画素制御回路が画素を制御する。

【0040】

ディスプレイドライバ回路２８のようなディスプレイドライバ回路は、半田又は導電性接着剤を使用して、基板２４上の金属トレースのような導電性経路に結合される。ディスプレイドライバ回路２８は、経路２６を経てシステム制御回路と通信するための通信回路を含む。経路２６は、可撓性プリント回路若しくは他のケーブル上のトレースから形成されてもよく、又はデバイス１０内の他の信号経路構造を使用して形成されてもよい。制御回路は、ディスプレイ１４が使用されている電子デバイス内の主回路ロジックボード上に位置することができる。動作中、回路ロジックボード上の制御回路（例えば、図１の制御回路１６）は、ディスプレイドライバ回路２８などの回路に、ディスプレイ１４上に表示される画像に関する情報を供給することができる。ディスプレイ画素２２上に画像を表示するために、ディスプレイドライバ回路２８は、対応する画像データ、制御信号、及び／又は電源信号を信号線Ｓに供給することができる。信号線は、対応する画像データ、制御信号、及び電力を画素制御回路２０に供給する。受け取った電力、画像データ、及び制御信号に基づいて、画素制御回路２０は、画素２２の個別のサブセットに、所望の強度レベルで光を生成するように指示する。

【0041】

信号線Ｓは、アナログ及び／又はデジタル制御信号（例えば、走査信号、放出トランジスタ制御信号、クロック信号、デジタル制御データ、電源信号など）を搬送することができる。場合によっては、信号線は、画素制御回路２０の個別の列に結合されてもよい。場合によっては、信号線は、画素制御回路２０の個別の行に結合されてもよい。各画素制御回路２０は、１つ以上の信号線に結合され得る。回路２８は、（図３のように）ディスプレイ１４の上端、ディスプレイ１４の下縁部、ディスプレイ１４の上縁部及び左縁部、ディスプレイの上縁部、左縁部、及び右縁部、又はディスプレイ１４内の任意の他の所望のロケーションに形成されてもよい。

【0042】

回路２８などのディスプレイ制御回路は、１つ以上の集積回路（例えば、タイミングコントローラ集積回路及び関連するソースドライバ回路及び／又はゲートドライバ回路などのディスプレイドライバ集積回路）を使用して実装されてもよく、又は基板２４上に実装された薄膜トランジスタ回路を使用して実装されてもよい。

【0043】

画素２２は、有機発光ダイオード画素又は液晶ディスプレイ画素であってもよい。あるいは、画素２２は、個別の無機発光ダイオード（マイクロＬＥＤと称されることもある）から形成されてもよい。画素２２は、異なる色（例えば、赤色、緑色、青色）の発光ダイオードを含み得る。対応する信号線を使用して、赤色、緑色、及び青色のデータを搬送することができる。必要に応じて、他の色の画素配置を使用してもよい（例えば、４色配置、白色画素を含む配置、赤色、緑色、及び青色画素以外の画素を有する３画素構成など）。異なる色を生成するために、画素２２の発光ダイオードは、異なる材料系（例えば、それぞれ、赤色ダイオードのためのＡｌＧａＡｓ、緑色及び青色ダイオードのための異なる量子井戸構成を伴うＧａＮ多重量子井戸ダイオード）から構築されてもよく、赤色、青色、及び／又は緑色ルミネセンスを生成するために異なる燐光性材料又は異なる量子ドット材料を使用して形成されてもよく、あるいは他の技術又はこれらの技術の組み合わせを使用して形成されてもよい。画素２２の発光ダイオードは、上方に放出してもよく（すなわち、画素２２は、トップエミッション設計を使用してもよい）、又は基板２４を通して下方に放出してもよい（すなわち、画素２２は、ボトムエミッション設計を使用してもよい）。発光ダイオードは、（例として）約０．５～１０ミクロンの厚さを有することができ、約２ミクロン～１００ミクロンの横方向寸法を有することができる。他の厚さ（例えば、２ミクロン未満、２ミクロン超など）を有し、他の横方向寸法（例えば、１０ミクロン未満、２０ミクロン未満、３ミクロン超、１５ミクロン超など）を有する発光ダイオードも、必要に応じて使用することができる。

【0044】

必要に応じて、デジタル制御信号を（信号線Ｓを介して）回路２０に供給することができ、次いで、回路２０は、デジタル制御信号に基づいて対応するアナログ発光駆動信号を生成することができる。ディスプレイ１４の動作中、各画素制御回路２０は、ディスプレイドライバ回路２８からその画素制御回路によって受信された制御信号に基づいて、画素２２の対応するセットに出力信号を供給することができる。

【0045】

一例として、各画素制御回路２０は、ＬＥＤ画素２２の個別ローカルパッシブマトリクス３０を制御することができる。図４は、ＬＥＤ画素２２のローカルパッシブマトリクス３０の概略図である。図４に示すように、各ＬＥＤ２２のアノードは、個別アノード接触線Ａ（アノード接点Ａ又はアノード線Ａと称されることもある）に結合される。パッシブマトリクス内の各列のＬＥＤ２２は、共通のアノード接点Ａに接続される。各ＬＥＤ２２のカソードは、個別のカソード接触線Ｃ（カソード接点Ｃ又はカソード線Ｃと称されることもある）に結合される。パッシブマトリクスの各行のＬＥＤ２２は、共通のカソード接点Ｃに接続される。

【0046】

画素制御回路２０は、各アノード線Ａに供給される電流及び電圧を制御することができる。画素制御回路２０は、各カソード接触線Ｃに供給される電圧も制御することができる。このようにして、画素制御回路２０は、各発光ダイオード２２を通る電流を制御し、これは、各発光ダイオードによって放出される光の強度を制御する。パッシブマトリクスの動作中、画素制御回路２０は、画素２２を行ごとに高速で走査して、各ＬＥＤ２２に所望の輝度レベルで発光させることができる。換言すれば、第１の行の各画素は所望の輝度レベルに更新され、次いで第２の行の各画素は所望の輝度レベルに更新され、以下同様である。

【0047】

画素制御回路２０は、アノード接触線Ａに結合された第１の出力端子３２と、カソード接触線Ｃに結合された第２の出力端子３４とを有することができる。画素制御回路２０は、一例として、アノード接触線ごとに１つの出力端子３２と、カソード接触線ごとに１つの出力端子３４とを有することができる。したがって、図４のようなパッシブマトリクスを使用することにより、画素制御回路２０は、１６個の出力（８個のアノード出力端子及び８個のカソード出力端子）のみを使用して、６４個の発光ダイオード（例えば、８×８グリッド）を制御することが可能になる。

【0048】

図５は、パッシブマトリクス３０の平面図であり、画素制御回路２０がどのようにしてそれぞれのアノード接点Ａ及びカソード接点Ｃに電気的に接続されるかを示している。図５の例では、ＬＥＤのローカルパッシブマトリクスは８×８アレイである。従って、８個のアノード接点Ａと８個のカソード接点Ｃとが重なり合った格子状に配置されている。アノード接点は、カソード接点に対して直角に延在し、アノード接点とカソード接点との間の重なりの各ポジションは、個別のＬＥＤ画素２２を画定する。

【0049】

図５に示すように、ディスプレイは、画素制御回路２０の出力端子をアノード接点及びカソード接点に電気的に接続するためのルーティング線３６及び３８のようなルーティング線を含み得る。具体的には、画素制御回路２０の出力端子３２をそれぞれのアノード接点Ａに接続するために、一部のルーティング線３６が含まれる。画素制御回路２０の出力端子３４をそれぞれのカソード接点Ｃに接続するために、一部のルーティング線３８が含まれる。ルーティング線３６及び３８を含むことは、画素制御回路２０のフットプリント及びポジションが、アノード及びカソード接点のポジションから独立して選択されることを可能にする。ルーティング線３６及び３８は、一例として、基板２４の１つ以上の層上の金属トレース（信号線）及び／又は基板２４の１つ以上の層を貫通する導電性ビアによって形成され得る。

【0050】

各画素制御回路２０は、ＬＥＤ画素の単一のパッシブマトリクス又はＬＥＤ画素の複数のパッシブマトリクスを制御することができる。図６Ａは、例示的な画素制御回路２０がＬＥＤ２２の第１及び第２のパッシブマトリクス３０をどのように制御することができるかを示す概略図である。図６Ｂは、例示的な画素制御回路２０がＬＥＤ２２の第１、第２、第３、及び第４のパッシブマトリクス３０をどのように制御することができるかを示す概略図である。概して、各画素制御回路２０は、任意の所望の数のＬＥＤパッシブマトリクス３０（例えば、１つ、２つ、３つ、４つ、５つ以上など）を制御することができる。各パッシブマトリクス３０は、任意の所望の数のＬＥＤの行及びＬＥＤの列（例えば、１より多い、３より多い、６より多い、１０より多い、２０より多い、５０より多い、６より少ない、１０より少ない、２０より少ない、５０より少ないなど）を含み得る。

【0051】

最終的に、各画素制御回路２０は、ＬＥＤ画素の個別のサブセットを制御するように構成することができる。各画素制御回路によって制御されるＬＥＤ画素の個別のサブセットは、画素セル、パッシブマトリクスセルなどと称され得る。各画素セルは、図４～図６に関連して示され、説明されるように、１つ以上の個別のパッシブマトリクスから構成され得る。

【0052】

図７は、複数の画素制御回路２０及び対応する画素セル４０を有する例示的なディスプレイの上面図である。各画素セルは、１つ以上のパッシブマトリクス内に配置されるＬＥＤ画素（例えば、マイクロＬＥＤ）のアレイを含んでもよい。各画素制御回路２０は、その個別の画素セル４０内のパッシブマトリクスのアノード接点Ａ及びカソード接点Ｃに信号を印加して、その画素セル４０内の画素によって放出される光を制御することができる。

【0053】

この画素制御方式は、ディスプレイの発光エリアの幾何学的形状によって影響され得る。例えば、各画素制御回路が（ｍ行及びｎ列を有する）画素のｍ×ｎセルを制御するように構成される例を考える。画素制御回路が、制御するための画素の関連付けられたｍ×ｎセルを有するとき、画素制御回路は、完全画素セルを制御すると称され得る。画素制御回路は、画素制御回路の大部分が、制御すべき画素の関連付けられた完全ｍ×ｎセルを有するように、ディスプレイにわたって分散されてもよい。しかしながら、ディスプレイの幾何学形状は、一部の画素制御回路が部分画素セルのみを有するようにさせ得る。言い換えると、画素制御回路は、それが可能であるよりも少ない画素を制御することができる。逆に、一部のＬＥＤ画素は、（それらのＬＥＤ画素のための個別の画素制御回路を省略させるディスプレイの幾何学形状に起因して）関連付けられた画素制御回路を有していない場合がある。

【0054】

ディスプレイの発光アクティブエリアは、例えば、丸められたコーナーを有するフットプリントを有してもよい。図７は、ディスプレイのアクティブエリアが、ディスプレイのコーナーで丸められた境界４２にどのように従うかを示す。境界４２（時として、スプライン４２と称される）は、ディスプレイのための標的境界であってもよい。発光ＬＥＤ画素２２は、丸められたコーナーにおける境界４２の曲率を近似するために含まれたり省略されたりする。

【0055】

図７は、ターゲット境界４２が画素セル４０の一部をどのように横切るかを示す。これにより、上述したように、一部の画素セルが部分画素セルとなる。例えば、第１の画素制御回路２０－１は完全画素セル４０－１を制御し、第２の画素制御回路２０－２は部分画素セル４０－２を制御する。部分画素セル４０－２は、ターゲット境界４２によって中断される。したがって、画素セル４０－２内の境界４２の外側の画素は、ディスプレイから省略され得る。

【0056】

加えて、ターゲット境界の外側の画素制御回路は、ディスプレイから省略されてもよい。図７の例では、画素制御回路２０－３を含む３つの画素制御回路がターゲット境界４２の外側に位置決めされている。これらの画素制御回路を含むことは、ディスプレイ１４の非発光非アクティブエリアのサイズを増加させ得る。したがって、非発光非アクティブエリアのサイズを低減するために、これらの画素制御回路（破線によって示されるような）は、ディスプレイから省略されてもよい。これは、基板２４がターゲット境界４２とほぼ同じ形状を有するように切断されることを可能にし、発光アクティブエリアの縁部と基板の縁部との間に小さな非発光非アクティブエリアのみを有する。

【0057】

これらの画素制御回路を省略することは、専用の画素制御回路を有さない部分画素セルをもたらし得る。図７は、部分画素セル４０－３がどのように専用の画素制御回路を有さないかを示す（その対応する画素制御回路２０－３がターゲット境界の外側に配置され、したがって省略されるため）。同様に、部分画素セル４０－４は、専用の画素制御回路を有さない（その対応する画素制御回路がターゲット境界の外側に位置決めされ、したがって省略されるため）。

【0058】

ディスプレイ１４は、カットオフ画素制御回路を有する部分画素セルが駆動され、動作中に所望の量の光を放出することを確実にするために、追加の構成要素を含んでもよい。

【0059】

これらの部分画素セルを制御するための第１の選択肢は、図８に示されるように、追加の画素制御回路を含むことである。部分画素セル４０－３は、ターゲット境界４２の内側にシフトされた追加の画素制御回路２０－Ａ１を含み得る。したがって、追加の画素制御回路２０－Ａ１を含むために、ディスプレイ基板２４上で利用可能な十分な空間がある。部分画素セル４０－４は、ターゲット境界４２の内側にシフトされた追加の画素制御回路２０－Ａ２を含み得る。したがって、追加の画素制御回路２０－Ａ２を含むために、ディスプレイ基板２４上で利用可能な十分な空間がある。

【0060】

ディスプレイの中央部分では、画素制御回路は、Ｘ方向にピッチ４４を有し、Ｙ方向にピッチ４６を有することができる。ピッチ４４及び４６は、（集積回路によって形成され得る）画素制御回路が（図７及び８に示されるように）均等に離間された行及び列に配置されるように、ディスプレイにわたって均一であってもよい。しかしながら、追加の画素制御回路２０－Ａ１及び２０－Ａ２は、周囲の行及び／又は列に対して位置ずれしている。すなわち、多数の画素制御回路２０が行及び列において配置されている。画素制御回路２０－Ａ１は、画素制御回路列に対してＸ方向にシフトされている。画素制御回路２０－Ａ１は、画素制御回路行に対してＹ方向にシフトされている。

【0061】

図８に示されるように、画素制御回路２０－Ａ１とその隣接する画素制御回路との間の間隔は、ピッチ４４及び４６よりも小さい。同様に、画素制御回路２０－Ａ２とその隣接する画素制御回路との間の間隔は、ピッチ４４及び４６よりも小さい。したがって、追加の画素制御回路のポジションは、部分画素セルの全てが対応する画素制御回路を有することを確実にするために、画素制御回路の残りのパターンに対して修正される。

【0062】

図９は、追加の画素制御回路なしで部分画素セルを制御するためのオプションを示す。図９に示すように、隣接する部分画素セルの画素駆動回路を使用して、部分画素セルの画素を駆動することができる。一例として、各画素制御回路は、（１つ以上のパッシブマトリクスに配置された）画素の１６×１６グリッドを駆動する。したがって、画素制御回路は、画素の１６×１６グリッドのための出力端子と、画素の１６×１６グリッドを駆動するための論理及び制御回路とを有する。しかしながら、ディスプレイ内の部分画素セルは、完全な１６×１６グリッド未満の画素を含み得る。

【0063】

（規則的な画素制御回路パターンごとに配置された）画素制御回路２０－１を含む画素セル４０－１を考える。画素セル４０－１は、境界４２によって中断されており、したがって部分画素セルである。部分画素セルは、例として、（完全な１６×１６画素セルの２５６個の画素の代わりに）１５０個の画素のみを含み得る。したがって、画素制御回路２０－１は、完全な２５６個ではなく、制御すべき１５０個の画素しか有していない。したがって、画素制御回路２０－１は、１０６画素だけ十分に利用されていない。換言すれば、画素制御回路２０－１は、その画素セル内の省略された画素のために１０６個の余分な画素を制御する能力を有する。ターゲット境界の外側の画素Ｘ１のような画素は、通常、画素制御回路２０－１によって駆動される。しかしながら、エリアＸ１の画素は、境界４２の外側にあるため、ディスプレイから省略される。

【0064】

一方、部分画素セル４０－３は、エリアＸ２の画素を含むが、専用の画素制御回路を有していない。図８のように追加の画素制御回路を含む代わりに、エリアＸ２内の画素は、十分に利用されていない隣接する画素制御回路２０－１によって駆動されてもよい。部分画素セル４０－３は、エリアＸ２内に１０６個未満の画素（例えば、画素制御回路２０－１の過小利用量よりも少ない画素）を含み得る。したがって、画素制御回路２０－１は、自身の部分画素セル内の画素に加えて、エリアＸ２内の全ての画素を制御する能力を有する。

【0065】

十分に活用されていない画素制御回路が、そうでなければ専用の画素制御回路を有さない画素を制御するために使用される、このタイプの方式を使用することは、小さい非アクティブ境界エリアを維持しながら、ディスプレイ内の画素制御回路の数が低減されることを可能にし得る。

【0066】

この概念の別の例として、（規則的な画素制御回路パターンごとに配置された）画素制御回路２０－２を含む画素セル４０－２を考える。画素セル４０－２は、境界４２によって中断されており、したがって部分画素セルである。したがって、画素制御回路２０－２は十分に利用されていない。換言すれば、画素制御回路２０－２は、その画素セル内の省略された画素による余分な画素を制御する能力を有する。ターゲット境界の外側の画素Ｙ１のような画素は、通常、画素制御回路２０－２によって駆動される。しかし、エリアＹ１内の画素は、境界４２の外側にあるため、ディスプレイから省かれる。

【0067】

一方、部分画素セル４０－４は、エリアＹ２の画素を含むが、専用の画素制御回路を有していない。図８のように追加の画素制御回路を含む代わりに、エリアＹ２内の画素は、十分に利用されていない隣接する画素制御回路２０－２によって駆動されてもよい。部分画素セル４０－４は、画素制御回路２０－２の過小利用量よりも少ない画素を含み得る。したがって、画素制御回路２０－２は、自身の部分画素セル内の画素に加えて、エリアＹ２内の全ての画素を制御する能力を有する。

【0068】

図１０は、画素セル内の画素が、異なる隣接する画素セルの画素制御回路によってどのように制御され得るかを示す、例示的なディスプレイの上面図である。図１０の例では、各画素制御回路は、（図６Ｂに示すものと同様の）４つのパッシブマトリクスを制御するように構成される。この例では、各パッシブマトリクスは、（例えば、図５に示すものと同様の）８×８グリッドである。ディスプレイの中央部分では、各画素制御回路は、４つの８×８パッシブマトリクスを制御することができる。

【0069】

境界４２（図９参照）に沿って、８×８パッシブマトリクスのうちの１つ以上が中断され得る。結果は、８つ未満の完全な行及び／又は８つ未満の完全な列を含む部分的なパッシブマトリクスであり得る。図１０は、ディスプレイの境界に隣接して、第１の部分パッシブマトリクス３０－１（８個の画素を含む）及び第２の部分パッシブマトリクス３０－２（３１個の画素を含む）がどのように存在するかを示す。部分パッシブマトリクス３０－１は、専用画素制御回路２０－１を含む画素セル４０－１（図９参照）の一部であってもよい。部分パッシブマトリクス３０－２は、専用の画素制御回路を含まない画素セル４０－３（図９参照）の一部である。各部分パッシブマトリクスは、発光画素２２を含む。図１０はまた、省略された画素２２’のフットプリントを示す。省略された画素２２’は、パッシブマトリクス３０－１及び３０－２の各々に対して８×８パッシブマトリクスを完成する。しかしながら、ディスプレイの境界は、画素２２’を省略させる。

【0070】

なお、図１０の画素制御回路２０－１は、部分パッシブマトリクス３０－１に加えて、パッシブマトリクス３０－３、３０－４、３０－５を制御してもよい。パッシブマトリクス３０－３及び３０－４の一方又は両方は、部分パッシブマトリクスであってもよい。パッシブマトリクス３０－５は、（発光画素の完全な８×８グリッドを有する）完全なパッシブマトリクスであってもよい。

【0071】

画素制御回路２０－１は、パッシブマトリクス３０－１を駆動するように構成された８つのアノード出力１Ａ～８Ａ（例えば、図５の出力端子３２）及び８つのカソード出力１Ｃ～８Ｃ（例えば、図５の出力端子３４）を有することができる。ただし、パッシブマトリクス３０－１は、部分パッシブマトリクスである。したがって、画素制御回路２０－１の出力端子は、部分パッシブマトリクス３０－１に加えて、隣接する画素セルから部分パッシブマトリクス３０－２を駆動してもよい。

【0072】

図１０に示すように、画素制御回路２０－１のカソード出力１Ｃ～６Ｃは、部分パッシブマトリクス３０－２のカソード接点Ｃに電気的に接続されている。画素制御回路２０－１のカソード出力７Ｃ～８Ｃは、部分パッシブマトリクス３０－１のカソード接点に電気的に接続される。画素制御回路２０－１内の各カソード出力端子は、個別の信号ルーティング線３８によって、対応するカソード接点に電気的に接続されてもよい。信号ルーティング線３８は、一例として、基板２４の１つ以上の層上の金属トレース（信号線）及び／又は基板２４の１つ以上の層を通る導電性ビアによって形成され得る。部分パッシブマトリクス３０－２内のカソード接点Ｃにアクセスするために、（例えば、出力端子１Ｃ～６Ｃのための）信号ルーティング線３８のうちの一部は、（パッシブマトリクス３０－１、３０－３、３０－４、及び３０－５を含む）画素セル４０－１の内部から画素セル４０－１の周辺を越えて画素セル４０－１の外部にルーティングされ得る。

【0073】

図１０に示すように、画素制御回路２０－１のアノード出力１Ａ～５Ａは、部分パッシブマトリクス３０－１のアノード接点Ａに電気的に接続されている。画素制御回路２０－１のアノード出力６Ａ～８Ａは、部分パッシブマトリクス３０－２のアノード接点に電気的に接続される。画素制御回路２０－１内の各アノード出力端子は、個別の信号ルーティング線３６によって、対応するアノード接点に電気的に接続されてもよい。信号ルーティング線３６は、一例として、基板２４の１つ以上の層上の金属トレース（信号線）及び／又は基板２４の１つ以上の層を通る導電性ビアによって形成され得る。部分パッシブマトリクス３０－２中のアノード接点Ａにアクセスするために、（例えば、出力端子６Ａ～８Ａのための）信号ルーティング線３６のうちの一部は、（パッシブマトリクス３０－１、３０－３、３０－４、及び３０－５を含む）画素セル４０－１の内部から画素セル４０－１の周辺を越えて画素セル４０－１の外部にルーティングされ得る。

【0074】

図１０の例では、部分画素マトリクス３０－１内の画素の一部は、部分画素マトリクス３０－２内の画素の一部とアノード接点を共有する。したがって、マトリクス３０－１内のアノード接点をマトリクス３０－２内のアノード接点と電気的に接続するために、相互接続ルーティング線５０が含まれてもよい。相互接続ルーティング線５０は、一例として、基板２４の１つ以上の層上の金属トレース（信号線）及び／又は基板２４の１つ以上の層を貫通する導電性ビアによって形成され得る。各相互接続ルーティング線は、２つの別個のアノード接点を電気的に接続する。例えば、第１のアノード接点は、画素マトリクス３０－１の左端の列の第１及び第２の画素に重なる。第２のアノード接点は、画素マトリクス３０－２の右端の列の１つの画素と重なる。相互接続ルーティング線は、これら２つのアノード接点を電気的に接続する。別の例として、パッシブマトリクス３０－１内の最も右側のアノード接点は、１つの画素に重なる。パッシブマトリクス３０－２内の（左から右へ）第５のアノード接点は、４つの画素と重なる。相互接続ルーティング線は、これら２つのアノード接点を電気的に接続する。

【0075】

図１０に示すように、パッシブマトリクス３０－２のエリアＸ２内の画素は、パッシブマトリクス３０－１のエリアＸ１内の対応する省略された画素に対応する。画素制御回路２０－１、パッシブマトリクス３０－１、及びパッシブマトリクス３０－２の間の電気的接続の配置は、エリアＸ２内の各画素がエリアＸ１内の対応する省略された画素を有するように選択されてもよい。このようにして、画素制御回路は、エリアＸ１内の画素が実際に存在しているかのように出力信号を提供することができる。画素制御回路２０－１への電気接続に基づいて、エリアＸ２内の画素１は、エリアＸ１内の画素１’に対応する。換言すれば、エリアＸ２内の画素１は、パッシブマトリクス３０－１内の行１、列１のポジションにあるかのように、画素制御回路によって駆動される。しかし、画素制御回路２０－１が、行１、列１のポジションの画素の発光を制御する制御信号を出力すると、エリアＸ２の画素１が実際に発光する。画素制御回路２０－１への電気的接続に基づいて、エリアＸ２内の画素２は、エリアＸ１内の画素２’に対応する。換言すれば、エリアＸ２内の画素２は、パッシブマトリクス３０－１内の行１、列８のポジションにあるかのように、画素制御回路によって駆動される。しかしながら、画素制御回路２０－１が、行１、列８のポジションにある画素によって放出される光を制御するための制御信号を出力すると、エリアＸ２内の画素２が実際に光を発する。画素制御回路２０－１への電気接続に基づいて、エリアＸ２内の画素３は、エリアＸ１内の画素３’に対応する。換言すれば、エリアＸ２内の画素３は、パッシブマトリクス３０－１内の行６、列８のポジションにあるかのように、画素制御回路によって駆動される。しかしながら、画素制御回路２０－１が、行６、列８のポジションにある画素によって放出される光を制御するための制御信号を出力すると、エリアＸ２内の画素３が実際に光を放出する。画素制御回路２０－１への電気接続に基づいて、エリアＸ２内の画素４は、エリアＸ１内の画素４’に対応する。換言すれば、エリアＸ２内の画素４は、パッシブマトリクス３０－１内の行４、列４のポジションにあるかのように、画素制御回路によって駆動される。しかし、画素制御回路２０－１が行４、列４のポジションにある画素の発光を制御する制御信号を出力すると、エリアＸ２の画素１が実際に発光する。

【0076】

したがって、画素制御回路２０－１内の駆動方式及び論理は、ディスプレイ内の他の画素制御回路に対して修正される必要はない。画素制御回路２０－１は、ディスプレイ内の他の画素制御回路と同様に信号を出力する。しかしながら、修正された電気的接続のために、画素制御回路２０－１は、駆動スキームを用いて部分パッシブマトリクス３０－１及び部分パッシブマトリクス３０－２を制御する。

【0077】

通常（例えば、図５におけるような完全パッシブマトリクスを制御するために）、パッシブマトリクス内の各アノード接点は、全体的なディスプレイ内の画素の１つの所与の列内の画素に重複する。図１０では、対照的に、ディスプレイ内の画素の別個の列内の画素に重複するアノード接点が、電気的に接続されてもよい。アノード接点は電気的に接続されているため、パッシブマトリクスは、画素が（図５のように）同じ列にあるかのように電気的に動作する。しかしながら、アノード接点間の相互接続のために、パッシブマトリクスの（電気的に）同じ「列」からのものである画素は、ディスプレイの２つの列の間で物理的に分割される。

【0078】

図１０において、（例えば、出力端子１Ａ～５Ａのための）アノード接点は、複数の物理的ロケーションの間で分割され、各カソード接点は、異なるロケーションの間で分割されない。しかしながら、所望であれば、カソード接点は、図１０のアノード接点と同様に、異なるロケーションの間で分割されてもよい（また、相互接続ルーティング線と電気的に接続されてもよい）。

【0079】

図１０では、エリアＸ２内の画素と、エリアＸ１内のそれらの対応する画素との水平ミラーリングがある。換言すれば、パッシブマトリクス３０－１の左端の省略された画素１’は、パッシブマトリクス３０－２の右端の実際の画素にマッピングされ、パッシブマトリクス３０－１の右端の省略された画素２’は、パッシブマトリクス３０－２の左端の実際の画素にマッピングされる、などである。このように水平ミラーリングを使用することは、パッシブマトリクス３０－１と３０－２との間の相互接続ルーティングの複雑さを最小限に抑えるのに有利であり得る。

【0080】

パッシブマトリクス３０－１内のアノード接点を介してパッシブマトリクス３０－２内のアノード接点に信号を供給する画素制御回路２０－１の図１０の例は、単なる例示である。その代わりに、画素制御回路２０－１がパッシブマトリクス３０－２内のアノード接点を介してパッシブマトリクス３０－１内のアノード接点に信号を供給する反対の構成を使用してもよい。

【0081】

電子デバイスは、目標画素輝度値を画素制御回路によって制御される対応する画素にマッピングするように構成された画素マッピング回路を含み得る。図１１は、画素マッピング回路５２がディスプレイドライバ回路２８に含まれる例示的なディスプレイの概略図である。ディスプレイドライバ回路２８は、（例えば、グラフィックスプロセッサ又は他のデバイス構成要素から）画素データを受信し、対応するマッピングされた画素データを表示のために表示パネル上の画素制御回路２０に出力することができる。

【0082】

画素マッピング回路５２は、ディスプレイ上に表示されるターゲット画像に対応する画素データを受信することができる。換言すれば、受信された画素データは、ディスプレイにわたる物理的ロケーションについてのターゲット輝度値を含み得る。画素マッピング回路５２は、これらの目標輝度値を各画素制御回路２０に対する特定の命令にマッピングする。

【0083】

一例として、図１０の画素１及び１’を考える。画素マッピング回路５２は、画素１の目標輝度値を受信することができる。画素マッピング回路は、この目標輝度値を、画素制御回路２０－１によって制御される画素１’にマッピングすることができる。次に、マッピングされた画素データが画素を動作させるために画素制御回路２０－１によって使用されると、画素制御回路２０－１は、画素１’を所望の輝度で動作させるための出力を提供する。しかしながら、パッシブマトリクス３０－１及び３０－２の電気的レイアウトに起因して、画素１は所望の輝度で発光する。このタイプのマッピングは、必要に応じて、ディスプレイ内の各画素に対して実行され得る。

【0084】

所与の部分画素セル内の残りの画素の全てを制御するために使用される１つの隣接する画素セルの画素制御回路の図９及び図１０の例は、単なる例示である。概して、部分画素セル内の画素は、隣接する画素セルから１つ以上の画素制御回路によって制御され得る。図１２は、複数の隣接する画素制御回路によって制御される部分画素セルの図である。

【0085】

部分画素セル４０－３は、エリアＸ２内の画素の第１のサブセット及びエリアＹ２内の画素の第２のサブセットを含むが、専用の画素制御回路を有さない。画素セル４０－１は、（規則的な画素制御回路パターンごとに配置された）画素制御回路２０－１を含む。画素セル４０－１は、境界４２によって中断されており、したがって部分画素セルである。ターゲット境界の外側の画素Ｘ１のような画素は、通常、画素制御回路２０－１によって駆動される。しかしながら、エリアＸ１の画素は、境界４２の外側にあるため、ディスプレイから省略される。エリアＸ２内の画素は、十分に利用されていない隣接する画素制御回路２０－１によって駆動されてもよい。

【0086】

画素セル４０－２は、（規則的な画素制御回路パターンに従って配置された）画素制御回路２０－２を含む。画素セル４０－２は、境界４２によって中断されており、したがって部分画素セルである。ターゲット境界の外側の画素Ｙ１のような画素は、通常、画素制御回路２０－２によって駆動される。しかし、エリアＹ１内の画素は、境界４２の外側にあるため、ディスプレイから省かれる。エリアＹ２の画素は、十分に利用されていない隣接する画素制御回路２０－２によって駆動されてもよい。

【0087】

このタイプの方式を使用して、複数の十分に活用されていない画素制御回路が、単一の部分画素セル４０－３内の画素を制御するために使用される。この例は、単なる例示である。概して、専用の画素制御回路を有さない任意の部分画素セル（レセプタと称されることもある）は、任意の所望の数の隣接する画素セル（ドナー画素制御回路を有するドナー画素セルと称されることもある）からの画素制御回路によって制御され得る。

【0088】

これまで、ディスプレイのターゲット境界が丸められたコーナーを有する例を説明してきた。丸められたコーナーは、図８～図１２に関連して説明された駆動技術のいずれかを使用する部分画素セルを生じさせ得る。しかしながら、他のディスプレイレイアウトもまた、図８～図１２に関連して議論される駆動技術のいずれかを使用する、部分画素セルを生じさせ得る。

【0089】

図１３Ａは、丸められたコーナー５４を有するフットプリントを有する発光アクティブエリア（ＡＡ）を有するディスプレイの上面図である。ディスプレイの右上コーナー（上から見たとき）が図１３Ａに示されている。しかしながら、必要に応じて、アクティブエリアの４つの角全てが丸められたコーナーであってもよい。丸められたコーナー５４は、図８～図１２に関連して説明された駆動技術のいずれかを使用する部分画素セルを生じさせ得る。更に、アクティブエリアの上縁部に沿ってノッチ５６が形成される。ノッチ５６は、ノッチを画定する領域５８の１つ以上の部分において境界４２に湾曲を持たせることができる。ノッチ５６の存在はまた、図８～図１２に関連して説明された駆動技術のいずれかを使用する部分画素セル（例えば、領域５８内）を生じさせ得る。

【0090】

図１３Ｂは、開口部６０を有する発光アクティブエリア（ＡＡ）を有するディスプレイの上面図である。開口部は、一例として、ディスプレイパネル内の物理的な穴であり得る。開口部は、発光アクティブエリアＡＡによって横方向に囲まれる。開口部６０は、図８～図１２に関連して説明した駆動技術のいずれかを使用する部分画素セル（例えば、開口部６０の境界に隣接する）を生じさせることができる。

【0091】

概して、任意の形状のフットプリントを有する（例えば、１つ以上の曲線部分及び／又は１つ以上の直線部分を有する境界をもつ）ディスプレイは、専用画素制御回路を有しない部分画素セルを生じ得る。ディスプレイ設計が、専用画素制御回路を有しない部分画素セルを生じさせるとき、図８－１２に関連して議論される駆動技術のうちのいずれかが、使用されてもよい（発光アクティブエリアの正確な形状にかかわらず）。

【0092】

修正された画素データを画素制御回路２０に提供するために画素マッピング回路５２を使用することに加えて、ディスプレイドライバ回路２８は、ディスプレイ内の省略された画素に対して黒色塗装を実行してもよい。パッシブマトリクス３０－１内の省略された画素２２’の一部がパッシブマトリクス３０－２内の物理画素にマッピングされる図１０の例を考える。パッシブマトリクス３０－１内の他の省略された画素２２’（例えば、エリアＸ１の外側の省略された画素２２’）は、ディスプレイ内のどの物理画素にもマッピングされない。これらのロケーションには画素が存在しないため、これらのロケーションでは光を放出することができない。したがって、一部の構成では、これらの省略された画素は、ターゲット輝度レベルを受信しないことがある（及び、それに対応して、制御動作中に割り当てられたランダムターゲット輝度レベル又はダミー輝度レベルを有し得る）。しかしながら、画素制御回路２０－１は、（例えパッシブマトリクス内の画素のうちの一部が物理的に省略されていても）完全な８×８パッシブマトリクスのための制御信号を生成するように依然として構成され得る。省略された画素に対してランダム及び／又は非ゼロのターゲット輝度値が使用される場合には、画素制御回路２０－１がパッシブマトリクスを動作するときに（アクティブエリア画素がターンオンされるように意図されていない場合でも）アクティブエリア内の画素が不所望にターンオンされることがある。

【0093】

望ましくない発光が発生するのを防止するために、ディスプレイドライバ回路２８は、ディスプレイ内の省略された各画素にゼログレーレベルを割り当てることができる。ゼログレーレベルは、動作中にオフに保たれている（例えば、光が画素によって放出されず、画素が黒く見える）物理的な発光ダイオードに対応し得る。このプロセスは、黒色塗装と称されることがある。黒色塗装の間、省略された各画素にはゼログレーレベルが割り当てられる。その後、修正された画素データ（省略された画素に対してゼログレーレベルを有する）が画素制御回路２０に供給されると、望ましくない発光が軽減される。黒色塗装処理は、画素マッピング回路５２によって任意に実行されてもよい。

【0094】

ディスプレイのアクティブエリアのフットプリントは、専用の画素制御回路なしに、ディスプレイ中の部分画素セルの数及び／又はディスプレイ中の部分画素セルの数を低減するように選択され得ることに留意されたい。一例として、ディスプレイの丸められたコーナーの曲率半径のわずかな微調整は、対応するドナー画素セルを必要とするレセプタ画素セルの数の有意な減少を引き起こし得る。同様に、アクティブエリア内の行及び列の総数を少し微調整することにより、対応するドナー画素セルを必要とするレセプタ画素セルの数を有意に減少させることができる。概して、ディスプレイのアクティブエリアのサイズ及び形状は、必要に応じて、ディスプレイ内の部分画素セルの数及び配置を最適化するように選択され得る。画素制御回路のグリッドのポジションはまた、必要に応じて、ディスプレイ内の部分画素セルの数及び配置を最適化するために、発光アクティブエリアに対して（Ｘ方向及びＹ方向の両方において）中心に置かれてもよい。

【0095】

画素制御回路２０及び発光ダイオード２２を動作させるために、種々の信号線（例えば、データ信号線、グローバル信号線、及び電源線）をディスプレイに含めることができる。図１４は、ディスプレイドライバ回路からディスプレイ用の信号線に必要な信号を供給するために使用されるファンアウト信号線を有する例示的なディスプレイの平面図である。図１４に示すように、ディスプレイは、行及び列のアレイに配置された画素制御回路２０を含む発光アクティブエリアＡＡを含み得る。前述したように、各画素制御回路は、発光ダイオードの１つ以上のパッシブマトリクスを制御する。

【0096】

図１４に示すように、ディスプレイドライバ回路２８は、パネルテール２４Ｔ上に形成することができる。パネルテール２４Ｔは、基板２４の延長部によって形成されてもよい。基板２４の延長部は、任意選択的に可撓性／屈曲可能であってもよい。パネルテール２４Ｔは、電子デバイス１０内の可撓性プリント回路又は他の構成要素に電気的に接続することができる。ディスプレイドライバ回路２８は、パネルテール２４Ｔ上に形成されてもよく、パネルテール２４Ｔに電気的に接続された可撓性プリント回路上に形成されてもよく、又はデバイス１０内の別の所望のロケーションに形成されてもよい。１つの例示的な構成では、パネルテール２４Ｔは、ディスプレイ１４の下にある回路プリント基板に電気的に接続するために屈曲されてもよい（例えば、１８０°の屈曲）。

【0097】

ディスプレイドライバ回路２８は、ディスプレイ１４内の発光ダイオードのアレイを動作させるために使用される画素制御回路２０に種々の信号を提供することができる。しかしながら、ディスプレイドライバ回路２８（及びテール２４Ｔ）の幅は、ディスプレイのアクティブエリアの幅より小さい。したがって、必要に応じて全ての画素制御回路に信号を供給するために、ファンアウト信号線領域６２がディスプレイに含まれる。領域６２内のファンアウト信号線を使用して、ディスプレイドライバ回路２８からの信号をディスプレイ１４の領域の全て（例えば、アクティブエリアの全幅）に拡散することができる。

【0098】

図１４の例では、ファンアウト信号線領域６２は、発光アクティブエリアＡＡの外側のパネル２４Ｔ上に形成される。図１４は、同様に、周辺信号線（例えば、電源線）が、領域６４、６６、及び６８内のアクティブエリアの外側にどのように形成され得るかを示す。領域６４は、アクティブエリアの右縁部（アクティブエリアの外側）に沿って延在し、領域６６は、アクティブエリアの上縁部（アクティブエリアの外側）に沿って延在し、領域６８は、アクティブエリアの左縁部（アクティブエリアの外側）に沿って延在する。ディスプレイは、これらの領域に電源線などの任意の所望の構成要素を含んでもよい。

【0099】

図１４では、領域６２、６４、６６、及び６８は全て、ディスプレイの発光アクティブエリアＡＡの外側に位置決めされる。したがって、基板２４は、領域６２、６４、６６及び６８を収容するのに十分な大きさの非発光非アクティブエリアを有していなければならない。代替的に、領域６２、６４、６６、及び／又は６８は、非発光不アクティブエリアのサイズを低減するために、発光アクティブエリアの内側に位置決めされ得る。

【0100】

図１５は、ディスプレイのアクティブエリアにファンアウト信号線領域を有する例示的なディスプレイの上面図である。図１５に示すように、ファンアウト信号線領域６２は、アクティブエリアＡＡと少なくとも部分的に重なる。ファンアウト領域６２内の信号線は、図１６により詳細に示すように、アクティブエリアＡＡ内の発光ダイオードの間及び／又は下に形成することができる。

【0101】

アクティブエリア内にシフトされ得るファンアウト信号線領域６２の量を増加させる（それによって、非アクティブエリアに対するサイズ要件を低減する）ために、画素制御回路２０は、アクティブエリアの縁部と画素制御回路との間のギャップを最大化するように、アクティブエリア内に位置決めすることができる。図１５に示すように、アクティブエリアの下縁部（ディスプレイドライバ回路に隣接する端であり、したがってファンアウト信号線領域である）に最も近い画素制御回路の行は、画素制御回路とアクティブエリアの下縁部との間にギャップ７０を有して位置決めされる。ギャップ７０は、画素制御回路によって制御されるパッシブマトリクスからの発光ダイオードの完全な列を含み得る。各画素制御回路が発光ダイオードの４つの８×８パッシブマトリクスを制御する前の例を考える。したがって、間隙７０は、８行の発光ダイオードが画素制御回路とアクティブエリアの下縁部との間に配置されることを確実にするために、８つの発光ダイオードのピッチに等しくてもよい。これは、ファンアウト信号線領域６２を収容することができるアクティブエリア内の空間を最大にしながら、画素制御回路の最下行がアクティブエリアの下縁部に沿って発光ダイオードの全てを依然として完全に制御することができることを確実にする。

【0102】

ファンアウト信号線領域６２を少なくとも部分的にアクティブエリア内に形成することに加えて、１つ以上の周辺信号線（例えば、電源線）が、アクティブエリア内の領域６４、６６、及び６８内に形成され得る。図１５において、領域６４は、アクティブエリアの右縁部（アクティブエリアの内側）に沿って延在し、領域６６は、アクティブエリアの上縁部（アクティブエリアの内側）に沿って延在し、領域６８は、アクティブエリアの左縁部（アクティブエリアの内側）に沿って延在する。ディスプレイは、これらの領域に電源線などの任意の所望の構成要素を含んでもよい。

【0103】

加えて、１つ以上の周辺信号線（例えば、電源線）が、ディスプレイの丸められたコーナー内のアクティブエリアの内側に形成されてもよい。図１５は、丸められたコーナー領域８０－１、８０－２、８０－３、及び８０－４を示す。図１５において、領域８０－１は、領域６８と領域６２との間のアクティブエリア（アクティブエリアの内側）の左下コーナーに沿って延在し、領域８０－２は、領域６４と領域６２との間のアクティブエリア（アクティブエリアの内側）の右下コーナーに沿って延在し、領域８０－３は、領域６８と領域６６との間のアクティブエリア（アクティブエリアの内側）の左上コーナーに沿って延在し、領域８０－４は、領域６６と領域６４との間のアクティブエリア（アクティブエリアの内側）の右上コーナーに沿って延在する。ディスプレイは、これらの領域に電源線などの任意の所望の構成要素を含んでもよい。

【0104】

図１６は、ディスプレイアクティブエリアに少なくとも部分的に重なるファンアウト信号線領域６２を有する例示的なディスプレイの側断面図である。図１６は、基板２４上に実装された画素制御回路２０を示す。画素制御回路２０は、一例として、接着層を使用して基板２４に取り付けることができる。共通の接着層が、複数の画素制御回路を基板２４に取り付けてもよい。追加の誘電体層７２－０、７２－１、７２－２、７２－３、７２－４、７２－５、及び７２－６が基板２４の上に形成され、任意選択で基板層と称されることがある。金属層Ｍ０、Ｍ１、Ｍ２、Ｍ３、及びＭ４を含む複数の金属層も、誘電体層間の基板上に形成される。ディスプレイ内の異なる金属層を電気的に接続するために、種々のビア７４が含まれてもよい。

【0105】

具体的には、誘電体層７２－０が基板２４上に形成される（画素制御回路２０と同一平面上にある）。誘電体層７２－０は、平坦化層と称されることがある。金属層Ｍ０は、誘電体層７２－０上に形成される。誘電体層７２－１は、金属層Ｍ０上に形成される。金属層Ｍ１は、誘電体層７２－１上に形成される。誘電体層７２－２は、金属層Ｍ１の上に形成される。金属層Ｍ２は、誘電体層７２－２上に形成される。誘電体層７２－３は、金属層Ｍ２の上に形成される。金属層Ｍ３は、誘電体層７２－３上に形成される。誘電体層７２－４は、金属層Ｍ３の上に形成される。金属層Ｍ４は、誘電体層７２－４上に形成される。誘電体層７２－５は、金属層Ｍ４上に形成される。

【0106】

アクティブエリアＡＡにおいて、金属層Ｍ４は、画素制御回路２０によって制御される発光ダイオードのパッシブマトリクスのためのアノード接点Ａを形成してもよい。発光ダイオード２２は、アノード接点Ａと対応するカソード接点Ｃとの間に形成される。カソード接点Ｃの上に平坦化層７２－６を形成することができる。

【0107】

信号ファンアウト領域６２において、金属層Ｍ０及びＭ１は、電力及びアナログ信号を伝達するためのファンアウト信号線を形成するようにパターン化され得る。例えば、金属層Ｍ０及びＭ１は、正の電源線及び負の電源線を含み得る。信号ファンアウト領域６２において、金属層Ｍ２及びＭ３は、ディスプレイのためのグローバル信号線を形成するようにパターン化され得る。グローバル信号線は、一例として、クロック信号を画素制御回路に伝達するために使用され得る。信号ファンアウト領域６２において、金属層Ｍ４は、ディスプレイのためのフォームデータ信号線にパターン化され得る。データ信号線は、発光ダイオードを目標輝度値で動作させる（したがって、目標画像を表示する）ために画素制御回路によって使用される表示データを伝達するために使用され得る。金属層Ｍ４を用いて形成される信号線は、デジタル信号を伝達するデジタル信号線であってもよい。

【0108】

金属層Ｍ４は、アクティブエリア内にアノード接点Ａを形成するために使用される。したがって、金属層Ｍ４は、発光アクティブエリアＡＡの外側にファンアウト線を形成するためにのみパターン化される。金属層Ｍ４を使用して形成されたファンアウト信号線は、発光アクティブエリアに重ならない。対照的に、金属層Ｍ２及びＭ３は、ディスプレイのアクティブエリア及び非アクティブエリアの両方にファンアウト線を形成するようにパターン化される。同様に、金属層Ｍ０及びＭ１は、ディスプレイのアクティブエリア及び非アクティブエリアの両方にファンアウト線を形成するようにパターン化される。

【0109】

領域６２内のファンアウト信号線は、ディスプレイ全体にわたって（例えば、画素制御回路に）信号を伝達するディスプレイのアクティブエリア内の追加の信号線に電気的に接続されてもよい。ファンアウト信号線は、ファンアウト領域と同じ金属層を使用してパターン形成された信号線に、又はファンアウト領域とは異なる金属層を使用してパターン形成された信号線に電気的に接続され得る（また、１つ以上のビアを使用して電気的に接続される）。

【0110】

図１７は、アクティブエリアの内側に形成された周辺信号線を有する、例示的なディスプレイの上面図である。図１７に示されるように、電源線７６などの信号線は、画素制御回路２０（例えば、Ｙ方向に延在する画素制御回路の最右列）とアクティブエリアの右縁部との間の領域６４内のアクティブエリアの内側のアクティブエリアの縁部に沿って形成され得る。グローバル信号線７８などの追加の信号線が、領域６４内のアクティブエリアの内側のアクティブエリアの縁部に沿って形成され得る。画素制御回路２０（例えば、Ｙ方向に延在する画素制御回路の最右列）は、この例では、グローバル信号線７８と電源線７６との間に挿入される。概して、信号線は、（図１７に示されるように）領域６４内、領域６６内、領域６８内、領域８０－１内、領域８０－２内、領域８０－３内、及び／又は領域８０－４内のアクティブエリアの縁部に含まれ得る。

【0111】

電源線のような信号線を収容するためにアクティブエリアの左及び右縁部に沿った空間の量を最大にするために、画素制御回路のアレイは、アクティブエリアの左及び右縁部に対してセンタリングされる。これは、信号線を収容するために、アクティブエリアの左右両方の縁部上に等しい量のスペースを提供する。

【0112】

ディスプレイの底縁部に沿って形成されているパネルテール２４Ｔ（対応するファンアウト信号線領域６２を有する）の図１４及び図１５の例は、単なる例示である。概して、パネルテール及びディスプレイドライバ回路は、ディスプレイの任意の所望の縁部に沿って形成することができる。ディスプレイドライバ回路及びパネルテールのポジションにかかわらず、ファンアウト信号線領域は、ディスプレイドライバ回路及びパネルテールに隣接して含まれてもよく、ディスプレイの他の縁部は、周辺信号線を含んでもよい。

【0113】

図７～図９に関連して前に示したように、ターゲット境界４２は、画素セル４０のうちの一部を横切ってもよい。これにより、一部の画素セルが部分画素セルとなる。画素セル４０－２内の境界４２の外側の画素は、ディスプレイから省略されてもよい。加えて、ターゲット境界の外側の画素制御回路は、ディスプレイから省略されてもよい。これらの問題を軽減するために、（図８のように）部分画素セルを制御するために追加の画素制御回路が含まれてもよく、又は（図９のように）部分画素セルの画素を駆動するために隣接する部分画素セルの画素ドライバ回路が使用されてもよい。

【0114】

図８及び／又は図９の技術を使用する代わりに、又はそれに加えて、第１の画素行は、任意選択で、所望に応じて、画素制御回路の第１の行に対してシフトされてもよい。図１８Ａは、ディスプレイアクティブエリア内の画素の第１の行が、画素制御回路２０の第１の行によって制御される画素セルの上部と整列される例示的なディスプレイの上面図である。図１８Ａの距離１０２における画素行の数は、各セル４０における画素行の総数の半分に等しい。

【0115】

各画素制御回路が４つの８×８パッシブマトリクスを制御し、合計で１６行１６列の画素を制御する例を考える。この場合、図１８Ａの距離１０２は８画素行分となる。したがって、画素制御回路の第１の行は、丸められたコーナーエリアの外側に部分画素セルを有さない。画素制御回路の第１の（上部）行の制御エリアの上部は、アクティブエリア内の画素の上部行と整列される。

【0116】

対照的に、図１８Ｂでは、ディスプレイアクティブエリア内の画素の第１の行は、画素制御回路２０の第１の行によって制御される画素セルの上部と整列されない。図１８Ｂの距離１０４における画素行の数は、各セル４０における画素行の総数の半分未満である。

【0117】

各画素制御回路が４つの８×８パッシブマトリクスを制御し、合計で１６行１６列の画素を制御する例を考える。この場合、図１８Ｂの距離１０４は、６行（例えば、７行以下）の画素である。したがって、画素制御回路の第１の行は、丸められたコーナーエリアと、アクティブエリアの上縁部全体（丸められたコーナーエリアの外側）との両方に部分画素セルを有する。画素制御回路の第１の行の制御エリアの上部は、アクティブエリア内の画素の上部行に対してシフトされる。

【0118】

（図１８Ｂのように）画素制御回路に対するアクティブエリアのポジションを調整することは、マッピングを必要とする（丸められたコーナーエリア中の部分画素セル中の）全体的な画素数を低減し得る（したがって、図８及び／又は図９のソリューションの必要を低減する）。

【0119】

製造中に、画素制御回路は、ディスプレイ全体のための画素制御回路を形成するために、複数の別個のスタンプにおいて、マストランスファーアレイ（ＭＴＡ）によって転写され得る。画素制御回路の離散スタンプは、別々に製造され、次いで、画素制御回路の単一のユニタリアレイを形成するように組み合わせられてもよい。図１９の例では、６つの異なるスタンプ（１、２、３、４、５、及び６とラベル付けされる）が、ディスプレイ１４のための画素制御回路を形成する。各スタンプのサイズ及び重複は、（丸められたコーナーエリア内の部分画素セルにおいて）マッピングを必要とする全体的な画素数の数を軽減するように選択され得る。

【0120】

図１９に示されるように、垂直オフセット１０６（例えば、一番上のスタンプ１及び２に対する）及び／又は水平オフセット１０８（例えば、一番右のスタンプ２、４、及び６に対する）が、マッピングを必要とする画素数を最適化するために使用され得る。これは、画素制御回路の大部分の水平ピッチ１１０が、異なる隣接するスタンプの画素制御回路間（例えば、図１９のスタンプ１と２との間）のピッチ１１２未満であることをもたらし得る。同様に、画素制御回路の大部分の総垂直ピッチ１１４は、異なる隣接スタンプの画素制御回路間（例えば、図１９のスタンプ１と３との間）のピッチ１１６よりも小さくてもよい。

【0121】

一実施形態によれば、ディスプレイドライバ回路と、行及び列に配置された発光ダイオードのアレイと、制御回路のアレイとを含む電子デバイスが提供され、制御回路の各々は、ディスプレイドライバ回路からの信号に基づいて発光ダイオードの少なくとも１つのパッシブマトリクスを制御するように構成され、第１の制御回路は、複数のアノード接点に信号を供給し、複数のアノード接点の各アノード接点は、単一の個別の列内の複数の発光ダイオードに重なり、第２の制御回路は、第１の列内の少なくとも１つの発光ダイオードに重なる第１のアノード接点に信号を供給し、第１のアノード接点は、第１の列とは異なる第２の列内の少なくとも１つの発光ダイオードに重なる第２のアノード接点に電気的に接続される。

【0122】

別の実施形態によれば、制御回路のアレイには、発光ダイオードのアレイが散在している。

【0123】

別の実施形態によれば、第１の制御回路は、複数のカソード接点に信号を提供し、複数のカソード接点の各カソード接点は、単一の個別の行内の複数の発光ダイオードに重複し、複数のアノード接点及び複数のアノード接点は、直交し、各発光ダイオードは、複数のアノード接点と複数のアノード接点との間の重複点に位置決めされる。

【0124】

別の実施形態によれば、第１の制御回路は、第１の数の行及び第２の数の列に配置された発光ダイオードの第１のパッシブマトリクスを制御する。

【0125】

別の実施形態によれば、第１の制御回路は、第３の数の行及び第４の数の列に配置された発光ダイオードの第２のパッシブマトリクスを制御し、第３の数は第１の数とは異なる。

【0126】

別の実施形態によれば、第１の制御回路は、第３の数の行及び第４の数の列に配置された発光ダイオードの第２のパッシブマトリクスを制御し、第４の数は第２の数とは異なる。

【0127】

別の実施形態によれば、第２の制御回路は、第３の列内の少なくとも１つの発光ダイオードに重なる第３のアノード接点に信号を供給し、第３のアノード接点は、第３の列とは異なる第４の列内の第４のアノード接点に電気的に接続される。

【0128】

別の実施形態によれば、第１及び第２のアノード接点は、異なる数の発光ダイオードと重なる。

【0129】

別の実施形態によれば、第３及び第４のアノード接点は、異なる数の発光ダイオードと重なる。

【0130】

別の実施形態によれば、第１のアノード接点は、発光ダイオードのアレイ内の発光ダイオードの少なくとも一部の下に延在する相互接続ルーティング線によって、第２のアノード接点に電気的に接続される。

【0131】

別の実施形態によれば、第３の制御回路は、第３の列内の少なくとも１つの発光ダイオードに重なる第３のアノード接点に信号を供給し、第３のアノード接点は、第３の列とは異なる第４の列内の第４のアノード接点に電気的に接続され、第２の列と第４の列は隣接する。

【0132】

一実施形態によれば、ディスプレイドライバ回路と、発光エリアにおいて行及び列に配置された発光ダイオードのアレイと、制御回路のアレイとを含む電子デバイスが提供され、制御回路の各々は、ディスプレイドライバ回路からの信号に基づいて発光ダイオードの少なくとも１つのパッシブマトリクスを制御するように構成され、第１の制御回路は、発光エリアの外側のロケーションを含むロケーションのグリッドにおいて画素輝度値を制御するように構成されたディスプレイドライバ部を有し、出力回路は、発光エリアの外側のロケーションにおける画素輝度値をゼログレーレベルに設定するように構成される。

【0133】

別の実施形態によれば、第１の制御回路によって制御されるパッシブマトリクスは、複数のアノード接点と、複数のカソード接点に直交して延在する複数のカソード接点とを含み、複数のアノード接点は、第１の数の発光ダイオードと重なる第１のアノード接点と、第１の数よりも少ない第２の数の発光ダイオードと重なる第２のアノード接点とを含む。

【0134】

別の実施形態によれば、制御回路のアレイは、制御回路の第１の行を有し、制御回路の第１の行内の各制御回路は、発光エリアの外側のロケーションを含むロケーションのグリッドにおいて画素輝度値を制御するように構成された出力を有し、発光エリア内の行のうちの第１の行は、制御回路の第１の行のロケーションのグリッドの上縁部に対してシフトされる。

【0135】

別の実施形態によれば、制御回路のアレイは、第１、第２、及び第３のスタンプを含む複数の別個のスタンプ上に形成され、第１のスタンプ上の第１及び第２の制御回路は、第１の水平ピッチだけ分離され、第１及び第２のスタンプ上の第３及び第４の制御回路は、それぞれ、第１の水平ピッチよりも小さい第２の水平ピッチだけ分離され、第１のスタンプ上の第５の及び第６の制御回路は、第１の垂直ピッチだけ分離され、第１及び第３のスタンプ上の第７の及び第８の制御回路は、それぞれ、第１の垂直ピッチよりも小さい第２の垂直ピッチだけ分離される。

【0136】

一実施形態によれば、ディスプレイドライバ回路と、発光エリアに配置された発光ダイオードのアレイと、制御回路のアレイであって、制御回路の各々は、ディスプレイドライバ回路からの信号に基づいて発光ダイオードの少なくとも１つのパッシブマトリクスを制御するように構成される、制御回路のアレイと、ディスプレイドライバ回路に結合され、ディスプレイドライバ回路から信号を受信するファンアウト信号線とを含む電子デバイスが提供され、ファンアウト信号線は、発光エリアに少なくとも部分的に重なる。

【0137】

別の実施形態によれば、ファンアウト信号線は、第１のパターン化された金属層と、第１のパターン化された金属層の上に形成された第２のパターン化された金属層と、第２のパターン化された金属層の上に形成された第３のパターン化された金属層と、第３のパターン化された金属層の上に形成された第４のパターン化された金属層と、第４のパターン化された金属層の上に形成された第５のパターン化された金属層と、を含み、第１及び第２のパターン化された金属層から形成されたファンアウト信号線は、電源信号を伝達し、第３及び第４のパターン化された金属層から形成されたファンアウト信号線は、グローバル信号を伝達し、第５のパターン化された金属層から形成されたファンアウト信号線は、データ信号を伝達し、第５のパターン化された金属層は、発光ダイオードのパッシブマトリクスのためのアノード接点を形成する部分を有し、第１及び第２のパターン化された金属層から形成されたファンアウト信号線は、発光エリアに少なくとも部分的に重なり、第３及び第４のパターン化された金属層から形成されたファンアウト信号線は、発光エリアに少なくとも部分的に重なり、第５のパターン化された金属層から形成されたファンアウト信号線は、発光エリアに重ならない。

【0138】

一実施形態によれば、ディスプレイドライバ回路と、第３及び第４の対向する縁部によって接続された第１及び第２の対向する縁部を有する発光ダイオードのアレイと、行及び列に配置された制御回路のアレイであって、制御回路の各々は、ディスプレイドライバ回路からの信号に基づいて発光ダイオードの少なくとも１つのパッシブマトリクスを制御するように構成される、制御回路のアレイと、ディスプレイドライバ回路に結合され、ディスプレイドライバ回路からの信号を受信するファンアウト信号線と、を含む電子デバイスが提供され、ファンアウト信号線は、制御回路の行と発光ダイオードのアレイの第１の縁部との間に形成される。

【0139】

別の実施形態によれば、各パッシブマトリクスは、発光ダイオードの所与の数の行を含み、発光ダイオードの所与の数の行は、制御回路の行と発光ダイオードのアレイの第１の縁部との間に挿入される。

【0140】

一実施形態によれば、ディスプレイドライバ回路と、第３及び第４の対向する縁部によって接続された第１及び第２の対向する縁部を有する発光ダイオードのアレイと、行及び列に配置された制御回路のアレイとを含む電子デバイスが提供され、制御回路の各々は、ディスプレイドライバ回路からの信号に基づいて発光ダイオードの少なくとも１つのパッシブマトリクスを制御するように構成され、制御回路のアレイは、第３及び第４の対向する縁部、並びに少なくとも第３の縁部に沿って延びる電源線に対して中心に置かれ、電源線は、発光ダイオードのアレイによって重ねられる。

【0141】

上記は単なる例示であり、説明された実施形態の範囲及び趣旨から逸脱することなく、当業者によって種々の修正が行われ得る。前述の実施形態は、個々に、又は任意の組み合わせで実装されてもよい。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6A】

【図6B】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13A】

【図13B】

【図14】

【図15】

【図16】

【図17】

【図18A】

【図18B】

【図19】

【国際調査報告】