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特表2024-535487低減した寄生容量及び抵抗を有する電界効果トランジスタ
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-09-30
(54)【発明の名称】低減した寄生容量及び抵抗を有する電界効果トランジスタ
(51)【国際特許分類】
H01L 21/336 20060101AFI20240920BHJP
【ＦＩ】
H01L29/78 301G
H01L29/78 301X
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2024519944
(86)(22)【出願日】2022-09-29
(85)【翻訳文提出日】2024-04-01
(86)【国際出願番号】 EP2022077223
(87)【国際公開番号】W WO2023066638
(87)【国際公開日】2023-04-27
(31)【優先権主張番号】17/451,171
(32)【優先日】2021-10-18
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】390009531
【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【住所又は居所原語表記】Ｎｅｗ Ｏｒｃｈａｒｄ Ｒｏａｄ， Ａｒｍｏｎｋ， Ｎｅｗ Ｙｏｒｋ １０５０４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ
(74)【代理人】
【識別番号】100112690
【弁理士】
【氏名又は名称】太佐 種一
(74)【代理人】
【識別番号】100120710
【弁理士】
【氏名又は名称】片岡 忠彦
(74)【復代理人】
【識別番号】110000877
【氏名又は名称】弁理士法人ＲＹＵＫＡ国際特許事務所
(72)【発明者】
【氏名】チェン、カングオ
【テーマコード（参考）】
5F140
【Ｆターム（参考）】
5F140BA00
5F140BA01
5F140BA02
5F140BA03
5F140BA05
5F140BB05
5F140BC15
5F140BD06
5F140BD11
5F140BD12
5F140BD13
5F140BE09
5F140BE10
5F140BF01
5F140BF04
5F140BF05
5F140BF06
5F140BF07
5F140BF08
5F140BF10
5F140BG10
5F140BG11
5F140BG12
5F140BG14
5F140BG17
5F140BG26
5F140BG27
5F140BG28
5F140BG36
5F140BH06
5F140BK18
5F140CB04
5F140CC02
5F140CC03
5F140CC08
(57)【要約】
電界効果トランジスタは、ソース／ドレイン領域に隣接して形成されたゲート構造、及び前記ゲート構造及び前記ソース／ドレイン領域の間に形成されたスペーサ構造を備える。前記スペーサ構造は、頂部スペーサ及び底部スペーサを有し、前記頂部スペーサは、頂部分よりも幅広である底部分を有するエアギャップを含む。前記エアギャップの前記より幅広の底部分は、ゲート構造及び前記ソース／ドレイン領域の間に位置する。
【特許請求の範囲】
【請求項1】
ソース／ドレイン領域に隣接して位置するゲート構造；及び前記ゲート構造及び前記ソース／ドレイン領域の間に位置するスペーサ構造、ここで、前記スペーサ構造は、頂部スペーサ及び底部スペーサを有し、前記頂部スペーサは、頂部分よりも幅広である底部分を有するエアギャップを含み、前記エアギャップの前記より幅広の底部分は、前記ゲート構造及び前記ソース／ドレイン領域の間に位置する、
を備える、半導体構造。
【請求項2】
前記ソース／ドレイン領域の上方のコンタクト構造を更に備え、前記コンタクト構造は、前記ソース／ドレイン領域の上方のコンタクトライナ及び前記コンタクトライナの上方のコンタクト金属を有する、請求項１に記載の半導体構造。
【請求項3】
前記頂部スペーサは、前記エアギャップを形成するために前記コンタクト構造及び前記ゲート構造の間の前記底部スペーサの上方に位置する空間をピンチオフする非コンフォーマル誘電体材料を含む、請求項２に記載の半導体構造。
【請求項4】
前記底部スペーサは、Ｌｏｗ－ｋ誘電体材料を含む、請求項１に記載の半導体構造。
【請求項5】
前記ゲート構造は、基板上のチャネル層の第１の部分と接触する金属ゲートスタックを有し、前記チャネル層の前記第１の部分は、ソース／ドレイン領域間に位置し；前記スペーサ構造は、前記金属ゲートスタックから外向きに延在する前記チャネル層の第２の部分の上方に位置する第１のスペーサを有し、前記第１のスペーサは、前記金属ゲートスタックの底部分及び前記基板の上方に位置する前記ソース／ドレイン領域の部分の間に配置され；
前記半導体構造は、前記ソース／ドレイン領域の上方にコンタクト構造を備え、前記コンタクト構造は、前記第１のスペーサの上方及び前記コンタクト構造及び前記金属ゲートスタックの間に配置された第２のスペーサと接触し、前記第２のスペーサは、頂部分よりも幅広である底部分を有するエアギャップを含み、前記エアギャップの前記より幅広の底部分は、前記金属ゲートスタック及び前記ソース／ドレイン領域の各々の間に位置する、請求項１に記載の半導体構造。
【請求項6】
前記コンタクト構造は：コンタクトライナ；及び
前記コンタクトライナの上方のコンタクト金属、ここで、前記コンタクトライナの第１の部分は、前記ソース／ドレイン領域の上方にあり、前記コンタクトライナの第２の部分は、前記コンタクト金属の外側壁上に配置され、前記コンタクトライナは、前記金属ゲートスタックに隣接する前記コンタクト金属の内側壁上に形成されない、
を更に有する、請求項５に記載の半導体構造。
【請求項7】
前記コンタクト金属の前記内側壁は、前記エアギャップのサイズを増大させるために前記第２のスペーサと直接接触する、請求項６に記載の半導体構造。
【請求項8】
前記金属ゲートスタックは：ゲート誘電体；
前記ゲート誘電体の上方のゲート電極；及び
前記ゲート電極の上方のゲートキャップ
を更に含む、請求項５に記載の半導体構造。
【請求項9】
前記ゲート誘電体の厚さが減少して、前記エアギャップのサイズが更に増大する、請求項８に記載の半導体構造。
【請求項10】
前記第１のスペーサは、ＳｉＯＣを含むＬｏｗ－ｋ誘電体材料を含む、請求項５に記載の半導体構造。
【請求項11】
前記第２のスペーサは、前記エアギャップを形成するために前記第１のスペーサの上方及び前記コンタクト構造及び前記金属ゲートスタックの間に位置する空間をピンチオフするための非コンフォーマル誘電体材料を含む、請求項５に記載の半導体構造。
【請求項12】
前記第１のスペーサの頂面は、前記ソース／ドレイン領域の頂面の下方にある、請求項５に記載の半導体構造。
【請求項13】
基板上のチャネル層の第１の部分と接触する金属ゲートスタックを形成する段階、ここで、前記チャネル層の前記第１の部分は、ソース／ドレイン領域間に位置する；前記金属ゲートスタックから外向きに延在する前記チャネル層の第２の部分の上方に第１のスペーサを形成する段階、ここで、前記第１のスペーサは、前記金属ゲートスタックの底部分及び前記基板の上方に位置する前記ソース／ドレイン領域の部分の間に形成される；
前記ソース／ドレイン領域の上方にコンタクト構造を形成する段階；
前記第１のスペーサの上方及び前記コンタクト構造及び前記金属ゲートスタックの間に第２のスペーサを形成する段階、ここで、前記第２のスペーサは、頂部分よりも幅広である底部分を有するエアギャップを含み、前記エアギャップの前記より幅広の底部分は、前記金属ゲートスタック及び前記ソース／ドレイン領域の各々の間に位置する、
を備える、半導体構造を形成する方法。
【請求項14】
前記コンタクト構造を形成する段階は：コンタクトライナを形成する段階；及び
前記コンタクトライナの上方のコンタクト金属を形成する段階、ここで、前記コンタクトライナの第１の部分は、前記ソース／ドレイン領域の上方にあり、前記コンタクトライナの第２の部分は、前記コンタクト金属の外側壁上に配置される；及び
前記金属ゲートスタックに隣接する前記コンタクト金属の内側壁から前記コンタクトライナの第３の部分をエッチングする段階
を更に有する、請求項１３に記載の方法。
【請求項15】
前記コンタクト金属の前記内側壁は、前記エアギャップのサイズを増大させるために前記第２のスペーサと直接接触する、請求項１４に記載の方法。
【請求項16】
前記金属ゲートスタックを形成する段階は：ゲート誘電体を形成する段階；
前記ゲート誘電体の上方のゲート電極を形成する段階；及び
前記ゲート電極の上方のゲートキャップを形成する段階
を更に有する、請求項１３に記載の方法。
【請求項17】
前記ゲート誘電体の厚さを減少させて、前記エアギャップのサイズを更に増大させる段階を更に備える、請求項１６に記載の方法。
【請求項18】
前記第１のスペーサは、酸炭化シリコンを含むＬｏｗ－ｋ誘電体材料を含み、前記第２のスペーサは、前記エアギャップを形成するために前記第１のスペーサの上方及び前記コンタクト構造及び前記金属ゲートスタックの間に位置する空間をピンチオフするための非コンフォーマル誘電体材料を含む、請求項１３に記載の方法。
【請求項19】
前記チャネル層の第１の部分の上方に犠牲ゲートスタックを形成する段階、ここで、前記チャネル層の前記第２の部分は、前記犠牲ゲートスタックから外向きに延在し、前記チャネル層は、シャロートレンチアイソレーション領域間に位置する；前記チャネル層の前記第２の部分、前記犠牲ゲートスタック及び前記シャロートレンチアイソレーション領域の上方に第１のスペーサ材料を堆積させる段階；
前記第１のスペーサ材料をエッチングして、前記第１のスペーサを形成する段階；
前記チャネル層の前記第２の部分から前記ソース／ドレイン領域をエピタキシャル成長させる段階；
前記ソース／ドレイン領域から犠牲キャップをエピタキシャル成長させる段階、ここで、前記犠牲キャップの第１の部分は、前記第１のスペーサに隣接し、前記犠牲キャップの第２の部分は、前記シャロートレンチアイソレーション領域の上方にある；
前記第１のスペーサを凹設する段階、ここで、前記第１のスペーサの一部分は、前記犠牲ゲートスタックの底部領域上に留まる；
前記犠牲ゲートスタック、前記第１のスペーサ、前記犠牲キャップ及び前記シャロートレンチアイソレーション領域の上方に犠牲スペーサを堆積させる段階、ここで、前記犠牲スペーサの厚さは、前記第１のスペーサの厚さよりも低い；
前記犠牲スペーサを凹設して、前記犠牲キャップの頂部分及び前記犠牲ゲートスタックの頂部分を露出させる段階；
前記犠牲スペーサ及び前記露出した頂部誘電体キャップの上方に第１の誘電体層を堆積させる段階；及び
前記犠牲ゲートスタックを前記金属ゲートスタックに置換する段階
を更に備える、請求項１３に記載の方法。
【請求項20】
前記第１の誘電体層をエッチングして、コンタクトトレンチを形成する段階、ここで、前記コンタクトトレンチは、前記犠牲キャップの前記頂部分を露出させる；及び前記犠牲キャップを除去する段階、ここで、前記犠牲キャップを除去する段階は、前記ソース／ドレイン領域及び前記シャロートレンチアイソレーション領域の第１の部分を露出させる、
を更に備える、請求項１９に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、概して半導体デバイスの分野に関し、より具体的には、低減した寄生容量及び抵抗を有する電界効果トランジスタデバイスを形成することに関する。
【0002】
相補型金属酸化膜半導体（ＣＭＯＳ）技術は、ＣＰＵ、メモリ、記憶デバイス等のような高度な集積回路（ＩＣ）の一部として電界効果トランジスタ（ＦＥＴ）を製造するために一般的に使用される。集積回路のサイズがスケールダウンし続けるにつれて、生産コストの削減を保ちながら、性能及び／又は信頼性に影響を与えることなくより高いデバイス密度を達成するために、ＣＭＯＳ技術における成長が必要とされている。しかしながら、デバイス寸法及びコンポーネント間隔がより小さい電子デバイスのための増大する需要を満たすために縮小し続けるにつれて、寄生容量及び寄生抵抗が増大し、ＲＣ遅延、電力散逸及びクロストークとしても知られる容量結合信号等の望ましくない影響が生じる。
【発明の概要】
【0003】
本発明の一実施形態によれば、半導体構造は、ソース／ドレイン領域に隣接して位置するゲート構造；及び前記ゲート構造及び前記ソース／ドレイン領域の間に位置するスペーサ構造、ここで、前記スペーサ構造は、底部スペーサ、及びエアギャップを有する頂部スペーサを有し、前記頂部スペーサにおける前記エアギャップは、頂部分よりも幅広である底部分を有し、前記エアギャップの前記より幅広の底部分は、前記ゲート構造及び前記ソース／ドレイン領域の間に位置する、を備える。
【0004】
本発明の別の実施形態によれば、半導体構造は、基板上のチャネル層の第１の部分と接触する金属ゲートスタック、ここで、前記チャネル層の前記第１の部分は、ソース／ドレイン領域間に位置する；前記金属ゲートスタックから外向きに延在する前記チャネル層の第２の部分の上方に位置する第１のスペーサ、ここで、前記第１のスペーサは、前記金属ゲートスタックの底部分及び前記基板の上方に位置する前記ソース／ドレイン領域の部分の間に配置される；及び前記ソース／ドレイン領域の上方にコンタクト構造、ここで、前記コンタクト構造は、前記第１のスペーサの上方及び前記コンタクト構造及び前記金属ゲートスタックの間に配置された第２のスペーサと接触し、前記第２のスペーサは、頂部分よりも幅広である底部分を有するエアギャップを含み、前記エアギャップの前記より幅広の底部分は、前記金属ゲートスタック及び前記ソース／ドレイン領域の各々の間に位置する、を備える。
【0005】
本発明の別の実施形態によれば、半導体構造を形成する方法は、基板上のチャネル層の第１の部分と接触する金属ゲートスタックを形成する段階、ここで、前記チャネル層の前記第１の部分は、ソース／ドレイン領域間に位置する；前記金属ゲートスタックから外向きに延在する前記チャネル層の第２の部分の上方に第１のスペーサを形成する段階、ここで、前記第１のスペーサは、前記金属ゲートスタックの底部分及び前記基板の上方に位置する前記ソース／ドレイン領域の部分の間に形成される；前記ソース／ドレイン領域の上方にコンタクト構造を形成する段階；及び前記第１のスペーサの上方及び前記コンタクト構造及び前記金属ゲートスタックの間に第２のスペーサを形成する段階、ここで、前記第２のスペーサは、頂部分よりも幅広である底部分を有するエアギャップを含み、前記エアギャップの前記より幅広の底部分は、前記金属ゲートスタック及び前記ソース／ドレイン領域の各々の間に位置する、を備える。
【図面の簡単な説明】
【0006】
以下の詳細な説明は、例示として提供され、本発明をこれにのみ限定することを意図するものではなく、以下の添付図面と併せて最も良好に理解される。
【0007】
【図1】本発明の一実施形態に係る、半導体製造プロセス中の中間段階における半導体構造の断面図である。
【0008】
【図1A】半導体構造の上面図である。
【0009】
【図2】本発明の一実施形態に係る、スペーサ材料の層を堆積させた後の半導体構造の断面図である。
【0010】
【図3】本発明の一実施形態に係る、スペーサ材料をエッチングし、第１のスペーサを形成した後の半導体構造の断面図である。
【0011】
【図4】本発明の一実施形態に係る、ソース／ドレイン領域及び犠牲キャップを形成した後の半導体構造の断面図である。
【0012】
【図5】本発明の一実施形態に係る、第１のスペーサを部分的に除去した後の半導体構造の断面図である。
【0013】
【図6】本発明の一実施形態に係る、犠牲スペーサを形成した後の半導体構造の断面図である。
【0014】
【図7】本発明の一実施形態に係る、犠牲スペーサをエッチングした後の半導体構造の断面図である。
【0015】
【図8】本発明の一実施形態に係る、置換金属ゲートプロセスを完了した後の半導体構造の断面図である。
【0016】
【図9】本発明の一実施形態に係る、第１の誘電体層をパターニングし、コンタクトトレンチを形成した後の半導体構造の断面図である。
【0017】
【図10】本発明の一実施形態に係る、犠牲キャップを選択的に除去した後の半導体構造の断面図である。
【0018】
【図11】本発明の一実施形態に係る、コンタクトトレンチ内にコンタクト構造を形成した後の半導体構造の断面図である。
【0019】
【図12】本発明の一実施形態に係る、犠牲スペーサを除去した後の半導体構造の断面図である。
【0020】
【図13】本発明の一実施形態に係る、コンタクトライナの露出部分を除去した後の半導体構造の断面図である。
【0021】
【図14】本発明の一実施形態に係る、第２の誘電体層を堆積させ、エアギャップスペーサを形成した後の半導体構造の断面図である。
【0022】
図面は、必ずしも縮尺どおりではない。図面は、概略的な表現にすぎず、本発明の特定のパラメータを描写するようには意図されていない。図面は、本発明の典型的な実施形態のみを示すように意図されている。図面において、同様の付番は同様の要素を表す。
【発明を実施するための形態】
【0023】
特許請求される構造及び方法の詳細な実施形態が本明細書において開示される；しかしながら、開示される実施形態は、様々な形態において具現化され得る特許請求される構造及び方法の単なる例示にすぎないことが理解され得る。しかしながら、本発明は、多くの異なる形態で具現化されてよく、本明細書において記載される例示的な実施形態に限定されると解釈されるべきではない。説明において、提示された実施形態を不必要に曖昧にすることを回避するために、周知の特徴及び技法の詳細が省略されることがある。
【0024】
本明細書の以降の説明の目的で、「上側」、「下側」、「右」、「左」、「鉛直」、「水平」、「頂部」、「底部」、及びこれらの派生形等の用語は、図面において配向されているように、開示される構造及び方法に関するものとする。「～の上方」、「～を覆って」、「～の頂部」、「～の上」、「～上に位置決めされ」又は「の頂部に位置決めされ」等の用語は、第１の構造等の第１の要素が、第２の構造等の第２の要素上に存在し、インターフェース構造等の介在要素が第１の要素及び第２の要素の間に存在し得ることを意味する。「直接接触」という用語は、第１の構造等の第１の要素、及び第２の構造等の第２の要素が、２つの要素のインターフェースにおいて任意の中間の導電層、絶縁層又は半導体層を伴わずに接続されることを意味する。
【0025】
本発明の実施形態の提示を曖昧にしないようにするために、以下の詳細な説明では、当該技術分野において既知である幾つかの処理段階又は動作は、提示及び例示の目的でともに組み合わされていてよく、幾つかの事例では詳細には説明されていないことがある。他の事例では、当該技術分野において既知である幾つかの処理段階又は動作は、全く説明されないことがある。以下の説明は、むしろ、本発明の様々な実施形態の特有の特徴又は要素に焦点を当てていることが理解されるべきである。
【0026】
デバイス寸法及びコンポーネント間隔がより小さい電子デバイスのための増大する需要を満たすために縮小し続けるにつれて、寄生容量及び抵抗が増大し、それによって、電力消費が拡張されるとともに、デバイス性能が劣化している。
【0027】
エアギャップスペーサの形成が、現在のＣＭＯＳ技術における寄生容量を低減させるための代替策として探求されている。従来の手法では、エアギャップスペーサは、まずゲート側壁上に犠牲スペーサを堆積させること、ソース／ドレイン領域及びコンタクトを形成すること、及びその後、ソース／ドレイン領域及びコンタクトが形成された後に犠牲スペーサを除去して、ゲート及びソース／ドレインコンタクトの間にエアギャップを作成することによって形成される。さらに、ソース／ドレイン領域上のラップアラウンドコンタクト（ＷＡＣ）形成が、金属コンタクト及びソース／ドレイン領域の間のコンタクトエリアを増大させることによってコンタクト抵抗を低減するための実行可能な選択肢として検討されている。しかしながら、エアギャップスペーサ及びラップアラウンドコンタクトを形成する従来の手法は、次の欠点を有する：１）チャネル領域に至るまで犠牲スペーサを凹設することは、ｈｉｇｈ－ｋ／金属ゲートスタックを損ない、これは、閾値電圧シフトをもたらし、及び２）ＷＡＣがコンタクト抵抗を低減するが、金属コンタクトの狭い幅は抵抗を介して高接触をもたらす。
【0028】
したがって、本発明の実施形態は、寄生容量及び寄生抵抗を同時に低減するためにエアギャップスペーサ及びラップアラウンドコンタクトを同時に形成することができる電界効果トランジスタデバイス及びこれを作製する方法を提供する。提案される電界効果トランジスタは、ソース／ドレインエピタキシ中にソース／ドレイン領域の上方に形成された自己整合犠牲キャップ層を含む。犠牲キャップは、デバイスのチャネル領域に隣接して配置されたＬｏｗ－ｋスペーサ材料を維持しながら、ゲート側壁からＬｏｗ－ｋスペーサ材料の大部分を除去することを可能にする。ラップアラウンドコンタクト（ＷＡＣ）形成を可能にするように犠牲キャップがコンタクトパターニング中に除去されながら、元のｌｏｗ－ｋスペーサよりも実質的に薄い新たな犠牲スペーサがゲート側壁上に形成される。ＷＡＣを形成した後、犠牲スペーサは、元のｌｏｗ－ｋスペーサに対して選択的に除去されて、エアギャップスペーサが形成される。提案される実施形態では、チャネル領域周囲のｈｉｇｈ－ｋ／金属ゲートは、ｌｏｗ－ｋスペーサによって完全に保護される。ＷＡＣを形成し、犠牲スペーサを除去した後、ＷＡＣ側壁上に位置するコンタクトライナの内側部分を除去して、抵抗を介したコンタクトを低減しながら信頼性要件を満たすためにエアギャップスペーサのサイズを増大させることができる。
【0029】
【0030】
ここで図１～図１Ａを参照すると、本発明の一実施形態に係る、半導体製造プロセス中の中間段階における半導体構造１００の図１ＡのラインＡ－Ａに沿って切り取られた断面図が示されている。この実施形態では、図１Ａは、半導体構造１００の上面図である。具体的には、図１は、当該技術分野において周知の方法を使用して基板１０２をパターニングすることから形成されたフィン１２０に沿って切り取られた半導体構造１００の断面図を示している。
【0031】
開示される実施形態は、例示的なＦｉｎＦＥＴアーキテクチャの詳細な説明を含むが、本明細書において記載される教示の実装は、本明細書において説明される特定のＦＥＴアーキテクチャに限定されるものではないことを理解されたい。むしろ、本発明の実施形態は、限定されるものではないが、プレーナＦＥＴ、ＦｉｎＦＥＴ、ナノワイヤトランジスタ、ナノシートトランジスタ、ナノリボントランジスタ等を含む現在既知の又は今後開発される他の任意のタイプのＦＥＴデバイスと併せて実装されることが可能である。
【0032】
半導体デバイス及びＩＣ製造に関連する従来の技法は、本明細書において詳細に説明される場合もあるし、又は説明されない場合もある。その上、本明細書において説明される様々なタスク及びプロセス段階は、本明細書において詳細に説明されない追加の段階又は機能を有するより包括的な手順又はプロセスに組み込むことができる。特に、半導体デバイス及び半導体ベースＩＣの製造における様々な段階は、周知であるので、簡潔性のために、多くの従来の段階は、周知のプロセス詳細を提供することなく、本明細書において簡潔にのみ言及されるか、又は完全に省略される。
【0033】
製造プロセスのこの時点において、半導体構造１００は、例えば、ＦｉｎＦＥＴアーキテクチャのコンテキストにおけるフィン１２０によって表される１つ又は複数のチャネル層を備える。フィン１２０は、基板１０２から形成される。基板１０２は、限定されるものではないが、シリコン、ゲルマニウム、シリコンゲルマニウム合金、炭素ドープシリコン、炭素ドープシリコンゲルマニウム合金、及び化合物半導体材料を含む任意の半導体材料から作製されてよい。半導体構造１００は、基板１０２内の活性領域を電気的に絶縁するために基板１０２内に形成されたシャロートレンチアイソレーション（ＳＴＩ）領域１１０を更に備えてよい。ＳＴＩ領域１１０を形成するプロセスは、標準的であり、典型的には、基板１０２をエッチングして、当該技術分野において既知の任意の堆積方法を使用して絶縁体材料が充填される凹部を作成することを含む。ＳＴＩ領域１１０を形成するのに使用される絶縁体材料は、限定されるものではないが：窒化シリコン、酸化シリコン、酸窒化シリコン及びフッ化物ドープシリケートガラスを含む任意のＬｏｗ－ｋ誘電体材料からなってよい。
【0034】
当業者によって既知であるように、フィン１２０は、当該技術分野において既知の任意の方法によって形成されてよい。例示的な実施形態では、フィン１２０は、側壁イメージ転写（ＳＩＴ）技法によって形成されてよい。図１Ａに示されている実施形態は２つのフィン１２０を含むが、任意の数のフィンが基板１０２から形成されてよいことに留意されたい。例示的な実施形態では、フィン１２０は、およそ５ｎｍ～およそ１００ｎｍの範囲の高さ、およそ５ｎｍ～およそ２０ｎｍの範囲の幅を有してよく、およそ２０ｎｍ～１００ｎｍの範囲の空間によって離隔されてよい。
【0035】
図１～図１Ａを引き続き参照すると、半導体構造１００は、半導体構造１００のチャネル領域に対応するフィン１２０の一部分の上方に配置された犠牲ゲート酸化物１４０、犠牲ゲート酸化物１４０の上方に配置されたダミーゲート１４２及びダミーゲート１４２の上方に配置された犠牲ゲートハードマスク１４４からなる犠牲又はダミーゲートスタックを更に備えてよい。説明されるＦｉｎＦＥＴデバイスは、置換金属ゲート（ＲＭＧ）又はゲートラストプロセスフロー、又はゲートファーストプロセスフローのいずれかを使用して製造されてよいことに留意されたい。限定の意図ではなく、単に例示の目的で、以下で説明される実施形態は、ゲートラストプロセスフローを使用する。
【0036】
この実施形態では、半導体構造１００のチャネル領域は、犠牲ゲートスタック（すなわち、犠牲ゲート酸化物１４０、ダミーゲート１４２、及び犠牲ゲートハードマスク１４４）によって被覆された（すなわち、これらの下方にある）フィン１２０の部分又はセクションに対応する。犠牲ゲート構造によって被覆されていないフィン１２０の部分は、半導体構造１００のソース／ドレイン領域を画定する。上記で言及されたように、本発明の実施形態は、プレーナ及びゲートオールアラウンド（ＧＡＡ）トランジスタを含む他のデバイス構成に適用することができる。
【0037】
例示的な実施形態では、犠牲ゲート酸化物１４０は、限定されるものではないが、ＳｉＯ２、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、ＴｉＯ２、Ｌａ２Ｏ３、ＳｒＴｉＯ３、ＬａＡｌＯ３、及びこれらの混合物を含む酸化物材料から作製される。ダミーゲート１４２は、アモルファスシリコン（ａ－Ｓｉ）から形成され、犠牲ゲートハードマスク１４４は、窒化シリコン（ＳｉＮ）、酸化シリコン、酸化物／窒化物スタック、又は同様の材料及び構成から形成される。犠牲ゲートハードマスク１４４は、典型的には、エッチストップとして機能するためにダミーゲート１４２を覆って形成される。犠牲ゲート酸化物、ダミーゲート１４２及び犠牲ゲートハードマスク１４４を形成するプロセスは、当該技術分野において典型的かつ周知であることに留意されたい。
【0038】
ここで図２を参照すると、本発明の一実施形態に係る、スペーサ材料２３０の層を堆積させた後の半導体構造１００の断面図が示されている。好ましくは、スペーサ材料２３０は、Ｌｏｗ－ｋ誘電体材料からなる。スペーサ材料２３０を形成するための様々な（ｌｏｗ－ｋ）材料の非限定的な例としては、酸窒化シリコン（ＳｉＯＮ）、炭素ドープ酸化シリコン（ＳｉＯＣ）、フッ素ドープ酸化シリコン（ＳｉＯ：Ｆ）、シリコン炭素窒化物（ＳｉＣＮ）、窒化ホウ素（ＢＮ）、シリコンホウ素窒化物（ＳｉＢＮ）、炭窒化シリコンホウ素（ＳｉＢＣＮ）、酸炭窒化シリコン（ＳｉＯＣＮ）、酸化シリコン、及びこれらの組み合わせが挙げられ得る。誘電体材料は、約７よりも小さく、より好ましくは約５よりも小さい誘電率を有するｌｏｗ－ｋ材料とすることができる。スペーサ材料２３０は、例えば、原子層堆積（ＡＬＤ）、化学気相堆積（ＣＶＤ）、又は他の任意の適した堆積プロセスによって堆積し得る。好ましくは、スペーサ材料は、コンフォーマル堆積プロセスによって堆積する。スペーサ材料２３０の厚さは、およそ６ｎｍ～およそ８ｎｍ、及びそれらの間の範囲で変動してよい。
【0039】
ここで図３を参照すると、本発明の一実施形態に係る、スペーサ材料２３０（図２）をエッチングして、第１のスペーサ３３０を形成した後の半導体構造１００の断面図が示されている。第１のスペーサ３３０を形成するプロセスは、スペーサ材料２３０（図２）の堆積、及びそれに続く堆積したスペーサ材料２３０（図２）の方向性反応イオンエッチング（ＲＩＥ）を含む。この図に示されているように、第１のスペーサ３３０は、犠牲ゲート酸化物１４０、ダミーゲート１４２及び犠牲ゲートハードマスク１４４の側壁に沿って形成されている。第１のスペーサ３３０は本明細書において複数で説明されているが、第１のスペーサ３３０は、犠牲ゲート酸化物１４０、ダミーゲート１４２及び犠牲ゲートハードマスク１４４によって形成された犠牲ゲート構造を囲む単一のスペーサからなってよい。この実施形態では、第１のスペーサ３３０は、犠牲ゲート構造から外向きに延在する。言い換えれば、第１のスペーサ３３０は、犠牲ゲート構造によって被覆されていないフィン１２０の部分上に形成される。
【0040】
一実施形態では、第１のスペーサ３３０の厚さ（又は水平幅）は、およそ６ｎｍであってよいが、この値未満又はこれを超える厚さが検討されてもよい。
【0041】
ここで図４を参照すると、本発明の一実施形態に係る、ソース／ドレイン領域４１０及び犠牲キャップ４２０を形成した後の半導体構造１００の断面図が示されている。この図に示されているように、犠牲キャップ４２０は、ソース／ドレイン領域４１０の真上に、及び第１のスペーサ３３０及びＳＴＩ領域１１０に隣接して形成される。
【0042】
ソース／ドレイン領域４１０を形成するプロセスは、典型的には、犠牲ゲート構造（すなわち、犠牲ゲート酸化物１４０、ダミーゲート１４２及び犠牲ゲートハードマスク１４４）及び第１のスペーサ３３０によって被覆されていないフィン１２０の上側部分をエッチングして、ソース／ドレイン凹部（図示せず）を形成することを含む。例示的な実施形態では、フィン１２０のそのような部分を凹設するのに、ＲＩＥプロセスを使用することができる。エピタキシャル層成長プロセスが、次に、凹設されたフィン１２０の露出表面に対して実行される。具体的には、ｉｎ－ｓｉｔｕドープ材料（例えば、ｎ型ＦＥＴのためのリンドープシリコン（Ｓｉ：Ｐ）又はｐ型ＦＥＴのためのホウ素ドープシリコンゲルマニウム（ＳｉＧｅ：Ｂ））が、ソース／ドレイン凹部（図示せず）内でエピタキシャル成長して、ソース／ドレイン領域４１０が形成される。
【0043】
一般に、ソース／ドレイン領域４１０は、シード層として基板１０２及びフィン１２０の露出側壁を使用することによってエピタキシャル成長によって形成することができる。「エピタキシャル成長及び／又は堆積」及び「エピタキシャル形成及び／又は成長した」等の用語は、半導体材料の堆積表面上の半導体材料の成長を指し、ここで、成長している半導体材料は、堆積表面の半導体材料と同じ又は実質的に同様の結晶特性を有する。エピタキシャル堆積プロセスでは、ソースガスによって提供される化学反応体は制御され、システムパラメータは、堆積する原子が表面上で動き回るのに十分なエネルギーを有して半導体基板の堆積表面に至るとともに堆積表面の原子の結晶構造に自身を配向するように設定される。したがって、エピタキシャル半導体材料は、その上にそれが形成される堆積表面と同じ又は実質的に類似の結晶特性を有する。例えば、｛１００｝結晶表面上に堆積するエピタキシャル半導体材料は、｛１００｝配向を取る。幾つかの実施形態では、エピタキシャル成長及び／又は堆積プロセスは、半導体表面上で選択的に形成することであり、二酸化シリコン又は窒化シリコン表面等の誘電体表面上で材料を堆積させない。
【0044】
様々なエピタキシャル成長プロセスの非限定的な例としては、急速熱化学気相堆積（ＲＴＣＶＤ）、低エネルギープラズマ堆積（ＬＥＰＤ）、超高真空化学気相堆積（ＵＨＶＣＶＤ）、大気圧化学気相堆積（ＡＰＣＶＤ）、有機金属化学気相堆積（ＭＯＣＶＤ）、低圧化学気相堆積（ＬＰＣＶＤ）、限定反応処理ＣＶＤ（ＬＲＰＣＶＤ）、及び分子ビームエピタキシ（ＭＢＥ）が挙げられる。エピタキシャル堆積プロセスのための温度は、５００℃～９００℃の範囲に及ぶことができる。温度が高いほど典型的にはより高速な堆積をもたらすが、より高速な堆積は、結晶の欠陥及びフィルムの亀裂をもたらし得る。
【0045】
ソース／ドレイン領域４１０のエピタキシャル成長のために多くの異なる前駆体が使用されてよい。幾つかの実施形態では、エピタキシャル半導体材料の堆積のためのガス源は、シリコン含有ガス源、ゲルマニウム含有ガス源、又はこれらの組み合わせを含む。例えば、エピタキシャルシリコン層は、必ずしも限定されるわけではないが、シラン、ジシラン、トリシラン、テトラシラン、ヘキサクロロジシラン、テトラクロロシラン、ジクロロシラン、トリクロロシラン、及びこれらの組み合わせを含むシリコンガス源から堆積してよい。エピタキシャルゲルマニウム層は、必ずしも限定されるわけではないが、ゲルマン、ジゲルマン、ハロゲルマン、ジクロロゲルマン、トリクロロゲルマン、テトラクロロゲルマン及びこれらの組み合わせを含むゲルマニウムガス源から堆積し得る。そのようなガス源の組み合わせを利用して、エピタキシャルシリコンゲルマニウム合金層を形成することができる。水素、ヘリウム及びアルゴンのようなキャリアガスを使用することができる。
【0046】
ソース／ドレイン領域４１０を形成した後、ソース／ドレイン領域４１０からシリコンゲルマニウム（ＳｉＧｅ）の層をエピタキシャル成長させることによって犠牲キャップ４２０を形成することができる。この実施形態では、犠牲キャップ４２０を形成するＳｉＧｅの層は、犠牲キャップ４２０がソース／ドレイン領域４１０に対して選択的に除去され得るように、ソース／ドレイン領域４１０のゲルマニウム原子パーセントよりも高いおよそ２０原子パーセント～およそ４０原子パーセントであるゲルマニウム（Ｇｅ）濃度を有してよい。別の実施形態では、犠牲キャップ４２０は、ゲルマニウムの層をエピタキシャル成長させることによって形成することができる。
【0047】
それに応じて、犠牲キャップ４２０を形成するためにエピタキシ成長プロセスを使用することによって、エピタキシャル成長は、ソース／ドレイン領域４１０を形成する半導体材料上でのみ生じ、第１のスペーサ３３０及び／又はＳＴＩ領域１１０を形成する誘電体材料上では生じない。犠牲キャップ４２０は、チャネル領域に隣接するスペーサ材料（すなわち、第１のスペーサ３３０）を維持しながら、ゲート側壁からスペーサ材料の大部分を除去することを可能にし得る。加えて、犠牲キャップ４２０は、以下で詳細に説明されるように、半導体構造１００におけるラップアラウンドコンタクトの形成を可能にし得る。例示的な実施形態では、犠牲キャップ４２０の厚さは、およそ５ｎｍ～およそ２０ｎｍ、及びそれらの間の範囲で変動してよい。
【0048】
ここで図５を参照すると、本発明の一実施形態に係る、第１のスペーサ３３０を部分的に除去した後の半導体構造１００の断面図が示されている。この図に示されているように、第１のスペーサ３３０を凹設するために等方性エッチングプロセスが行われる。第１のスペーサ３３０がＳｉＯＣを含む例示的な実施形態では、第１のスペーサ３３０の上側部分を除去するために、水素プラズマ処理、及びそれに続くフッ化水素（ＨＦ）を含む水溶液エッチングプロセスを実行することができる。この図に示されているように、第１のスペーサ３３０の一部分は、犠牲ゲート構造の底部の互いに反対の側壁及びソース／ドレイン領域４１０の間に留まる。特に、この実施形態では、第１のスペーサ３３０は、犠牲ゲート酸化物１４０の互いに反対の側壁及びダミーゲート１４２の底部分に沿って留まる。第１のスペーサ３３０をエッチングした後、ソース／ドレイン領域４１０の上方に位置する犠牲キャップ４２０及びダミーゲート１４２の間にギャップ５１０が形成される。幾つかの実施形態では、ギャップ５１０は、ソース／ドレイン領域４１０の部分を露出してよい。
【0049】
ここで図６を参照すると、本発明の一実施形態に係る、犠牲スペーサ６１０を形成した後の半導体構造１００の断面図が示されている。この実施形態では、犠牲スペーサ６１０は、例えば、窒化シリコン（ＳｉＮ）を含む誘電体材料から作製される。犠牲スペーサ６１０は、この図に示されているように、半導体構造１００における全ての要素の露出した上側表面及び側壁の上方に堆積する。特に、犠牲スペーサ６１０は、第１のスペーサ３３０の上方に堆積し、犠牲キャップ４２０及びダミーゲート１４２の間の第１のスペーサ３３０の最上表面の上方に位置するギャップ５１０（図５）の各々をピンチオフする。
【0050】
一実施形態によれば、犠牲スペーサ６１０を形成するために、コンフォーマル堆積技法（例えば、ＡＬＤ、ＣＶＤ等）を使用することができる。好ましくは、犠牲スペーサ６１０の厚さは、第１のスペーサ３３０を形成する（ｌｏｗ－ｋ）スペーサ材料２３０の厚さよりも低い。例えば、第１のスペーサ３３０を形成するスペーサ材料２３０の厚さがおよそ６ｎｍである場合、犠牲スペーサ６１０の厚さは、およそ４ｎｍである。
【0051】
ここで図７を参照すると、本発明の一実施形態に係る、犠牲スペーサ６１０をエッチングした後の半導体構造１００の断面図が示されている。例示的な実施形態では、犠牲スペーサ６１０をエッチングすることは、ＲＩＥプロセスを使用して行われる。犠牲スペーサ６１０のエッチングは、この図に示されているように、犠牲キャップ４２０及び犠牲ゲートハードマスク１４４の頂部分を露出させる。
【0052】
ここで図８を参照すると、本発明の一実施形態に係る、置換金属ゲートプロセスを完了した後の半導体構造１００の断面図が示されている。
【0053】
この実施形態では、半導体構造１００内のゲート構造及び他の既存のデバイスの間の空隙を充填するように第１の誘電体層８４０が形成される。第１の誘電体層８４０は、例えば、第１の誘電体材料のＣＶＤによって形成することができる。第１の誘電体層８４０を形成するための誘電体材料の非限定的な例としては、酸化シリコン、窒化シリコン、水素化シリコン炭素酸化物、シリコン系ｌｏｗ－ｋ誘電体、流動性酸化物、多孔性誘電体又は多孔性有機誘電体を含む有機誘電体が挙げられ得る。第１の誘電体層８４０の堆積後、犠牲ゲートスタック（すなわち、図７に示された犠牲ゲート酸化物１４０、ダミーゲート１４２及び犠牲ゲートハードマスク１４４）の頂面を露出させるために半導体構造１００上にＣＭＰプロセスが行われてよい。
【0054】
製造プロセスのこの段階において、図７に示された犠牲ゲート酸化物１４０、ダミーゲート１４２及び犠牲ゲートハードマスク１４４によって形成される犠牲ゲートスタックは、例えば、ＲＩＥ又は化学的酸化物除去（ＣＯＲ）を含む既知のエッチングプロセスを使用して除去される。ゲートラスト製造プロセスでは、除去されたダミーゲート１４２は、その後、当該技術分野において既知のような金属ゲートに置換される。犠牲ゲートスタックは、第１のスペーサ３３０及び犠牲スペーサ６１０に対して選択的に除去されることに留意されたい。
【0055】
犠牲ゲートスタックを除去した後、典型的にはゲート誘電体８２０、ゲート電極８２２及びゲートキャップ８２４からなる金属ゲートスタックが、半導体構造１００において形成される。ゲート誘電体８２０は、ｈｉｇｈ－ｋ誘電体材料を含んでよい。ゲート誘電体８２０を形成するためのｈｉｇｈ－ｋ誘電体材料の非限定的な例としては、金属酸化物、例えば、酸化ハフニウム、酸化ハフニウムシリコン、酸窒化ハフニウムシリコン、酸化ランタン、酸化ランタンアルミニウム、酸化ジルコニウム、酸化ジルコニウムシリコン、酸窒化ジルコニウムシリコン、酸化タンタル、酸化チタン、酸化バリウムストロンチウムチタン、酸化バリウムチタン、酸化ストロンチウムチタン、酸化イットリウム、酸化アルミニウム、酸化鉛スカンジウムタンタル、及びニオブ酸鉛亜鉛が挙げられ得る。ゲート誘電体８２０は、例えば、ＣＶＤ、プラズマ支援ＣＶＤ、ＡＬＤ、蒸着、反応性スパッタリング、化学溶液堆積又は他の同様の堆積プロセス等の標準堆積技法を使用して形成されてよい。ゲート誘電体８２０の厚さは、およそ１．５ｎｍ～およそ５ｎｍ、及びそれらの間の範囲で変動してよい。幾つかの実施形態では、ｈｉｇｈ－ｋゲート誘電体８２０及びチャネル層の間に界面層（図示せず）を形成することができる。
【0056】
ゲート電極８２２は、限定されるものではないが、ドープ多結晶又はアモルファスシリコン、ゲルマニウム、シリコンゲルマニウム、金属（例えば、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ルテニウム（Ｒｕ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、白金（Ｐｔ）、スズ（Ｓｎ）、銀（Ａｇ）、金（Ａｕ））、導電金属化合物材料（例えば、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）、炭化タンタル（ＴａＣ）、炭化チタン（ＴｉＣ）、炭化チタンアルミニウム（ＴｉＡｌＣ）、ケイ化タングステン（ＷＳｉ）、窒化タングステン（ＷＮ）、酸化ルテニウム（ＲｕＯ２）、ケイ化コバルト（ＣｏＳｉ）、ケイ化ニッケル（ＮｉＳｉ））、遷移金属アルミナイド（例えば、Ｔｉ３Ａｌ、ＺｒＡｌ）、ＴａＭｇＣ、カーボンナノチューブ、導電性カーボン、グラフェン、又はこれらの材料の任意の適した組み合わせを含む、任意の適した導電材料からなってよい。導電性材料は、堆積中又は堆積後に組み込まれるドーパントを更に含んでよい。幾つかの実施形態では、ゲート電極８２２は、ゲート誘電体及びゲート導体の間に仕事関数設定層を更に含んでよい。仕事関数設定層は、仕事関数金属（ＷＦＭ）とすることができる。ＷＦＭは、限定されるものではないが、窒化チタン（ＴｉＮ）、窒化チタンアルミニウム（ＴｉＡｌＮ）、窒化ハフニウム（ＨｆＮ）、窒化ハフニウムシリコン（ＨｆＳｉＮ）、窒化タンタル（ＴａＮ）、窒化タンタルシリコン（ＴａＳｉＮ）、窒化タングステン（ＷＮ）、窒化モリブデン（ＭｏＮ），窒化ニオブ（ＮｂＮ）を含む窒化物；限定されるものではないが、炭化チタン（ＴｉＣ）、炭化チタンアルミニウム（ＴｉＡｌＣ）、炭化タンタル（ＴａＣ）、炭化ハフニウム（ＨｆＣ）を含む炭化物、及びこれらの組み合わせを含む任意の適した材料とすることができるが、これらに限定されるものではない。幾つかの実施形態では、導電性材料又は複数の導電性材料の組み合わせは、ゲート導体及びＷＦＭの両方として機能することができる。ゲート電極８２２及びＷＦＭは、限定されるものではないが、原子層堆積（ＡＬＤ）、化学気相堆積（ＣＶＤ）、物理気相堆積（ＰＶＤ）、スパッタリング、めっき、蒸着、イオンビーム堆積、電子ビーム堆積、レーザ支援堆積、化学溶液堆積等を含む任意の適したプロセス又は複数のプロセスの任意の適した組み合わせによって形成することができる。
【0057】
ゲートキャップ８２４は、標準堆積技法を使用してゲート電極８２２の上方に形成されてよい。ゲートキャップ８２４は、酸化シリコン、窒化シリコン、酸窒化シリコン、窒化ホウ素、又はそれらの材料の任意の適した組み合わせを含んでよいが、これらに限定されるものではない。
【0058】
ここで図９を参照すると、本発明の一実施形態に係る、第１の誘電体層８４０をパターニングして、コンタクトトレンチ９０２を形成した後の半導体構造１００の断面図が示されている。
【0059】
当業者によって知られているように、コンタクトトレンチ９０２を形成するための第１の誘電体層８４０のパターニングは、フォトレジスト層（図示せず）上にパターン（図示せず）を露出させること、及び露出したパターンを第１の誘電体層８４０に転写することを伴う。パターンを転写し、コンタクトトレンチ９０２を形成した後、フォトレジスト層は、例えばプラズマアッシングを含む当該技術分野において既知の任意のフォトレジストストリッピング方法を使用して除去することができる。
【0060】
この図に示されているように、コンタクトトレンチ９０２は、犠牲キャップ４２０の頂面及び犠牲スペーサ６１０の頂面及び側壁を露出させる。
【0061】
ここで図１０を参照すると、本発明の一実施形態に係る、犠牲キャップ４２０を選択的に除去した後の半導体構造１００の断面図が示されている。
【0062】
半導体構造１００から犠牲キャップ４１０（図９）を除去するのに適した例示的な技法は、フッ化水素（ＨＣｌ）を含む気相エッチング、アンモニア及び過酸化水素の混合を含むウェットエッチングを含んでよいが、これらに限定されるものではなく、これは、基礎となる層又は構造に対して最小の損傷を生じさせるか又は損傷を生じさせない。この図に示されているように、犠牲キャップ４１０（図９）の除去は、コンタクトトレンチ９０２を拡張し、ここでソース／ドレイン領域４１０の頂面及び側壁を含めてソース／ドレイン領域４１０を露出させ、犠牲スペーサ６１０を更に露出させる。ソース／ドレイン領域４１０の側壁を露出させることは、その後形成される金属コンタクトがソース／ドレイン領域４１０の周囲を包むことを可能にし、それによって、コンタクトエリアが増大するとともにコンタクト抵抗が低減する。
【0063】
【0064】
コンタクトを形成するプロセスは、第１の誘電体層８４０内にコンタクトトレンチ９０２（図１０）を形成すること、及び続いてコンタクトトレンチに導電性材料又は導電性材料の組み合わせを充填して、コンタクト構造を形成することを含む。この実施形態では、コンタクトライナ１１１０及びコンタクト金属１１１２は、コンタクトトレンチ９０２内に堆積されて、コンタクト構造が形成される。コンタクトトレンチ９０２内のコンタクトライナ１１１０の形成は、例えば、標準堆積方法を使用してチタン（Ｔｉ）又は窒化チタン（ＴｉＮ）を含む第１の導電性材料の層を堆積させることを含む。一実施形態によれば、コンタクトライナ１１１０の厚さは、およそ３ｎｍであってよい。コンタクト金属１１１２は、続いてコンタクトライナ１１１０の真上に堆積されて、例えば、ＣＶＤ、ＰＥＣＶＤ、ＰＶＤ、めっき、熱又は電子ビーム蒸着、又はスパッタリング等の標準堆積方法を使用してコンタクトトレンチ９０２（図１０）が充填される。コンタクト金属１１１２は、例えば、コバルト（Ｃｏ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、白金（Ｐｔ）、金（Ａｕ）、チタン（Ｔｉ）、又はこれらの任意の組み合わせを含む第２の導電性材料から作製される。１つ又は複数の実施形態では、半導体構造１００の上側表面から任意の導電性材料を除去するために平坦化プロセス、例えばＣＭＰが実行される。
【0065】
ここで図１２を参照すると、本発明の一実施形態に係る、犠牲スペーサ６１０を除去した後の半導体構造１００の断面図が示されている。
【0066】
半導体構造１００から犠牲スペーサ６１０を選択的に除去するために任意の適したエッチング技法を使用することができる。好ましくは、第１のスペーサ３３０の残りの部分及びコンタクトライナ１１１０を損傷させないエッチング化学が、犠牲スペーサ６１０を選択的に除去するために使用される。例えば、ＣＨＦ３、ＣＦ４、水素、及び／又は水素を含むプラズマエッチングを、半導体構造１００から犠牲スペーサ６１０を除去するために使用することができる。この実施形態では、犠牲スペーサ６１０を除去するために使用される除去化学は、第１のスペーサ３３０の存在に起因してゲート誘電体８２０に影響を与えないか又はこれを損傷させないことに留意されたい。言い換えれば、第１のスペーサ３３０の残りの部分は、犠牲スペーサ６１０の除去中にゲート誘電体８２０を保護する。
【0067】
この図に示されているように、犠牲スペーサ６１０の除去は、半導体構造１００においてエアギャップ１２０１を作成し、第１のスペーサ３３０の頂面及びコンタクトライナ１１１０の内側壁を露出させる。一実施形態によれば、エアギャップ１２０１のサイズは、コンタクトライナ１１１０の幅又は水平方向厚さ、及びゲート誘電体８２０の幅又は水平方向厚さによって画定される。それゆえ、エアギャップ１２０１のサイズは、コンタクトライナ１１１０及び／又はゲート誘電体８２０の寸法を調節することによって設計要件に従って調整又は制御することができる。
【0068】
ここで図１３を参照すると、本発明の一実施形態に係る、コンタクトライナ１１１０の露出部分を除去した後の半導体構造１００の断面図が示されている。
【0069】
例示的な実施形態では、犠牲スペーサ６０１（図１１）を除去した後に露出したコンタクトライナ１１１０の部分を除去するために、過酸化水素及びアンモニアの混合を含む水溶液エッチング溶液を使用することができる。この図において観察することができるように、コンタクト金属１１１２の内側壁上に位置するコンタクトライナ１１１０の露出部分を除去することは、エアギャップ１２０１を広げる。言い換えれば、コンタクトライナ１１１０の露出部分が半導体構造１００から除去されて、エアギャップ１２０１のサイズが増大する。この図に示されているように、コンタクトライナ１１１０は、ソース／ドレイン領域４１０及びコンタクト金属１１１２の間に留まるが、それは、コンタクト金属１１１２及びゲート電極８２２の間に位置するエリアから除去される。理解され得るように、エアギャップ１２０１が幅広になるほど、寄生容量が低くなる。また、コンタクトライナ１１１０の露出部分の除去は、ゲート、ソース／ドレインコンタクト、及びスペーサ等の必須のデバイス要素のための追加のスペースを提供し得る。
【0070】
コンタクトライナ１１１０は、コンタクト金属１１１２よりも高い抵抗を有することに留意されたい。それゆえ、コンタクトライナ１１１０の露出部分の除去は、半導体構造１００においてコンタクト抵抗を増大させない。代替的に又は加えて、ゲート誘電体８２０の内側壁は、その厚さを減少させるとともにエアギャップ１２０１のサイズを更に増大させるように（例えば、ドライエッチング技法を使用して）選択的にエッチングすることができる。
【0071】
ここで図１４を参照すると、本発明の一実施形態に係る、第２の誘電体層１４０２を堆積させ、エアギャップスペーサ１４０４を形成した後の半導体構造１００の断面図が示されている。
【0072】
第２の誘電体層１４０２は、例えば、第２の誘電体材料の非コンフォーマル堆積によって形成することができる。第２の誘電体層１４０２を形成するための誘電体材料の非限定的な例としては、酸化シリコン、窒化シリコン、水素化シリコン炭素酸化物、シリコン系ｌｏｗ－ｋ誘電体、流動性酸化物、多孔性誘電体、又は多孔性有機誘電体を含む有機誘電体が挙げられ得る。第２の誘電体層１４０２を堆積した後、ＣＭＰプロセスが半導体構造１００上で行われる。
【0073】
この図に示されているように、第２の誘電体層１４０２は、エアギャップ１２０１（図１３）をピンチオフして、エアギャップスペーサ１４０４が形成される。具体的には、犠牲スペーサ６１０（図１１）を除去した後に形成されたエアギャップ１２０１（図１３）は、エアギャップスペーサ１４０４を形成する捕捉された空気の領域を画定する非コンフォーマルの第２の誘電体層１４０２によってピンチオフされる。エアギャップスペーサ１４０４は、空気、水素、又は他の任意のガスを含むことができる。代替的には、エアギャップスペーサ１４０４は、第２の誘電体層１４０２の堆積中の圧力に依存して、周囲圧力よりも低いガス圧力又は真空付近を有することができる。１つの実施形態では、第２の誘電体層１４０２は、プラズマ強化化学気相堆積（ＰＥＣＶＤ）によって堆積する。代替的には、第２の誘電体層１４０２は、低圧化学気相堆積（ＬＰＣＶＤ）によって堆積することができる。空気はおよそ１の誘電率を有するので、エアギャップスペーサ１４０４は、半導体構造１００における寄生容量を低減させることができる。
【0074】
この図において観察することができるように、エアギャップスペーサ１４０４は、第２の誘電体層１４０２を形成するために使用される非コンフォーマル堆積プロセスの結果である特有の形状を含む。エアギャップスペーサ１４０４の形状は、エアギャップスペーサ１４０４の頂部分においてより幅狭であり、ソース／ドレイン領域４１０に近いエアギャップスペーサ１４０４のより低い部分においてより幅広である。エアギャップスペーサ１４０４のより幅広のより低い部分は、ゲート構造及びソース／ドレイン領域４１０の間のより大きいエアギャップを可能にし、これは、金属ゲート構造及びソース／ドレイン領域４１０の間の余裕容量を更に低減させる。
【0075】
それに応じて、提案される実施形態は、ソース／ドレイン領域４１０、コンタクト金属１１１２、及び金属ゲートスタックの間に位置するスペーサ構造を提供する。スペーサ構造は、第１のスペーサ３３０によって形成された底部スペーサ及び第２の誘電体層１４０２によって形成された頂部スペーサ又は第２のスペーサを含む。第２の誘電体層１４０２によって形成された第２のスペーサは、エアギャップスペーサ（又は単にエアギャップ）１４０４を含む。
【0076】
それゆえ、本発明の実施形態は、ラップアラウンドコンタクト構造と同時にエアギャップスペーサ１４０４を形成することを可能にし、それによって、寄生容量及び寄生抵抗が同時に減少する。加えて、提案される実施形態は、コンタクトライナ１１１０の部分を除去することによってトランジスタサイズを更に減少させることを可能にし、それによって、ゲート、ソース／ドレインコンタクト、及びスペーサ等の必須のデバイス要素のための追加のスペースが提供される。
【0077】
上記で説明されたような方法は、集積回路チップの製造において使用される。
結果として得られる集積回路チップは、未加工ウェハ形式において（すなわち、複数のパッケージ化されていないチップを有する単一のウェハとしての）、ベアダイとして、又はパッケージ化された形式において、製造者によって流通され得る。後者の場合、チップは、シングルチップパッケージ（マザーボード又は他のより高レベルのキャリアに固定されるリードを有するプラスチックキャリア等）に取り付けられるか、又はマルチチップパッケージ（表面相互接続又は埋め込み相互接続のいずれか又は両方を有するセラミックキャリア等）に取り付けられる。いずれの場合も、チップは、その後、（ａ）マザーボード等の中間製品、又は（ｂ）最終製品のいずれかの一部として、他のチップ、ディスクリート回路要素、及び／又は他の信号処理デバイスに統合される。最終製品は、玩具及び他の低価格用途から、ディスプレイ、キーボード又は他の入力デバイス、及び中央プロセッサを有する高度なコンピュータ製品までの範囲に及ぶ、集積回路チップを含む任意の製品とすることができる。
結果として得られる集積回路チップは、未加工ウェハ形式において（すなわち、複数のパッケージ化されていないチップを有する単一のウェハとしての）、ベアダイとして、又はパッケージ化された形式において、製造者によって流通され得る。後者の場合、チップは、シングルチップパッケージ（マザーボード又は他のより高レベルのキャリアに固定されるリードを有するプラスチックキャリア等）に取り付けられるか、又はマルチチップパッケージ（表面相互接続又は埋め込み相互接続のいずれか又は両方を有するセラミックキャリア等）に取り付けられる。いずれの場合も、チップは、その後、（ａ）マザーボード等の中間製品、又は（ｂ）最終製品のいずれかの一部として、他のチップ、ディスクリート回路要素、及び／又は他の信号処理デバイスに統合される。最終製品は、玩具及び他の低価格用途から、ディスプレイ、キーボード又は他の入力デバイス、及び中央プロセッサを有する高度なコンピュータ製品までの範囲に及ぶ、集積回路チップを含む任意の製品とすることができる。
【0078】
本明細書において使用される術語は、単に特定の実施形態を説明する目的のためであり、本発明を限定することを意図するものではない。本明細書において使用される場合、単数形の「ａ」、「ａｎ」、及び「ｔｈｅ」は、文脈上別途明示されていない限り、複数形も含むことが意図されている。「備える／有する／含む（ｃｏｍｐｒｉｓｅｓ）」及び／又は「備える／有する／含む（ｃｏｍｐｒｉｓｉｎｇ）」という用語は、本明細書において使用される場合、記載される特徴、整数、段階、動作、要素、及び／又はコンポーネントの存在を指定するが、１つ又は複数の他の特徴、整数、段階、動作、要素、コンポーネント、及び／又はこれらのグループの存在又は追加を排除しないことが更に理解されよう。「任意選択の」又は「任意選択で」は、それに続いて説明される事象又は状況は、生じる場合もあるし、又は生じない場合もあること、及び説明は、事象が生じる事例及びそれが生じない事例を含むことを意味する。
【0079】
「内側」、「外側」、「下」、「下方」、「下側」、「上方」、「上側」、「頂部」、「底部」等のような空間的相対語は、説明を容易にするために、図に示されたような、１つの要素又は特徴の、別の要素又は特徴に対する関係を説明するために本明細書において使用され得る。空間的相対語は、図に示された配向に加えて、使用又は動作におけるデバイスの異なる配向を包含するように意図され得る。例えば、図におけるデバイスが反転された場合、他の要素又は特徴の「下方」又は「下」にあるものとして説明された要素は、次には、当該他の要素又は特徴の「上方」に配向される。それゆえ、例の「下方」という用語は、上方及び下方の両方の配向を包含し得る。デバイスは、別様に（９０度回転して又は他の配向に）配向され得るとともに、本明細書において使用される空間的に相対の記述語は、それに応じて解釈され得る。
【0080】
近似の文言は、明細書及び特許請求の範囲全体を通して本明細書において使用される場合、許容可能に変動し得る任意の量的表現を、それが関連する基本機能において変化をもたらすことなく、変更するために適用され得る。それに応じて、「約」、「およそ」及び「実質的に」等の単数又は複数の用語によって変更される値は、指定される厳密な値に限定されるべきではない。少なくとも幾つかの事例では、近似の文言は、値を測定する機器の精度に対応し得る。ここで、及び明細書及び特許請求の範囲全体を通して、範囲限定は組み合わされ、及び／又は交換され得、そのような範囲は特定され、文脈又は文言が別途示さない限り、その中に含まれる全ての部分範囲を含む。範囲の特定の値に適用されるような「およそ」は、両方の値に適用され、別途値を測定する機器の精度に依存しない限り、記載される値の＋／－１０％を示し得る。
【0081】
本発明の様々な実施形態の説明は、例示の目的で提示されてきたが、包括的であることも、又は開示される実施形態に限定されることも意図するものではない。説明された実施形態の範囲から逸脱することなく、多くの変更及び変形が、当業者には明らかになるであろう。本明細書において使用される術語は、実施形態の原理、実際の適用又は市場で見られる技術に優る技術的改善を最も良好に説明するために、又は他の当業者が本明細書において開示された実施形態を理解することを可能にするために選択されたものである。
【図1】
【図1A】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【手続補正書】
【提出日】2024-05-01
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
ソース／ドレイン領域に隣接して位置するゲート構造；及び前記ゲート構造及び前記ソース／ドレイン領域の間に位置するスペーサ構造、ここで、前記スペーサ構造は、頂部スペーサ及び底部スペーサを有し、前記頂部スペーサは、頂部分よりも幅広である底部分を有するエアギャップを含み、前記エアギャップの前記より幅広の底部分は、前記ゲート構造及び前記ソース／ドレイン領域の間に位置する、
を備える、半導体構造。
【請求項2】
前記ソース／ドレイン領域の上方のコンタクト構造を更に備え、前記コンタクト構造は、前記ソース／ドレイン領域の上方のコンタクトライナ及び前記コンタクトライナの上方のコンタクト金属を有する、請求項１に記載の半導体構造。
【請求項3】
前記頂部スペーサは、前記エアギャップを形成するために前記コンタクト構造及び前記ゲート構造の間の前記底部スペーサの上方に位置する空間をピンチオフする非コンフォーマル誘電体材料を含む、請求項２に記載の半導体構造。
【請求項4】
前記底部スペーサは、Ｌｏｗ－ｋ誘電体材料を含む、請求項１に記載の半導体構造。
【請求項5】
前記ゲート構造は、基板上のチャネル層の第１の部分と接触する金属ゲートスタックを有し、前記チャネル層の前記第１の部分は、ソース／ドレイン領域間に位置し；前記スペーサ構造は、前記金属ゲートスタックから外向きに延在する前記チャネル層の第２の部分の上方に位置する第１のスペーサを有し、前記第１のスペーサは、前記金属ゲートスタックの底部分及び前記基板の上方に位置する前記ソース／ドレイン領域の部分の間に配置され；
前記半導体構造は、前記ソース／ドレイン領域の上方にコンタクト構造を備え、前記コンタクト構造は、前記第１のスペーサの上方及び前記コンタクト構造及び前記金属ゲートスタックの間に配置された第２のスペーサと接触し、前記第２のスペーサは、頂部分よりも幅広である底部分を有するエアギャップを含み、前記エアギャップの前記より幅広の底部分は、前記金属ゲートスタック及び前記ソース／ドレイン領域の各々の間に位置する、請求項１に記載の半導体構造。
【請求項6】
前記コンタクト構造は：コンタクトライナ；及び
前記コンタクトライナの上方のコンタクト金属、ここで、前記コンタクトライナの第１の部分は、前記ソース／ドレイン領域の上方にあり、前記コンタクトライナの第２の部分は、前記コンタクト金属の外側壁上に配置され、前記コンタクトライナは、前記金属ゲートスタックに隣接する前記コンタクト金属の内側壁上に形成されない、
を更に有する、請求項５に記載の半導体構造。
【請求項7】
前記コンタクト金属の前記内側壁は、前記エアギャップのサイズを増大させるために前記第２のスペーサと直接接触する、請求項６に記載の半導体構造。
【請求項8】
前記金属ゲートスタックは：ゲート誘電体；
前記ゲート誘電体の上方のゲート電極；及び
前記ゲート電極の上方のゲートキャップ
を更に含む、請求項５に記載の半導体構造。
【請求項9】
前記ゲート誘電体の厚さが減少して、前記エアギャップのサイズが更に増大する、請求項８に記載の半導体構造。
【請求項10】
前記第１のスペーサは、ＳｉＯＣを含むＬｏｗ－ｋ誘電体材料を含む、請求項５から９のいずれか一項に記載の半導体構造。
【請求項11】
前記第２のスペーサは、前記エアギャップを形成するために前記第１のスペーサの上方及び前記コンタクト構造及び前記金属ゲートスタックの間に位置する空間をピンチオフするための非コンフォーマル誘電体材料を含む、請求項５から９のいずれか一項に記載の半導体構造。
【請求項12】
前記第１のスペーサの頂面は、前記ソース／ドレイン領域の頂面の下方にある、請求項５から９のいずれか一項に記載の半導体構造。
【請求項13】
基板上のチャネル層の第１の部分と接触する金属ゲートスタックを形成する段階、ここで、前記チャネル層の前記第１の部分は、ソース／ドレイン領域間に位置する；前記金属ゲートスタックから外向きに延在する前記チャネル層の第２の部分の上方に第１のスペーサを形成する段階、ここで、前記第１のスペーサは、前記金属ゲートスタックの底部分及び前記基板の上方に位置する前記ソース／ドレイン領域の部分の間に形成される；
前記ソース／ドレイン領域の上方にコンタクト構造を形成する段階；
前記第１のスペーサの上方及び前記コンタクト構造及び前記金属ゲートスタックの間に第２のスペーサを形成する段階、ここで、前記第２のスペーサは、頂部分よりも幅広である底部分を有するエアギャップを含み、前記エアギャップの前記より幅広の底部分は、前記金属ゲートスタック及び前記ソース／ドレイン領域の各々の間に位置する、
を備える、半導体構造を形成する方法。
【請求項14】
前記コンタクト構造を形成する段階は：コンタクトライナを形成する段階；及び
前記コンタクトライナの上方のコンタクト金属を形成する段階、ここで、前記コンタクトライナの第１の部分は、前記ソース／ドレイン領域の上方にあり、前記コンタクトライナの第２の部分は、前記コンタクト金属の外側壁上に配置される；及び
前記金属ゲートスタックに隣接する前記コンタクト金属の内側壁から前記コンタクトライナの第３の部分をエッチングする段階
を更に有する、請求項１３に記載の方法。
【請求項15】
前記コンタクト金属の前記内側壁は、前記エアギャップのサイズを増大させるために前記第２のスペーサと直接接触する、請求項１４に記載の方法。
【請求項16】
前記金属ゲートスタックを形成する段階は：ゲート誘電体を形成する段階；
前記ゲート誘電体の上方のゲート電極を形成する段階；及び
前記ゲート電極の上方のゲートキャップを形成する段階
を更に有する、請求項１３に記載の方法。
【請求項17】
前記ゲート誘電体の厚さを減少させて、前記エアギャップのサイズを更に増大させる段階を更に備える、請求項１６に記載の方法。
【請求項18】
前記第１のスペーサは、酸炭化シリコンを含むＬｏｗ－ｋ誘電体材料を含み、前記第２のスペーサは、前記エアギャップを形成するために前記第１のスペーサの上方及び前記コンタクト構造及び前記金属ゲートスタックの間に位置する空間をピンチオフするための非コンフォーマル誘電体材料を含む、請求項１３から１７のいずれか一項に記載の方法。
【請求項19】
前記チャネル層の第１の部分の上方に犠牲ゲートスタックを形成する段階、ここで、前記チャネル層の前記第２の部分は、前記犠牲ゲートスタックから外向きに延在し、前記チャネル層は、シャロートレンチアイソレーション領域間に位置する；前記チャネル層の前記第２の部分、前記犠牲ゲートスタック及び前記シャロートレンチアイソレーション領域の上方に第１のスペーサ材料を堆積させる段階；
前記第１のスペーサ材料をエッチングして、前記第１のスペーサを形成する段階；
前記チャネル層の前記第２の部分から前記ソース／ドレイン領域をエピタキシャル成長させる段階；
前記ソース／ドレイン領域から犠牲キャップをエピタキシャル成長させる段階、ここで、前記犠牲キャップの第１の部分は、前記第１のスペーサに隣接し、前記犠牲キャップの第２の部分は、前記シャロートレンチアイソレーション領域の上方にある；
前記第１のスペーサを凹設する段階、ここで、前記第１のスペーサの一部分は、前記犠牲ゲートスタックの底部領域上に留まる；
前記犠牲ゲートスタック、前記第１のスペーサ、前記犠牲キャップ及び前記シャロートレンチアイソレーション領域の上方に犠牲スペーサを堆積させる段階、ここで、前記犠牲スペーサの厚さは、前記第１のスペーサの厚さよりも低い；
前記犠牲スペーサを凹設して、前記犠牲キャップの頂部分及び前記犠牲ゲートスタックの頂部分を露出させる段階；
前記犠牲スペーサ及び前記露出した頂部誘電体キャップの上方に第１の誘電体層を堆積させる段階；及び
前記犠牲ゲートスタックを前記金属ゲートスタックに置換する段階
を更に備える、請求項１３から１７のいずれか一項に記載の方法。
【請求項20】
前記第１の誘電体層をエッチングして、コンタクトトレンチを形成する段階、ここで、前記コンタクトトレンチは、前記犠牲キャップの前記頂部分を露出させる；及び前記犠牲キャップを除去する段階、ここで、前記犠牲キャップを除去する段階は、前記ソース／ドレイン領域及び前記シャロートレンチアイソレーション領域の第１の部分を露出させる、
を更に備える、請求項１９に記載の方法。
【国際調査報告】