▶ インターナショナル・ビジネス・マシーンズ・コーポレーションの特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-10-02
(54)【発明の名称】ハイブリッド積層電界効果トランジスタ
(51)【国際特許分類】
H01L 21/8234 20060101AFI20240925BHJP
H01L 21/336 20060101ALI20240925BHJP
H01L 29/786 20060101ALI20240925BHJP
H01L 21/8238 20060101ALI20240925BHJP
【ＦＩ】
H01L27/088 B
H01L29/78 301Y
H01L29/78 618C
H01L29/78 617K
H01L27/088 E
H01L27/092 D
H01L27/092 G
H01L27/092 C
H01L27/088 C
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2024513170
(86)(22)【出願日】2022-07-28
(85)【翻訳文提出日】2024-02-26
(86)【国際出願番号】 CN2022108564
(87)【国際公開番号】W WO2023045554
(87)【国際公開日】2023-03-30
(31)【優先権主張番号】17/481,504
(32)【優先日】2021-09-22
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】390009531
【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【住所又は居所原語表記】Ｎｅｗ Ｏｒｃｈａｒｄ Ｒｏａｄ， Ａｒｍｏｎｋ， Ｎｅｗ Ｙｏｒｋ １０５０４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ
(74)【代理人】
【識別番号】100112690
【弁理士】
【氏名又は名称】太佐 種一
(74)【代理人】
【識別番号】100120710
【弁理士】
【氏名又は名称】片岡 忠彦
(74)【復代理人】
【識別番号】100091568
【弁理士】
【氏名又は名称】市位 嘉宏
(72)【発明者】
【氏名】シエ、ルイロン
(72)【発明者】
【氏名】ヘクマットショアータバリ、バーマン
(72)【発明者】
【氏名】レズニチェク、アレクサンダー
(72)【発明者】
【氏名】ウー、ヘン
【テーマコード（参考）】
5F048
5F110
5F140
【Ｆターム（参考）】
5F048AA01
5F048AA04
5F048AB03
5F048AC03
5F048BA01
5F048BA14
5F048BA15
5F048BA16
5F048BA19
5F048BB02
5F048BB09
5F048BB11
5F048BB20
5F048BD01
5F048BD06
5F048BE08
5F048BF07
5F048BF15
5F048BF16
5F110AA04
5F110BB04
5F110BB11
5F110CC02
5F110CC10
5F110DD01
5F110DD05
5F110DD13
5F110EE01
5F110EE02
5F110EE03
5F110EE06
5F110EE14
5F110EE15
5F110EE22
5F110EE36
5F110FF01
5F110GG01
5F110GG02
5F110GG04
5F110GG06
5F110GG12
5F110GG25
5F110GG30
5F110GG44
5F110HK08
5F110HK09
5F110HK13
5F110HK34
5F110HL02
5F110HL03
5F110HL14
5F110NN02
5F110NN22
5F110NN23
5F110NN24
5F110QQ02
5F110QQ04
5F110QQ05
5F140AA39
5F140AB03
5F140AC01
5F140AC36
5F140BA01
5F140BA05
5F140BA06
5F140BA07
5F140BA08
5F140BA09
5F140BA10
5F140BB05
5F140BB06
5F140BC12
5F140BC15
5F140BD11
5F140BD13
5F140BF05
5F140BF06
5F140BF10
5F140BF15
5F140BF16
5F140BF20
5F140BF21
5F140BF22
5F140BF25
5F140BF26
5F140BF27
5F140BF30
5F140BF60
5F140BG02
5F140BH06
5F140BJ05
5F140BJ06
5F140BJ10
5F140BJ27
5F140BK09
5F140BK17
5F140CC02
5F140CC03
5F140CC08
5F140CC09
5F140CC11
5F140CC12
5F140CC13
5F140CC15
5F140CE07
5F140CE20
(57)【要約】
ハイブリッド積層半導体デバイスは、基板上のナノシート・スタックと、オールアラウンド・ゲートとを含む。ナノシート・スタックは、第１のスタック部分と、第２のスタック部分とを含む。第１のスタック部分は第１のチャネルを含む。第２のスタック部分は、第１のスタック部分の上に積層され、第２のチャネルを含む。オールアラウンド・ゲートは、第１のチャネルの周りを取り囲む第１のゲート部分と、第２のチャネルの周りを取り囲む第２のゲート部分とを含む。第１のゲート延長部が第１のゲート部分に接触し、第２のゲート延長部が第２のゲート部分に接触する。少なくとも１つのゲート・コンタクトが、第１のゲート部分との導電性を確立するために第１のゲート延長部に接触し、第２のゲート部分との導電性を確立するために第２のゲート延長部に接触する。
【特許請求の範囲】
【請求項1】
ハイブリッド積層半導体デバイスを作製する方法であって、基板上にナノシート・スタックを形成することであって、前記ナノシート・スタックは、第１のチャネルを含む第１のスタック部分と、前記第１のスタック部分の上に積層された第２のスタック部分であって、第２のチャネルを含む、前記第２のスタック部分と、前記第１のスタック部分と前記第２のスタック部分との間に挿入された誘電体スペーサとを備える、前記形成することと、
前記第１のチャネルの周りを取り囲む第１のゲート部分と、前記第２のチャネルの周りを取り囲む第２のゲート部分とを含むオールアラウンド・ゲートを形成することと、
前記第１のゲート部分に接触するように前記ナノシート・スタックの第１の側部に第１のゲート延長部を形成することと、
前記第２のゲート部分に接触するように前記ナノシート・スタックの第２の側部に第２のゲート延長部を形成することであって、前記第２の側部は前記第１の側部とは異なる、前記形成することと、
前記第１のゲート部分との導電性を確立するために前記第１のゲート延長部に接触する第１のゲート・コンタクトを形成することと、
前記第２のゲート部分との導電性を確立するために前記第２のゲート延長部に接触する第２のゲート・コンタクトを形成することと
を含む、方法。
【請求項2】
前記第１のスタック部分に接触するように第１のソース／ドレインを形成することと、前記第２のスタック部分に接触するように第２のソース／ドレインを形成することとをさらに含む、請求項１に記載の方法。
【請求項3】
前記第１のソース／ドレインに第１のドーパントをドーピングすることと、前記第２のソース／ドレインに前記第１のドーパントと同じである第２のドーパントをドーピングすることとをさらに含む、請求項２に記載の方法。
【請求項4】
前記第１のソース／ドレインに第１のドーパントをドーピングすることと、前記第２のソース／ドレインに前記第１のドーパントとは異なる第２のドーパントをドーピングすることとをさらに含む、請求項２に記載の方法。
【請求項5】
前記第１および第２のゲート延長部を形成することは、前記第１のゲート部分に接触する第１の側壁部分を形成し、前記第１のゲート延長部を画定するように第１の方向に沿って前記第１の側壁部分から延在する第１のベースを形成することと、
前記第２のゲート部分に接触する第２の側壁部分を形成し、前記第１の方向とは異なる第２の方向に沿って前記第２の側壁部分から延在する第２のベースを形成することと
を含む、請求項１に記載の方法。
【請求項6】
前記第１のゲート・コンタクトは前記第１のベース部分に物理的に接触し、前記第２のゲート・コンタクトは前記第２のベース部分に物理的に接触する、請求項５に記載の方法。
【請求項7】
前記第１および第２のゲート延長部を形成することは、第１の誘電体材料に第１のゲート延長部層を形成することであって、前記第１のゲート延長部層は、前記基板上に直接に形成された第１のベース部分と、前記第１のスタック部分に接して直接に形成された第１の側壁部分とを含む、前記形成することと、
第２の誘電体材料に第２のゲート延長部層を形成することであって、前記第２のゲート延長部層は、前記第１の誘電体材料の上面上に形成された第２のベース部分と、前記第２のスタック部分に接して直接に形成された第２の側壁部分とを含む、前記形成することと、
前記第１のゲート延長部を形成するために前記第１のゲート延長部層を電気伝導性材料で置換することと、
前記第２のゲート延長部を形成するために前記第２のゲート延長部層を電気伝導性材料で置換することと
をさらに含む、請求項６に記載の方法。
【請求項8】
前記基板の活性領域から前記第１および第２のゲート延長部の一部を除去することと、前記基板の一部を露出させるために前記活性領域から前記ナノシート・スタックの一部を除去することと、
前記基板の露出部分上に直接に第１のソース／ドレインを形成することであって、前記第１のソース／ドレインは、前記ナノシート・スタックの前記第１のスタック部分に含まれる前記第１のチャネルに接触する、前記形成することと、
前記第１のソース／ドレインを絶縁誘電体で被覆することと、
前記絶縁誘電体上に第２のソース／ドレインを形成することであって、前記第２のソース／ドレインは、前記ナノシート・スタックの前記第２のスタック部分に含まれる前記第２のチャネルに接触する、前記形成することと
をさらに含む、請求項７に記載の方法。
【請求項9】
ハイブリッド積層半導体デバイスを作製する方法であって、基板上にナノシート・スタックを形成することであって、前記ナノシート・スタックは、第１のチャネルを含む第１のスタック部分と、前記第１のスタック部分の上に積層された第２のスタック部分であって、第２のチャネルを含む、前記第２のスタック部分と、前記第１のスタック部分と前記第２のスタック部分との間に挿入された誘電体スペーサとを備える、前記形成することと、
前記第１のチャネルの周りを取り囲む第１のゲート部分と、前記第２のチャネルの周りを取り囲む第２のゲート部分とを含むオールアラウンド・ゲートを形成することと、
前記第１のゲート部分に接触するように前記ナノシート・スタックの第１の側部に第１のゲート延長部を形成することと、
前記第２のゲート部分に接触するように前記ナノシート・スタックの同じ前記第１の側部に第２のゲート延長部を形成することと、
前記第１のゲート部分および前記第２のゲート部分との導電性を確立するために前記第１のゲート延長部および前記第２のゲート延長部の両方に接触するゲート・コンタクトを形成することと
を含む、方法。
【請求項10】
前記第１のスタック部分に接触するように第１のソース／ドレインを形成することと、前記第２のスタック部分に接触するように第２のソース／ドレインを形成することとをさらに含む、請求項９に記載の方法。
【請求項11】
前記第１のソース／ドレインに第１のドーパントをドーピングすることと、前記第２のソース／ドレインに前記第１のドーパントと同じである第２のドーパントをドーピングすることとをさらに含む、請求項１０に記載の方法。
【請求項12】
前記第１のソース／ドレインに第１のドーパントをドーピングすることと、前記第２のソース／ドレインに前記第１のドーパントとは異なる第２のドーパントをドーピングすることとをさらに含む、請求項１０に記載の方法。
【請求項13】
前記第１および第２のゲート延長部を形成することは、前記第１のゲート部分に接触する第１の側壁部分を形成し、前記第１のゲート延長部を画定するように第１の方向に沿って前記第１の側壁部分から延在する第１のベースを形成することと、
前記第２のゲート部分に接触する第２の側壁部分を形成し、前記第１のベースと同じ前記第１の方向に沿って前記第２の側壁部分から延在する第２のベースを形成することと
を含む、請求項９に記載の方法。
【請求項14】
前記第１および第２のゲート延長部を形成することは、第１の誘電体材料に第１のゲート延長部層を形成することであって、前記第１のゲート延長部層は、前記基板上に直接に形成された第１のベース部分と、前記第１のスタック部分に接触するように前記ナノシート・スタックの前記第１の側部に接して直接に形成された第１の側壁部分とを含む、前記形成することと、
第２の誘電体材料に第２のゲート延長部層を形成することであって、前記第２のゲート延長部層は、前記第１の誘電体材料の上面上に形成された第２のベース部分と、前記第２のスタック部分に接触するように前記ナノシート・スタックの同じ前記第１の側部に接して直接に形成された第２の側壁部分とを含む、前記形成することと、
前記第１のゲート延長部を形成するために前記第１のゲート延長部層を電気伝導性材料で置換することと、
前記第２のゲート延長部を形成するために前記第２のゲート延長部層を電気伝導性材料で置換することと
をさらに含む、請求項１３に記載の方法。
【請求項15】
前記基板の活性領域から前記第１および第２のゲート延長部の一部を除去することと、前記基板の一部を露出させるために前記活性領域から前記ナノシート・スタックの一部を除去することと、
前記基板の露出部分上に直接に第１のソース／ドレインを形成することであって、前記第１のソース／ドレインは、前記ナノシート・スタックの前記第１のスタック部分に含まれる前記第１のチャネルに接触する、前記形成することと、
前記第１のソース／ドレインを絶縁誘電体で被覆することと、
前記絶縁誘電体上に第２のソース／ドレインを形成することであって、前記第２のソース／ドレインは、前記ナノシート・スタックの前記第２のスタック部分に含まれる前記第２のチャネルに接触する、前記形成することと
をさらに含む、請求項１４に記載の方法。
【請求項16】
ハイブリッド積層半導体デバイスであって、基板上のナノシート・スタックであって、第１のチャネルを含む第１のスタック部分と、前記第１のスタック部分の上に積層された第２のスタック部分であって、第２のチャネルを含む、前記第２のスタック部分と、前記第１のスタック部分と前記第２のスタック部分との間に挿入された誘電体スペーサとを備える、前記ナノシート・スタックと、
前記第１のチャネルの周りを取り囲む第１のゲート部分と、前記第２のチャネルの周りを取り囲む第２のゲート部分とを含むオールアラウンド・ゲートと、
前記第１のゲート部分に接触する第１のゲート延長部と、
前記第２のゲート部分に接触する第２のゲート延長部と、
前記第１のゲート部分との導電性を確立するために前記第１のゲート延長部に接触し、前記第２のゲート部分との導電性を確立するために前記第２のゲート延長部に接触する、少なくとも１つのゲート・コンタクトと
を備える、ハイブリッド積層半導体デバイス。
【請求項17】
前記第１のゲート延長部は前記ナノシート・スタックの第１の側部に接触し、前記少なくとも１つのゲート・コンタクトは、前記第１のゲート延長部に接触する第１のゲート・コンタクトを含み、前記第２のゲート延長部は前記第１の側部とは反対の前記ナノシート・スタックの第２の側部に接触し、前記少なくとも１つのゲート・コンタクトは、前記第２のゲート延長部に接触する第２のゲート・コンタクトを含む、請求項１６に記載のハイブリッド積層半導体デバイス。
【請求項18】
前記第１のスタック部分は、第１の型のトランジスタを形成するために第１のドーパントをドーピングされた第１のチャネルを含み、前記第２のスタック部分は、前記第１の型のトランジスタとは異なる第２の型のトランジスタを形成するために前記第１の型のドーパントとは異なる第２のドーパントをドーピングされた第２のチャネルを含む、請求項１７に記載のハイブリッド積層半導体デバイス。
【請求項19】
前記第１のゲート延長部および前記第２のゲート延長部は、両方とも前記ナノシート・スタックの同じ側部に接触し、前記少なくとも１つのゲート・コンタクトは、前記第１のゲート延長部および前記第２のゲート延長部の両方に接触する単一のゲート・コンタクトを含む、請求項１６に記載のハイブリッド積層半導体デバイス。
【請求項20】
前記第１のスタック部分は、第１の型のトランジスタを形成するために第１のドーパントをドーピングされた第１のチャネルを含み、前記第２のスタック部分は、前記第１の型のトランジスタと同じである第２の型のトランジスタを形成するために前記第１のドーパントと同じである第２のドーパントをドーピングされた第２のチャネルを含む、請求項１９に記載のハイブリッド積層半導体デバイス。【発明の詳細な説明】
【技術分野】
【0001】
本発明は、一般に、半導体デバイスのための作製方法および結果として得られる構造体に関する。より詳細には、本発明は、ハイブリッド積層電界効果トランジスタのための作製方法および結果として得られる構造体に関する。
【背景技術】
【0002】
現代の半導体デバイス作製プロセスでは、ｎ型電界効果トランジスタ（ＮＦＥＴ）およびｐ型電界効果トランジスタ（ＰＦＥＴ）などの多数の半導体デバイスが単一のウェハ上に作製される。非プレーナ型トランジスタ・デバイス・アーキテクチャ（例えば、フィン型ＦＥＴ（ＦｉｎＦＥＴ）およびナノシートＦＥＴ）は、プレーナ型トランジスタよりも向上したデバイス密度および向上したパフォーマンスを提供し得る。従来のプレーナ型ＦＥＴとは異なり、非プレーナ型ＦＥＴは、チャネル領域の全周の周りを取り囲むゲートスタックを実現するために、ゲートオールアラウンド（ＧＡＡ）技術を利用する。結果として得られるＧＡＡ ＦＥＴは、デバイス・フットプリントが縮小され、チャネル電流フローの制御が改善される。
【0003】
最近開発された非プレーナ型ＦＥＴの一種は、相補型電界効果トランジスタ（ＣＦＥＴ）と称される。ＣＦＥＴは、ＮＦＥＴの上に垂直に積層されたＰＦＥＴ、またはその逆を含む。ＣＦＥＴは、より小さいスケールのデバイスを可能にするために、互いの上にＰＦＥＴおよびＮＦＥＴトランジスタを積層する際にＧＡＡ技術を利用することができ、これは半導体デバイスのフットプリントを縮小する継続的な動向を達成している。しかし、回路コンポーネントのすべてがＣＭＯＳペアからなるわけではないため、異なる極性を有する１対のデバイスを提供するＣＦＥＴデバイス（ＮＦＥＴ上のＰＦＥＴ、またはＰＦＥＴ上のＮＦＥＴ）は、回路設計における十分な柔軟性を提供しない。したがって、柔軟なゲート制御を有するハイブリッド積層ＦＥＴソリューションは、さまざまな型の回路にとって魅力的である。
【発明の概要】
【0004】
本発明の実施形態は、ハイブリッド積層半導体デバイスを形成するための作製工程（fabricationoperations）を実行する方法を対象とする。作製工程は、基板上にナノシート・スタック（ＮＳスタック）を形成することを含み、ナノシート・スタックは、第１のチャネルを含む第１のスタック部分と、第１のスタック部分の上に積層された第２のスタック部分であって、第２のチャネルを含む、第２のスタック部分と、第１のスタック部分と第２のスタック部分との間に挿入された誘電体スペーサとを備える。工程は、第１のチャネルの周りを取り囲む第１のゲート部分と、第２のチャネルの周りを取り囲む第２のゲート部分とを含むオールアラウンド・ゲートを形成することをさらに含む。工程は、第１のゲート部分に接触するようにナノシート・スタックの第１の側部に第１のゲート延長部を形成することと、第２のゲート部分に接触するようにナノシート・スタックの第２の側部に第２のゲート延長部を形成することとをさらに含む。第２の側部は第１の側部とは異なる。工程は、第１のゲート部分との導電性を確立するために第１のゲート延長部に接触する第１のゲート・コンタクトを形成することと、第２のゲート部分との導電性を確立するために第２のゲート延長部に接触する第２のゲート・コンタクトを形成することとをさらに含む。
【0005】
本発明の実施形態は、ハイブリッド積層半導体デバイスを形成するために作製工程を実行する方法に向けられる。作製工程は、基板上にナノシート・スタックを形成することを含む。ナノシート・スタックは、第１のチャネルを含む第１のスタック部分と、第１のスタック部分の上に積層された第２のスタック部分であって、第２のチャネルを含む、第２のスタック部分と、第１のスタック部分と第２のスタック部分との間に挿入された誘電体スペーサとを備える。工程は、第１のチャネルの周りに巻き付く第１のゲート部分と、第２のチャネルの周りを取り囲む第２のゲート部分とを含むオールアラウンド・ゲートを形成することをさらに含む。工程は、第１のゲート部分に接触するようにナノシート・スタックの第１の側部に第１のゲート延長部を形成することと、第２のゲート部分に接触するようにナノシート・スタックの同じ第１の側部に第２のゲート延長部を形成することとをさらに含む。工程は、第１のゲート部分および第２のゲート部分との導電性を確立するために第１のゲート延長部および第２のゲート延長部の両方に接触するゲート・コンタクトを形成することをさらに含む。
【0006】
本発明の実施形態は、ハイブリッド積層半導体デバイスに向けられる。ハイブリッド積層半導体デバイスは、基板上のナノシート・スタックと、オールアラウンド・ゲートとを備える。ナノシート・スタックは、第１のスタック部分と、第２のスタック部分とを含む。第１のスタック部分は第１のチャネルを含む。第２のスタック部分は、第１のスタック部分の上に積層され、第２のチャネルを含む。オールアラウンド・ゲートは、第１のチャネルの周りを取り囲む第１のゲート部分と、第２のチャネルの周りを取り囲む第２のゲート部分とを含む。第１のゲート延長部が第１のゲート部分に接触し、第２のゲート延長部が第２のゲート部分に接触する。少なくとも１つのゲート・コンタクトが、第１のゲート部分との導電性を確立するために第１のゲート延長部に接触し、第２のゲート部分との導電性を確立するために第２のゲート延長部に接触する。
【0007】
追加的な特徴および利点は、本明細書に記載される技術を通して実現される。他の実施形態および態様が、本明細書に詳細に記載される。より良い理解のためには、明細書および図面を参照されたい。
【0008】
実施形態とみなされる主題は、本明細書の末尾の特許請求の範囲で具体的に指摘され、明確に特許請求される。実施形態の上記および他の特徴および利点は、添付の図面とともに以下の詳細な説明を参照することで明らかである。
【図面の簡単な説明】
【0009】
【図1】本発明の実施形態によるさまざまなハイブリッド積層半導体デバイスの概略図である。
【図2】独立に制御されるゲートを有する同じ型の２つの積層ＦＥＴを含むハイブリッド積層半導体デバイスを形成するためのさまざまな作製工程後の複数の断面図であり、本発明の態様によるさまざまな中間作製工程を実行した後のハイブリッド積層半導体デバイスの断面図である。
【図3】独立に制御されるゲートを有する同じ型の２つの積層ＦＥＴを含むハイブリッド積層半導体デバイスを形成するためのさまざまな作製工程後の複数の断面図であり、本発明の態様による追加的な作製工程を実行した後のハイブリッド積層半導体デバイスの断面図である。
【図4】独立に制御されるゲートを有する同じ型の２つの積層ＦＥＴを含むハイブリッド積層半導体デバイスを形成するためのさまざまな作製工程後の複数の断面図であり、本発明の態様による追加的な作製工程後のハイブリッド積層半導体デバイスの断面図である。
【図5】独立に制御されるゲートを有する同じ型の２つの積層ＦＥＴを含むハイブリッド積層半導体デバイスを形成するためのさまざまな作製工程後の複数の断面図であり、本発明の態様による追加的な作製工程後のハイブリッド積層半導体デバイスの断面図である。
【図6】独立に制御されるゲートを有する同じ型の２つの積層ＦＥＴを含むハイブリッド積層半導体デバイスを形成するためのさまざまな作製工程後の複数の断面図であり、本発明の態様による追加的な作製工程後のハイブリッド積層半導体デバイスの断面図である。
【図7】独立に制御されるゲートを有する同じ型の２つの積層ＦＥＴを含むハイブリッド積層半導体デバイスを形成するためのさまざまな作製工程後の複数の断面図であり、本発明の態様による追加的な作製工程後のハイブリッド積層半導体デバイスの断面図である。
【図8】独立に制御されるゲートを有する同じ型の２つの積層ＦＥＴを含むハイブリッド積層半導体デバイスを形成するためのさまざまな作製工程後の複数の断面図であり、本発明の態様による追加的な作製工程後のハイブリッド積層半導体デバイスの断面図である。
【図9】独立に制御されるゲートを有する同じ型の２つの積層ＦＥＴを含むハイブリッド積層半導体デバイスを形成するためのさまざまな作製工程後の複数の断面図であり、本発明の態様による追加的な作製工程後のハイブリッド積層半導体デバイスの断面図である。
【図10】独立に制御されるゲートを有する同じ型の２つの積層ＦＥＴを含むハイブリッド積層半導体デバイスを形成するためのさまざまな作製工程後の複数の断面図であり、本発明の態様による追加的な作製工程後のハイブリッド積層半導体デバイスの断面図である。
【図11】独立に制御されるゲートを有する同じ型の２つの積層ＦＥＴを含むハイブリッド積層半導体デバイスを形成するためのさまざまな作製工程後の複数の断面図であり、本発明の態様による追加的な作製工程後のハイブリッド積層半導体デバイスの断面図である。
【図12】独立に制御されるゲートを有する同じ型の２つの積層ＦＥＴを含むハイブリッド積層半導体デバイスを形成するためのさまざまな作製工程後の複数の断面図であり、本発明の態様による追加的な作製工程後のハイブリッド積層半導体デバイスの断面図である。
【図13】独立に制御されるゲートを有する同じ型の２つの積層ＦＥＴを含むハイブリッド積層半導体デバイスを形成するためのさまざまな作製工程後の複数の断面図であり、本発明の態様による追加的な作製工程後のハイブリッド積層半導体デバイスの断面図である。
【図14】独立に制御されるゲートを有する同じ型の２つの積層ＦＥＴを含むハイブリッド積層半導体デバイスを形成するためのさまざまな作製工程後の複数の断面図であり、本発明の態様による追加的な作製工程後のハイブリッド積層半導体デバイスの断面図である。
【図15】共有ゲートを有する積層ＣＭＯＳ ＦＥＴを含むハイブリッド半導体デバイスを形成するためのさまざまな作製工程後の複数の断面図であり、本発明の態様によるさまざまな中間作製工程を実行した後のハイブリッド積層半導体デバイスの断面図である。
【図16】共有ゲートを有する積層ＣＭＯＳ ＦＥＴを含むハイブリッド半導体デバイスを形成するためのさまざまな作製工程後の複数の断面図であり、本発明の態様による追加的な作製工程後のハイブリッド積層半導体デバイスの断面図である。
【図17】共有ゲートを有する積層ＣＭＯＳ ＦＥＴを含むハイブリッド半導体デバイスを形成するためのさまざまな作製工程後の複数の断面図であり、本発明の態様による追加的な作製工程後のハイブリッド積層半導体デバイスの断面図である。
【図18】共有ゲートを有する積層ＣＭＯＳ ＦＥＴを含むハイブリッド半導体デバイスを形成するためのさまざまな作製工程後の複数の断面図であり、本発明の態様による追加的な作製工程後のハイブリッド積層半導体デバイスの断面図である。
【図19】共有ゲートを有する積層ＣＭＯＳ ＦＥＴを含むハイブリッド半導体デバイスを形成するためのさまざまな作製工程後の複数の断面図であり、本発明の態様による追加的な作製工程後のハイブリッド積層半導体デバイスの断面図である。
【図20】本発明の一実施形態による異なる型のハイブリッド積層半導体デバイスを含む集積回路（ＩＣ）の概略図である。
【発明を実施するための形態】
【0010】
この詳細な説明は、シリコン（Ｓｉ）・チャネル・ナノシートおよびＳｉＧｅ犠牲ナノシートを有する例示的なゲートオールアラウンド（ＧＡＡ）・ナノシートＦＥＴアーキテクチャにおいてラップアラウンド下側絶縁領域を形成するために本発明の態様がどのように実施され得るかの例を含むが、本明細書に記述される教示の実施は、特定の型のＦＥＴ構造または材料の組合せに限定されない。むしろ、本発明の実施形態は、下層の基板からのＳ／Ｄ領域およびゲートの電気的絶縁を改善することが望ましいような、現在既知の、または今後開発される、任意の他の型のトランジスタ・デバイスまたは材料とともに実施されることが可能である。
【0011】
簡潔にするため、半導体デバイスおよび集積回路（ＩＣ）の作製に関する従来の技術は、本明細書において詳細に記載されることもされないこともあり得る。さらに、本明細書に記載されるさまざまなタスクおよびプロセス・ステップは、本明細書に詳細に記載されない追加的なステップまたは機能を有するより包括的な手順またはプロセスに組み込まれ得る。特に、半導体デバイスおよび半導体ベースのＩＣの製造におけるさまざまなステップは周知であるので、簡潔にするため、多くの従来のステップは本明細書では簡単に言及されるのみであるか、または周知のプロセスの詳細を提供することなく全体的に省略される。
【0012】
次に、本発明により具体的に関連する技術の説明に移ると、トランジスタは、多様なＩＣに共通して見られる半導体デバイスである。トランジスタは本質的にはスイッチである。しきい値電圧よりも高い電圧がトランジスタのゲートに印加されると、スイッチはオンになり、トランジスタに電流が流れる。ゲートにおける電圧がしきい値電圧よりも低い場合、スイッチはオフであり、トランジスタに電流は流れない。
【0013】
典型的な半導体デバイスは、ウェハの活性領域を用いて形成される。活性領域は、隣接する半導体デバイスを分離し電気的に絶縁するために使用される絶縁領域によって画定される。例えば、複数の金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を有するＩＣでは、各ＭＯＳＦＥＴは、半導体材料の層にｎ型またはｐ型の不純物を注入することによって半導体層の活性領域に形成されたソースおよびドレインを有する。ソースとドレインとの間にチャネル（またはボディ）領域が配設される。ボディ領域の上方にゲート電極が配設される。ゲート電極およびボディは、ゲート誘電体層によって離間される。
【0014】
ＭＯＳＦＥＴベースのＩＣは、いわゆる相補型金属酸化物半導体（ＣＭＯＳ）作製技術を用いて作製される。一般に、ＣＭＯＳは、論理機能を実装するためにｐ型およびｎ型のＭＯＳＦＥＴの相補的で対称的なペアを使用する技術である。チャネル領域はソースおよびドレインを接続し、電流はチャネル領域を通ってソースからドレインへ流れる。電流は、ゲート電極に印加される電圧によってチャネル領域に誘導される。
【0015】
ＦＥＴのウェハ・フットプリントは、チャネル材料の電気伝導率に関連する。チャネルがより良好な静電制御下にある場合、ＦＥＴは対応してより小さいウェハ・フットプリントで作成され得る。チャネルの静電制御を改善しＦＥＴサイズを減少させる既知の方法は、ゲートオールアラウンド技術を用いてチャネルを形成することである。例えば、ＦｉｎＦＥＴまたはナノシート・デバイスは、ゲート制御を改善するためにチャネルの周りを取り囲むゲートを形成する。また、デバイスのフットプリントを縮小するために、いわゆる積層電界効果トランジスタ（ＦＥＴ）は、以前のナノシートおよびフィン型トランジスタ・アーキテクチャを超えるスケーリング利得を提供する次世代のデバイス構造である。積層ＦＥＴは、第１の型のトランジスタ（例えば、ｎ型ＮＳ ＦＥＴ）を画定する第１のデバイスが、異なる型のＮＳトランジスタ（例えば、ｐ型ＮＳ ＦＥＴ）を画定する第２のデバイスの上方に垂直に積層されたものを含む。このようにして、２つのトランジスタが同じデバイス・フットプリントを共有することができることにより、デバイス密度が２倍になるような単一のトランジスタの空間だけを要する。
【0016】
従来の積層ＦＥＴは、デバイス・フットプリントを縮小するという目標を達成するが、低下したアプリケーション柔軟性に関する問題を示す。例えば、従来の積層ＦＥＴに含まれる２つの積層トランジスタは同じゲートを用いて制御される。したがって、積層トランジスタは相互に相補的であると称される。したがって、従来の積層ＦＥＴは、相補型電界効果トランジスタ（ＣＦＥＴ）と称されることが多い。
【0017】
従来のＣＦＥＴは、それらの相補的で対称的なトランジスタ関係とともにデバイス・フットプリントにおけるそれらの固有の縮小により、ＣＭＯＳ論理回路を効率的にサポートすることができるが、それらの共有ゲートは、デバイスが利用され得るアプリケーションを制限する。例えば、人工知能（ＡＩ）アプリケーションは、ローカル・レジスタ・ファイル（ＬＲＦ）を使用するＡＩハードウェア・アクセラレータを利用する。これらのレジスタ・ファイルは通常、専用の読み出しおよび書き込みポートを有する高速スタティックＲＡＭを実装するために、不均衡な数の異なる型の半導体デバイスを含む（例えば、ＣＭＯＳ ＦＥＴの総数と比較してＮＦＥＴペアの総数がより多い）。したがって、従来のＣＦＥＴの相補的で対称的なアーキテクチャ特性（例えば、ＮＦＥＴおよびＰＦＥＴの積層配置を常に含む）は、全体的なＩＣフットプリントに関して非効率を生じ得る。さらに、独立に制御されるゲートを有するトランジスタは、レジスタ・ファイルの個別のポートを選択することが要求される。結果として、共有ゲートを有するＣＦＥＴは通常、多くのＡＩアプリケーションにおける使用のためには非現実的である。
【0018】
次に、本発明の態様の概説に移ると、本発明の１つまたは複数の実施形態は、異なる型の積層ＦＥＴを含むハイブリッド積層半導体デバイスを提供することによって、既知の積層ＦＥＴのアーキテクチャおよび作製技術の上記の欠点を解決する。しかし、従来のＣＦＥＴとは異なり、本明細書に記載されるハイブリッド積層半導体デバイスは、各積層ＦＥＴのための独立に制御されるゲートまたは積層ＦＥＴによって共有される共有ゲート（すなわち、共通に制御されるゲート）を、異なる型の積層トランジスタに設けることができる。
【0019】
図１を参照すると、例えば、本発明の非限定的な実施形態は、独立に制御されるゲートを有する１対の積層ＮＦＥＴを含むハイブリッド積層半導体デバイス１０を提供する。本発明の別の非限定的な実施形態によれば、ハイブリッド積層半導体デバイス２０は、独立に制御されるゲートを有する１対の積層ＰＦＥＴを含み得る。本発明のさらに別の非限定的な実施形態によれば、ハイブリッド積層半導体デバイス３０は、共有ゲートを有する１対の積層ＮＦＥＴを含み得る。本発明のさらに別の非限定的な実施形態によれば、ハイブリッド積層半導体デバイス４０は、共有ゲートを有する１対の積層ＰＦＥＴを含み得る。本発明のさらに別の非限定的な実施形態によれば、ハイブリッド積層半導体デバイス５０は、独立に制御されるゲートを有する積層ＣＭＯＳ ＦＥＴ（例えば、ＰＦＥＴの上に積層されたＮＦＥＴ、およびその逆）を含み得る。本発明のさらに別の非限定的な実施形態によれば、ハイブリッド積層半導体デバイス６０は、共有ゲートを有する積層ＣＭＯＳ ＦＥＴ（例えば、ＰＦＥＴの上に積層されたＮＦＥＴ、およびその逆）を含み得る。これに応じて、本明細書に記載されるハイブリッド積層半導体デバイスのさまざまな非限定的な実施形態は、半導体デバイスのフットプリントを縮小するという継続的な動向を満足しながら、例えばＡＩアプリケーションなどの広範囲のアプリケーションで使用され得る。
【0020】
本発明の非限定的な実施形態によれば、ハイブリッド積層半導体デバイスを作製するための本明細書に記載される工程は、独立なゲート領域または共有ゲート領域のいずれかを形成するために、積層チャネル間に誘電体絶縁部を形成することを含む。これに応じて、ゲート延長部が、独立に制御されるゲートの形成を容易にするために独立なゲート領域にそれぞれ形成されることができ、または共有ゲートの形成を容易にするために共有ゲート領域に形成されることができる。
【0021】
次に、本発明の態様による作製工程および結果として得られる構造体のより詳細な説明に移ると、図２～図１９は、さまざまな作製工程を実行した後のハイブリッド積層半導体デバイス１００を示す。図２～図１９に示される断面図は２次元であるが、図２～図１９に示される図は３次元構造体を表すと理解される。図２に示されるトップダウン参照図１０１は、図２～図１９に示されるさまざまな断面図（Ｘ表示図、Ｙ１Ａ表示図、およびＹ１Ｂ表示図）に対する参照点を提供する。直線Ｘに沿ったＸ表示図は、ゲート領域１０３（すなわち、ゲートが形成される領域）を横切る側面図であり、直線Ｙ１Ａに沿ったＹ１Ａ表示図は、ゲート間の活性領域１０５（「Ｓ／Ｄ領域」とも称され、そこに１つまたは複数のソース／ドレインが形成される）を横切る側面図であり、直線Ｙ１Ｂに沿ったＹ１Ｂ表示図は、ゲートの下の活性領域１０７（ゲートの下に位置する「チャネル領域」とも称され、そこに１つまたは複数の型のＮＳスタックが形成される）を横切る側面図である。
【0022】
図２を参照すると、本発明の態様によるさまざまな既知の中間作製工程を実行した後のハイブリッド積層半導体デバイス１００が示されている。この段階では、ハイブリッド積層半導体デバイス１００は、基板１０４上に形成されたナノシート・スタック（ＮＳスタック）１０２を含む。基板１０４は、例えば、単結晶Ｓｉ、シリコン・ゲルマニウム（ＳｉＧｅ）、ＩＩＩ－Ｖ化合物半導体、ＩＩ－ＶＩ化合物半導体、またはセミコンダクタ・オン・インシュレータ（ＳＯＩ）などの任意の適切な基板材料からなり得る。例えば、ＩＩＩ－Ｖ族化合物半導体は、ヒ化アルミニウムガリウム（ＡｌＧａＡｓ）、窒化アルミニウムガリウム（ＡｌＧａＮ）、ヒ化アルミニウム（ＡｌＡｓ）、ヒ化アルミニウム・インジウム（ＡｌＩｎＡｓ）、窒化アルミニウム（ＡｌＮ）、アンチモン化ガリウム（ＧａＳｂ）、アンチモン化ガリウム・アルミニウム（ＧａＡｌＳｂ）、ヒ化ガリウム（ＧａＡｓ）、ヒ化アンチモン化ガリウム（ＧａＡｓＳｂ）、窒化ガリウム（ＧａＮ）、アンチモン化インジウム（ＩｎＳｂ）、ヒ化インジウム（ＩｎＡｓ）、ヒ化インジウム・ガリウム（ＩｎＧａＡｓ）、ヒ化リン化インジウム・ガリウム（ＩｎＧａＡｓＰ）、窒化インジウム・ガリウム（ＩｎＧａＮ）、窒化インジウム（ＩｎＮ）、リン化インジウム（ＩｎＰ）および上記の材料のうちの少なくとも１つを含む合金組合せのうちの１つまたは複数などの、少なくとも１つのＩＩＩ族元素および少なくとも１つのＶ族元素を有する材料を含む。合金組合せは、二元（２つの元素、例えば、ヒ化ガリウム（ＩＩＩ）（ＧａＡｓ））、三元（３つの元素、例えば、ＩｎＧａＡｓ）および四元（４つの元素、例えば、リン化アルミニウム・ガリウム・インジウム（ＡｌＩｎＧａＰ））合金を含み得る。
【0023】
本発明のいくつかの実施形態では、基板１０４は、シリコン・オン・インシュレータ（ＳＯＩ）構成を提供するために、埋め込み酸化物層１０６を含み得る。埋め込み酸化物層１０６は、例えば、酸化シリコンなどの任意の適切な誘電体材料からなり得る。本発明のいくつかの実施形態では、埋め込み酸化物層１０６は、約１４５ｎｍの厚さに形成されるが、他の厚さは本発明の想定範囲内にある。
【0024】
本発明のいくつかの実施形態では、ＮＳスタック１０２は、１つまたは複数の犠牲層１１０と交互になった１つまたは複数の半導体層１０８を含み得る。本発明のいくつかの実施形態では、半導体層１０８および犠牲層１１０は、エピタキシャル成長層である。本発明のいくつかの実施形態では、ＮＳスタック１０２の上側スタック部分１１３（本明細書では上側ＮＳスタック１１３とも称される）は、ＮＳスタック１０２の下側スタック部分１１５（本明細書では下側ＮＳスタック１１５とも称される）から犠牲スペーサ層１１２によって分離される。ＮＳスタック１０２の上側部分１１３および下側部分１１５は、それぞれのチャネル型を規定し得る。例えば、本発明のいくつかの実施形態では、ＮＳスタック１０２の上側部分１１３内の半導体層１０８は、最終デバイスにおけるチャネル（例えば、ｎ型チャネル）の第１のスタックを規定する一方、ＮＳスタック１０２の下側部分１１５内の半導体層１０８は、最終デバイスにおける同じ型のチャネル（例えば、ｎ型チャネル）の第２のスタックを規定する。本発明の他の実施形態では、ＮＳスタック１０２の上側部分１１３内の半導体層１０８は、最終デバイスにおける第１の型の積層チャネル（例えば、ｐ型チャネルのスタック）を規定する一方、ＮＳスタック１０２の下側部分１１５内の半導体層１０８は、最終デバイスにおける第２の型の積層チャネル（例えば、ｐ型チャネル）を規定する。
【0025】
説明を簡単にするため、６個の犠牲層１１０と交互になった４個のナノシート（例えば、図２に示される４個の半導体層１０８）を有するＮＳスタック１０２に対して実行される工程を参照する。しかし、ＮＳスタック１０２は、対応する個数の犠牲層と交互になった任意個数のナノシートを含み得ると理解される。例えば、ＮＳスタック１０２は、２個のナノシート、５個のナノシート、８個のナノシート、または任意個数のナノシートを、対応する個数の犠牲層とともに（すなわち、最下ナノシートの下の最下犠牲層および各対の隣接するナノシート間の犠牲層を有するナノシート・スタックを形成するために適宜）含み得る。さらに、ＮＳスタック１０２は犠牲スペーサ層１１２の上下に同数のチャネル（半導体層１０８）を有するように図示されているが、示された構成は必要ではない。本発明のいくつかの実施形態では、ＮＳスタック１０２の上側部分１１３は、ＮＳスタック１０２の下側部分１１５よりも多数または少数のチャネル（例えば、半導体層１０８）を有し得る。
【0026】
半導体層１０８は、例えば、単結晶シリコンまたはシリコン・ゲルマニウムなどの任意の適切な材料からなり得る。本発明のいくつかの実施形態では、半導体層１０８は、シリコン・ナノシートである。本発明のいくつかの実施形態では、半導体層１０８は厚さが約４ｎｍ～約１０ｎｍ、例えば６ｎｍであるが、他の厚さは本発明の想定範囲内にある。本発明のいくつかの実施形態では、基板１０４および半導体層１０８は、同じ半導体材料からなり得る。本発明の他の実施形態では、基板１０４は第１の半導体材料からなることができ、半導体層１０８は第２の半導体材料からなることができる。
【0027】
犠牲層１１０は、エッチング選択性要件を満たすために、半導体層１０８の材料に応じて、シリコンまたはシリコン・ゲルマニウム層であり得る。例えば、半導体層１０８がシリコン・ナノシートである本発明の実施形態では、犠牲層１１０はシリコン・ゲルマニウム層であり得る。半導体層１０８がシリコン・ゲルマニウム・ナノシートである本発明の実施形態では、犠牲層１１０は、半導体層１０８におけるゲルマニウム濃度よりも高いゲルマニウム濃度を有するシリコン・ゲルマニウム層であり得る。例えば、半導体層１０８が５パーセントのゲルマニウム濃度を有するシリコン・ゲルマニウム（ＳｉＧｅ５と称されることがある）である場合、犠牲層１１０は、約２５パーセントのゲルマニウム濃度を有するシリコン・ゲルマニウム層（ＳｉＧｅ２５）であり得るが、他のゲルマニウム濃度は本発明の想定範囲内にある。本発明のいくつかの実施形態では、犠牲層１１０は厚さが約８ｎｍ～約１５ｎｍ、例えば１０ｎｍであるが、他の厚さは本発明の想定範囲内にある。
【0028】
犠牲スペーサ層１１２は、半導体層１０８および犠牲層１１０の両方に対するエッチング選択性を提供するように選択されたゲルマニウム濃度を有するシリコン・ゲルマニウム層からなり得る。例えば、半導体層１０８がＳｉＧｅ５ナノシートであり犠牲層１１０がＳｉＧｅ２５層である本発明の実施形態では、犠牲スペーサ層１１２はＳｉＧｅ６０であり得るが、他のゲルマニウム濃度は本発明の想定範囲内にある。図９に関して示されるように、犠牲スペーサ層１１２は、ＮＳスタック１０２の下側部分１１５からＮＳスタック１０２の上側部分１１３を分離する誘電体スペーサ１２６によって置換される。その結果、犠牲スペーサ層１１２の厚さは、ＮＳスタック１０２の上側部分１１３と下側部分１１５との間の最終的な誘電体分離を規定する。本発明のいくつかの実施形態では、犠牲スペーサ層１１２は厚さが約５ｎｍ～約３５ｎｍ、例えば１５ｎｍであり得るが、他の厚さは本発明の想定範囲内にある。
【0029】
図２を引き続き参照すると、ハード・マスク１１４が、ＮＳスタック１０２の上に形成される。その上にハード・マスク１１４が形成されるＮＳスタック１０２の部分は、活性領域（１０５および１０７）と称される。本発明のいくつかの実施形態では、ハード・マスク１１４は、例えば窒化シリコンなどの任意の適切な材料からなり得る。ハード・マスクは、活性領域１０５および１０７の寸法を規定するために利用される。例えば、ハード・マスク１１４は、目標の長さおよび幅を達成するようにパターン化され得る。その後、パターン化されたハード・マスクによって被覆されないＮＳスタックの部分を選択的に除去するために、ウェットまたはドライ・エッチング・プロセスが実行され得る。これに応じて、ハード・マスクの下に依然として残るＮＳスタック１０２の部分が活性領域１０５および１０７を画定する。本発明のいくつかの実施形態では、ハード・マスク１１４は、例えば図１４および図１９に示される完成したハイブリッド積層半導体デバイス１００を取得するために実行されるさまざまな後続の作製プロセスから活性領域１０５および１０７を保護するためにさらに利用される。
【0030】
図２をさらに参照すると、ゲート延長部層１１６の堆積後のハイブリッド積層半導体デバイス１００が示されている。ゲート延長部層１１６は、ＮＳスタック１０２の側壁とともに基板１０４の表面（例えば、酸化物層１０６の上面）に沿うようにコンフォーマルに堆積される。これに応じて、ゲート延長部層１１６は、（表示図Ｙ１Ａに示されるように）Ｓ／Ｄ領域１０５および（表示図Ｙ１Ｂに示されるように）チャネル領域１０７の両方に形成される。
【0031】
ゲート延長部層１１６は、例えば化学気相堆積（ＣＶＤ）プロセスを用いて堆積されることができ、例えば約８ｎｍ～約２０ｎｍの範囲の厚さを有し得る。本発明の１つまたは複数の実施形態では、ゲート延長部層１１６は、犠牲層１１０と同じ材料である。例えば、犠牲層１１０がＳｉＧｅ２５層である場合、ゲート延長部層１１６もまたＳｉＧｅ２５の層である。
【0032】
次に図３を参照すると、ゲート延長部層１１６をリセス加工およびパターン化した後のハイブリッド積層半導体デバイス１００が示されている。本発明の一実施形態によれば、活性領域１０５および１０７に位置するゲート延長部層１１６は、まず、犠牲スペーサ層１１２と下側ＮＳスタック１１５との間の界面または犠牲スペーサ層１１２と下側ＮＳスタック１１５との間の界面の直上までリセス加工され得る。ハイブリッド積層半導体デバイス１００の残りの材料と実質的に反応することなくゲート延長部層１１６の材料を攻撃する方向性ＲＩＥプロセスが、ゲート延長部層１１６をリセス加工するために実行され得る。誘電体層１０６の上のゲート延長部層の下側水平部分は、リセス加工されたＯＰＬ（有機層）などのソフト・マスクによって保護され得る。
【0033】
活性領域１０５および１０７に位置するリセス加工されたゲート延長部層１１６は、次に、リセス加工されたゲート延長部層１１６を被覆するＯＰＬ材料（図示せず）から形成されたソフト・マスク層を堆積し、下側ＮＳスタック１１５の一方の側部に接して形成されたソフト・マスク層の一部を除去しつつＮＳスタック１１５の反対の側部に形成されたソフト・マスク層の一部を維持することによって、パターン化され得る。これに応じて、リセス加工されたゲート延長部層１１６の第１の部分（例えば、リセス加工されたゲート延長部層１１６の左側部分）が露出する一方で、リセス加工されたゲート延長部層１１７の第２の部分（例えば、リセス加工されたゲート延長部層１１７の右側部分）は残りのソフト・マスクによって被覆されたままとなる。
【0034】
その後、ハイブリッド積層半導体デバイス１００の残りの材料と実質的に反応することなくゲート延長部層１１６の材料を攻撃する別の方向性ＲＩＥプロセスが、ゲート延長部層１１６の露出部分を除去するために実行され得る。そして、ソフト・マスク層は、図３に示されるように下側ＮＳスタック１１５の一方の側部に形成されるゲート延長部層１１７の残りの部分を露出させるために除去され得る。
【0035】
続いて、ゲート延長部層１１７の残りの部分は、単に第１のゲート延長部１１７（すなわち、下側ゲート延長部１１７）と称される。図３に示されるように、下側ゲート延長部１１７は、活性領域１０５（表示図Ｙ１Ａに示されるように）および１０７（表示図Ｙ１Ｂに示されるように）に存在する。下側ゲート延長部１１７は、ベース部分１１９およびサイド部分１２１を含む。ベース部分１１９は、基板１０４（例えば、酸化物層１０６の上面）上に形成され、下側ＮＳスタック１１５の側壁から第１の方向に延在する。サイド部分１２１は、ベース部分１１９から上方に延在し、下側ＮＳスタック１１５の側部に沿う。上記の例は、下側ゲート延長部１１７を下側ＮＳスタック１１５の右側に形成するが、本発明の範囲から逸脱することなく、下側ゲート延長部１１７は下側ＮＳスタック１１５の左側に形成され得ると理解されるべきである。
【0036】
図４を参照すると、ウェハの上に第１の層間誘電体（ＩＬＤ）１１８を堆積した後のハイブリッド積層半導体デバイス１００が示されている。第１のＩＬＤ１１８は、以下のものに限定されないが、二酸化シリコン（ＳｉＯ２）、ＳｉＮ、ＳｉＯＣ、ＳｉＯＣＮ、ＳｉＣ、またはいくつかの層の組合せを含むさまざまな誘電体材料から形成され得る。そして、第１のＩＬＤ１１８は、犠牲スペーサ層１１２と下側ＮＳスタック１１５との間の界面または犠牲スペーサ層１１２と下側ＮＳスタック１１５との間の界面の直上までリセス加工され得る。ハイブリッド積層半導体デバイス１００の残りの材料と実質的に反応することなく第１のＩＬＤ１１８の材料を攻撃するＲＩＥまたはウェット・エッチング・プロセスが、第１のＩＬＤ１１８をリセス加工するために実行され得る。これに応じて、活性領域１０５および１０７に位置する下側ゲート延長部１１７の部分は、リセス加工されたＩＬＤ１１８によって被覆されたままである。
【0037】
図５に移ると、活性領域１０５および１０７に第２のゲート延長部１２０（例えば、上側ゲート延長部１２０）を形成した後のハイブリッド積層半導体デバイス１００が示されている。上側ゲート延長部１２０は、下側ゲート延長部１１７を形成するために使用されるのと類似の技術を用いて形成される。したがって、上側ゲート延長部１２０の形成に関する詳細は簡単のために繰り返されない。図５に示されるように、上側ゲート延長部１２０は、上側ＮＳスタック１１３に接して、ただし下側ゲート延長部１１７に関して反対の側部に形成される。これに応じて、上側ゲート延長部１２０は、ＩＬＤ１１８の上面上に形成され上側ＮＳスタック１１３の側壁から下側ベース部分１１９の第１の方向とは反対の第２の方向に延在するベース部分１２３を含む。サイド部分１２５は、ベース部分１２３から上方に延在し、上側ＮＳスタック１１３の側部に沿う。
【0038】
図６を参照すると、第１のＩＬＤ１１８上に第２のＩＬＤ１２２を堆積した後のハイブリッド積層半導体デバイス１００が示されている。第１のＩＬＤ１１８と同様に、第２のＩＬＤ１２２は、以下のものに限定されないが、二酸化シリコン（ＳｉＯ２）、ＳｉＮ、ＳｉＯＣ、ＳｉＯＣＮ、ＳｉＣ、またはいくつかの層の組合せを含む誘電体材料から形成され得る。本発明のいくつかの実施形態では、ＩＬＤ１２２を堆積する前にハード・マスク層１１４の高さを低減するためにエッチング・プロセスが実行され得る。図６に示されるように、活性領域１０５（表示図Ｙ１Ａに示されるように）および１０７（表示図Ｙ１Ｂに示されるように）に位置する下側および上側ゲート延長部１１７および１２０は、第１および第２のＩＬＤ１１８および１２２によって被覆および密閉される。
【0039】
図７に移ると、ゲート・マスク（図示せず）によって保護されるチャネル領域１０７に（表示図Ｙ１Ｂに示されるように）第１および第２のＩＬＤ１１８および１２２の一部を維持しながら、（表示図Ｙ１Ａに示されるように）ゲート・マスクによって被覆されない領域から第１および第２のＩＬＤ１１８および１２２の一部を除去した後のハイブリッド積層半導体デバイス１００が示されている。これに応じて、（表示図Ｙ１Ａに示されるように）Ｓ／Ｄ領域１０５に位置する下側および上側ゲート延長部１１７および１２０の部分は露出し、（表示図Ｙ１Ｂに示されるように）チャネル領域１０７に位置する下側および上側ゲート延長部１１７および１２０の部分は被覆されたままである。
【0040】
第１および第２のＩＬＤ１１８および１２２の部分を（表示図Ｙ１Ａに示されるように）Ｓ／Ｄ領域１０５から除去した後、（第１および第２のＩＬＤ１１８および１２２を含む）ハイブリッド積層半導体デバイス１００の残りの材料と実質的に反応することなく下側および上側ゲート延長部１１７および１２０の材料を攻撃する方向性ＲＩＥプロセスが、（表示図Ｙ１Ａに示されるように）Ｓ／Ｄ領域１０５から下側および上側ゲート延長部１１７および１２０の部分を除去するために実行され得る。
【0041】
チャネル領域１０７に（表示図Ｙ１Ｂに示されるように）維持されるＩＬＤ１２２は、（表示図Ｙ１Ａに示されるように）Ｓ／Ｄ領域１０５から下側および上側ゲート延長部１１７および１２０をエッチングする際に、下側および上側ゲート延長部１１７および１２０を保護する。これに応じて、チャネル領域１０７に（表示図Ｙ１Ｂに示されるように）維持される下側および上側ゲート延長部１１７および１２０は、それぞれ下側ＮＳスタック１１５および上側ＮＳスタック１１３に対応する独立に制御されるゲートの形成を容易にする。
【0042】
例えば、下側ゲート延長部１１７のベース部分１１９は、第１の方向に下側ＮＳスタック１１５の側壁から側方に延在する一方、上側ゲート延長部１２０のベース部分１２３は、下側ベース部分１１９の第１の方向とは反対の第２の方向に上側ＮＳスタック１１３の側壁から側方に延在する。下側ベース部分１１９は、下側ＮＳスタック１１５を制御するために使用され得る第１のゲート・コンタクトのための第１のコンタクト・エリアを提供する一方、上側ベース部分１２３は、上側ＮＳスタック１１３を制御するために使用され得る第２のゲート・コンタクトのための第２のコンタクト・エリアを提供する。下側および上側ベース部分１１９および１２３の対向する向きは、第２のゲート・コンタクトから分離（すなわち、電気的に絶縁）された第１のゲート・コンタクトを形成することを可能にする。このようにして、独立に制御されるゲートを有する積層ＦＥＴを含むハイブリッド積層半導体デバイス１００が、本明細書に記載される本発明の実施形態によって作製され得る。
【0043】
次に図８に移ると、犠牲スペーサ層１１２を除去した後のハイブリッド積層半導体デバイス１００が示されている。本発明の１つまたは複数の実施形態では、ハイブリッド積層半導体デバイス１００の残りの材料と実質的に反応することなく犠牲スペーサ層１１２の材料を攻撃するエッチャント化学作用を利用するエッチング・プロセスが、第１および第２のＩＬＤ１１８および１２２を除去する際に形成される開口部に露出する犠牲スペーサ層１１２に適用され得る。例えば、ＳｉＧｅ６０は、気相ＨＣｌエッチングを用いて、シリコンおよびＳｉＧｅ２５に対して選択的に除去され得る。これに応じて、上側ＮＳスタック１１３と下側ＮＳスタック１１５との間にスペーサ空隙１２４が形成される。
【0044】
次に図９を参照すると、スペーサ空隙１２４を誘電体材料１２６で充填した後のハイブリッド積層半導体デバイス１００が示されている。本発明の１つまたは複数の実施形態では、誘電体材料１２６は、下側ＮＳスタック１１５の残りの部分から上側ＮＳスタック１１３の残りの部分を分離（すなわち、電気的に絶縁）する誘電体スペーサ１２６を形成する。
【0045】
図９を引き続き参照すると、側壁スペーサ１２８（ゲート・スペーサと称されることがある）が、ゲート（これは、残っているＩＬＤ１２２およびＩＬＤ１１８によって画定されるピラーである）の側壁上に形成される。本発明のいくつかの実施形態では、側壁スペーサ１２８および誘電体材料１２６は、ウェットまたはドライ・エッチング・プロセスと組み合わせて、化学気相堆積（ＣＶＤ）、プラズマＣＶＤ（ＰＥＣＶＤ）、超高真空化学気相堆積（ＵＨＶＣＶＤ）、急速熱化学気相堆積（ＲＴＣＶＤ）、有機金属化学気相堆積（ＭＯＣＶＤ）、低圧化学気相堆積（ＬＰＣＶＤ）、律速反応処理ＣＶＤ（ＬＲＰＣＶＤ）、原子層堆積（ＡＬＤ）、物理気相堆積（ＰＶＤ）、化学溶液堆積、分子線エピタキシ（ＭＢＥ）、または他の同様のプロセスを用いて形成される。例えば、スペーサ材料は、コンフォーマルに堆積され、側壁スペーサ１２８を形成するためにＲＩＥを用いて選択的に除去され得る。
【0046】
本発明のいくつかの実施形態では、誘電体スペーサ１２６は、スペーサ材料が堆積される時に側壁スペーサ１２８と同時並行して形成される。換言すれば、ゲートの側壁上に堆積されるスペーサ材料１２８は、スペーサ空隙１２４をも充填し得る。
【0047】
側壁スペーサ１２８は、例えば、低誘電率誘電体、窒化物、窒化シリコン、酸化シリコン、ＳｉＯＮ、ＳｉＣ、ＳｉＯＣＮ、またはＳｉＢＣＮなどの任意の適切な材料からなり得る。本発明のいくつかの実施形態では、側壁スペーサ１２８は窒化シリコンを含む。側壁スペーサ１２８は、約５～４０ｎｍの厚さまで形成され得るが、他の厚さは本発明の想定範囲内にある。
【0048】
図９を引き続き参照すると、（表示図Ｙ１Ａに示されるように）Ｓ／Ｄ領域１０５に位置するＮＳスタック１０２の一部が、チャネル領域１０７を露出させるとともに埋め込み酸化物層１０６（または、埋め込み酸化物層１０６が存在しない場合には基板１０４）の表面を露出させる活性領域空隙１０９から除去される（スタック・リセスと称されることがある）。ＮＳスタック１０２は、例えば、ウェット・エッチング、ドライ・エッチング、またはウェットもしくはドライあるいはその両方のエッチングの組合せを用いてリセス加工され得る。本発明のいくつかの実施形態では、ＮＳスタック１０２はＲＩＥプロセスを用いてリセス加工される。本発明のいくつかの実施形態では、ＮＳスタック１０２は、側壁スペーサ１２８およびＩＬＤ１２２に対して選択的にリセス加工される。
【0049】
次に図１０を参照すると、ＮＳスタック１０２に空洞（図示せず）を形成するために犠牲層１１０の一部をリセス加工した後のハイブリッド積層半導体デバイス１００が示されている。その後、空洞は、内側スペーサ１３０を形成するために誘電体材料で充填される。本発明のいくつかの実施形態では、ＮＳスタック１０２の側壁を越えて延在する内側スペーサ１３０の部分は、例えば、等方性エッチング・プロセスを用いて除去される。このようにして、内側スペーサ１３０の側壁は、半導体層１０８の側壁と共面（すなわち、「面一」）となる。
【0050】
本発明のいくつかの実施形態では、内側スペーサ１３０は、ウェットまたはドライ・エッチング・プロセスと組み合わせて、ＣＶＤ、ＰＥＣＶＤ、ＡＬＤ、ＰＶＤ、化学溶液堆積、または他の同様のプロセスを用いて形成される。内側スペーサ１３０は、例えば、低誘電率誘電体、窒化物、窒化シリコン、二酸化シリコン、ＳｉＯＮ、ＳｉＣ、ＳｉＯＣＮ、またはＳｉＢＣＮなどの任意の適切な材料からなり得る。
【0051】
図１１に移ると、下側ＮＳスタック１１５に接触する第１のソース／ドレイン１３２（例えば、下側Ｓ／Ｄ１３２）および上側ＮＳスタック１１３に接触する第２のＳ／Ｄ１３４（例えば、上側Ｓ／Ｄ１３４）を形成した後のハイブリッド積層半導体デバイス１００が示されている。本発明のいくつかの実施形態では、下側Ｓ／Ｄ１３２は上側Ｓ／Ｄ１３４と同じ半導体型の材料である。例えば、下側Ｓ／Ｄ１３２および上側Ｓ／Ｄ１３４はｎ型半導体材料で形成される。このようにして、１対の積層ＮＦＥＴを含むハイブリッド積層半導体デバイス１００が、本明細書に記載されるように作製され得る。
【0052】
本発明のいくつかの実施形態では、下側Ｓ／Ｄ１３２および上側Ｓ／Ｄ１３４は両方ともｐ型半導体材料で形成され得る。このようにして、１対の積層ＰＦＥＴを含むハイブリッド積層半導体デバイス１００が、本明細書に記載されるように作製され得る。
【0053】
本発明のいくつかの実施形態では、下側Ｓ／Ｄ１３２は第１の型の半導体材料で形成され得る一方、上側Ｓ／Ｄ１３４は、下側Ｓ／Ｄ１３２の第１の半導体材料とは異なる第２の型の半導体材料から形成され得る。例えば、下側Ｓ／Ｄ１３２はｎ型半導体材料で形成されることができる一方、上側Ｓ／Ｄ１３４はｐ型の半導体材料で形成されることができ、またはその逆である。このようにして、積層ＣＭＯＳ ＦＥＴを含むハイブリッド積層半導体デバイス１００が、本明細書に記載されるように作製され得る。
【0054】
図１１を引き続き参照すると、下側Ｓ／Ｄ１３２および上側Ｓ／Ｄ１３４は、例えば、気相エピタキシ（ＶＰＥ）、分子線エピタキシ（ＭＢＥ）、液相エピタキシ（ＬＰＥ）、または他の適切なプロセスを用いて、それぞれ下側ＮＳスタック１１５および上側ＮＳスタック１１３の露出した側壁からエピタキシャル成長され得る。本発明のいくつかの実施形態では、半導体材料のエピタキシャル堆積のためのガス源は、シリコン含有ガス源、ゲルマニウム含有ガス源、またはその組合せを含む。例えば、Ｓｉ層は、シラン、ジシラン、トリシラン、テトラシラン、ヘキサクロロジシラン、テトラクロロシラン、ジクロロシラン、トリクロロシラン、メチルシラン、ジメチルシラン、エチルシラン、メチルジシラン、ジメチルジシラン、ヘキサメチルジシランおよびその組合せからなる群から選択されたシリコンガス源からエピタキシャル堆積（または成長）され得る。ゲルマニウム層は、ゲルマン、ジゲルマン、ハロゲルマン、ジクロロゲルマン、トリクロロゲルマン、テトラクロロゲルマンおよびその組合せからなる群から選択されたゲルマニウムガス源からエピタキシャル堆積され得る。シリコン・ゲルマニウム合金層は、このようなガス源の組合せを利用してエピタキシャル形成され得る。水素、窒素、ヘリウムおよびアルゴンのようなキャリア・ガスが使用され得る。本発明のいくつかの実施形態では、エピタキシャル半導体材料は、炭素ドープ・シリコン（Ｓｉ：Ｃ）を含む。このＳｉ：Ｃ層は、他のエピタキシ・ステップのために使用されるのと同じチャンバで、または専用のＳｉ：Ｃエピタキシ・チャンバで成長され得る。Ｓｉ：Ｃは、約０．２パーセント～約３．０パーセントの範囲で炭素を含み得る。
【0055】
本発明のいくつかの実施形態では、エピタキシャル成長されるシリコンおよびシリコン・ゲルマニウムは、ｎ型ドーパント（例えば、ＰまたはＡｓ）またはｐ型ドーパント（例えば、Ｇａ、Ｂ、ＢＦ２、またはＡｌ）を添加することによってドーピングされ得る。本発明のいくつかの実施形態では、第１のＳ／Ｄ１３２および第２のＳ／Ｄ１３４は、エピタキシャル形成され、例えば、ｉｎ－ｓｉｔｕドープ・エピタキシ（堆積中のドーピング）、エピタキシ後のドーピングなどのさまざまな方法によって、または注入およびプラズマ・ドーピングによってドーピングされ得る。ドープ領域におけるドーパント濃度は、１×１０１９ｃｍ－３～２×１０２１ｃｍ－３、または１×１０２０ｃｍ－３～１×１０２１ｃｍ－３の範囲であり得る。
【0056】
本発明のいくつかの実施形態では、下側Ｓ／Ｄ１３２および上側Ｓ／Ｄ１３４は、シリコンまたはシリコン・ゲルマニウムからなる。本発明のいくつかの実施形態では、下側Ｓ／Ｄ１３２および上側Ｓ／Ｄ１３４は、約１～約１５パーセント、例えば２パーセントのホウ素濃度までホウ素でドーピングされたシリコン・ゲルマニウムからなるが、他のホウ素濃度は本発明の想定範囲内にある。
【0057】
図１１を引き続き参照すると、絶縁誘電体１３６が、下側Ｓ／Ｄ１３２と上側Ｓ／Ｄ１３４との間に形成される。絶縁誘電体１３６は、例えば、酸化物、低誘電率誘電体、窒化物、窒化シリコン、酸化シリコン、ＳｉＯＮ、ＳｉＣ、ＳｉＯＣＮ、およびＳｉＢＣＮなどの任意の適切な誘電体材料からなり得る。本発明のいくつかの実施形態では、絶縁誘電体１３６は、上側Ｓ／Ｄ１３４を形成する前に下側Ｓ／Ｄ１３２を被覆するために基板１０４（例えば、酸化物層１０６の上面）上に堆積される。本発明のいくつかの実施形態では、絶縁誘電体１３６は、その後、エッチングされ、誘電体スペーサ１２６の最上面の高さまたはその上方までリセス加工され得る。そして、上側Ｓ／Ｄ１３４が、本明細書に記載されるように、絶縁誘電体１３６の上面上に形成され得る。このようにして、絶縁誘電体１３６は、下側Ｓ／Ｄ１３２と上側Ｓ／Ｄ１３４との間に誘電体絶縁を提供する。
【0058】
次に図１２に移ると、第３のＩＬＤ１３８の堆積後のハイブリッド積層半導体デバイス１００が示されている。第３のＩＬＤ１３８は、例えば、多孔質シリケート、炭素ドープ酸化物、二酸化シリコン、窒化シリコン、酸窒化シリコン、または他の誘電体材料などの任意の適切な誘電体材料からなり得る。層間誘電体１３８を形成する任意の既知の手法、例えば、ＣＶＤ、ＰＥＣＶＤ、ＡＬＤ、流動性ＣＶＤ、スピンオン誘電体、またはＰＶＤなどが利用され得る。本発明のいくつかの実施形態では、ハイブリッド半導体デバイス１００は平坦化され、側壁スペーサ１２８および第２のＩＬＤ１２２の上面で停止する。第３のＩＬＤ１３８は、例えば、化学機械平坦化（ＣＭＰ）プロセスを用いて平坦化され得る。
【0059】
図１２を引き続き参照すると、第１のゲート・コンタクト・トレンチ１４０および第２のゲート・コンタクト・トレンチ１４１が、（表示図Ｙ１Ｂに示されるように）ゲート延長部層の上に形成される。本発明のいくつかの実施形態では、ゲート・コンタクト・トレンチ１４０および１４１は、リソグラフィを用いた後、下側ゲート延長部１１７のベース部分１１９および上側ゲート延長部１２０のベース部分１２３を露出させるためのエッチングをすることでパターン化され得る。第２のＩＬＤ１２２内にゲート・コンタクト・トレンチ１４０および１４１のパターンをエッチングするための任意の既知の方法、例えば、ウェット・エッチング、ドライ・エッチング、または順次的なウェットもしくはドライあるいはその両方のエッチングの組合せなどが使用され得る。本発明のいくつかの実施形態では、ハイブリッド積層半導体デバイス１００の残りの材料と実質的に反応することなく第２のＩＬＤ１２２の材料を攻撃する化学エッチャントを使用するエッチングが、ゲート・コンタクト・トレンチ１４０および１４１を形成するために実行され得る。
【0060】
次に図１３に移ると、ＮＳスタック１０２から犠牲層１１０を除去した後のハイブリッド積層半導体デバイス１００が示されている。本発明の１つまたは複数の実施形態では、犠牲層１１０は、ハイブリッド積層半導体デバイス１００の残りの材料と実質的に反応することなく犠牲層１１０の材料を攻撃する化学エッチャントを使用するウェットまたはドライ・エッチング・プロセスを用いて選択的に除去され得る。これに応じて、上側および下側ＮＳスタック１１３および１１５のナノシート・チャネル（例えば、チャネル領域１０７における半導体層１０８）が「解放」され、チャネル空隙１４２がＮＳスタック１０２に形成される。
【0061】
本発明のいくつかの実施形態では、犠牲層１１０の選択的除去はまた、上側ゲート延長部１１７および下側ゲート延長部１２０が犠牲層１１０と同じ材料から形成される場合に、それらを除去することを含む。これに応じて、下側コンタクト延長部トレンチ１４３および上側コンタクト延長部トレンチ１４５が第２のＩＬＤ１２２に形成される。下側コンタクト延長部トレンチ１４３は、第１のコンタクト・トレンチ１４０から側方に延在し、下側ＮＳスタック１１５の側壁を露出させる。同様に、上側コンタクト延長部トレンチ１４５は、第２のコンタクト・トレンチ１４１から側方に延在し、上側ＮＳスタック１１３の側壁を露出させる。
【0062】
図１４を参照すると、ＮＳスタック１０２に含まれる半導体層１０８（例えば、チャネル１０８）の周りを取り囲むオールアラウンド・ゲート１４４を形成するために高誘電率金属ゲート材料でチャネル空隙１４２を充填した後のハイブリッド積層半導体デバイス１００が示されている。ゲート１４４は、既知の置換ゲート（ＲＭＧ）プロセス、またはいわゆるゲートラスト・プロセスに従って形成され得る。例えば、ゲート１４４は、上記のように半導体層１０８を解放するために犠牲層１１０を選択的に除去してから、チャネル空隙１４２に高誘電率金属ゲート材料を堆積することによって形成され得る。
【0063】
本発明の１つまたは複数の実施形態では、高誘電率金属ゲート材料は、高誘電率誘電体層の層および仕事関数金属（ＷＦＭ）層を含み得る。高誘電率誘電体の例は、以下のものに限定されないが、酸化ハフニウム、酸化ハフニウム・シリコン、酸窒化ハフニウム・シリコン、酸化ランタン、酸化ランタン・アルミニウム、酸化ジルコニウム、酸化ジルコニウム・シリコン、酸窒化ジルコニウム・シリコン、酸化タンタル、酸化チタン、酸化バリウム・ストロンチウム・チタン、酸化バリウム・チタン、酸化ストロンチウム・チタン、酸化イットリウム、酸化アルミニウム、酸化鉛スカンジウム・タンタル、およびニオブ酸鉛亜鉛などの金属酸化物を含む。高誘電率誘電体は、ランタンおよびアルミニウムなどのドーパントをさらに含み得る。
【0064】
本発明のいくつかの実施形態では、高誘電率誘電体膜は、厚さが約０．５ｎｍ～約４ｎｍであり得る。本発明のいくつかの実施形態では、高誘電率誘電体膜は、酸化ハフニウムを含み、厚さが約１ｎｍであるが、他の厚さは本発明の想定範囲内にある。
【0065】
本発明のいくつかの実施形態では、ゲート１４４は、高誘電率誘電体膜とバルク・ゲート材料との間に形成された１つまたは複数の仕事関数層（仕事関数金属スタックと称されることがある）を含む。本発明のいくつかの実施形態では、ゲート１４４は、１つまたは複数の仕事関数層を含むが、バルク・ゲート材料を含まない。
【0066】
存在する場合、仕事関数層は、例えば、アルミニウム、チタン酸ストロンチウム、酸化ストロンチウム、窒化チタン、窒化タンタル、窒化ハフニウム、窒化タングステン、窒化モリブデン、窒化ニオブ、窒化チタン・アルミニウム、窒化タンタル・シリコン、炭化チタン・アルミニウム、炭化タンタル、炭化チタン、およびその組合せからなり得る。仕事関数層は、ゲート１４４の仕事関数を変更するように作用することができ、デバイスしきい値電圧の調整を可能にする。仕事関数層は、約０．５～６ｎｍの厚さまで形成され得るが、他の厚さは本発明の想定範囲内にある。本発明のいくつかの実施形態では、仕事関数層の各々は異なる厚さで形成され得る。本発明のいくつかの実施形態では、仕事関数層はＴｉＮ／ＴｉＣ／ＴｉＣＡｌスタックを含む。
【0067】
本発明のいくつかの実施形態では、ゲート１４４は、仕事関数層またはゲート誘電体あるいはその両方の上に堆積されたバルク導電性ゲート材料から形成される本体を含む。バルク・ゲート材料は、例えば、金属（例えば、タングステン、チタン、タンタル、ルテニウム、ジルコニウム、コバルト、銅、アルミニウム、鉛、白金、スズ、銀、金）、導電性金属化合物材料（例えば、窒化タンタル、窒化チタン、炭化タンタル、炭化チタン、炭化チタン・アルミニウム、ケイ化タングステン、窒化タングステン、酸化ルテニウム、ケイ化コバルト、ケイ化ニッケル）、導電性炭素、グラフェン、またはこれらの材料の任意の適切な組合せなどの任意の適切な導電性材料を含み得る。導電性ゲート材料は、堆積中または堆積後に組み込まれるドーパントをさらに含み得る。
【0068】
図１４を引き続き参照すると、第１および第２のゲート・コンタクト・トレンチ１４０および１４１は、下側および上側ゲート延長部トレンチ１４３および１４５とともに、電気伝導性材料で充填され、第１のゲート・コンタクト１４６および対応する下側ゲート延長部１４７と、第２のゲート・コンタクト１４８および対応する上側ゲート延長部１４９とを形成する。電気伝導性材料は、オールアラウンド・ゲート１４４を形成するために使用される材料と同じであり得る。本発明のいくつかの実施形態では、ゲート・コンタクト材料は、ゲート・コンタクト・トレンチ１４０および１４１をオーバーフィルし、これは、例えばＣＭＰプロセスを用いて除去され得るオーバーバーデンを形成する。
【0069】
図１４に示されるように、下側ゲート延長部１４７は、ベース部分１５１およびサイド部分１５３を含む。ベース部分１５１は、基板１０４（例えば、酸化物層１０６の上面）上に形成され、下側ＮＳスタック１１５の側壁から第１の方向に延在する。サイド部分１５３は、ベース部分１５１から上方に延在し、下側ＮＳスタック１１５の側部に沿うことにより、下側ＮＳスタック１１５に位置するゲート１４４の部分との接触を確立する。上側ゲート延長部１４９は、上側ＮＳスタック１１３の側壁から下側ベース部分１５１の第１の方向とは反対の第２の方向に延在するベース部分１５５を含む。サイド部分１５７は、ベース部分１５５から上方に延在し、上側ＮＳスタック１１３の側部に沿うことにより、上側ＮＳスタック１１３に含まれるゲート１４４の部分との接触を確立する。
【0070】
本明細書に記載されるように、下側および上側ゲート延長部１４７および１４９のそれぞれ下側および上側ベース部分１５１および１５５の対向する向きは、第１のゲート・コンタクト１４６を第２のゲート・コンタクト１４８から分離および絶縁することを容易にする。例えば、第１のゲート・コンタクト１４６はＩＬＤ１２２を通って延在しベース部分１５１に接触する。これに応じて、下側ゲート延長部１４７は、第１のゲート・コンタクト１４６とゲート１４４との間の導電性を確立し、したがって下側ＮＳスタック１１５を制御するために使用され得る。同様に、第２のゲート・コンタクト１４８はＩＬＤ１２２を通って延在し上側ベース部分１５５に接触する。これに応じて、上側ゲート延長部は、第２のゲート・コンタクト１４８とゲート１４４との間の導電性を確立し、したがって下側ＮＳスタック１１５とは独立に上側ＮＳスタック１１３を制御するために使用され得る。
【0071】
図１４をさらに参照すると、第１および第２のＳ／Ｄコンタクト１５２および１５４が、第１および第２のＳ／Ｄ１３２および１３４への導電性を確立するために形成される。第１および第２のＳ／Ｄコンタクト１５２および１５４は、既知のパターン化およびエッチング技術を実行することによって形成され得る。例えば、Ｓ／Ｄゲート・コンタクト・トレンチ（図示せず）が、リソグラフィを用いた後、第１および第２のＳ／Ｄ１３２および１３４の上面を露出させるためのエッチングをすることでパターン化され得る。ＩＬＤ１３８および１３６内にＳ／Ｄコンタクト１５２および１５４用トレンチのパターンをエッチングするための任意の既知の方法、例えば、ウェット・エッチング、ドライ・エッチング、または順次的なウェットもしくはドライあるいはその両方のエッチングの組合せなどが使用され得る。本発明のいくつかの実施形態では、ハイブリッド積層半導体デバイス１００の残りの材料と実質的に反応することなくＩＬＤ１３６および１３８の材料を攻撃するＲＩＥプロセスが、Ｓ／Ｄコンタクト・トレンチを形成するために実行され得る。そして、Ｓ／Ｄコンタクト・トレンチは、第１のＳ／Ｄ１３２および第２のＳ／Ｄ１３４との接触を確立するために、例えば銅（Ｃｕ）またはタングステン（Ｗ）、Ｃｏ、Ｒｕなどの導電性材料で充填され得る。コンタクト金属充填の前に、Ｔｉ、Ｎｉ、ＮｉＰｔなどのシリサイド・ライナが、Ｓ／Ｄエピの上に堆積されてから、ＴｉＮなどの接着金属層が堆積される。本発明のいくつかの実施形態では、第１および第２のＳ／Ｄコンタクト１５２および１５４が側壁スペーサ１２８およびＩＬＤ１２２と共面（すなわち、面一）となるように、その後にＣＭＰプロセスが実行され得る。
【0072】
図１４に示されるように、完成したハイブリッド積層半導体デバイス１００が提供される。ハイブリッド積層半導体デバイス１００は、下側ＮＳスタック１１５の上方に配置（すなわち、積層）された上側ＮＳスタック１１３を含み、下側ＮＳスタック１１５は第１のゲート・コンタクト１４６を用いて制御されることができ、上側ＮＳスタック１１３は第１のゲート・コンタクト１４６とは独立に第２のゲート・コンタクト１４８を用いて制御されることができる。完成したハイブリッド積層半導体デバイス１００は、独立に制御されるゲートを有する１対の積層ＮＦＥＴを含むように示されているが、上記の作製工程は、以下のものに限定されないが、独立に制御されるゲートを有する１対の積層ＰＦＥＴまたは独立に制御されるゲートを有する積層ＣＭＯＳ ＦＥＴ（例えば、ＰＦＥＴの上に積層されたＮＦＥＴ、およびその逆）を含む、異なるトランジスタ・スタック配置を有するハイブリッド積層半導体デバイス１００を提供するために使用され得ると理解されるべきである。
【0073】
次に図１５～図１９を参照すると、積層ＦＥＴによって共有される共有ゲート（すなわち、共通に制御されるゲート）を有する積層ＦＥＴを含むハイブリッド積層半導体デバイスを形成するための一連の作製工程が示されている。図２～図１４を参照して説明された作製工程のうちの１つまたは複数は、共有ゲートを有する積層ＦＥＴを含むハイブリッド積層半導体デバイスを形成する際にも適用され得ると理解されるべきである。したがって、これらの詳細は簡単のため繰り返されない。
【0074】
図１５を参照すると、本発明の態様によるさまざまな既知の中間作製工程を実行した後のハイブリッド積層半導体デバイス１００が示されている。プロセス・フローのこの段階では、第１のゲート延長部１１７（すなわち、下側ゲート延長部１１７）を形成した後のハイブリッド積層半導体デバイス１００が示されている。図１５に示されるように、下側ゲート延長部１１７は、活性領域１０５（表示図Ｙ１Ａに示されるように）および１０７（表示図Ｙ１Ｂに示されるように）に存在する。下側ゲート延長部１１７は、ベース部分１１９およびサイド部分１２１を含む。ベース部分１１９は、基板１０４（例えば、酸化物層１０６の上面）上に形成され、下側ＮＳスタック１１５の側壁から第１の方向に延在する。サイド部分１２１は、ベース部分１１９から上方に延在し、下側ＮＳスタック１１５の側部に沿う。上記の例は、下側ゲート延長部１１７を下側ＮＳスタック１１５の右側に形成するが、本発明の範囲から逸脱することなく、下側ゲート延長部１１７は下側ＮＳスタック１１５の左側に形成され得ると理解されるべきである。
【0075】
図１６に移ると、第２のゲート延長部１２０（すなわち、上側ゲート延長部１２０）を形成した後のハイブリッド積層半導体デバイス１００が示されている。上記で図２～図１４を参照して説明されたハイブリッド積層半導体デバイス１００とは異なり、図１６に示される上側ゲート延長部１２０は、ＮＳスタック１０２の反対の側部ではなく、ＮＳスタック１０２の下側ゲート延長部１１７と同じ側部に形成され、（例えば、図３に示される）反対向きではなく、下側ゲート延長部の向きと実質的に一致する向きを有する。これに応じて、下側および上側ゲート延長部１１７および１２０は、完成したハイブリッド積層半導体デバイス１００（図１９を参照）に含まれる積層ＦＥＴによって共有される共有ゲート（すなわち、共通に制御されるゲート）の形成を容易にし得る。
【0076】
図１６に示されるように、上側ゲート延長部１２０は、活性領域１０５（表示図Ｙ１Ａに示されるように）および１０７（表示図Ｙ１Ｂに示されるように）に存在する。上側ゲート延長部１２０は、ＩＬＤ１１８の上面上に形成され上側ＮＳスタック１１３の側壁から第１の方向、すなわち下側ベース部分１１９と同じ方向に延在するベース部分１２３を含む。サイド部分１２５は、上側ベース部分１２３から上方に延在し、上側ＮＳスタック１１３の側部に沿う。これに応じて、上側ベース部分１２３は、下側ベース部分１１９の真上に位置づけられる。
【0077】
次に図１７を参照すると、下側ＮＳスタック１１５に対応する第１のソース／ドレイン１３２（例えば、下側Ｓ／Ｄ１３２）および上側ＮＳスタック１１３に対応する第２のＳ／Ｄ１３４（例えば、上側Ｓ／Ｄ１３４）を形成した後のハイブリッド積層半導体デバイス１００が示されている。絶縁誘電体１３６が、下側Ｓ／Ｄ１３２を上側Ｓ／Ｄ１３４から分離し、電気的に絶縁する。
【0078】
この例では、共有ゲート・コンタクト１７０を有する積層ＣＭＯＳ（例えば、ＮＦＥＴ上に積層されたＰＦＥＴ）を含む完成したハイブリッド積層半導体デバイス１００（図１９を参照）を容易にするように、下側ＮＳスタック１１５はｎ型半導体型材料から形成される一方、上側Ｓ／Ｄ１３４はｐ型半導体材料から形成される。しかし、本明細書に記載される本発明の作製方法に従って、他の積層構成が提供され得ると理解されるべきである。本発明のいくつかの実施形態では、例えば、共有ゲート・コンタクト１７０を有する異なる配置の積層ＣＭＯＳを含む完成したハイブリッド積層半導体デバイス１００を容易にするように、下側ＮＳスタック１１５はｐ型半導体型材料から形成される一方、上側Ｓ／Ｄ１３４はｎ型半導体材料から形成される。本発明のいくつかの実施形態では、ゲートを共有する同じ型のＦＥＴを有するハイブリッド積層半導体デバイス１００を提供するために、下側Ｓ／Ｄ１３２および上側Ｓ／Ｄ１３４は同じ材料で形成され得る。
【0079】
図１８に移ると、ＩＬＤ１２２に共有ゲート・コンタクト・トレンチ１８０を形成した後のハイブリッド積層半導体デバイス１００が示されている。本明細書に記載されるように、共有ゲート・コンタクト・トレンチ１８０は、リソグラフィを用いた後、下側ゲート延長部１１７のベース部分１１９を露出させるまでＩＬＤ１２２および上側ゲート延長部１２０のベース部分１２３を通るパターンをエッチングすることでパターン化され得る。第２のＩＬＤ１２２内にゲート・コンタクト・トレンチ１４０および１４１のパターンをエッチングするための任意の既知の方法、例えば、ウェット・エッチング、ドライ・エッチング、または順次的なウェットもしくはドライあるいはその両方のエッチングの組合せなどが使用され得る。
【0080】
図１９を参照すると、共有ゲート・コンタクト１８２との接続を確立する上側および下側ゲート延長部１４７および１４９を形成するために、犠牲層１１０を置換し高誘電率金属ゲート材料で共有ゲート・コンタクト・トレンチ１８０を充填した後のハイブリッド積層半導体デバイス１００が示されている。
【0081】
下側ゲート延長部１４７は、ベース部分１５１およびサイド部分１５３を含む。ベース部分１５１は、基板１０４（例えば、酸化物層１０６の上面）上に形成され、下側ＮＳスタック１１５に対応するＮＳスタック１０２の側部から第１の方向に延在する。サイド部分１５３は、ベース部分１５１から上方に延在し、下側ＮＳスタック１１５の側壁に沿うことにより、下側ＮＳスタック１１５に含まれる金属オールアラウンド・ゲート１４４の部分との接触を確立する。上側ゲート延長部１４９は、上側ＮＳスタック１１３に対応するＮＳスタック１０２の同じ側部から、下側ベース部分１５１と同じ第１の方向に延在するベース部分１５５を含む。サイド部分１５７は、ベース部分１５５から上方に延在し、上側ＮＳスタック１１３の側部に沿うことにより、上側ＮＳスタック１１３に含まれる金属オールアラウンド・ゲート１４４の部分との接触を確立する。
【0082】
下側および上側ゲート延長部１４７および１４９のそれぞれ下側および上側ベース部分１５１および１５５の一致する向きは、下側ＮＳスタック１１５に位置するゲート１４４の部分と、上側ＮＳスタック１１３に含まれるゲート１４４の部分との間の共有または共通の接続を確立する共有ゲート・コンタクト１８２の形成を容易にする。このようにして、共有ゲートを有する積層ＣＭＯＳ ＦＥＴ（例えば、ＰＦＥＴの上に積層されたＮＦＥＴ、およびその逆）を含むハイブリッド積層半導体デバイス１００が提供されることができ、または、共有ゲートを有する１対の積層された同じ型のＦＥＴ（例えば、積層ＮＦＥＴまたは積層ＰＦＥＴ）を含み得るハイブリッド積層半導体デバイス４０が提供されることができる。
【0083】
図１９に示されるように、下側Ｓ／Ｄ１３２および上側Ｓ／Ｄ１３４とそれぞれ接触する第１および第２のＳ／Ｄコンタクト１５２および１５４を形成した後に、完成したハイブリッド積層半導体デバイス１００が提供される。ハイブリッド積層半導体デバイス１００は、下側ＮＳスタック１１５の上方に配置（すなわち、積層）された上側ＮＳスタック１１３を含み、下側ＮＳスタック１１５および上側ＮＳスタック１１３は共有ゲート・コンタクト１７０を用いて制御され得る。共有ゲート・コンタクト１７０を有する積層ＣＭＯＳ（例えば、ＮＦＥＴ上に積層されたＰＦＥＴ）を含む完成したハイブリッド積層半導体デバイス１００が示されているが、上記の作製工程は、以下のものに限定されないが、共有ゲートを有する１対の積層ＮＦＥＴ、共有ゲートを有する１対の積層ＰＦＥＴ、または共有ゲートを有するＰＦＥＴの上に積層されたＮＦＥＴを含む、異なるトランジスタ・スタック配置を有するハイブリッド積層半導体デバイス１００を提供するために使用され得ると理解されるべきである。
【0084】
次に図２０に移ると、本発明の一実施形態による異なる型のハイブリッド積層半導体デバイスを含むＩＣ２００が示されている。本明細書に記載されるように、本明細書に記載される作製工程は、異なる型のハイブリッド積層半導体デバイスを提供することを可能にする。例えば、図１に戻ると、本発明のいくつかの実施形態は、独立に制御されるゲートを有する１対の積層ＮＦＥＴを含み得るハイブリッド半導体デバイス１０を提供する。本発明の別の非限定的な実施形態によれば、ハイブリッド積層半導体デバイス２０は、独立に制御されるゲートを有する１対の積層ＰＦＥＴを含み得る。本発明のさらに別の非限定的な実施形態によれば、ハイブリッド積層半導体デバイス３０は、共有ゲートを有する１対の積層ＮＦＥＴを含み得る。本発明のさらに別の非限定的な実施形態によれば、ハイブリッド積層半導体デバイス４０は、共有ゲートを有する１対の積層ＰＦＥＴを含み得る。本発明のさらに別の非限定的な実施形態によれば、ハイブリッド積層半導体デバイス５０は、独立に制御されるゲートを有する積層ＣＭＯＳ ＦＥＴ（例えば、ＰＦＥＴの上に積層されたＮＦＥＴ、およびその逆）を含み得る。本発明のさらに別の非限定的な実施形態によれば、ハイブリッド積層半導体デバイス６０は、共有ゲートを有する積層ＣＭＯＳ ＦＥＴ（例えば、ＰＦＥＴの上に積層されたＮＦＥＴ、およびその逆）を含み得る。
【0085】
図２０に示されるように、ＩＣ２００は、例えば、ＡＩハードウェア・アクセラレータに実装されたローカル・レジスタ・ファイル（ＬＲＦ）を含み得る。ＩＣ２００は、異なる型の積層ＦＥＴおよびゲート配置を有するいくつかのハイブリッド積層半導体デバイスを含む。例えば、ＩＣ２００は、独立に制御されるゲートを有する１対の積層ＮＦＥＴを含むハイブリッド積層半導体デバイス１０の集団を、共有ゲートを有する積層ＣＭＯＳ ＦＥＴ（例えば、ＰＦＥＴの上に積層されたＮＦＥＴ、およびその逆）を含むハイブリッド積層半導体デバイス６０の集団とともに含む。これに応じて、本発明の実施形態によるハイブリッド積層半導体デバイスは、従来のＣＦＥと比較してより広範囲のアプリケーションで利用され得る。
【0086】
本明細書に記載される方法および結果として得られる構造体は、ＩＣチップの作製において使用され得る。結果として得られるＩＣチップは、生のウェハ形態で（すなわち、複数のパッケージされていないチップを有する単一のウェハとして）、ベアダイとして、またはパッケージされた形態で、作製者によって頒布され得る。後者の場合、チップは、（マザーボードまたは他の上位のキャリアに取り付けられたリードを有するプラスチック・キャリアなどの）シングル・チップ・パッケージに、または（表面配線または埋め込み配線の一方または両方を有するセラミック・キャリアなどの）マルチチップ・パッケージに装着される。いずれの場合でも、チップはその後、他のチップ、ディスクリート回路要素、または他の信号処理デバイスあるいはその組合せとともに、（ａ）マザーボードなどの中間製品、または（ｂ）最終製品、のいずれかの一部として統合される。最終製品は、玩具および他の低価格アプリケーションから、ディスプレイ、キーボードまたは他の入力デバイス、および中央プロセッサを有する高度なコンピュータ製品までにわたる、ＩＣチップを含む任意の製品であり得る。
【0087】
本発明のさまざまな実施形態が、関連する図面を参照して本明細書に記載されている。代替的な実施形態が、本発明の範囲から逸脱することなく案出され得る。詳細な説明において、および図面において、要素間のさまざまな接続および位置関係（例えば、上、下、隣接など）が記述されるが、本明細書に記載される位置関係の多くは、向きが変更されても記載された機能が維持される場合に、向きとは独立であることを当業者は認識するであろう。これらの接続または位置関係あるいはその両方は、特に断りのない限り、直接的または間接的であることができ、本発明はこれに関して限定的であることを意図しない。同様に、用語「結合され」およびその変種は、２つの要素間に通信経路を有することを記述し、要素間に介在する要素／接続のない要素間の直接接続を含意しない。これらの変形例のすべてが本明細書の一部とみなされる。これに応じて、エンティティの結合は、直接または間接のいずれかの結合を指すことができ、エンティティ間の位置関係は、直接的または間接的位置関係であり得る。間接的位置関係の例として、本明細書において層「Ａ」を層「Ｂ」の上に形成することへの言及は、層「Ａ」および層「Ｂ」の関連する特性および機能が中間層によって実質的に変更されない限り、１つまたは複数の中間層（例えば、層「Ｃ」）が層「Ａ」と層「Ｂ」との間にある状況を含む。
【0088】
以下の定義および略語が、特許請求の範囲および明細書の解釈のために使用されるものとする。本明細書で使用される場合、用語「備える（comprises）」、「備える（comprising）」、「含む（includes）」、「含む（including）」、「有する（has）」、「有する（having）」、「含有する（contains）」もしくは「含有する（containing）」、または任意の他のその変種は、非排他的な包含にわたることを意図している。例えば、要素の列挙を含む組成物、混合物、プロセス、方法、物品、または装置は、それらの要素のみに必ずしも限定されず、明示的に列挙されていない、またはそのような組成物、混合物、プロセス、方法、物品、または装置に固有の他の要素を含み得る。
【0089】
さらに、用語「例示的」は、本明細書において、「例、実例または例証として作用する」を意味するために使用される。「例示的」として本明細書に記載される任意の実施形態または設計は、他の実施形態または設計よりも好ましい、または有利であると必ずしも解釈されるべきでない。用語「少なくとも１つ」および「１つまたは複数」は、１以上の任意の整数、すなわち、１、２、３、４などを含むと理解される。用語「複数」は、２以上の任意の整数、すなわち、２、３、４、５などを含むと理解される。用語「接続」は、間接的な「接続」および直接的な「接続」を含み得る。
【0090】
本明細書において「一実施形態」、「実施形態」、「例示的実施形態」などへの言及は、記載される実施形態が特定の特徴、構造、または特性を含み得ることを示すが、１つ１つの実施形態は、その特定の特徴、構造、または特性を含むことも含まないこともあり得る。さらに、このような句は、同じ実施形態を必ずしも指していない。また、特定の特徴、構造、または特性が、ある実施形態との関連で記載される場合、明示的に記載されているか否かにかかわらず、他の実施形態との関連でそのような特徴、構造、または特性に影響を及ぼすことは当業者の知識の範囲内にあると想定される。
【0091】
以下の説明の目的のために、用語「上」、「下」、「右」、「左」、「垂直」、「水平」、「上側」、「下側」、およびその派生語は、図面の図中で向きづけられているように、記載された構造および方法に関連しているものとする。用語「～の上にある（overlying）」、「～の頂上に（atop）」、「上に（on top）」、「～の上に位置づけられる（positioned on）」または「～の頂上に位置づけられる（positioned atop）」は、第１の構造体などの第１の要素が、第２の構造体などの第２の要素の上に存在し、界面構造体などの介在する要素が第１の要素と第２の要素との間に存在し得ることを意味する。用語「直接接触」は、第１の構造体などの第１の要素および第２の構造体などの第２の要素が、その２つの要素の界面にいかなる媒介的な導電層、絶縁層または半導体層もなしに接続されることを意味する。
【0092】
空間的に相対的な用語、例えば、「下」、「下方」、「下位」、「上方」、「上位」などは、本明細書において、ある要素または特徴と別の要素または特徴との関係を、図に示されているように記載するための記述の容易さのために使用され得る。空間的に相対的な用語は、図に示された向きに加えて、使用または工程においてデバイスの異なる向きを包含することを意図している。例えば、図中のデバイスがひっくり返される場合、他の要素または特徴の「下方」または「下」と記載されている要素は、その他の要素または特徴の「上方」に向けられることになる。したがって、用語「下方」は、上方および下方の両方の向きを包含し得る。デバイスはそれ以外にも向けられる（９０度または他の向きに回転される）ことができ、本明細書で使用される空間的に相対的な記述はこれに応じて解釈され得る。
【0093】
用語「約」、「実質的に」、「近似的に」、およびその変種は、本出願の出願時に利用可能な機器に基づく特定の量の測定に関連付けられた誤差の程度を含むことを意図している。例えば、「約」は、所与の値の±８％もしくは５％、または２％の範囲を含み得る。
【0094】
例えば「第２の要素に対して選択的な第１の要素」などの句「～に対して選択的」は、第１の要素はエッチングされることができ、第２の要素はエッチ・ストップとして作用し得ることを意味する。
【0095】
用語「コンフォーマル」（例えば、コンフォーマル層）は、層の厚さがすべての表面上で実質的に同じであるか、または厚さの変動が層の公称厚さの１５％未満であることを意味する。
【0096】
本明細書において前述されたように、簡単のため、半導体デバイスおよびＩＣ作製に関連する従来の技術は、本明細書において詳細に記載されることもされないこともあり得る。しかし、背景として、本発明の１つまたは複数の実施形態を実施する際に利用され得る半導体デバイス作製プロセスのより概括的な説明が次に提供される。本発明の１つまたは複数の実施形態を実施する際に使用される特定の作製工程は個別に既知であり得るが、本発明の工程または結果として得られる構造体あるいはその両方の記載される組合せは特有である。したがって、本発明による半導体デバイスの作製に関連して記載される工程の特有の組合せは、半導体（例えば、シリコン）基板上で実行されるさまざまな個別の既知の物理的および化学的プロセスを利用し、そのうちのいくつかがすぐ下に続く段落に記載される。
【0097】
一般に、ＩＣ内にパッケージされるマイクロチップを形成するために使用されるさまざまなプロセスは、４つの包括的なカテゴリ、すなわち、膜堆積、除去／エッチング、半導体ドーピングおよびパターン化／リソグラフィに分けられる。堆積は、材料をウェハ上に成長、被覆、または他の形で移転する任意のプロセスである。利用可能な技術は、物理気相堆積（ＰＶＤ）、化学気相堆積（ＣＶＤ）、電気化学堆積（ＥＣＤ）、分子線エピタキシ（ＭＢＥ）およびより最近ではとりわけ原子層堆積（ＡＬＤ）を含む。除去／エッチングは、ウェハから材料を除去する任意のプロセスである。例は、エッチング・プロセス（ウェットまたはドライのいずれか）、化学機械平坦化（ＣＭＰ）などを含む。例えば、反応性イオン・エッチング（ＲＩＥ）は、材料をイオンの衝撃に曝露することによって半導体材料のマスク・パターンなどの材料を除去するために化学反応性プラズマを使用する一種のドライ・エッチングであり、イオンは露出した表面から材料の部分を取り除く。プラズマは通常、電磁場によって低圧（真空）下で生成される。半導体ドーピングは、一般に拡散によって、またはイオン注入によって、あるいはその両方によって、例えばトランジスタのソースおよびドレインにドーピングすることによる電気的性質の変更である。これらのドーピング・プロセスの後に、ファーネス・アニールまたは急速熱アニール（ＲＴＡ）が行われる。アニールは、注入されたドーパントを活性化するように作用する。導体（例えば、ポリシリコン、アルミニウム、銅など）および絶縁体（例えば、さまざまな形態の二酸化シリコン、窒化シリコンなど）の両方の膜が、トランジスタおよびそれらのコンポーネントを接続および絶縁するために使用される。半導体基板のさまざまな領域の選択的ドーピングは、基板の導電性が電圧の印加で変化することを可能にする。これらのさまざまなコンポーネントの構造体を作成することによって、現代のマイクロエレクトロニクス・デバイスの複雑な回路を形成するために数百万個のトランジスタが構築および結線され得る。半導体リソグラフィは、後で基板にパターンを転写するために、半導体基板上に３次元レリーフ像またはパターンを形成することである。半導体リソグラフィでは、パターンは、フォトレジストと呼ばれる感光性ポリマーによって形成される。トランジスタを構成する複雑な構造および回路の数百万個のトランジスタを接続する多くの配線を構築するため、リソグラフィおよびエッチング・パターン転写のステップが多数回繰り返される。ウェハ上に印刷される各パターンは、前に形成されたパターンに位置合わせされ、最終デバイスを形成するために徐々に導体、絶縁体および選択的にドーピングされた領域が構築される。
【0098】
図中のフローチャートおよびダイヤグラムは、本発明のさまざまな実施形態による作製方法または工程方法あるいはその両方の可能な実施態様を示す。方法のさまざまな機能／工程は、流れ図中でブロックによって表される。いくつかの代替的な実施態様では、ブロック内に記された機能は、図中に記された順序とは異なって発現し得る。例えば、連続して示される２つのブロックは、実際には、実質的に同時並行して実行されることができ、またはそれらのブロックは、関連する機能に応じて、時には逆順で実行され得る。
【0099】
本発明のさまざまな実施形態の説明は、例示の目的のために提示されているが、網羅的であることや、記載される実施形態に限定されることを意図していない。多くの変更例および変形例が、記載される実施形態の範囲から逸脱することなく当業者には明らかであろう。本明細書で使用される用語法は、実施形態の原理、実用的な応用、または市場に見出される技術を超える技術的改良を最もよく説明するため、または他の当業者が本明細書に記載される実施形態を理解することを可能にするために選択されたものである。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【国際調査報告】