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特表2024-535738能動電子操縦可能アレイ(AESA)用のウェハスケールの直接結合アレイコアブロック
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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-10-02
(54)【発明の名称】能動電子操縦可能アレイ(AESA)用のウェハスケールの直接結合アレイコアブロック
(51)【国際特許分類】
   H03F 3/24 20060101AFI20240925BHJP
   H01Q 3/26 20060101ALI20240925BHJP
   H01Q 23/00 20060101ALI20240925BHJP
   H01L 23/12 20060101ALI20240925BHJP
   H03F 3/68 20060101ALI20240925BHJP
【FI】
H03F3/24
H01Q3/26 Z
H01Q23/00
H01L23/12 301C
H01L23/12 301J
H03F3/68
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2024513908
(86)(22)【出願日】2022-09-01
(85)【翻訳文提出日】2024-03-01
(86)【国際出願番号】 US2022042371
(87)【国際公開番号】W WO2023034520
(87)【国際公開日】2023-03-09
(31)【優先権主張番号】17/465,633
(32)【優先日】2021-09-02
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】524059674
【氏名又は名称】レイセオン カンパニー
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100229448
【弁理士】
【氏名又は名称】中槇 利明
(72)【発明者】
【氏名】ミチョヴィッチ,ミロスラフ
(72)【発明者】
【氏名】ベイカー,カレン カネコ
(72)【発明者】
【氏名】カルボノー,クリストファー
(72)【発明者】
【氏名】ヘリック,キャサリン ジェイ.
(72)【発明者】
【氏名】クレメン,テレサ ジェイ.
(72)【発明者】
【氏名】ラロッシュ,ジェフリー アール.
【テーマコード(参考)】
5J021
5J500
【Fターム(参考)】
5J021AA05
5J021AA07
5J021AA09
5J021AA11
5J021DB01
5J021GA02
5J021JA09
5J500AA04
5J500AA21
5J500AA41
5J500AC36
5J500AC75
5J500AC86
5J500AH10
5J500AH24
5J500AK12
5J500AK29
5J500AK65
5J500AS14
5J500AT01
(57)【要約】
AESA用のアレイコアブロックは、ウェハスケールの直接結合ハイブリッド(DBH)相互接続プロセスによって一緒に結合された2×Mの交互のNチャネルRFIC及びMMIC電力増幅器ウェハのスタックを含む。このプロセスは、ウェハスタックをシールするために、結合表面間に金属間結合及び誘電体水素結合の両方を形成する。各アレイコアブロックは、DCバイアス、LO信号及び情報信号を分配するための基板貫通金属ビアのアレイを含む。各アレイコアブロックはまた、各結合されたペアのチップの少なくとも1つの裏面に形成されたマイクロチャネルと、結合されたペアのすべてに対してマイクロチャネルを動作可能に結合するスタックを通して形成された基板貫通ビアホールとを含み、マイクロチャネル及び基板貫通ビアホールを通して流体を受け取って循環させ、RFIC及びMMIC電力増幅器チップを冷却し、加熱された流体を抽出する、冷却システムを含む。
【選択図】図3
【特許請求の範囲】
【請求項1】
50GHzを超える動作周波数のための能動電子操縦可能アレイ(Active Electronically Steerable Array、AESA)用のアレイコアブロックであって、
ウェハスケールの直接結合相互接続プロセスによって一緒に結合されて、M×N素子アレイコアブロックのM個の結合されたペアを形成する、2*M個の交互のNチャネルRFIC及びMMIC電力増幅器チップのスタックと、
前記スタックを通って垂直に延び、(a)前記MMIC電力増幅器チップに対するDCバイアスならびに前記RFICチップに対する局部発振器(local oscillator、LO)信号及び情報信号を分配し、(b)前記MMIC電力増幅器チップの対応する入力チャネルを駆動するために前記RFICチップの前記N個の出力チャネルを接続し、前記M×N素子アレイコアブロックが前記動作周波数で操縦可能なRFビームを形成するように前記MMIC電力増幅器に集積されたそれぞれのアンテナ素子を駆動する、基板貫通金属ビアのアレイと、
各結合されたペアのチップの少なくとも1つの裏面に形成されたマイクロチャネルと、前記結合されたペアのすべてに対して前記マイクロチャネルを動作可能に結合する前記スタックを通して形成された基板貫通ビアホールとを含み、前記マイクロチャネル及び前記基板貫通ビアホールを通して流体を受け取って循環させ、前記RFIC及びMMIC電力増幅器チップを冷却し、加熱された前記流体を抽出する、冷却システムと、
を含む、アレイコアブロック。
【請求項2】
前記チップが、対向するSiO結合誘電体層の間の水素結合と、対向する金属プラグの間の金属間結合とによって結合され、前記水素結合及び金属間結合は、前記循環する流体を収容するために前記スタック全体にわたってシールを形成する、請求項1に記載のアレイコアブロック。
【請求項3】
前記LO信号及び情報信号が、動作特性の10%未満の周波数にあり、前記RFICチップは、前記LOを前記動作周波数にアップコンバートするように構成されている、請求項1に記載のアレイコアブロック。
【請求項4】
前記基板貫通ビアホールが、流体を受け取り、前記スタックの上部及び底部の両方において、加熱された流体を抽出するように構成されている、請求項1に記載のアレイコアブロック。
【請求項5】
前記マイクロチャネルが、前記RFICチップの前記裏面にのみ形成されている、請求項1に記載のアレイコアブロック。
【請求項6】
液体が相変化を受けて気体として抽出される際に前記流体が受け取られる、請求項1に記載のアレイコアブロック。
【請求項7】
前記RFICチップがシリコン材料系であり、前記MMIC電力増幅器チップはIII-V材料系である、請求項1に記載のアレイコアブロック。
【請求項8】
前記アンテナ素子が、前記動作周波数において間隔を置いて配置され、各結合されたペアは、前記動作周波数における波長の半分の厚さを有する、請求項1に記載のアレイコアブロック。
【請求項9】
各RFICチップ及び各MMIC電力増幅器チップが回路面及び裏面を有し、各結合されたペアにおいて、前記回路面は、前記RFICチップを前記MMIC電力増幅器チップに接続する前記基板貫通金属ビアの長さを最小化するように互いに面している、請求項1に記載のアレイコアブロック。
【請求項10】
各MMICチップが、電力増幅器チャネルから前記アンテナ素子に電力を転送する面内伝送線路をさらに含む、請求項1に記載のアレイコアブロック。
【請求項11】
50GHzを超える動作周波数のためのM×N能動電子操縦可能アレイ(AESA)であって、
フレームと、
DCバイアスならびに局部発振器(LO)信号及び情報信号をファンアウトするために前記フレームに取り付けられた1つまたは複数のプリント回路基板(PCB)と、
前記フレーム内に配置され、前記1つまたは複数のPCBに電気的に結合されたアレイコアブロックであって、
ウェハスケールの直接結合相互接続プロセスによって一緒に結合されて、M×N素子アレイコアブロックのM個の結合されたペアを形成する、2*M個の交互のNチャネルRFIC及びMMIC電力増幅器チップのスタックと、
前記スタックを通って垂直に延び、(a)前記MMIC電力増幅器チップに対するDCバイアスならびに前記RFICチップに対する局部発振器(local oscillator、LO)信号及び情報信号を分配し、(b)前記MMIC電力増幅器チップの対応する入力チャネルを駆動するために前記RFICチップの前記N個の出力チャネルを接続し、前記M×N素子アレイコアブロックが前記動作周波数で操縦可能なRFビームを形成するように前記MMIC電力増幅器に集積されたそれぞれのアンテナ素子を駆動する、基板貫通金属ビアのアレイと、
各結合されたペアのチップの少なくとも1つの裏面に形成されたマイクロチャネルと、前記結合されたペアのすべてに対して前記マイクロチャネルを動作可能に結合する前記スタックを通して形成された基板貫通ビアホールとを含む、冷却システムと、
を含む前記アレイコアブロックと、
流体を前記アレイコアブロックに運び、前記マイクロチャネル及び基板貫通ビアホールを通して前記流体を循環させて、前記RFIC及びMMIC電力増幅器チップを冷却し、加熱された流体を前記アレイコアブロックから抽出するように構成された、上部及び底部マニホールドと、
を含む、M×N能動電子操縦可能アレイ(AESA)。
【請求項12】
前記チップが、対向するSiO結合誘電体層の間の水素結合と、対向する金属プラグの間の金属間結合とによって結合され、前記水素結合及び金属間結合は、前記循環する流体を収容するために前記スタック全体にわたってシールを形成する、請求項11に記載のAESA。
【請求項13】
前記基板貫通ビアホールが、前記スタックの上部及び底部の両方で流体を受け取るように構成され、前記流体は、前記マイクロチャネルを通って循環し、前記スタックの前記上部及び底部の両方で抽出されて加熱されるときに、気体に対する相変化を受ける、請求項11に記載のAESA。
【請求項14】
50GHzを超える動作周波数のための能動電子操縦可能アレイ(AESA)用のマルチウェハスタックであって、前記スタックは、
ウェハスケールの直接結合相互接続プロセスによって一緒に結合された、2*M個の交互のNチャネルRFIC及びMMIC電力増幅器ウェハのスタックを含み、前記NチャネルRFIC及びMMIC電力増幅器ウェハは、前記スタックを通して垂直に整列して、前記複数のM×N素子アレイコアブロックのM個の結合されたペアを形成する複数のNチャネルRFICチップ及びNチャネルMMIC電力増幅器チップをそれぞれ含み、
各アレイコアブロックは、
各アレイコアブロックを通って延び、(a)MMIC電力増幅器に対するDCバイアスならびに前記RF ICに対する局部発振器(LO)信号及び情報信号を分配し、(b)前記RF ICの前記N個の出力チャネルの各々からのIF変調及びアップコンバートされたLOを、前記信号を増幅して前記動作周波数で操縦可能なRFビームを形成する前記MMIC電力増幅器のそれぞれのチャネルの入力に接続する、金属貫通ビアのアレイと、
各アレイコアブロックのための冷却システムであって、前記冷却システムは、前記RF ICの裏面に形成されたマイクロチャネルと、前記マイクロチャネルを前記結合されたペアのすべてに対して動作可能に結合する垂直貫通孔とを含み、前記マイクロチャネル及び垂直貫通孔のスタックを通して流体を受け取って循環させ、チップを冷却し、加熱された前記流体を抽出する、冷却システムと、
を含み、
前記スタックは、前記複数のM×N素子アレイコアブロックに分離可能である、マルチウェハスタック。
【請求項15】
前記チップが、対向するSiO結合誘電体層の間の水素結合と、対向する金属プラグの間の金属間結合とによって結合され、前記水素結合及び金属間結合は、前記循環する流体を収容するために前記スタック全体にわたってシールを形成する、請求項14に記載のマルチウェハスタック。
【請求項16】
基板貫通ビアホールが、前記スタックの上部及び底部の両方で流体を受け取るように構成され、前記流体は、前記マイクロチャネルを通って循環し、前記スタックの前記上部及び底部の両方で抽出されて加熱されるときに、気体に対する相変化を受ける、請求項14に記載のマルチウェハスタック。
【請求項17】
前記RFICチップがシリコン材料系であり、前記MMIC電力増幅器チップはIII-V材料系である、請求項14に記載のマルチウェハスタック。
【請求項18】
50GHzを超える動作周波数のための能動電子操縦可能アレイ(AESA)用の複数のアレイコアブロックの製造方法であって、
シリコンファウンドリにおいてシリコンベースの材料系からM個のRFICウェハを製造することと、
III-VファウンドリにおいてIII-V族の材料系からIII-VファウンドリでM個のMMIC電力増幅器ウェハを製造することと、
集積化ファウンドリにおいて、
前記RFIC及びMMICウェハを特定の厚さに薄くすることと、
前記RFIC及びMMIC電力増幅器ウェハ内に基板貫通金属ビアを製造することと、
前記RFICウェハの裏面にマイクロチャネルを製造することと、
前記RFIC及びMMIC電力増幅器ウェハ内に基板貫通ビアホールを製造することと、
前記RFIC及びMMIC電力増幅器ウェハの両面に直接結合誘電体インタフェースを製造することと、
交互のMMIC電力増幅器及びRFICウェハ上にウェハスケールの直接結合プロセスを実行して、マルチウェハスタックをシールする機械的結合及び水素結合を形成することと、
前記マルチウェハスタックをバンプして、前記基板貫通金属ビアに電気的に結合されるプリント回路基板(PCB)への取り付けのためのインタフェースを提供し、DCバイアスならびに局部発振器(LO)信号及び情報信号を分配することと、
前記マルチウェハスタックをダイシングして、その中を流体が前記マイクロチャネルを通り、基板貫通ビアホールを通って循環する複数のアレイコアブロックを形成し、前記RFIC及びMMIC電力増幅器を冷却することと、
を含む、製造方法。
【請求項19】
前記基板貫通ビアホールが、前記スタックの上部及び底部の両方で流体を受け取るように製造され、前記流体は、前記マイクロチャネルを通って循環し、前記スタックの前記上部及び底部の両方で抽出されて加熱されるときに、気体に対する相変化を受ける、請求項18に記載の製造方法。
【請求項20】
各RFICチップ及び各MIMIC電力増幅器チップが、回路面及び裏面を有し、前記回路面は、前記RFICチップを前記MMIC電力増幅器チップに接続する前記基板貫通金属ビアの長さを最小化するように互いに向かい合って結合され、前記マイクロチャネルは、前記RFICチップの前記裏面にのみ製造される、請求項18に記載の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
優先権の請求の範囲
本出願は、参照によりその全体が本明細書に組み込まれる、2021年9月2日に出願された米国特許出願第17/465,633号に対する優先権の利益を主張する。
【背景技術】
【0002】
本発明は、能動電子操縦可能アレイ(Active Electronically Steerable Array、AESA)に関し、より具体的には、シリコンベース無線周波数集積回路(Radio Frequency Integrated Circuit、RFIC)を有する高出力III-Vモノリシックミリ波集積回路(Monolithic Millimeter-wave Integrated Circuit、MMIC)電力増幅器の集積を容易にするためのウェハスケールの直接結合ハイブリッド(direct bond hybrid、DBH)相互接続プロセスを使用して製造されるアレイコアブロックに関する。
【0003】
関連技術の説明
AESAは、能動RF電力増幅器とすべてのアンテナ素子の後ろの能動ビーム形成回路とを有する固定アンテナ素子のM×Nアレイから成るフェーズドアレイシステムである。各アンテナ素子は、RF信号で励起される。励起信号の相対位相は、RFビームを形成し操縦するように制御される。
【0004】
50GHz以上で動作するAESAアーキテクチャは、タイルアーキテクチャに基づく。このアーキテクチャの例は、文献Fully Integrated 384 element 16 Tile W-band Phase Array with Self-Alignment and Self-Test’ by S.Shahramian et al.,IEEE Journal of Solid State Circuits,Vol.54,No.9,pp2419-2433、及び米国特許第10,5414,61号、ならびにそれらの参照文献に見出すことができる。これらのアーキテクチャは、信号アップ/ダウン変換、電力増幅、及びビーム形成機能を提供する完全に集積されたトランシーバ回路のアレイを含むSiGeまたはCMOS RFICチップタイルを利用する。これらの高度に複雑な機能は、厳しい設計ルール及び高度なSiチップ製造技術によって提供される高い集積密度のために、小さいチップ領域内のSi RFICにおいて容易に実施することができる。これらのタイルは、典型的には、4×4~8×8の間の素子を含む。タイルの寸法は、動作周波数における半波長素子間隔に適合する。RFICアレイタイルは、典型的には多層プリント回路基板または多層セラミックまたはクォーツに実装されるアンテナアレイプレートにフリップチップ取り付けされる。アンテナアレイプレートはまた、RFICバイアス、IF信号及びLO信号のルーティング、及び個々のアレイ素子の通信及び制御のためのインタフェースを提供する。熱は、ヒートシンクを通してタイルの底部を通して引き出される。
【0005】
これらのタイルベースのアーキテクチャは、Si RFICよりもチップ面積当たり100倍多くのRF電力を生成することができるが、Si RFICと同じレベルの集積を提供しない、高電力窒化ガリウム(GaN)MMIC電力増幅器チップとの集積には互換性がない。GaNチップは、Si系RFICチップに容易に集積化できない異なる材料系で構成されている。タイルアーキテクチャは、高電力GaN MMIC PAによって生成される熱負荷を処理することができず、GaN MMIC PAに電力を供給するためのDC電力分配容量を提供することができない。
【0006】
Timothy M.Hancock et.al.,“Heterogeneous and 3D Integration at DARPA”,2019 International 3D Systems Integration Conference(3DIC)は、広帯域RF及び混合信号システムで使用するための、Si CMOSをInP、GaN及びGaAsと集積化するための技術を記載している。T.M.Hancockの図2に示すように、Northrop GrummanのDiverse Accessible Heterogeneous Integration(DAHI)プロセスは、CMOSの上にGaN HEMTのチップレットをスタックする。GaNチップは、GaNのSiC基板が、シリコンCMOS基板に熱を移動させる前に、デバイスチャネルの下のヒートスプレッダとなるように、上向きに結合される。熱は、Si CMOS基板を通してスタックの底部から引き出される。
【発明の概要】
【0007】
以下は、本発明のいくつかの態様の基本的な理解を提供するための、本発明の概要である。この概要は、本発明の重要または重大な要素を特定すること、または本発明の範囲を詳細に描写することを意図していない。その唯一の目的は、本発明のいくつかの概念を、後で提示される、より詳細な説明及び定義請求項の序文として、簡略化された形で提示することである。
【0008】
本発明は、50GHzを超える動作周波数のためのAESA用の高出力アレイコアブロックを提供する。アレイコアブロックは、ウェハスケールの直接結合相互接続プロセスによって一緒に結合されて、M×N素子アレイコアブロックのM個の結合されたペアを形成する、2*M個の交互のNチャネルRFIC及びMMIC電力増幅器チップのスタックを含み、ここでM及びNは1より大きい整数である。基板貫通金属ビアのアレイは、スタックを通って垂直に延び、(a)MMIC電力増幅器チップに対するDCバイアスならびにRFICチップに対する局部発振器(local oscillator、LO)信号及び情報信号を分配し、(b)MIMIC電力増幅器チップの対応する入力チャネルを駆動するためにRFICチップのN個の出力チャネルを接続し、M×N素子アレイコアブロックが動作周波数で操縦可能なRFビームを形成するようにMIMIC電力増幅器に集積されたそれぞれのアンテナ素子を駆動する。冷却システムは、各結合されたペアのチップの少なくとも1つの裏面に形成されたマイクロチャネルと、結合されたペアのすべてに対してマイクロチャネルを動作可能に結合するスタックを通して形成された基板貫通ビアホールとを含み、マイクロチャネル及び基板貫通ビアホールを通して流体を受け取って循環させ、RFIC及びMMIC電力増幅器チップを冷却し、加熱された流体を抽出する。
【0009】
ウェハスケールの直接結合ハイブリッド(DBH)(誘電体/金属)相互接続プロセスは、誘電体層間の水素結合と、ウェハ間の強い金属間熱拡散結合の両方を形成する。これらの結合は、強力な機械的接続と、循環流体を収容するためのスタックを通るシールとを形成する。直接結合ハイブリッド化(Direct Bond Hybridization、DBH)プロセスは、対向するSiO2結合誘電体層の間に水素結合を形成し、対向する金属プラグの間に機械的結合を形成する。
【0010】
一実施形態では、M×N素子アレイコアブロックは、少なくともM=1及びN=4の素子を含む。典型的なブロックサイズは、1×8素子と16×16素子との間の範囲であり得る。
【0011】
一実施形態では、LO信号及び情報信号は、動作特性の10%未満の周波数で分配される。RFICチップは、LOを動作周波数にアップコンバートするように構成される。
【0012】
一実施形態では、冷却システムは、スタックの上部及び底部の両方で流体を受け取り、取り出すように構成される。流体は、液体、気体として受け取られて抽出され得るか、または液体として受け取られ、状態変化を受け、気体として抽出され得る。マイクロチャネルは、RFICチップの裏面上にのみ形成されることが適切である。
【0013】
一実施形態では、RFICチップはシリコン材料系であり、MMIC電力増幅器チップはIII-V材料系、典型的にはGaNである。
【0014】
一実施形態では、RFICチップ及びMMIC電力増幅器チップの回路面は一緒に結合される。
【0015】
一実施形態では、MMIC電力増幅器チップは、好適にはエンドファイアアンテナ素子であるアンテナ素子に電力を転送する面内伝送線路を含む。
【0016】
一実施形態では、AESAは、フレームと、DCバイアスならびにLO信号及びIF信号をファンアウトするためにフレームに取り付けられた1つまたは複数のPCBと、フレーム内に配置され、1つまたは複数のPCBに電気的に結合されたアレイコアブロックと、流体をアレイコアブロックに運び、マイクロチャネル及び基板貫通ビアホールを通して流体を循環させて、RFIC及びMMIC電力増幅器チップを冷却し、加熱された流体をアレイコアブロックから抽出するように構成された、上部及び底部マニホールドとを含む。
【0017】
一実施形態では、複数のアレイコアブロックは、ウェハスケールの直接結合相互接続プロセスを使用してマルチウェハスタックで製造される。マルチウェハスタックは、個々のアレイコアブロックを生じるようにダイシングされる。
【0018】
一実施形態では、RFIC及びMMIC電力増幅器ウェハは、Si及びIII-V族の材料系からそれぞれのSi及びIII-Vファウンドリにおいて形成され、集積化ファウンドリに転送される。集積化ファウンドリにおいて、ウェハは、動作周波数に必要な厚さまで薄くされ、基板貫通金属ビアとウェハを通る冷却孔とRFICウェハの裏面上のマイクロチャネルとを形成するように製造される。ウェハは、整列され、交互にされてスタックを形成する。スタックは、DBHプロセスを用いて結合されて、ウェハ間に水素結合及び金属間結合の両方を形成する。スタックは、PCBを取り付けるためのインタフェースを提供するためにバンプされ、次いで、複数のアレイコアブロックを得るためにダイシングされる。
【0019】
本発明のこれら及び他の特徴及び利点は、添付の図面と併せた、好ましい実施形態の次の詳細な説明から当業者に明らかとなろう。
【図面の簡単な説明】
【0020】
図1】ウェハレベルDBH結合アレイコアブロックを含むAESAの実施形態の分解図である。
図2】ウェハレベルDBH結合アレイコアブロックを含むAESAの実施形態の組立図である。
図3】アレイコアブロックの斜視図である。
図4】水素結合及び機械的結合ならびに基板貫通金属ビアのアレイを示すアレイコアブロックの側面図である。
図5】マイクロチャネル及び基板貫通冷却孔を示すアレイコアブロックの上面図である。
図6】アレイコアブロック内のRFICチップ間に結合されたMMIC電力増幅器チップの図である。
図7】直接結合処理のためにRFIC及びMMIC電力増幅器を準備するための製造プロセスの一部の流れ図である。
図8A】RFICウェハの回路面の図である。
図8B】RFICウェハの裏面の図である。
図8C】MMIC電力増幅器ウェハの回路面の図である。
図9A】スタック用のカバーウェハのマイクロチャンネルの図である。
図9B】スタック用のカバーウェハのブランク面の図である。
図10】複数のアレイコアブロックを製造するためのウェハレベルDBHプロセスを示す図である。
図11】RFICウェハ上のRFICチップまたはユニットセルの概略図である。
図12】MMICウェハ上のMMIC電力増幅器チップまたはユニットセルの概略図である。
【発明を実施するための形態】
【0021】
本発明は、より大きなM×Nアレイサイズ及びより高い電力のRFビームをサポートするAESA用のアレイコアブロックの設計及び製造方法を提供する。より高いRF電力を達成するために、III-V材料システム、典型的にはGaNから形成されるMMIC電力増幅器は、Si RFICと集積化されなければならない。これらの高出力III-IV MMIC電力増幅器は、それらのシリコン対応物よりも多くの廃熱を生成する。ヒートシンクを通してアレイの一方の側から熱を引き出すだけの従来の技術は不十分である。
【0022】
本発明は、2*M個の交互のNチャネルRFIC及びMMIC電力増幅器ウェハのスタックが、(直接接続相互接続)DBI(登録商標)、またはDBHなどのウェハスケールの直接結合相互接続プロセスによって一緒に結合される、AESA用のアレイコアブロックを提供する。このプロセスは、機械的結合と水素結合の両方を形成して、ウェハスタックをシールする。各アレイコアブロックは、MMIC電力増幅器チップにDCバイアスを分配し、RFICチップにLO信号及び情報信号を分配し、RFICチップをMMIC電力増幅器チップに接続するために、スタックを通って垂直に延びる基板貫通金属ビアのアレイを含む。各アレイコアブロックはまた、各結合されたペアのチップの少なくとも1つの裏面に形成されたマイクロチャネルと、結合されたペアのすべてに対してマイクロチャネルを動作可能に結合するスタックを通して形成された基板貫通ビアホールとを含み、マイクロチャネル及び基板貫通ビアホールを通して流体を受け取って循環させ、RFIC及びMMIC電力増幅器チップを冷却し、加熱された流体を抽出する、冷却システムを含む。
【0023】
図1及び図2をここで参照すると、AESA100の一実施形態は、軽量金属から機械加工されるなど、外側フレーム104内に配置されたアレイコアブロック102を含む。上部及び底部液体マニホールド106及び108は、フレーム104上に取り付けられ、流体114をアレイコアブロック102を通して再循環させ、RFIC及びMMIC電力増幅器チップを冷却するために、シール110及び112、適切にはエラストマ材料を介して、漏れ防止シールで、アレイコアブロック102の上部及び底部に動作可能に結合される。プリント回路基板116及び118のペアは、フレーム104上に適切に取り付けられ、例えば、フリップチップボールグリッドアレイを介してアレイコアブロック102に電気的に結合され、アレイコアブロックと外部バイアス電源、外部LO信号発生器及び情報信号発生器、ならびに外部システムコントローラとの間の電子インタフェースとして機能する。
【0024】
図3図4図5及び図6をここで参照すると、アレイコアブロック102は、M個のSiGeまたはCMOS(Si)RF集積回路(RFIC)チップ120、及びM個のIII-V(例えば、GaN)モノリシック集積ミリ波回路(MMIC)電力増幅器チップ122(及び上部及び底部カバーウェハ)を含み、これらは、DBI(登録商標)またはDBHなどのウェハスケールの直接結合プロセスを用いて交互のスタック124内で一緒に結合される。ウェハスケールの直接結合相互接続プロセスは、ウェハ間に水素結合126及び機械的結合128の両方を形成する。これらの結合は、強力な機械的接続と、循環流体を収容するためのスタックを通る漏れ防止シールとを形成する。本明細書で使用される場合、直接結合ハイブリッド化(DBH)プロセスは、対向するSiO2結合誘電体層130間に水素結合を形成し、相互接続誘電体層134内の対向する金属プラグ132間に拡散された金属結合を形成する。
【0025】
RFIC及びMMIC電力増幅器チップの各結合されたペア136は、動作周波数の半波長間隔で間隔を置いて配置されたN個のアンテナ138、適切にはエンドファイアアンテナを含むN×1素子線形サブアレイを形成する。好ましい実施形態では、各結合されたペア136の厚さはまた、方位角及び仰角の両方において+/-60度のサイドローブ自由ビーム操縦を可能にする半波長に等しい。M個のN×1サブアレイと上部及び底部カバーウェハとのスタックは、M×N素子アレイコアブロックを形成する。
【0026】
基板貫通金属充填ビア140のアレイは、チップスタック124全体を通って垂直に延び、MMIC電力増幅器チップに対するDCバイアス、RFICチップに対するLO信号及び情報信号、ならびに両方のチップに対するデジタル通信制御を分配し、RFICチップのN個の出力チャネルを接続してMIMIC電力増幅器チップの対応する入力チャネルを駆動するための、インタフェースを提供する。LO信号及び情報信号は、好ましくは、非常に高い周波数信号の分配に関連する挿入損失問題を排除するために、動作周波数の10%未満のスタック周波数全体にわたって分配される。これらの信号は、各N×1サブアレイペア上のRFICによって動作周波数にアップコンバージョンされる。
【0027】
冷却システム150は、各結合されたペアのチップの少なくとも1つの裏面に形成されたマイクロチャネル152と、結合されたペアのすべてに対してマイクロチャネルを動作可能に結合して、マイクロチャネル及び基板貫通ビアホールを通して流体115を受け取って循環させ、RFIC及びMMIC電力増幅器チップを冷却し、加熱された流体を抽出するスタックを通して形成された、基板貫通ビアホール154とを含む。好ましい実施形態では、流体は、スタックの上部と底部の両方で注入され、抽出される。システムは、強制液体または気体冷却システムであってもよい。より高い電力消費のために、液体がアレイコアブロックに注入され、加熱されて気体状態への相変化を受け、除去される強制液体二相手法が好ましい。ウェハスケールの直接結合プロセスは、直接結合プロセスの平面性と、高強度の水素及び機械的結合とに起因して、高品質のシールを提供する。
【0028】
好ましい実施形態では、図6に示すように、(Si/RFIC)の回路面が(GaN MMIC)の回路面に結合され、(Si/RFIC)の裏面が(GaN MMIC)の裏面に結合される。この結合構成は、2つのチップ間の相互接続距離が最短になるのを保証するため、50GHzを超える動作周波数で2つのチップ間の遷移損失を最小限に抑えるのに好ましい。この構成が好ましい理由はまた、GaN/MMICウェハ上で利用可能な金属相互接続層(典型的には2~3)に加えて、Si/RFICウェハ上のより多くの(7つ以上の)高密度の金属相互接続層を利用することによって、GaN MMIC上のコンパクトな整合ネットワーク及びバイアス分配ネットワークの設計のためのより多くの選択肢を提供するからである。
【0029】
図6に示すように、高効率エンドファイアアンテナ138は、GaN MMICチップ122の上部金属化層で実現され、マイクロチャネル152がSi/RFICチップ120の裏面にエッチングされる。エンドファイアアンテナは、チップ間の垂直遷移を除去することによって、GaN電力増幅器の出力とアンテナとの間の挿入損失を最小化するために、GaNチップ上に集積される。面内伝送線路は、電力増幅器チャネルからそれぞれのエンドファイアアンテナに電力を転送する。GaNチップはまたSi/RFICチップよりも薄くして、エンドファイアアンテナの放射効率を向上させている。マイクロチャネルは、より厚いので、Si/RFICチップにエッチングされる。チップの両面の結合インタフェースは、Cuダマシンプロセスによって製造されるSiO2結合層130、及びCuプラグアレイ132を含む。Cuプラグアレイは、チップ間の電気的接続を提供し、結合後アニール工程の後にチップ間の強い金属間機械的結合を提供する、という2つの目的を果たす。
【0030】
図7図8A図8C図9A図9B及び図10をここで参照すると、220GHz動作周波数に対する12×12素子アレイのためのアレイコアブロック製造の例示的なプロセスが示されている。Si/RFICウェハ200、GaN/MMICウェハ202、及び上部及び底部カバーウェハ204は、それぞれのファウンドリ製造プロセス206、208、及び210で製造される。これらのファウンドリプロセスは、Cuダマシン多層金属相互接続をサポートして、DBH結合プロセスのためのウェハ平面性及びインタフェースを達成しなければならない。現状技術のSi/RFICプロセスは、7層を超える金属相互接続層をサポートし、一方、GaN/MMICプロセスは、典型的には、2~3層しかサポートしない。好ましいプロセスフローでは、両方のセットのウェハに対して同じウェハ直径及び同じレチクルサイズが使用され、好ましいウェハ直径は、ラインSi処理ツールの現状技術との適合性のために200mm以上である。レチクルサイズは、1×N素子チップ全体を収容するように選択される。最大レチクルサイズは、フォトリソグラフィステッパの最大フィールドサイズによって決定される。一例として、26mm×33mmは、現状技術のi193 EUVステッパの最大フィールドサイズである。
【0031】
それぞれのファウンドリにおける前面処理が完了した後、ウェハは集積ファウンドリ212に送られ、ここで、Si/RFIC及びGaN/MMICウェハは必要な厚さ214まで薄くされ、基板貫通金属ビア216、二相冷却のためのマイクロチャネル218、及びライン半導体製造技術の標準的な裏面を用いて内部に製造された冷却媒体分配のための基板貫通ビアホール220を有する。集積ファウンドリはまた、Cuダマシンプロセスを使用して、ウェハの両面に、DBH結合インタフェース222、SiO2層及びCuプラグアレイを製造する。
【0032】
図8A~8Cは、Si/RFICウェハ304上の4つの完全なレチクル300及び8つの部分的なレチクル302、ならびに対応するGaN/MMICウェハ306の、それらがウェハスケールのDBH結合ステップに準備されている際の詳細を示す。例示的な1×12素子220GHzレチクルの寸法は、16.2mm×24.4mmである。図8Aは、Si回路305を有するRFICウェハの回路面を示し、図8Bは、RFICウェハの裏面を示し、図8Cは、GaN回路307を有するMMIC電力増幅器ウェハの回路面を示す。
【0033】
例示的なレチクルレイアウトでは、レチクルの10mm×12mm領域308は両方のウェハ上の回路に専用であり、レチクルの12mm×15mm領域310は、バイアスルーティング、LO、IF及びシステムクロック分配ならびに12×1素子サブアレイペア間のデジタル通信インタフェースに使用されるデュアルサイドパッド/(基板貫通金属ビア)アレイ311に専用である。1×12素子サブアレイペアの両方のウェハ上の金属相互接続層は、各チップ上のインタフェース回路に、基板貫通ビアアレイの適切なパッドを提供するために使用される。
【0034】
図8A~8Bに示すSi/RFICレチクルの他の特徴は、エンドファイアアンテナ素子用のドライエッチングされたスロット貫通開口部312、ウェハの裏面への深い部分ドライエッチングによって製造された冷却用のマイクロチャネルマニホールド314、及び冷却剤分配用のドライエッチングされた貫通ビアホール316である。
【0035】
図8Cに示すGaN/MMICウェハの他の特徴は、エンドファイアアンテナ素子318、冷却剤分配用のドライエッチングされた貫通ビアホール320、ならびにバイアス、LO及び情報信号分配用のパッドアレイ321である。GaN/MMICウェハ上のこれらの特徴は、デュアルサイドパッド/(基板貫通)アレイと共に、DBHウェハ結合プロセス中にSi/RFICウェハ及びカバーウェハ上の対応する特徴と整列するように設計される。
【0036】
図9A図9Bは、上部(ブランク面)及び底部(マイクロチャネル面)カバーウェハ322及び324をそれぞれ示している。カバーウェハの特徴は、エンドファイアアンテナ素子用のドライエッチングされたスロット貫通開口部326、冷却剤分配用のドライエッチングされた貫通ビアホール328、及びデュアルサイドパッド/(基板貫通ビア)アレイ330である。カバーウェハ上のこれらの特徴は、Si/RFIC及びGaN MMICウェハ上の対応する特徴と整列するように設計される。カバーウェハは、能動回路を含まない。底部と上部カバーウェハは、底部カバーウェハがその裏面にエッチングされた液体冷却用のマイクロチャネルを有し、上部カバーウェハがマイクロチャネルを有しないという点で異なる。
【0037】
ウェハレベルDBH結合ステップのために準備されたウェハは、図10に概略を示すシーケンスでマルチウェハスタックに結合される。底部カバーウェハ324のマイクロチャネル面、位置1は、位置2においてGaN/MMICウェハ306の裏面に結合され、これは位置3においてSi/RFICウェハ304の回路面に結合される。GaN/MMIC及びSi/RFICウェハの結合シーケンスは次にさらに11回繰り返される。ウェハスタックは、トップカバーウェハ322を位置25のSi/RFICウェハ304のマイクロチャネル面に結合することによって完成される。DBH結合プロセスの完了により、フルマルチウェハスタック332が得られる。DBH相互接続プロセスに関する詳細は、“Sub-10μm Pitch Hybrid Direct Bond Interconnect Development for Die-to-Die Hybridization”, by John P.Mudrick et al.,2019 IEEE 69th Electronic Components and Technology Conference(ECTC)及びその参考文献、ならびに米国特許第6962835号及びその参考文献に見出すことができる。その後、マルチウェハスタック332の両面の対応するパッド上にはんだバンプが堆積され、次いで、ウェハスタックは、鋸336を使用して、切断線に沿って個々のアレイコアブロック334にダイシングされる。記載のプロセスによって製造された単一の直径200mmのマルチウェハスタックから、60個の200GHzの12×12素子アレイコアブロックを得ることができる。
【0038】
提案されたアレイコアブロックアーキテクチャの下限周波数は、最大ウェハ厚さによって決定される。200mm及び300mmのSiウェハの標準的な厚さは、それぞれ725μm及び775μmである。すべてのメタライゼーション層及び結合層を含む2つのスタックされた非薄化Siウェハの全厚は、1.5mm~1.7mmの範囲であると推定され、これは、88GHz~100GHzの範囲の周波数における半波長間隔に対応する。最大ウェハ厚さは、50GHz以上の周波数をサポートし得る。
【0039】
提案されたアーキテクチャの上限周波数は、2つの要因によって決定される。第1は、ウェハを薄くし、実用的に処理することができる最小厚さである。現在、すべてのメタライゼーション層及び結合層を含む薄くされたウェハの最小厚さの安全な推定値は、60μm~100μmの範囲にあり、これは、上限周波数を750GHz~1250GHzの範囲にする。
第2の要因は、ウェハ厚さを薄くしたときの強制対流冷却のためのマイクロチャネルの低減された断面である。マイクロチャネル断面の減少は、冷却剤流量及び熱交換を妨げる。500μmは、強制二相冷却をサポートすることができる2つのウェハスタックの推定最小厚さであり、これは、ほとんどの熱集中用途の上限周波数を300GHzにする。強制液体冷却または気体流マイクロチャネル冷却によって処理することができる熱負荷に対して、周波数範囲を750GHzから1250GHzの範囲まで広げることができる。
【0040】
図11及び図12をここで参照すると、12×12素子220GHzアレイコアブロックに対する、Si/RFICウェハ上の12×1ユニットセル回路及びGaN/MMIC電力増幅器ウェハ上の12チャネルユニットセル回路の概略図が示されている。
【0041】
図11を参照すると、Si/RFICチップ400は、増幅器401、及び3つの増幅アップコンバージョン段402を含み、その各々が3倍に信号をアップコンバージョンし、8.13GHz LO信号403を219.5GHzにアップコンバージョンする。219.5GHzのLO信号は、スプリッタ404を介して2つの経路に分割され、増幅器406及び408によって増幅される。1つの経路は、アップコンバージョンミキサ410に供給し、これは、アップコンバージョンされた219.5GHzのLOを0.5GHz~5.5GHzの情報信号412と混合して、220GHz~225GHzのRF信号414を生成する。RF信号は、416でハイパスフィルタリングされ、418で増幅され、そしてパワースプリッタ422、可変利得増幅器424、及び移相器426を含む12方向RFビーム形成ネットワーク420によって12経路に分割される。ビーム形成ネットワークはまた、RF信号を、GaN MMIC高電力増幅器(HPA)を駆動するのに必要な電力レベルまで428で増幅する。Si/RFIC上の各RFパスの出力は、GaN MMICチップ上の対応するHPAの入力に接続される。
【0042】
219.5GHzのLO信号の第2の経路は、アレイ自己較正及び試験に使用される内蔵自己試験(BIST)回路430に供給する。BIST回路は、GaN/MMICチップ上の対応する方向性結合器ポートに接続された24個のRFポートのアレイを介して、各GaN MMIC電力増幅器の出力における順方向送信及び反射RF信号の振幅及び位相を監視する。これらのポートは、対応するGaN MMIC HPAへのバイアスをオフにすることによって、隣接するアンテナ素子の結合された振幅及び位相を監視するためにも使用され得る。Si RFICチップはまた、12×1素子サブアレイ上の個々の能動部品のバイアスを制御するバイアス制御回路432、及びアレイ自己較正を実行し、他のサブアレイ及び外部システムコントローラとのインタフェースを行うために、12×1素子サブアレイの動作を監視及び制御するために使用されるマイクロコントローラユニット(MCU)434を含む。
【0043】
図12を参照すると、Ga/MMICチップ500は、並列に走る12個の同一のHPA502を含む。HPAは、動作RF周波数において半波長間隔よりも狭くなるように適切に設計され、Si/RFICによって提供され得る最大電力がHPA入力に供給される場合に出力段を飽和させるのに十分な数のRF増幅段504を含む。提案されたアレイ構造の利点は、HPAチップの長さに対する半波長寸法要件を排除することである。各HPAは、エンドファイアアンテナ506、及びSi/RFIC上のBIST回路の入力ポートに接続された方向性結合器508を含む。
【0044】
上記で概説した送信限定アレイ構成に加えて、送信/受信などの他のアレイ構成を、提案されたアーキテクチャにおいて実装することができる。
【0045】
本発明の幾つかの例示的な実施形態が示され説明されたが、当業者は多数の変形例及び代替の実施形態を考えつくであろう。そのような変形例及び代替の実施形態が企図されており、添付の特許請求の範囲に定義されるような本発明の趣旨及び範囲から逸脱することなく作られ得る。
図1
図2
図3
図4
図5
図6
図7
図8A
図8B
図8C
図9A
図9B
図10
図11
図12
【国際調査報告】