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特表2024-535921制御ゲートに組み込みヒータを有する低プログラム電圧のフラッシュ・メモリ・セル

書誌要約請求の範囲詳細な説明課題実施例実施するための形態図面の説明

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(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-10-02

(54)【発明の名称】制御ゲートに組み込みヒータを有する低プログラム電圧のフラッシュ・メモリ・セル

(51)【国際特許分類】

H10B 41/30 20230101AFI20240925BHJP

H01L 21/336 20060101ALI20240925BHJP

【ＦＩ】

H10B41/30

H01L29/78 371

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2024519034

(86)(22)【出願日】2022-09-27

(85)【翻訳文提出日】2024-03-27

(86)【国際出願番号】 EP2022076747

(87)【国際公開番号】W WO2023052316

(87)【国際公開日】2023-04-06

(31)【優先権主張番号】17/449,354

(32)【優先日】2021-09-29

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】390009531

【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション

【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬＢＵＳＩＮＥＳＳＭＡＣＨＩＮＥＳＣＯＲＰＯＲＡＴＩＯＮ

【住所又は居所原語表記】ＮｅｗＯｒｃｈａｒｄＲｏａｄ，Ａｒｍｏｎｋ，ＮｅｗＹｏｒｋ１０５０４，ＵｎｉｔｅｄＳｔａｔｅｓｏｆＡｍｅｒｉｃａ

(74)【代理人】

【識別番号】100112690

【弁理士】

【氏名又は名称】太佐種一

(74)【代理人】

【識別番号】100120710

【弁理士】

【氏名又は名称】片岡忠彦

(74)【復代理人】

【識別番号】110000420

【氏名又は名称】弁理士法人ＭＩＰ

(72)【発明者】

【氏名】安藤崇志

(72)【発明者】

【氏名】ゴン、ナンボ

(72)【発明者】

【氏名】ヘクマットショアータバリ、バーマン

(72)【発明者】

【氏名】レズニチェク、アレクサンダー

【テーマコード（参考）】

5F083

5F101

【Ｆターム（参考）】

5F083EP02

5F083EP22

5F083EP44

5F083EP56

5F083EP76

5F083EP77

5F083ER01

5F083ER03

5F083ER14

5F083ER22

5F083GA05

5F083HA06

5F083JA02

5F083JA39

5F083JA40

5F083MA06

5F083MA19

5F083NA01

5F083PR21

5F083ZA13

5F083ZA14

5F101BA01

5F101BA35

5F101BA36

5F101BB02

5F101BC20

5F101BD34

5F101BD50

5F101BG10

5F101BH02

(57)【要約】

制御ゲートに組み込みヒータを有する低プログラム電圧のフラッシュ・メモリ・セルを製造する方法は、従来のフラッシュ・メモリ・エリア（ＣＦＭＡ）にある従来のフラッシュ・メモリ・セルと、ニューロモルフィック・コンピューティング・メモリ・エリア（ＮＣＭＡ）にあるニューロモルフィック・コンピューティング・メモリ・セルとを共通のデバイス基板上に作製する。方法は、ＣＦＭＡとＮＣＭＡの両方にフラッシュ・メモリ・スタックを設けることと、ＣＦＭＡのフラッシュ・メモリ・スタックの上にヒータを堆積することなく、ＮＣＭＡのフラッシュ・メモリ・スタックの上にヒータを堆積することと、を含む。

【特許請求の範囲】

【請求項1】

従来のフラッシュ・メモリ・エリア（ＣＦＭＡ）にある従来のフラッシュ・メモリ・セルと、ニューロモルフィック・コンピューティング・メモリ・エリア（ＮＣＭＡ）にあるニューロモルフィック・コンピューティング・メモリ・セルとを共通のデバイス基板上に製造する方法であって、
前記ＣＦＭＡと前記ＮＣＭＡの両方にフラッシュ・メモリ・スタックを設けることと、
前記ＣＦＭＡの前記フラッシュ・メモリ・スタックの上にヒータを堆積することなく、前記ＮＣＭＡの前記フラッシュ・メモリ・スタックの上にヒータを堆積することと
を含む方法。

【請求項2】

前記フラッシュ・メモリ・スタックが、下から上に向かって順に、トンネル誘電体、浮遊ゲート、制御誘電体、および制御ゲートを含み、
前記ヒータが、前記制御ゲートの直接上にあり、前記制御ゲートと接触している、請求項１に記載の方法。

【請求項3】

前記トンネル誘電体がＨｆＯ_２を含み、
前記浮遊ゲートがｐ＋ポリを含み、
前記制御誘電体がＨｆＯ_２を含み、
前記制御ゲートがＴｉＮを含んでいる、請求項２に記載の方法。

【請求項4】

前記フラッシュ・メモリ・スタックは、前記ＣＦＭＡおよび前記ＮＣＭＡの各々について、前記従来のフラッシュ・メモリ・セルおよび前記ニューロモルフィック・コンピューティング・メモリ・セルそれぞれのソースとドレインとの間に位置する、請求項１ないし３のいずれかに記載の方法。

【請求項5】

前記ヒータがＴａＮを含む、請求項１ないし４のいずれかに記載の方法。

【請求項6】

前記ヒータが、共形堆積技術によって堆積される、請求項５に記載の方法。

【請求項7】

前記共形堆積技術が、化学気相成長（ＣＶＤ）および原子層堆積（ＡＬＤ）からなる群から選択される、請求項６に記載の方法。

【請求項8】

前記フラッシュ・メモリ・スタックが、外側スペーサに隣接し、前記外側スペーサと接触している、請求項１ないし７のいずれかに記載の方法。

【請求項9】

前記ヒータが、内側スペーサによって前記外側スペーサから隔離されている、請求項８に記載の方法。

【請求項10】

前記内側スペーサが、１００ｎｍまたはそれよりも小さい幅を有する開口エリアを形成する、請求項９に記載の方法。

【請求項11】

前記内側スペーサが、化学気相成長（ＣＶＤ）および原子層堆積（ＡＬＤ）からなる群から選択される共形堆積技術によって形成される、請求項９または１０に記載の方法。

【請求項12】

前記ＣＦＭＡおよび前記ＮＣＭＡ各々の前記フラッシュ・メモリ・スタックの上にダミー・ゲートを堆積することと、
前記ＣＦＭＡ内のみで前記ダミー・ゲートの上にハード・マスクを堆積することと、
前記ＮＣＭＡ内の前記ダミー・ゲートを除去することと
をさらに含む、請求項１ないし１１のいずれかに記載の方法。

【請求項13】

前記ハード・マスクがＳｉＮを含む、請求項１２に記載の方法。

【請求項14】

前記ヒータの上にハード・マスクを堆積することと、
前記ＣＦＭＡの前記フラッシュ・メモリ・スタックの上に低抵抗金属を堆積することと、
前記ハード・マスクを除去することと
をさらに含む、請求項１２または１３に記載の方法。

【請求項15】

前記ハード・マスクがＳｉＮを含む、請求項１４に記載の方法。

【請求項16】

前記低抵抗金属がＷを含む、請求項１４または１５に記載の方法。

【請求項17】

前記ＣＦＭＡおよび前記ＮＣＭＡ両方の前記メモリ・セルのゲート、ソース、およびドレインとの接点を形成することをさらに含む、請求項１４ないし１６のいずれかに記載の方法。

【請求項18】

【請求項19】

前記ＣＦＭＡフラッシュ・メモリ・スタックおよび前記ＮＣＭＡフラッシュ・メモリ・スタックが各々、下から上に向かって順に、トンネル誘電体、浮遊ゲート、制御誘電体、および制御ゲートを含み、
前記トンネル誘電体がＨｆＯ_２を含み、
前記浮遊ゲートがｐ＋ポリを含み、
前記制御誘電体がＨｆＯ_２を含み、
前記制御ゲートがＴｉＮを含んでいる、請求項１８に記載のフラッシュ・メモリ・デバイス。

【請求項20】

フラッシュ・メモリ・デバイスであって、共通の基部上に、
従来のフラッシュ・メモリ・エリア（ＣＦＭＡ）にある従来のフラッシュ・メモリ・セルであって、
ＣＦＭＡフラッシュ・メモリ・スタック、および
前記ＣＦＭＡフラッシュ・メモリ・スタックの直接上にある低抵抗金属ゲート接点
を備える前記従来のフラッシュ・メモリ・セルと、
ニューロモルフィック・コンピューティング・メモリ・エリア（ＮＣＭＡ）にあるニューロモルフィック・コンピューティング・メモリ・セルであって、
ＮＣＭＡフラッシュ・メモリ・スタック、および
前記ＮＣＭＡフラッシュ・メモリ・スタックの直接上にあるヒータ
を備える前記ニューロモルフィック・コンピューティング・メモリ・セルと、を備え、
前記ＣＦＭＡフラッシュ・メモリ・スタックおよび前記ＮＣＭＡフラッシュ・メモリ・スタックが各々、下から上に向かって順に、トンネル誘電体、浮遊ゲート、制御誘電体、および制御ゲートを含み、
前記トンネル誘電体がＨｆＯ_２を含み、
前記浮遊ゲートがｐ＋ポリを含み、
前記制御誘電体がＨｆＯ_２を含み、
前記制御ゲートがＴｉＮを含み、
前記フラッシュ・メモリ・スタックは、前記ＣＦＭＡおよび前記ＮＣＭＡの各々について、前記従来のフラッシュ・メモリ・セルおよび前記ニューロモルフィック・コンピューティング・メモリ・セルそれぞれのソースとドレインとの間に位置し、
前記ヒータがＴａＮを含み、
前記ＣＦＭＡフラッシュ・メモリ・スタックおよび前記ＮＣＭＡフラッシュ・メモリ・スタックが、外側スペーサに隣接し、前記外側スペーサと接触しており、
前記ヒータが、内側スペーサによって前記外側スペーサから隔離されており、
前記内側スペーサが、１００ｎｍまたはそれよりも小さい幅を有する開口エリアを形成し、
Ｗを含む低抵抗金属が、前記ＣＦＭＡフラッシュ・メモリ・スタックの上にある、フラッシュ・メモリ・デバイス。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、フラッシュ・メモリ・セルに関し、特に、制御ゲートに組み込みヒータを有する低プログラム電圧のフラッシュ・メモリ・セルに関する。

【背景技術】

【0002】

組み込みフラッシュ・メモリは、製造工場から入手可能な成熟した技術であり、種々の用途に使用されている。そのようなメモリは、電力がなくてもその内容を保持することができるため、望ましい。組み込みフラッシュ・メモリのそのような用途の１つは、ニューロモルフィック（neuromorphic）・コンピューティング・チップの実装における使用である。

【発明の概要】

【0003】

本開示の実施形態は、制御ゲートに組み込みヒータを有する低プログラム電圧のフラッシュ・メモリ・セルを製造する方法に関する。方法は、従来のフラッシュ・メモリ・エリア（ＣＦＭＡ：conventional flash memory area）にある従来のフラッシュ・メモリ・セルと、ニューロモルフィック・コンピューティング・メモリ・エリア（ＮＣＭＡ）にあるニューロモルフィック・コンピューティング・メモリ・セルとを共通のデバイス基板上に製造する。方法は、ＣＦＭＡとＮＣＭＡの両方にフラッシュ・メモリ・スタックを設けることと、ＣＦＭＡのフラッシュ・メモリ・スタックの上にヒータを堆積することなく、ＮＣＭＡのフラッシュ・メモリ・スタックの上にヒータを堆積することと、を含む。

【0004】

本開示の実施形態はさらに、共通の基部上に、従来のフラッシュ・メモリ・エリア（ＣＦＭＡ）にある従来のフラッシュ・メモリ・セルを含むフラッシュ・メモリ・デバイスに関する。従来のフラッシュ・メモリ・セルは、ＣＦＭＡフラッシュ・メモリ・スタック、およびＣＦＭＡフラッシュ・メモリ・スタックの直接上にある低抵抗金属ゲート接点を含む。デバイスは、ニューロモルフィック・コンピューティング・メモリ・エリア（ＮＣＭＡ）にあるニューロモルフィック・コンピューティング・メモリ・セルをさらに含む。ニューロモルフィック・コンピューティング・メモリ・セルは、ＮＣＭＡフラッシュ・メモリ・スタック、およびＮＣＭＡフラッシュ・メモリ・スタックの直接上にあるヒータを含む。

【0005】

【0006】

ＣＦＭＡフラッシュ・メモリ・スタックおよびＮＣＭＡフラッシュ・メモリ・スタックは各々、下から上に向かって順に、トンネル誘電体、浮遊ゲート、制御誘電体、および制御ゲートを含み、トンネル誘電体はＨｆＯ_２を含む。浮遊ゲートはｐ＋ポリを含み、制御誘電体はＨｆＯ_２を含む。制御ゲートはＴｉＮを含む。フラッシュ・メモリ・スタックは、ＣＦＭＡおよびＮＣＭＡの各々について、従来のフラッシュ・メモリ・セルおよびニューロモルフィック・コンピューティング・メモリ・セルそれぞれのソースとドレインとの間に位置する。ヒータはＴａＮを含む。ＣＦＭＡフラッシュ・メモリ・スタックおよびＮＣＭＡフラッシュ・メモリ・スタックは、外側スペーサに隣接し、外側スペーサと接触している。ヒータは、内側スペーサによって外側スペーサから隔離されており、内側スペーサは、１００ｎｍまたはそれよりも小さい幅を有する開口エリアを形成し、Ｗを含む低抵抗金属が、ＣＦＭＡフラッシュ・メモリ・スタックの上にある。

【0007】

上記の概要は、本開示の説明される各実施形態またはあらゆる実装形態を説明するものではない。様々なアーキテクチャ、構造、基板材料、ならびにプロセス特徴またはステップ／ブロックあるいはその両方は、本発明の範囲内で様々に異ならせることができる。特定の特徴は明瞭性のためにすべての図には示されない場合があることが留意されるべきである。これは、任意の特定の実施形態、または例示、または特許請求の範囲の限定であると解釈されるようには意図されていない。本発明の様々な実施形態の説明は、例示の目的で提示され、網羅的である、または開示される実施形態に限定されることは意図されない。記載される実施形態の範囲および思想から逸脱することなく、多くの変更および変形が当業者に明らかとなろう。本明細書で使用される用語は、実施形態の原理、実際的な応用、もしくは市場に見られる技術に対する技術的向上を最も良く説明するために、または当業者が本明細書に記載される実施形態を理解できるようにするために選択されたものである。

【0008】

本願に含まれる図面は、本明細書に組み込まれ、その一部をなす。それらは、本開示の実施形態を図示し、詳細な説明と併せて本開示の原理を説明する。図面は、特定の実施形態を例示するに過ぎず、本開示を限定しない。

【図面の簡単な説明】

【0009】

【図1A】いくつかの実施形態による、ダミー・ゲートを追加して、従来のフラッシュ・メモリ・エリアおよびニューロモルフィック・コンピューティング・メモリ・エリアに対応して形成された、特定の基部層の断面図である。

【図1B】いくつかの実施形態による、ダミー・ゲートを追加して、従来のフラッシュ・メモリ・エリアおよびニューロモルフィック・コンピューティング・メモリ・エリアに対応して形成された、特定の基部層の断面図である。

【図2A】いくつかの実施形態による、従来のフラッシュ・メモリ・エリアへのハード・マスクの追加、およびニューロモルフィック・コンピューティング・メモリ・エリアからのダミー・ゲートの除去を示す断面図である。

【図2B】いくつかの実施形態による、従来のフラッシュ・メモリ・エリアへのハード・マスクの追加、およびニューロモルフィック・コンピューティング・メモリ・エリアからのダミー・ゲートの除去を示す断面図である。

【図3A】いくつかの実施形態による、ニューロモルフィック・コンピューティング・メモリ・エリアへのヒータおよび内側スペーサの追加、ならびに従来のフラッシュ・メモリ・エリアからのハード・マスクの除去を示す断面図である。

【図3B】いくつかの実施形態による、ニューロモルフィック・コンピューティング・メモリ・エリアへのヒータおよび内側スペーサの追加、ならびに従来のフラッシュ・メモリ・エリアからのハード・マスクの除去を示す断面図である。

【図4A】いくつかの実施形態による、ニューロモルフィック・コンピューティング・メモリ・エリアへのハード・マスクの追加、および従来のフラッシュ・メモリ・エリアからのダミー・ゲートの除去を示す断面図である。

【図4B】いくつかの実施形態による、ニューロモルフィック・コンピューティング・メモリ・エリアへのハード・マスクの追加、および従来のフラッシュ・メモリ・エリアからのダミー・ゲートの除去を示す断面図である。

【図5A】いくつかの実施形態による、ニューロモルフィック・コンピューティング・メモリ・エリアへの低抵抗金属接点の追加、および従来のフラッシュ・メモリ・エリアからのハード・マスクの除去を示す断面図である。

【図5B】いくつかの実施形態による、ニューロモルフィック・コンピューティング・メモリ・エリアへの低抵抗金属接点の追加、および従来のフラッシュ・メモリ・エリアからのハード・マスクの除去を示す断面図である。

【図6A】いくつかの実施形態による、ゲート接点およびさらなる誘電体層の追加を示す断面図である。

【図6B】いくつかの実施形態による、ゲート接点およびさらなる誘電体層の追加を示す断面図である。

【図7】いくつかの実施形態による、本明細書に記載されるデバイスを製造するために使用され得る方法を説明するフローチャートである。

【発明を実施するための形態】

【0010】

以下の頭字語が下記で使用される場合がある。

【0011】

【表1】

【0012】

一般的なチップ製造技術
様々な本開示の実施形態が、関連する図面を参照して本明細書に記載される。本開示の範囲から逸脱することなく、代替の実施形態が考案され得る。様々な接続および位置関係（例えば、上、下、隣等）が、以下の説明および図面中の要素間で述べられる。そのような接続または位置関係あるいはその両方は、特に断らない限り、直接的または間接的なものであり得、本開示はこれに関して限定的であることは意図されない。したがって、存在物の結合は、直接的な結合または間接的な結合のいずれをも指し得、存在物間の位置関係は、直接的または間接的な位置関係であり得る。間接的な位置関係の例として、本説明における層「Ｂ」の上に層「Ａ」を形成するという言及は、層「Ａ」および層「Ｂ」の関連する特性および機能性が中間層によって実質的に変更されない限り、１つまたは複数の中間層（例えば層「Ｃ」）が層「Ａ」と層「Ｂ」の間にある状況を含む。

【0013】

以下の定義および省略語が、請求項および明細書の解釈のために使用されるものとする。本明細書において使用される場合、用語「～を備える（comprises、comprising）」、「～を含む（includes、including）」、「～を有する（has、having）」、または「～を含んでいる（containsまたはcontaining）」、またはそれらの変化形は、非排他的な包含をカバーすることが意図される。例えば、要素の列挙を含む、配合、混合物、プロセス、方法、物品、または装置は、必ずしもそれらの要素だけに限定されず、明示的に列挙されないまたはそのような配合、混合物、プロセス、方法、物品、または装置に本質的に伴う、他の要素を含み得る。

【0014】

以降の説明の目的には、用語「上部」、「下部」、「右」、「左」、「垂直」、「水平」、「頂部」、「底部」、およびそれらの派生形は、図面の図中で方向付けられている、記載される構造および方法に関係するものとする。用語「～の上にある」、「上に」、「～の上に」、「～上に配置される」、または「～の上に配置される」は、第１の構造などの第１の要素が、第２の構造などの第２の要素の上に存在することを意味し、ここで、インターフェース構造などの介在要素が第１の要素と第２の要素との間に存在し得る。用語「直接の接触」は、第１の構造などの第１の要素と、第２の構造などの第２の要素とが、２つの要素の界面において、中間の導電、絶縁、または半導体層なしで接続されていることを意味する。例えば「第２の要素に対して選択的な第１の要素」などの、用語「～に対して選択的な」は、第１の要素がエッチングされることが可能であり、第２の要素がエッチ・ストップの役割を果たすことができることを意味する。

【0015】

簡潔のために、半導体デバイスおよび集積回路（「ＩＣ」）の製造に関係する従来技術は、本明細書に詳細に説明されることもあれば、されないこともある。さらに、本明細書に記載される様々なタスクおよびプロセス・ステップは、本明細書に詳細に説明されない追加的なステップおよび機能を有するより包括的な手順またはプロセスに組み込まれ得る。詳細には、半導体デバイスおよび半導体を利用したＩＣの製造の様々なステップはよく知られており、そのため簡潔性のために、多くの従来のステップは、本明細書においては簡単にのみ述べられるか、またはよく知られているプロセスの詳細を提供することなく完全に省略される。

【0016】

一般に、ＩＣにパッケージされるマイクロチップを形成するために使用される様々な工程は、４つの大まかなカテゴリ、すなわち、膜堆積、除去／エッチング、半導体ドーピング、およびパターニング／リソグラフィ、に分けられる。

【0017】

堆積は、材料をウェハ上に成長させるか、被覆するか、またはその他の方法で移動させる任意のプロセスである。利用可能な技術には、とりわけ、物理気相成長（「ＰＶＤ：physical vapor deposition」）、化学気相成長（「ＣＶＤ：chemical vapor deposition」）、電気化学堆積（「ＥＣＤ：electrochemical deposition」）、分子ビーム・エピタキシ（「ＭＢＥ：molecular beam epitaxy」）、また近年では原子層堆積（「ＡＬＤ：atomic layer deposition」）がある。別の堆積技術は、プラズマ強化化学気相成長（「ＰＥＣＶＤ：plasma enhanced chemical vapor deposition」）であり、これは、プラズマ内部のエネルギーを使用して、ウェハ表面で反応を誘発させるプロセスであり、これは、そうでなければ従来のＣＶＤに伴う高温を必要とする。また、ＰＥＣＶＤ堆積の際の活発なイオン衝撃が、膜の電気的および機械的性質を向上させることができる。

【0018】

除去／エッチングは、ウェハから材料を除去する任意のプロセスである。例には、エッチ法（ウェットまたはドライのいずれか）、化学機械プラナリゼーション（「ＣＭＰ：chemical-mechanical planarization」）等がある。除去プロセスの一例は、イオン・ビーム・エッチング（「ＩＢＥ」）である。一般に、ＩＢＥ（またはミリング）は、遠隔のブロード・ビーム・イオン／プラズマ源を利用して、物理的不活性ガスまたは化学的反応性ガス手段あるいはその両方によって基板材料を除去するドライ・プラズマ・エッチ方法を言う。他のドライ・プラズマ・エッチ技術と同様に、ＩＢＥには、エッチ率、異方性、選択性、均一性、アスペクト比、および基板損傷の最小化などの利点がある。ドライ除去プロセスの別の例は、反応性イオン・エッチング（「ＲＩＥ：reactive ion etching」）である。一般に、ＲＩＥは、化学的反応性のプラズマを使用してウェハ上に堆積した材料を除去する。ＲＩＥでは、プラズマは、電磁場によって低圧力（真空）下で生成される。ＲＩＥプラズマからの高エネルギーのイオンが、ウェハ表面を腐食させ、ウェハ表面と反応して材料を除去する。

【0019】

半導体ドーピングは、一般には拡散またはイオン注入あるいはその両方により、例えばトランジスタのソースおよびドレインをドープすることによる電気的性質の改変である。これらのドーピング・プロセスは、その後にファーネス・アニーリングまたはラピッド・サーマル・アニーリング（「ＲＴＡ」）が行われる。アニーリングは、注入されたドーパントを活性化させる働きをする。導体（例えば、ポリシリコン、アルミニウム、銅等）と絶縁体（例えば、様々な形態の二酸化ケイ素、窒化ケイ素等）両方の膜を使用して、トランジスタおよびそれらの構成部品を接続および絶縁する。半導体基板の様々な領域の選択的なドーピングにより、基板の導電性が電圧の印加に伴って変更されることが可能になる。それら様々な構成部品の構造を作り出すことにより、何百万個ものトランジスタが構築され、互いに配線されて、現代のマイクロ電子デバイスの複雑な回路を形成することができる。

【0020】

半導体リソグラフィは、後にパターンを基板に移動するために、半導体基板上に３次元の凹凸像またはパターンを形成するものである。半導体リソグラフィでは、パターンは、フォトレジストと呼ばれる感光性ポリマーによって形成される。トランジスタを構成する複雑な構造および回路の何百万個ものトランジスタを接続する多くの配線を構築するために、リソグラフィとエッチ・パターン転写ステップは複数回繰り返される。ウェハ上にプリントされる各パターンは、その前に形成されたパターンと位置合わせされ、導体、絶縁体、および選択的にドーピングされた領域が徐々に構築されて、最終的なデバイスを形成する。

【0021】

制御ゲートに組み込みヒータを有する低プログラム電圧のフラッシュ・メモリ・セル
本開示は、制御ゲートに組み込みヒータを有する低プログラム電圧のフラッシュ・メモリ・セルについて記載する。詳細には、本開示は、１つのチップ上のニューロモルフィック・コンピューティング・エリアに、従来のフラッシュ・メモリ・エリアにあるセルと共に製造されるそのようなフラッシュ・メモリ・セルについて記載する。

【0022】

ニューロモルフィック・コンピューティング・チップの実装で使用される組み込みフラッシュ・メモリは、フラッシュ・メモリに必要とされる高いプログラム電圧および消去電圧に起因して、歴史的にエッジ・デバイスの推論段階（訓練段階に対して）における使用に限定されてきた。しかし、近年の発展により、高い温度で効果的に訓練することができ、低い温度で推論に使用することのできる、薄いトンネル誘電体をもつ低電圧フラッシュ・メモリが可能となっている。しかし、ニューロモルフィック・チップでのそのようなデバイスの利用は、組み込みヒータのソリューションから利益を受ける。最初に、高温環境が用意され、これは１２５℃またはそれ以上であってよく、そこでは訓練のために必要とされる電圧がより低い。次に、チップがこの高温環境で訓練される。次いで、環境内の温度が通常の温度まで下げられる。この低い温度は５０℃または以下であり得、そこでは低い漏れ電流および良好な保持特性が達成される。最後に、チップが、低い（または通常の）温度環境で推論のために使用される。この温度を利用したプログラミングは、より低い動作電圧または高速化された訓練あるいはその両方を可能にする。

【0023】

本明細書に開示される様々な実施形態による作製の方法は、ニューロモルフィック・チップ・エリアと従来のメモリ・エリアとを同じチップに共に組み込むことを可能にする。長い保持を必要とする従来のメモリ・エリアは、非常に低い電圧のプログラミングの必要がなく、そのため、従来の制御ゲートを使用して組み込まれてよい。ニューロモルフィック・メモリ・エリアは、ニューロモルフィック・コンピューティング・チップ・エリア内の制御ゲートにヒータを埋め込むことによって、低電圧フラッシュ・メモリ・セルの温度を利用したプログラミングを可能にする構造を使用する。相対的に低いプログラミング電圧がニューロモルフィック・コンピューティング・エリアの制御ゲートに印加されたときに熱が発生し、それが温度を利用した低電圧の訓練を可能にする。

【0024】

図１Ａは、従来のフラッシュ・メモリ・エリア（ＣＦＭＡ）５０に関する最初の動作の後のデバイス１０（本明細書において基礎構造と呼ばれる）のチップ構造の断面であり、図１Ｂは、ニューロモルフィック・コンピューティング・メモリ・エリア（ＮＣＭＡ）５０’に関する最初の動作の後のチップ構造の断面である。ＣＦＭＡ５０の従来のフラッシュ・メモリ・セルは、長い保持を有すると共に、より高いプログラミング電圧を使用し、ＮＣＭＡ５０’内のニューロモルフィック・コンピューティング・メモリ・セルは、中程度の持続を有し、より低いプログラミング電圧を使用する。

【0025】

図７は、本明細書に記載されるチップを作製するための方法７００の様々な動作を説明するフローチャートである。これらの動作は、それらによって作成される、結果的に得られる構造との関連で説明される。

【0026】

背景および基礎構造の作製
動作７０５において、図１Ａおよび図１Ｂに示すように、デバイス１０上のＣＦＭＡ５０とＮＣＭＡ５０’の同一の初期構造が作製される。ＣＦＭＡ５０とＮＣＭＡ５０’は別々の図に示しているが、それらは両方とも同じデバイス１０基板に存在する。温度を利用した訓練は、構造的に欠陥のあるトンネル誘電体を含むフラッシュ・メモリ・デバイスの、温度を利用したプログラミングによって可能になる。温度を利用したプログラミングは、所与の訓練時間に対して動作電圧を低下させ、所与の動作電圧に対して訓練時間を短縮する。

【0027】

フラッシュ・メモリでは、単一のセルが電気的にプログラム可能であり、多数のセルが同時に電気的に消去可能である。フラッシュ・メモリの実装は、ＮＡＮＤ実装とＮＯＲ実装に分けられる。一般に、フラッシュ・メモリは、浮遊ゲート・トランジスタを用いる。この２つの方式は、フィールド・プログラマブル・ゲートアレイ（ＦＰＧＡ）やカスタム・ロジックのようにトランジスタをデジタル・ロジックの一部として組み込むのではなく、どのようにトランジスタが接続・使用されるかを表す。ＮＯＲフラッシュ・トランジスタは、接地およびビット線に接続されて、個々のビットがアクセスされるのを可能にする。ＮＯＲフラッシュは、ＮＡＮＤフラッシュよりも優れた書き込み持久性を提供する。ＮＯＲフラッシュは、通常、コードとデータが存在することができる場合に用いられる。オンチップ・フラッシュを備えるマイクロコントローラは、通常、ＮＯＲフラッシュを組み込んでいる。ＮＡＮＤフラッシュ・トランジスタは、一般にグループとしてワード線に接続される。これは、ＮＯＲフラッシュよりも高い密度を可能にする。ＮＡＮＤフラッシュは、通常、ブロック指向のデータ・ストレージに用いられる。ＮＡＮＤフラッシュは、トランジスタの観点からはＮＯＲよりも信頼性が低いことがあり得るため、エラー検出補正ハードウェアまたはソフトウェアが、ＮＡＮＤストレージ・プラットフォームの一部となっている。ＮＡＮＤは、通常、高容量のデータ・ストレージに用いられる。

【0028】

温度を利用した方式は、従来のデバイスと比べて訓練段階におけるプログラミング電圧を低下させ、推論段階には通常の動作温度を用いる。構造は、３～５ｎｍの酸化膜換算膜厚（ＥＯＴ：equivalent oxide thickness）を有する、構造的に欠陥のあるhigh-k誘電体を含んでよい。high-k誘電体は、high-k誘電体中の構造的欠陥（例えばトラップ）の密度を増すために高い炭素濃度をさらに含み、それにより、high-k誘電体を通る、熱で増強されるキャリア輸送（例えばトラップを介したＦｒｅｎｋｅｌ－Ｐｏｏｌｅ伝導）を促進してよい。高い炭素濃度は、例えば１０^２０原子／ｃｍ^３より高いものであり得る。別の例では、高温環境が用意され（例えば１２５℃またはそれ以上）、チップが訓練され、温度が通常の温度（例えば室温）まで下げられ、次いでチップが通常温度の環境で推論のために使用される。その結果、フラッシュ・メモリを訓練と推論の両方のために効果的に動作させることができる。

【0029】

使用されることが可能な半導体材料の例には、ケイ素（Ｓｉ）、ゲルマニウム（Ｇｅ）、ケイ素ゲルマニウム合金（ＳｉＧｅ）、炭化ケイ素（ＳｉＣ）、ケイ素ゲルマニウム炭化物（ＳｉＧｅＣ）、ＩＩＩ－Ｖ化合物半導体、またはＩＩ－ＶＩ化合物半導体、あるいはその組合せが含まれる。ＩＩＩ－Ｖ化合物半導体は、元素周期表のＩＩＩ族からの少なくとも１つの元素と、元素周期表のＶ族からの少なくとも１つの元素とを含む材料である。ＩＩ－ＶＩ化合物半導体は、元素周期表のＩＩ族からの少なくとも１つの元素と、元素周期表のＶＩ族からの少なくとも１つの元素とを含む材料である。１つの非限定的実施形態では、ＧｅがＴｉＮと組み合わせて使用される。しかし、材料の他の組合せが容易に企図され得る。

【0030】

図１Ａ、図１Ｂに示す、デバイス１０の例示的な浮遊ゲート・メモリ・スイッチ・エリア５０、５０’は、「ノーマリー・オン」のトランジスタ構造として機能するように設計されているが、「ノーマリー・オフ」のトランジスタもいくつかの実施形態において利用され得る。エリア５０、５０’は、半導体層５２がその上に設けられる埋め込み酸化物（ＢＯＸ：buried oxide）層（図示せず）などの電気絶縁層を含む。二酸化ケイ素は、絶縁層を形成することのできる材料の１つである。半導体層５２は、半導体層５２に隣接している、高ドーピングされたソース領域およびドレイン領域５３ならびにチャネル領域５８を含む。ソース領域およびドレイン領域は、基板半導体層５２と同じ導電型を有する。ソース領域およびドレイン領域５３は、ｎ＋（高ドーピング）であってよく、チャネル領域５８はｎ－（より低いドーピング濃度）である。

【0031】

ケイ素系のチャネル領域を用いる場合、ケイ素中では正孔移動度よりも電子移動度の方が高いため、ｎ型ドーピングがｐ型ドーピングよりも好ましい。それにより、低い「オン」抵抗が得られる。ドレイン電極５６は、領域５３の一方の上に直接形成され、ソース電極５７は、領域５３の他方の上に直接形成される。半導体層５２は、いくつかの実施形態ではレーザ結晶化ポリシリコンから形成される。

【0032】

浮遊ゲート６０が、トンネル誘電体層６６を通じてチャネル領域５８に結合される。浮遊ゲート６０は、高ドーピングされたｐ＋ポリシリコン層であってよい。他の高ドーピングされた半導体材料が、浮遊ゲート６０を形成するために代替的に用いられ得る。用いられる材料としては、ポリＧｅ、ポリＳｉＧｅ、および金属酸化物がある。浮遊ゲート６０は、チャネル領域５８と反対のドーピング型を有してよい。

【0033】

トンネル誘電体層６６は、約３～５ｎｍのＥＯＴを有する酸化ハフニウム（ＨｆＯ_２）などのhigh-k誘電体層であってよい。high-k誘電体材料は、二酸化ケイ素と比べて高い誘電率を有するものと理解される。ＥＯＴは、使用されるhigh-k材料と同じ効果を生み出すために、酸化ケイ素膜がどれほどの厚さでなければならないかを示す。より高い誘電率を有する材料は、低い動作電圧を維持しながら、より厚い膜が使用されることを可能にする。そのようなhigh-k誘電体の例には、これらに限定されないが、ＨｆＯ_２、Ａｌ_２Ｏ_３、ＳｒＴｉＯ_３、ＰｂＴｉＯ_３、ＴｉＯ_２、ＢａＺｒＯ_３、ＰｂＺｒＯ_３、Ｔａ_２Ｏ_５、ＳｒＢｉ_２Ｔａ_２Ｏ_９、ＺｒＯ_２、ＺｒＳｉＯ_４、ＨｆＳｉＯ_４が含まれる。

【0034】

high-k誘電体層などのゲート誘電体層６２が、浮遊ゲート６０の反対側に隣接する。ゲート電極６４が、ゲート誘電体層６２に隣接し、下記でさらに説明されるように、制御ゲートとして機能可能である。浮遊ゲート６０は、ゲート誘電体層６２を通じてゲート電極６４に結合される。フラッシュ・メモリ・スタックは、下から上に向かって順に、トンネル誘電体６６、浮遊ゲート６０、制御誘電体６２、およびゲート電極６４を含んでよい。フラッシュ・メモリ・スタックは、その各端部で、例えばＳｉＮを含む外側スペーサ７２に直接接触していてよい。

【0035】

プログラミング前、スイッチはノーマリー・オンである。読み出し機能を行うためにゲート・バイアスは必要とされない。しかし、必要であれば指定されたゲート電圧が使用され得る。ノーマリー・オンのデバイスは、好ましくは、ゼロの制御ゲート・バイアスにおいてチャネルの空乏がない（蓄積もしくはフラットバンド条件）または代替的に部分的な空乏のみがあることを言う。

【0036】

書き込み機能を行うには正の制御ゲート・バイアスが印加される。例示的なスイッチの制御ゲート電極６４に正のバイアスを印加すると、電子が、high-k誘電体層６２を通ってトンネルすることにより、半導体層５２のｎ＋およびｎ－領域から浮遊ゲート６０の中にトンネルする。high-k誘電体層６２は、高い密度の構造的欠陥（例えばトラップ）を有することで、トラップによって支援されるトンネル効果（Ｆｒｅｎｋｅｌ－Ｐｏｏｌｅ放出としても知られる）を介した、high-k誘電体層６２を通るキャリア（この場合は電子）の輸送を促進する。high-k誘電体層６２は、high-k誘電体層６２の中に高密度の構造的欠陥を作り出すために、１０^２０原子／ｃｍ^３よりも高い炭素（Ｃ）濃度の炭素含有ＨｆＯ_２を含んでよい。いくつかの実施形態では、構造的欠陥は酸素空孔を含む。

【0037】

１つまたは複数の実施形態では、high-k誘電体は、１０^１９／ｃｍ^３よりも多い構造的欠陥を含む。温度に一次依存しない、直接的な（例えばバンド間）トンネル効果や電界放出と対照的に、Ｆｒｅｎｋｅｌ－Ｐｏｏｌｅ放出は、強い温度依存性のある、熱によって活性化されるプロセスである。

【0038】

Ｆｒｅｎｋｅｌ－Ｐｏｏｌｅ放出を表す一次式が次によって与えられ、

【数1】

ここで、Ｊは、Ｆｒｅｎｋｅｌ－Ｐｏｏｌｅ放出から生じる誘電体を通る電流密度であり、Ｅは、誘電体にわたる電場であり（誘電体両端の電圧を誘電体の厚みで割った値に等しい）、ｑは電気素量であり、φＢは、ゼロの電場（Ｅ＝０）における欠陥（トラップ）の局在化に関連する障壁の高さ、例えば、ある局在化した状態（トラップ）から別の局在化した状態に電子がトンネルするために越えなければならない電圧障壁であり、εは誘電体の誘電率であり、Ｋはボルツマン定数であり、Ｔは絶対温度である。

【0039】

上記の式から分かるように、誘電体を通る電流密度（Ｆｒｅｎｋｅｌ－Ｐｏｏｌｅ放出を介したキャリア輸送から生じる）は、温度を上昇させることによって大幅に高められ得る。一例では、例示的なデバイス（例えば、上記で説明したように正のゲート電圧を印加することによって書き込み機能を行う）のプログラミング時に高温環境を用意して（例えば１２５℃または以上）、Ｆｒｅｎｋｅｌ－Ｐｏｏｌｅ放出を高めることによって浮遊ゲート６０への電子トンネル効果を高める。その結果、温度を上げることにより、所与のプログラミング時間に対して動作電圧を低下させることができ、または所与の動作電圧に対してプログラミング時間を短縮することができる。浮遊ゲート６０内にトンネルした電子は、浮遊ゲート６０内の大半の正孔と再結合して、浮遊ゲート６０に正味の負の電荷を付加する。浮遊ゲート６０への負の電荷の付加は、チャネル内の電荷蓄積を減らすことまたはチャネル内の空乏領域幅を増大することあるいはその両方により、チャネル伝導を低減する。浮遊ゲート６０にかかる十分に高い負の電荷は、チャネルを完全に空乏化することによってデバイスをオフにする。

【0040】

「書き込み」機能が行われ、制御ゲートへの正のバイアスが取り除かれた（または例えばほぼゼロもしくは負の値に変更された）後、トンネル誘電体６２にわたる電場は、小さい値またはほぼゼロの値まで下げられて、それに応じてＦｒｅｎｋｅｌ－Ｐｏｏｌｅ放出を低減し、それにより浮遊ゲート６０が保存されている負の電荷を効果的に維持することを可能にする。推論または待機条件時、保持は、環境温度を例えば室温まで下げることによってさらに高められる。

【0041】

負の制御ゲート・バイアスは、「消去」機能を行うために用いられる。消去機能は、少数の正孔が半導体層５４から浮遊ゲート６０にトンネルすること、および少数の電子が浮遊ゲート６０から半導体層５２内にトンネルすることを要する。「書き込み」動作と同様に、「消去」動作は、上昇した温度におけるＦｒｅｎｋｅｌ－Ｐｏｏｌｅ放出の増加によって両方のトンネリングする電流が高められるため、温度を上げることによって促進される。

【0042】

ニューロモルフィック・コンピューティングに関して、訓練時の「書き込み」動作は、上記で説明されたように、「書き込み」動作がチャネル伝導を低減させるため、シナプス減少に相当する。対して、訓練時の「消去」動作は、上記で説明されたように、「消去」動作がチャネル伝導を増大させるため、シナプス増強に相当する。

【0043】

１つの例示的実施形態では、例示的デバイスは、１μｍ×１μｍ＝１０^－８ｃｍ^２の寸法および３～５ｎｍのＥＯＴのhigh-kトンネル誘電体厚を有する。例えばソースおよびドレインが接地（０Ｖ）に接続され、制御ゲートが１Ｖよりも大きい電圧（例えば、６～１０ｎｍの制御誘電体厚に対しておよそ１．２～２Ｖ）に接続されているとき、１Ｖのバイアス電圧が、high-k誘電体６６の両端に現れることができる。これは、例えば「書き込み」動作の開始時に発生することができ、結果として１Ｖの浮遊ゲート電圧および０Ｖのチャネル電圧を生じさせる。室温およびhigh-k誘電体６６の両端における１Ｖのバイアス電圧において、high-k誘電体６６を通る漏れ電流密度は、１０^－５Ａ／ｃｍ^２のオーダまたはそれより低い。

【0044】

別の例では、１４０℃の上昇した温度およびhigh-k誘電体６６の両端における１Ｖのバイアス電圧において、high-k誘電体６６を通る電流密度（Ｆｒｅｎｋｅｌ－Ｐｏｏｌｅ伝導によって決定される）は、１０^－３Ａ／ｃｍ^２のオーダである。これは、１０^－３Ａ／ｃｍ^２×１０^－８ｃｍ^２＝１０^－１１Ａのプログラミング電流および１０^－１５Ｃ（１Ｖの浮遊ゲート電圧を仮定して）のオーダの浮遊ゲート電荷に相当する。浮遊ゲートに１０^－１８Ｃ（１０^－１５Ｃ／１０００の訓練ステップ）の電荷を保存するために必要とされる時間は、よって、１０^－１８Ｃ／１０^－１１Ａ＝１００ｎｓのオーダである。したがって、訓練ステップは、１００ｎｓのオーダの時間内に行われ得る。

【0045】

別の例では、２３０℃の温度およびhigh-k誘電体６６の両端における１Ｖのバイアス電圧において、high-k誘電体６６を通る電流密度は、１０^－２Ａ／ｃｍ^２のオーダである。したがって、浮遊ゲートに１０^－１８Ｃの電荷を保存するために必要とされる時間は１０ｎｓのオーダであり、訓練ステップは、１０ｎｓのオーダの時間内に行われ得る。

【0046】

トンネル誘電体および制御誘電体がそれぞれ３～５ｎｍおよび６～１０ｎｍの厚みであるさらに別の例では、ドレインおよび制御ゲートが接地され（例えば０Ｖ）、浮遊ゲート上の保存された電荷は１０^－１５Ｃである。浮遊ゲート電位は、チャネルと、浮遊ゲートと、制御ゲートとの間の静電結合から予想して、およそ０．１Ｖである。

【0047】

ここで、high-k誘電体の両端におけるバイアス電圧を１Ｖから０．１Ｖに下げることは、Ｆｒｅｎｋｅｌ－Ｐｏｏｌｅ伝導を低減し、したがって、high-k誘電体を通る電流密度は、２３０℃および室温においてそれぞれおよそ１０^５および１０^１０分の１に低下する。その結果、「書き込み」動作の後または待機中に浮遊ゲート電位が０．１Ｖであるとき、２３０℃および室温におけるhigh-k誘電体を通る伝導は、「書き込み」動作中に浮遊ゲート電位が１Ｖである場合（「書き込み」動作の最中および後または待機中に、接地されたソースおよびドレインを仮定する）と比較して、それぞれおよそ１０^５および１０^１０分の１に低下する。例えば、２３０℃では１０^－３Ａ／ｃｍ^２から１０^－８Ａ／ｃｍ^２であり、室温では１０^－５Ａ／ｃｍ^２（およびそれ未満）から１０^－１５Ａ／ｃｍ^２（およびそれ未満）である。これは、２３０℃ではおよそ１０ｍｓ、室温では１０００ｓ（およびそれ以上）の電荷保持時間に相当する。

【0048】

ヒータ要素の製造
図１Ａおよび図１Ｂの両方において、フラッシュ・メモリ・スタックは、トンネル誘電体６６、浮遊ゲート６０、制御誘電体６２、および制御ゲート６４を含む。ＦＥＴは、ゲート・ファーストの高κ金属ゲート（ＨＫＭＧ：high-κ metal gate）技術のフローで形成される。次に、ＣＦＭＡ５０とＮＣＭＡ５０’の両方で、ダミー・ゲート７０が制御ゲート６４の上に置かれる。ダミー・ゲート７０は、例えばａＳｉ、ａＳｉＧｅからなり、例えば化学機械プラナリゼーション（ＣＭＰ）を使用して露出される。上記で触れたように、このプロセスおよびその結果得られる構造は、ここまでは図１Ａ（ＣＦＭＡ５０）とＮＣＭＡ５０’とで同じである。

【0049】

図２Ａでは、動作７１０において、ＣＦＭＡ５０では、ダミー・ゲート７０を保護するためにハード・マスク７６がダミー・ゲート７０の上に適用されるのに対し、（図２Ｂの）ＮＣＭＡ５０’ではダミー・ゲートが除去される。ハード・マスク７６は、例えばＳｉＯ_２を含んでよく、ＣＶＤまたはＡＬＤによって堆積されてよい。

【0050】

図３Ｂでは、動作７１５において、スペーサ材料（例えばＳｉＮ）を適用することによって内側スペーサ６７がＮＣＭＡ５０’に追加され、スペーサ材料は、ＣＶＤまたはＡＬＤによって堆積され、反応性イオン・エッチング法を使用してエッチ・バックされて、内側スペーサ６７を形成してよい。内部スペーサ形成後の開口エリアの幅は、ヒータの適切な機能を確実にするために、通例、１００ｎｍまたはそれよりも小さい。次に、ＴａＮなどのヒータ材料を使用して、ＣＶＤやＡＬＤなどの共形堆積技術により、ヒータ６８が堆積される。図３Ａは、例えばＣＭＰを使用して、ハード・マスク７６がＣＦＭＡ５０から除去された後のＣＦＭＡ５０の状態を示す。動作７１５が完了したら、ダミー・ゲート７０がＣＦＭＡ５０内で露出され、ヒータ６８が内側スペーサ６７と共に露出される。

【0051】

図４Ａおよび図４Ｂは、動作７２０の結果を示す。ここでは、図４Ｂに示すように、例えばＳｉＮからなってよいハード・マスク７８が、ＮＣＭＡ５０’の上に適用されてよい。ダミー・ゲート７０は、図４Ａに示すように、ＣＦＭＡ５０から除去される。

【0052】

図５Ａおよび図５Ｂは、動作７２５の結果を示し、ここでは、タングステンＷなどの低抵抗金属が、ＣＶＳＤによってゲート接点８０として堆積される。ＣＭＰを使用して、ＣＦＭＡ５０内では低抵抗金属を露出させ、ＮＣＭＡ５０’内ではハード・マスク７８を除去してヒータ６８を露出させてよい。

【0053】

図６Ａおよび図６Ｂは、動作７３０の結果を示し、ここでは、ＣＦＭＡ５０とＮＣＭＡ５０’の両方において、従来のＣＭＯＳミドル・オブ・ライン（ＭＯＬ）プロセスを使用してゲート、ソース、およびドレインとの接点を形成している。

【図1A】