特表 2024-536522 畳み込み演算を実行するためのクロスバー回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-10-04

(54)【発明の名称】畳み込み演算を実行するためのクロスバー回路

(51)【国際特許分類】

   G06F 17/10 20060101AFI20240927BHJP

   G11C 13/00 20060101ALI20240927BHJP

【ＦＩ】

G06F17/10 A

G11C13/00 270J

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2024522495

(86)(22)【出願日】2022-10-18

(85)【翻訳文提出日】2024-06-07

(86)【国際出願番号】 US2022078281

(87)【国際公開番号】W WO2023069935

(87)【国際公開日】2023-04-27

(31)【優先権主張番号】17/504,478

(32)【優先日】2021-10-18

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】522359877

【氏名又は名称】テトラメム、インク．

(74)【代理人】

【識別番号】110001416

【氏名又は名称】弁理士法人信栄事務所

(72)【発明者】

【氏名】フー、ミヤオ

(72)【発明者】

【氏名】イェン、ウェンボウ

(72)【発明者】

【氏名】ジェイ、ニング

【テーマコード（参考）】

5B056

【Ｆターム（参考）】

5B056BB26

5B056HH03

(57)【要約】

本開示のいくつかの実施態様に従って畳み込み演算を実行するための装置が提供される。装置は、第１の複数のクロスポイント素子を包含する第１のクロスバー回路と、第２の複数のクロスポイント素子を包含する第２のクロスバー回路と、第１のクロスバー回路および第２のクロスバー回路に入力信号を印加するワード・ライン・ロジックと、を含む。ワード・ライン・ロジックは、１つ以上の２次元畳み込みカーネルおよび１つ以上の深さ方向畳み込みカーネルを使用して畳み込まれる入力データを表す入力信号を提供するように構成される。第１のクロスバー回路は、入力データと２次元畳み込みカーネルの畳み込みを表す第１の複数の出力信号を出力するように構成される。第２のクロスバー回路は、入力データと深さ方向畳み込みカーネルの畳み込みを表す第２の複数の出力信号を出力するように構成される。

【特許請求の範囲】

【請求項1】

複数のワード・ラインと複数のビット・ラインを接続する複数のクロスポイント素子と、
複数の選択ラインであって、前記複数のクロスポイント素子の第１のグループを接続する第１の選択ラインと、前記複数のクロスポイント素子の第２のグループを接続する第２の選択ラインとを包含する複数の選択ラインと、
を包含し、
前記複数のクロスポイント素子の前記第１のグループは、
前記複数のビット・ラインのうちの第１のビット・ラインと前記複数のワード・ラインのうちの第１のワード・ラインとを接続する第１のクロスポイント素子と、
前記複数のビット・ラインのうちの第２のビット・ラインと前記複数のワード・ラインのうちの第２のワード・ラインとを接続する第２のクロスポイント素子と、
を包含し、
前記複数のクロスポイント素子の前記第２のグループは、
前記第２のワード・ラインと前記第１のビット・ラインとを接続する第３のクロスポイント素子と、
第３のワード・ラインと前記第２のビット・ラインとを接続する第４のクロスポイント素子と、
を包含する装置。

【請求項2】

前記装置は、さらに、前記複数の選択ラインを介して前記複数のクロスポイント素子のうちの１つ以上を選択的に有効にする選択ロジックを包含する、請求項１に記載の装置。

【請求項3】

前記選択ロジックは、前記第１の選択ラインを介して前記複数のクロスポイント素子の前記第１のグループを有効にする、請求項２に記載の装置。

【請求項4】

前記選択ロジックは、前記第２の選択ラインを介して前記複数のクロスポイント素子の前記第２のグループを有効にする、請求項３に記載の装置。

【請求項5】

前記装置は、さらに、
複数の深さ方向畳み込みカーネルの第１の複数の要素を前記複数のクロスポイント素子の前記第１のグループにマップし、かつ、
前記複数の深さ方向畳み込みカーネルの第２の複数の要素を前記複数のクロスポイント素子の前記第２のグループにマップする、
プログラミング・ロジックを包含する、
請求項４に記載の装置。

【請求項6】

さらに、前記複数のワード・ラインに接続されるワード・ライン・ロジックを包含し、
前記ワード・ライン・ロジックは、
複数の深さ方向畳み込みカーネルを使用して畳み込まれる入力データを受け取り、
前記入力データを表す複数の入力信号を生成し、かつ、
前記複数のクロスポイント素子のうちの前記選択ロジックによって有効にされている１つ以上のクロスポイント素子に前記複数の入力信号を印加する、
請求項２に記載の装置。

【請求項7】

さらに、前記複数のビット・ラインを介して出力される複数の出力信号に基づいてデジタル出力を生成するセンシング・ロジックを包含し、
前記デジタル出力は、前記入力データと前記複数の深さ方向畳み込みカーネルの畳み込みを表す、請求項６に記載の装置。

【請求項8】

前記複数のクロスポイント素子の前記第１のグループは、さらに、前記第３のワード・ラインと第３のビット・ラインとを接続する第５のクロスポイント素子を包含し、
前記複数のクロスポイント素子の前記第２のグループは、さらに、第４のワード・ラインと前記第３のビット・ラインとを接続する第６のクロスポイント素子を包含する、請求項１に記載の装置。

【請求項9】

前記複数の選択ラインは、前記複数のビット・ラインと平行でない、請求項１に記載の装置。

【請求項10】

前記複数の選択ラインは、前記複数のワード・ラインと平行でない、請求項９に記載の装置。

【請求項11】

前記複数のクロスポイント素子のうちの少なくとも１つは、トランジスタおよびメモリスタを包含する、
請求項１に記載の装置。

【請求項12】

前記第１の選択ラインおよび前記第２の選択ラインは、第１の選択レジスタに接続される、請求項１に記載の装置。

【請求項13】

前記第１の選択ラインは、第１の選択レジスタに接続され、前記第２の選択ラインは、第２の選択レジスタに接続される、請求項１に記載の装置。

【請求項14】

複数のカーネルをクロスバー回路の複数のクロスポイント素子にマップすることと、
前記クロスバー回路の複数の選択ラインを介して前記複数のクロスポイント素子を有効にすることと、
前記複数のクロスポイント素子に、前記複数のカーネルを使用して畳み込まれる入力データを表す複数の入力信号を印加することと、
前記クロスバー回路の複数のビット・ラインを介して前記入力データと前記カーネルとの畳み込み結果を表す複数の出力信号を出力することと、
を包含し、
前記複数の選択ラインは、前記複数のクロスポイント素子の第１のグループを接続する第１の選択ラインと、前記複数のクロスポイント素子の第２のグループとを接続する第２の選択ラインとを包含し、
前記複数のクロスポイント素子の前記第１のグループは、第１のワード・ラインと第１のビット・ラインとを接続する第１のクロスポイント素子と、第２のワード・ラインと第２のビット・ラインとを接続する第２のクロスポイント素子とを包含し、
前記複数のクロスポイント素子の前記第２のグループは、前記第２のワード・ラインと前記第１のビット・ラインとを接続する第３のクロスポイント素子と、第３のワード・ラインと前記第２のビット・ラインとを接続する第４のクロスポイント素子とを包含する、
方法。

【請求項15】

前記複数のカーネルを前記クロスバー回路の前記複数のクロスポイント素子にマップすることは、
前記複数のカーネルのうちの第１のカーネルの第１の要素を前記第１のクロスポイント素子にマップすることと、
前記複数のカーネルのうちの第２のカーネルの第１の要素を前記第２のクロスポイント素子にマップすることと、
を包含する、請求項１４に記載の方法。

【請求項16】

前記複数のカーネルを前記クロスバー回路の前記複数のクロスポイント素子にマップすることは、さらに、
前記第１のカーネルの第２の要素を前記第３のクロスポイント素子にマップすることと、
前記第２のカーネルの第２の要素を前記第４のクロスポイント素子にマップすることと、
を包含する、請求項１５に記載の方法。

【請求項17】

前記複数の選択ラインを介して前記複数のクロスポイント素子を有効にすることは、第１の選択電圧を前記第１の選択ラインに印加して前記複数のクロスポイント素子の前記第１のグループを有効にすることを包含する、請求項１４に記載の方法。

【請求項18】

前記複数の選択ラインを介して前記複数のクロスポイント素子を有効にすることは、第２の選択電圧を前記第２の選択ラインに印加して前記複数のクロスポイント素子の前記第２のグループを有効にすることを包含する、請求項１４に記載の方法。

【請求項19】

前記複数のクロスポイント素子に、前記複数のカーネルを使用して畳み込まれる前記入力データを表す前記複数の入力信号を印加することは、
前記クロスバー回路の第１のワード・ラインを介して前記第１のクロスポイント素子に第１の入力信号を印加することと、
前記クロスバー回路の第２のワード・ラインを介して前記第２のクロスポイント素子に第２の入力信号を印加することと、
を包含し、
前記第１の入力信号は、前記入力データの第１のチャンネルの第１の部分を表し、前記第２の入力信号は、前記入力データの第２のチャンネルの第２の部分を表す、
請求項１４に記載の方法。

【請求項20】

さらに、記憶装置から、連続アドレス内に記憶されている第１のデータ項目および第２のデータ項目を取り出すこと、
を包含し、
前記第１の入力信号は、前記第１のデータ項目を表し、前記第２の入力信号は、前記第２のデータ項目を表す、
請求項１９に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

（関連出願の相互参照）
この出願は、２０２２年１０月１８日に『Ｃｒｏｓｓｂａｒ Ｃｉｒｃｕｉｔｓ Ｆｏｒ Ｐｅｒｆｏｒｍｉｎｇ Ｃｏｎｖｏｌｕｔｉｏｎ Ｏｐｅｒａｔｉｏｎｓ（畳み込み演算を実行するためのクロスバー回路）』の発明の名称で提出された米国特許出願第１７／５０４，４７８号に基づき優先権を主張するものであり、当該出願は、その全体が本明細書中で援用される。

【0002】

本開示の実装は、概してクロスバー回路に関し、より具体的には、正規の２Ｄ畳み込み演算および深さ方向（ｄｅｐｔｈ－ｗｉｓｅ）畳み込み演算を実行するためのクロスバー回路に関する。

【背景技術】

【0003】

クロスバー回路は、抵抗性スイッチング材料等のメモリ素子を交差部に挟み込む導電ラインの相互接続を伴う回路構造を言うことができる。抵抗性スイッチング材料は、たとえば、メモリスタ（抵抗変化型メモリ（ＲＲＡＭまたはＲｅＲＡＭ）と呼ばれることもある）を含むことができる。クロスバー回路は、インメモリ・コンピューティング応用、不揮発性ソリッド・ステート・メモリ、画像処理応用、ニューラル・ネットワーク等の実装に使用することができる。

【発明の概要】

【課題を解決するための手段】

【0004】

以下は、本開示のいくつかの態様の基本的な理解を提供するための簡略化した本開示の概要である。この概要は、本開示の広範囲にわたる大要ではない。ここには、本開示の鍵となるか、または重要な要素の識別、ないしは本開示の特定の実装の範囲または特許請求の範囲の線引きのいずれも意図されていない。単にこれは、後に提供される、より詳細な説明への序章として本開示のいくつかの概念を簡単な形式で提示することを目的とする。

【0005】

本開示の１つ以上の態様によれば、深さ方向畳み込み演算を実行するための装置が提供される。前記装置は、複数のワード・ラインと複数のビット・ラインを接続する複数のクロスポイント素子と；複数の選択ラインとを含む。前記複数の選択ラインは、前記複数のクロスポイント素子の第１のグループを接続する第１の選択ラインと、前記複数のクロスポイント素子の第２のグループを接続する第２の選択ラインとを含む。前記複数のクロスポイント素子の前記第１のグループは、前記複数のビット・ラインのうちの第１のビット・ラインと前記複数のワード・ラインのうちの第１のワード・ラインを接続する第１のクロスポイント素子と、前記複数のビット・ラインのうちの第２のビット・ラインと前記複数のワード・ラインのうちの第２のワード・ラインを接続する第２のクロスポイント素子とを含む。前記複数のクロスポイント素子の前記第２のグループは、前記第２のワード・ラインと前記第１のビット・ラインを接続する第３のクロスポイント素子と、第３のワード・ラインと前記第２のビット・ラインを接続する第４のクロスポイント素子とを含む。

【0006】

いくつかの実施態様において、さらに前記装置は、前記複数の選択ラインを介して前記複数のクロスポイント素子のうちの１つ以上を選択的に有効にするように構成された選択ロジックを含む。

【0007】

いくつかの実施態様において、さらに前記選択ロジックは、前記第１の選択ラインを介して前記第１の複数のクロスポイント素子を有効にするように構成される。

【0008】

いくつかの実施態様において、さらに前記選択ロジックは、前記第２の選択ラインを介して前記第２の複数のクロスポイント素子を有効にするように構成される。

【0009】

いくつかの実施態様において、さらに前記装置は、前記深さ方向畳み込みカーネルの第１の複数の要素を前記第１の複数のクロスポイント素子にマップし、かつ、前記深さ方向畳み込みカーネルの第２の複数の要素を前記第２の複数のクロスポイント素子にマップするように構成されたプログラミング・ロジックを含む。

【0010】

いくつかの実施態様において、さらに前記装置は、前記複数のワード・ラインに接続されるワード・ライン・ロジックを含み、前記ワード・ライン・ロジックは、複数の深さ方向畳み込みカーネルを使用して畳み込まれる入力データを受け取り、前記入力データを表す複数の入力信号を生成し、かつ、前記複数のクロスポイント素子のうちの前記選択ロジックによって有効にされている１つ以上のクロスポイント素子に前記複数の入力信号を印加するように構成される。

【0011】

いくつかの実施態様において、さらに前記装置は、前記複数のビット・ラインを介して出力される複数の出力信号に基づいてデジタル出力を生成するセンシング・ロジックを含み、前記デジタル出力が、前記入力データと前記複数の深さ方向畳み込みカーネルの畳み込みを表す。

【0012】

いくつかの実施態様において、前記第１の複数のクロスポイント素子は、さらに、前記第３のワード・ラインと第３のビット・ラインを接続する第５のクロスポイント素子を含む。いくつかの実施態様において、前記第２の複数のクロスポイント素子は、さらに、第４のワード・ラインと前記第３のビット・ラインを接続する第６のクロスポイント素子を含む。

【0013】

いくつかの実施態様において、前記複数の選択ラインは、前記複数のビット・ラインと平行でない。

【0014】

いくつかの実施態様において、前記複数の選択ラインは、前記複数のワード・ラインと平行でない。

【0015】

いくつかの実施態様において、前記複数のクロスポイント素子のうちの少なくとも１つは、トランジスタおよびメモリスタを含む。

【0016】

いくつかの実施態様において、前記第１の選択ラインおよび前記第２の選択ラインは、第１の選択レジスタに接続される。

【0017】

いくつかの実施態様において、前記第１の選択ラインは第１の選択レジスタに接続され、前記第２の選択ラインは第２の選択レジスタに接続される。

【0018】

本開示の１つ以上の態様によれば、クロスバー・ベースの装置を使用して深さ方向畳み込みを実行するための方法が提供される。前記方法は、複数のカーネルをクロスバー回路の複数のクロスポイント素子にマップすることと、前記クロスバー回路の複数の選択ラインを介して前記複数のクロスポイント素子を有効にすることと、前記複数のクロスポイント素子に、前記複数のカーネルを使用して畳み込まれる入力データを表す複数の入力信号を印加することと、前記クロスバー回路の複数のビット・ラインを介して前記入力データと前記カーネルの畳み込み結果を表す複数の出力信号を出力することと、を含み、前記複数の選択ラインは、前記クロスポイント素子の第１のグループと前記クロスポイント素子の第２のグループを接続する第１の選択ラインとを含む。前記クロスポイント素子の前記第１のグループは、第１のワード・ラインと第１のビット・ラインを接続する第１のクロスポイント素子と、第２のワード・ラインと第２のビット・ラインを接続する第２のクロスポイント素子とを含む。前記クロスポイント素子の前記第２のグループは、前記第２のワード・ラインと前記第１のビット・ラインを接続する第３のクロスポイント素子と、第３のワード・ラインと前記第２のビット・ラインを接続する第４のクロスポイント素子とを含む。

【0019】

いくつかの実施態様において、前記複数のカーネルは、深さ方向畳み込み演算の実行に使用される複数の深さ方向畳み込みカーネルを含む。

【0020】

いくつかの実施態様において、前記複数のカーネルを前記クロスバー回路の前記複数のクロスポイント素子にマップすることは、前記第１のクロスポイント素子のコンダクタンス値を前記複数のカーネルのうちの第１のカーネルの第１の要素を表す第１の値にプログラムすることと、前記第１のクロスポイント素子のコンダクタンス値を前記複数のカーネルのうちの第２のカーネルの第１の要素を表す第２の値にプログラムすることとを含む。

【0021】

いくつかの実施態様において、前記複数のカーネルを前記クロスバー回路の前記複数のクロスポイント素子にマップすることは、さらに、前記第３のクロスポイント素子のコンダクタンス値を前記第１のカーネルの第２の要素を表す第３の値にプログラムすることと、前記第４のクロスポイント素子のコンダクタンス値を前記第２のカーネルの第２の要素を表す第４の値にプログラムすることとを含む。

【0022】

いくつかの実施態様において、前記複数の選択ラインを介して前記複数のクロスポイント素子を有効にすることは、第１の選択電圧を前記第１の選択ラインに印加して前記クロスポイント素子の前記第１のグループを有効にすることを含む。

【0023】

いくつかの実施態様において、前記複数の選択ラインを介して前記複数のクロスポイント素子を有効にすることは、第２の選択電圧を前記第２の選択ラインに印加して前記クロスポイント素子の前記第２のグループを有効にすることを含む。

【0024】

いくつかの実施態様において、前記複数のクロスポイント素子に、前記複数のカーネルを使用して畳み込まれる前記入力データを表す前記複数の入力信号を印加することは、前記クロスバー回路の第１のワード・ラインを介して前記第１のクロスポイント素子に第１の入力信号を印加することと、前記クロスバー回路の第２のワード・ラインを介して前記第２のクロスポイント素子に第２の入力信号を印加することと、を含み、前記第１の入力信号は、前記入力データの第１のチャンネルの第１の部分を表し、前記第２の入力信号は、前記入力データの第２のチャンネルの第２の部分を表す。

【0025】

いくつかの実施態様において、さらに前記方法は、記憶装置から、連続アドレス内に記憶されている第１のデータ項目および第２のデータ項目を取り出すことを含み、前記第１の入力信号は、前記第１のデータ項目を表し、前記第２の入力信号は、前記第２のデータ項目を表す。

【0026】

本開示のいくつかの実施態様に従って、正規の２Ｄ畳み込み演算および深さ方向畳み込み演算を実行するための装置が提供される。前記装置は、第１の複数のクロスポイント素子を含む第１のクロスバー回路と、第２の複数のクロスポイント素子を含む第２のクロスバー回路と、複数のワード・ラインを介して前記第１のクロスバー回路と前記第２のクロスバー回路に接続されるワード・ライン・ロジックとを含む。いくつかの実施態様において、前記ワード・ライン・ロジックが、複数のワード・ラインを介して複数の入力信号を前記第１のクロスバー回路および前記第２のクロスバー回路に提供するように構成される。前記入力信号は、複数の２次元畳み込みカーネルおよび複数の深さ方向畳み込みカーネルを使用して畳み込まれる入力データを表すことができる。

【0027】

さらに前記装置は、前記第１のクロスバー回路に接続される第１の複数のビット・ラインと、前記第２のクロスバー回路に接続される第２の複数のビット・ラインとを包含する。前記第１のクロスバー回路は、前記第１の複数のビット・ラインを介して、前記入力データと前記複数の２次元畳み込みカーネルの畳み込み結果を表す第１の複数の出力信号を出力するように構成される。前記第２のクロスバー回路は、前記第２の複数のビット・ラインを介して、前記入力データと前記複数の深さ方向畳み込みカーネルの畳み込み結果を表す第２の複数の出力信号を出力するように構成される。

【0028】

いくつかの実施態様において、前記第２の複数の出力信号は、第１のビット・ラインを介して出力される第１の出力信号と第２のビット・ラインを介して出力される第２の出力信号とを含む。前記第１の出力信号は、前記入力データの第１のチャンネルと第１の深さ方向畳み込みカーネルの畳み込みを表す。前記第２の出力信号は、前記入力データの第２のチャンネルと第２の深さ方向畳み込みカーネルの畳み込みを表す。

【0029】

いくつかの実施態様において、さらに前記装置は、第１の複数の選択ラインを介して前記第１のクロスバー回路の前記第１の複数のクロスポイント素子のうちの１つ以上を選択的に有効にするように構成された第１の選択ロジックと、第２の複数の選択ラインを介して前記第２のクロスバー回路の前記第２の複数のクロスポイント素子のうちの１つ以上を選択的に有効にするように構成された第２の選択ロジックを包含する。

【0030】

いくつかの実施態様において、前記第２の複数の選択ラインは、前記第２の複数のクロスポイント素子の第１のグループを接続する第１の選択ラインを含む。前記第２の複数のクロスポイント素子の前記第１のグループは、前記複数のビット・ラインのうちの第１のビット・ラインと前記複数のワード・ラインのうちの第１のワード・ラインを接続する第１のクロスポイント素子と、前記複数のビット・ラインのうちの第２のビット・ラインと前記複数のワード・ラインのうちの第２のワード・ラインを接続する第２のクロスポイント素子とを含む。

【0031】

いくつかの実施態様において、前記第２の複数の選択ラインは、前記第２の複数のクロスポイント素子の第２のグループを接続する第２の選択ラインを含む。前記第２の複数のクロスポイント素子の前記第２のグループは、第３のワード・ラインと前記第１のビット・ラインを接続する第３のクロスポイント素子と、第４のワード・ラインと前記第２のビット・ラインを接続する第４のクロスポイント素子とを含む。

【0032】

いくつかの実施態様において、前記第２の選択ロジックは、前記第１の選択ラインに接続される選択レジスタを含む。

【0033】

いくつかの実施態様において、さらに前記選択レジスタは、前記第２の複数の選択ラインのうちの１つ以上のほかの選択ラインに接続される。

【0034】

いくつかの実施態様において、前記第２の選択ロジックは、前記第１の選択ラインに第１の選択電圧を印加することによって前記第２の複数のクロスポイント素子のうちの前記第１のグループを有効にするように構成される。

【0035】

いくつかの実施態様において、前記第２の選択ロジックは、前記第２の選択ラインに第２の選択電圧を印加することによって前記第２の複数のクロスポイント素子のうちの前記第２のグループを有効にするように構成される。

【0036】

いくつかの実施態様において、さらに前記装置は、前記２次元畳み込みカーネルを記憶するべく前記第１の複数のクロスポイント素子のうちの１つ以上をプログラムし、かつ、前記複数の深さ方向畳み込みカーネルを記憶するべく前記第２の複数のクロスポイント素子のうちの１つ以上をプログラムするように構成されたプログラミング回路を含む。

【0037】

いくつかの実施態様において、さらに前記装置は、前記第１の複数の出力信号および前記第２の複数の出力信号に基づいてデジタル出力を生成するセンシング・ロジックを含む。

【0038】

いくつかの実施態様において、前記第２の複数のクロスポイント素子のうちの少なくとも１つは、トランジスタおよびメモリスタを包含する。

【0039】

いくつかの実施態様において、前記第１のワード・ラインと前記第２のワード・ラインの間に少なくとも１つのほかのワード・ラインがある。

【0040】

本開示のいくつかの実施態様に従って、畳み込みを実行するための方法が提供される。前記方法は、クロスバー・ベースの装置のワード・ライン・ロジックを介して、前記クロスバー・ベースの装置の第１のクロスバー回路および第２のクロスバー回路に複数の入力信号を提供することであって、前記複数の入力信号が、複数の２次元畳み込みカーネルおよび複数の深さ方向畳み込みカーネルを使用して畳み込まれる入力データを表すことと、前記第１のクロスバー回路を使用して前記入力データと前記複数の２次元畳み込みカーネルの畳み込み結果を表す第１の複数の出力信号を出力することと、前記第２のクロスバー回路を使用して前記入力データと前記複数の深さ方向畳み込みカーネルの畳み込み結果を表す第２の複数の出力信号を出力することとを含む。

【0041】

いくつかの実施態様において、さらに前記畳み込みを実行するための方法が、前記複数の２次元カーネルを記憶するべく前記第１のクロスバー回路の第１の複数のクロスポイント素子をプログラムすることを含む。

【0042】

いくつかの実施態様において、さらに前記畳み込みを実行するための方法は、前記クロスバー・ベースの装置の第１の複数の選択ラインを介して前記第１のクロスバー回路の前記第１の複数のクロスポイント素子を有効にすることと、前記クロスバー・ベースの装置の第１の複数のビット・ラインを介して前記第１の複数の出力信号を出力することとを含む。

【0043】

いくつかの実施態様において、さらに前記畳み込みを実行するための方法は、前記複数の深さ方向畳み込みカーネルを記憶するべく前記第２のクロスバー回路の第２の複数のクロスポイント素子をプログラムすることを含む。

【0044】

いくつかの実施態様において、さらに前記畳み込みを実行するための方法は、前記クロスバー・ベースの装置の第２の複数の選択ラインを介して前記第２のクロスバー回路の前記第２の複数のクロスポイント素子を有効にすることと、前記クロスバー・ベースの装置の第２の複数のビット・ラインを介して前記第２の複数の出力信号を出力することとを含む。

【0045】

いくつかの実施態様において、前記複数の深さ方向畳み込みカーネルを記憶するべく前記第２のクロスバー回路の前記第２の複数のクロスポイント素子をプログラムすることは、第１のカーネルの第１の要素を記憶するべく第１のクロスポイント素子をプログラムすることであって、前記第１のクロスポイント素子が第１のビット・ラインと第１のワード・ラインを接続することと、第２のカーネルの第１の要素を記憶するべく第２のクロスポイント素子をプログラムすることであって、前記第２のクロスポイント素子が第２のビット・ラインと第２のワード・ラインを接続することとを含む。

【0046】

いくつかの実施態様において、前記第２の複数のクロスポイント素子を有効にすることは、前記第２の複数の選択ラインのうちの第１の選択ラインを介して前記第１のクロスポイント素子および前記第２のクロスポイント素子を有効にすることを含む。

【0047】

本開示は、以下に与えられている詳細な説明から、また本開示の多様な実施態様を示した添付図面からより完全に理解されることになろう。しかしながら、これらの図面は、説明および理解のためのものであり、特定の実施態様に対する本開示の限定として解釈されるべきではない。

【図面の簡単な説明】

【0048】

【図1】本開示のいくつかの実装に従ったクロスバー・ベースの装置の一例を図解した概略図である。

【図2】本開示のいくつかの実装に従ったクロスポイント素子の一例を図解した概略図である。

【図3】本開示のいくつかの実装に従ったクロスバー回路の一例を図示した概略図である。

【図4A】本開示のいくつかの実施態様に従った深さ方向畳み込み演算を実行するためのクロスバー回路およびマッピング・スキームの一例を図解した概略図である。

【図4B】本開示のいくつかの実施態様に従った深さ方向畳み込み演算を実行するためのクロスバー回路およびマッピング・スキームの一例を図解した概略図である。

【図4C】本開示のいくつかの実施態様に従った深さ方向畳み込み演算を実行するためのクロスバー回路およびマッピング・スキームの一例を図解した概略図である。

【図4D】本開示のいくつかの実施態様に従った深さ方向畳み込み演算を実行するためのクロスバー回路およびマッピング・スキームの一例を図解した概略図である。

【図4E】本開示のいくつかの実施態様に従った深さ方向畳み込み演算を実行するためのクロスバー回路およびマッピング・スキームの一例を図解した概略図である。

【図5A】本開示のいくつかの実施態様に従ったクロスバー回路を使用して深さ方向畳み込みを実行するための方法の一例を図解したフローチャートである。

【図5B】本開示のいくつかの実施態様に従ったクロスバー回路を使用して深さ方向畳み込みを実行するための方法の一例を図解したフローチャートである。

【図6A】畳み込み演算の一例を図解した説明図である。

【図6B】畳み込み演算の一例を図解した説明図である。

【図7A】開示のいくつかの実施態様に従った画像データの記憶に使用することができるデータ構造の一例を図解した説明図である。

【図7B】開示のいくつかの実施態様に従った画像データの記憶に使用することができるデータ構造の一例を図解した説明図である。

【発明を実施するための形態】

【0049】

本開示の態様は、畳み込み演算を実行するためのクロスバー・ベースの装置およびクロスバー回路、および当該クロスバー・ベースの装置およびクロスバー回路を使用して畳み込み演算を実行するための方法を提供する。

【0050】

クロスバー回路は、機械学習アルゴリズムを実行するニューラル・ネットワークの実装に使用することができる。ニューラル・ネットワークは、２Ｄ畳み込み演算、深さ方向畳み込み演算等の多様なタイプの畳み込み演算を実行する複数の畳み込みレイヤを含むことができる。２Ｄ畳み込みは、入力データに対して単一の畳み込みカーネルを適用することによって実行することができる。より詳細には、畳み込みカーネルを使用し、その畳み込みカーネルと同じサイズを伴う入力データの各部をスキャンして畳み込み結果を生成することができる。畳み込みカーネルおよび入力データは、同数のチャンネルを有する。たとえば、３×３×３カーネルを使用する３チャンネルの画像に対する２Ｄ畳み込みの実行は、３×３×３カーネルを使用した３×３×３のサイズを有する画像の部分に対するスカラー行列乗算の実行を必要とすることがある。別の例として、画像に対する深さ方向畳み込みの実行は、それぞれのカーネルを用いた画像の各チャンネルの畳み込み、および畳み込み出力を重ね合わせることを必要とすることがある。より特定的な例としては、画像に対する深さ方向畳み込みの実行が、３×３カーネルを使用するその例の各チャンネルの畳み込みを必要とすることがある。

【0051】

画像は、メモリ内に３次元配列として記憶することができる。たとえば、画像の各要素を３次元配列によって表すことができ、それにおいて、最後の次元はチャンネル次元（たとえば、高さ値（ｈ）、幅値（ｗ）、およびチャンネル値（ｃ）の配列）を表す。画像の第１のチャンネルの第１の要素、画像の第２のチャンネルの第１の要素、および画像の第３のチャンネルの第１の要素は、それぞれ（ｈ０，ｗ０，ｃ０）、（ｈ０，ｗ０，ｃ１）、および（ｈ０，ｗ０，ｃ２）として表すことができる。画像の第１のチャンネルの第２の要素、画像の第２のチャンネルの第２の要素、および画像の第３のチャンネルの第２の要素は、それぞれ（ｈ１，ｗ０，ｃ０）、（ｈ１，ｗ０，ｃ１）、および（ｈ１，ｗ０，ｃ２）として表すことができる。要素（ｈ０，ｗ０，ｃ０）、（ｈ０，ｗ０，ｃ１）、（ｈ０，ｗ０，ｃ２）、（ｈ１，ｗ０，ｃ０）、（ｈ１，ｗ０，ｃ１）、および（ｈ１，ｗ０，ｃ２）は、メモリの連続するアドレス内に記憶することができる。たとえば、画像を、図７Ａおよび７Ｂに示されるとおりのデータ構造を利用してメモリ内に記憶することができる。

【0052】

上記のように、同一の画像に対して２Ｄ畳み込みおよび深さ方向畳み込みを実行することは、異なるカーネルを使用するその画像の異なる部分の畳み込みを必要とする。たとえば、３×３×３の２Ｄ畳み込みカーネルを使用して画像の３×３×３部分の畳み込みを行うために、従来のクロスバー回路は、図７Ａに示されるとおりアドレス７１０、７２０、および７３０に記憶されているデータ項目を取り出すことができる。別の例として、画像の３×３×３部分に対して深さ方向畳み込みを実行するために、従来のクロスバー回路は、第１の３×３カーネルを用いてアドレス７１１、７１４、７１７、７２１、７２４、７２７、７３１、７４３、および７３７内に記憶されているデータ項目の畳み込みを行うことができる。従来のクロスバー回路は、第２の３×３カーネルを用いてアドレス７１２、７１５、７１８、７２２、７２５、７２８、７３２、７３５、および７３８内に記憶されているデータ項目の畳み込みを行うことができる。従来のクロスバー回路は、さらに、第３の３×３カーネルを用いてアドレス７１３、７１６、７１９、７２３、７２６、７２９、７３３、７３６、および７３９内に記憶されているデータ項目の畳み込みを行うことができる。そのため、同一の画像に対して２Ｄ畳み込みおよび深さ方向畳み込みを実行するために、従来のクロスバー回路は、異なるメモリ・アクセス・パターンを利用してメモリから画像データを取り出さなければならないことがあり、その結果として低いメモリ・アクセス効率および高い（演算）能力消費を招く。

【0053】

本開示は、２Ｄ畳み込み演算および深さ方向畳み込み演算中に効率的なメモリ・アクセスを可能にする２Ｄ畳み込みおよび深さ方向畳み込みの両方を実行することができるクロスバー・ベースの装置を提供する。

【0054】

いくつかの実施態様において、クロスバー・ベースの装置が、２Ｄ畳み込みを実行するための第１のクロスバー回路および深さ方向畳み込みを実行するための第２のクロスバー回路を含むことができる。第１のクロスバー回路および第２のクロスバー回路のそれぞれは、交差するワード・ラインとビット・ラインを接続するクロスポイント素子を含むことができる。

【0055】

第１のクロスバー回路は、第１の複数の選択ラインを介して第１の選択ロジックに接続することができる。第１の複数の選択ラインのそれぞれは、第１のクロスバー回路の複数のクロスポイント素子を接続することができる。第１の選択ロジックは、第１の複数の選択ラインのうちの１つ以上に接続されたクロスポイント素子を選択的に有効にすることができる。

【0056】

第２のクロスバー回路は、第２の複数の選択ラインを介して第２の選択ロジックに接続することができる。第２の複数の選択ラインのそれぞれは、同じワード・ラインまたはビット・ラインに接続されない第２のクロスバー回路の複数のクロスポイント素子を接続することができる。第２の選択ロジックは、第２の複数の選択ラインのうちの１つ以上に接続されたクロスポイント素子を選択的に有効にすることができる。

【0057】

第１のクロスバー回路および第２のクロスバー回路は、ワード・ラインを介してワード・ライン（ＷＬ）ロジックに接続することができる。ＷＬロジックは、クロスバー・ベースの装置と関連付けされた記憶装置（たとえば、入力バッファ）の連続アドレス内に記憶されている画像データを取り出すことができる。ＷＬロジックは、さらに、取り出した画像データに基づいて入力信号（たとえば、電圧信号）を生成し、その入力信号を第１のクロスバー回路および第２のクロスバー回路にワード・ラインを介して印加することができる。

【0058】

第１のクロスバー回路は、２Ｄ畳み込み演算を実行するための２Ｄ畳み込みカーネルを記憶するべくプログラムすることができる。たとえば、第１のクロスバー回路のクロスポイント素子を、２Ｄ畳み込みカーネルを表すコンダクタンス値にプログラムすることができる。入力信号に応答して、第１のクロスバー回路は、画像と２Ｄ畳み込みカーネルの畳み込み結果を表す電流信号を出力することができる。

【0059】

第２のクロスバー回路は、深さ方向畳み込み演算を実行するための深さ方向畳み込みカーネルを記憶するべくプログラムすることができる。たとえば、第２のクロスバー回路のクロスポイント素子を、深さ方向畳み込みカーネルを表すコンダクタンス値にプログラムすることができる。入力信号に応答して、第２のクロスバー回路は、深さ方向カーネルの畳み込み結果を表す電流信号を出力することができる。したがって、クロスバー・ベースの装置は、同一のメモリ・アクセス・パターンを利用して２Ｄ畳み込みおよび深さ方向畳み込みの両方を実行することができ、これは、クロスバー・ベースの装置を組み込んだニューラル・ネットワークの効率的なメモリ使用を可能にすることができる。

【0060】

図１は、本開示のいくつかの実施態様に従った畳み込み演算を実行するための装置１００の一例を図解した概略図である。ここでは、装置１００をクロスバー・ベースの装置と呼ぶこともある。装置１００は、機械学習アルゴリズムを実行するためのニューラル処理ユニット（ＮＰＵ）またはＮＰＵの一部とすることができる。

【0061】

図示されるとおり、装置１００は、畳み込み演算を実行するための第１のクロスバー回路１０１および第２のクロスバー回路１０２を含むことができる。第１のクロスバー回路１０１および第２のクロスバー回路１０２のそれぞれは、１つ以上のクロスバー・アレイを含むことができる。クロスバー・アレイのそれぞれは、１つ以上のワード・ライン（ＷＬ）１１１、ビット・ライン（ＢＬ）１１３等の複数の交差するワイヤを含むことができる。さらにクロスバー・アレイは、ワード・ラインとビット・ラインの間の１つ以上の交差部を接続する１つ以上のクロスポイント素子１２０を含むことができる。ｊ番目のワード・ラインとｋ番目のビット・ラインを接続するクロスポイント素子を、クロスポイント素子１２０（ｊ，ｋ）と呼ぶことができる。クロスポイント素子のそれぞれは、メモリスタ、相変化メモリ（ＰＣＭ）素子、浮遊ゲート素子、スピントロニクス素子、抵抗変化型メモリ（ＲＲＡＭ）、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）等のプログラマブル抵抗を備えた素子とすることができる。いくつかの実施態様において、クロスポイント素子１２０は、１－トランジスタ－１－メモリスタ（１Ｔ１Ｍ）の回路構造、１－セレクタ－１－抵抗（１Ｓ１Ｒ）構造、２－抵抗（２Ｒ）構造等であることと、それらを含むことの両方またはいずれか一方であってよい。いくつかの実施態様において、１つ以上のクロスポイント素子１２０は、図２に関連して説明するとおりのクロスポイント素子２００を含むことができる。

【0062】

図１に図解されるとおり、第１のクロスバー回路１０１および第２のクロスバー回路は、ワード・ライン１１１（たとえば、ＷＬ １１１－１、１１１－２、１１１－３、１１１－４等）を介してワード・ライン（ＷＬ）ロジック１０３に接続することができ、またビット・ライン１１３を介してプログラミング回路１０４およびセンシング回路１０５に接続することができる。ＷＬロジック１０３は、クロスバー回路１０１および／またはクロスバー回路１０２に印加される入力信号に入力データを変換するための任意の適切な構成要素を含むことができる。入力信号のそれぞれは、電圧信号、電流信号等とすることができる。いくつかの実施態様において、ＷＬロジック１０３は、入力データをアナログ信号に変換することができる１つ以上のデジタル・アナログ変換器（ＤＡＣ）とすることができる。

【0063】

プログラミング回路１０４は、クロスポイント素子１２０を適切なコンダクタンス値にプログラムすることができる。たとえば、クロスポイント素子をプログラムすることは、そのクロスポイント素子にわたる適切な電圧信号または電流信号の印加が必要とすることがある。各クロスポイント素子の抵抗は、高抵抗状態と低抵抗状態間で電気的に切り換えることができる。クロスポイント素子をセットすることは、高抵抗状態から低抵抗状態へのクロスポイントの抵抗の切り換えを必要とすることがある。クロスポイント素子をリセットすることは、低抵抗状態から高抵抗状態へのクロスポイントの抵抗の切り換えを必要とすることがある。

【0064】

第１のクロスバー回路１０１は、選択ライン１４０を介して第１の選択ロジック１０６に接続することができる。第２のクロスバー回路１０２は、選択ライン１３０を介して第２の選択ロジック１０７に接続することができる。選択ライン１３０および１４０のそれぞれは、任意の適切な導電材料を含むことができる。いくつかの実施態様において、各選択ライン１３０および１４０は金属ワイヤとすることと、それを含むことの両方またはいずれか一方であってよい。適切な電圧（ここでは、選択電圧と呼ぶこともある）が所与の選択ライン１３０に印加されている間は、その選択ライン１３０に接続されているクロスポイント素子を有効にすることができる。第１の選択ロジック１０６は、１つ以上の選択ライン１４０を介して第１のクロスバー回路１０１の１つ以上のクロスポイント素子を選択的に（たとえば、１つ以上の選択ライン１４０に選択電圧を印加することによって）有効にすることができる。第２の選択ロジック１０７は、１つ以上の選択ライン１３０を介して第２のクロスバー回路１０２の１つ以上のクロスポイント素子を選択的に（たとえば、１つ以上の選択ライン１３０に選択電圧を印加することによって）有効にすることができる。

【0065】

センシング回路１０５は、ビット・ライン１１３を通って流れる電流に基づいて出力信号を生成することができる。いくつかの実施態様において、センシング回路１０５は、電流をデジタル出力に変換するための任意の適切な構成要素を含むことができる。たとえば、センシング回路１０５は、複数のアナログ・デジタル変換器（ＡＤＣ）（図示せず）を含むことができる。ＡＤＣのそれぞれは、それぞれのビット・ラインを通って流れる電流をデジタル出力に変換することができる。いくつかの実施態様において、入力信号が電圧信号Ｖを含むことができる。出力信号は、電流信号Ｉを含むことができる。入力信号と出力信号間の関係は、Ｉ＝ＶＧとして表すことができ、それにおいて、Ｇは、クロスポイント素子１２０のコンダクタンス値を表す。そのため、入力信号は、オームの法則に従ってクロスポイント素子のそれぞれにおいて、それのコンダクタンスによって重み付けされる。重み付けされた電流は、各ビット・ラインを介して出力され、キルヒホッフの電流法則に従って積算することができる。

【0066】

クロスバー回路１０１および１０２のそれぞれは、ベクトル行列の乗算（ＶＭＭ）を実行するように構成することができる。ＶＭＭ演算は、Ｙ＝ＸＡとして表すことができ、それにおいて、Ｙ、Ｘ、Ａのそれぞれは、それぞれの行列を表す。より詳細には、たとえば、入力ベクトルＸを、クロスバー回路１０１および／または１０２の入力電圧Ｖにマップすることができる。行列Ａは、コンダクタンス値Ｇにマップすることができる。出力電流Ｉは読み出して、出力結果Ｙにマップし戻すことができる。

【0067】

いくつかの実施態様において、第１のクロスバー回路１０１および第２のクロスバー回路１０２は、異なるタイプの畳み込み演算を実行することができる。たとえば、第１のクロスバー回路１０１は、２Ｄ畳み込み演算を実行することができる。第２のクロスバー回路１０２は、深さ方向畳み込みを実行することができる。

【0068】

入力データに対する２Ｄ畳み込みの実行は、その入力データに対する単一の畳み込みカーネルの適用を必要とすることがある。畳み込みカーネルは、複数の次元（たとえば、幅、高さ、チャンネル等）によって定義される特定のサイズを有することができる。畳み込みカーネルを、入力データのその畳み込みカーネルと同じサイズを有する部分に適用して出力を生成することができる。出力は、入力データのその部分の位置に対応する位置にある畳み込み結果の要素にマップすることができる。

【0069】

たとえば、図６Ａに示されるとおり、カーネル６２０を使用して画像６１０に対する２Ｄ畳み込みを実行し、出力画像６３０を生成することができる。画像６１０は、第１のチャンネル６１０ａ、第２のチャンネル６１０ｂ、および第３のチャンネル６１０ｃを含むことができる。画像６１０のサイズは、幅（ｗ）、高さ（ｈ）、およびチャンネル（ｃ）によって定義することができる。一例として、画像６１０のサイズを７×７×３とすることができる。カーネル６２０のサイズは、３×３×３とすることができる。カーネル６２０を、画像６１０の第１の部分６１１に適用することができる。図示されるとおり、第１の部分６１１のサイズは、カーネル６２０のサイズと同じである。カーネル６２０による第１の部分６１１のスカラー乗算を行って出力画像の第１の要素６３１を獲得することができる。カーネル６２０を使用して画像６１０の複数の３×３×３サイズの部分のそれぞれをスキャンし、出力画像６３０の要素を生成することができる。いくつかの実施態様において、画像６１０内の５×５×１のその種の部分にカーネル６２０を適用し、５×５×１の出力画像６３０を生成することができる。

【0070】

画像６１０の要素は、高さ値、幅値、およびチャンネル値の３次元配列によって定義することができる。たとえば、図６Ａに示されるとおり、画像６１０の第１の部分６１１を、３つのチャンネル６１１ａ、６１１ｂ、および６１１ｃの画像として考えることができる。チャンネル６１１ａ、６１１ｂ、および６１１ｃの画像のそれぞれは、図６Ａに示されるとおり、多様な幅（ｗ）値、高さ（ｈ）値、およびチャンネル（ｃ）値によって定義される９つの要素を含むことができる。画像６１０は、図７Ａ－７Ｂに図解されているデータ構造を利用して３次元配列として記憶装置内に記憶することができる。

【0071】

入力データに対する深さ方向畳み込みの実行は、入力データの各チャンネルの、そのチャンネルに対応するそれぞれのカーネルを用いた畳み込み、および畳み込み出力を重ね合わせることを必要とすることがある。たとえば、画像６１０に対する深さ方向畳み込みの実行は、カーネル６２１、６２３、および６２５のそれぞれを使用する画像６１０の各チャンネルの畳み込みを必要とすることがある。カーネル６２１、６２３、および６２５のそれぞれは、図６Ａのカーネル６２０のチャンネルに対応させることができる。カーネル６２１を用いた画像６１０のチャンネル６１１ａの畳み込みは、同じ位置にある画像６１０のチャンネル６１１ａの要素とカーネル６２１の要素間の要素ごとの乗算の実行を必要とすることがある。カーネル６２１を使用する画像６１０の第１のチャンネル６１１ａの畳み込みは、出力６４１を生成することができる。カーネル６２３を使用する画像６１０の第２のチャンネル６１１ｂの畳み込みは、出力６４３を生成することができる。カーネル６２５を使用する画像６１０の第３のチャンネル６１１ｃの畳み込みは、出力６４５を生成することができる。出力６４１、６４３、および６４５は、出力６４０として重ね合わせることができる。その後、出力６４０に対し、１×１×３カーネル６５０を使用してポイントごとの畳み込みを実行し、出力画像６３０を生成することができる。

【0072】

図１に戻って参照するが、ＷＬロジック１０３は、装置１００と関連付けされた記憶装置からクロスバー回路１０１および／または１０２によって処理される入力データを取り出すことができる。記憶装置は、いくつかの実施態様において入力バッファとすることができる。ＷＬロジック１０３は、入力データをベクトルに変換することができ、さらに、そのベクトルを表す入力信号を生成することができる。入力信号は、１つ以上のワード・ライン１１１を介してクロスバー回路１０１および／または１０２に印加することができる。

【0073】

いくつかの実施態様において、１１１－１、１１１－２、１１１－３、・・・、１１１－ｎを介して第１のクロスバー回路および第２のクロスバー回路に印加される入力信号は、記憶装置の連続アドレス内に記憶されたデータに対応させることができる。たとえば、図６Ａ－６Ｂの画像６１０の第１の部分６１１に対して畳み込みを実行するために、ＷＬロジック１０３は、図７Ａに示されるとおりの記憶装置のアドレス７１０、７２０、および／または７３０内に記憶されている画像６１０の第１の部分６１１の画像データを取り出すことができる。

【0074】

より詳細には、たとえば、記憶装置の１番目のアドレス７１１内に記憶されている１番目のデータ項目を第１のクロスバー回路および第２のクロスバー回路に、ワード・ライン１１１ａを介して適用することができる。記憶装置の２番目のアドレス７１２内に記憶されている２番目のデータ項目は、ワード・ライン１１１ｂを介して第１のクロスバー回路および第２のクロスバー回路に印加される２番目の入力信号と対応させることができる。記憶装置の３番目のアドレス７１３内に記憶されている３番目のデータ項目は、ワード・ライン１１１ｃを介して第１のクロスバー回路および第２のクロスバー回路に印加される３番目の入力信号と対応させることができる。記憶装置のｉ番目のアドレス内に記憶されているｉ番目のデータ項目は、１１１ｉを介して第１のクロスバー回路および第２のクロスバー回路に適用することができる。１番目のアドレス、２番目のアドレス、・・・、ｉ番目のアドレス等は、連続であるとすることができる。

【0075】

プログラミング回路１０４は、２Ｄ畳み込み演算を実行するための２Ｄ畳み込みカーネルを記憶するべく第１のクロスバー回路１０１をプログラムすることができる。たとえば、２Ｄ畳み込みカーネルをベクトルに変換し、所与のビット・ラインに接続される第１のクロスバー回路の複数のクロスポイント素子にマップすることができる。特に、クロスポイント素子のコンダクタンス値を、２Ｄ畳み込みカーネルを表す値にプログラムすることができる。第１のクロスバー回路１０１は、入力信号に応答して画像と２Ｄ畳み込みカーネルの畳み込みを表す電流信号を所与のビット・ラインを介して出力することができる。いくつかの実施態様において、第１のクロスバー回路１０１が、それぞれのビット・ラインに接続されたクロスポイント素子に対して２Ｄ畳み込みカーネルのそれぞれをマップすることによって複数の２Ｄ畳み込みカーネルを記憶することができる。第１のクロスバー回路１０１は、第１の複数のビット・ライン１１３ａを介して畳み込み結果を表す複数の出力信号（たとえば、電流信号）を出力することができる。

【0076】

プログラミング回路１０４は、深さ方向畳み込み演算を実行するための深さ方向畳み込みカーネルを記憶するべくプログラムすることができる第２のクロスバー回路１０２をプログラムすることができる。たとえば、第２のクロスバー回路のクロスポイント素子を、深さ方向畳み込みカーネルを表すコンダクタンス値にプログラムすることができる。入力信号に応答して、第２のクロスバー回路は、第２の複数のビット・ライン１１３ｂを介して深さ方向畳み込み演算の畳み込み結果を表す電流信号を出力することができる。いくつかの実施態様において、図３－４Ｄに関連して説明するとおり、クロスバー回路１０２は１つ以上のクロスバー回路を含むことができる。

【0077】

図２は、本開示のいくつかの実施態様に従った一例のクロスポイント素子２００を図解した概略図である。図示されとおり、クロスポイント素子２００は、ビット・ライン（ＢＬ）２１１、選択ライン（ＳＥＬ）２１３、およびワード・ライン（ＷＬ）２１５に接続することができる。ビット・ライン２１１、選択ライン２１３、およびワード・ライン２１５は、それぞれ、図１に関連して説明されるとおりのビット・ライン１１３、選択ライン１３０または１４０、およびワード・ライン１１１とすることができる。

【0078】

クロスポイント素子２００は、ＲＲＡＭ素子２０１およびトランジスタ２０３を含むことができる。トランジスタは、３端子素子であり、それぞれをゲート（Ｇ）、ソース（Ｓ）、およびドレイン（Ｄ）としてマークすることができる。トランジスタ２０３は、ＲＲＡＭ素子２０１と直列に接続することができる。図２に示されるとおり、ＲＲＡＭ素子２０１の第１の電極をトランジスタ２０３のドレインと接続することができる。ＲＲＡＭ素子２０１の第２の電極は、ビット・ライン２１１と接続することができる。トランジスタ２０３のソースは、ワード・ライン２１５と接続することができる。トランジスタ２０３のゲートは、選択ライン２１３と接続することができる。ＲＲＡＭ素子２０１は、図３Ａ－５Ｂに関連して以下に説明されるとおり、１つ以上のＲＲＡＭ素子を含むことができる。またクロスポイント素子２００は、１－トランジスタ－１－抵抗（１Ｔ１Ｒ）構成であると言うこともできる。トランジスタ２０３は、セレクタをはじめ電流コントローラとしての役を果たすことができ、プログラミング中にＲＲＡＭ素子２０１に対して電流コンプライアンスを設定することができる。トランジスタ２０３のゲート電圧は、プログラミング中にクロスポイント素子２００に対して電流コンプライアンスを設定することが可能であり、したがって、クロスポイント素子２００のコンダクタンスおよびアナログ的挙動をコントロールすることが可能である。たとえば、クロスポイント素子２００を高抵抗状態から低抵抗状態にセットするとき、ビット・ライン（ＢＬ）２１１を介してセット信号（たとえば、電圧信号、電流信号）を提供することができる。選択電圧またはゲート電圧とも呼ばれる別の電圧を、選択ライン（ＳＥＬ）２１３を介してトランジスタのゲートに印加してゲートを開き、電流コンプライアンスを設定することができ、その間、ワード・ライン（ＷＬ）２１５は、グラウンドに設定することができる。クロスポイント素子２００を低抵抗状態から高抵抗状態にリセットするときには、選択ライン２１３を介してトランジスタ２０３のゲートにゲート電圧を印加し、トランジスタのゲートを開くことができる。一方、ワード・ライン２１５を介してリセット信号をＲＲＡＭ素子２０１へ送ることができ、その間、ビット・ライン２１１は、グラウンドに設定することができる。

【0079】

図３は、深さ方向畳み込み演算を実行することができる一例のクロスバー回路３００を図解した説明図である。クロスバー回路３００は、図１に関連して説明されるとおりのクロスバー回路１０２とすることができる。

【0080】

図示されるとおり、クロスバー回路３００は、ワード・ライン１１１、ビット・ライン１１３、クロスポイント素子１２０、選択ライン１３０（たとえば、選択ライン１３０－１、１３０－２等）を含むことができる。いくつかの実施態様において、選択ラインの数ｎ－ｍ＋１とすることができ、それにおいてｎおよびｍは、それぞれワード・ライン１１１の数およびビット・ライン１１３の数を参照する。

【0081】

いくつかの実施態様において、各選択ライン１３０は、ビット・ラインないしはワード・ラインのいずれも共有しない複数のクロスポイント素子（たとえば、異なる行および異なる列にあるクロスポイント素子）を電気的に接続することができる。選択ライン１３０は、いくつかの実施態様において、ビット・ライン１１３またはワード・ライン１１１と平行にならない。たとえば、選択ライン１３０－１は、第１のクロスポイント素子１２０（１，１）、第２のクロスポイント素子１２０（２，２）、第３のクロスポイント素子１２０（３，３）等を接続することができる。第１のクロスポイント素子１２０（１，１）は、第１のワード・ライン１１１－１と第１のビット・ライン１１３－１を接続することができる。第２のクロスポイント素子１２０（２，２）は、第２のワード・ライン１１１－２と第２のビット・ライン１１３－２を接続することができる。第３のクロスポイント素子１２０（３，３）は、第３のワード・ライン１１１－３と第３のビット・ライン１１３－３を接続することができる。そのため、第１のクロスポイント素子、第２のクロスポイント素子、および第３のクロスポイント素子は、同一のワード・ラインまたは同一のビット・ラインに接続されない。別の例として、選択ライン１３０－２は、クロスポイント素子１２０（２，１）、１２０（３，２）、・・・、１２０（（ｍ＋１），ｍ）を接続することができる。

【0082】

適切な電圧を所与の選択ライン１３０に印加している間は、その選択ライン１３０に接続されているクロスポイント素子を有効にすることができる。選択ライン１３０のうちの１つ以上によって有効にすることができるクロスポイント素子は、本明細書中で『有効セル』とも呼ばれる。選択ライン１３０によって有効にすることができないクロスポイント素子は、本明細書中で『ダミーセル』とも呼ばれる。ダミーセルは、クロスバー回路３００が深さ方向畳み込み演算を実行するときに機能しない。１つの実装において、ダミーセルは選択ラインに接続されない。別の実装において、ダミーセルは１つ以上の選択ライン（図示せず）に接続されるが、畳み込み演算中に有効になることがない。さらなる実装において、クロスバー回路３００はダミーセルを含まない。図示されるとおり、有効セルは、いくつかの実施態様において平行四辺形の形状を形成することができる。

【0083】

入力データ（たとえば、１つ以上の画像）に対して深さ方向畳み込み演算を実行するために、クロスバー回路３００は、その入力データに対応する１つ以上の行列と深さ方向畳み込みカーネルに対応する１つ以上の行列の行列乗算を計算することができる。入力データは、複数のチャンネルを有することができる。深さ方向畳み込みカーネルは、複数の２次元カーネルに分割することができる。２次元カーネルのそれぞれは、入力データのそれぞれのチャンネルの畳み込みに使用することができる。カーネルの要素は、クロスバー回路３００のクロスポイント素子に、そのカーネルのその要素の値に対応する値にそのクロスポイント素子のコンダクタンスをプログラムすることによってマップすることができる。クロスポイント素子は、図４Ａ－４Ｅに関連して以下に説明されている１つ以上のマッピング・スキームを利用して深さ方向畳み込みカーネルを記憶するべくプログラムすることができる。

【0084】

一例として、カーネルを使用する入力データの第１のチャンネルの畳み込みは、第１の画像の第１のチャンネルを表す第１の行列とカーネルを表す第２の行列の行列乗算の計算を必要とすることがある。クロスバー回路３００は、クロスポイント素子のコンダクタンス値がカーネルの要素の値を表すことができるようにクロスポイント素子をプログラムすることが（たとえば、コンダクタンス値に対応するプログラミング信号を使用してクロスポイント素子をプログラムすることによって）できる。第１の行列は、第１の行列の部分を表す複数のベクトルに変換することができる。クロスバー回路３００は、そのベクトルを表す複数の入力信号を受け取ることができる。ワード・ラインを介してその入力信号がクロスバー回路３００に印加されたとき、オームの法則によって各クロスポイント素子を通る電流が、そのコンダクタンスと、そのクロスポイント素子に接続されているワード・ラインに印加された対応する電圧の積になる。キルヒホッフの電流法則によって、同一のビット・ラインに接続されている各クロスポイント素子からの電流が積算される。各ビット・ラインからの出力電流は、乗算－積算演算結果、および入力データの第１のチャンネルとカーネルの畳み込みを表す。

【0085】

クロスバー回路３００は、図４Ａ－４Ｅに関連して以下に説明されているカーネル・マッピング・スキームを利用して複数の深さ方向畳み込み演算を並列に実行することができる。

【0086】

図４Ａは、本開示のいくつかの実施態様に従った深さ方向畳み込み演算を実行するための一例のクロスバー回路４００ａを図解している。クロスバー回路４００ａは、図３に関連して説明されるとおりのクロスバー回路３００とすることと、それを含むことの両方またはいずれか一方であってよい。

【0087】

図示されるとおり、クロスバー回路４００ａは、複数のワード・ライン（たとえば、ワード・ライン４０１、４０３、４０５）と複数のビット・ライン（ビット・ライン４０７－１、４０７－２、４０７－３、・・・、４０７－ｍ）を接続する複数のクロスポイント素子４２０（たとえば、４２０（１，１）、４２０（２，２）等）を含むことができる。クロスポイント素子４２０（ｊ，ｋ）は、ｊ番目のワード・ラインとｋ番目のビット・ラインを接続するクロスポイント素子を参照することができる。クロスバー回路４００ａは、さらに、クロスポイント素子４２０のうちの１つ以上を選択的に有効にするための選択ラインを含むことができる。たとえば、第１の選択ライン４３０－１は、クロスバー回路４００ａの第１のグループのクロスポイント素子（たとえば、クロスポイント素子４２０（１，１）、４２０（２，２）、４２０（３，３）、・・・、４２０（ｍ，ｍ））を接続することができる。第２の選択ライン４３０－２は、クロスバー回路４００ａの第２のグループのクロスポイント素子（たとえば、クロスポイント素子４２０（ｍ＋１、１）、４２０（ｍ＋２、２）、４２０（ｍ＋３、３）、・・・、４２０（ｍ＋ｍ、ｍ））を接続することができる。第ｉの選択ライン４３０－ｉは、クロスバー回路４００ａの第ｉのグループのクロスポイント素子（たとえば、クロスポイント素子４２０（２ｍ＋ｉ－１、１）、４２０（２ｍ＋ｉ、２）、４２０（２ｍ＋ｉ＋１、３）、・・・、４２０（３ｍ＋ｉ－１、ｍ））を接続することができる。図４Ａに示されているクロスポイント素子、ワード・ライン、ビット・ライン、および選択ラインは、図１－３におけるそれらの対応部分と同じであってよい。

【0088】

クロスバー回路４００ａは、複数のカーネルを記憶して深さ方向畳み込み演算を並列に実行することができる。カーネルのそれぞれは、入力データのそれぞれのチャンネルの部分の畳み込みに使用することができる。同じ位置（たとえば、同じ幅および同じ高さによって定義される位置）にあるカーネルの要素を、同じ選択ラインに接続されているクロスポイント素子にマップすることができる。所与のカーネルの要素は、同じビット・ラインに接続されている複数のクロスポイント素子にマップすることができる。たとえば、各カーネルの第１の要素を、第１の選択ラインに接続されているクロスポイント素子にマップすることができる。より詳細には、たとえば、第１のカーネルの第１の要素、第２のカーネルの第１の要素、第３のカーネルの第１の要素、・・・、および第ｍのカーネルの第１の要素を、それぞれクロスポイント素子４２０（１，１）、４２０（２，２）、４２０（３，３）、・・・、および４２０（ｍ，ｍ）にマップすることができる。別の例として、各カーネルの第２の要素を、第２の選択ライン４３０－２に接続されているクロスポイント素子にマップすることができる。より詳細には、たとえば、第１のカーネルの第２の要素、第２のカーネルの第２の要素、第３のカーネルの第２の要素、・・・、および第ｍのカーネルの第２の要素を、それぞれクロスポイント素子４２０（ｍ＋１、１）、４２０（ｍ＋２、２）、４２０（ｍ＋３、３）、・・・、４２０（ｍ＋ｍ、ｍ）にマップすることができる。別の例として、各カーネルの第ｉの要素を、第ｉの選択ライン４３０－ｉに接続されているクロスポイント素子（たとえば、クロスポイント素子４２０（２ｍ＋ｉ－１、１）、４２０（２ｍ＋ｉ、２）、４２０（２ｍ＋ｉ＋１、３）、・・・、４２０（３ｍ＋ｉ－１、ｍ））にマップすることができる。

【0089】

１つの実装において、ワード・ライン４０１－ｍと４０３－１が互いに隣接する。たとえば、選択ライン４３０－１と４３０－２は、それぞれ、図４Ｃの選択ライン４３４－１および４３４－２に対応することができる。別の実装において、ワード・ライン４０１－ｍと４０３－１が互いに隣接しない。ワード・ライン４０１－ｍと４０３－１の間には、１つ以上のほかのワード・ライン（図示せず）が位置決めされる。たとえば、選択ライン４３０－１および４３０－２は、それぞれ、図４Ｂの選択ライン４３１－１および４３２－１に対応することができる。同様にワード・ライン４０３－ｍおよび４０５－１は、互いに隣接する、または隣接しないとすることができる。

【0090】

クロスバー回路は、ｍ個の深さ方向畳み込み演算を並列に実行することができる。深さ方向畳み込み演算のそれぞれは、入力データの部分とｉ個の要素を有するカーネルの畳み込みを生成することができる。たとえば、第１の選択ライン、第２の選択ライン、・・・、および第ｉの選択ラインを（たとえば、選択ラインのそれぞれに適切な電圧を印加することによって）選択することができる。第１の選択ライン、第２の選択ライン、・・・、および第ｉの選択ラインに接続されているクロスポイント素子を、したがって、有効にすることができる。畳み込まれる入力データを表す入力信号を、有効にされたクロスポイント素子に接続されているワード・ラインを介して有効にされたクロスポイント素子に印加することができる。たとえば、入力信号４１１－１、４１１－２、４１１－３、・・・、４１１－ｍを、それぞれ、ワード・ライン４０１－１、４０１－２、４０１－３、・・・、４０１－ｍを介して第１のグループのクロスポイント素子に印加することができる。入力信号４１３－１、４１３－２、４１３－３、・・・、４１３－ｍを、それぞれ、ワード・ライン４０３－１、４０３－２、４０３－３、・・・、４０３－ｍを介して第２のグループのクロスポイント素子に印加することができる。入力信号４１５－１、４１５－２、４１５－３、・・・、４１５－ｍを、それぞれ、ワード・ライン４０５－１、４０５－２、４０５－３、・・・、４０５－ｍを介して第３のグループのクロスポイント素子に印加することができる。入力信号４１１－１、４１１－２、・・・、４１１－ｍは、第１の幅値（たとえば、ｗ０）に対応する入力データの部分に対応することができる。入力信号４１３－１、４１３－２、・・・、４１３－ｍは、第２の幅値（たとえば、ｗ１）に対応する入力データの第２の部分に対応することができる。入力信号４１５－１、４１５－２、・・・、４１５－ｍは、第３の幅値（たとえば、ｗ２）に対応する入力データの第３の部分に対応することができる。入力信号４１１－１、４１３－１、４１５－１は、入力データの第１のチャンネル（たとえば、ｃ０）に対応することができる。入力信号４１１－２、４１３－２、４１５－２は、入力データの第２のチャンネル（たとえば、ｃ１）に対応することができる。入力信号４１１－３、４１３－３、４１５－３は、入力データの第３のチャンネル（たとえば、ｃ２）に対応することができる。一例として、入力信号４１１、４１３、および４１５は、それぞれ、図７のアドレス７１０、７２０、および７３０内に記憶されているデータ項目を表すことができる。より詳細には、たとえば、入力信号４１１－１、４１１－２、・・・、４１１－ｍは、記憶装置の連続するアドレス７１１、７１３、・・・、７１９内に記憶されているデータ項目を表すことができる。

【0091】

ビット・ライン４１７（たとえば、ビット・ライン４１７－１、４１７－２、４１７－３、・・・、および４１７－ｍ）を介して出力される積算された電流は、入力データのチャンネルとそのビット・ラインに接続されているクロスポイント素子にマップされたカーネルの畳み込みを表すことができる。たとえば、第１の出力信号、第２の出力信号、第３の出力信号、・・・、第ｍの出力信号を、それぞれ、ビット・ライン４１７－１、４１７－２、４１７－３、・・・、および４１７－ｍを介して出力することができる。第１の出力信号は、入力データの第１のチャンネルと第１のカーネルの畳み込みを表すことができる。第２の出力信号は、入力データの第２のチャンネルと第２のカーネルの畳み込みを表すことができる。

【0092】

図４Ｂを参照するが、クロスバー回路４００ｂは、第１の複数のクロスポイント素子４２１を接続する第１のグループの選択ライン４３１、第２の複数のクロスポイント素子４２２を接続する第２のグループの選択ライン４３２、・・・、および第ｉのグループのクロスポイント素子４２３を接続する第ｉのグループの選択ライン４３３を含むことができる。選択ライン４３１、４３２、および４３３のそれぞれは、図４Ａに関連して説明されるとおりの選択ライン４３０であるとすることができる。複数のクロスポイント素子４２１、４２２、および４２３のうちの各クロスポイント素子は、図４Ａに関連して説明されるとおりのクロスポイント素子４２０であるとすることができる。選択ラインのグループのそれぞれは、特定の数の選択ラインを含むことができる。異なる選択ラインのグループ（たとえば、選択ラインのグループ４３１と４３２）が有する選択ラインの数は、同じとすることができるか、または同じでないとすることができる。

【0093】

クロスバー回路４００ｂは、複数のカーネルを使用する複数の深さ方向畳み込み演算を並列に実行するように、また複数のグループのカーネルを順次に使用して深さ方向畳み込み演算を実行するように構成することができる。たとえば、第１の複数のカーネルのそれぞれの第１の要素を、選択ライン４３１－１に接続されているクロスポイント素子にマップすることができる。第１の複数のカーネルのそれぞれの第２の要素を、選択ライン４３２－１に接続されているクロスポイント素子にマップすることができる。第１の複数のカーネルのそれぞれの第ｉの要素を、選択ライン４３３－１に接続されているクロスポイント素子にマップすることができる。第２の複数のカーネルのそれぞれの第１の要素、第２の要素、・・・、第ｉの要素は、それぞれ、選択ライン４３１－２、４３２－２、・・・、および４３３－２に接続されているクロスポイント素子にマップすることができる。第ｎの複数のカーネルのそれぞれの第１の要素、第２の要素、・・・、第ｉの要素は、それぞれ、選択ライン４３１－Ｎ、４３２－Ｎ、・・・、および４３３－Ｎに接続されているクロスポイント素子にマップすることができる。第１の複数のカーネル、第２の複数のカーネル、および第３の複数のカーネルの各カーネルは、深さ方向畳み込み演算の実行に使用される深さ方向畳み込みカーネルとすることができる。

【0094】

第１の複数のカーネルを使用して深さ方向畳み込み演算を実行するために、選択ラインのグループのそれぞれの第１の選択ライン（たとえば、選択ライン４３１－１、４３２－１、・・・、４３３－１）を選択、そのほかの選択ラインを非選択とすることができる。たとえば、選択ラインのグループのそれぞれの第１の選択ラインに適切な選択電圧を印加することができる。したがって、選択ラインのグループの第１の選択ラインに接続されたクロスポイント素子を有効にすることができる。第１の複数のカーネルを使用して畳み込まれる第１の入力データを表す第１の入力信号を有効にされているクロスポイント素子に、それらの有効にされているクロスポイント素子に接続されているワード・ライン（図示せず）を介して印加することができる。

【0095】

別の例としては、第２の複数のカーネルを使用して深さ方向畳み込み演算を実行するために、選択ラインのグループのそれぞれの第２の選択ライン（たとえば、選択ライン４３１－２、４３２－２、・・・、４３３－２）を選択することができる。したがって、選択ライン４３１－２、４３２－２、・・・、４３３－２に接続されているクロスポイント素子を有効にすることができる。第２の複数のカーネルを使用して畳み込まれる第２の入力データを表す第２の入力信号を有効にされているクロスポイント素子に、それらの有効にされているクロスポイント素子に接続されているワード・ライン（図示せず）を介して印加することができる。

【0096】

図４Ｃは、本開示のいくつかの実施態様に従った一例のクロスバー回路４００ｃを図解している。

【0097】

図示されるとおり、クロスバー回路４００ｃは、クロスポイント素子のグループ４２４、４２５、・・・、４２６、および選択ロジック４６０ａを含むことができる。クロスポイント素子のグループ４２４、４２５、・・・、４２６は、それぞれ、選択ライン４３４、４３５、および４３６を介して選択ロジック４６０ａに接続することができる。選択ライン４３４、４３５、および４３６のそれぞれは、図４Ａの選択ライン４３０であることと、それを含むことの両方またはいずれか一方であってよい。クロスポイント素子のグループ４２４、４２５、・・・、４２６の各クロスポイント素子は、上に図４Ａに関連して説明されるとおりの複数のクロスポイント素子４２０を含むことができる。クロスバー・アレイ４２４内のクロスポイント素子は、選択ライン４３４を介して選択ロジック４６０ａの第１の部分４６１に接続することができる。クロスバー・アレイ４２５内のクロスポイント素子は、選択ライン４３５を介して選択ロジック４６０ａの第２の部分４６３に接続することができる。クロスバー・アレイ４２６内のクロスポイント素子は、選択ライン４３６を介して選択ロジック４６０ａの第３の部分４６５に接続することができる。選択ロジック４６０ａは、選択レジスタ４６１－１、４６１－２、４６１－３、４６１－４、４６１－５、４６１－６、・・・、４６１－Ｎ、４６３－１、４６３－２、４６３－３、４６３－４、４６３－５、４６３－６、・・・、４６３－Ｎ、４６５－１、４６５－２、４６５－３、４６５－４、４６５－５、４６５－６、・・・、および４６５－Ｎを含むことができる。図示されるとおり、選択ライン４３４、４３５、および４３６のそれぞれは、選択ロジック４６０ａのそれぞれの選択レジスタに接続することができる。同じ選択ラインに接続されているクロスポイント素子は、畳み込み演算の実行のために同時に有効にし、使用することができる。選択ライン４３４、４３５、および４３６のそれぞれは、特定の数のクロスポイント素子に接続することができる。クロスバー回路４００ｃのうちの１つの選択ラインに接続されるクロスポイント素子の数は、クロスバー回路４００ｃが並列に実行することができる畳み込み演算の数に対応させることができる。

【0098】

深さ方向畳み込みカーネルは、深さ方向畳み込み演算を実行するためにクロスバー回路４００ｃの１つ以上のクロスポイント素子にマップすることができる。たとえば、図４Ｂに関連して説明されるとおり、第１の複数のカーネル、第２の複数のカーネル、および第３の複数のカーネルを、それぞれ、クロスポイント素子４２４、４２５、および４２６にマップすることができる。第１の複数のカーネルを使用して深さ方向畳み込み演算を実行するために、クロスバー回路４００ｃは、選択ライン４３４を介してクロスポイント素子４２４を有効にすることができる。第１の複数のカーネルを使用して畳み込まれる第１の入力データを表す第１の入力信号を、有効にされているクロスポイント素子４２４に印加することができる。これらの入力信号のそれぞれは、第１の入力データの部分を表す電圧信号とすることができる。ビット・ライン４１７－１、４１７－２、・・・、４１７－ｍを介して生成された出力は、第１の入力データと第１の複数のカーネルの畳み込み結果を表すことができる。

【0099】

第２の複数のカーネルを使用して深さ方向畳み込み演算を実行するために、クロスバー回路４００ｃは、選択ライン４３５を介してクロスポイント素子４２５を有効にすることができる。第２の複数のカーネルを使用して畳み込まれる第２の入力データを表す第２の入力信号を、有効にされているクロスポイント素子４２５に印加することができる。第２の入力信号のそれぞれは、第２の入力データの部分を表す電圧信号とすることができる。ビット・ライン４１７－１、４１７－２、・・・、４１７－ｍを介して生成された出力は、第２の入力データと第２の複数のカーネルの畳み込み結果を表すことができる。

【0100】

クロスバー回路４００ｃは、任意の適切なサイズのカーネルを使用して深さ方向畳み込み演算を実行することができる。一例として、クロスポイント素子のグループ４２４、４２５、４２６のそれぞれは、８つのカーネルを記憶することができ、かつ８つの異なるチャンネルによりこれらの８つのカーネルを使用して入力データの畳み込みを並列に行うことができる。クロスポイント素子のグループ４２４、４２５、４２６のそれぞれは、クロスバー・アレイと呼ばれることもある。クロスバー回路４００ｃは、３つのチャンネルの入力データに対して深さ方向畳み込み演算を実行することができる。３つの深さ方向畳み込みカーネルをクロスバー回路４００ｃにマップし、それぞれ、第１のチャンネルの入力データ、第２のチャンネルの入力データ、および第３のチャンネルの入力データの畳み込みを行うことができる。深さ方向畳み込みカーネルのサイズ（たとえば、幅の次元と高さの次元によって定義される）は、同じであるとすることができる。一例として、第１のカーネル、第２のカーネル、および第３のカーネルのそれぞれを、３の幅および３の高さを有する３×３カーネルとすることができる。

【0101】

いくつかの実施態様において、クロスバー回路４００ｃは、３の幅および３の高さを有する３×３の深さ方向カーネルを使用して入力データに対して深さ方向畳み込み演算を実行することができる。たとえば、クロスバー回路４００ｃは、第１の３×３カーネル、第２の３×３カーネル、および第３の３×３カーネルを、それらのカーネルの要素を表す値にクロスバー回路４００ｃのクロスポイント素子のコンダクタンスを設定することによって記憶することができる。たとえば、第１のカーネルの第１の要素、第２のカーネルの第１の要素、および第３のカーネルの第１の要素を、それぞれ、クロスポイント素子４２０（１，１）、４２０（２，２）、および４２０（３，３）にマップすることができる。第１のカーネルの第１の要素、第２のカーネルの第１の要素、および第３のカーネルの第１の要素は、第１の幅値（たとえば、ｗ０）および第１の高さ値（たとえば、ｈ０）によって定義することができる。第１のカーネルの第２の要素、第２のカーネルの第２の要素、および第３のカーネルの第２の要素は、それぞれ、クロスポイント素子４２０（４，１）、４２０（５，２）、および４２０（６，３）にマップすることができる。第１のカーネルの第２の要素、第２のカーネルの第２の要素、および第３のカーネルの第２の要素は、第１の幅値（たとえば、ｗ０）および第２の高さ値（たとえば、ｈ１）によって定義することができる。第１のカーネルの第３の要素は、クロスポイント素子４２０（７，１）にマップすることができる。第２のカーネルの第３の要素は、クロスポイント素子４２０（８，２）にマップすることができる。第３のカーネルの第３の要素は、クロスポイント素子４２０（９，３）にマップすることができる。第１のカーネルの第３の要素、第２のカーネルの第３の要素、および第３のカーネルの第３の要素は、第１の幅（たとえば、ｗ０）および第３の高さ（たとえば、ｈ２）によって定義することができる。

【0102】

第１のカーネル、第２のカーネル、および第３のカーネルの残りの要素は、類似の態様でクロスバー回路４００ｃにマップすることができる。たとえば、第１のカーネルの第ｉの要素、第２のカーネルの第ｉの要素、および第３のカーネルの第ｉの要素を、第ｉの選択ラインによって接続されている３つのクロスポイント素子にマップすることができる。第１のカーネル（ｗ２ｈ２ｃ０）の第９の要素は、クロスポイント素子４２０（２７，１）（図示せず）にマップすることができる。第２のカーネル（ｗ２ｈ２ｃ１）の第９の要素は、クロスポイント素子４２０（２８，２）（図示せず）にマップすることができる。第３のカーネル（ｗ２ｈ２ｃ２）の第９の要素は、クロスポイント素子４２０（２９，３）（図示せず）にマップすることができる。

【0103】

深さ方向畳み込み演算を実行するために、複数の入力信号を複数のワード・ライン（図示せず）に印加することができる。ワード・ラインのそれぞれは、有効にされているクロスポイント素子に接続することができる。たとえば、第１の入力信号、第２の入力信号、第３の入力信号、第４の入力信号、・・・、および第９の入力信号を、それぞれ、クロスバー回路の第１のワード・ライン、第２のワード・ライン、第３のワード・ライン、第４のワード・ライン、・・・、および第９のワード・ラインに印加することができる。第１の入力信号は、第１の幅（ｗ０）および第１の高さ（ｈ０）によって定義される画像の第１のチャンネルの第１の要素を表すことができる。第２の入力信号は、第１の幅および第１の高さによって定義される画像の第２のチャンネルの第１の要素を表すことができる。第３の入力信号は、第１の幅および第１の高さによって定義される画像の第３のチャンネルの第１の要素を表すことができる。いくつかの実施態様において、第１の入力信号、第２の入力信号、・・・、および第９の入力信号は、それぞれ、図７に図解されるとおりの連続アドレス７１１、７１２、７１３、７１４、７１５、７１６、７１７、７１８、および７１９内に記憶されているデータ項目を表すことができる。

【0104】

第１のカーネルが第１のビット・ラインに接続されているクロスポイント素子にマップされることから、第１のビット・ライン４１７－１を介して出力される積算された電流は、入力データの第１のチャンネルと第１のカーネルの畳み込みを表すことができる。同様に、第２のビット・ライン４１７－２を介して出力される積算された電流は、入力データの第２のチャンネルと第２のカーネルの畳み込みを表すことができる。第３のビット・ラインを介して出力される積算された電流は、画像の第３のチャンネルと第３のカーネルの畳み込みを表すことができる。

【0105】

図４Ｄおよび４Ｅは、本開示のいくつかの実施態様に従ったクロスバー回路４００ｄによって深さ方向畳み込みを実行するためのカーネル・マッピング・スキームの一例を図解している。

【0106】

図示されるとおり、クロスバー回路４００ｄは、クロスバー・アレイ４５０ｂおよび選択ロジック４６０ｂを含むことができる。クロスバー・アレイは、図３に関連して先に述べたように１つ以上のクロスバー・アレイ３００を含むことができる。選択ライン１３０－１、１３０－２、１３０－３、・・・、１３０－８を選択レジスタ４６２接続し、同時に有効にすることができる。いくつかの実施態様において、クロスバー回路４００ｄは、９つ以上のクロスバー・アレイを含むことができる。したがって、クロスバー回路４００ｄは、７２の選択ラインを含むことができる。７２の選択ラインは、９つのグループに分けることができる。選択ラインのグループのそれぞれは、８つの選択ラインを含むことができる。同じグループ内の選択ラインは、共有される選択レジスタに接続し、同時に選択することができる。そのため、同じグループの選択ラインによって接続されているクロスポイント素子は、同時に有効にすることができる。

【0107】

図４Ｃに関連して先に述べたように３×３カーネルを使用して３チャンネルの画像に対して深さ方向畳み込みを実行するために、クロスバー回路４００ｄは、それらのカーネルを記憶するべくクロスポイント素子をプログラムすることができる。クロスバー回路４００ｃは、６４セットの１チャンネル３×３カーネルを記憶することができ、８つの異なるチャンネルを用いてそれらのうちの８つを同時に走らせることが可能である。

【0108】

たとえば、図４Ｅに示されるとおり、第１のカーネルの第１の要素、第２の要素、および第３の要素を、それぞれ、クロスポイント素子１２０（１，１）、１２０（９，１）、および１２０（１７，１）にマップすることができる。第２のカーネルの第１の要素、第２の要素、および第３の要素は、それぞれ、クロスポイント素子１２０（２，２）、１２０（１０，２）、および１２０（１８，２）にマップすることができる。第３のカーネルの第１の要素、第２の要素、および第３の要素は、それぞれ、クロスポイント素子１２０（３，３）、１２０（１１，３）、および１２０（１９，３）にマップすることができる。第１のカーネル、第２のカーネル、および第３のカーネルの残りの要素は、類似の態様でクロスバー回路４００ｃにマップすることができる。第１のカーネル（ｗ２ｈ２ｃ０）の第９の要素は、クロスポイント素子１２０（６５，１）（図示せず）にマップすることができる。第２のカーネル（ｗ２ｈ２ｃ１）の第９の要素は、クロスポイント素子１２０（６６，２）にマップすることができる。第３のカーネル（ｗ２ｈ２ｃ２）の第９の要素は、クロスポイント素子１２０（６７，３）にマップすることができる。

【0109】

深さ方向畳み込みのチャンネルの数が８より小さい場合には、入力バッファ内にデータ・ギャップが必要となることがある。ギャップの数は、ビット・ラインの数（８）からチャンネルの数を減じた数とすることができる。

【0110】

図５Ａおよび５Ｂは、本開示のいくつかの実施態様に従ったクロスバー回路使用して深さ方向畳み込みを実行するための方法５００および５５０の例を図解したフローチャートである。クロスバー回路は、クロスバー回路１０２、３００、４００ａ、４００ｂ、４００ｃ、および／または４００ｄとすることと、それらを含むことの両方またはいずれか一方であってよい。

【0111】

複数の深さ方向畳み込みカーネルをクロスバー回路の複数のクロスポイント素子にマップすることができる場合、プロセス５００は、ブロック５０５から開始することができる。クロスポイント素子は、複数の選択ラインに接続することができる。選択ラインのそれぞれは、クロスバー回路の異なるワード・ラインおよび異なるビット・ラインに接続されているクロスポイント素子を接続することができる。一例として、これらのクロスポイント素子は、図４Ａに関連して説明されるとおり、選択ライン４３０－１、４３０－２、・・・、４３０－ｉに接続されているクロスポイント素子を含むことができる。別の例として、これらのクロスポイント素子は、図４Ｂに関連して説明されるとおり、選択ライン４３１－１、４３２－１、・・・、４３３－１に接続されているクロスポイント素子を含むことができる。さらなる例として、これらのクロスポイント素子は、図４Ｃに関連して説明されるとおり、選択ライン４３４に接続されているクロスポイント素子を含むことができる。

【0112】

いくつかの実施態様において、深さ方向畳み込みカーネルのそれぞれの第１の要素を、第１の選択ラインに接続されている第１のグループのクロスポイント素子（たとえば、図４Ａの選択ライン４３０－１に接続されているクロスポイント素子、図４Ｂの選択ライン４３１－１に接続されているクロスポイント素子）にマップすることができる。深さ方向畳み込みカーネルのそれぞれの第２の要素は、第２の選択ラインに接続されている第２のグループのクロスポイント素子（たとえば、図４Ａの選択ライン４３０－２に接続されているクロスポイント素子、図４Ｂの選択ライン４３２－１に接続されているクロスポイント素子、図４Ｃの選択ライン４３４－２に接続されているクロスポイント素子）にマップすることができる。深さ方向畳み込みカーネルのそれぞれの第ｉの要素は、第ｉの選択ラインに接続されている第ｉのグループのクロスポイント素子（たとえば、図４Ａの選択ライン４３０－ｉに接続されているクロスポイント素子、図４Ｂの選択ライン４３３－１に接続されているクロスポイント素子、図４Ｃの選択ライン４３４－Ｎに接続されているクロスポイント素子）にマップすることができる。いくつかの実施態様において、カーネルのそれぞれをｋ×ｋカーネルとすることができる。

【0113】

深さ方向畳み込みカーネルは、クロスポイント素子に、そのカーネルの要素を表す値にそのクロスポイント素子のコンダクタンス値をプログラムすることによってマップすることができる。たとえば、第１のカーネルの第１の要素は、第１のカーネルの第１の要素を表す第１のコンダクタンス値に第１のクロスポイント素子をプログラムすることによって第１のクロスポイント素子にマップすることができる。第１のクロスポイント素子は、クロスバー回路の第１のビット・ラインと第１のワード・ラインを接続することができる。別の例としては、第２のカーネルの第１の要素を第２のクロスポイント素子に、第２のカーネルの第１の要素を表す第２のコンダクタンス値に第２のクロスポイント素子をプログラムすることによってマップすることができる。第２のクロスポイント素子は、クロスバー回路の第２のビット・ラインと第２のワード・ラインを接続することができる。第１のカーネルの第１の要素および第２のカーネルの第１の要素は、第１の高さ値および第１の幅値に対応する。さらに別の例としては、第１のカーネルの第２の要素を第３のクロスポイント素子に、第１のカーネルの第２の要素を表す第３のコンダクタンス値に第３のクロスポイント素子をプログラムすることによってマップすることができる。第３のクロスポイント素子は、第２のワード・ラインと第１のビット・ラインを接続することができる。さらなる例としては、第２のカーネルの第２の要素を第４のクロスポイント素子に、第２のカーネルの第２の要素を表す第４のコンダクタンス値に第４のクロスポイント素子をプログラムすることによってマップすることができる。第４のクロスポイント素子は、クロスバー回路の第３のワード・ラインと第２のビット・ラインを接続することができる。第１のカーネルの第２の要素および第２のカーネルの第２の要素は、第２の高さ値および第１の幅値に対応することができる。

【0114】

ブロック５１０において、複数の選択ラインを介して複数のクロスポイント素子を有効にすることができる。たとえば、第１の選択ラインを介して第１のグループのクロスポイント素子を有効にすることができる。第１のグループのクロスポイント素子は、第１のクロスポイント素子および第２のクロスポイント素子を含むことができる。別の例として、第２の選択ラインを介して第２のグループのクロスポイント素子を有効にすることができる。第２のグループのクロスポイント素子は、第３のクロスポイント素子および第４のクロスポイント素子を含むことができる。いくつかの実施態様において、クロスポイント素子の有効にすることは、複数の選択ラインのそれぞれに対する適切な選択電圧の印加を必要とすることがある。

【0115】

ブロック５１５において、クロスバー回路に複数の入力信号を印加することができる。これらの入力信号は、有効にされているクロスポイント素子に接続されている複数のワード・ライン（たとえば、図４Ａに関連して説明されるワード・ライン４０１、４０３、および４０５）を介してクロスバー回路に印加することができる。これらの入力信号は、クロスバー回路にマップされているカーネルを使用して畳み込まれる入力データを表すことができる。たとえば、複数の入力信号は、入力データの第１のチャンネルの第１の部分を表す第１の入力信号、および入力データの第２のチャンネルの第２の部分を表す第２の入力信号を含むことができる。第１の入力信号および第２の入力信号は、それぞれ、第１のワード・ラインおよび第２のワード・ラインを介してクロスバー回路に印加することができる。いくつかの実施態様において、入力データは１つ以上の画像を含むことができる。

【0116】

ブロック５２０において、クロスバー回路は、入力データとカーネルの畳み込み結果を表す複数の出力信号をクロスバー回路の複数のビット・ラインを介して生成することができる。これらの出力信号は、たとえば、図４Ａに関連して説明されるとおり、ビット・ライン４０７－１、４０７－２、・・・、４０７－ｍを介して出力される出力信号４１７－１、４１７－２、・・・、４１７－ｍとすることができる。一例として、入力データの第１の部分と第１のカーネルの第１の畳み込みを表す第１の出力信号（たとえば、図４Ａの出力信号４１７－１）を、第１のビット・ラインを介して出力することができる。別の例として、入力データの第２の部分と第２のカーネルの第２の畳み込みを表す第２の出力信号（たとえば、図４Ａの出力信号４１７－２）を、第２のビット・ラインを介して出力することができる。入力データの第１の部分および入力データの第２の部分は、それぞれ、入力データの第１のチャンネルおよび入力データの第２のチャンネルに対応させることができる。

【0117】

第１の複数のカーネルをクロスバー回路の第１の複数のクロスポイント素子にマップすることができる場合、プロセス５５０は、５５５から開始することができる。第１の複数のクロスポイント素子は、第１のグループの選択ラインに接続することができる。第１のグループの選択ラインのそれぞれは、ビット・ラインまたはワード・ラインを共有しない複数のクロスポイント素子を接続することができる。一例として、図４Ｂに関連して先に述べたように、第１の複数のカーネルを、選択ライン４３１－１、４３２－１、・・・、および４３３－１に接続されているクロスポイント素子にマップすることができる。別の例として、図４Ｃに関連して先に述べたように、第１の複数のカーネルを、選択ライン４３４－１、４３４－２、・・・、４３４－Ｎに接続されているクロスポイント素子にマップすることができる。

【0118】

５６０において、第２の複数のカーネルをクロスバー回路の第２の複数のクロスポイント素子にマップすることができる。第２の複数のクロスポイント素子は、第２のグループの選択ラインに接続することができる。第２のグループの選択ラインのそれぞれは、ビット・ラインまたはワード・ラインを共有しない複数のクロスポイント素子を接続することができる。一例として、図４Ｂに関連して先に述べたように、第２の複数のカーネルを、選択ライン４３１－２、４３２－２、・・・、および４３３－２に接続されているクロスポイント素子にマップすることができる。別の例としては、図４Ｃに関連して先に述べたように、第１の複数のカーネルを、選択ライン４３５－１、４３５－２、・・・、４３５－Ｎに接続されているクロスポイント素子にマップすることができる。

【0119】

５６５において、第１のグループの選択ラインを介して第１の複数のクロスポイント素子を有効にすることができる。たとえば、適切な選択電圧を第１のグループの選択ラインのそれぞれに印加することができる。より特定的な例として、図４Ｂの選択ライン４３１－１、４３２－１、・・・、４３３－１に接続されているクロスポイント素子を有効にすることができる。別のより特定的な例としては、選択ライン４３４－１、４３４－２、・・・、４３４－Ｎに接続されているクロスポイント素子を有効にすることができる。

【0120】

５７０において、第１の複数の入力信号を第１の複数のクロスポイント素子に提供することができる。第１の複数の入力信号のそれぞれは、第１の複数のカーネルを使用して畳み込まれる第１の入力データの部分を表すことができる。第１の複数の入力信号は、第１の複数のワード・ラインを介して第１の複数のクロスポイント素子に印加することができる。第１の複数のワード・ラインのそれぞれは、第１の複数のクロスポイント素子のそれぞれのクロスポイント素子に接続することができる。

【0121】

５７５において、クロスバー回路の複数のビット・ラインを介して第１の複数の出力信号を出力することができる。第１の出力信号は、第１の入力データと第１の複数のカーネルの畳み込み結果を表すことができる。これらのビット・ラインは、たとえば、図４Ｂおよび４Ｃに関連して先に述べたように、ビット・ライン４１３－１、４１３－２、・・・、４１７－ｍとすることができる。

【0122】

５８０において、第２のグループの選択ラインを介して第２の複数のクロスポイント素子を有効にすることができる。たとえば、適切な選択電圧を第２のグループの選択ラインのそれぞれに印加することができる。より特定的な例として、図４Ｂの選択ライン４３１－２、４３２－２、・・・、４３３－２に接続されているクロスポイント素子を有効にすることができる。別のより特定的な例として、選択ライン４３５－１、４３５－２、・・・、４３５－Ｎに接続されているクロスポイント素子を有効にすることができる。

【0123】

５８５において、第２の複数の入力信号を第２の複数のクロスポイント素子に提供することができる。第２の複数の入力信号は、第２の複数のカーネルを使用して畳み込まれる第２の入力データを表すことができる。第２の複数の入力信号は、第２の複数のワード・ラインを介して第２の複数のクロスポイント素子に印加することができる。第２の複数のワード・ラインのそれぞれは、第２の複数のクロスポイント素子のそれぞれのクロスポイント素子に接続することができる。

【0124】

５９０において、クロスバー回路の複数のビット・ラインを介して第２の複数の出力信号を出力することができる。第２の出力信号は、第２の入力データと第２の複数のカーネルの畳み込み結果を表すことができる。

【0125】

説明の簡素化のために、この開示の方法は、一連の作用として図示され、説明されている。しかしながら、この開示に従った作用は、多様な順序でと、同時にまたはいずれか一方で起こり得、また本明細書中に提示および説明のない他の作用とともに生じることが可能である。さらにまた、開示されている発明の内容に従った方法の実装に、図解された必ずしもすべての作用が必要とならないことがある。それに加えて、この分野の当業者は、状態図またはイベントを介して一連の相互に関連した状態として代替的に方法を表すことが可能であると理解し、かつ認識することになるであろう。

【0126】

用語『概略で』、『約』、および『実質的に』は、いくつかの実施態様において目標諸元の±２０％以内、いくつかの実施態様において目標諸元の±１０％以内、いくつかの実施態様において目標諸元の±５％以内、さらには、いくつかの実施態様において目標諸元の±２％以内を意味するために使用することができる。用語『概略で』および『約』は、目標諸元を含むことができる。

【0127】

以上の説明には、多くの詳細が示されている。しかしながら、これらの具体的な詳細を伴わずに開示を実施し得ることは明らかになるであろう。いくつかの場合において、周知の構造および装置が詳細にではなく、むしろ開示の不明瞭化を回避するためにブロック図形式で示されている。

【0128】

用語『第１の』、『第２の』、『第３の』、『第４の』等は、本明細書中に使用されているとき、異なる要素の間を区別するラベルを意味し、それらの数値的な指定に従った順序的な意味を必ずしも有していないことがある。

【0129】

用語『例』または『例示的』は、例、場合、または例証として資することを意味するためにここでは使用されている。本明細書中で『例』または『例示的』として説明されている態様または設計は、必ずしもほかの態様または設計より好ましいか、または有利であるとして解釈されない。むしろ、『例』または『例示的』という用語の使用には、具体的な態様で概念を提示することが意図されている。この出願において使用されるとき、用語『または』は、排他的な『または』というよりはむしろ包括的な『または』を意味することが意図されている。言い換えると、明細に述べられていない限り、または文脈から明らかでない限り、『Ｘは、ＡまたはＢを含む』は、任意の自然な包括的な並べ替えを意味することが意図されている。すなわち、ＸがＡを含むか；ＸがＢを含むか；またはＸがＡおよびＢの両方を含むのであれば、これらの場合のいずれの下においても『ＸがＡまたはＢを含む』が満たされる。それに加えて、この出願および付随する請求項において使用されるときの『ある』および数量指定のないことは、明細に述べられているか、または単数形式であることの指定が文脈から明らかである場合を除き、概して『１つ以上』を意味するものと解釈されるべきである。この明細書全体を通じて『ある実装』または『１つの実装』と言及するときは、当該実装に関連して説明されている特定の特徴、構造、または特性が少なくとも１つの実装に含まれることを意味する。したがって、この明細書全体を通じて随所に現れる『ある実装』または『１つの実装』という語句が、すべてが同一の実装を参照している必然性はない。

【0130】

以上の説明を読んだ後であれば、本開示の多くの変更および修正がこの分野の当業者に明らかになることは疑いようがないが、例証により示され、説明されているあらゆる特定の実施態様が限定として見做されることが、いかなる形においても意図されていないことは理解されるものとする。したがって、多様な実施態様の詳細に対する参照が請求の範囲の限定を意図していることはなく、それら自体は、開示として考えられるそれらの特徴のみを列挙しているに過ぎない。

【符号の説明】

【0131】

１００ 装置
１０１ 第１のクロスバー回路
１０２ 第２のクロスバー回路、クロスバー回路
１０３ ワード・ライン（ＷＬ）ロジック、ＷＬロジック
１０４ プログラミング回路
１０５ センシング回路
１０６ 第１の選択ロジック
１０７ 第２の選択ロジック
１１１ ワード・ライン（ＷＬ）、ワード・ライン
１１１－１、１１１－２、１１１－３、１１１－４、１１１－ｎ、１１１ａ、１１１ｂ、１１１ｃ ワード・ライン
１１３、１１３－１、１１３－２、１１３－３、１１３ａ、１１３ｂ ビット・ライン（ＢＬ）、ビット・ライン
１２０ クロスポイント素子
１３０、１４０ 選択ライン
２００ クロスポイント素子
２０１ ＲＲＡＭ素子
２０３ トランジスタ
２１１ ビット・ライン（ＢＬ）、ビット・ライン
２１３ 選択ライン（ＳＥＬ）、選択ライン
２１５ ワード・ライン（ＷＬ）、ワード・ライン
３００ クロスバー回路、クロスバー・アレイ
４００ａ、４００ｂ、４００ｃ、４００ｄ クロスバー回路
４０１、４０１－１、４０１－２、４０１－３、４０１－ｍ ワード・ライン
４０３、４０３－１、４０３－２、４０３－３、４０３－ｍ ワード・ライン
４０５、４０５－１、４０５－２、４０５－３、４０５－ｍ ワード・ライン
４０７－１、４０７－２、４０７－３、４０７－ｍ ビット・ライン
４１１、４１１－１、４１１－２、４１１－３、４１１－ｍ 入力信号
４１３、４１３－１、４１３－２、４１３－３、４１３－ｍ 入力信号
４１５、４１５－１、４１５－２、４１５－３、４１５－ｍ 入力信号
４１７、４１７－１、４１７－２、４１７－３、４１７－ｍ ビット・ライン
４２０、４２１、４２２、４２３、４２４、４２５、４２６ クロスポイント素子、クロスバー・アレイ
４３０、４３０－１、４３０－２、４３０－ｉ 選択ライン
４３０ｃ クロスバー回路
４３１、４３１－１、４３１－２、４３１－Ｎ 選択ライン
４３２、４３２－１、４３２－２、４３２－Ｎ 選択ライン
４３３、４３３－１、４３３－２、４３３－Ｎ 選択ライン
４３４、４３４－１、４３４－２、４３４－Ｎ 選択ライン
４３５、４３５－１、４３５－２、４３５－Ｎ 選択ライン
４３６ 選択ライン
４５０ｂ クロスバー・アレイ
４６０ａ、４６０ｂ 選択ロジック
４６１ 第１の部分
４６１－１、４６１－２、４６１－３、４６１－４、４６１－５、４６１－６、４６１－Ｎ 選択レジスタ
４６２ 選択レジスタ
４６３ 第２の部分
４６３－１、４６３－２、４６３－３、４６３－４、４６３－５、４６３－６、４６３－Ｎ 選択レジスタ
４６５ 第３の部分
４６５－１、４６５－２、４６５－３、４６５－４、４６５－５、４６５－６、４６５－Ｎ 選択レジスタ
６１０ 画像
６１０ａ 第１のチャンネル
６１０ｂ 第２のチャンネル
６１０ｃ 第３のチャンネル
６１１ 第１の部分
６１１ａ 第１のチャンネル
６１１ｂ 第２のチャンネル
６１１ｃ 第３のチャンネル
６２０、６２１、６２３、６２５ カーネル
６３０ 出力画像
６３１ 第１の要素
６４０、６４１、６４３、６４５ 出力
６５０ １×１×３カーネル
７１０、７１１、７１２、７１３、７１４、７１５、７１６、７１７、７１８、７１９ アドレス
７２０、７２１、７２２、７２３、７２４、７２５、７２６、７２７、７２８、７２９ アドレス
７３０、７３１、７３２、７３３、７３５、７３６、７３７、７３８、７３９、７４３ アドレス

【図1】

【図2】

【図3】

【図4A】

【図4B】

【図4C】

【図4D】

【図4E】

【図5A】

【図5B】

【図6A】

【図6B】

【図7A】

【図7B】

【手続補正書】

【提出日】2024-06-07

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

複数のワード・ラインと第１の複数のビット・ラインを接続する第１の複数のクロスポイント素子を包含する第１のクロスバー回路と、
複数のワード・ラインと第２の複数のビット・ラインを接続する第２の複数のクロスポイント素子を包含する第２のクロスバー回路と、
複数の選択ラインであって、前記第２の複数のクロスポイント素子の第１のグループを接続する第１の選択ラインと、前記第２の複数のクロスポイント素子の第２のグループを接続する第２の選択ラインと、前記第１の複数のクロスポイント素子の第３のグループを接続する第３の選択ラインと、を包含する複数の選択ラインと、
を包含し、
前記第２の複数のクロスポイント素子の前記第１のグループは、
前記第２の複数のビット・ラインのうちの第１のビット・ラインと前記複数のワード・ラインのうちの第１のワード・ラインとを接続する第１のクロスポイント素子と、
前記第２の複数のビット・ラインのうちの第２のビット・ラインと前記複数のワード・ラインのうちの第２のワード・ラインとを接続する第２のクロスポイント素子と、
を包含し、
前記第２の複数のクロスポイント素子の前記第２のグループは、
第３のワード・ラインと前記第１のビット・ラインとを接続する第３のクロスポイント素子と、
第４のワード・ラインと前記第２のビット・ラインとを接続する第４のクロスポイント素子と、
を包含し、
前記第１の複数のクロスポイント素子の前記第３のグループは、前記第１の複数のビット・ラインのうちの第３のビット・ラインと前記複数のワード・ラインに接続される、
装置。

【請求項2】

前記装置は、さらに、前記第１のクロスバー回路に接続された第１の選択ロジックと、前記第２のクロスバー回路に接続された第２の選択ロジックを包含する、請求項１に記載の装置。

【請求項3】

前記第２の選択ロジックは、前記第１の選択ラインを介して前記第２の複数のクロスポイント素子の前記第１のグループに接続される、請求項２に記載の装置。

【請求項4】

前記第２の選択ロジックは、前記第２の選択ラインを介して前記第２の複数のクロスポイント素子の前記第２のグループに接続される、請求項３に記載の装置。

【請求項5】

前記装置は、さらに、
複数の深さ方向畳み込みカーネルの第１の複数の要素を前記第２の複数のクロスポイント素子の前記第１のグループにマップし、かつ、
前記複数の深さ方向畳み込みカーネルの第２の複数の要素を前記第２の複数のクロスポイント素子の前記第２のグループにマップする、
プログラミング・ロジックを包含する、
請求項４に記載の装置。

【請求項6】

さらに、前記複数のワード・ラインに接続されるワード・ライン・ロジックを包含し、
前記ワード・ライン・ロジックは、
複数の深さ方向畳み込みカーネルを使用して畳み込まれる入力データを受け取り、
前記入力データを表す複数の入力信号を生成し、かつ、
前記第２の複数のクロスポイント素子のうちの前記第２の選択ロジックによって有効にされている１つ以上のクロスポイント素子に前記複数の入力信号を印加する、
請求項２に記載の装置。

【請求項7】

さらに、前記第１の複数のビット・ラインと前記第２の複数のビット・ラインとを介して出力される複数の出力信号に基づいてデジタル出力を生成するセンシング・ロジックを包含し、
前記デジタル出力は、前記入力データと前記複数の深さ方向畳み込みカーネルの畳み込みを表す、請求項６に記載の装置。

【請求項8】

前記第１の選択ラインと前記第２の選択ラインは、前記第２の複数のビット・ラインと平行でない、請求項１に記載の装置。

【請求項9】

前記第１の選択ラインと前記第２の選択ラインは、前記複数のワード・ラインと平行でない、請求項８に記載の装置。

【請求項10】

前記第２の複数のクロスポイント素子のうちの少なくとも１つは、トランジスタおよびメモリスタを包含する、
請求項１に記載の装置。

【請求項11】

前記第１の選択ラインおよび前記第２の選択ラインは、第１の選択レジスタに接続される、請求項１に記載の装置。

【請求項12】

前記第１の選択ラインは、第１の選択レジスタに接続され、前記第２の選択ラインは、第２の選択レジスタに接続される、請求項１に記載の装置。

【請求項13】

複数のカーネルをクロスバー回路の複数のクロスポイント素子にマップすることと、
前記クロスバー回路の複数の選択ラインを介して前記複数のクロスポイント素子を有効にすることと、
前記複数のクロスポイント素子に、前記複数のカーネルを使用して畳み込まれる入力データを表す複数の入力信号を印加することと、
前記クロスバー回路の複数のビット・ラインを介して前記入力データと前記カーネルとの畳み込み結果を表す複数の出力信号を出力することと、
を包含し、
前記複数の選択ラインは、前記複数のクロスポイント素子の第１のグループを接続する第１の選択ラインと、前記複数のクロスポイント素子の第２のグループとを接続する第２の選択ラインとを包含し、
前記複数のクロスポイント素子の前記第１のグループは、第１のワード・ラインと第１のビット・ラインとを接続する第１のクロスポイント素子と、第２のワード・ラインと第２のビット・ラインとを接続する第２のクロスポイント素子とを包含し、
前記複数のクロスポイント素子の前記第２のグループは、前記第３のワード・ラインと前記第１のビット・ラインとを接続する第３のクロスポイント素子と、第４のワード・ラインと前記第２のビット・ラインとを接続する第４のクロスポイント素子とを包含する、
方法。

【請求項14】

前記複数のカーネルを前記クロスバー回路の前記複数のクロスポイント素子にマップすることは、
前記複数のカーネルのうちの第１のカーネルの第１の要素を前記第１のクロスポイント素子にマップすることと、
前記複数のカーネルのうちの第２のカーネルの第１の要素を前記第２のクロスポイント素子にマップすることと、
を包含する、請求項１３に記載の方法。

【請求項15】

前記複数のカーネルを前記クロスバー回路の前記複数のクロスポイント素子にマップすることは、さらに、
前記第１のカーネルの第２の要素を前記第３のクロスポイント素子にマップすることと、
前記第２のカーネルの第２の要素を前記第４のクロスポイント素子にマップすることと、
を包含する、請求項１４に記載の方法。

【請求項16】

前記複数の選択ラインを介して前記複数のクロスポイント素子を有効にすることは、第１の選択電圧を前記第１の選択ラインに印加して前記複数のクロスポイント素子の前記第１のグループを有効にすることを包含する、請求項１３に記載の方法。

【請求項17】

前記複数の選択ラインを介して前記複数のクロスポイント素子を有効にすることは、第２の選択電圧を前記第２の選択ラインに印加して前記複数のクロスポイント素子の前記第２のグループを有効にすることを包含する、請求項１３に記載の方法。

【請求項18】

前記複数のクロスポイント素子に、前記複数のカーネルを使用して畳み込まれる前記入力データを表す前記複数の入力信号を印加することは、
前記クロスバー回路の前記第１のワード・ラインを介して前記第１のクロスポイント素子に第１の入力信号を印加することと、
前記クロスバー回路の前記第２のワード・ラインを介して前記第２のクロスポイント素子に第２の入力信号を印加することと、
を包含し、
前記第１の入力信号は、前記入力データの第１のチャンネルの第１の部分を表し、前記第２の入力信号は、前記入力データの第２のチャンネルの第２の部分を表す、
請求項１３に記載の方法。

【請求項19】

さらに、連続アドレス内に記憶されている第１のデータ項目および第２のデータ項目を取り出すこと、
を包含し、
前記第１の入力信号は、前記第１のデータ項目を表し、前記第２の入力信号は、前記第２のデータ項目を表す、
請求項１８に記載の方法。

【請求項20】

前記第１の選択回路は、前記第３の選択ラインを介して前記第１の複数のクロスポイント素子のうちの前記第３のグループに接続される、請求項２に記載の装置。

【国際調査報告】