特表 2024-536616 ダイツーダイの相互接続回路における半導体アセンブリ、集積回路のパッケージ方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-10-04

(54)【発明の名称】ダイツーダイの相互接続回路における半導体アセンブリ、集積回路のパッケージ方法

(51)【国際特許分類】

   H01L 25/07 20060101AFI20240927BHJP

【ＦＩ】

H01L25/08 Y

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2024525520

(86)(22)【出願日】2022-08-01

(85)【翻訳文提出日】2024-04-26

(86)【国際出願番号】 CN2022109428

(87)【国際公開番号】W WO2023124068

(87)【国際公開日】2023-07-06

(31)【優先権主張番号】202111630031.1

(32)【優先日】2021-12-28

(33)【優先権主張国・地域又は機関】CN

(81)【指定国・地域】

(71)【出願人】

【識別番号】520412486

【氏名又は名称】深▲セン▼市紫光同創電子有限公司

(74)【代理人】

【識別番号】100230086

【弁理士】

【氏名又は名称】譚 粟元

(72)【発明者】

【氏名】馮 傑

(72)【発明者】

【氏名】夏 君

(57)【要約】

本発明は、ダイツーダイの相互接続回路における半導体アセンブリ、集積回路のパッケージ方法を提供し、該方法は、ターゲット相互接続回路におけるハードコアのいずれかのモジュールに対してＣＯＷＯＳ又はＦＯＰパッケージを使用する場合、パッケージ過程において前記いずれかのモジュールにマイクロバンプを使用し、水平方向におけるいずれか２つの隣接するマイクロバンプ間の球心距離を４０μｍ以上にすることを含む。本発明に係るダイツーダイの相互接続回路における半導体アセンブリ、集積回路のパッケージ方法では、同じＩＰに対して、ＩＰ構造を変更することなく、該ＩＰにおいてＣＯＷＯＳ又はＦＯＰパッケージを実現することができ、異なるパッケージ方式に対応するために、１つのプロセスでは、１つのｄｉｅ－ｄｉｅ相互接続ＩＰのみを作成すればよく、チップの開発進捗を加速させ、開発コストを削減する。
【選択図】図２

【特許請求の範囲】

【請求項1】

ターゲット相互接続回路におけるハードコアのいずれかのモジュールに対してＣＯＷＯＳ又はＦＯＰパッケージを使用する場合、パッケージ過程において前記いずれかのモジュールにマイクロバンプを使用し、水平方向におけるいずれか２つの隣接するマイクロバンプ間の球心距離を４０μｍ以上にすることを含む、ことを特徴とするダイツーダイの相互接続回路における半導体アセンブリ、集積回路のパッケージ方法。

【請求項2】

前記マイクロバンプのタイプは、電源端子、接地端子、信号端子及びクロック信号端子を含む、ことを特徴とする請求項１に記載のダイツーダイの相互接続回路における半導体アセンブリ、集積回路のパッケージ方法。

【請求項3】

水平方向におけるいずれか２つの隣接するマイクロバンプ間の球心距離は、４０μｍである、ことを特徴とする請求項１又は２に記載のダイツーダイの相互接続回路における半導体アセンブリ、集積回路のパッケージ方法。

【請求項4】

垂直方向におけるいずれか２つの隣接するマイクロバンプ間の球心距離は、８０μｍであり、前記垂直方向は、前記水平方向に垂直である、ことを特徴とする請求項１～３のいずれか一項に記載のダイツーダイの相互接続回路における半導体アセンブリ、集積回路のパッケージ方法。

【請求項5】

前記いずれかのモジュールが５２個の信号を転送し、前記５２個の信号には２つの差動クロック信号が含まれる、ことを特徴とする請求項１～４のいずれか一項に記載のダイツーダイの相互接続回路における半導体アセンブリ、集積回路のパッケージ方法。

【請求項6】

シングルデータレートの転送モードを用い、転送レートが２．５Ｇｂｐｓである、ことを特徴とする請求項１～５のいずれか一項に記載のダイツーダイの相互接続回路における半導体アセンブリ、集積回路のパッケージ方法。

【請求項7】

前記いずれかのモジュールに対してＭＣＭパッケージ方式を使用する場合、前記いずれかのモジュールは、２６個の信号を転送し、前記いずれかのモジュールのＣＯＷＯＳ又はＦＯＰパッケージを基に、前記いずれかのモジュールにいくつかの半田ボールを設置し、前記半田ボールを対応するマイクロバンプの上に設置し、前記半田ボールと、対応するマイクロバンプのうちの、信号を表すマイクロバンプとを、再配線を介して接続する、ことを特徴とする請求項１～６のいずれか一項に記載のダイツーダイの相互接続回路における半導体アセンブリ、集積回路のパッケージ方法。

【請求項8】

各前記半田ボールは、複数のマイクロバンプに対応する、ことを特徴とする請求項７に記載のダイツーダイの相互接続回路における半導体アセンブリ、集積回路のパッケージ方法。

【請求項9】

前記半田ボールの個数と、前記いずれかのモジュールの残りの信号を示すマイクロバンプの個数との和は、２６である、ことを特徴とする請求項７又は８に記載のダイツーダイの相互接続回路における半導体アセンブリ、集積回路のパッケージ方法。

【請求項10】

前記いずれか２つの半田ボールの球心間の距離は、１６０μｍである、ことを特徴とする請求項９に記載のダイツーダイの相互接続回路における半導体アセンブリ、集積回路のパッケージ方法。

【請求項11】

前記半田ボールは、制御された崩壊チップ接続による半田ボールである、ことを特徴とする請求項１０に記載のダイツーダイの相互接続回路における半導体アセンブリ、集積回路のパッケージ方法。

【請求項12】

前記いずれかのモジュールは２つの差動クロック信号を有する、ことを特徴とする請求項１０又は１１に記載のダイツーダイの相互接続回路における半導体アセンブリ、集積回路のパッケージ方法。

【請求項13】

ダブルデータレートの転送モードを用い、転送レートが５Ｇｂｐｓである、ことを特徴とする請求項１０～１２のいずれか一項に記載のダイツーダイの相互接続回路における半導体アセンブリ、集積回路のパッケージ方法。

【請求項14】

前記いずれかのモジュールは、半導体アセンブリ及び／又は集積回路からなる、ことを特徴とする請求項１～１３のいずれか一項に記載のダイツーダイの相互接続回路における半導体アセンブリ、集積回路のパッケージ方法。

【請求項15】

デジタル制御モジュール及びハードコアを含み、前記ハードコアは、半導体アセンブリ及び集積回路のうちの少なくとも１つを組み合わせて構成され、前記ハードコアは、請求項１～１４のいずれか一項に記載のダイツーダイの相互接続回路における半導体アセンブリ、集積回路のパッケージ方法でパッケージされる、ことを特徴とするＩＰ構造。

【請求項16】

前記ハードコアは、送信モジュール、ＩＯ校正モジュール及び受信モジュールを含み、前記送信モジュール、前記ＩＯ校正モジュール及び前記受信モジュールは、それぞれ前記デジタル制御モジュールに接続される、ことを特徴とする請求項１５に記載のＩＰ構造。

【請求項17】

請求項１５又は１６に記載のＩＰ構造を複数含む、ことを特徴とするダイ。

【発明の詳細な説明】

【技術分野】

【0001】

本願は、２０２１年１２月２８日に中国国家知識産権局に提出された、出願番号がＣＮ２０２１１１６３００３１１で、名称が「ダイツーダイの相互接続回路における半導体アセンブリ、集積回路のパッケージ方法」である中国特許出願の優先権を主張するものであり、その内容全体は参照により本願に取り込むものとする。

【0002】

本発明は、チップパッケージの技術分野に関し、特に、ダイツーダイの相互接続回路における半導体アセンブリ、集積回路のパッケージ方法、ＩＰ構造及びダイに関する。

【背景技術】

【0003】

ポストムーア時代に入るにつれて、Ｃｈｉｐｌｅｔ（チップレット）はますます重要かつ広範な解決手段になり、Ｃｈｉｐｌｅｔの概念は、実際には非常に簡単であり、シリコンウェーハレベルの再利用であり、システム側から見ると、まず、複雑な機能を分解し、次に単一の特定の機能を備えた、モジュラー組み立て可能なさまざまなベアチップを開発し、例えばデータ記憶、計算、信号処理、データストリーム管理などの機能を実現し、最後に、これに基づいて、Ｃｈｉｐｌｅｔのチップネットワークを構築する。

【0004】

Ｃｈｉｐｌｅｔにおける複数のチップを集積して、ダイツーダイ（ｄｉｅ－ｄｉｅと略称する）の相互接続回路を形成する必要があり、一般的に、該相互接続回路は、集積回路及び／又は半導体デバイスからなり、具体的な接続方式は、実際のニーズに応じて決定することができ、相互接続回路に含まれる具体的な部品及び部品の具体的な接続方式は、実際の状況によって異なり、相互接続回路は、ＩＰと呼ばれることができる。Ｃｈｉｐｌｅｔは、通常、マルチチップモジュール（Ｍｕｌｔｉ－ｃｈｉｐ Ｍｏｄｕｌｅ、ＭＣＭと略称する）、ファンアウトパッケージ（Ｆａｎｏｕｔ Ｐａｃｋａｇｅ、ＦＯＰと略称する）及びチップ・オン・ウェーハ・オン・パッケージ（Ｃｈｉｐ ｏｎ ｗａｆｅｒ ｏｎ ｐａｃｋａｇｅ、ＣＯＷＯＳと略称する）などの複数のパッケージ方式を用い、異なるパッケージ方式に必要な配線の幅、配線間の距離、バンプ又はマイクロバンプのサイズ及び２つの隣接するバンプの球心間の間隔は、いずれも異なり、このように、異なるパッケージ方式での適用に対応するために複数のｄｉｅ－ｄｉｅ相互接続ＩＰが必要であり、チップの開発進捗及び開発コストに影響を与える。

【発明の概要】

【0005】

本発明は、ダイツーダイの相互接続回路における半導体アセンブリ、集積回路のパッケージ方法、ＩＰ構造及びダイを提供し、主な目的は、１つの相互接続回路において複数の異なるパッケージ方式を実現し、チップの開発進捗を加速させ、開発コストを削減することである。

【0006】

本発明の実施例に係るダイツーダイの相互接続回路における半導体アセンブリ、集積回路のパッケージ方法は、ターゲット相互接続回路におけるハードコアのいずれかのモジュールに対してＣＯＷＯＳ又はＦＯＰパッケージを使用する場合、パッケージ過程において前記いずれかのモジュールにマイクロバンプを使用し、水平方向におけるいずれか２つの隣接するマイクロバンプ間の球心距離を４０μｍ以上にすることを含む。

【0007】

好ましくは、前記マイクロバンプのタイプは、電源端子、接地端子、信号端子及びクロック信号端子を含む。

【0008】

好ましくは、水平方向におけるいずれか２つの隣接するマイクロバンプ間の球心距離は、４０μｍである。

【0009】

好ましくは、垂直方向におけるいずれか２つの隣接するマイクロバンプ間の球心距離は、８０μｍであり、垂直方向は、水平方向に垂直である。

【0010】

好ましくは、前記いずれかのモジュールが５２個の信号を転送し、５２個の信号には２つの差動クロック信号が含まれる。

【0011】

好ましくは、シングルデータレートの転送モードを用い、転送レートが２．５Ｇｂｐｓである。

【0012】

好ましくは、前記いずれかのモジュールに対してＭＣＭパッケージ方式を使用する場合、前記いずれかのモジュールは、２６個の信号を転送し、前記いずれかのモジュールのＣＯＷＯＳ又はＦＯＰパッケージを基に、前記いずれかのモジュールにいくつかの半田ボールを設置し、前記半田ボールを対応するマイクロバンプの上に設置し、前記半田ボールと、対応するマイクロバンプのうちの、信号を表すマイクロバンプとを、再配線を介して接続する。

【0013】

好ましくは、各前記半田ボールは、複数のマイクロバンプに対応する。

【0014】

好ましくは、前記半田ボールの個数と、前記いずれかのモジュールの残りの信号を示すマイクロバンプの個数との和は、２６である。

【0015】

好ましくは、前記いずれか２つの半田ボールの球心間の距離は、１６０μｍである。

【0016】

好ましくは、前記半田ボールは、制御された崩壊チップ接続による半田ボールである。

【0017】

好ましくは、前記いずれかのモジュールは２つの差動クロック信号を有する。

【0018】

好ましくは、ダブルデータレートの転送モードを用い、転送レートが５Ｇｂｐｓである。

【0019】

好ましくは、前記いずれかのモジュールは、半導体アセンブリ及び／又は集積回路からなる。

【0020】

本発明の実施例に係るＩＰ構造は、デジタル制御モジュール及びハードコアを含み、前記ハードコアは、半導体アセンブリ及び集積回路のうちの少なくとも１つを組み合わせて構成され、前記ハードコアは、上記ダイツーダイの相互接続回路における半導体アセンブリ、集積回路のパッケージ方法でパッケージされる。

【0021】

好ましくは、前記ハードコアは、送信モジュール、ＩＯ校正モジュール及び受信モジュールを含み、前記送信モジュール、前記ＩＯ校正モジュール及び前記受信モジュールは、それぞれ前記デジタル制御モジュールに接続される。

【0022】

本発明の実施例に係るダイは、上記ＩＰ構造を複数含む。

【0023】

本発明に係るダイツーダイの相互接続回路における半導体アセンブリ、集積回路のパッケージ方法では、同じＩＰに対して、ＩＰ構造を変更することなく、該ＩＰにおいてＣＯＷＯＳ又はＦＯＰパッケージを実現することができ、異なるパッケージ方式に対応するために、１つのプロセスでは、１つのｄｉｅ－ｄｉｅ相互接続ＩＰのみを作成すればよく、チップの開発進捗を加速させ、開発コストを削減する。

【図面の簡単な説明】

【0024】

【図1】本発明の実施例におけるダイツーダイの相互接続回路の概略構成図である。

【図2】本発明の実施例においてＣＯＷＯＳ又はＦＯＰパッケージが用いられた場合の概略図である。

【図3】本発明の実施例においてＭＣＭパッケージ方式が用いられた場合の概略図である。

【図4】本発明の実施例においてＭＣＭパッケージ方式が用いられた場合のＢｕｍｐ ｐｉｔｃｈの概略図である。

【0025】

図面を参照しながら、本発明の目的の実現、機能的特徴及び利点を実施例と組み合わせてさらに説明する。

【発明を実施するための形態】

【0026】

理解されるように、ここで説明された具体的な実施例は、本発明を説明するためのものに過ぎず、本発明を限定するものではない。

【0027】

図１は、本発明の実施例におけるダイツーダイの相互接続回路の概略構成図であり、図１に示すように、本発明の実施例において、１つのダイは、複数のＩＰ構造１００を含み、ＩＰ構造１００は、デジタル制御モジュール１１０及びハードコア１２０を含み、ハードコア１２０は、送信モジュール１２１、ＩＯ校正モジュール１２２及び受信モジュール１２３を含み、送信モジュール、ＩＯ校正モジュール１２２及び受信モジュール１２３は、それぞれデジタル制御モジュール１１０に接続され、デジタル制御モジュール１１０と通信することができる。

【0028】

一般的に、デジタル制御モジュール１１０は、チップ設計項目によって開発されて集積され、本発明の実施例は、主にハードコア１２０のパッケージ方式に焦点を当てる。

【0029】

なお、本発明の実施例におけるデジタル制御モジュール１１０とハードコア１２０は、単独で半導体アセンブリからなる回路であってもよく、集積回路ダイであってもよく、半導体アセンブリと集積回路ダイを組み合わせて構成されたものであってもよい。

【0030】

図２は、本発明の実施例においてＣＯＷＯＳ又はＦＯＰパッケージが用いられた場合の概略図であり、図２に示すように、該方法は、ターゲット相互接続回路におけるハードコアのいずれかのモジュールに対してＣＯＷＯＳ又はＦＯＰパッケージを使用する場合、パッケージ過程において上記いずれかのモジュールにマイクロバンプを使用し、水平方向におけるいずれか２つの隣接するマイクロバンプ間の球心距離を４０μｍ以上にすることを含む。

【0031】

好ましくは、水平方向におけるいずれか２つの隣接するマイクロバンプ間の球心距離は、４０μｍである。

【0032】

本発明の実施例において、受信モジュール、送信モジュールをいずれかのモジュールとして説明し、図には、ＣＯＷＯＳパッケージ又はＦＯＰパッケージが用いられた送信モジュールと受信モジュールの概略図を示し、送信モジュールと受信モジュールの半田付け用バンプは、マイクロバンプであり、マイクロバンプは、図中の丸であり、丸は、合計４つの意味を有し、それぞれ電源端子、接地端子、信号端子及びクロック信号端子を表し、マイクロバンプは、ｍｉｃｒｏ－ｂｕｍｐであり、水平方向において、いずれか２つの隣接するマイクロバンプの球心間の距離は、最小で４０μｍであり、即ち、ｍｉｃｒｏ－ｂｕｍｐ ｐｉｔｃｈは、最小で４０μｍである。該条件が満たされれば、送信モジュールと受信モジュールをＣＯＷＯＳパッケージ又はＦＯＰパッケージすることができる。ｍｉｃｒｏ－ｂｕｍｐ ｐｉｔｃｈは、異なる項目の規格要求を満たすために、パッケージ配線の要求に応じて微調整することができる。

【0033】

なお、ＣＯＷＯＳパッケージ又はＦＯＰパッケージの場合、図中の２つのマイクロバンプを結ぶ配線の幅、配線間の距離は、実際の必要に応じて調整することができ、本願ではこれについて限定しない。

【0034】

本発明に係るダイツーダイの相互接続回路における半導体アセンブリ、集積回路のパッケージ方法では、同じＩＰに対して、ＩＰ構造を変更することなく、該ＩＰにおいてＣＯＷＯＳ又はＦＯＰパッケージを実現することができ、異なるパッケージ方式に対応するために、１つのプロセスでは、１つのｄｉｅ－ｄｉｅ相互接続ＩＰのみを作成すればよく、チップの開発進捗を加速させ、開発コストを削減することができる。

【0035】

上記実施例を基に、好ましくは、垂直方向におけるいずれか２つの隣接するマイクロバンプ間の球心距離は、８０μｍである。垂直方向と水平方向は、互いに垂直である。

【0036】

垂直方向において、いずれか２つの隣接するマイクロバンプ間の球心距離は、８０μｍである。

【0037】

上記実施例を基に、好ましくは、上記いずれかのモジュールが５２個の信号を転送し、５２個の信号には２つの差動クロック信号が含まれる。

【0038】

送信モジュール及び受信モジュールを参照すると、信号を表す各マイクロバンプは、１つの信号を転送し、即ち、図中の受信モジュール又は送信モジュールにおける白丸であり、白丸は、合計５２個であり、そのうちの２つのマイクロバンプは、差動クロック信号を表し、即ち、図中の受信モジュール又は送信モジュールにおける黒丸である。

【0039】

上記実施例を基に、好ましくは、シングルデータレートの転送モードを用い、転送レートが２．５Ｇｂｐｓである。

【0040】

具体的には、モジュールは、データ転送を行う際に、シングルデータレートの転送モードを用い、転送レートが２．５Ｇｂｐｓである。

【0041】

図３は、本発明の実施例においてＭＣＭパッケージ方式が用いられた場合の概略図であり、図３に示すように、上記実施例を基に、好ましくは、上記いずれかのモジュールに対してＭＣＭパッケージ方式を使用する場合、上記いずれかのモジュールは、２６個の信号を転送し、上記いずれかのモジュールのＣＯＷＯＳ又はＦＯＰパッケージを基に、上記いずれかのモジュールにいくつかの半田ボールを設置し、上記半田ボールを対応するマイクロバンプの上に設置し、上記半田ボールと、対応するマイクロバンプのうちの、信号を表すマイクロバンプとを、再配線を介して接続し、そして、上記半田ボールの個数と、上記いずれかのモジュールの残りの信号を示すマイクロバンプの個数との和は、２６であり、上記いずれか２つの半田ボールの球心間の距離は、１６０μｍである。

【0042】

本発明の実施例において、送信モジュール又は受信モジュールに対してＭＣＭパッケージ方式を使用すると、元のＣＯＷＯＳ又はＦＯＰパッケージを基に直接修正すればよく、具体的には、該モジュールに特定数の半田ボールを追加し、図中の大きい白丸は、半田ボールであり、該半田ボールと信号端子は、再配線を介して接続することができ、そして、半田ボールの個数と接続されない信号端子の個数とは、合計２６個であり、各半田ボールと各接続されない信号端子は、単独で１つの信号を転送し、接続されない信号端子とは、半田ボールと接続されない信号端子を指す。また、図４は、本発明の実施例においてＭＣＭパッケージ方式が用いられた場合のＢｕｍｐ ｐｉｔｃｈの概略図であり、図４に示すように、いずれか２つの隣接する半田ボールの球心間の距離は、１６０μｍであり、即ち、図中のＢｕｍｐ ｐｉｔｃｈは、１６０μｍである。

【0043】

好ましくは、各半田ボールは、複数のマイクロバンプに対応する。例えば、各半田ボールは、４つのマイクロバンプに対応してもよい。

【0044】

本発明の実施例において、ＭＣＭパッケージを実現する必要がある場合、ＣＯＷＯＳ又はＦＯＰパッケージを基に特定の要求に応じて配置された特定数の半田ボールを追加すればよく、ＩＰ構造を改めて修正する必要がなく、それにより、１つのＩＰだけで一般的なＣＯＷＯＳ、ＦＯＰ及びＭＣＭパッケージを実現することができる。

【0045】

上記実施例を基に、好ましくは、上記半田ボールは、制御された崩壊チップ接続による半田ボールである。

【0046】

具体的には、該半田ボールは、制御された崩壊チップ接続による半田ボールであり、制御された崩壊チップ接続は、Ｃｏｎｔｒｏｌｌｅｄ Ｃｏｌｌａｐｓｅｄ Ｃｈｉｐ Ｃｏｎｎｅｃｔｉｏｎであり、Ｃ４と略称し、半田ボールは、ｓｏｌｄｅｒ ｂｕｍｐであり、制御された崩壊チップ接続による半田ボールは、Ｃ４半田ボールである。具体的に実施する場合、ＦＡＮＯＵＴ（ファンアウト）技術を用いてダイを拡大し、再配線により信号端子とＣ４半田ボールを接続する。

【0047】

上記実施例を基に、好ましくは、上記いずれかのモジュールは２つの差動クロック信号を有する。

【0048】

同様に、該パッケージ方式では、２つの差動クロック信号があり、即ち、図中の黒丸である。

【0049】

上記実施例を基に、好ましくは、ダブルデータレートの転送モードを用い、転送レートが５Ｇｂｐｓである。

【0050】

本発明の実施例において、Ｂｕｍｐ ｐｉｔｃｈは、異なる項目の規格要求を満たすために、パッケージ配線の要求に応じて微調整することができる。

【0051】

高速レートのｄｉｅ－ｄｉｅ相互接続の信頼性を向上させるために、ＩＰは、以下の機能を、サポートし集積するように設計される必要がある。

【0052】

ＩＰは、ＩＯ出力インピーダンスレベルの調整をサポートし、調整範囲は、２０～５０ｏｈｍである。

【0053】

ＩＰは、ＩＯオンダイターミネーション（Ｏｎ Ｄｉｅ Ｔｅｒｍｉｎａｔｉｏｎ、ＯＤＴと略称する）レベルの調整をサポートし、調整範囲は、６０～４８０ｏｈｍである。

【0054】

ＩＰは、自動校正計算をサポートする。

【0055】

ＩＰは、Ｐｅｒ－ｂｉｔ ｄｅｓｋｅｗ機能をサポートし、太さ調整及び自動調整をサポートする。

【0056】

パッケージ配線時に等長制御を行い、できるだけ配線を短くし、ビアを少なくして配線する。

【0057】

パッケージ配線は、ＳＩシミュレーションを行う必要があり、シミュレーションにより配線の幅と間隔を繰り返して最適化し、信号品質を確保する。

【0058】

当業者であれば理解できるように、上記実施例の方法における全部又は一部のフローは、コンピュータプログラムが関連するハードウェアを命令することによって実現することができ、上記コンピュータプログラムは、不揮発性コンピュータ可読記憶媒体に記憶することができ、該コンピュータプログラムが実行される時、上記各方法の実施例のフローを含んでもよい。本願に係る各実施例において使用されるメモリ、ストレージ、データベース、又は他の媒体についてのいかなる引用は、いずれも不揮発性メモリ及び／又は揮発性メモリを含んでもよい。不揮発性メモリは、読み取り専用メモリ（ＲＯＭ）、プログラマブルＲＯＭ（ＰＲＯＭ）、電気的プログラマブルＲＯＭ（ＥＰＲＯＭ）、電気的消去可能プログラマブルＲＯＭ（ＥＥＰＲＯＭ）又はフラッシュメモリを含んでもよい。揮発性メモリは、ランダムアクセスメモリ（ＲＡＭ）又は外部キャッシュメモリを含んでもよい。説明として、限定ではないが、ＲＡＭは、多くの形式、例えば、スタティックＲＡＭ（ＳＲＡＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）、ダブルデータレートＳＤＲＡＭ（ＤＤＲＳＤＲＡＭ）、エンハンスドＳＤＲＡＭ（ＥＳＤＲＡＭ）、シンクリンク（Ｓｙｎｃｈｌｉｎｋ）ＤＲＡＭ（ＳＬＤＲＡＭ）、メモリバス（Ｒａｍｂｕｓ）ダイレクトＲＡＭ（ＲＤＲＡＭ）、ダイレクトメモリバスダイナミックＲＡＭ（ＤＲＤＲＡＭ）及びメモリバスダイナミックＲＡＭ（ＲＤＲＡＭ）などであり得る。

【0059】

当業者であれば明確に分かるように、容易かつ簡潔的に説明するために、上記各機能ユニット及びモジュールの区分で例を挙げて説明したが、実際の適用では、必要に応じて上記機能を割り当てて異なる機能ユニット、モジュールに完成させることができ、即ち、上記装置の内部構造を異なる機能ユニット又はモジュールに区分して、以上で説明された機能の全部又は一部を完成させる。

【0060】

以上の実施例は、本発明の技術的解決手段を説明するためのものに過ぎず、限定するものではなく、前述の実施例を参照して本発明を詳細に説明したが、当業者であれば理解できるように、依然として前述の各実施例に記載された技術的解決手段を修正するか、又はそのうちの一部の技術的特徴に対して同等置換を行うことができ、これらの修正又は置換は、対応する技術的解決手段の本質を本発明の各実施例の技術的解決手段の精神と範囲から逸脱させるものではなく、いずれも本発明の保護範囲に含まれるべきである。

【図1】

【図2】

【図3】

【図4】

【手続補正書】

【提出日】2024-04-26

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

ターゲット相互接続回路におけるハードコアのいずれかのモジュールに対してＣＯＷＯＳ又はＦＯＰパッケージを使用する場合、パッケージ過程において前記いずれかのモジュールにマイクロバンプを使用し、水平方向におけるいずれか２つの隣接するマイクロバンプ間の球心距離を４０μｍ以上にすることを含む、ことを特徴とするダイツーダイの相互接続回路における半導体アセンブリ、集積回路のパッケージ方法。

【請求項2】

前記マイクロバンプのタイプは、電源端子、接地端子、信号端子及びクロック信号端子を含む、ことを特徴とする請求項１に記載のダイツーダイの相互接続回路における半導体アセンブリ、集積回路のパッケージ方法。

【請求項3】

水平方向におけるいずれか２つの隣接するマイクロバンプ間の球心距離は、４０μｍである、ことを特徴とする請求項１に記載のダイツーダイの相互接続回路における半導体アセンブリ、集積回路のパッケージ方法。

【請求項4】

垂直方向におけるいずれか２つの隣接するマイクロバンプ間の球心距離は、８０μｍであり、前記垂直方向は、前記水平方向に垂直である、ことを特徴とする請求項１に記載のダイツーダイの相互接続回路における半導体アセンブリ、集積回路のパッケージ方法。

【請求項5】

前記いずれかのモジュールが５２個の信号を転送し、前記５２個の信号には２つの差動クロック信号が含まれる、ことを特徴とする請求項１に記載のダイツーダイの相互接続回路における半導体アセンブリ、集積回路のパッケージ方法。

【請求項6】

シングルデータレートの転送モードを用い、転送レートが２．５Ｇｂｐｓである、ことを特徴とする請求項１に記載のダイツーダイの相互接続回路における半導体アセンブリ、集積回路のパッケージ方法。

【請求項7】

前記いずれかのモジュールに対してＭＣＭパッケージ方式を使用する場合、前記いずれかのモジュールは、２６個の信号を転送し、前記いずれかのモジュールのＣＯＷＯＳ又はＦＯＰパッケージを基に、前記いずれかのモジュールにいくつかの半田ボールを設置し、前記半田ボールを対応するマイクロバンプの上に設置し、前記半田ボールと、対応するマイクロバンプのうちの、信号を表すマイクロバンプとを、再配線を介して接続する、ことを特徴とする請求項１に記載のダイツーダイの相互接続回路における半導体アセンブリ、集積回路のパッケージ方法。

【請求項8】

各前記半田ボールは、複数のマイクロバンプに対応する、ことを特徴とする請求項７に記載のダイツーダイの相互接続回路における半導体アセンブリ、集積回路のパッケージ方法。

【請求項9】

前記半田ボールの個数と、前記いずれかのモジュールの残りの信号を示すマイクロバンプの個数との和は、２６である、ことを特徴とする請求項７に記載のダイツーダイの相互接続回路における半導体アセンブリ、集積回路のパッケージ方法。

【請求項10】

前記いずれか２つの半田ボールの球心間の距離は、１６０μｍである、ことを特徴とする請求項９に記載のダイツーダイの相互接続回路における半導体アセンブリ、集積回路のパッケージ方法。

【請求項11】

前記半田ボールは、制御された崩壊チップ接続による半田ボールである、ことを特徴とする請求項１０に記載のダイツーダイの相互接続回路における半導体アセンブリ、集積回路のパッケージ方法。

【請求項12】

前記いずれかのモジュールは２つの差動クロック信号を有する、ことを特徴とする請求項１０に記載のダイツーダイの相互接続回路における半導体アセンブリ、集積回路のパッケージ方法。

【請求項13】

ダブルデータレートの転送モードを用い、転送レートが５Ｇｂｐｓである、ことを特徴とする請求項１０に記載のダイツーダイの相互接続回路における半導体アセンブリ、集積回路のパッケージ方法。

【請求項14】

前記いずれかのモジュールは、半導体アセンブリ及び／又は集積回路からなる、ことを特徴とする請求項１に記載のダイツーダイの相互接続回路における半導体アセンブリ、集積回路のパッケージ方法。

【請求項15】

デジタル制御モジュール及びハードコアを含み、前記ハードコアは、半導体アセンブリ及び集積回路のうちの少なくとも１つを組み合わせて構成され、前記ハードコアは、請求項１～１４のいずれか一項に記載のダイツーダイの相互接続回路における半導体アセンブリ、集積回路のパッケージ方法でパッケージされる、ことを特徴とするＩＰ構造。

【請求項16】

前記ハードコアは、送信モジュール、ＩＯ校正モジュール及び受信モジュールを含み、前記送信モジュール、前記ＩＯ校正モジュール及び前記受信モジュールは、それぞれ前記デジタル制御モジュールに接続される、ことを特徴とする請求項１５に記載のＩＰ構造。

【請求項17】

請求項１５に記載のＩＰ構造を複数含む、ことを特徴とするダイ。

【国際調査報告】