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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-10-08
(54)【発明の名称】超高速ＰＡＭ－Ｎ ＣＭＯＳインバータシリアルリンク
(51)【国際特許分類】
H04L 25/49 20060101AFI20241001BHJP
H04L 25/02 20060101ALI20241001BHJP
【ＦＩ】
H04L25/49 L
H04L25/02 S
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2024517106
(86)(22)【出願日】2022-06-02
(85)【翻訳文提出日】2024-04-01
(86)【国際出願番号】 US2022032029
(87)【国際公開番号】W WO2023043509
(87)【国際公開日】2023-03-23
(31)【優先権主張番号】17/478,883
(32)【優先日】2021-09-18
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．ＪＡＶＡ
(71)【出願人】
【識別番号】591025439
【氏名又は名称】ザイリンクス インコーポレイテッド
【氏名又は名称原語表記】ＸＩＬＩＮＸ ＩＮＣＯＲＰＯＲＡＴＥＤ
(74)【代理人】
【識別番号】110002077
【氏名又は名称】園田・小林弁理士法人
(72)【発明者】
【氏名】ケイシー， ロナン ショーン
(72)【発明者】
【氏名】ラジェンドラン， ロケシュ
(72)【発明者】
【氏名】キャリー， デクラン
(72)【発明者】
【氏名】チョン， ケビン
(72)【発明者】
【氏名】ハーン， キャサリン
(72)【発明者】
【氏名】チャン， ホンタオ
【テーマコード（参考）】
5K029
【Ｆターム（参考）】
5K029AA11
5K029CC01
5K029FF02
(57)【要約】
本明細書に記載される方法、システム、及び装置が、ＣＭＯＳベースの構成要素を使用して、送信機においてマルチレベルＰＡＭ信号（ＰＡＭ－Ｎ信号）を生じさせる。送信機においてＰＡＭ－Ｎ信号を形成することによって、受信機が、複数の信号を再組み合わせ及び／又は再整列する必要がなく、送信機から受信機にデータストリームを搬送するために単一の伝送線チャネル（又は差動実装形態では２つの伝送線チャネル）のみを採用する。
【選択図】図１
【選択図】図１
【特許請求の範囲】
【請求項1】
送信機回路であって、並列に結合された２つ以上の入力コンバータ回路であって、前記２つ以上の入力コンバータ回路の各々が、非ゼロ復帰（ＮＲＺ）入力電圧信号を対応する電流信号に変換するように構成されている、２つ以上の入力コンバータ回路と、
２つ以上の前記対応する電流信号を組み合わせて出力電圧信号に変換するように構成された組み合わせ回路と、を備える、送信機回路であって、
前記２つ以上の入力コンバータ回路及び前記組み合わせ回路が、前記２つ以上の入力コンバータ回路によって受信された対応する２つ以上の前記ＮＲＺ入力電圧信号を、前記出力電圧信号としてのパルス振幅変調レベルＮ（ＰＡＭ－Ｎ）信号出力に変換し、
前記２つ以上の入力コンバータ回路及び前記組み合わせ回路が、ＣＭＯＳインバータベースの回路を含み、
値Ｎが、前記２つ以上の入力コンバータ回路によって受信されたＮＲＺ入力電圧信号の数及び前記入力コンバータ回路の相対的な強度に少なくとも部分的に基づいて定義される、送信機回路。
【請求項2】
前記２つ以上の入力コンバータ回路又は前記組み合わせ回路の各々が、それぞれの重みでハードコード又はプログラムされている、請求項１に記載の送信機回路。
【請求項3】
前記２つ以上の入力コンバータ回路に対する前記それぞれの重みが、前記２つ以上の入力コンバータ回路のうちの少なくとも１つをトライステートにすること、又は複数の前記２つ以上の入力コンバータ回路の前記ＮＲＺ入力電圧信号を同一にすることに基づいて、前記ＰＡＭ－Ｎ信号出力におけるレベルの数を低減するようにプログラムされており、前記２つ以上の入力コンバータ回路に対する前記それぞれの重みが、互いに異なる、請求項２に記載の送信機回路。
【請求項4】
前記入力コンバータ回路又は前記組み合わせ回路のうちの少なくとも１つに対するＤＣ利得が、プログラマブルである、請求項１に記載の送信機回路。
【請求項5】
前記組み合わせ回路に対する有効シャントインピーダンスが、前記出力電圧信号を受信機回路に搬送するように構成された伝送線又はチャネルのインピーダンスに基づいて、プログラムされている、請求項１に記載の送信機回路。
【請求項6】
前記出力電圧信号の出力フィルタリング又はピーキングが、（１）前記入力コンバータ回路及び前記組み合わせ回路の個々の回路をタンデムにアクティブ化又は非アクティブ化して帯域幅を低下させること、（２）前記組み合わせ回路のコンバイナコンバータ回路と並列の抵抗器の抵抗をプログラムすること、又は（３）周波数応答における任意選択のピーキングに対して前記抵抗器に接続されたキャパシタンスをプログラムすることのうちの１つ以上に基づいて、プログラムされている、請求項１に記載の送信機回路。
【請求項7】
データ信号を送信する方法であって、複数の並列に結合された対応する入力コンバータ回路において、複数の非ゼロ復帰（ＮＲＺ）入力電圧信号を受信することと、
前記複数の並列に結合された対応する入力コンバータ回路を介して、前記複数のＮＲＺ入力電圧信号の各々を対応する電流信号に変換することに基づいて、複数の電流信号を生成することと、
コンバイナコンバータ回路を介して、前記複数の電流信号をマルチレベルパルス振幅変調（ＰＡＭ－Ｎ）電流信号に組み合わせることと、
前記マルチレベルＰＡＭ－Ｎ電流信号をＰＡＭ－Ｎ出力電圧信号に変換することと、を含む方法であって、
前記複数の並列に結合された対応する入力コンバータ回路及び前記コンバイナコンバータ回路が、ＣＭＯＳインバータベースの回路を含み、
値Ｎが、前記複数の並列に結合された入力コンバータ回路のうちのいくつかによって受信されたＮＲＺ入力電圧信号の数に基づいて、かつ前記複数の並列に結合された対応する入力コンバータ回路の相対的な強度に基づいて定義される、方法。
【請求項8】
データリンク回路であって、複数の入力非ゼロ復帰（ＮＲＺ）電圧信号を受信し、
前記入力ＮＲＺ電圧信号を対応する電流信号に変換し、
複数の前記電流信号に基づいて、出力電圧信号としてのＰＡＭ－Ｎ信号を生成するように構成された送信機回路と、
前記送信機回路から前記ＰＡＭ－Ｎ信号を受信し、
受信された前記ＰＡＭ－Ｎ信号を処理することに基づいて、出力ＰＡＭ－Ｎ信号を生成するように構成された受信機回路と、
前記送信機回路から前記受信機回路に前記ＰＡＭ－Ｎ信号を搬送するように構成されている伝送線又はチャネルと、を備える、データリンク回路であって、
値Ｎが、前記送信機回路によって受信された前記複数の入力ＮＲＺ電圧信号の数に基づいて、かつ前記送信機回路における入力コンバータ回路の相対的な重みに基づいて定義される、データリンク回路。
【請求項9】
前記受信機回路が、前記送信機回路からの複数の入力経路を含み、前記複数の入力経路の各々が、（１）前記複数の入力経路間で共有される共有インバータ回路に結合されており、前記出力ＰＡＭ－Ｎ信号を生成するように構成されている独立インバータ回路、又は（２）両方とも前記複数の入力経路間で共有され、前記出力ＰＡＭ－Ｎ信号を生成するように構成されている第１の共有インバータ回路及び第２の共有インバータ回路に結合された独立スイッチ回路を含む、請求項８に記載のデータリンク回路。
【請求項10】
前記受信機回路が、前記伝送線又はチャネルのインピーダンスに基づいて、前記受信機回路の有効入力インピーダンスを調整するように構成された終端抵抗器を含む、請求項８に記載のデータリンク回路。
【請求項11】
前記送信機回路又は前記受信機回路のうちの少なくとも１つが、それぞれの前記ＰＡＭ－Ｎ信号を生成するインバータ回路の出力に入力を結合するパッシブ抵抗器又はアクティブトライオード抵抗器を含む、請求項８に記載のデータリンク回路。
【請求項12】
前記データリンク回路が、前記送信機回路及び前記受信機回路において、シングルエンドアーキテクチャを含むか、前記送信機回路及び前記受信機回路において、差動アーキテクチャを含むか、又は前記送信機回路及び前記受信機回路において、擬似差動アーキテクチャを含む、請求項８に記載のデータリンク回路。
【請求項13】
前記送信機回路又は前記受信機回路のうちの１つ以上が、それぞれ前記送信機回路又は受信機回路において、帯域幅拡張及び／又はピーキングを提供するように構成された少なくとも１つのパッシブインダクタを含む、請求項８に記載のデータリンク回路。
【請求項14】
前記受信機回路が、前記送信機回路からの単一の入力経路を含む、請求項８に記載のデータリンク回路。
【請求項15】
前記送信機回路及び前記受信機回路が両方とも、ＣＭＯＳインバータベースの回路を含むか、又は前記受信機回路が、ＣＭＯＳインバータベースの回路を含まない、請求項８に記載のデータリンク回路。
【発明の詳細な説明】
【技術分野】
【0001】
本開示の実施例は、概して、オンチップ及びチップ間データリンクに関し、具体的には、様々なタイプ及び特性のオンチップ及びチップ間伝送線又はチャネルを駆動及び終端するために使用されるものに関する。
【背景技術】
【0002】
技術が発展するにつれて、集積回路（integrated circuit、ＩＣ）は、オンチップ又はチップ間でデータを送信するためにますます使用されている。オンチップ及びチップ間データ伝送は、インバータバッファ（例えば、電流モード又は相補型金属酸化膜半導体（complementary metal-oxide-semiconductor、ＣＭＯＳ）バッファ）と、リピータを伴う若しくは伴わない伝送線又はチャネルとを採用し得る。そのようなデータ伝送は更に、非ゼロ復帰（non-return-to-zero、ＮＲＺ）又は２レベルシグナリングを使用し得る。しかしながら、オンチップ及びチップ間データ伝送が２レベルシグナリングを超えて増加する（例えば、パルス振幅変調レベル４（pulse amplitude modulation level 4、ＰＡＭ－４）、ＰＡＭ－８などのようにマルチレベルシグナリングへ、これは、ＰＡＭ－Ｎとして一般化することができ、Ｎは、信号レベルの数である）につれて、対応するデータ伝送システムは、上で紹介したＣＭＯＳバッファ及びリピータよりも複雑になる。
【0003】
これは、様々な理由で発生し得る。例えば、ＣＭＯＳインバータは、非線形回路であるが、幸いにも信号を２つの離散レベルに飽和させる傾向があるため、ＮＲＺ信号に対して導電性であり得、したがって、ＮＲＺシグナリングにおいて所望される２つの離散信号レベルを維持する。しかしながら、ＣＭＯＳインバータは、任意の到着信号を２つのレベルに飽和又は制限し、したがって、マルチレベル信号を回復不能に歪ませるので、一般に、２つより多い離散レベル（例えば、ＰＡＭ４）を有するマルチレベル信号を容易に生成、送信、又はバッファリングすることができない。電流モードロジック（current mode logic、ＣＭＬ）又は複数のＮＲＺ並列経路を含む、マルチレベル信号を通信するための他のオプションは、（ＣＭＯＳバッファ／リピータを採用する従来のシリアルＮＲＺシステムと比較して）送信機と受信機との間でＰＡＭ－Ｎ信号を通信することに追加の複雑さ及び問題を導入する。
【0004】
したがって、マルチレベルシグナリングを使用するオンチップ及びチップ間データ伝送においてＣＭＯＳタイプバッファ回路を活用するための解決策が望まれる。
【発明の概要】
【0005】
本明細書に記載の方法、システム、及び装置は、ＣＭＯＳベースの構成要素を使用して、送信機においてマルチレベルＰＡＭ信号（ＰＡＭ－Ｎ信号）を生じさせる。送信機においてＰＡＭ－Ｎ信号を形成することによって、受信機が、複数の信号を再組み合わせ及び／又は再整列する必要がなく、送信機から受信機にデータストリームを搬送するために単一の伝送線チャネル（又は差動実装形態では２つの伝送線チャネル）のみを採用する。
【0006】
一実施例では、並列に結合された２つ以上の入力コンバータ回路と、組み合わせ回路とを含む送信機回路が提供される。２つ以上の入力コンバータ回路の各々が、非ゼロ復帰（ＮＲＺ）入力電圧信号を対応する電流信号に変換するように構成されている。組み合わせ回路は、２つ以上の対応する電流信号を組み合わせて出力電圧信号に変換するように構成されている。２つ以上の入力コンバータ回路及び組み合わせ回路が、２つ以上の入力コンバータ回路によって受信された対応する２つ以上のＮＲＺ入力電圧信号を、出力電圧信号としてのパルス振幅変調レベルＮ（pulse amplitude modulation level N、ＰＡＭ－Ｎ）信号出力に変換する。２つ以上の入力コンバータ回路及び組み合わせ回路が、ＣＭＯＳインバータベースの回路を備える。値Ｎが、２つ以上の入力コンバータ回路によって受信されたＮＲＺ入力電圧信号の数及び入力コンバータ回路の相対的な強度に少なくとも部分的に基づいて定義される。
【0007】
別の実施例では、データ信号を送信する方法が提供される。本方法は、複数の並列に結合された対応する入力コンバータ回路において、複数の非ゼロ復帰（ＮＲＺ）入力電圧信号を受信することと、複数の並列に結合された対応する入力コンバータ回路を介して、複数のＮＲＺ入力電圧信号の各々を対応する電流信号に変換することに基づいて、複数の電流信号を生成することと、コンバイナコンバータ回路を介して、複数の電流信号をマルチレベルパルス振幅変調（ＰＡＭ－Ｎ）電流信号に組み合わせることと、マルチレベルＰＡＭ－Ｎ電流信号をＰＡＭ－Ｎ出力電圧信号に変換することと、を含む。複数の並列に結合された対応する入力コンバータ回路及びコンバイナコンバータ回路が、ＣＭＯＳインバータベースの回路を備え、値Ｎが、複数の並列に結合された入力コンバータ回路のうちのいくつかによって受信されたＮＲＺ入力電圧信号の数に基づいて、かつ複数の並列に結合された対応する入力コンバータ回路の相対的な強度に基づいて定義される。
【0008】
更に別の実施例では、データリンク回路が提供される。データリンク回路は、送信機回路、受信機回路、及び伝送線又はチャネルを含む。送信機回路は、複数の入力非ゼロ復帰（ＮＲＺ）電圧信号を受信し、入力ＮＲＺ電圧信号を対応する電流信号に変換し、複数の電流信号に基づいて、出力電圧信号としてのＰＡＭ－Ｎ信号を生成するように構成されている。受信機回路が、送信機回路からＰＡＭ－Ｎ信号を受信し、受信されたＰＡＭ－Ｎ信号を処理することに基づいて、出力ＰＡＭ－Ｎ信号を生成するように構成されている。伝送線又はチャネルが、送信機回路から受信機回路にＰＡＭ－Ｎ信号を搬送するように構成されている。値Ｎが、送信機回路によって受信された複数の入力ＮＲＺ電圧信号の数に基づいて、かつ送信機回路における入力コンバータ回路の相対的な重みに基づいて定義される。
【図面の簡単な説明】
【0009】
上記の特徴が詳細に理解され得るように、上に簡潔に要約されたより具体的な説明が、例示的な実装形態を参照することによって行われ得、それらの実装形態のうちのいくつかが添付の図面に例解される。しかしながら、添付の図面は、典型的な例示の実装形態のみを例解しており、したがって、その範囲を限定するものとみなされるべきではないことに留意されたい。
【図1】例示的な実施形態による、送信機回路構成、チャネル、及び受信機回路を備えるオンチップ又はチップ間データリンクの表現の概略図である。
【図4A】例示的な実施形態による、図１の送信機回路構成及び／又は受信機回路に統合することができる潜在的な連続時間線形等化器（continuous time linear equalizer、ＣＴＬＥ）回路構成を描写する。
【図4B】例示的な実施形態による、図１の送信機回路構成及び／又は受信機回路に統合することができる潜在的な連続時間線形等化器（continuous time linear equalizer、ＣＴＬＥ）回路構成を描写する。
【図5A】例示的な実施形態による、シングルエンド受信機回路構成への統合のための例示的な終端インピーダンス回路構成を描写する。
【図5B】例示的な実施形態による、シングルエンド受信機回路構成への統合のための例示的な終端インピーダンス回路構成を描写する。
【図5C】例示的な実施形態による、シングルエンド受信機回路構成への統合のための例示的な終端インピーダンス回路構成を描写する。
【図5D】例示的な実施形態による、シングルエンド受信機回路構成への統合のための例示的な終端インピーダンス回路構成を描写する。
【図5E】例示的な実施形態による、シングルエンド受信機回路構成への統合のための例示的な終端インピーダンス回路構成を描写する。
【図6A】差動受信機回路への統合のための、又は受信機若しくは特定のシングルエンド入力実施形態における抵抗器の特定の実装形態のための終端インピーダンス回路構成を描写する。
【図6B】差動受信機回路への統合のための、又は受信機若しくは特定のシングルエンド入力実施形態における抵抗器の特定の実装形態のための終端インピーダンス回路構成を描写する。
【図6C】差動受信機回路への統合のための、又は受信機若しくは特定のシングルエンド入力実施形態における抵抗器の特定の実装形態のための終端インピーダンス回路構成を描写する。
【図6D】差動受信機回路への統合のための、又は受信機若しくは特定のシングルエンド入力実施形態における抵抗器の特定の実装形態のための終端インピーダンス回路構成を描写する。
【図6E】差動受信機回路への統合のための、又は受信機若しくは特定のシングルエンド入力実施形態における抵抗器の特定の実装形態のための終端インピーダンス回路構成を描写する。
【図6F】差動受信機回路への統合のための、又は受信機若しくは特定のシングルエンド入力実施形態における抵抗器の特定の実装形態のための終端インピーダンス回路構成を描写する。
【図8】例示的な実施形態による、チャネルを介して送信機回路構成と受信機回路との間でデータ信号を送信する方法のフロー図を描写する。
【図9A】一実施例による、プログラマブルＩＣを描写するブロック図である。
【図9B】一実施例による、プログラマブルＩＣのフィールドプログラマブルゲートアレイ（field programmable gate array、ＦＰＧＡ）の実装形態を例解する。
【図9C】一実施例による、マルチ集積回路（ＩＣ）プログラマブルデバイスを描写するブロック図である。
【発明を実施するための形態】
【0010】
様々な特徴が、図面を参照して以下に記載される。図面は縮尺どおりに描かれている場合もあるか、描かれていない場合もあり、同様の構造又は機能の要素は図面全体を通して同様の参照番号によって表されていることに留意されたい。図面は、特徴の説明を容易にすることのみを意図していることに留意されたい。それらは、明細書の網羅的な説明として、又は特許請求の範囲に対する限定として特徴付けられていない。加えて、例解された例は、示された全ての態様又は利点を有する必要はない。特定の実施例に関連して説明される態様又は利点は、必ずしもその実施例に限定されず、そのように例解されていない場合、又はそのように明示的に説明されていない場合であっても、任意の他の実施例において実施することができる。
【0011】
集積チップ（ＩＣ）上では、送信機構成要素と受信機構成要素との間で通信が存在することが多い。いくつかの実施形態では、ＩＣのこれらの構成要素又は他の構成要素は、その上の回路の自己試験などの試験を可能にするモード及び動作を有するか、又は提供する。例えば、ワイヤライン又はシリアライザ／デシリアライザブロックは、オフチップ又はオンチップで搬送される信号を受信機に送信し、ＩＣの送信機の分析及び試験を可能にする。オンチップ及びオフチップ伝送のいずれについても、データ信号が横断するために、送信機と受信機とを分離する大きな距離（例えば、１ミリメートル（millimeter、ｍｍ））が存在することが多い。そのような距離は、送信されたデータに損失又は破損をもたらす可能性がある。そのような損失と闘うために、送信機回路構成を受信機回路構成に接続する伝送線又はチャネルは、チャネルに沿って間隔を置いてＣＭＯＳインバータ又は同様の構成要素のチェーンを備える。そのようなＣＭＯＳインバータ回路は、一般に、２レベルのシグナリングのみを可能にする。
【0012】
ＰＡＭ－４シグナリングのような２レベルよりも大きい（＞２）シグナリングをサポートする最近の動きは、チャネルを介したＣＭＯＳベースの送信機とＣＭＯＳベースの受信機との間の伝送を複雑にする。例えば、送信機及び受信機における信号生成及びバッファリングのために使用されるＣＭＯＳインバータは、ＮＲＺの助けとなるが、それらは、ＰＡＭ－Ｎ信号（Ｎ＞２）など、２レベルよりも大きい信号を容易に生成、送信、又はバッファリングすることができない。
【0013】
いくつかの実施形態では、複数のデータ信号は、複数の並列の伝送線又はチャネルを介して、送信機から受信機に複数の個々の２レベル信号として送信され得、そのため、各伝送線又はチャネルは、２レベル信号のみを処理する。これらの伝送線又はチャネルが２レベル信号を処理する場合、ＣＭＯＳ構成要素が、２レベル信号データストリームの各々を送信及び再バッファリングするために使用され得る。したがって、送信機と受信機との間に、各々がデータストリームを増幅／バッファし、損失又は破損の問題を訂正するためのインバータを有するそれ自体のチャネルを有する複数の２レベルデータストリームが存在する可能性がある。
【0014】
しかしながら、複数のデータストリームのこのような使用は、潜在的なアライメントスキュー又は遅延などに起因して、受信機において個々のデータストリームを組み合わせることに関して問題となることがある。更に、再組み合わされた信号は、受信機回路構成が受信機回路構成の入力において処理するのに好適なアナログ信号に変換され得る。したがって、Ｎ個のレベルを有するマルチレベルＰＡＭ信号（例えば、ＰＡＭ－Ｎ信号）を送信するために送信機回路構成と受信機回路構成との間で複数のデータストリームを使用することは、実用的ではなく、大量のオーバーヘッドを伴い得る。
【0015】
他の実施形態では、送信機と受信機との間でＰＡＭ－Ｎ（及び同様の）信号を搬送するためにＣＭＬが使用され得る。しかしながら、ＣＭＯＳベースの構成要素及びシグナリングを活用するこれらのＩＣでは、ＣＭＯＳ構成要素は、より均質な設計及び回路レイアウトを提供し、また、例えば、共通モード電圧及び電源電圧を有し、一般的なＣＭＯＳ高速デジタル又は相補型ＣＭＯＳアナログ回路とより互換性があるため、ＣＭＬは非常に不便であり問題がある。
【0016】
本明細書に記載の方法、システム、及び装置は、ＣＭＯＳベースの構成要素を使用して、送信機においてマルチレベルＰＡＭ信号（ＰＡＭ－Ｎ信号）を生じさせる。送信機においてＰＡＭ－Ｎ信号を形成することによって、受信機が、複数の信号を再組み合わせ及び／又は再整列する必要がなく、送信機から受信機にデータストリームを搬送するために単一の伝送線チャネル（又は差動実装形態では２つの伝送線チャネル）のみを採用する。また、受信機と送信機との間でＰＡＭ－Ｎ信号を送信するときに、送信機と受信機とを接続するために単純な伝送線相互接続だけを使用することによって、信号チェーンのその部分におけるインバータ又は同様のリピータ／バッファ構成要素の必要性がなくなる。更に、本明細書の説明に従って送信機によって生成されたデータストリームは、受信機回路と互換性のあるアナログＰＡＭ－Ｎ信号として受信機に到達し、それによって、受信機がアナログＰＡＭ－Ｎ信号自体を変換又は生成する必要がなくなる。更に、送信機及び受信機は、ＣＭＯＳインバータベースの回路（及び他のＣＭＯＳベースの構成要素）を採用することができる。更に、送信機及び受信機のＣＭＯＳインバータベースの回路は、対応する電圧範囲内にあり、送信機及び受信機が、ＰＡＭ－Ｎデータ信号を送信及び受信するために同様の互換性のある共通モード信号を採用することを可能にする。このような電圧範囲は、信号を受信機に駆動するのに適合し得る。したがって、本明細書の方法、システム、及び装置は、チップ全体にわたる、又は異なるチップへの様々な機能のためのマルチレベルデータ信号の伝送を可能にする。本明細書に記載されるシステム、方法、及び装置に対応する例示的なデータリンクの詳細は、図１に関して提供される。
【0017】
図１は、例示的な実施形態による、送信機回路構成１１０（送信機の最終ステージ又は最終ステージに近いステージ（例えば、最終から２番目のステージ））と、伝送線１２０と、受信機の第１のステージであり得る受信機回路構成１３０と、を備えるオンチップ又はチップ間データリンク１００の表現の概略図である。
【0018】
送信機又は受信機の任意の他のステージに対する構成要素は、図１Ａに示されていないが、ＮＲＺ及び／又はＰＡＭシグナリング及びデータ転送のために一般に使用される場所に含まれることが理解される。いくつかの実施形態では、オンチップデータリンク１００は、単一のＩＣの異なる構成要素間の通信を可能にし、他の実施形態では、チップ間データリンク１００は、異なるＩＣの構成要素間の通信を可能にする。いくつかの実施形態では、データリンク１００は、ＣＭＯＳインバータベースの回路構成を使用するシリアルＰＡＭ－Ｎシグナリングのための、フレキシブル、コンパクト、低電圧、及び超高速オンチップデータリンクを備える。
【0019】
送信機回路構成１１０は、複数の並列入力回路構成１１１ａ～１１１ｍを備え、ｍは、対応する構成要素の整数を表す整数値である。各入力回路構成１１１は、ＮＲＺ又はＰＡＭ－２信号などの２レベル電圧信号を受信及び搬送する対応するＮＲＺ入力信号１１２を備える。時間に関する各２レベル電圧信号の表現が、表現１１７ａ～１１７ｍで示されている。
【0020】
各ＮＲＺ入力信号１１２は、送信機の別のステージから受信されたデータシーケンスの分解に対応するＭ個のデータストリームのうちの１つであり得る。いくつかの実施形態では、Ｍ個のデータストリームの各々は、個々のＭ個のデータストリームの重み付け和が解読可能かつ復号可能なマルチレベル信号を提供するように、特定の方法で構築又は符号化される。
【0021】
各入力回路構成１１１は、ＮＲＺ入力信号１１２からの入力電圧を、電圧－電流（Ｖ－Ｉ）コンバータ１１３として構成された１つ以上のインバータのバンクに提供する。Ｖ－Ｉコンバータ１１３は、入力電圧を、入力電圧に依存するが非線形であり得る関係で出力電流に変換する弱非線形コンバータ又は強非線形コンバータを備え得る。いくつかの実施形態では、Ｖ－Ｉコンバータ１１３ａ～１１３ｍの各々は、ｋ個のインバータのバンクを備える。しかしながら、対応するＶ－Ｉコンバータ１１３によって生成される非線形出力電流は、インバータの数ｋに線形に比例し、ｋは、インバータのＭバンクの各々について異なる値であり得る。Ｖ－Ｉコンバータ１１３によって生成される総出力電流は、Ｍ個の個々の非線形電流の合計である。したがって、出力電流は、Ｖ－Ｉコンバータへの入力電圧の状態、並びにＶ－Ｉコンバータ１１３内のＭ個のインバータの各々のそれらの相対的な強度（各Ｖ－Ｉコンバータ１１３によって提供される電流の量に対応する）と比例関係を有する。
【0022】
いくつかの実施形態では、Ｖ－Ｉコンバータ１１３は、相補型金属酸化膜半導体（ＣＭＯＳ）インバータＶ－Ｉを備え、ＣＭＯＳインバータを形成する対応する構成要素は、ＣＭＯＳベースの構成要素である。したがって、入力回路構成１１１ａ～１１１ｍの並列配置の場合、対応する数の対応する電流信号が、入力回路構成１１１ａ～１１１ｍによって生成され、出力される。
【0023】
送信機回路構成１１０は、コンバイナ部分又は加算部分１１４を更に備える。コンバイナ部分１１４は、インピーダンスを形成する１つ以上の電流－電圧（current-to-voltage、Ｉ－Ｖ）コンバータバンクを備える。インピーダンスは、様々な構成要素によって作成することができる。いくつかの実施形態では、インピーダンスは、低インピーダンス共通モード電圧に終端される抵抗器を備える。他の実施形態では、インピーダンスは、図１に示されるように、１つ以上のＩ－Ｖコンバータ１１５及び抵抗器１１６を備える。１つ以上のＩ－Ｖコンバータ１１５は、ＣＭＯＳインバータＩ－Ｖコンバータ１１５を備えてもよく、ＣＭＯＳインバータを形成する対応する構成要素は、ＣＭＯＳベースの構成要素であり、抵抗器１１６は、パッシブタイプ、ＣＭＯＳタイプ、パッシブ／アクティブハイブリッドタイプ、又は他のタイプの明示的な抵抗器であってもよいし、所望の抵抗を実装するか又は短絡に近づく（例えば、低オーム接続で接続される）ように選ばれたワイヤなどの暗黙的な抵抗であってもよい。
【0024】
コンバイナ部分１１４は、入力回路構成１１１ａ～１１１ｍによって生成及び出力された電流信号を組み合わせ又は合計して、例えば、Ｎ個以上のレベルを有する線形パルス振幅変調信号（ＰＡＭ－Ｎ信号であり、Ｎは、正の整数値である）を作成する。入力回路構成１１１ａ～１１１ｍによって生成されたＭ個の重み付けされた出力電流は、Ｉ－Ｖコンバータ１１５によって作成されたインピーダンスに送られる。いくつかの実施形態では、重み付けは、ｋ個のインバータのバンク内のインバータの数、又はインバータが有効化／無効化能力を有する場合に有効化されるインバータの数（例えば、図２Ｃ又は図２Ｅの「ｅｎ」及び「ｅｎｂ」信号）、若しくは調整可能なバイアス電圧を有する場合に有効化されるインバータの数（例えば、図２Ｄ又は図２Ｆの「ｂｉａｓｐ」及び「ｂｉａｓｎ」信号）のうちの１つ以上に起因する。Ｉ－Ｖコンバータ１１５は、事実上、抵抗器１１６と併せてＩ－Ｖコンバータ１１５の構成又はバイアスに基づいて、良好に制御されたインピーダンスであり得る。ｉＰＡＭ出力電流は、Ｉ－Ｖコンバータ１１５のドレインに送られるか、又は供給される（例えば、出力電流ｉＰＡＭは、Ｉ－Ｖコンバータ１１５を形成するトランジスタのドレインに入り、したがって、トランジスタのドレイン－ソースインピーダンスを利用して、インピーダンスを作成する）。このインピーダンスは、出力電流ｉＰＡＭを、伝送線１２０を介して通信される対応する電圧信号に変換してもよい。Ｉ－Ｖコンバータ１１５は、約１／（ΣｇｍＬ）の抵抗を有し得、ΣｇｍＬは、Ｉ－Ｖコンバータ１１５を形成するインバータのトランスコンダクタンスの合計であり、Ｉ－Ｖコンバータ１１５は、上述したＶ－Ｉコンバータ１１３ａ～１１３ｍと同様に、並列に結合されたＰ個のインバータのバンクによって作成される。Ｉ－Ｖコンバータ１１５のインバータの数Ｐは、所望の又は作成されるインピーダンス（すなわち、抵抗）に基づいて、決定され得る。抵抗／インピーダンスは、並列のインバータの数に反比例し得る。いくつかの実施形態では、抵抗／インピーダンスは、ターゲットスイング／電圧Ｖ及び出力電流ｉＰＡＭに基づいて、すなわち、Ｒ＝Ｖ／Ｉに基づいて決定される。いくつかの実施形態では、抵抗／インピーダンスは、帯域幅、信号スイング要件に基づくＶ、及びｉＰＡＭ出力電流に基づいて決定されて、これらの値を達成することができる（ｉＰＡＭ＿ｔｏｔａｌ＝Ｖｓｗｉｎｇ＿ｍａｘ／Ｒ）。Ｉ－Ｖコンバータ１１５は、合計された全電流を線形方式で電圧に変換する。具体的には、Ｉ－Ｖコンバータ１１５は、ｉＰＡＭ電流（Ｖ－Ｉコンバータ１１３ａ～１１３ｍから出力されたＭ個の非線形電流の合計である）を、出力電圧が表現１１７ａ～１１７ｍの入力電圧状態及びＩ－Ｖコンバータ１１３ａ～１１３ｍのインバータの各対応するバンク内のインバータの数ｋにほぼ線形に比例するような電圧に変換する。
【0025】
抵抗器１１６は、Ｉ－Ｖコンバータ１１５の入力及び出力を接続し、これは、Ｉ－Ｖコンバータ１１５が、制御された１／（ΣｇｍＬ）インピーダンスとして動作することを可能にする。抵抗器１１６は、寄生金属抵抗、パッシブ抵抗器であってもよいし、線形金属酸化膜半導体（metal-oxide-semiconductor、ＭＯＳ）又はハイブリッドパッシブ／ＣＭＯＳ「抵抗器」から構成することができる。いくつかの実施形態では、抵抗器１１６は、寄生（又は意図的に追加された）キャパシタンス及びＩ－Ｖコンバータ１１５と併せて調整可能である。これは、抵抗器１１６がインダクタをエミュレートする（例えば、「アクティブインダクタ」になる）ことを可能にし得、それは、送信機回路構成１１０の周波数応答の帯域幅拡張及び／又は個の周波数応答へのピーキングを可能にすることができる。そのような帯域幅拡張及び／又はピーキングは、性能に利益をもたらし、及び／又は、例えば、送信機又は受信機における高周波数損失に対抗することができる。いくつかの実施形態では、アクティブ又はパッシブ送信機のインダクタ又は伝送線は、チャネル又は伝送線損失をキャンセルするために、周波数応答におけるプログラマブルピーキングを可能にすることができる。
【0026】
時間に関して入力回路構成１１１ａ～１１１ｍの出力を組み合わせることによって生成されたマルチレベルＰＡＭ－Ｎ信号の「アイダイアグラム」フォーマットでの表現が、表現１１８として示されている。表現１１８は、複数の離散的な個々のレベルを含み、これは、送信機回路構成データストリームがどのように符号化又は配置されるかに応じて、ＰＡＭ－Ｎシグナリングスキームにおける数Ｎに等しくても等しくなくてもよい。時間の複数の単位間隔（unit interval、ＵＩ）（シンボル間隔としても知られる）が示されている。表現１１８の各電圧レベルは、インバータ１１３の状態を制御する入力回路構成１１１ａ～１１１ｍのアイダイアグラム表現１１７ａ～１１７ｍの２レベル信号の複数の可能な組み合わせに対応するか、又はそれによるものである。したがって、入力信号１１２ａ及び１１２ｂに対応する２つの２レベル信号が存在するときに、コンバイナ部分１１４によって生成され得られるマルチレベル信号は、２つの２レベル信号の状態の可能な組み合わせ（入力信号１１２ａからの２レベル＋入力信号１１２ｂからの２レベル）に対応する４レベル信号とすることができる。例えば、送信機回路構成１１０がＰＡＭ４のために構成される場合、入力回路構成１１１の２つの入力信号は、４つの出力信号を作成することができる。しかしながら、送信機回路構成１１０の他のコーディングスキーム、ＰＡＭスキーム、及び配置は、２つの信号を使用して、例えば３つの信号レベルを生成し得る。更に、シンボル間干渉（inter-symbol interference、「ＩＳＩ」）、又は特定の影響を相殺するか若しくはフィルタを導入するための送信機回路構成１１０の配置は、追加の電圧レベルを引き起こすか、又は追加の電圧レベルをもたらし得る。
【0027】
いくつかの実施形態では、入力回路構成１１１ａ～１１１ｍのうちの１つに入力される各２レベル信号に対して、コンバイナ部分１１４によって生成され得られるマルチレベル信号は、送信機回路構成１１０に入力された２レベル信号の数Ｍに関連することができる。ＰＡＭ－Ｎ送信シグナリングスキームの１つの可能なバイナリ重み付け（Ｖ－Ｉ入力回路構成１１１ａ～１１１ｍのバイナリ重み付け）実施形態では、送信されるＰＡＭ信号の可能なレベル数Ｎは、以下のように入力信号の数によって定義され得る。すなわち、Ｎ＝２Ｍ（例えば、ＰＡＭ４は、（２つの入力ＮＲＺストリームから）Ｎ＝２２＝４レベルを有し、ＰＡＭ８は、（３つの入力ＮＲＺストリームから）Ｎ＝２３＝８レベルを有する、など。
【0028】
送信機回路構成１１０の図はまた、それぞれのＮＲＺ入力信号１１２ａ～１１２ｍに基づいて、入力回路構成１１１ａ～１１１ｍの各々によって生成される電流（ｉ０－ｉＭ－１）を示す。入力回路構成１１１ａ～１１１ｍからのこれらの個々の電流は、コンバイナ部分１１４によって合成されて、集約電流ｉＰＡＭを作成する。例えば、電流ｉＰＡＭは、以下によって定義される。すなわち、
【0029】
【数1】
【0030】
【数2】
【0031】
いくつかの実施形態では、送信機回路構成１１０は、伝送リンク１００にソースインピーダンスＺｓを提供する。Ｖ－Ｉコンバータ１１５のインピーダンス１／（ΣｇｍＬ）は、伝送線１２０から見たソースインピーダンスＺｓを決定し得る。伝送線１２０が特性インピーダンスＺ０を有する場合、ソースインピーダンスＺｓは、送信機回路構成１１０の終端インピーダンスとすることができる。送信機回路構成１１０の終端インピーダンスは、伝送線１２０への電圧及び電力転送を制御するために、並びに送信機回路構成１１０のソースインピーダンスＺｓと伝送線特性インピーダンスＺ０との間の不整合によって引き起こされる任意の反射を制御するために使用され得る。
【0032】
いくつかの実施形態では、生成されるＰＡＭ－Ｎ信号１１９は、アナログ電圧信号として生成される。Ｖ－Ｉコンバータ１１３ａ～１１３ｍ及びＩ－Ｖコンバータ１１５のうちの１つ以上は、限られた柔軟性のために、又はデジタル－アナログコンバータ（digital to analog converter、ＤＡＣ）として動作するように構成され得る。Ｖ－Ｉコンバータ１１３ａ～１１３ｍ及びＩ－Ｖコンバータ１１５のうちの１つ以上がＤＡＣとして動作する場合、Ｖ－Ｉコンバータ１１３ａ～１１３ｍ又はＩ－Ｖコンバータ１１５は、フレキシブルＤＡＣ（適切なＮＲＺ入力ストリームを有する）として動作し得、ＤＡＣは、バイナリ重み付け、サーモメータ重み付け、又はそれらの組み合わせ（例えば、セグメント化ＤＡＣとして動作する）とし得、したがって、異なるコーディング又は変調スキーム、及び／又は異なる信号処理スキームに対する柔軟性が可能になる。いくつかのＤＡＣの実施形態では、ＮＲＺ入力信号１１２ａ～１１２ｍは、シンボル間隔当たり（すなわち、単位間隔（ＵＩ）当たり）非整数のビット数（例えば、ＰＡＭ－６）を達成するように、１つおきにサンプルが符号化される変調スキームを達成するように符号化され得る。
【0033】
いくつかの実施形態では、Ｖ－Ｉコンバータ１１３ａ～１１３ｍ及びＩ－Ｖコンバータ１１５は、ＮＲＺ入力信号１１２ａ～１１２ｍ、重み付け、及び／又はＮＲＺ入力信号１１２ａ～１１２ｍ間の遅延のうちの１つ以上を使用して、例えば、コンバイナ部分１１４において、無限インパルス応答（infinite impulse response、ＩＩＲ）フィルタ、有限入力応答（finite input response、ＦＩＲ）フィルタ、及び／又はサブユニット間隔（sub-unit interval、ｓｕｂ－ＵＩ）フィルタのうちの１つ又は複数を形成するように拡張することができる。いくつかの実施形態では、送信機回路構成１１０の出力は、ＰＡＭ－Ｎ信号１１９を生成する。いくつかの実施形態では、送信機回路構成１１０は、ＰＡＭ－Ｎ電圧信号１１９の代わりに出力電流信号を生成する。いくつかの実施形態では、送信機回路構成１１０は、ＰＡＭ４実装又はバイナリ重みＤＡＣを表す、以下の図３Ａに示されるような構造を備え得る。いくつかの実施形態では、コンバイナ部分１１４は、ＮＲＺ入力信号１１２ａ～１１２ｍ又は任意のＮＲＺ入力信号１１２のＵＩ遅延及び／又はマルチＵＩ遅延及び／又はサブＵＩ遅延され重み付けされたコピーを組み合わせて、ＦＩＲフィードフォワードフィルタ又はフィードバックフィルタを形成し得る。上で紹介されたＤＡＣ実施形態では、これは、チャネル等化及び／又は反射キャンセルのための柔軟性を提供し得る。
【0034】
いくつかの実施形態では、送信機回路構成１１０の１つ以上の構成要素は、重み付けを用いてハードコード又はプログラムされ得る。いくつかの実施形態では、送信機回路構成１１０のためのＤＣ利得及び／又はスイングは、Ｖ－Ｉコンバータ１１３ａ～１１３ｍ及び／又はＩ－Ｖコンバータ１１５のうちの１つ以上をプログラムすることを介してプログラマブルである。いくつかの実施形態では、送信機回路構成１１０のインピーダンスは、利得と帯域幅との間の関係を調整し、送信機回路構成１１０の伝送線１２０へのインピーダンス整合を調整するために、Ｉ－Ｖコンバータ１１５をプログラムすることを介してプログラムすることができる。いくつかの実施形態では、送信機回路構成１１０の出力フィルタリング及び／又はピーキングを、Ｖ－Ｉコンバータ１１３ａ～１１３ｍ又はＩ－Ｖコンバータ１１５のうちの１つ以上をアクティブ化又は非アクティブ化することによってプログラムすることができる。例えば、Ｖ－Ｉコンバータ１１３ａ～１１３ｍ又はＶ－Ｉコンバータ１１５をアクティブ化及び非アクティブ化することは、スイングを維持しながら帯域幅を下げるために、Ｖ－Ｉコンバータ１１３ａ～１１３ｍ又はＶ－Ｉコンバータ１１５をタンデムに非アクティブ化することを含み得る。いくつかの実施形態では、そのようなアクティブ化又は非アクティブ化は、図１に示されるように、Ｖ－Ｉコンバータ１１３ａ～１１３ｍがインバータの複数のバンク又はレベルを備える場合、個々のインバータレベルにおいて生じ得る。いくつかの実施形態では、送信機回路構成周波数応答のピーキングを、抵抗器１１６をプログラムすること（例えば、抵抗器１１６の抵抗を調整すること）及び／又はこの抵抗器に接続する追加の明示的に追加されたプログラマブルキャパシタンスをプログラムすることによってプログラムすることができる。
【0035】
いくつかの実施形態では、ＰＡＭ－Ｎ信号１１９は、対応する入力回路構成１１１へのＮＲＺ入力信号１１２を同一にするか、又はＶ－Ｉコンバータ１１３ａ～１１３ｍのうちの１つ以上をトライステートにすることによって、重み付けを用いてプログラムすることができ、及び／又は対応するマルチレベル信号のレベル数を低減することができる。トライステートするとは、ブロックの出力が弱く駆動されている間も高インピーダンス状態にあるように、ブロックを無効にすることを意味する。例えば、異なるＶ－Ｉコンバータ１１３ａ～１１３ｍを、異なる強度又は重みを有するようにプログラムすることができ、及び／又は入力ＮＲＺ信号を調整することができる。例えば、図３Ａを参照すると、出力ＰＡＭ－Ｎ信号（ＰＡＭ－４信号ＶＰＡＭ４によって表される）は、２つのＮＲＺ信号（及び対応する入力回路構成１１１）を使用し、２つのＮＲＺ信号の２つの電圧レベルは、同一に設定され、２つのＮＲＺ信号のうちの一方は、最下位ビット（least significant bit、ＬＳＢ）入力信号として意図され、他方は、最上位ビット（most significant bit、ＭＳＢ）入力信号として意図される。対応するＭＳＢ出力電流信号重み付けは、ＭＳＢブランチを複製することによってＬＳＢ出力電流信号の重み付けの２倍であり、これは、対応するＬＳＢ出力の電流重み付けの２倍（したがって、最終的な電圧寄与の２倍）をＭＳＢ出力に与える。
【0036】
ＰＡＭ－Ｎ信号１１９は、入力ＰＡＭ－Ｎ電気信号１３１を受信する受信機回路構成１３０への搬送のために伝送線１２０に渡され得る。特定の実施形態では、伝送線１２０は、１つ以上の金属層から構成される金属ワイヤなどの金属相互接続伝送線と、これらの層のうちの１つ以上を接続する対応するビアと、を備え、送信機回路構成１１０から受信機回路構成１３０にデータを送信するように接続されている。伝送線１２０は、いくつかの形態をとるか、又は様々な方法で分類することができる。
【0037】
例えば、上で紹介したように、伝送線１２０は、はっきりと定義された特性、すなわち「瞬時インピーダンス」Ｚ０を有し得る。伝送線１２０は、対象の周波数範囲においてかなりの誘導性及び容量性挙動を有し、受信機回路構成１３０への搬送のために伝送線１２０に渡されるＰＡＭ－Ｎ信号１１９の立ち上がり／立ち下がり時間と同じ程度の大きさである遅延（又は群遅延）を有し得る。いくつかの実施形態では、伝送線１２０は、抵抗及びキャパシタンス（resistance and capacitance、ＲＣ）支配伝送線、キャパシタンス（capacitance、Ｃ）支配伝送線、抵抗（resistance、Ｒ）支配伝送線、インダクタンス及びキャパシタンス（inductance and capacitance、ＬＣ）支配伝送線、又は抵抗、インダクタンス、及びキャパシタンス（resistance,inductance,and capacitance、ＲＬＣ）支配伝送線のうちの１つである。
【0038】
特定の実施形態では、伝送線１２０は、差動シグナリングの場合などにおいて、差動ペアワイヤである。いくつかの実施形態では、伝送線１２０のワイヤ又は導体は、ＡＣ電流を送信機回路構成１１０に戻す、及び／又は伝送線１２０を介して送信機回路構成１１０から受信機回路構成１３０に搬送される電圧信号が他の信号によって破損するのを保護する、隣接する導体を備える戻り経路又はシールドを提供するか、又は含む。いくつかの実施形態では、戻り経路のこのようなワイヤ又は導体は、例えば、伝送線１２０がはっきりと定義された特性インピーダンスＺ０を有する場合、特性インピーダンスを定義するのに役立つ。いくつかの実施形態では、伝送線１２０は光相互接続を含むことができる。このような実施形態では、ＰＡＭ－Ｎ信号１１９として送信機回路構成１１０によって出力された電気信号は、送信機回路構成１１０と伝送線１２０との間に配置された電気－光コンバータ回路によって光信号に変換され、次いで、光相互接続１２０を通して送られ、次いで、ＰＡＭ－Ｎ光信号を入力ＰＡＭ－Ｎ電気信号１３１に変換する受信機回路構成における光－電気コンバータ回路によって受信される。いくつかの実施形態では、伝送線１２０は、送信機回路構成が、オフチップ又は異なるＩＣ上にある受信機回路構成１３０にＰＡＭ－Ｎ信号１１９を送信することを有効にし、それによって、伝送線１２０はオフチップチャネルである。
【0039】
伝送線１２０は、描写されるように、ＰＡＭ－Ｎ信号１１９を入力ＰＡＭ－Ｎ信号１３１として受信機回路構成１３０に提供する。
【0040】
受信機回路構成１３０は、入力ＰＡＭ－Ｎ信号１３１をバッファリング、及び／又は増幅、及び／又はフィルタリング、及び／又は等化し、出力ＰＡＭ－Ｎ信号１３９を提供し得る。いくつかの実施形態では、受信機回路構成１３０は、図２Ａ～図２Ｆ、図３Ｂ～図３Ｄ、図３Ｆ～図３Ｉ、若しくは図４Ａ若しくは図４Ｂに関して以下に記載のトポロジ、又は図３Ｅの差動トポロジなどのいずれかのインバータ又は回路構成を備え得る。いくつかの実施形態では、受信機は、追加の後続のステージ又は回路を備え得る。
【0041】
いくつかの実施形態では、受信機回路構成１３０は、受信機終端ＺＴを含む。いくつかの実施形態では、受信回路構成１３０は、図３Ｃ及び図３Ｄを参照して示されるように、複数の経路が受信機回路構成１３０に入る場合に、分離機能などを用いて、受信機回路構成１３０の入力レッグ又は出力をアクティブ化又は非アクティブ化する能力に対応するトライステート機能を含む。そのようなマルチパスの場合に、各パスに対する信号は、受信機回路構成１３０から効果的に接続及び切断されることができ、そのため、受信機回路構成１３０が、限定はしないが、対応するインバータを有効／無効にすること、直列結合スイッチを有効にすることなどの方法によって、対応する信号を受信しない。いくつかの実施形態では、複数の経路は、同じチップ上の送信機１１０（又は複数のトライステート可能要素が並列に存在する場合、複数の異なる送信機）とは異なる送信機からの信号を提供する。いくつかの実施形態では、複数の経路は、異なるチップ上の１つ以上の送信機からのものであってもよく、対応する信号は、例えばチップバンプ又はピンから開始する別の受信機信号チェーンを通って入る。
【0042】
いくつかの実施形態では、受信機回路構成１３０の終端インピーダンスＺＴは、シングルエンド入力の実施形態については、図５Ａ～図５Ｅを参照して示された回路の実施形態、又は差動信号入力の実施形態については、図６Ａ～図６Ｆを参照して示された回路の実施形態などの（ただし、これらに限定されない）様々な構造を備えることができる。
【0043】
受信機回路構成１３０は、任意選択で、終端インピーダンス回路構成１３２を含む。終端インピーダンス回路構成１３２は、例えば、群遅延が立ち上がり／立ち下がり時間と同程度である場合、オンチップＬＣ依存伝送線１２０を終端する（又は整合する）ために使用され得る。いくつかの実施形態では、終端インピーダンス回路構成１３２は、例えば、短絡又は抵抗器を介して対応する出力に接続された入力を有するインバータを備え、これは、受信機と互換性のある共通モードを維持するのに役立ち得、また、プロセス、電圧、及び温度（process,voltage,and temperature、ＰＶＴ）にわたるレシオメトリック定義利得／スイングを維持するのに役立ち得る。終端インピーダンス回路構成１３２に続いて、受信機回路構成１３０は、抵抗器１３８と並列の第１のインバータ１３４及び第２のインバータ１３６を含む。いくつかの実施形態では、送信機回路構成１１０が受信機回路構成１３０に送信された出力電流信号を生成するときに、受信機回路構成１３０は、受信された電流信号を受信回路構成１３０の入力において電圧信号に変換する終端インピーダンス回路構成１３２を含み得る。いくつかの実施形態では、受信機回路構成１３０は、伝送線１２０から受信された入力信号の検出並びに更なるバッファリング及び／又は処理を提供する。いくつかの実施形態では、受信機回路構成１３０は、バッファ及び／又は増幅器を形成し、第１のインバータ１３４は、利得／スイングを制御し、第２のインバータ１３６は、利得、スイング、及び帯域幅を制御し、抵抗器１３８は、アクティブインダクタ特質をインピーダンス１／ｇｍＬに追加する。いくつかの実施形態では、抵抗器１３８は、アクティブインダクタ特性を除去する（例えば、低オーム接続を有する）短絡回路であり得る。他の実施形態では、受信機回路構成１３０は、受信回路構成１３０及び／又は図４Ａ及び図４Ｂ及び／又は他の回路構成などの回路構成からなるチェーンとしての図４Ａ及び／又は図４Ｂなどの回路構成とすることができる。例えば、受信機回路構成１３０のアナログ部分の一部としてアナログ－デジタルコンバータ（analog-to-digital converter、ＡＤＣ）が存在し得、更に、アナログ－デジタル変換後の追加のデジタル信号処理（digital signal processing、ＤＳＰ）が存在し得る。
【0044】
いくつかの実施形態では、受信機回路構成１３０のＤＣ利得及び／又はスイング及び／又はフィルタリング能力は、例えば、第１及び第２のインバータ１３４及び１３６（又は、１３０が異なる回路、例えば、図４Ａ及び／又は図４Ｂから構成される場合の他の様々な要素）のうちの１つ以上をプログラムすることを介して、プログラマブルである。いくつかの実施形態では、終端抵抗のＤＣインピーダンスは、利得、帯域幅、及び／又は整合インピーダンスを伝送線インピーダンスとトレードするようにプログラマブルであり得る。いくつかの実施形態では、受信機回路構成１３０の出力フィルタリング及び／又はピーキングを、第１及び第２のインバータ１３４及び１３６のうちの１つ以上をアクティブ化又は非アクティブ化することによってプログラムすることができる。例えば、第１及び第２のインバータ１３４及び１３６をアクティブ化及び非アクティブ化することは、帯域幅を下げるために第１及び第２のインバータ１３４及び／又は１３６をタンデムに非アクティブ化することを備え得る。いくつかの実施形態では、このようなアクティブ化又は非アクティブ化は、図１に示されるように、第１及び／又は第２のインバータ１３４及び１３６がインバータの複数のバンク又はレベルを備える場合、個々のインバータレベルにおいて生じ得る。いくつかの実施形態では、受信機回路構成周波数応答のピーキングを、抵抗器１３８をプログラムすることによってプログラムすることができる。他では、ピーキング及び他のフィルタリングを、図４Ａ及び／又は図４Ｂに提示されるものなどの連続時間線形等化器回路を通して採用することができる。
【0045】
上で紹介したように、送信機回路構成１１０のＶ－Ｉコンバータ１１３ａ～１１３ｍ及びＩ－Ｖコンバータ１１５、並びに受信機回路構成１３０の第１及び第２のインバータ１３４及び１３６は、ＣＭＯＳ構成要素として実装される。いくつかの実施形態では、ＣＭＯＳ構成要素は、ＣＭＯＳインバータ、ＣＭＯＳスイッチ及び／又は抵抗器（パッシブ及び／又はアクティブ）、キャパシタ（パッシブ及び／又はアクティブ）、及び／又はインダクタ（パッシブ及び／又はアクティブ）のうちの１つ以上を使用して構築される。送信機回路構成１１０は、個々のＮＲＺ入力信号１１２ａ～１１２ｍを加算して、ＰＡＭ－Ｎアナログ電圧信号１１９を作成する小型で均質なコンバイナ／加算器であり得る。送信機回路構成１１０は、そのコンバイナ／加算器／ＤＡＣ構成において、図２Ａ～図２Ｆに示されるものなどのＣＭＯＳインバータ回路実施形態を含むＣＭＯＳインバータ回路と互換性のある共通モード及びスイングを作成し得る。このようなＣＭＯＳインバータ回路の変形形態は、ＣＭＯＳバッファ、ＣＭＯＳインバータベースのＣＴＬＥ、トランスインピーダンス増幅器など、様々なトポロジにおいて使用され得る。いくつかの実施形態では、上述の送信機回路構成１１０は、伝送線１２０を駆動するために、１１４によって、固有のソース終端インピーダンスを更に含む。いくつかの実施形態では、Ｖ－Ｉコンバータ１１３ａ～１１３ｍ及びＩ－Ｖコンバータ１１５並びに第１及び第２のインバータ１３４及び１３６は、それぞれ、高帯域幅を有し、（送信機回路構成１１０のコンバータのために）駆動及び／又は（受信機回路構成１３０のインバータのために）終端するように構成され、それは、送信機回路構成１１０と受信機回路構成１３０との間の伝送線１２０のために使用されるリピータ又は並列のデータバスの数を低減する。いくつかの実施形態では、トライステート可能なインバータ（図３Ｃに示されるようなもの、又は図３Ｄのスイッチ）は、受信機回路構成１３０に注入又はタップする方法を提供する。トライステート可能なインバータは、受信機回路構成１３０内に共同設置されてもよく、受信機回路構成１３０に信号を注入するための１つの経路、又は複数の経路若しくは方法のうちの１つであり得る。図３Ｂに示されるように、示される受信機回路構成のための代替的な経路は存在せず、したがって、図３Ｂにおける送信機構成とこの受信機回路構成との間に１つの経路（すなわち、Ｖｉｎ（ＲＸ））が存在する。図３Ｃ又は図３Ｄでは、１つ以上の送信機回路構成から受信機回路構成への信号のための複数の注入点（すなわち、Ｖｉｎ（ＲＸ）及びＶｉｎ（その他））が示されている。したがって、注入点は、図３Ｃの場合に独立してトライステート可能なインバータＧＭ回路（例えば、ＧＭ－Ｏ又はＧＭインバータＧＭ回路を有効にすることによって）を使用するか、又は図３Ｄの場合に独立して制御されるスイッチ（例えば、ＳＷ－Ｏ又はＳＷスイッチを有効にすることによって）を使用するかにかかわらず、異なる経路から選択することができる。追加の実施形態は、両方の経路を同時に有効にし、ｇｍＬインピーダンスにおいて各経路の出力電流を組み合わせることを伴ってもよい。
【0046】
いくつかの実施形態では、データリンク１００は、オンチップ又はチップ間内部ループバック機能を有効にし、フルレート又はより低いレートの信号を、送信機回路構成１１０を介して送信機から、受信機回路構成１３０及び伝送線１２０を介して受信機に送ることができる。内部ループバックは、送信機及び受信機の両方の試験を、同じチップ又は異なるチップ上に位置するときに、有効にする。内部ループバックは、例えば、ＰＡＭ－Ｎ信号のより高速でより効率的な通信を有効にし、内蔵型オンチップ試験を有効にし得る。この回路構成は、フルレート及びＰＡＭ－Ｎ対応であってもよく、これは、ＰＡＭ－Ｎがアプリケーションである場合、フルレート（又はより低いレート）でのＰＡＭ－Ｎデータ伝送に採用された回路及び回路特質の全て又はいくつかの完全な試験を可能にする。
【0047】
いくつかの実施形態では、データリンク１００は、データのオンチップ又はチップ間転送を有効にする。例えば、データリンク１００は、単一チップの構成要素間又は異なるチップの構成要素間のデータの移動を有効にし得る。
【0048】
いくつかの実施形態では、送信機回路構成１１０は、抵抗器１１６に対して、トライオード抵抗器を含む。トライオード抵抗器は、アクティブ若しくはパッシブ、又はパッシブ及びアクティブ構成要素の両方の組み合わせとすることができる。いくつかの実施形態では、トライオード抵抗器１１６は、プログラマブル構成要素を備えることができ、及び／又は分路又は並列構成に基づいて、ＣＭＯＳ、ＰＭＯＳ、又はＮＭＯＳとすることができる。いくつかの実施形態では、抵抗器１１６は、トライオード抵抗器であるか、別の抵抗器であるかにかかわらず、図６Ａ～図６Ｆに示される回路構造のうちの１つを備えることができる。特定の実施形態では、抵抗器１１６は、キャパシタンスを導入する構成要素を備えるか、又はそれと組み合わせられ、そのため、抵抗器１１６及びキャパシタンスが、対応する出力信号の周波数応答を成形するために使用することができる。例えば、抵抗器１１６、及び対応する暗黙的又は明示的に追加されたキャパシタンスは、送信機回路構成１１０によって生成される出力信号の帯域幅拡張及び／又はピーキングを調整するために使用され得る。受信機回路構成１３０は、送信機回路構成１１０の抵抗器１１６に対応し得る抵抗器１３８を含む。したがって、抵抗器１１６に利用可能な変形形態及び構成は、上述したように、受信機回路構成の抵抗器１３８に同様に適用される。
【0049】
いくつかの実施形態では、データリンク１００及びその回路構成は、シングルエンドアーキテクチャを有するものとして示されているが、シングルエンドアーキテクチャを複製することによって擬似差動動作を導入することができる。例えば、高帯域幅及び／又は高性能実施形態及びシステムなどの特定の実施形態では、差動アーキテクチャが採用され得る。そのようなシステムは、高速要件、高信号対雑音比（ＳＮＲ）要件、電源雑音に対する耐性、高い線形性などのうちの１つ以上を含み得る。多くのシステムは、擬似差動動作を採用し得るが、いくつかのアプリケーションは、シングルエンド動作を採用し得る。
【0050】
図２Ａ～図２Ｆは、例示的な実施形態による、同様の特質及び結果を維持しながら図１のチップ間データリンクに統合することができる代替的な概略ブロックを描写する。示される代替的な概略ブロックは、送信機回路構成１１０及び受信機回路構成１３０のための様々なＣＭＯＳインバータベースのトポロジを実装し得る。示されたこのような実施形態の利点は、調整可能性、構成可能性、又は適応可能性、及びトライステート化及び／又は多重化などの複雑な機能のサポートのうちの１つ以上を含み得る。いくつかの実施形態では、回路の各部においてそのような実施形態を有するか又は有さないかを選ぶことは、調整可能性又は複雑さ（例えば、イネーブル信号又はバイアス信号などの信号がどのように生成されるか）を増加又は減少させ得、したがって、送信機回路構成内及び受信機回路構成内の特定のサブ回路の必要性に応じて、対応するインバータの全て、若しくはいくつかがプログラマブルであるか、又はいずれもプログラマブルではなくてもよい。
【0051】
例えば、図２Ａは、例えば、Ｖ－Ｉコンバータ１１３ａ－１１３ｍ、Ｉ－Ｖコンバータ１１５、並びに第１及び第２のインバータ１３４及び１３６を参照して、図１に示されるインバータバンクの単一ＣＭＯＳインバータ表現に対応し得る、単一のインバータ２００を備えるインバータ概略図を示す。インバータ概略図内の単一のインバータ２００を通る矢印は、単一のインバータ２００がプログラマブルである（例えば、デジタル方式でオン又はオフにされるか、又はアナログ方式で調整され得る）ことを示す。
【0052】
図２Ｂは、ＣＭＯＳインバータバンクの概略図２０５を描写し、例えば、図１に示されるようなインバータバンクのいくつか又は全てに使用することができる。概略図２０５は、インバータバンクのＣＭＯＳインバータを、対応するＰＭＯＳトランジスタ２０６及びＮＭＯＳトランジスタ２０７として表す。具体的には、概略図２０５は、Ｘ又はＹ個のＰＭＯＳトランジスタ２０６及びＸ個のＮＭＯＳトランジスタ２０７を備える。ＣＭＯＳインバータの描写された概略図２０５は、入力電圧Ｖｉに基づいて、出力電圧Ｖｏを生成し、更に、それぞれ、低インピーダンスに接続されるか、又は低インピーダンスとして構成される場合、電流を生み出し得るか、又は受信し得る。いくつかの事例では、異なる数のＰＭＯＳ及び／又はＮＭＯＳトランジスタ２０６及び／又は２０７をそれぞれ独立して有効にすることは、ＮＭＯＳトランジスタ２０７と比較してＰＭＯＳトランジスタ２０６の相対的な強度の調整を可能にする。
【0053】
図２Ｃは、図１に示されるようなインバータバンクなどのＣＭＯＳインバータバンクの別の概略図２１０を描写する。概略図２１０は、インバータバンクのＣＭＯＳインバータを、対応するＰＭＯＳイネーブルトランジスタ２１１、ＮＭＯＳトランジスタ２１２、ＰＭＯＳトランジスタ２１３、及びＮＭＯＳイネーブルトランジスタ２１４として表す。概略図２１０は、図２Ｂのインバータバンクと比較して、対応するインバータバンクをイネーブル又はディセーブルすることを可能にする点で、ＣＭＯＳインバータに追加の制御を提供する。ＣＭＯＳインバータが構成要素１１３、１１５、１３４、１３６において採用される場合、これらの構成要素は、独立したイネーブル／ディセーブル信号を使用することによって、独立してイネーブル又はディセーブルされるインバータのこれらのバンクのいずれかのインバータのいずれかを有することができる。概略図２１０では、ＰＭＯＳイネーブルトランジスタ２１１及びＰＭＯＳトランジスタ２１３の数は、数Ｎ又はＭによって決定され、一方、ＮＭＯＳトランジスタ２１２及びＮＭＯＳイネーブルトランジスタ２１４の数は、数Ｎによって決定される。ＰＭＯＳイネーブルトランジスタ２１１及びＰＭＯＳトランジスタ２１３は、それぞれのｓｐ個の「ネット」によって結合され得、ＮＭＯＳトランジスタ２１２及びＮＭＯＳイネーブルトランジスタ２１４は、それぞれのｓｎ個の「ネット」によって結合され得る。イネーブル及びディセーブルトランジスタ（ＰＭＯＳイネーブルトランジスタ２１３及びＮＭＯＳイネーブルトランジスタ２１４）は、個々のＣＭＯＳインバータ又はインバータバンクをイネーブル及びディセーブルし、及び／又は対応するＣＭＯＳインバータを共同で又は独立して調整する機会を提供する。インバータ概略図２０５と同様に、ＣＭＯＳインバータの描写されたインバータ概略図２１０は、入力電圧Ｖｉに基づいて、出力電圧Ｖｏを生成し、更に、低インピーダンスに接続されるか、又は低インピーダンスとして構成される場合、それぞれ電流を生み出し得るか又は受信し得る。
【0054】
図２Ｄは、図１に示されるようなインバータバンクなどのＣＭＯＳインバータバンクのインバータ略図２１５を描写する。概略図２１５は、図２Ｃのインバータ概略図２１０の構成と同様の構成における、対応するＰＭＯＳバイアストランジスタ２１６、ＮＭＯＳトランジスタ２１７、ＰＭＯＳトランジスタ２１８、及びＮＭＯＳバイアストランジスタ２１９としてのインバータバンクのＣＭＯＳインバータを表す。インバータ概略図２１５は、いくつかの電圧源及び／又は電圧ＤＡＣから生成され得るアナログ電圧ｂｉａｓｐ及びｂｉａｓｎを使用して、インバータのバイアスを調整することを含む、インバータ概略図にわたる異なる追加の制御をＣＭＯＳインバータに提供する。インバータ概略図２１５では、ＰＭＯＳバイアストランジスタ２１６及びＰＭＯＳトランジスタ２１８の数は、数Ｎ又はＭによって決定され、一方、ＮＭＯＳトランジスタ２１７及びＮＭＯＳバイアストランジスタ２１９の数は、数Ｎによって決定される。バイアスＰＭＯＳバイアストランジスタ２１８及びＮＭＯＳバイアストランジスタ２１９は、個々のＣＭＯＳインバータをバイアスする、及び／又は対応するＣＭＯＳインバータを調整するための機会を提供する。ＰＭＯＳバイアストランジスタ２１６及びＰＭＯＳトランジスタ２１８は、それぞれのｓｐ個の「ネット」によって結合されてよく、ＮＭＯＳトランジスタ２１７及びＮＭＯＳバイアストランジスタ２１９は、それぞれのｓｎ個の「ネット」によって結合され得る。インバータ概略図２０５と同様に、ＣＭＯＳインバータの描写されたインバータ概略図２１５は、入力電圧Ｖｉに基づいて、出力電圧Ｖｏを生成する。
【0055】
図２Ｅは、図２Ｃの概略図２１０と同様のＣＭＯＳインバータバンクの概略図２１０を描写し、ＰＭＯＳイネーブルトランジスタ２１１及びＰＭＯＳトランジスタ２１３は、図２Ｃに示されるような対応する「ｓｐ」及び「ｓｎ」個のネットの代わりに、並列の独立したワイヤのバスを介して接続される。同様に、図２ＥのＮＭＯＳトランジスタ２１２及びＮＭＯＳイネーブルトランジスタ２１４は、図２Ｃの対応する「ｓｐ」及び「ｓｎ」個のネットの代わりに、並列の独立したワイヤの別のバスを介して接続される。図２Ｅの残りの構成要素は、図２Ｃの同様に番号付けされラベル付けされた構成要素に対応し得る。対応する説明は、簡潔にするためにここでは繰り返さない。
【0056】
図２Ｆは、図２Ｄの概略図２１５と同様のＣＭＯＳインバータバンクの概略図２１５を描写し、ＰＭＯＳバイアストランジスタ２１６及びＰＭＯＳトランジスタ２１８は、図２Ｄに示されるような対応する「ｓｐ」及び「ｓｎ」個のネットの代わりに、並列の独立したワイヤのバスを介して接続される。同様に、図２ＦのＮＭＯＳトランジスタ２１７及びＮＭＯＳバイアストランジスタ２１９は、図２Ｄの対応する「ｓｐ」及び「ｓｎ」個のネットの代わりに、並列の独立したワイヤの別のバスを介して接続される。図２Ｆの残りの構成要素は、図２Ｄの同様に番号付けされラベル付けされた構成要素に対応し得る。対応する説明は、簡潔にするためにここでは繰り返さない。
【0057】
いくつかの実施形態では、様々なＣＭＯＳインバータ構造及び概略図は、主に、又は完全に、ＣＭＯＳトランジスタから構築することができる。例えば、送信機回路構成１１０及び受信機回路構成１３０のＶ－Ｉコンバータ１１３ａ～１１３ｍ、Ｉ－Ｖコンバータ１１５、並びに第１及び第２のインバータ１３４及び１３６は、図２Ａ～図２Ｆに示されるように、ＣＭＯＳインバータ及び／又はトライオード、又は線形領域ＣＭＯＳ抵抗器から構成され得る。
【0058】
図３Ａ～図３Ｉは、例示的な実施形態による、図１の送信機回路構成１１０及び／又は受信機回路構成１３０の構成要素の代替的な配置を描写する。具体的には、図３Ａは、図１のデータリンク１００内の送信機回路構成１１０の代替的な概略図３００を描写する。図３００は、最下位ビット（ＬＳＢ）ＮＲＺ信号のために構成された入力回路構成３０２と、各々が最上位ビット（ＭＳＢ）ＮＲＺ信号を処理する入力回路構成３０４ａ及び３０４ｂとを含む。
【0059】
図３Ｂ～図３Ｄは、図１のデータリンク内の受信機回路構成が、（送信機又は何らかの他の位置からの）個々の信号又は複数の信号を単一の受信機信号チェーンに結合するか、組み合わせるか、又は選択的に結合するための代替的な概略図を描写する。例えば、図３Ｂは、図１の受信機回路構成１３０を描写する。対照的に、図３Ｃは、複数の入力レッグ又は経路を備える受信機回路構成を描写し、各経路は、それ自体のインバータのバンクを有する。いくつかの実施形態では、異なるレッグに対するインバータの異なるバンクは、それらの出力電流をＧＭＬに供給する、対応する入力レッグのＧＭ又はＧＭ－Ｏインバータを有効にするために、異なるモードでアクティブ化することができ、したがって、最終的に電圧Ｖｏｕｔを作成するソースを選択的に選び、それは、次いで、Ｖｏｕｔに接続される後続の受信回路構成の入力に供給することができる。図３Ｄは、全てがインバータの単一のバンクを共有する複数の入力レッグを備える受信機回路構成を描写し、各入力レッグは、対応するスイッチを介してインバータのバンクに結合される。いくつかの実施形態では、異なるレッグ又はスイッチを異なるモードでアクティブ化して、対応する入力レッグ又はスイッチを有効にすることができ、スイッチへの入力における電圧をそのスイッチを通して伝搬させて、その点におけるインピーダンスによって最終的に電圧Ｖｏｕｔに変換される出力電流を更に作成するように、スイッチが供給するインバータを制御することができる。次いで、この出力信号Ｖｏｕｔは、後続の受信回路構成に供給される。いくつかの実施形態では、受信機回路構成は、１つ以上の入力レッグの出力信号を受信するバッファ、増幅器、及び／又はＣＴＬＥを含むことができる。したがって、インバータ又は同様の構成要素を使用することによって、個々の経路を１つの経路に選択すること、及び／又はトライステート／無効にすることができ、それによってマルチプレクサ機能が達成される。
【0060】
【0061】
図３Ｆ～図３Ｉは、図１のデータリンクの送信機回路構成及び／又は受信機回路構成で採用されたインバータ回路の代替的な概略図を描写する。具体的には、図３Ｆの概略図は、Ｖ－Ｉ増幅器を提供するために使用することができるインバータ回路構成の構成の詳細を提供する。図３Ｇの概略図は、抵抗器のようなインピーダンスを提供するために使用することができるインバータ回路構成の構成の詳細を提供する。図３Ｈの概略図は、インピーダンスのような抵抗器＋インダクタを提供するために使用することができるインバータ回路構成の構成の詳細を提供し、インダクタ部分は、「アクティブインダクタ」として当業者に知られているものに由来する。いくつかの実施形態では、図３Ｆ～図３Ｈのこれらの概略図の組み合わせを使用して、図３ＦのＶ－Ｉ増幅器を図３Ｇの抵抗器のようなインピーダンスと接続することに基づいて、線形インバータ回路構成を形成するなど、特定の回路構成を作成することができる。図３Ｉの概略図は、線形領域又はトライオード領域にバイアスされたトランジスタを備えるトライオード抵抗器を提供するために使用することができる回路構成の構成の詳細を提供する。
【0062】
図４Ａ及び図４Ｂは、例示的な実施形態による、図１の送信機回路構成及び／又は受信機回路構成に統合され得る潜在的なＣＴＬＥ回路構成を描写する。示される回路構成は、異なる条件下でピーキングを提供し得、このピーキングは、プログラマブルであり得る。
【0063】
図５Ａ～図５Ｅは、例示的な実施形態による、シングルエンド受信機回路構成への統合のための例示的な終端インピーダンス回路構成を描写する。図５Ａ～図５Ｅの間に示される終端インピーダンス回路構成の変形形態の各々は、スイング、帯域幅、又は互いに対する整合、及び伝送線に対する整合（例えば、スイング対帯域幅対伝送線に対する整合）のうちの１つ以上を調整するようにプログラマブル（又は開回路）であり得る。いくつかの実施形態では、図５Ａ～図５Ｅのうちの１つ以上の終端インピーダンス回路構成は、図３Ｇに関して示されるように、パッシブ抵抗器、ＣＭＯＳ、ＮＭＯＳ、若しくはＰＭＯＳベースのアクティブトライオード抵抗器）、又は抵抗器動作を提供するインバータ回路構成を備え得る。いくつかの実施形態では、終端インピーダンス回路構成は、図５Ｃ及び図５Ｄの抵抗器などの抵抗器を含み、抵抗器は、寄生キャパシタンスの存在下で、高周波数（例えば、ＧＨｚ範囲）で生じ得る有効終端インピーダンスの任意の減少を低減するのに役立つアクティブインダクタを形成することができる。いくつかの実施形態では、図５Ａ～図５Ｅの終端インピーダンス回路構成のうちの１つにキャパシタンスを調整すること（例えば、潜在的な暗黙的キャパシタンスを追加すること、又は意図的にキャパシタンスを追加すること）は、場合によっては有益であり得る周波数依存インピーダンスを提供することができる。
【0064】
【0065】
図７Ａ及び図７Ｂは、送信機回路構成７１０及び受信機回路構成７３０の描写された位置に含まれるインダクタを有する、例示的に代替的な送信機回路構成７１０及び例示的に代替的な受信機回路構成７３０をそれぞれ描写する。
【0066】
図７Ａは、図１の送信機回路構成１１０に対応する送信機回路構成７１０を描写しており、例えば、送信機回路構成７１０の１つ以上の位置にパッシブインダクタが追加されている。パッシブインダクタは、送信機回路構成７１０に対する帯域幅拡張及び／又は追加のピーキングを可能にするために、送信機回路構成７１０に追加することができる。いくつかの実施形態では、送信機回路構成７１０に追加されたパッシブインダクタは、送信機回路構成７１０においてシャントピーキングを提供し得るシャントインダクタを備える。
【0067】
代替的又は追加的に、送信機回路構成７１０は、インダクタ７５２ａ～７５２ｍの位置によって示されるように、送信機回路構成７１０の各並列入力回路構成の１つ以上の位置に１つ以上のインダクタ７５２ａ～７５２ｍを含んでもよい。いくつかの実施形態では、そうでなければ入力回路構成のうちの１つ以上に置かれるインダクタ７５２ａ～７５２ｍは、単一の共通インダクタ（明示的に示されないが、インダクタ７５２ａ～７５２ｍのうちのいずれかの任意の位置に置くことができる）と置き換えることができる。いくつかの実施形態では、インダクタ７５２ａ～７５２ｍは、ＧＭ０～ＧＭＭ－１の出力が短絡され、複数のインダクタ７５２ａ～７５２ｍが単一のインダクタによって置き換えられる１つの単一のインダクタによって置き換えられてもよい。いくつかの実施形態では、インダクタ７５６及び７５８のうちの１つ以上は、インダクタ７５２ａ～７５２ｍの有無にかかわらず、送信機回路構成７１０内に示されるように置くことができる。いくつかの実施形態では、インダクタ７５６及び７６４は、インバータのドレインが比較的低いインピーダンスとして挙動するため、シャントインダクタのようなピーキングを提供する。いくつかの実施形態では、そのような様式での複数のインダクタの使用は、インダクタコイルのうちのいくつか又は全ての間の磁気相互結合を可能にし得る。特定の実施形態では、シャントインダクタは、相互結合の有無にかかわらず、送信機回路構成７１０に示されるような位置に置かれたインダクタと組み合わせて使用することができる。
【0068】
図７Ｂは、図１の受信機回路構成１３０に対応する受信機回路構成７３０を描写しており、例えば、受信機回路構成７３０の１つ以上の位置にパッシブインダクタが追加されている。送信機回路構成７１０についての説明と同様に、受信機回路構成７３０について帯域幅拡張及び／又は追加のピーキングを可能にする同様の理由で、パッシブインダクタを受信機回路構成７３０に追加することができる。受信機回路構成７３０に導入されたパッシブインダクタ７６０～７６８は、送信機回路構成７１０に関して上に説明したように、受信機回路構成７３０にも同様に適用される。いくつかの実施形態では、「直列－シャント」（インダクタ７５２ａ～７５２ｍのうちの１つ以上とインダクタ７５６など）又は「シャント直列」（例えば、インダクタ７５６とインダクタ７５８）又は直列シャント直列（例えば、インダクタ７５２ａ～７５２ｍのうちの１つ以上、インダクタ７５６、及びインダクタ７５８）などの組み合わせも可能である。
【0069】
図８は、例示的な実施形態による、伝送線１２０などの伝送線を介して、図１の送信機回路構成１１０などの送信機回路と受信機回路構成１３０などの受信機回路構成との間でデータ信号を送信する方法８００のためのフロー図を描写する。一般に、方法８００は、単一のＩＣ上の構成要素間又は異なるＩＣ上の構成要素間でデータを送信するために使用することができる。特定の実施形態では、方法８００のステップは、任意の順序で実行することができ、追加のステップを追加することができ、又はステップを除去することができる。
【0070】
ブロック８０２において、図１の送信機回路構成１１０などの送信機回路構成は、複数の並列に結合された対応する入力コンバータ回路構成（Ｖ－Ｉコンバータ１１３ａ～１１３ｍなど）において、複数の入力非ゼロ復帰（ＮＲＺ）電圧信号を受信する。いくつかの実施形態では、送信機回路構成は、ある数Ｍの受信された入力ＮＲＺ電圧信号を受信する。
【0071】
ブロック８０４において、送信機回路構成は、対応する入力コンバータ回路構成を介して、複数のＮＲＺ入力電圧信号の各々を対応する電流信号に変換することに基づいて、複数の電流信号を生成する。したがって、送信機回路構成は、Ｍ個のＮＲＺ入力電圧信号に基づいて、Ｍ個の電流信号を生成する。
【0072】
ブロック８０６において、送信機回路構成は、複数の電流信号をマルチレベルＰＡＭ－Ｎ電流信号に組み合わせる。いくつかの実施形態では、送信機回路構成は、図１のコンバイナ／コンバータ部分１１４を備える。
【0073】
ブロック８０８において、送信機回路構成は、マルチレベル電流信号をＰＡＭ－Ｎ出力電圧信号に変換する。いくつかの実施形態では、ＰＡＭ－Ｎ信号のＮの値は、入力ＮＲＺ電圧信号の数Ｍに基づいて生成され、Ｎ＝２Ｍである。Ｎの値と入力ＮＲＺ電圧信号の数Ｍとの間の他の関係（Ｎ！＝２Ｍである）も同様に存在し得る。
【0074】
ブロック８１０において、送信機回路構成は、結合された伝送線を介して、ＰＡＭ－Ｎ出力電圧信号を受信機回路構成に送信する。
【0075】
【0076】
いくつかの実施形態では、送信機回路構成は、それぞれの重みでハードコード又はプログラムされた１つ以上の入力コンバータ回路構成又はコンバイナコンバータ回路構成を備える。いくつかの実施形態では、方法８００は、少なくとも１つの入力コンバータ回路構成又はコンバイナコンバータ回路構成に対するＤＣ利得をプログラムすることを更に含む。いくつかの実施形態では、方法８００は、出力電圧信号を受信機回路構成に搬送するように構成された伝送線のインピーダンスに基づいて、コンバイナコンバータ回路構成のシャントインピーダンスをプログラムすることを更に含む。いくつかの実施形態では、方法８００は、（１）１つ以上の入力コンバータ回路構成及びコンバイナコンバータ回路構成の個々の構成要素をタンデムにアクティブ化又は非アクティブ化して帯域幅を低下させること、又は（２）周波数応答における任意選択のピーキングに対してコンバイナコンバータ回路構成の抵抗器の抵抗をプログラムすることに基づいて、出力電圧信号の出力フィルタリング又はピーキングをプログラムすることを更に含む。いくつかの実施形態では、抵抗器は、パッシブ若しくはアクティブトライオード抵抗器、又はアクティブインダクタを有しない短絡回路のうちの少なくとも１つを備える。
【0077】
図９Ａは、一実施例による、プログラマブルデバイス９０１を描写するブロック図である。プログラマブルデバイス９０１は、プログラマブルロジック（ＰＬ）９０３（プログラマブルファブリックとも称される）、入力／出力（ＩＯ）回路構成９６８、シリアルトランシーバ９６７、信号変換回路構成９６６、強化回路構成９９０、構成ロジック９２５、及び構成メモリ９２６を含む。プログラマブルデバイス９０１は、不揮発性メモリ９２７、ダイナミックランダムアクセスメモリ（dynamic random access memory、ＤＲＡＭ）９２８、及び他の回路構成９２９などの外部回路構成に結合することができる。様々な実施例では、プログラマブルデバイス９０１は、処理システム（processing system、ＰＳ）９０２、ネットワークオンチップ（network-on-chip、ＮｏＣ）９５５、データ処理エンジン（data processing engine、ＤＰＥ）アレイ９５６、周辺相互接続９６１、周辺回路構成９６２、及びダイ間相互接続回路構成９６４を更に含む。
【0078】
ＰＬ９０３は、ロジックセル９３０、サポート回路構成９３１、及びプログラマブル相互接続９３２を含む。ロジックセル９３０は、複数の入力の一般的なロジック機能を実装するように構成され得る回路構成を含む。例えば、ロジックセル９３０は、図１～図７において上記に論じられたＮｏＣコンパイラのうちの１つ以上を実装し得る。サポート回路構成９３１は、デジタル信号プロセッサ、メモリなどの専用回路構成を含む。ロジックセル９３０及びサポート回路構成９３１は、プログラマブル相互接続９３２を使用して相互接続することができる。ロジックセル９３０をプログラムし、サポート回路構成９３１のパラメータを設定し、プログラマブル相互接続９３２をプログラムするための情報は、構成ロジック９２５によって構成メモリ９２６に記憶される。構成ロジック９２５は、不揮発性メモリ９２７又は任意の他のソース（例えば、ＤＲＡＭ９２８又は他の回路構成９２９）から構成データを取得することができる。いくつかの実施例では、構成ロジック９２５は、プラットフォーム管理コントローラ（ＰＭＣ）９７２を含む。ＰＭＣ９７２は、ＰＬ９０３、ＰＳ９０２、ＮｏＣ９５５、ＤＰＥアレイ９５６、信号変換回路構成９６６、強化回路構成９９０などのプログラマブルデバイス９０１のサブシステムをブート及び構成するように構成される。
【0079】
ＩＯ回路構成９６８は、ＰＬ９０３、ＰＳ９０２などのプログラマブルデバイス９０１のサブシステムのための外部インターフェースを提供する。いくつかの実施例では、ＩＯ回路構成９６８は、外部メモリ（例えば、ＤＲＡＭ９２８）とインターフェースするように構成されたメモリコントローラ９７０を含む。他の接続回路構成は、周辺相互接続９６１、周辺回路構成９６２、及びダイ間相互接続回路構成９６４を含むことができる。周辺相互接続９６１は、周辺構成要素相互接続エクスプレス（peripheral component interconnect express、ＰＣＩｅ）回路構成などのバスインターフェース回路構成を含む。周辺回路構成９６２は、ユニバーサルシリアルバス（universal serial bus、ＵＳＢ）ポート、Ｅｔｈｅｒｎｅｔ（登録商標）ポート、ユニバーサル非同期トランシーバ（universal asynchronous transceiver、ＵＡＲＴ）ポート、シリアル周辺インターフェース（serial peripheral interface、ＳＰＩ）ポート、汎用ＩＯ（general purpose IO、ＧＰＩＯ）ポート、シリアルアドバンストテクノロジーアタッチメント（serial advanced technology attachment、ＳＡＴＡ）ポートなどを含む。ダイ間相互接続回路構成９６４は、（例えば、プログラマブルデバイス９０１がマルチダイ集積回路構成パッケージ内の１つのダイであるときのために）他のプログラマブルデバイス内のダイ間相互接続回路構成のようにインターフェースするように構成された回路構成を含む。シリアルトランシーバ９６７は、プログラマブルデバイス９０１のための外部ＩＯインターフェースを提供するように構成された高速送信／受信回路構成を含む。
【0080】
ＰＳ９０２は、マイクロプロセッサ、メモリ、サポート回路構成、ＩＯ回路構成などを含むことができる。ＮｏＣ９５５は、ＰＳ９０２、ＰＬ９０３、強化回路構成９９０、及びＤＰＥアレイ９５６の間など、プログラマブルデバイス９０１のサブシステム間の通信を提供するように構成されている。ＤＰＥアレイ９５６は、ベクトルプロセッサのアレイなど、データ処理を実行するように構成されたＤＰＥのアレイを含むことができる。信号変換回路構成９６６は、アナログ－デジタルコンバータ（ＡＤＣ）及びデジタルーアナログコンバータ（ＤＡＣ）を含む。
【0081】
強化回路構成９９０は、所定の機能を有する回路構成を含む。所与の強化回路構成９９０は、１つ以上の所定の機能を含むことができる。例示的な強化回路構成９９０は、フィルタ、ミキサ、サンプルレートコンバータ、トランスフォーム回路構成などを含む。強化回路構成９９０は、具体的な所定の機能を構成するか、又は所定の機能の中から選択するようにプログラマブルであり得る。しかしながら、ＰＬ９０３内の回路構成とは対照的に、強化回路構成９９０は、異なる機能で構成又は再構成されることができない。例えば、強化回路構成９９０は、２つの所定の選択可能な機能を有するフィルタを含むことができる。第３の機能を強化回路構成９９０に追加することも、２つの機能のうちの１つを強化回路構成９９０から除去することもできない。対照的に、ＰＬ９０３において構成されたフィルタは、１つ以上の追加の機能を追加するように、又は１つ以上の機能を除去するように再構成され得る。更に、ＰＬ９０３内に構成されたフィルタを完全に除去し、別の回路構成と交換することができる。対照的に、強化回路構成９９０は、プログラマブルデバイス９０１から除去することができない（しかし、必要に応じて使用しないことができる）。
【0082】
図９Ｂは、一実施例による、ＰＬ９０３のフィールドプログラマブルゲートアレイ（ＦＰＧＡ）の実装を例解する。図９Ｂに示されるＰＬ９０３は、本明細書に記載されるプログラマブルデバイスの任意の実施例において使用されることができる。ＰＬ９０３は、構成可能ロジックブロック（configurable logic block、「ＣＬＢ」）９３３、ランダムアクセスメモリブロック（blocks of randomaccess memory、「ＢＲＡＭ」）９３４、入力／出力ブロック（input/output block、「ＩＯＢ」）９３６、構成及びクロッキングロジック（configuration and clocking logic、「ＣＯＮＦＩＧ／ＣＬＯＣＫＳ」）９４２、デジタル信号処理ブロック（digital signal processing block、「ＤＳＰ」）９３５、専用入力／出力ブロック（「Ｉ／Ｏ」）９４１（例えば、構成ポート及びクロックポート）、及びデジタルクロックマネージャ、アナログ－デジタルコンバータ、システム監視ロジックなどの他のプログラマブルロジック９３９を含む多数の異なるプログラマブルタイルを含む。
【0083】
いくつかのＰＬ９０３において、各々のプログラマブルタイルは、図９Ｂの上部に含まれる例によって示されるように、同じタイル内のプログラマブルロジック要素の入力及び出力端子９４８への接続を有する少なくとも１つのプログラマブル相互接続要素（interconnect element、「ＩＮＴ」）９４３を含み得る。各々のプログラマブル相互接続要素９４３はまた、同じタイル又は他のタイル内の隣接するプログラマブル相互接続要素の相互接続セグメント９４９への接続を含むことができる。各々のプログラマブル相互接続要素９４３はまた、ロジックブロック（図示せず）間の汎用ルーティングリソースの相互接続セグメント９５０への接続を含むことができる。汎用ルーティングリソースは、相互接続セグメント（例えば、相互接続セグメント９５０）のトラックを含むロジックブロック（図示せず）と、相互接続セグメントを接続するためのスイッチブロック（図示せず）との間のルーティングチャネルを含むことができる。汎用ルーティングリソースの相互接続セグメント（例えば、相互接続セグメント９５０）は、１つ以上のロジックブロックにまたがることができる。プログラマブル相互接続要素９４３は、汎用ルーティングリソースとともに、例解されるＰＬのためのプログラマブル相互接続構造（「プログラマブル相互接続」）を実装する。
【0084】
例示的な実装形態では、ＣＬＢ９３３は、ユーザロジックを実装するようにプログラムされ得る構成可能ロジック要素（configurable logic element、「ＣＬＥ」）９４４に加え、単一のプログラマブル相互接続要素（「ＩＮＴ」）９４３を含むことができる。ＢＲＡＭ９３４は、１つ以上のプログラマブル相互接続要素に加えて、ＢＲＡＭロジック要素（BRAM logic element、「ＢＲＬ」）９４５を含むことができる。典型的に、タイルに含まれる相互接続要素の個数は、タイルの高さによって異なる。描写の実施例では、ＢＲＡＭタイルの高さは、５個のＣＬＢと同じであるが、他の個数（例えば、４個）も使用可能である。ＤＳＰタイル９３５は、適切な数のプログラマブル相互接続要素に加えて、ＤＳＰロジック要素（DSP logic element、「ＤＳＰＬ」）９４６を含むことができる。ＩＯＢ９３６は、例えば、プログラマブル相互接続要素９４３の１つのインスタンスに加えて、入力／出力ロジック要素（input/output logic、「ＩＯＬ」）９４７の２つのインスタンスを含むことができる。当業者には明らかなように、例えば、Ｉ／Ｏロジック要素９４７に接続された実際のＩ／Ｏパッドは、典型的に、入力／出力ロジック要素９４７の領域に限定されない。
【0085】
描画される例では、ダイの中心近くの水平領域（図９Ｂに示される）は、構成、クロック、及び他の制御ロジックに使用される。この水平領域又は列から延びる垂直列９５１は、ＰＬの幅にわたってクロック及び構成信号を分配するために使用される。
【0086】
図９Ｂに例解されたアーキテクチャを活用したいくつかのＰＬは、ＰＬの大部分を構成する規則的な柱状構造を中断させる追加のロジックブロックを含む。追加のロジックブロックは、プログラマブルブロック及び／又は専用ロジックであり得る。
【0087】
図９Ｂは、例示的なＰＬアーキテクチャのみを例解することが意図されていることに留意されたい。例えば、図９Ｂの上部に含まれる、行におけるロジックブロックの個数、行の相対幅、行の個数と順番、行に含まれるロジックブロックのタイプ、そのロジックブロックの相対サイズ、また相互接続／ロジック実装形態は、単に例示的なものである。例えば、実際のＰＬでは、ユーザロジックの効率的な実装を容易にするために、ＣＬＢが現れる場所はどこでも、ＣＬＢの２つ以上の隣接する行が典型的に含まれるが、隣接するＣＬＢ行の数は、ＰＬの全体的なサイズに応じて変化する。
【0088】
図９Ｃは、一実施例による、マルチダイプログラマブルデバイス９５４を描写するブロック図である。マルチダイのプログラマブルデバイス９５４は、複数のプログラマブルデバイス９０１、例えば、プログラマブルデバイス９０１Ａ、９０１Ｂ、９０１Ｃ、及び９０１Ｄを含む。一実施例では、各プログラマブルデバイス９０１は、インタポーザ９６０上に配設されたＩＣダイである。各プログラマブルデバイス９０１は、プログラマブルデバイス９５４のスーパーロジック領域（super logic region、ＳＬＲ）９５３、例えば、ＳＬＲ９５３Ａ、９５３Ｂ、９５３Ｃ、及び９５３Ｄを備える。プログラマブルデバイス９０１は、インタポーザ９６０上の導体（スーパーロングライン（super long line、ＳＬＬ）５２と呼ばれる）と、プログラマブルデバイス９０１の各々内に配設されたダイ間相互接続回路構成９６４とを通して相互接続される。プログラマブルＩＣは、図１～図６Ｃで上述したＮｏＣコンパイラを形成することができる。
【0089】
前述では、本開示において提示される実施形態が参照される。しかしながら、本開示の範囲は、特定の記載された実施形態に限定されない。代わりに、説明される特徴及び要素の任意の組み合わせは、異なる実施形態に関連するか否かにかかわらず、企図される実施形態を実装及び実践するために企図される。更に、本明細書に開示される実施形態は、他の可能な解決策又は従来技術に勝る利点を達成し得るが、特定の利点が所与の実施形態によって達成されるか否かは、本開示の範囲を限定するものではない。したがって、前述の態様、特徴、実施形態、及び利点は、単に例示的なものであり、特許請求の範囲に明示的に記載されている場合を除き、添付の特許請求の範囲の要素又は限定とはみなされない。
【0090】
当業者によって理解されるように、本明細書に開示される実施形態は、システム、方法、又は装置などとして具現化され得る。したがって、態様は、完全にハードウェアの実施形態、若しくはハードウェア製品の組み合わせ、又は本明細書では全て一般に「回路構成」又は「システム」と呼ばれ得る対応するプログラムとハードウェア態様を組み合わせる実施形態の形態をとり得る。更に、プログラマブルロジックブロック、ルックアップテーブル（lookup table、ＬＵＴ）などの特定の態様は、対応するプログラムを使用して制御され得るハードウェア構成要素の形態をとり得る。
【0091】
１つ以上のコンピュータ可読媒体の任意の組み合わせを利用し得る。コンピュータ可読媒体は、コンピュータ可読信号媒体又はコンピュータ可読記憶媒体であり得る。コンピュータ可読記憶媒体は、例えば、電子、磁気、光学、電磁気、赤外線、若しくは半導体のシステム、装置、若しくはデバイス、又は前述の任意の好適な組み合わせであり得るが、これらに限定されない。コンピュータ可読記憶媒体のより具体的な例（非網羅的なリスト）は、１つ以上のワイヤを有する電気接続、ポータブルコンピュータディスケット、ハードディスク、ランダムアクセスメモリ（random access memory、ＲＡＭ）、読み取り専用メモリ（read-only memory、ＲＯＭ）、消去可能プログラマブル読み取り専用メモリ（erasable programmable read-only memory、ＥＰＲＯＭ又はフラッシュメモリ）、光ファイバ、ポータブルコンパクトディスク読み取り専用メモリ（portable compact disc read-only memory、ＣＤ－ＲＯＭ）、光記憶デバイス、磁気記憶デバイス、又は前述の任意の好適な組み合わせを含む。本明細書の文脈では、コンピュータ可読記憶媒体は、命令実行システム、装置、又はデバイスによって、又はそれに関連して使用するためのプログラムを含むか、又は記憶することができる任意の有形媒体である。
【0092】
コンピュータ可読信号媒体は、例えば、ベースバンドにおいて、又は搬送波の一部として、コンピュータ可読プログラムコードが具現化された伝搬データ信号を含み得る。そのような伝搬信号は、電磁気、光学、又はそれらの任意の好適な組み合わせを含むが、それらに限定されない、種々の形態のうちのいずれかをとり得る。コンピュータ可読信号媒体は、コンピュータ可読記憶媒体ではなく、命令実行システム、装置、又はデバイスによって、又はそれに関連して使用するためのプログラムを通信、伝搬、又は移送することができる任意のコンピュータ可読媒体であり得る。
【0093】
コンピュータ可読媒体上に具現化されたプログラムコードは、ワイヤレス、ワイヤライン、光ファイバケーブル、ＲＦなど、又は前述の任意の好適な組み合わせを含むが、それらに限定されない、任意の適切な媒体を使用して送信され得る。
【0094】
本開示の態様の動作又はプログラムを実施するためのコンピュータプログラムコードは、例えば、Ｊａｖａ、Ｓｍａｌｌｔａｌｋ、Ｃ＋＋などのオブジェクト指向プログラム言語、及び「Ｃ」プログラム言語又は同様のプログラム言語などの従来の手続き型プログラム言語を含む、１つ以上のプログラム言語の任意の組み合わせで書き込まれ得る。プログラムコードは、ユーザのコンピュータ上で完全に、ユーザのコンピュータ上で部分的に、スタンドアロンソフトウェアパッケージとして、ユーザのコンピュータ上で部分的に、リモートコンピュータ上で部分的に、又はリモートコンピュータ若しくはサーバ上で完全に実行し得る。後者のシナリオでは、リモートコンピュータは、ローカルエリアネットワーク（local area network、ＬＡＮ）若しくは広域ネットワーク（wide area network、ＷＡＮ）を含む任意のタイプのネットワークを介してユーザのコンピュータに接続され得るか、又は外部コンピュータ（例えば、インターネットサービスプロバイダを使用するインターネットを介して）に接続され得る。
【0095】
本開示の態様は、本開示に提示された実施形態による方法、装置（システム）、及びコンピュータプログラム製品のフロー図説明及び／又はブロック図を参照して以下に記載されている。フロー図説明及び／又はブロック図の各ブロック、並びにフロー図説明及び／又はブロック図におけるブロックの組み合わせは、コンピュータプログラム命令によって実装することができることが理解されよう。これらのコンピュータプログラム命令は、コンピュータ又は他のプログラマブルデータ処理装置のプロセッサを介して実行される命令が、フロー図及び／又はブロック図のブロックで指定された機能／行為を実装するための手段を作成するような機械をもたらすように、汎用コンピュータ、専用コンピュータ、又は他のプログラマブルデータ処理装置のプロセッサに提供され得る。
【0096】
これらのコンピュータプログラム命令はまた、コンピュータ可読記憶媒体に記憶された命令が、フロー図及び／又はブロック図のブロックで指定された機能／行為の態様を実装する命令を含む製造物品を生み出すように、コンピュータ、プログラマブルデータ処理装置、及び／又は他のデバイスに、特定の方法で機能するように指示することができる、コンピュータ可読記憶媒体に記憶され得る。
【0097】
コンピュータプログラム命令はまた、コンピュータ、他のプログラマブルデータ処理装置、又は他のデバイスにロードされて、一連の動作ステップを、コンピュータ、他のプログラマブル装置、又は他のデバイス上で行わせて、コンピュータ実装プロセスを生み出得、そのため、コンピュータ、又は他のプログラマブル装置上で実行される命令は、フロー図及び／又はブロック図のブロックに指定される機能／行為を実装するためのプロセスを提供する。
【0098】
図中のフロー図及びブロック図は、本発明の様々な実施例によるシステム、方法、及び装置の可能な実装形態のアーキテクチャ、機能、及び動作を例解する。これに関して、フロー図又はブロック図の各ブロックは、指定されたロジック機能を行うように回路構成を制御又はプログラムするための１つ以上の実行可能命令を含む、回路構成、そのような回路構成のためのプログラム、そのような回路構成のための命令の部分を表し得る。いくつかの代替的な実装形態では、ブロックに記載されている機能は、図に記載された順序から外れて発生する場合がある。例えば、連続して示される２つのブロックは、実際には実質的に同時に実行され得るか、又はブロックは、関与する機能に応じて、逆の順序で実行され得る。ブロック図及び／又はフロー図説明の各ブロック、並びにブロック図及び／又はフロー図説明におけるブロックの組み合わせは、指定された機能若しくは行為、又は専用ハードウェアとコンピュータ命令との組み合わせを実施する、専用ハードウェアベースのシステムによって実装することができることにも留意されたい。
【0099】
以下の非限定的な実施例において、上で開示した技術が表現され得る。
【0100】
実施例１．送信機回路であって、
並列に結合された２つ以上の入力コンバータ回路であって、２つ以上の入力コンバータ回路の各々が、非ゼロ復帰（ＮＲＺ）入力電圧信号を対応する電流信号に変換するように構成されている、２つ以上の入力コンバータ回路と、
２つ以上の対応する電流信号を組み合わせて出力電圧信号に変換するように構成された組み合わせ回路と、を備え、
２つ以上の入力コンバータ回路及び組み合わせ回路が、２つ以上の入力コンバータ回路によって受信された対応する２つ以上のＮＲＺ入力電圧信号を、出力電圧信号としてのパルス振幅変調レベルＮ（ＰＡＭ－Ｎ）信号出力に変換し、
２つ以上の入力コンバータ回路及び組み合わせ回路が、ＣＭＯＳインバータベースの回路を備え、
値Ｎが、２つ以上の入力コンバータ回路によって受信されたＮＲＺ入力電圧信号の数及び入力コンバータ回路の相対的な強度に少なくとも部分的に基づいて定義される、送信機回路。
並列に結合された２つ以上の入力コンバータ回路であって、２つ以上の入力コンバータ回路の各々が、非ゼロ復帰（ＮＲＺ）入力電圧信号を対応する電流信号に変換するように構成されている、２つ以上の入力コンバータ回路と、
２つ以上の対応する電流信号を組み合わせて出力電圧信号に変換するように構成された組み合わせ回路と、を備え、
２つ以上の入力コンバータ回路及び組み合わせ回路が、２つ以上の入力コンバータ回路によって受信された対応する２つ以上のＮＲＺ入力電圧信号を、出力電圧信号としてのパルス振幅変調レベルＮ（ＰＡＭ－Ｎ）信号出力に変換し、
２つ以上の入力コンバータ回路及び組み合わせ回路が、ＣＭＯＳインバータベースの回路を備え、
値Ｎが、２つ以上の入力コンバータ回路によって受信されたＮＲＺ入力電圧信号の数及び入力コンバータ回路の相対的な強度に少なくとも部分的に基づいて定義される、送信機回路。
【0101】
実施例２．２つ以上の入力コンバータ回路又は組み合わせ回路の各々が、それぞれの重みでハードコード又はプログラムされている、実施例１に記載の送信機回路。
【0102】
実施例３．２つ以上の入力コンバータ回路に対するそれぞれの重みが、２つ以上の入力コンバータ回路のうちの少なくとも１つをトライステートにすること、又は複数の２つ以上の入力コンバータ回路のＮＲＺ入力電圧信号を同一にすることに基づいて、ＰＡＭ－Ｎ信号出力におけるレベルの数を低減するようにプログラムされている、実施例２に記載の送信機回路。
【0103】
実施例４．２つ以上の入力コンバータ回路に対するそれぞれの重みが、互いに異なる、実施例２に記載の送信機回路。
【0104】
実施例５．入力コンバータ回路又は組み合わせ回路のうちの少なくとも１つに対するＤＣ利得が、プログラマブルである、実施例１に記載の送信機回路。
【0105】
実施例６．組み合わせ回路に対する有効シャントインピーダンスが、出力電圧信号を受信機回路に搬送するように構成されている伝送線又はチャネルのインピーダンスに基づいて、プログラムされている、実施例１に記載の送信機回路。
【0106】
実施例７．出力電圧信号の出力フィルタリング又はピーキングが、（１）入力コンバータ回路及び組み合わせ回路の個々の回路をタンデムにアクティブ化又は非アクティブ化して帯域幅を低下させること、（２）組み合わせ回路のコンバイナコンバータ回路と並列の抵抗器の抵抗をプログラムすること、又は（３）周波数応答における任意選択のピーキングに対して抵抗器に接続されたキャパシタンスをプログラムすることのうちの１つ以上に基づいて、プログラムされている、実施例１に記載の送信機回路。
【0107】
実施例８．抵抗器が、パッシブ抵抗器又はアクティブトライオード抵抗器のうちの少なくとも１つを備える、実施例７に記載の送信機回路。
【0108】
実施例９．データ信号を送信する方法であって、
複数の並列に結合された対応する入力コンバータ回路において、複数の非ゼロ復帰（ＮＲＺ）入力電圧信号を受信することと、
複数の並列に結合された対応する入力コンバータ回路を介して、複数のＮＲＺ入力電圧信号の各々を対応する電流信号に変換することに基づいて、複数の電流信号を生成することと、
コンバイナコンバータ回路を介して、複数の電流信号をマルチレベルパルス振幅変調（ＰＡＭ－Ｎ）電流信号に組み合わせることと、
マルチレベルＰＡＭ－Ｎ電流信号をＰＡＭ－Ｎ出力電圧信号に変換することと、
複数の並列に結合された対応する入力コンバータ回路及びコンバイナコンバータ回路が、ＣＭＯＳインバータベースの回路を備え、
値Ｎが、複数の並列に結合された入力コンバータ回路のうちのいくつかによって受信されたＮＲＺ入力電圧信号の数に基づいて、かつ複数の並列に結合された対応する入力コンバータ回路の相対的な強度に基づいて定義される、方法。
複数の並列に結合された対応する入力コンバータ回路において、複数の非ゼロ復帰（ＮＲＺ）入力電圧信号を受信することと、
複数の並列に結合された対応する入力コンバータ回路を介して、複数のＮＲＺ入力電圧信号の各々を対応する電流信号に変換することに基づいて、複数の電流信号を生成することと、
コンバイナコンバータ回路を介して、複数の電流信号をマルチレベルパルス振幅変調（ＰＡＭ－Ｎ）電流信号に組み合わせることと、
マルチレベルＰＡＭ－Ｎ電流信号をＰＡＭ－Ｎ出力電圧信号に変換することと、
複数の並列に結合された対応する入力コンバータ回路及びコンバイナコンバータ回路が、ＣＭＯＳインバータベースの回路を備え、
値Ｎが、複数の並列に結合された入力コンバータ回路のうちのいくつかによって受信されたＮＲＺ入力電圧信号の数に基づいて、かつ複数の並列に結合された対応する入力コンバータ回路の相対的な強度に基づいて定義される、方法。
【0109】
実施例１０．データリンク回路であって、
複数の入力非ゼロ復帰（ＮＲＺ）電圧信号を受信し、
入力ＮＲＺ電圧信号を対応する電流信号に変換し、
複数の電流信号に基づいて、出力電圧信号としてのＰＡＭ－Ｎ信号を生成するように構成された送信機回路と、
送信機回路からＰＡＭ－Ｎ信号を受信し、
受信されたＰＡＭ－Ｎ信号を処理することに基づいて、出力ＰＡＭ－Ｎ信号を生成するように構成された受信機回路と、
送信機回路から受信機回路にＰＡＭ－Ｎ信号を搬送するように構成されている伝送線又はチャネルと、を備え、
値Ｎが、送信機回路によって受信された複数の入力ＮＲＺ電圧信号の数に基づいて、かつ送信機回路における入力コンバータ回路の相対的な重みに基づいて定義される、データリンク回路。
複数の入力非ゼロ復帰（ＮＲＺ）電圧信号を受信し、
入力ＮＲＺ電圧信号を対応する電流信号に変換し、
複数の電流信号に基づいて、出力電圧信号としてのＰＡＭ－Ｎ信号を生成するように構成された送信機回路と、
送信機回路からＰＡＭ－Ｎ信号を受信し、
受信されたＰＡＭ－Ｎ信号を処理することに基づいて、出力ＰＡＭ－Ｎ信号を生成するように構成された受信機回路と、
送信機回路から受信機回路にＰＡＭ－Ｎ信号を搬送するように構成されている伝送線又はチャネルと、を備え、
値Ｎが、送信機回路によって受信された複数の入力ＮＲＺ電圧信号の数に基づいて、かつ送信機回路における入力コンバータ回路の相対的な重みに基づいて定義される、データリンク回路。
【0110】
実施例１１．受信機回路が、送信機回路からの複数の入力経路を備える、実施例１０に記載のデータリンク回路。
【0111】
実施例１２．複数の入力経路の各々が、（１）複数の入力経路間で共有される共有インバータ回路に結合されており、かつ出力ＰＡＭ－Ｎ信号を生成するように構成されている独立インバータ回路、又は（２）両方とも複数の入力経路間で共有され、出力ＰＡＭ－Ｎ信号を生成するように構成されている第１の共有インバータ回路及び第２の共有インバータ回路に結合された独立スイッチ回路を備える、実施例１１に記載のデータリンク回路。
【0112】
実施例１３．受信機回路が、伝送線又はチャネルのインピーダンスに基づいて、受信機回路の有効入力インピーダンスを調整するように構成されている終端抵抗器を備える、実施例１０に記載のデータリンク回路。
【0113】
実施例１４．終端抵抗器が、振幅対帯域幅対伝送線又はチャネルへのマッチングをトレードするように構成可能である、実施例１３に記載のデータリンク回路。
【0114】
実施例１５．送信機回路又は受信機回路のうちの少なくとも１つが、それぞれのＰＡＭ－Ｎ信号を生成するインバータ回路の出力に入力を結合するパッシブ抵抗器又はアクティブトライオード抵抗器を備える、実施例１０に記載のデータリンク回路。
【0115】
実施例１６．パッシブ抵抗器又はアクティブトライオード抵抗器の一方又は両方が、短絡されているか、又は低オーム接続によって置き換えられている、実施例１５に記載のデータリンク回路。
【0116】
実施例１７．データリンク回路が、送信機回路及び受信機回路において、シングルエンドアーキテクチャを備えるか、送信機回路及び受信機回路において、差動アーキテクチャを備えるか、又は送信機回路及び受信機回路において、擬似差動アーキテクチャを備える、実施例１０に記載のデータリンク回路。
【0117】
実施例１８．送信機回路又は受信機回路のうちの１つ以上が、それぞれ送信機回路又は受信機回路において、帯域幅拡張及び／又はピーキングを提供するように構成されている少なくとも１つのパッシブインダクタを備える、実施例１０に記載のデータリンク回路。
【0118】
実施例１９．受信機回路が、送信機回路からの単一の入力経路を備える、実施例１０に記載のデータリンク回路。
【0119】
実施例２０．送信機回路及び受信機回路が両方とも、ＣＭＯＳインバータベースの回路を備えるか、又は受信機回路が、ＣＭＯＳインバータベースの回路を備えない、実施例１０に記載のデータリンク回路。
【0120】
上記は具体的な実施例を対象とするが、他の実施例及び更なる実施例が、その基本的な範囲から逸脱することなく考案され得、その範囲は、以下の「特許請求の範囲」によって決定される。
【図1】
【図2A】
【図2B】
【図2C】
【図2D】
【図2E】
【図2F】
【図3A】
【図3B】
【図3C】
【図3D】
【図3E】
【図3F】
【図3G】
【図3H】
【図3I】
【図4A】
【図4B】
【図5A】
【図5B】
【図5C】
【図5D】
【図5E】
【図6A】
【図6B】
【図6C】
【図6D】
【図6E】
【図6F】
【図7A】
【図7B】
【図8】
【図9A】
【図9B】
【図9C】
【国際調査報告】