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特表2024-536975ビット・スキッピングを用いたアナログ対デジタル変換装置、デバイス、および方法

書誌要約請求の範囲詳細な説明課題実施例実施するための形態図面の説明

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(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-10-10

(54)【発明の名称】ビット・スキッピングを用いたアナログ対デジタル変換装置、デバイス、および方法

(51)【国際特許分類】

H03M 1/14 20060101AFI20241003BHJP

G06N 3/063 20230101ALI20241003BHJP

G06F 17/16 20060101ALI20241003BHJP

G06G 7/60 20060101ALI20241003BHJP

G06G 7/16 20060101ALI20241003BHJP

G06F 3/05 20060101ALI20241003BHJP

【ＦＩ】

H03M1/14 Z

G06N3/063

G06F17/16 M

G06G7/60

G06G7/16

G06F3/05 311Z

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2024507891

(86)(22)【出願日】2022-08-03

(85)【翻訳文提出日】2024-02-07

(86)【国際出願番号】 IB2022057209

(87)【国際公開番号】W WO2023021354

(87)【国際公開日】2023-02-23

(31)【優先権主張番号】17/406,704

(32)【優先日】2021-08-19

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】390009531

【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション

【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬＢＵＳＩＮＥＳＳＭＡＣＨＩＮＥＳＣＯＲＰＯＲＡＴＩＯＮ

【住所又は居所原語表記】ＮｅｗＯｒｃｈａｒｄＲｏａｄ，Ａｒｍｏｎｋ，ＮｅｗＹｏｒｋ１０５０４，ＵｎｉｔｅｄＳｔａｔｅｓｏｆＡｍｅｒｉｃａ

(74)【代理人】

【識別番号】100112690

【弁理士】

【氏名又は名称】太佐種一

(74)【代理人】

【識別番号】100120710

【弁理士】

【氏名又は名称】片岡忠彦

(72)【発明者】

【氏名】カー、モノディープ

(72)【発明者】

【氏名】アグラワル、アンカー

(72)【発明者】

【氏名】カン、ミング

(72)【発明者】

【氏名】キム、キュ－ヒョン

【テーマコード（参考）】

5B056

5J022

【Ｆターム（参考）】

5B056BB64

5B056BB71

5J022AA14

5J022BA06

5J022CD02

(57)【要約】

ビット・スキッピングを用いたアナログ対デジタル変換を実行するための技術が開示される。例えば、方法は、アナログ入力からビットのセットを含むデジタル出力へのアナログ対デジタル変換を実行し、ビットのセットは、最上位ビットおよび１つまたは複数の追加ビットを含み、アナログ対デジタル変換は、最上位ビットに続く１つまたは複数の追加ビットのうちの所与のビットから始まる。

【特許請求の範囲】

【請求項1】

装置であって、
少なくとも１つのプロセッサと、
命令コードを含む少なくとも１つのメモリと
を備え、前記少なくとも１つのメモリおよび前記命令コードが、前記少なくとも１つのプロセッサにより、前記装置に少なくとも、
アナログ入力からビットのセットを含むデジタル出力へのアナログ対デジタル変換を実行することであって、前記ビットのセットが、最上位ビットおよび１つまたは複数の追加ビットを含み、前記アナログ対デジタル変換が、前記最上位ビットに続く前記１つまたは複数の追加ビットのうちの所与のビットから始まる、前記アナログ対デジタル変換を実行すること
を行わせるように構成される、装置。

【請求項2】

前記少なくとも１つのメモリおよび前記命令コードが、前記少なくとも１つのプロセッサにより、前記装置に、
１つまたは複数の指定条件を検出することと、
前記１つまたは複数の指定条件のうちの少なくとも１つを検出したことに応答して、前記ビットのセットのうちの別のビットから始まる前記アナログ対デジタル変換を再開始することと
を行わせるようにさらに構成される、請求項１に記載の装置。

【請求項3】

前記１つまたは複数の指定条件のうちの前記少なくとも１つを検出することが、前記１つまたは複数の追加ビットのうちの前記所与のビットに続く前記１つまたは複数の追加ビットのうちの連続するビットの閾値数の値に少なくとも部分的に基づく、請求項２に記載の装置。

【請求項4】

前記閾値数が、第１のベクトルと第２のベクトルとの２進乗算を実行するドット積エンジンの出力確率分布および前記アナログ対デジタル変換の出力における許容誤差のうちの少なくとも１つに少なくとも部分的に基づいて選択される、請求項３に記載の装置。

【請求項5】

前記最上位ビットに続く前記１つまたは複数の追加ビットのうちの前記所与のビットが、前記最上位ビットに続く前記１つまたは複数の追加ビットのうちの最初のビットを含み、前記ビットのセットのうちの他のビットから始まる前記アナログ対デジタル変換を再開始することが、前記最上位ビットから始まる前記アナログ対デジタル変換を再開始することを含む、請求項２に記載の装置。

【請求項6】

前記最上位ビット（ＭＳＢ）に続く前記１つまたは複数の追加ビットのうちの前記所与のビットが、（ＭＳＢ－ｋ）番目のビットを含み、前記ビットのセットのうちの他のビットから始まる前記アナログ対デジタル変換を再開始することが、（ＭＳＢ－ｋ＋ｌ）番目のビットから始まる前記アナログ対デジタル変換を再開始することを含み、ｌが１以上の整数である、請求項２に記載の装置。

【請求項7】

ｋの値が、第１のベクトルと第２のベクトルとの２進乗算を実行するドット積エンジンの出力確率分布および前記アナログ対デジタル変換の出力における許容誤差のうちの少なくとも１つに少なくとも部分的に基づいて選択される、請求項６に記載の装置。

【請求項8】

第１のベクトルと第２のベクトルとの２進乗算を実行するように構成されたドット積総和計算ユニットを備え、
前記アナログ対デジタル変換が、逐次近似レジスタ・アナログ対デジタル変換器ユニットによって実行され、前記ドット積総和計算ユニットのアナログ出力が前記アナログ入力であり、前記装置が、前記逐次近似レジスタ・アナログ対デジタル変換器ユニットに動作可能に結合されたコントローラ・ロジックをさらに備え、前記コントローラ・ロジックが、前記ドット積総和計算ユニットの出力と重み付き２進コードのシーケンスとの比較に少なくとも部分的に基づいて、前記デジタル出力の前記ビットのセットの値を判定するように構成され、
重み付き２進コードの前記シーケンスが、前記最上位ビットに続く前記１つまたは複数の追加ビットのうちの所与のビットから始まる、請求項１に記載の装置。

【請求項9】

前記最上位ビット（ＭＳＢ）に続く前記１つまたは複数の追加ビットのうちの前記所与のビットが、（ＭＳＢ－ｋ）番目のビットを含み、前記コントローラ・ロジックが、前記１つまたは複数の追加ビットのうちの前記所与のビットに続く前記１つまたは複数の追加ビットのうちの連続するビットの閾値数の値に少なくとも部分的に基づいて１つまたは複数の指定条件を検出したことに応答して、（ＭＳＢ－ｋ＋ｌ）番目のビットから始まる重み付き２進コードの新しいシーケンスを用いて前記デジタル出力の前記ビットのセットの前記値の判定を再開始するようにさらに構成され、ｌが１以上の整数である、請求項８に記載のシステム。

【請求項10】

前記システムが、人工知能システムの一部として実装される、請求項８に記載のシステム。

【請求項11】

前記システムが、１つまたは複数の集積回路の一部として実装される、請求項８に記載のシステム。

【請求項12】

方法であって、
アナログ入力からビットのセットを含むデジタル出力へのアナログ対デジタル変換を実行するステップであって、前記ビットのセットが、最上位ビットおよび１つまたは複数の追加ビットを含み、前記アナログ対デジタル変換が、前記最上位ビットに続く前記１つまたは複数の追加ビットのうちの所与のビットから始まる、前記ステップ
を含み、前記方法が、命令コードを実行するように構成された処理回路によって実行される、方法。

【請求項13】

１つまたは複数の指定条件を検出するステップと、
前記１つまたは複数の指定条件のうちの少なくとも１つを検出したことに応答して、前記ビットのセットのうちの別のビットから始まる前記アナログ対デジタル変換を再開始するステップと
をさらに含み、
前記最上位ビット（ＭＳＢ）に続く前記１つまたは複数の追加ビットのうちの前記所与のビットが、（ＭＳＢ－ｋ）番目のビットを含み、前記ビットのセットのうちの他のビットから始まる前記アナログ対デジタル変換を再開始するステップが、（ＭＳＢ－ｋ＋ｌ）番目のビットから始まる前記アナログ対デジタル変換を再開始することを含み、ｌが１以上の整数である、請求項１２に記載の方法。

【請求項14】

実行可能命令コードが具現化された非一過性コンピュータ可読記憶媒体を備える製造品であって、前記実行可能命令コードが、プロセッサによって実行されたときに、前記プロセッサに、
アナログ入力からビットのセットを含むデジタル出力へのアナログ対デジタル変換を実行するステップであって、前記ビットのセットが、最上位ビットおよび１つまたは複数の追加ビットを含み、前記アナログ対デジタル変換が、前記最上位ビットに続く前記１つまたは複数の追加ビットのうちの所与のビットから始まる、前記ステップ
を実行させる、製造品。

【請求項15】

前記実行可能命令コードが、前記プロセッサによって実行されたときに、前記プロセッサにさらに、
１つまたは複数の指定条件を検出するステップと、
前記１つまたは複数の指定条件のうちの少なくとも１つを検出したことに応答して、前記ビットのセットのうちの別のビットから始まる前記アナログ対デジタル変換を再開始するステップと
を実行させ、
前記最上位ビット（ＭＳＢ）に続く前記１つまたは複数の追加ビットのうちの前記所与のビットが、（ＭＳＢ－ｋ）番目のビットを含み、前記ビットのセットのうちの他のビットから始まる前記アナログ対デジタル変換を再開始するステップが、（ＭＳＢ－ｋ＋ｌ）番目のビットから始まる前記アナログ対デジタル変換を再開始することを含み、ｌが１以上の整数である、請求項１４に記載の製造品。

【請求項16】

システムであって、
第１のベクトルと第２のベクトルとの２進乗算を実行するように構成されたドット積総和計算ユニットと、
前記ドット積総和計算ユニットのアナログ出力をビットのセットを含むデジタル出力に変換するように構成された逐次近似レジスタ・アナログ対デジタル変換器ユニットであって、前記ビットのセットが最上位ビットおよび１つまたは複数の追加ビットを含む、前記逐次近似レジスタ・アナログ対デジタル変換器ユニットと、
前記逐次近似レジスタ・アナログ対デジタル変換器ユニットに動作可能に結合されたコントローラ・ロジックであって、前記ドット積総和計算ユニットの出力と重み付き２進コードのシーケンスとの比較に少なくとも部分的に基づいて前記デジタル出力の前記ビットのセットの値を判定するように構成される、前記コントローラ・ロジックと
を含み、
重み付き２進コードの前記シーケンスが、前記最上位ビットに続く前記１つまたは複数の追加ビットのうちの所与のビットから始まる、システム。

【請求項17】

【請求項18】

前記システムが、人工知能システムの一部として実装される、請求項１６に記載のシステム。

【請求項19】

前記システムが、１つまたは複数の集積回路の一部として実装される、請求項１６に記載のシステム。

【請求項20】

デバイスであって、
第１の信号を出力するように構成されたドット積総和回路であって、前記第１の信号が第１のベクトルと第２のベクトルとの２進乗算のドット積和を含む、前記ドット積総和回路と、
前記ドット積総和回路によって出力される前記第１の信号からビットのセットを含むデジタル出力への変換を実行するように構成された逐次近似レジスタ・アナログ対デジタル変換器であって、前記ビットのセットが最上位ビットおよび１つまたは複数の追加ビットを含む、前記逐次近似レジスタ・アナログ対デジタル変換器と
を備え、前記逐次近似レジスタ・アナログ対デジタル変換器が、
第２の信号を出力するように構成された逐次近似レジスタ・コントローラ回路、ならびに
前記ドット積総和回路に結合された第１の入力ノード、前記逐次近似レジスタ・コントローラ回路に結合された第２の入力ノード、および前記ドット積総和回路によって出力される第１の値と前記逐次近似レジスタ・コントローラ回路によって出力される第２の値との比較に少なくとも部分的に基づいて出力値を提供するように構成された出力ノードを備える、比較器回路
を備え、
前記逐次近似レジスタ・コントローラ回路が、重み付き２進コードのシーケンスが前記第２の信号として出力されるときに作成される前記比較器回路の出力値に少なくとも部分的に基づいて、前記デジタル出力の前記ビットのセットの値を判定するように構成され、
重み付き２進コードの前記シーケンスが、前記最上位ビットに続く前記１つまたは複数の追加ビットのうちの所与のビットから始まる、デバイス。

【請求項21】

前記最上位ビット（ＭＳＢ）に続く前記１つまたは複数の追加ビットのうちの前記所与のビットが、（ＭＳＢ－ｋ）番目のビットを含み、前記逐次近似レジスタ・コントローラ回路が、前記１つまたは複数の追加ビットのうちの前記所与のビットに続く前記１つまたは複数の追加ビットのうちの連続するビットの閾値数の値に少なくとも部分的に基づいて１つまたは複数の指定条件を検出したことに応答して、重み付き２進コードの新しいシーケンスが前記第２の信号として出力されるときに作成される前記比較器回路の出力値に少なくとも部分的に基づいて、前記デジタル出力の前記ビットのセットの前記値の判定を再開始するようにさらに構成され、重み付き２進コードの前記新しいシーケンスが（ＭＳＢ－ｋ＋ｌ）番目のビットから始まり、ｌが１以上の整数である、請求項２０に記載のデバイス。

【請求項22】

前記逐次近似レジスタ・コントローラ回路が、複数のコンデンサを介して前記比較器回路に結合される、請求項２０に記載のデバイス。

【請求項23】

前記複数のコンデンサがそれぞれ異なる静電容量値を有する、請求項２２に記載のデバイス。

【請求項24】

前記ドット積総和回路が複数の論理ＡＮＤゲートを備え、前記複数の論理ＡＮＤゲートのそれぞれが、前記第１のベクトルの第１のベクトル要素および前記第２のベクトルの第２のベクトル要素を入力として受け取り、前記複数の論理ＡＮＤゲートが、前記複数のコンデンサの第１のプレートに結合されたそれぞれの出力を有する、請求項２２に記載のデバイス。

【請求項25】

前記複数のコンデンサのそれぞれが同じ静電容量値を有する、請求項２２に記載のデバイス。

【請求項26】

前記複数の論理ＡＮＤゲートのそれぞれと前記複数のコンデンサとの間に複数のスイッチが結合され、前記複数のスイッチが、前記複数のコンデンサの第２のプレートに結合された共通線上の電圧が前記第１のベクトルと前記第２のベクトルとの前記ドット積和を表す第１の動作モードと、前記複数のコンデンサの前記第２のプレートに結合された前記共通線上の前記電圧が重み付き２進コードの前記シーケンスのうちの１つを表す第２の動作モードとの間で切り替えるように構成される、請求項２５に記載のデバイス。

【請求項27】

前記ドット積総和回路が、複数のスイッチを介して複数の論理ＡＮＤゲートに結合された追加の複数のコンデンサを備え、前記複数の論理ＡＮＤゲートのそれぞれが、前記第１のベクトルの第１のベクトル要素および前記第２のベクトルの第２のベクトル要素を入力として受け取り、前記複数の論理ＡＮＤゲートが、前記追加の複数のコンデンサの第１のプレートに結合されたそれぞれの出力を有する、請求項２２に記載のデバイス。

【請求項28】

前記ドット積総和回路が複数のビット・セル処理ユニットを備え、前記複数のビット・セル処理ユニットのそれぞれが、
前記第１のベクトルの前記要素のうちの１つを表す第１のベクトル要素値を記憶し、
前記第２のベクトルの前記要素のうちの１つを表す第２のベクトル要素値を入力として受け取り、
前記第１のベクトル要素値と前記第２のベクトル要素値との２進乗算を表す値を出力する、請求項２０に記載のデバイス。

【請求項29】

前記複数のビット・セル処理ユニットのそれぞれが、抵抗処理ユニットおよびメモリ・セルのうちの１つを備える、請求項２８に記載のデバイス。

【発明の詳細な説明】

【技術分野】

【0001】

本分野は、アナログ対デジタル変換（ＡＤＣ：analog-to-digital conversion）に関し、より詳細には、限定されないがニューラル・ネットワーク・モデルに使用される積和（ＭＡＣ：multiply-accumulate）回路などの混合信号回路におけるＡＤＣに関する。混合信号回路は、アナログ信号領域とデジタル信号領域との両方で動作する。したがって、ＡＤＣは通常、少なくともいくつかの計算を実行するために必要である。しかしながら、ＡＤＣ変換エネルギーは、混合信号回路の設計における制限要因となる可能性がある。

【発明の概要】

【0002】

本発明の実施形態は、例えばニューラル・ネットワーク・モデルを実行するように構成された混合信号回路などにおいて、アナログ対デジタル変換計算を実行するための改良された技術を提供する。

【0003】

一実施形態では、装置は、少なくとも１つのプロセッサと、命令コードを含む少なくとも１つのメモリとを備える。少なくとも１つのメモリおよび命令コードは、少なくとも１つのプロセッサにより、装置に少なくとも、アナログ入力からビットのセットを含むデジタル出力へのアナログ対デジタル変換を実行することであって、ビットのセットが、最上位ビットおよび１つまたは複数の追加ビットを含み、アナログ対デジタル変換が、最上位ビットに続く１つまたは複数の追加ビットのうちの所与のビットから始まる、アナログ対デジタル変換を実行することを行わせるように構成される。

【0004】

別の実施形態では、方法は、アナログ入力からビットのセットを含むデジタル出力へのアナログ対デジタル変換を実行するステップであって、ビットのセットが、最上位ビットおよび１つまたは複数の追加ビットを含み、アナログ対デジタル変換が、最上位ビットに続く１つまたは複数の追加ビットのうちの所与のビットから始まる、ステップを含む。方法は、命令コードを実行するように構成された処理回路によって実行される。

【0005】

さらに別の実施形態では、製造品は、実行可能命令コードが具現化された非一過性コンピュータ可読記憶媒体を備え、実行可能命令コードは、プロセッサによって実行されたときに、プロセッサに、アナログ入力からビットのセットを含むデジタル出力へのアナログ対デジタル変換を実行するステップであって、ビットのセットが、最上位ビットおよび１つまたは複数の追加ビットを含み、アナログ対デジタル変換が、最上位ビットに続く１つまたは複数の追加ビットのうちの所与のビットから始まる、ステップを実行させる。

【0006】

さらなる実施形態では、システムは、第１のベクトルと第２のベクトルとの２進乗算を実行するように構成されたドット積総和（dot-product summation）計算ユニットと、ドット積総和計算ユニットのアナログ出力をビットのセットを含むデジタル出力に変換するように構成された逐次近似レジスタ（successive approximation register）・アナログ対デジタル変換器ユニットであって、ビットのセットが最上位ビットおよび１つまたは複数の追加ビットを含む、逐次近似レジスタ・アナログ対デジタル変換器ユニットと、逐次近似レジスタ・アナログ対デジタル変換器ユニットに動作可能に結合されたコントローラ・ロジックであって、ドット積総和計算ユニットの出力と重み付き２進コード（weighted binary code）のシーケンスとの比較に少なくとも部分的に基づいてデジタル出力のビットのセットの値を判定するように構成される、コントローラ・ロジックとを含む。重み付き２進コードのシーケンスは、最上位ビットに続く１つまたは複数の追加ビットのうちの所与のビットから始まる。

【0007】

追加の実施形態では、デバイスは、第１の信号を出力するように構成されたドット積総和回路であって、第１の信号が第１のベクトルと第２のベクトルとの２進乗算のドット積和を含む、ドット積総和回路と、ドット積総和回路によって出力される第１の信号からビットのセットを含むデジタル出力への変換を実行するように構成された逐次近似レジスタ・アナログ対デジタル変換器であって、ビットのセットが最上位ビットおよび１つまたは複数の追加ビットを含む、逐次近似レジスタ・アナログ対デジタル変換器とを備える。逐次近似レジスタ・アナログ対デジタル変換器は、第２の信号を出力するように構成された逐次近似レジスタ・コントローラ回路、ならびにドット積総和回路に結合された第１の入力ノード、逐次近似レジスタ・コントローラ回路に結合された第２の入力ノード、およびドット積総和回路によって出力される第１の値と逐次近似レジスタ・コントローラ回路によって出力される第２の値との比較に少なくとも部分的に基づいて出力値を提供するように構成された出力ノードを備える、比較器回路を備える。逐次近似レジスタ・コントローラ回路は、重み付き２進コードのシーケンスが第２の信号として出力されるときに作成される比較器回路の出力値に少なくとも部分的に基づいて、デジタル出力のビットのセットの値を判定するように構成される。重み付き２進コードのシーケンスは、最上位ビットに続く１つまたは複数の追加ビットのうちの所与のビットから始まる。

【0008】

本明細書に記載の実施形態に関するこれらおよび他の特徴ならびに利点は、添付の図面および以下の詳細な説明からより明らかになろう。

【0009】

次に、以下の図面を参照しながら本発明の実施形態について単なる例として説明する。

【図面の簡単な説明】

【0010】

【図1A】１つまたは複数の例示的な実施形態が実装される際に用いられるニューラル・ネットワーク・アクセラレータおよびニューラル・ネットワーク・アクセラレータにおいて実行される計算の数学的表現を示す図である。

【図1B】１つまたは複数の例示的な実施形態が実装される際に用いられるニューラル・ネットワーク・アクセラレータおよびニューラル・ネットワーク・アクセラレータにおいて実行される計算の数学的表現を示す図である。

【図2】１つまたは複数の例示的な実施形態が実装される際に用いられる混合信号積和回路を示す図である。

【図3A】１つまたは複数の例示的な実施形態が実装される際に用いられるドット積エンジンを示す図である。

【図3B】１つまたは複数の例示的な実施形態が実装される際に用いられるドット積エンジンを示す図である。

【図3C】１つまたは複数の例示的な実施形態が実装される際に用いられるドット積エンジンを示す図である。

【図3D】１つまたは複数の例示的な実施形態が実装される際に用いられるドット積エンジンを示す図である。

【図4】１つまたは複数の例示的な実施形態が実装される際に用いられるドット積計算に関連する代数表現を示す図である。

【図5A】例示的な実施形態により利用されるドット積統計を示す図である。

【図5B】例示的な実施形態により利用されるドット積統計を示す図である。

【図5C】例示的な実施形態により利用されるドット積統計を示す図である。

【図6】例示的な実施形態による、ドット積エンジンにおける最上位ビット・スキッピングを実装するエネルギー高効率アナログ対デジタル変換の動機を示す図である。

【図7】例示的な実施形態による、ドット積エンジンにおける最上位ビット・スキッピングを実装するエネルギー高効率アナログ対デジタル変換の数学的表現を示す図である。

【図8】例示的な実施形態による、ドット積エンジンにおける最上位ビット・スキッピングの実装に関連する誤差許容度を実証するためのサイクル・フローを示す図である。

【図9】（Ａ）および（Ｂ）は、例示的な実施形態による、エネルギー節約の比較を示す図である。

【図10】例示的な実施形態による、ドット積エンジンで使用するためのビット・スキッピングを実装するエネルギー高効率アナログ対デジタル変換の方法論を示す図である。

【図11】例示的な実施形態による、人工知能システムの代表的な実装形態を示す図である。

【図12】例示的な実施形態による、代表的なプロセッサ・システムを示す図である。

【図13】例示的な実施形態による、クラウド・コンピューティング環境を示す図である。

【図14】例示的な実施形態による、抽象化モデル層を示す図である。

【発明を実施するための形態】

【0011】

添付の図面に示される様々な特徴は、一定の縮尺では描かれていない概略図であることを理解されたい。さらに、図面全体を通じて、同じもしくは同様の特徴、要素、または構造を示すために同じまたは類似の参照番号が使用されており、したがって、同じもしくは同様の特徴、要素、または構造についての詳細な説明は、図面のそれぞれに対して繰り返されない。さらに、本明細書で使用される「代表的」および「例示的」という用語は、「例、実例、または例示として機能すること」を意味する。本明細書で「代表的」もしくは「例示的」と説明される実施形態または設計は、他の実施形態または設計よりも好ましいまたは有利であると解釈されるべきではない。

【0012】

さらに、１つもしくは複数の機能を実行するまたは別の方法で何らかの機能を提供する回路（circuit）（本明細書では「回路（circuitry）」という用語が同じ意味で使用されることがある）、構造、要素、構成要素などに関連して使用される「するように構成される」という語句は、回路、構造、要素、構成要素などがハードウェア、ソフトウェア、および／またはその組合せにおいて実装される実施形態を包含することを意図しており、ハードウェアを含む実装形態では、ハードウェアが、ディスクリート回路要素（例えば、トランジスタ、インバータ、論理ゲートなど）、プログラマブル要素、処理デバイス、１つもしくは複数の集積回路、および／または他のタイプの回路、および／またはその組合せを含み得ることを理解されたい。したがって、単なる例として、回路、構造、要素、構成要素などが特定の機能性を提供するように構成されるように定義されている場合、限定はされないが、回路、構造、要素、構成要素などが、動作状態（例えば、システムに接続もしくは展開されている、電源が入っている、入力を受信している、または出力を作成している、あるいはその組合せの状態）にあるときに特定の機能を実行することを可能にする要素、処理デバイス、集積回路、または他のタイプの回路、あるいはその組合せからなる実施形態をカバーすること、および、回路、構造、要素、構成要素などが、非動作状態（例えば、システムに接続も展開もされていない、電源が入っていない、入力を受信していない、または出力を作成していない、あるいはその組合せの状態）にある、または部分的に動作状態にあるときの実施形態をカバーすることを意図している。

【0013】

ニューラル・ネットワーク・モデルは、人工知能システムで最も広く使用されているタイプの機械学習（ＭＬ）アルゴリズムの１つである。例えば、ニューラル・ネットワーク・モデルは、人間の脳の動作方法を模倣するプロセスを通じて、データのセットの基礎となる関係性またはパターンあるいはその両方を認識するために使用され得る。最初に、訓練データ・セットを使用してニューラル・ネットワーク・モデルを訓練し（訓練段階）、次いで、訓練済みのニューラル・ネットワーク・モデルを使用して、ターゲット・データ・セット内の関係性またはパターンあるいはその両方を認識する（推論段階）。

【0014】

ニューラル・ネットワーク・モデルを実行する多くのワークロードは、典型的には積和（ＭＡＣ）演算を伴う多数の行列乗算を必要とする。一般に、累算演算はデジタル信号領域において実行される場合はエネルギー効率が低くなるが、アナログ信号領域の場合ははるかにエネルギー効率が高くなると理解される。したがって、乗算用のデジタル信号領域技術と累算用のアナログ信号領域技術とを組み合わせることによって、より効率的な積和演算を実現できることがさらに理解された。アナログ処理とデジタル処理とを組み合わせてＭＡＣ演算を実行する回路は、混合信号ＭＡＣ（ＭＳ－ＭＡＣ：mixed signal MAC）回路と呼ばれる。

【0015】

図１Ａは、１つまたは複数の例示的な実施形態が実装される際に用いられる、ニューラル・ネットワーク・アクセラレータ１００を示す。いくつかの例示的な実施形態では、ニューラル・ネットワーク・アクセラレータ１００は、１つまたは複数のグラフィックス処理ユニット（ＧＰＵ）、１つまたは複数のフィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）、１つまたは複数の特定用途向け集積回路（ＡＳＩＣ）、１つまたは複数のマルチコア中央処理ユニット（ＣＰＵ）、または他のタイプの回路あるいはその組合せにおいて実装される。例として、ニューラル・ネットワーク・アクセラレータ１００またはその一部分は、実行可能プログラム・コード（例えば、命令コード、コンピュータ・プログラム・コードなど）でプログラムされた回路（例えば、回路、プロセッサ、メモリなど）を備える、特定の目的のためにカスタマイズされた、または他の方法で特定の目的のために構成された、上記デバイスのうちの１つまたは複数を備えることができる。単なる一例として、特定の目的は、人工知能システム（例えば、機械学習アルゴリズム）の実装および実行とすることができる。ニューラル・ネットワーク・アクセラレータ１００はまた、例えばニューロモーフィック・コンピューティング・システムなどのシステム・オン・チップ（ＳｏＣ）の一部であってもよい。しかしながら、そのような人工知能に基づく意思決定から恩恵を受ける他の様々なアプリケーションにおいてもニューラル・ネットワーク・アクセラレータ１００を使用することができる。

【0016】

図示されるように、ニューラル・ネットワーク・アクセラレータ１００は、ニューラル・ネットワークの畳み込み層および全結合層に対応する計算を実行するように構成された行列乗算エンジン１０２を備え、この計算は、典型的にはメモリ１０４からのデータに対する低精度整数計算を使用して実行され得る。次いで、結果は、出力先入れ先出し（ＦＩＦＯ）データ構造１０６を介して特殊関数ユニット１０８に転送され、特殊関数ユニット１０８は、限定されないが、バッチ正規化、シグモイド関数、整流線形単位（ＲｅＬＵ）関数、およびＳｏｆｔＭａｘ関数などの１つまたは複数の活性化関数に対応する計算を実行する。特殊関数ユニット１０８における計算は、通常、アクセラレータにマッピングされるニューラル・ネットワークの正確度を維持するために高精度で実行される必要がある。

【0017】

しかしながら、行列乗算はニューラル・ネットワーク・ワークロードにおける計算の大部分を占めており、したがって、行列乗算エンジン１０２は、ニューラル・ネットワーク・アクセラレータ１００によって消費される総電力のかなりの割合を消費する可能性があることが理解される。さらに、行列乗算エンジン１０２で実行される低精度の整数計算は少なくとも部分的にアナログ領域で動作することによって実行することができ、その結果、デジタル回路を使用してデジタル領域でその計算の全体を実行するアクセラレータと比較して総電力消費量が低いアクセラレータが得られることが理解される。

【0018】

図１Ｂは、例示的な実施形態による、図１Ａのニューラル・ネットワーク・アクセラレータ１００における１つまたは複数の積和演算によって計算されるベクトル・ドット積（以下でさらに説明されるように、本明細書では内積とも呼ばれる）を可能にする数学的表現１１０を示す。図１Ｂの例では、左側の方程式は、それぞれサイズ６４の２つのベクトルｘおよびベクトルｗのドット積を数学的に表し、要素ｘ_ｉおよびｗ_ｉはそれぞれ４ビットを有する。４ビット×４ビットの各積（４ｂ＊４ｂ）は、１６個の１ビット×１ビットの積（１ｂ＊１ｂ）に分割される。右側の方程式は、１ｂ＊１ｂの乗算を数学的に表し、ｘ_ｉ，ｍおよびｗ_ｉ，ｎはそれぞれ１ビットを有する。

【0019】

最初にビット単位の積が実行され、次いでビットの重みに基づいて総和が実行される。基本的に、４ビット×４ビット項は１６個の１ビット積に分割され、１ビット積は、累算（総計）され、次いで、外総和（outer summation）によって２のべき乗で適切にスケーリングされて総合計が生成される。電力の考慮に基づいて、１ｂ＊１ｂ乗算はデジタル領域で実行され、１ｂ＊１ｂ乗算の内総和（inner summation）はアナログ領域で実行され、外総和はデジタル領域で実行される。アナログ領域ではアナログ回路が電力の点でデジタル回路よりも優れているので、内総和はアナログ領域で実行される。アナログ領域では１６方式加算を行う利点がほとんどないので、１６方式加算はデジタル領域で実行されてもよい。例示的な一実施形態では、内総和の入力および出力はデジタルである。

【0020】

図１Ｂは例示的な一実施形態を表しており、したがって、他の実施形態ではアナログ領域計算およびデジタル領域計算の異なる区分化を使用できることに留意されたい。さらに、数学的表現１１０として示されたドット積計算は、説明を容易にするための一例として意図されていることも理解されたい。したがって、要素ｘ_ｉおよびｗ_ｉが異なる数のビットを有するベクトルｘおよびｗのドット積の実装形態、ならびに一方のベクトルが他方のベクトルと比較して異なる数の要素を有するベクトルｘおよびｗのドット積の実装形態は、本明細書で提供される教示に基づく代替実施形態によってサポートされる。

【0021】

図２は、例示的な一実施形態による、整数行列乗算を実行するための混合信号積和回路２００を示す。混合信号積和回路２００の一部または全部は、いくつかの実施形態では、図１の行列乗算エンジン１０２の一部として実装される理解されたい。図示されるように、第１のデジタル入力Ｘの各ビットｘ_ｉ、および第２のデジタル入力Ｗのデジタル重みｗ_ｉを表す対応するビットが、１６個の１ビット（１ｂ）ドット積エンジン２１０－１、２１０－２…、２１０－１５、２１０－１６（本明細書ではドット積エンジン２１０と総称される）のうちの１つに入力される。ドット積エンジン２１０は、以下でさらに説明されるように２進乗算演算で発生する１の数を効果的にカウントするので、カウンタと呼ばれ得る。一例では、第１のデジタル入力Ｘは、４ビットの要素によって表される活性化関数を表し、第２のデジタル入力Ｗは、４ビットの要素によって表される重みを表す。デジタル部分和２２０－１、２２０－２…、２２０－１５、２２０－１６（本明細書では部分和２２０と総称される）はそれぞれ、ドット積エンジン２１０－１、２１０－２…、２１０－１５、２１０－１６によって出力される。デジタル部分和２２０はデジタル低減回路２３０に入力され、デジタル低減回路２３０は外総和を実行してＭＳ－ＭＡＣ出力を生成する。

【0022】

図３Ａ～図３Ｄは、例示的な実施形態による、ドット積エンジン２１０によって実行される内積総和のために構成されたＭＳ－ＭＡＣ回路の例を示す。図３Ａ～図３Ｄの例示的な実施形態では、入力ベクトルＸおよびＷがそれぞれ６３個の要素を含み、各要素が４ビットを含むと仮定されている。一般に、ＭＳ－ＭＡＣ回路は、デジタル・ロジックを使用してデジタル信号領域において乗算を実行し、電荷共有コンデンサを使用してアナログ領域において累算を実行する。実際、ＭＳ－ＭＡＣ回路は、デジタル領域においてデジタル入力を乗算し、アナログ領域において乗算結果を累算し、累算された結果に基づいて２進重み付きデジタル・コードを生成する。２進重み付きデジタル・コードのビット数は、ＭＳ－ＭＡＣ回路によって実行されるアナログ対デジタル変換動作のアナログ解像度または量子化レベル（ｐ）と呼ばれる。６３ビット入力のセットに対して一意の２進重み付きコードを生成するためには、ｐは６、すなわちＤ［０：５］である。図３Ａ～図３Ｄ全体を通して、同様のまたは類似の機能性を提供する回路要素は、同じまたは類似の参照番号を利用する。

【0023】

より具体的には、図３Ａに示されるように、ＭＳ－ＭＡＣ回路３００は、アナログ・ドット積エンジン３０２と、逐次近似レジスタ（ＳＡＲ）ＡＤＣ３０４とを含む。図示されるように、アナログ・ドット積エンジン３０２は、ＳＡＲＡＤＣ３０４の比較器３１０に出力Ｖ_ＩＮを提供し、入力Ｖ_ＩＮは、アナログ・ドット積エンジン３０２によって作成される重みの和Σｘ_ｉｗ_ｉに比例する。アナログ・ドット積エンジン３０２は入力ｘ［６２：０］およびｗ［６２：０］を受け取り、出力Ｖ_ＩＮ∝Σｘ_ｉｗ_ｉを作成する。比較器３１０の出力は、本明細書の別の箇所でさらに詳細に説明される最上位ビット（ＭＳＢ）スキップ・ロジック３０８を実装するＳＡＲコントローラ３０６に入力される。ＳＡＲコントローラ３０６は、２進重み付きコードＤ［０：５］を出力し、２進重み付きコードＤ［０：５］は（それぞれの静電容量値Ｃ、２Ｃ、４Ｃ、８Ｃ、１６Ｃ、３２Ｃを有する）コンデンサ３１２のセットに提供される。２進重み付きコードＤ［０：５］のビットがそれぞれコンデンサ３１２のセット（例えば、ＭＳＢから最下位ビット（ＬＳＢ）まで）に結合されることを理解されたい。６ビット量子化の場合、ＳＡＲコントローラ３０６の２進重み付き出力のＭＳＢ（Ｄ５）は３２Ｃコンデンサに結合され、次のビット（Ｄ４）は１６Ｃコンデンサに結合され、次のビット（Ｄ３）は８Ｃコンデンサに結合され、次のビット（Ｄ２）は４Ｃコンデンサに結合され、次のビット（Ｄ１）は２Ｃコンデンサに結合され、ＬＳＢ（Ｄ０）は１Ｃコンデンサに結合される。ＳＡＲコントローラ３０６から出力される２進重み付きコードＤ［０：５］は、図示されるようにバッファのセットおよびスイッチ３１４を介してコンデンサ３１２の底部プレートに提供される。ＳＡＲＡＤＣ３０４は、リセット・スイッチ３１６も含み、リセット・スイッチ３１６が開かれると、コンデンサ３１２の上部プレートが電気的に浮遊することが可能になる。

【0024】

図３Ｂは、アナログ・ドット積エンジン３０２の実装形態の一例を示すＭＳ－ＭＡＣ回路３２０を示す。図３Ｂに示されるように、アナログ・ドット積エンジン３０２は、６３個のＡＮＤゲート３２２のセットを含み、ＡＮＤゲート３２２のそれぞれは、入力ｘ［６２：０］およびｗ［６２：０］の対応するセットの乗算を実行する。ＡＮＤゲート３２２の出力（すなわち、ｘ_０＊ｗ_０、ｘ_１＊ｗ_１、…、ｘ_６２＊ｗ_６２）は、リセット・スイッチ３２４を介して、それぞれが同じ静電容量値Ｃを有するコンデンサ３２６の底部プレートに結合される。アナログ・ドット積エンジン３０２は、リセット・スイッチ３２８をさらに含む。コンデンサ３２６の上部プレートは、出力Ｖ_ＩＮ∝Σｘ_ｉｗ_ｉを比較器３１０に提供する。

【0025】

図３Ｃは、図３Ａに関して上述したものと同様の方法で機能するＳＡＲＡＤＣ３０４を含むＭＳ－ＭＡＣ回路３４０を示す。ＭＳ－ＭＡＣ回路３４０は、ビット・セル３４２のセットも含む。ビット・セル３４２は、抵抗ランダム・アクセス・メモリ（ＲＲＡＭ）、磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ）、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）などとして実装されてもよい。ビット・セル３４２は、抵抗処理ユニット（ＲＰＵ）として作用してもよく、各ビット・セル３４２は、ｗ_ｉのうちの１つの値を記憶する。入力ｘ_ｉは、ビット・セル３４２に印加されたとき、Ｖ_ＩＮを作成するように複数のｘ_ｉ＊ｗ_ｉに対して作用する。

【0026】

図３Ｄは、デジタル（論理）ＡＮＤゲート３６２－１、３６２－２、…、３６２－６３のセット（本明細書ではＡＮＤゲート３６２と総称される）の入力端子を含む、ＭＳ－ＭＡＣ回路３６０を示しており、これら入力端子はそれぞれ、データ入力ｘ_０ｗ_０、ｘ_１ｗ_１…、ｘ_６２ｗ_６２に接続され、一方、ＡＮＤゲート３６２のセットの出力端子はそれぞれ、スイッチ対３６４－１、３６４－２、…、３６４－６３のセット（スイッチ対３６４と総称される）に接続される。スイッチ対３６４は、さらに説明されるように、ＳＡＲコントローラ３０６によって生成される制御入力「ｓｕｍ」および「ｓａｒ」を介して、ＭＳ－ＭＡＣ回路３６０が総和動作フェーズとＳＡＲ動作フェーズとの間で切り替えられるようにする。ＳＡＲコントローラ３０６は、ＭＳＢスキップ・ロジック３０８を実装するように構成され、これについては本明細書の他の箇所でさらに詳細に説明する。

【0027】

スイッチ対３６４は、コンデンサ３６６と総称されるコンデンサ３６６－１、３６６－２、…、３６６－６３のセットのそれぞれの底部プレートに接続される。コンデンサ３６６はそれぞれ同じ静電容量Ｃ_０＝Ｃ_１＝・・・＝Ｃ_６３を有する。コンデンサ３６６の上部プレートは、比較器３１０の第１の入力およびプリチャージ・スイッチ３６８に接続される。プリチャージ・スイッチ３６８は、さらに説明されるように、制御信号「ｐｒｅｃｈ」を介して、コンデンサ３６６の上部プレートに共通モード電圧Ｖ_ＣＭを選択的に印加する。比較器３１０の第２の入力は、Ｖ_ＣＭに接続される。電圧Ｖ_ＣＭは、比較器３１０が最良の感度／ノイズ特性を有する可能性が最も高い電圧である、比較器３１０の自然共通モード電圧に設定される。比較器３１０の出力は、ＳＡＲコントローラ３０６に接続される。ＳＡＲコントローラ３０６は、２進重み付きコードＤ［０：５］を出力する。また、図示されるように、データ入力および制御入力はそれぞれ、バッファ３７０によってバッファリングされることに留意されない。クロック信号（ｃｌｋ、明示的に図示せず）は、ＳＡＲコントローラ３０６と比較器３１０との間のタイミングを同期させ、これはクロック・バッファ（明示的に図示せず）によってバッファリングされてもよい。

【0028】

図３Ｄに示されるように、ＭＳ－ＭＡＣ回路３６０の場合、同じ組のコンデンサ３６６が入力総和とＳＡＲ変換との両方に利用される。これにより、電荷共有の減衰およびコンデンサの非線形性に関連する問題が軽減される。入力総和フェーズ中、コンデンサ３６６は個別に制御され、ＳＡＲ変換動作中、コンデンサ３６６は２進重み付き方式で制御される。

【0029】

第１の動作フェーズ（ｓｕｍ）中、共通ノード３７２の電圧Ｖ_ＳＵＭがＶ_ＣＭに等しくなるように、プリチャージ・スイッチ３６８が閉じられ、比較器３１０の入力が効果的に電気的に短絡される。同時に、ＡＮＤゲート３６２によって入力ｘ_ｉ、ｗ_ｉの各対の積が計算され、各スイッチ対３６４のｓｕｍスイッチを閉じて各スイッチ対３６４のＳＡＲスイッチを開くように切り替えることによって、コンデンサ３６６のそれぞれの底部プレートに個別に印加される。コンデンサ３６６のそれぞれの底部プレートは、対応するＡＮＤゲート３６２の論理出力に応じて、動作の第１のフェーズの終了時に基準電圧（Ｖ_ＲＥＦ、明示的に図示せず）または０Ｖのいずれかまで充電される。したがって、各コンデンサ３６６は、電荷Ｑ_ｉ＝Ｃ（ｘ_ｉ＊ｗ_ｉ＊Ｖ_ＲＥＦ－Ｖ_ＣＭ）を蓄積する。

【0030】

第２の動作フェーズ（ＳＡＲ）中、最初にプリチャージ・スイッチ３６８が開かれ、コンデンサ３６６の上部プレートを接続する共通ノード３７２は電気的に浮遊することが可能になる。次に、ＳＡＲコントローラ３０６の（バッファ３７０を通した）出力がコンデンサ３６６の動作構成を制御できるように、スイッチ対３６４は、ＳＡＲコントローラ３０６の制御出力を通過させるように構成される（各スイッチ対３６４のｓｕｍスイッチが開かれ、各スイッチ対３６４のＳＡＲスイッチが閉じられる）。すなわち、コンデンサ３６６のセットは、このフェーズにおいて２進重み付き静電容量のアレイとして構成される、すなわち、コンデンサ３６６のサブセットは、ＳＡＲコントローラ３０６のビット制御線のうちの所定のもの、例えばＬＳＢからＭＳＢに接続される。ビット制御線はそれぞれ、ＳＡＲコントローラ３０６によって生成される２進重み付き出力（コード）内のビット、例えば、量子化レベル６の場合のＤ［０：５］に対応する。すなわち、ＳＡＲ制御信号がスイッチ対３６４の対応するスイッチを閉じると、コンデンサ３６６のうちの所与のコンデンサがビット制御線のうちの所与のビット制御線に接続される。６ビット量子化の場合、ＳＡＲコントローラ３０６の２進重み付き出力のＭＳＢ（Ｄ５）はコンデンサ３０６－３２から３０６－６３（３２個のコンデンサ）に結合され、次のビット（Ｄ４）はコンデンサ３０６－１６から３０６－３１（１６個のコンデンサ）に結合され、次のビット（Ｄ３）はコンデンサ３０６－８から３０６－１５（８個のコンデンサ）に結合され、次のビット（Ｄ２）はコンデンサ３０６－４から３０６－７（４個のコンデンサ）に結合され、次のビット（Ｄ１）はコンデンサ３０６－２および３０６－３（２個のコンデンサ）に結合され、ＬＳＢ（Ｄ０）はコンデンサ３０６－１（１個のコンデンサ）に結合される。

【0031】

ＡＮＤゲート３６２による乗算の結果およびその結果としてコンデンサ３６６のセットによって蓄えられる電荷に応じて、比較器３１０によって、出力ビットＤ［０：５］ごとに連続する反復において（１か０かの）判定が行われる。したがって、図３Ｄに示す６３方式データ入力に対する６ビットの２進重み付き出力を生成するには、６回のＳＡＲ反復が必要である。

【0032】

図３ＤのＭＳ－ＭＡＣ回路３６０によって実行されるドット積計算を要約すると、第１の動作フェーズ（第１のサイクル）において、ＡＮＤゲート３６２は、それぞれの入力で受信したデータを乗算し、ＡＮＤゲート３６２の出力は、コンデンサ３６６を駆動する。次いで、第２の動作フェーズ（第２のサイクルから第７のサイクル、すなわち、６ビットの２進重み付き出力に対応する）において、上記で説明したように通常のＳＡＲＡＤＣ動作が実行される。

【0033】

図４は、図３Ａ～図３Ｄに示すＭＳ－ＭＡＣ回路３００、３２０、３４０、および３６０によって実行されるドット積計算に関連する代数表現４００を示す。混合信号ドット積エンジン（ＭＳ－ＤＰＥ：mixed signal dot product engine）は、６３方式２進乗算において１の数をカウントする。本明細書では上述のように、行列乗算エンジン１０２の総エネルギー消費量、したがってエネルギー効率は、ドット積エンジン２１０のエネルギー消費量によって支配され、ドット積エンジン２１０のエネルギー消費量はさらにＭＳ－ＭＡＣ回路のＡＤＣ変換エネルギーによって支配されることが理解される。例えば、図３ＤのＭＳ－ＭＡＣ回路３６０のコンテキストでは、ＳＡＲＡＤＣ動作に関与する構成要素に関連するエネルギー消費量は、総エネルギー消費量の７５％以上を占める。例示的な実施形態は、少なくとも部分的にＭＳＢスキップ・ロジック３０８の使用を通じて、この問題および他の問題に対処するための解決策を提供する。

【0034】

図５Ａから図５Ｃは、例示的な実施形態により利用されるドット積統計を示す。より具体的には、表５００は、入力ベクトルＸおよびＷのドット積における個々のビットの確率Ｐを示す。図示されるように、Ｐ（Ｘ_ｉ＝０）＝０．５、Ｐ（Ｗｉ＝０）＝０．５であり、一方、Ｐ（Ｘ_ｉＷ_ｉ＝０）＝０．２５である。表５１０は、２ｂドット積エンジン（

【数1】

）における出力確率Ｐを示す。一様にランダムなＸ、Ｗの場合、８１．２５％の確率で出力（２ビット）のＭＳＢがゼロになることに留意されたい。次に、６３ｂドット積エンジン（例えば、図２および図３Ａ～図３Ｄの２１０）における出力確率Ｐが表５２０に示されている。したがって、

【数2】

であり、６３ｂドット積出力のＭＳＢは、ほとんどの場合０になる。言い換えれば、ＸおよびＷの論理ＡＮＤ演算により、ドット積出力（例えば、ＳＡＲＡＤＣ出力）のＭＳＢは「０」になる可能性が高くなる。例示的な実施形態は、この実現を利用し、ＡＤＣ変換を（ＭＳＢ－１）番目のビットから開始できるドット積計算方法論を提供する。すなわち、そのような実施形態は、ＭＳＢがゼロに等しいと仮定し、計算においてＭＳＢを効率的にスキップする。ＭＳＢが１に等しいという低確率のイベント（例えば、（ＭＳＢ－１）番目のビットからの連続したｎビットがすべて１である、または任意の代替の検出条件）では、さらに説明されるように、この発生が検出され、ＳＡＲＡＤＣ動作は、限られた数のペナルティ・サイクルに従って再開始される。有利なことに、例示的な実施形態によるＭＳＢスキッピングは、重みまたは活性化の事前計算を必要としない。

【0035】

図６は、例示的な実施形態によるドット積エンジンにおけるＭＳＢスキップの動機をさらに示すグラフ６００を示す。累積分布関数（ＣＤＦ：cumulative distribution function）のコンテキストでグラフ表示されているように、図２および図３Ａ～図３Ｄの１６個の６３ｂドット積エンジン２１０すべての出力が２８（６’ｂ０１１１００）未満であり、確率は９８．９％を超える。

【0036】

例示を明確にするために、ＭＳＢのみをスキップするＭＳＢスキップ・ロジック３０８に関して様々な実施形態が説明されることに留意されたい。しかしながら、ＭＳＢスキップ・ロジック３０８は、代わりにｋ個の最上位ビットを「スキップ」してもよく、ｋ≧１である。ｋの選択は、図５Ａ～図５Ｃおよび図６に関して上述したように、利用されるドット積エンジンの出力確率分布の分析に少なくとも部分的に基づいてもよい。

【0037】

図７は、例示的な実施形態による、ドット積エンジンにおける最上位ビット・スキッピングを実装するエネルギー高効率アナログ対デジタル変換の数学的表現７００を示す。より具体的には、Ｄビット・ドット積エンジンにおけるＭＳ－ＭＡＣ回路のＡＤＣ計算部分は、

【数3】

と表され、ここで、Ｎ＝ｃｅｉｌｉｎｇ（ｌｏｇ_２（Ｄ））であり、ｎは誤差の確率が非常に低くなる（ＭＳＢ－１）番目の位置からの最小ビット数である。図７の数学的表現７００に示されるように、２つの可能性が存在する。１つ目はＭＳＢスキッピングが利用される場合であり、Ｄ項ドット積エンジンにはＮ－１サイクルがある。（ＭＳＢ－１）番目の位置からの連続するｎビットがすべて「１」であると判定される（例えば、ＭＳＢが１に等しいという低確率イベントを示している）場合、計算が再開始され、サイクル数はｎ＋Ｎであり、ここで１≦ｎ≦Ｎ－１である。追加または代替の検出条件を使用して、ＡＤＣ計算の再開始をトリガすることができる。さらに、いくつかの実施形態では、そのような条件が検出された場合でも計算が再開始されないように、ある程度の量の誤差が許容されてもよい。

【0038】

典型的には、ＭＳ－ＭＡＣには複数のドット積エンジンが存在する。例えば、図２および図３Ａ～図３Ｄに示されるように、４ｂのＸおよびＷの場合、

【数4】

を計算するには、１６個のドット積エンジンが必要である。

【0039】

ｎを控えめに選択すると、誤差ペナルティが増加するが、ドット積エンジンの出力が

【数5】

を超える確率は確実に低くなる。

【0040】

ドット積エンジンのうちのいずれかで誤差が検出されると（ｎビットすべてが１）、すべてのドット積エンジンは（ｎ＋Ｎ）サイクルを要する。

【0041】

図８は、例示的な一実施形態による、ドット積エンジンにおけるＭＳＢスキッピングの実装に関連する誤差許容度を実証するためのプロセス・サイクル・フロー８００を示す。より具体的には、プロセス・サイクル・フロー８００は、通常動作８１０（例えば、ＭＳＢがスキップされない）とエネルギー高効率動作８２０（例えば、ＭＳＢがスキップされる）との両方のサイクル０～５を示す。通常動作８１０の場合、サイクル０においてＭＳＢが算出され、これは０または１に等しい値Ｃを有してもよい。次のサイクルにおいて、（ＭＳＢ－１）番目が算出され、これもはやり０または１に等しいＣに対応してもよい。これは、後続のサイクル（例えば、サイクル２以降）においても継続する。例示的な実施形態によれば、エネルギー高効率動作８２０の場合、ＭＳＢが０であると仮定することによって、サイクル０が「スキップ」されてもよく、その仮定により、サイクル１から処理が開始されてもよい。上述したように、いくつかの実施形態では、ＭＳＢスキッピングは、ｋの最上位ビットをスキップすることを含んでもよく、ｋ≧１であり、したがって、エネルギー高効率動作８２０は、複数のサイクルをスキップしてもよい（例えば、ｋ＝２の場合、サイクル０およびサイクル１がスキップされることになる）。

【0042】

後続のｎサイクルでビットが１である場合、エネルギー高効率動作８２０での計算が「再開始」される。再開始されると、プロセスは、ＭＳＢがスキップされない通常動作８１０に移行する。図８に示されるように、平均変換サイクルは、
Ｐ（ΣＸ＊Ｗ＜Ｅ_ＴＨ）＊（Ｎ－１）＋Ｐ（ΣＸ＊Ｗ≧Ｅ_ＴＨ）＊（Ｎ＋ｎ）
と表され、ここで、Ｅ_ＴＨは上記の低確率イベント、すなわち、

【数6】

を表す。平均変換サイクルはまた、
（ΣＸ＊Ｗ＜Ｅ_ＴＨ）＊（ｌｏｇ_２Ｄ－１）＋Ｐ（ΣＸ＊Ｗ≧Ｅ_ＴＨ）＊（ｌｏｇ_２Ｄ＋ｎ）
と表されてもよい。上述したように、４ｂのＸおよびＷを有する６３方式ＭＡＣの場合、
Ｐ（ΣＸ＊Ｗ＜２８）＊５＋Ｐ（ΣＸ＊Ｗ≧２８）＊９＝５．０４４４
であるように、Ｅ_ＴＨの値＝２８である。

【0043】

図９Ａから図９Ｃは、例示的な実施形態によるエネルギー節約の比較を示す。より具体的には、ＡＤＣＳＡＲ動作における６ビットの２進重み付き出力について、グラフ９００は、元の手法（例えば、ＭＳＢスキッピングが使用されない）を示し、グラフ９１０は、例示的な実施形態によるエネルギー高効率手法（例えば、ＭＳＢスキッピングが使用される）を示す。エネルギー高効率手法を使用すると、通常の手法と比較して大幅なエネルギー節約（例えば、２５％以上）を実現することができる。このようなエネルギー節約は、ＭＳ－ＭＡＣ回路の様々な構成要素のエネルギー消費量（例えば、ＡＤＣの底部プレートのエネルギー、ＳＡＲ制御およびドライバのエネルギーなど）を削減することによって達成することができ、このような削減は、ビット再構成可能性を提供するために必要とされる制御エネルギーの増加を相殺する以上のものである。

【0044】

図１０は、ｋ個の最上位ビットのスキッピングを利用した、エネルギー高効率混合信号ドット積計算のための方法論１０００を示し、ｋ≧１である。方法論１０００は、上記のＳＡＲコントローラ３０６のＭＳＢスキップ・ロジック３０８によって実装される機能の一例である。方法論１０００は、ステップ１００２で開始し、ｋ個の最上位ビットが０である（例えば、ＳＡＲ_ＭＳＢからＳＡＲ_{ＭＳＢ－（ｋ－１）}が０である）と仮定される。例えば、（ＭＳＢのみをスキップすることに対応する）ｋ＝１の場合、ＳＡＲ_ＭＳＢ＝０と仮定される。（２つの最上位ビットＭＳＢおよびＭＳＢ－１をスキップすることに対応する）ｋ＝２の場合、ＳＡＲ_ＭＳＢ＝ＳＡＲ_{ＭＳＢ－１}＝０と仮定される。計算は（ＭＳＢ－ｋ）番目のビットから開始される。ステップ１００４において、ＳＡＲ_{ＭＳＢ－ｋ}からＳＡＲ_{ＭＳＢ－ｎ－ｋ}までｎ個のＳＡＲ決定が計算される。

【0045】

ステップ１００４に続いて、方法１０００は決定ブロック１００６に進むか、ステップ１００８に直接継続する。決定ブロック１００６は、１つまたは複数の指定条件を検出したことに応答して計算を再開始すべきかどうかを判定するために使用される。このような指定条件は、ＳＡＲ_{ＭＳＢ－ｋ}からＳＡＲ_{ＭＳＢ－ｎ－ｋ}に対して計算されたＳＡＲ決定の値に少なくとも部分的に基づいて検出されてもよい。本明細書の他の箇所で説明されるように、厳密ではない計算が許容される場合などにおいては、そのような計算の再開始は必須ではない。そのような実施形態の場合、決定ブロック１００６はスキップされてもよく、処理はステップ１００４からステップ１００８に直接進む。

【0046】

決定ブロック１００６がスキップされない場合、１つまたは複数の指定条件が検出されるかどうかに基づいて、計算を再開始すべきかどうかの判定が行われる。計算の再開始をトリガし得る指定条件の一例は、ステップ１００４の計算がすべて１という出力を作成するとの判定（例えば、ＳＡＲ_{ＭＳＢ－ｋ}：ＳＡＲ_{ＭＳＢ－ｋ－ｎ＋１}＝＝ｎ’ｂ１１１…１かどうか）である。ステップ１００６の判定の結果が「いいえ」である場合、方法論はステップ１００８に進み、ビットＳＡＲ_{ＭＳＢ－ｎ－ｋ}からビットＳＡＲ_０まで、残りの（Ｎ－ｎ－ｋ）個のＳＡＲ決定が計算され、ステップ１０１０において、正確なＳＡＲ出力が作成される。

【0047】

ステップ１００６の判定の結果が「はい」である場合、方法論１０００は別の決定ブロック１０１２に進む。決定ブロック１０１２では、ＭＳＢから計算を再開始することに直接進むべきかどうかについて、または、ｋ未満の最上位ビットをスキップしながらＭＳＢスキップ・ロジックが再試行されるようにｋの値を減少させるべきかについて判定が行われる。決定ブロック１０１２の結果が「はい」の場合、ｋの値は減少する。いくつかの実施形態では、（例えば、連続する反復において、可能な限り多くのビットをスキップしながらＭＳＢスキップ・ロジックが再試行されるように）決定ブロック１０１２が「はい」を出力するたびに、ｋが１だけ減分される。他の実施形態では、計算の繰り返しの再開始に関連する「ペナルティ」を軽減するために、決定ブロック１０１２が「はい」を出力するたびに、ｋが２以上減分されてもよい。次いで、方法論１０００は決定ブロック１０１４に進み、決定ブロック１０１４は、決定ブロック１０１２が「はい」を出力したときに適用された減少の後にｋの現在値＝０であるかどうかを判定する。決定ブロック１０１４の結果が「はい」である場合、これは「スキップ」が行われない場合に対応し、方法論１０００はステップ１０１６に進み、ＭＳＢから計算が開始される。決定ブロック１０１４の結果が「いいえ」である場合（例えば、決定ブロック１０１２が「はい」を出力したときに適用された減少の後に、ｋ＞０である場合）、処理は、減少した新しい値ｋを使用してステップ１００２に戻る。

【0048】

決定ブロック１０１２の結果が「いいえ」である場合、または決定ブロック１０１４の結果が「はい」である場合、ステップ１０１６において、ＭＳＢから計算が再開始される。次いで、ステップ１０１８において通常のＳＡＲ動作が行われ、続いてステップ１０１０において正確なＳＡＲ出力が行われる。決定ブロック１０１２の出力は、既に実行されたステップ１００２およびステップ１００４の反復回数などの様々な因子に基づいて制御されてもよい。いくつかの実施形態では、決定ブロック１０１２の結果が「いいえ」となりステップ１０１４においてＭＳＢから計算が再開始される前にビット・スキッピングが閾値回数だけ試行されるように、反復回数に対して閾値が設定される。いくつかの実施形態では、（例えば、決定ブロック１０１２が常に「いいえ」を出力し、決定ブロック１００６が「はい」を出力する場合はいつでもステップ１０１６においてＭＳＢから計算が再開始されるように）閾値は１に設定されてもよい

【0049】

２つの最上位ビットが「スキップ」されるように最初の反復においてステップ１００２およびステップ１００４がｋ＝２で実行される例について考察する。決定ブロック１００６において指定条件が検出された場合、および決定ブロック１０１２が「はい」を出力した場合、ｋは１だけ減少してもよい。次いで、第２の反復においてＭＳＢのみがスキップされるように、ステップ１００２およびステップ１００４の第２の反復がｋ＝１で実行されてもよい。決定ブロック１００６において指定条件が再度検出された場合、処理はステップ１０１６に進み、ＭＳＢから計算が開始される（例えば、決定ブロック１０１２が「はい」を出力した場合でもｋは０に減少することになり、したがって決定ブロック１０１４は「はい」を出力し、方法論はステップ１０１６に進むことになる）。

【0050】

図１１は、例示的な実施形態による人工知能システム１１００の代表的な実装形態を示す。図示されるように、システム１１００は、データ・セット１１１０と、ニューラル・ネットワーク・モデル１１２０と、エネルギー高効率ＡＤＣを有するＭＡＣユニット１１３０とを備える。エネルギー高効率ＡＤＣを有するＭＡＣユニット１１３０は、本明細書の他の箇所で説明されているように、ＭＳＢスキッピング（例えば、ＭＳＢスキップ・ロジック３０９）を実装し、訓練モードにおける訓練データまたは推論モードにおける推論データ・セットを含み得るデータ・セット１１１０を利用して、ニューラル・ネットワーク・モデル１１２０の計算を実行する。

【0051】

代表的な一実施形態では、人工知能システム１１００は、１つまたは複数の特定用途向け集積回路（ＡＳＩＣ）によって実装される。ＡＳＩＣは、実行可能プログラム・コード（例えば、命令コード、コンピュータ・プログラム・コードなど）でプログラムされたロジック（例えば、回路、プロセッサ、メモリなど）を含む、特定の目的のためにカスタマイズされた、もしくは他の方法で特定の目的のために構成された、集積回路（ＩＣ）チップまたはデバイスである。この代表的な事例において、特定の目的は、人工知能システム（例えば、機械学習アルゴリズム）の実装および実行である。ＡＳＩＣは、システム・オン・チップ（ＳｏＣ）ともみなされる。１つまたは複数の例示的な実施形態とともに使用されるいくつかのＡＳＩＣ実装形態は、システムの構成（および再構成）を可能にする、ユーザが選択可能な基本論理機能（例えば、切り替え、比較などの様々な機能を提供するために複数のＶＬＳＩトランジスタ・デバイスで構成される、マルチプレクサ、比較器など）のセル・ライブラリを採用する。

【0052】

人工知能システム１１００およびその一部は、１つまたは複数のマルチコア中央処理ユニット（ＣＰＵ）、１つまたは複数のグラフィックス処理ユニット（ＧＰＵ）、および１つまたは複数のフィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）を含む技術などの代替の回路／プロセッサベースの技術で実現されることをさらに理解されたい。いくつかの実施形態では、人工知能システム１１００は、２つ以上の回路／プロセッサベースの技術（例えば、ＡＳＩＣ、ＣＰＵ、ＧＰＵ、ＦＰＧＡなど）の組合せとして実装され得る。

【0053】

図１～図１１に示される技術は、本明細書に記載のように、システムが別個のソフトウェア・モジュールを含み、別個のソフトウェア・モジュールのそれぞれが有形のコンピュータ可読記録可能記憶媒体上に具現化されるようなシステムを提供することを含むこともできる。すべてのモジュールのすべて（またはその任意のサブセット）は、例えば、同じ媒体上に存在することが可能であり、またはそれぞれが異なる媒体上に存在することが可能である。モジュールは、図に示される構成要素または本明細書で説明される構成要素あるいはその両方のいずれかまたはすべてを含むことができる。本発明の一実施形態では、モジュールは、例えばハードウェア・プロセッサ上で実行することができる。その場合、方法のステップは、上述したようにハードウェア・プロセッサで実行される、システムの別個のソフトウェア・モジュールを使用して実行され得る。さらに、コンピュータ・プログラム製品は、別個のソフトウェア・モジュールを有するシステムの提供を含む本明細書に記載の少なくとも１つの方法のステップを実施するために実行されるように適合されたコードを有する有形のコンピュータ可読記録可能記憶媒体を含むことができる。

【0054】

さらに、図１～図４に示される技術は、データ処理システムにおけるコンピュータ可読記憶媒体に記憶されたコンピュータ使用可能プログラム・コードを含み得るコンピュータ・プログラム製品を介して実装されることが可能であり、コンピュータ使用可能プログラム・コードは、遠隔データ処理システムからネットワークを介してダウンロードされたものである。また、本発明の一実施形態では、コンピュータ・プログラム製品は、サーバ・データ処理システムにおけるコンピュータ可読記憶媒体に記憶されたコンピュータ使用可能プログラム・コードを含むことができ、コンピュータ使用可能プログラム・コードは、遠隔システムを用いてコンピュータ可読記憶媒体で使用するために、ネットワークを介して遠隔データ処理システムにダウンロードされる。

【0055】

本発明の実施形態またはその要素は、メモリと、メモリに結合され代表的な方法のステップを実行するように構成された少なくとも１つのプロセッサとを含む装置の形式で実装され得る。

【0056】

いくつかの実施形態では、装置は、少なくとも１つのプロセッサと、命令コードを含む少なくとも１つのメモリとを備える。少なくとも１つのメモリおよび命令コードは、少なくとも１つのプロセッサにより、装置に少なくとも、アナログ入力からビットのセットを含むデジタル出力へのアナログ対デジタル変換を実行することであって、ビットのセットが、最上位ビットおよび１つまたは複数の追加ビットを含み、アナログ対デジタル変換が、最上位ビットに続く１つまたは複数の追加ビットのうちの所与のビットから始まる、アナログ対デジタル変換を実行することを行わせるように構成される。

【0057】

少なくとも１つのメモリおよび命令コードは、少なくとも１つのプロセッサにより、装置に、１つまたは複数の指定条件を検出することと、１つまたは複数の指定条件のうちの少なくとも１つを検出したことに応答して、ビットのセットのうちの別のビットから始まるアナログ対デジタル変換を再開始することとを行わせるようにさらに構成される。１つまたは複数の指定条件のうちの前記少なくとも１つを検出することは、１つまたは複数の追加ビットのうちの所与のビットに続く１つまたは複数の追加ビットのうちの連続するビットの閾値数の値に少なくとも部分的に基づいてもよい。閾値数は、第１のベクトルと第２のベクトルとの２進乗算を実行するドット積エンジンの出力確率分布およびアナログ対デジタル変換の出力における許容誤差のうちの少なくとも１つに少なくとも部分的に基づいて選択されてもよい。

【0058】

最上位ビットに続く１つまたは複数の追加ビットのうちの所与のビットは、最上位ビットに続く１つまたは複数の追加ビットのうちの最初のビットを含んでもよく、ビットのセットのうちの他のビットから始まるアナログ対デジタル変換を再開始することは、最上位ビットから始まるアナログ対デジタル変換を再開始することを含んでもよい。

【0059】

ＭＳＢに続く１つまたは複数の追加ビットのうちの所与のビットは、（ＭＳＢ－ｋ）番目のビットを含んでもよく、ビットのセットのうちの他のビットから始まるアナログ対デジタル変換を再開始することは、（ＭＳＢ－ｋ＋ｌ）番目のビットから始まるアナログ対デジタル変換を再開始することを含んでもよく、ｌは１以上の整数である。ｋの値は、第１のベクトルと第２のベクトルとの２進乗算を実行するドット積エンジンの出力確率分布およびアナログ対デジタル変換の出力における許容誤差のうちの少なくとも１つに少なくとも部分的に基づいて選択されてもよい。

【0060】

いくつかの実施形態では、方法は、アナログ入力からビットのセットを含むデジタル出力へのアナログ対デジタル変換を実行するステップであって、ビットのセットが、最上位ビットおよび１つまたは複数の追加ビットを含み、アナログ対デジタル変換が、最上位ビットに続く１つまたは複数の追加ビットのうちの所与のビットから始まる、ステップを含む。方法は、命令コードを実行するように構成された処理回路によって実行される。

【0061】

方法は、１つまたは複数の指定条件を検出するステップと、１つまたは複数の指定条件のうちの少なくとも１つを検出したことに応答して、ビットのセットのうちの別のビットから始まるアナログ対デジタル変換を再開始するステップとをさらに含んでもよい。ＭＳＢに続く１つまたは複数の追加ビットのうちの所与のビットは、（ＭＳＢ－ｋ）番目のビットを含んでもよく、ビットのセットのうちの他のビットから始まるアナログ対デジタル変換を再開始するステップは、（ＭＳＢ－ｋ＋ｌ）番目のビットから始まるアナログ対デジタル変換を再開始することを含んでもよく、ｌは１以上の整数である。

【0062】

いくつかの実施形態では、製造品は、実行可能命令コードが具現化された非一過性コンピュータ可読記憶媒体を備え、実行可能命令コードは、プロセッサによって実行されたときに、プロセッサに、アナログ入力からビットのセットを含むデジタル出力へのアナログ対デジタル変換を実行するステップであって、ビットのセットが、最上位ビットおよび１つまたは複数の追加ビットを含み、アナログ対デジタル変換が、最上位ビットに続く１つまたは複数の追加ビットのうちの所与のビットから始まる、ステップを実行させる。

【0063】

実行可能命令コードは、プロセッサによって実行されたときに、プロセッサにさらに、１つまたは複数の指定条件を検出するステップと、１つまたは複数の指定条件のうちの少なくとも１つを検出したことに応答して、ビットのセットのうちの別のビットから始まるアナログ対デジタル変換を再開始するステップとを実行させる。最上位ビット（ＭＳＢ）に続く１つまたは複数の追加ビットのうちの所与のビットは、（ＭＳＢ－ｋ）番目のビットを含んでもよく、ビットのセットのうちの他のビットから始まるアナログ対デジタル変換を再開始するステップは、（ＭＳＢ－ｋ＋ｌ）番目のビットから始まるアナログ対デジタル変換を再開始することを含んでもよく、ｌは１以上の整数である。

【0064】

いくつかの実施形態では、システムは、第１のベクトルと第２のベクトルとの２進乗算を実行するように構成されたドット積総和計算ユニットと、ドット積総和計算ユニットのアナログ出力をビットのセットを含むデジタル出力に変換するように構成されたＳＡＲＡＤＣユニットであって、ビットのセットが最上位ビットおよび１つまたは複数の追加ビットを含む、ＳＡＲＡＤＣユニットと、ＳＡＲＡＤＣユニットに動作可能に結合されたコントローラ・ロジックであって、ドット積総和計算ユニットの出力と重み付き２進コードのシーケンスとの比較に少なくとも部分的に基づいてデジタル出力のビットのセットの値を判定するように構成される、コントローラ・ロジックとを含む。重み付き２進コードのシーケンスは、最上位ビットに続く１つまたは複数の追加ビットのうちの所与のビットから始まる。

【0065】

ＭＳＢに続く１つまたは複数の追加ビットのうちの所与のビットは、（ＭＳＢ－ｋ）番目のビットを含んでもよく、コントローラ・ロジックは、１つまたは複数の追加ビットのうちの所与のビットに続く１つまたは複数の追加ビットのうちの連続するビットの閾値数の値に少なくとも部分的に基づいて１つまたは複数の指定条件を検出したことに応答して、（ＭＳＢ－ｋ＋ｌ）番目のビットから始まる重み付き２進コードの新しいシーケンスを用いてデジタル出力のビットのセットの値の判定を再開始するようにさらに構成され、ｌは１以上の整数である。

【0066】

システムは、人工知能システムの一部として、１つまたは複数の集積回路の一部として、それらの組合せなどとして実装されてもよい。

【0067】

いくつかの実施形態では、デバイスは、第１の信号を出力するように構成されたドット積総和回路であって、第１の信号が第１のベクトルと第２のベクトルとの２進乗算のドット積和を含む、ドット積総和回路と、ドット積総和回路によって出力される第１の信号からビットのセットを含むデジタル出力への変換を実行するように構成されたＳＡＲＡＤＣであって、ビットのセットが最上位ビットおよび１つまたは複数の追加ビットを含む、ＳＡＲＡＤＣとを備える。ＳＡＲＡＤＣは、第２の信号を出力するように構成されたＳＡＲコントローラ回路、ならびにドット積総和回路に結合された第１の入力ノード、ＳＡＲコントローラ回路に結合された第２の入力ノード、およびドット積総和回路によって出力される第１の値とＳＡＲコントローラ回路によって出力される第２の値との比較に少なくとも部分的に基づいて出力値を提供するように構成された出力ノードを備える、比較器回路を備える。ＳＡＲコントローラ回路は、重み付き２進コードのシーケンスが第２の信号として出力されるときに作成される比較器回路の出力値に少なくとも部分的に基づいて、デジタル出力のビットのセットの値を判定するように構成される。重み付き２進コードのシーケンスは、最上位ビットに続く１つまたは複数の追加ビットのうちの所与のビットから始まる。

【0068】

ＭＳＢに続く１つまたは複数の追加ビットのうちの所与のビットは、（ＭＳＢ－ｋ）番目のビットを含み、ＳＡＲコントローラ回路は、１つまたは複数の追加ビットのうちの所与のビットに続く１つまたは複数の追加ビットのうちの連続するビットの閾値数の値に少なくとも部分的に基づいて１つまたは複数の指定条件を検出したことに応答して、重み付き２進コードの新しいシーケンスが第２の信号として出力されるときに作成される比較器回路の出力値に少なくとも部分的に基づいて、デジタル出力のビットのセットの値の判定を再開始するようにさらに構成されてもよく、重み付き２進コードの新しいシーケンスは（ＭＳＢ－ｋ＋ｌ）番目のビットから始まり、ｌは１以上の整数である。

【0069】

ＳＡＲコントローラ回路は、複数のコンデンサを介して比較器回路に結合されてもよい。

【0070】

複数のコンデンサは、それぞれ異なる静電容量値を有してもよい。ドット積総和回路は、複数の論理ＡＮＤゲートを備えてもよく、複数の論理ＡＮＤゲートのそれぞれは、第１のベクトルの第１のベクトル要素および第２のベクトルの第２のベクトル要素を入力として受け取り、複数の論理ＡＮＤゲートは、複数のコンデンサの第１のプレートに結合されたそれぞれの出力を有する。

【0071】

代替として、複数のコンデンサのそれぞれは同じ静電容量値を有してもよく、複数の論理ＡＮＤゲートのそれぞれと複数のコンデンサとの間に複数のスイッチが結合されてもよく、複数のスイッチは、複数のコンデンサの第２のプレートに結合された共通線上の電圧が第１のベクトルと第２のベクトルとのドット積和を表す第１の動作モードと、複数のコンデンサの第２のプレートに結合された共通線上の電圧が重み付き２進コードのシーケンスのうちの１つを表す第２の動作モードとの間で切り替えるように構成される。

【0072】

ドット積総和回路は、複数のスイッチを介して複数の論理ＡＮＤゲートに結合された追加の複数のコンデンサを備えてもよく、複数の論理ＡＮＤゲートのそれぞれは、第１のベクトルの第１のベクトル要素および第２のベクトルの第２のベクトル要素を入力として受け取り、複数の論理ＡＮＤゲートは、追加の複数のコンデンサの第１のプレートに結合されたそれぞれの出力を有する。

【0073】

ドット積総和回路は、複数のビット・セル処理ユニットを備えてもよく、複数のビット・セル処理ユニットのそれぞれは、第１のベクトルの要素のうちの１つを表す第１のベクトル要素値を記憶し、第２のベクトルの要素のうちの１つを表す第２のベクトル要素値を入力として受け取り、第１のベクトル要素値と第２のベクトル要素値との２進乗算を表す値を出力する。複数のビット・セル処理ユニットのそれぞれは、ＲＰＵおよびメモリ・セルのうちの１つを備えてもよい。

【0074】

さらに、本発明の実施形態は、コンピュータまたはワークステーション上で実行されるソフトウェアを利用することができる。図１２を参照すると、そのような実装は、例えば、プロセッサ１２０２と、メモリ１２０４と、例えばディスプレイ１２０６およびキーボード１２０８によって形成される入出力インターフェースとを使用してもよい。本明細書で使用される「プロセッサ」という用語は、例えば、マルチコアＣＰＵ、ＧＰＵ、ＦＰＧＡ、または１つもしくは複数のＡＳＩＣなどの他の形式の処理回路、あるいはその組合せを含むものなど、任意の処理デバイスを含むことを意図している。さらに、「プロセッサ」という用語は、２つ以上の個別のプロセッサを指すことがある。「メモリ」という用語は、例えば、ＲＡＭ（ランダム・アクセス・メモリ）、ＲＯＭ（読み取り専用メモリ）、固定メモリ・デバイス（例えば、ハード・ドライブ）、リムーバブル・メモリ・デバイス（例えば、ディスケット）、フラッシュ・メモリなど、プロセッサ（例えば、ＣＰＵ、ＧＰＵ、ＦＰＧＡ、ＡＳＩＣなど）に関連付けられたメモリを含むことを意図している。さらに、本明細書で使用される「入出力インターフェース」という語句は、例えば、処理ユニット（例えば、マウス）にデータを入力するための機構、および処理ユニット（例えば、プリンタ）に関連付けられた結果を提供するための機構を含むことを意図している。プロセッサ１２０２、メモリ１２０４、ならびにディスプレイ１２０６およびキーボード１２０８などの入出力インターフェースは、例えば、データ処理ユニット１２１２の一部としてバス１２１０を介して相互接続され得る。好適な相互接続は、例えばバス１２１０を介して、コンピュータ・ネットワークとインターフェースするために提供されるネットワーク・カードなどのネットワーク・インターフェース１２１４、および媒体１２１８とインターフェースするために提供されるディスケットまたはＣＤ－ＲＯＭドライブなどの媒体インターフェース１２１６にも提供され得る。

【0075】

したがって、本明細書に記載される本発明の方法論を実行するための命令またはコードを含むコンピュータ・ソフトウェアは、関連するメモリ・デバイス（例えば、ＲＯＭ、固定メモリまたはリムーバブル・メモリ）に記憶され、利用される準備ができたときに、部分的にまたは全体的に（例えば、ＲＡＭの中に）ロードされ、ＣＰＵによって実行されてもよい。そのようなソフトウェアには、ファームウェア、常駐ソフトウェア、マイクロコードなどが含まれるが、これらに限定されない。

【0076】

プログラム・コードを記憶または実行あるいはその両方を行うのに好適なデータ処理システムは、システム・バス１２１０を介してメモリ要素１２０４に直接的または間接的に結合された少なくとも１つのプロセッサ１２０２を含むことになる。メモリ要素には、プログラム・コードの実際の実行中に使用されるローカル・メモリ、バルク・ストレージ、および実行中にバルク・ストレージからコードを取得しなければならない回数を低減するために少なくとも何らかのプログラム・コードの一時的なストレージを提供する、キャッシュ・メモリが含まれ得る。

【0077】

入力／出力またはＩ／Ｏデバイス（キーボード１２０８、ディスプレイ１２０６、ポインティング・デバイスなどを含むが、これらに限定されない）は、（バス１２１０などを介して）直接的にまたは介在するＩ／Ｏコントローラ（明瞭にするために省略されている）を通じてシステムに結合され得る。

【0078】

介在するプライベート・ネットワークまたはパブリック・ネットワークを通じてデータ処理システムが他のデータ処理システムまたは遠隔プリンタまたはストレージ・デバイスに結合できるように、ネットワーク・インターフェース１２１４などのネットワーク・アダプタもシステムに結合されてもよい。モデム、ケーブル・モデム、およびＥｔｈｅｒｎｅｔ（Ｒ）カードは、現在利用可能なネットワーク・アダプタのタイプのごく一部にすぎない。

【0079】

特許請求の範囲を含む本明細書で使用される場合、「サーバ」には、サーバ・プログラムを実行する物理データ処理システム（例えば、図１２に示すシステム１２１２）が含まれる。このような物理サーバは、ディスプレイおよびキーボードを含んでも含まなくてもよいことが理解されよう。

【0080】

本発明は、あらゆる可能な技術的詳細レベルの統合におけるシステム、方法、またはコンピュータ・プログラム製品あるいはその組合せであってもよい。コンピュータ・プログラム製品は、プロセッサに本発明の態様を実施させるためのコンピュータ可読プログラム命令を有するコンピュータ可読記憶媒体（または複数のコンピュータ可読記憶媒体）を含んでもよい。

【0081】

コンピュータ可読記憶媒体は、命令実行デバイスが使用するための命令を保持および記憶することができる有形デバイスとすることができる。コンピュータ可読記憶媒体は、例えば、電子記憶デバイス、磁気記憶デバイス、光学記憶デバイス、電磁気記憶デバイス、半導体記憶デバイス、または上記の任意の好適な組合せとすることができるが、これらに限定されない。コンピュータ可読記憶媒体のより具体的な例の非網羅的なリストには以下のもの、すなわち、ポータブル・コンピュータ・ディスケット、ハード・ディスク、ランダム・アクセス・メモリ（ＲＡＭ）、読み取り専用メモリ（ＲＯＭ）、消去可能プログラマブル読み取り専用メモリ（ＥＰＲＯＭまたはフラッシュ・メモリ）、ＳＲＡＭ、ポータブル・コンパクト・ディスク読み取り専用メモリ（ＣＤ－ＲＯＭ）、デジタル・バーサタイル・ディスク（ＤＶＤ）、メモリ・スティック、フロッピ・ディスク、パンチカードまたは命令が記録された溝内の隆起構造体などの機械的に符号化されたデバイス、および上記の任意の好適な組合せが含まれる。本明細書で使用されるコンピュータ可読記憶媒体は、電波もしくは他の自由に伝播する電磁波、導波路もしくは他の伝送媒体を介して伝播する電磁波（例えば、光ファイバ・ケーブルを通る光パルス）、または電線を介して送信される電気信号などの一過性の信号自体であると解釈されるべきではない。

【0082】

本明細書に記載のコンピュータ可読プログラム命令は、コンピュータ可読記憶媒体からそれぞれのコンピューティング／処理デバイスに、または、ネットワーク、例えばインターネット、ローカル・エリア・ネットワーク、ワイド・エリア・ネットワーク、またはワイヤレス・ネットワークあるいはその組合せを介して外部コンピュータまたは外部記憶デバイスにダウンロードされ得る。ネットワークは、銅伝送ケーブル、光伝送ファイバ、ワイヤレス伝送、ルータ、ファイアウォール、スイッチ、ゲートウェイ・コンピュータ、またはエッジ・サーバあるいはその組合せを含んでもよい。各コンピューティング／処理デバイスにおけるネットワーク・アダプタ・カードまたはネットワーク・インターフェースは、ネットワークからコンピュータ可読プログラム命令を受信し、そのコンピュータ可読プログラム命令を、それぞれのコンピューティング／処理デバイス内のコンピュータ可読記憶媒体に記憶するために転送する。

【0083】

本発明の動作を実行するためのコンピュータ可読プログラム命令は、アセンブラ命令、インストラクション・セット・アーキテクチャ（ＩＳＡ）命令、機械命令、機械依存命令、マイクロコード、ファームウェア命令、状態設定データ、集積回路用の構成データ、または、Ｓｍａｌｌｔａｌｋ（Ｒ）、Ｃ＋＋などのオブジェクト指向プログラミング言語および「Ｃ」プログラミング言語もしくは同様のプログラミング言語などの手続き型プログラミング言語を含む１つまたは複数のプログラミング言語の任意の組合せで記述されたソース・コードもしくはオブジェクト・コードのいずれかであってもよい。コンピュータ可読プログラム命令は、スタンドアロン・ソフトウェア・パッケージとして全体がユーザのコンピュータ上で、一部がユーザのコンピュータ上で、一部がユーザのコンピュータ上かつ一部が遠隔コンピュータ上で、または全体が遠隔コンピュータ上もしくはサーバ上で実行されてもよい。後者のシナリオでは、遠隔コンピュータは、ローカル・エリア・ネットワーク（ＬＡＮ）もしくはワイド・エリア・ネットワーク（ＷＡＮ）を含む任意のタイプのネットワークを介してユーザのコンピュータに接続されてもよく、または（例えば、インターネット・サービス・プロバイダを使用してインターネットを介して）外部コンピュータに対して接続されてもよい。いくつかの実施形態では、本発明の態様を実行するために、例えば、プログラマブル・ロジック回路、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）、またはプログラマブル・ロジック・アレイ（ＰＬＡ）を含む電子回路が、コンピュータ可読プログラム命令の状態情報を利用して電子回路をパーソナライズすることによって、コンピュータ可読プログラム命令を実行してもよい。

【0084】

本明細書では、本発明の実施形態による方法、装置（システム）、およびコンピュータ・プログラム製品の流れ図またはブロック図あるいはその両方を参照しながら、本発明の態様について説明している。流れ図またはブロック図あるいはその両方の各ブロック、および流れ図またはブロック図あるいはその両方におけるブロックの組合せがコンピュータ可読プログラム命令によって実施されることが理解されよう。

【0085】

これらのコンピュータ可読プログラム命令は、コンピュータまたは他のプログラマブル・データ処理装置のプロセッサを介して実行される命令が、流れ図またはブロック図あるいはその両方の１つまたは複数のブロックで指定された機能／動作を実施するための手段を作り出すように、コンピュータまたは他のプログラマブル・データ処理装置のプロセッサに提供されて、マシンを作り出すものであってもよい。これらのコンピュータ可読プログラム命令はまた、命令が記憶されたコンピュータ可読記憶媒体が、流れ図またはブロック図あるいはその両方の１つまたは複数のブロックで指定された機能／動作の態様を実施する命令を含む製造品を含むように、コンピュータ可読媒体に記憶され、コンピュータ、プログラマブル・データ処理装置、または他のデバイスあるいはその組合せに対して特定の方式で機能するように指示できるものであってもよい。

【0086】

コンピュータ可読プログラム命令はまた、コンピュータ、他のプログラマブル装置、または他のデバイスで実行される命令が、流れ図またはブロック図あるいはその両方の１つまたは複数のブロックで指定された機能／動作を実施するように、コンピュータ実施プロセスを作り出すべくコンピュータ、他のプログラマブル・データ処理装置、または他のデバイスにロードされて、コンピュータ、他のプログラマブル装置、または他のデバイス上で一連の動作ステップを実行させるものであってもよい。

【0087】

図中の流れ図およびブロック図は、本発明の様々な実施形態によるシステム、方法およびコンピュータ・プログラム製品の可能な実装形態のアーキテクチャ、機能性、ならびに動作を示す。これに関して、流れ図またはブロック図における各ブロックは、指定された論理機能を実装するための１つまたは複数の実行可能命令を含む、命令のモジュール、セグメント、または一部を表すことがある。いくつかの代替の実装形態では、ブロックに記載された機能は、図に記載された順序とは異なる順序で行われてもよい。例えば、連続して示されている２つのブロックは、実際には、関与する機能性に応じて、１つのステップとして達成されるか、同時に、実質的に同時に、部分的にもしくは全体的に、時間的に重複する様式で実行されてもよく、または場合によっては、それらのブロックが逆の順序で実行されてもよい。ブロック図または流れ図あるいはその両方の各ブロック、およびブロック図または流れ図あるいはその両方におけるブロックの組合せは、指定された機能または動作を実行するか、あるいは専用ハードウェアとコンピュータ命令との組合せを遂行する専用ハードウェア・ベースのシステムによって実装されることにも留意されたい。

【0088】

本明細書に記載の方法のいずれも、コンピュータ可読記憶媒体上に具現化された別個のソフトウェア・モジュールを含むシステムを提供する追加のステップを含むことができること、すなわち、モジュールが、例えば本明細書で詳述する構成要素のいずれかまたはすべてを含むことができることに留意されたい。その場合、方法のステップは、上述したようにハードウェア・プロセッサ１２０２上で実行される、システムの別個のソフトウェア・モジュールまたはサブモジュールあるいはその両方を使用して実行され得る。さらに、コンピュータ・プログラム製品は、別個のソフトウェア・モジュールを有するシステムの提供を含む本明細書に記載の少なくとも１つの方法のステップを実施するために実装されるように適合されたコードを有するコンピュータ可読記憶媒体を含むことができる。

【0089】

いずれの場合も、本明細書に例示される構成要素は、様々な形式のハードウェア、ソフトウェア、またはそれらの組合せ、例えば、特定用途向け集積回路（ＡＳＩＣ）、機能回路、関連するメモリなどを伴う適切にプログラムされたデジタル・コンピュータなどにおいて実装されることを理解されたい。関連技術の当業者であれば、本明細書で提供される本発明の教示により、本発明の構成要素の他の実装形態を企図することが可能であろう。

【0090】

本開示はクラウド・コンピューティングに関する詳細な説明を含むが、本明細書に記載された教示の実装はクラウド・コンピューティング環境に限定されないことを理解されたい。むしろ、本発明の実施形態は、現在知られているまたは後に開発される他の任意のタイプのコンピューティング環境と併せて実装されることが可能である。

【0091】

クラウド・コンピューティングは、構成可能な計算リソース（例えば、ネットワーク、ネットワーク帯域幅、サーバ、処理、メモリ、ストレージ、アプリケーション、仮想マシン、およびサービス）の共用プールへの簡便なオンデマンドによるネットワーク・アクセスを可能にし、管理労力またはサービスのプロバイダとの対話を最小限に抑えて、これらの計算リソースを迅速にプロビジョニングおよび解放できるようにするためのサービス提供のモデルである。このクラウド・モデルは、少なくとも５つの特徴、少なくとも３つのサービス・モデル、および少なくとも４つの展開モデルを含み得る。

【0092】

特徴は、次の通りである。

【0093】

オンデマンド・セルフサービス：クラウド消費者は、サービスのプロバイダと人間との対話を必要とすることなく、必要に応じて自動的に、サーバ時間およびネットワーク・ストレージなどのコンピューティング機能を一方的にプロビジョニングすることができる。

【0094】

広範なネットワーク・アクセス：機能は、ネットワーク上で利用可能であり、異種のシン・クライアント・プラットフォームまたはシック・クライアント・プラットフォーム（例えば、携帯電話、ラップトップ、およびＰＤＡ）による使用を促進する標準的なメカニズムを介してアクセスされる。

【0095】

リソースのプール化：プロバイダの計算リソースは、マルチテナント・モデルを使用して複数の消費者にサービス提供するようにプール化され、要求に応じて、異なる物理リソースおよび仮想リソースが動的に割当ておよび再割当てされる。消費者は一般に、提供されたリソースの正確な位置について制御も知識も有していないが、より高い抽象化レベル（例えば、国、州、またはデータセンタ）で位置を特定することが可能であり得るという点で、位置の独立性があるといえる。

【0096】

迅速な柔軟性：機能を迅速かつ柔軟に、場合によっては自動的にプロビジョニングして、急速にスケール・アウトし、迅速に解放して急速にスケール・インすることができる。消費者にとっては、プロビジョニングに利用可能な機能は、しばしば無制限であるように見え、いつでも任意の数量で購入することができる。

【0097】

サービスの測定：クラウド・システムは、サービスのタイプ（例えば、ストレージ、処理、帯域幅、およびアクティブなユーザ・アカウント）に適した一定の抽象化レベルでの計量機能を活用することによって、リソースの使用を自動的に制御および最適化する。リソースの使用状況を監視、制御、および報告することができ、利用するサービスのプロバイダと消費者との両方に透明性がもたらされる。

【0098】

サービス・モデルは、次の通りである。

【0099】

ソフトウェア・アズ・ア・サービス（ＳａａＳ）：クラウド・インフラストラクチャ上で動作しているプロバイダのアプリケーションを使用するために、消費者に提供される機能である。アプリケーションは、ウェブ・ブラウザ（例えば、ウェブ・ベースの電子メール）などのシン・クライアント・インターフェースを介して様々なクライアント・デバイスからアクセス可能である。限定されたユーザ固有のアプリケーション構成設定の想定される例外として、消費者は、ネットワーク、サーバ、オペレーティング・システム、ストレージ、または個々のアプリケーション機能を含む基礎となるクラウド・インフラストラクチャを管理も制御もしない。

【0100】

プラットフォーム・アズ・ア・サービス（ＰａａＳ）：プロバイダによってサポートされるプログラミング言語およびツールを使用して作成された、消費者が作成または取得したアプリケーションをクラウド・インフラストラクチャ上に展開するために、消費者に提供される機能である。消費者は、ネットワーク、サーバ、オペレーティング・システム、またはストレージなどの基礎となるクラウド・インフラストラクチャを管理も制御もしないが、展開されたアプリケーション、および場合によっては環境構成をホストするアプリケーションを制御する。

【0101】

インフラストラクチャ・アズ・ア・サービス（ＩａａＳ）：オペレーティング・システムおよびアプリケーションを含み得る任意のソフトウェアを消費者が展開および実行することができる、処理、ストレージ、ネットワーク、および他の基本的な計算リソースをプロビジョニングするために、消費者に提供される機能である。消費者は、基礎となるクラウド・インフラストラクチャを管理も制御もしないが、オペレーティング・システム、ストレージ、展開されたアプリケーションを制御し、場合によっては選択されたネットワーク構成要素（例えば、ホスト・ファイアウォール）を限定的に制御する。

【0102】

展開モデルは、次の通りである。

【0103】

プライベート・クラウド：クラウド・インフラストラクチャは、ある組織のためだけに運用される。このクラウド・インフラストラクチャは、組織または第三者によって管理される場合があり、オンプレミスまたはオフプレミスに存在する場合がある。

【0104】

コミュニティ・クラウド：クラウド・インフラストラクチャは、複数の組織によって共有され、関心事項（例えば、任務、セキュリティ要件、ポリシー、およびコンプライアンス上の考慮事項）を共有している特定のコミュニティをサポートする。このクラウド・インフラストラクチャは、組織または第三者によって管理される場合があり、オンプレミスまたはオフプレミスに存在する場合がある。

【0105】

パブリック・クラウド：クラウド・インフラストラクチャは、一般公衆または大規模な業界グループにとって利用可能であり、クラウド・サービスを販売する組織によって所有される。

【0106】

ハイブリッド・クラウド：クラウド・インフラストラクチャは、２つ以上のクラウド（プライベート、コミュニティ、またはパブリック）の合成であり、これらのクラウドは、固有のエンティティのままであるが、データおよびアプリケーションの移植性（例えば、クラウド間の負荷分散のためのクラウド・バースティング）を可能にする標準化された技術または専用の技術によって結び付けられる。

【0107】

クラウド・コンピューティング環境は、ステートレス性、低結合性、モジュール性、および意味的相互運用性に重点を置いたサービス指向型である。クラウド・コンピューティングの中心には、相互接続されたノードのネットワークを含むインフラストラクチャがある。

【0108】

次に図１３を参照すると、例示的なクラウド・コンピューティング環境１３５０が示されている。図示のように、クラウド・コンピューティング環境１３５０は、例えば、携帯情報端末（ＰＤＡ：personal digital assistant）もしくは携帯電話１３５４Ａ、デスクトップ・コンピュータ１３５４Ｂ、ラップトップ・コンピュータ１３５４Ｃ、または自動車コンピュータ・システム１３５４Ｎあるいはその組合せなどのクラウド消費者によって使用されるローカル・コンピューティング・デバイスの通信相手となり得る１つまたは複数のクラウド・コンピューティング・ノード１３１０を含む。ノード１３１０は、互いに通信してもよい。これらは、本明細書で上述したようなプライベート・クラウド、コミュニティ・クラウド、パブリック・クラウド、もしくはハイブリッド・クラウド、またはその組合せなどの１つまたは複数のネットワーク内で物理的にまたは仮想的にグループ化されてもよい（図示せず）。これにより、クラウド・コンピューティング環境１３５０は、インフラストラクチャ、プラットフォーム、またはソフトウェア、あるいはその組合せを、クラウド消費者がローカル・コンピューティング・デバイス上にリソースを保持する必要のないサービスとして提供することが可能になる。図１３に示すコンピューティング・デバイス１３５４Ａ～１３５４Ｎのタイプが例示のみを意図していること、およびコンピューティング・ノード１３１０およびクラウド・コンピューティング環境１３５０が、任意のタイプのネットワークまたはネットワーク・アドレス指定可能な接続あるいはその両方を介して（例えば、ウェブ・ブラウザを使用して）任意のタイプのコンピュータ化されたデバイスと通信できることを理解されたい。

【0109】

次に図１４を参照すると、クラウド・コンピューティング環境１３５０（図１３）によって提供される一組の機能抽象化層が示されている。図１４に示す構成要素、層、および機能は、例示のみを意図しており、本発明の実施形態はそれらに限定されないことを予め理解されたい。図示のように、以下の層および対応する機能が提供される。

【0110】

ハードウェアおよびソフトウェア層１４６０は、ハードウェア構成要素およびソフトウェア構成要素を含む。ハードウェア構成要素の例には、メインフレーム１４６１、ＲＩＳＣ（縮小命令セット・コンピュータ）アーキテクチャ・ベースのサーバ１４６２、サーバ１４６３、ブレード・サーバ１４６４、ストレージ・デバイス１４６５、ならびにネットワークおよびネットワーキング構成要素１４６６が含まれる。いくつかの実施形態では、ソフトウェア構成要素には、ネットワーク・アプリケーション・サーバ・ソフトウェア１４６７およびデータベース・ソフトウェア１４６８が含まれる。

【0111】

仮想化層１４７０は、抽象化層を提供し、この層から仮想エンティティの以下の例、すなわち、仮想サーバ１４７１、仮想ストレージ１４７２、仮想プライベート・ネットワークを含む仮想ネットワーク１４７３、仮想アプリケーションおよびオペレーティング・システム１４７４、ならびに仮想クライアント１４７５が提供されてもよい。

【0112】

一例では、管理層１４８０は、以下に記載の機能を提供してもよい。リソース・プロビジョニング１４８１は、クラウド・コンピューティング環境内でタスクを実行するために利用される計算リソースおよび他のリソースの動的な調達を提供する。計量および価格決定１４８２は、クラウド・コンピューティング環境内でリソースが利用されるときのコスト追跡、およびこれらのリソースの消費に対する課金または請求を提供する。一例では、これらのリソースは、アプリケーション・ソフトウェア・ライセンスを含むことがある。セキュリティは、クラウド消費者およびタスクのための本人確認、ならびにデータおよび他のリソースのための保護を提供する。ユーザ・ポータル１４８３は、消費者およびシステム管理者にクラウド・コンピューティング環境へのアクセスを提供する。サービス・レベル管理１４８４は、要求されるサービス・レベルが満たされるようなクラウドの計算リソースの割当ておよび管理を提供する。サービス・レベル・アグリーメント（ＳＬＡ）の計画および履行１４８５は、ＳＬＡに従って将来要求されることが予想されるクラウドの計算リソースの事前配置および調達を提供する。

【0113】

ワークロード層１４９０は、クラウド・コンピューティング環境が利用される機能の例を提供する。この層から提供されるワークロードおよび機能の例には、マッピングおよびナビゲーション１４９１、ソフトウェア開発およびライフサイクル管理１４９２、仮想教室教育配信１４９３、データ分析処理１４９４、トランザクション処理１４９５、ならびに、本発明の１つまたは複数の実施形態による（エネルギー高効率ＭＳ－ＤＰＥ／ＭＳ－ＭＡＣ計算を用いた）人工知能アルゴリズム処理１４９６が含まれる。

【0114】

本明細書で使用される用語は、特定の実施形態を説明することのみを目的としており、本発明を限定することを意図するものではない。単数形「ａ」、「ａｎ」および「ｔｈｅ」は、本明細書で使用される場合、文脈上特に明記されていない限り、複数形も含むことを意図している。「備える（ｃｏｍｐｒｉｓｅｓ）」または「備えている（ｃｏｍｐｒｉｓｉｎｇ）」という用語あるいはその両方は、本明細書で使用される場合、記載された特徴、ステップ、動作、要素、または構成要素あるいはその組合せの存在を示すが、別の特徴、ステップ、動作、要素、構成要素、またはこれらのグループ、あるいはその組合せの存在または追加を除外するものではないことがさらに理解されよう。

【0115】

本発明の様々な実施形態の説明は、例示を目的として提示されたものであり、網羅的であること、または開示された実施形態に限定されることを意図したものではない。記載された実施形態の範囲および思想から逸脱することなく、当業者には多くの修正形態および変形形態が明らかであろう。本明細書で使用される用語は、実施形態の原理、実際の適用例、もしくは市場で見られる技術に対する技術的改善を最もよく説明するために、または本明細書に開示された実施形態を当業者が理解できるように、選択されたものである。

【図1A】