特表 2024-537555 電子部品パッケージ及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-10-11

(54)【発明の名称】電子部品パッケージ及びその製造方法

(51)【国際特許分類】

   H01L 21/60 20060101AFI20241004BHJP

【ＦＩ】

H01L21/60 321E

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2023563311

(86)(22)【出願日】2023-08-10

(85)【翻訳文提出日】2023-10-13

(86)【国際出願番号】 CN2023112139

(87)【国際公開番号】W WO2024041390

(87)【国際公開日】2024-02-29

(31)【優先権主張番号】202211020943.1

(32)【優先日】2022-08-24

(33)【優先権主張国・地域又は機関】CN

(81)【指定国・地域】

(71)【出願人】

【識別番号】318000156

【氏名又は名称】ダイオーズ インコーポレイテッド

(74)【代理人】

【識別番号】100137969

【弁理士】

【氏名又は名称】岡部 憲昭

(74)【代理人】

【識別番号】100104824

【弁理士】

【氏名又は名称】穐場 仁

(74)【代理人】

【識別番号】100121463

【弁理士】

【氏名又は名称】矢口 哲也

(72)【発明者】

【氏名】リン，シャオ―シ

(57)【要約】

本発明は、電子部品パッケージ及びその製造方法に関する。ある実施例では、前記電子部品パッケージは、第１金属層と、高圧トランジスタ半導体ベアチップと、第１モールドコンパウンド層と、第２金属層と、第１垂直接続構造と、第２垂直接続構造と、制御回路ベアダイと、第２モールドコンパウンド層とを含む。本発明の電子部品パッケージは、金属層と垂直接続構造をリードフレームと電気リード線の代わりに使用することで、チップの電気接続の位置がよりフレキシブルになり、また放熱効果もさらに良くなっている。リードフレーム及び電気リード線と比べると、本開示の電子部品パッケージの方が、高圧または大電流のチップをパッケージングすることに適している。
【選択図】図１Ａ

【特許請求の範囲】

【請求項1】

電子部品パッケージにおいて、
互いに直接接触しない第１外部端子、第２外部端子及び第３外部端子を含む第１金属層と、
ゲート電極、ソース電極及びドレイン電極を有する高圧トランジスタ半導体ベアチップであって、前記ドレイン電極は前記高圧トランジスタ半導体ベアチップの片側に位置し、前記ゲート電極及び前記ソース電極は前記高圧トランジスタ半導体ベアチップの対向する他側に位置し、かつ前記高圧トランジスタ半導体ベアチップが前記第１金属層上に設置され、かつ前記ドレイン電極が前記第２外部端子と連結されている高圧トランジスタ半導体ベアチップと、
互いに対向する第１側及び第２側を有する第１モールドコンパウンド層であって、前記第１モールドコンパウンド層は、前記高圧トランジスタ半導体ベアチップを被覆し、さらに前記第１金属層の少なくとも一部を被覆しており、前記第１外部端子、前記第２外部端子及び前記第３外部端子が前記第１モールドコンパウンド層の前記第１側から露出している第１モールドコンパウンド層と、
互いに直接接触しない第１金属層部分及び第２金属層部分を含む第２金属層であって、前記第２金属層が前記第１モールドコンパウンド層の前記第２側上に配置されている第２金属層と、
前記第１モールドコンパウンド層を貫通し、かつ前記第１金属層部分を前記第１外部端子に連結する第１垂直接続構造と、
前記第１モールドコンパウンド層の一部を貫通し、かつ前記第２金属層部分を前記高圧トランジスタ半導体ベアチップの前記ゲート電極に連結する第２垂直接続構造と、
前記高圧トランジスタ半導体ベアチップの前記ゲート電極及び前記ソース電極に対面するアクティブ面を有する制御回路ベアダイであって、前記アクティブ面が、前記第１金属層部分及び前記第２金属層部分に対応して連結される第１制御端子及び第２制御端子を含む制御回路ベアダイと、
互いに対向する第１側及び第２側を有する第２モールドコンパウンド層であって、前記第１モールドコンパウンド層上に設置され、かつその前記第１側が前記第１モールドコンパウンド層の前記第２側と貼合されることで、前記制御回路ベアダイと前記第２金属層を被覆する第２モールドコンパウンド層と、を含み、
前記制御回路ベアダイの前記第１制御端子は前記第１金属層部分及び前記第１垂直接続構造によって前記第１外部端子に連結されており、
前記制御回路ベアダイの前記第２制御端子は前記第２金属層部分及び前記第２垂直接続構造によって前記高圧トランジスタ半導体ベアチップの前記ゲート電極に連結されており、
前記高圧トランジスタ半導体ベアチップの前記ソース電極が前記第３外部端子に連結されていることを特徴とする、
電子部品パッケージ。

【請求項2】

前記第１垂直接続構造は第１導電ビアを含み、かつ前記第２垂直接続構造は第２導電ビアを含み、前記第１導電ビアは第１側及び第２側を含み、前記第２導電ビアは第１側及び第２側を含み、かつ前記第１導電ビアの直径は前記第１導電ビアの前記第２側から前記第１導電ビアの前記第１側に向かって縮小しており、前記第２導電ビアの直径は前記第２導電ビアの前記第２側から前記第２導電ビアの前記第１側に向かって縮小している、請求項１に記載の電子部品パッケージ。

【請求項3】

前記第２導電ビアは、前記第１モールドコンパウンド層の前記第２側から前記第１モールドコンパウンド層の前記第１側に向かって延伸しており、かつ前記第２導電ビアの前記第２側と前記第１モールドコンパウンド層の前記第２側は共面であり、前記第２導電ビアの前記第１側が前記高圧トランジスタ半導体ベアチップの前記ゲート電極のゲート金属層と接触している、請求項２に記載の電子部品パッケージ。

【請求項4】

前記第１導電ビアは、前記第１モールドコンパウンド層の前記第２側から前記第１モールドコンパウンド層の前記第１側に向かって延伸しており、かつ前記第１導電ビアの前記第２側と前記第１モールドコンパウンド層の前記第２側は共面であり、前記第１導電ビアの前記第１側と前記第１モールドコンパウンド層の前記第１側は共面ではない、請求項３に記載の電子部品パッケージ。

【請求項5】

前記第１導電ビアの前記第１側が前記第１外部端子と接触している、請求項４に記載の電子部品パッケージ。

【請求項6】

前記第１垂直接続構造は、前記第１導電ビアと前記第１外部端子との間に配置された第１導電柱をさらに含み、前記第１導電柱は第１側及び第２側を含み、かつ前記第１導電柱の直径は前記第１導電柱の前記第２側から前記第１導電柱の前記第１側に向かって不変を保持しており、前記第１導電ビアの前記第１側は前記第１導電柱の前記第２側と接触しており、前記第１導電柱が前記第１導電ビアの前記第１側から前記第１モールドコンパウンド層の前記第１側に向かって延伸することで、前記第１導電柱の前記第１側を前記第１外部端子に接触させる、請求項４に記載の電子部品パッケージ。

【請求項7】

前記第１導電ビアの前記第１側が前記第２導電ビアの前記第１側と共面である、請求項６に記載の電子部品パッケージ。

【請求項8】

前記第２金属層は、前記第１金属層部分及び前記第２金属層部分と直接接触しない第３金属層部分をさらに含み、かつ前記第２金属層部分が前記第１金属層部分と前記第３金属層部分との間に位置している、請求項１に記載の電子部品パッケージ。

【請求項9】

前記第１モールドコンパウンド層の一部を貫通し、かつ前記第３金属層部分を前記高圧トランジスタ半導体ベアチップの前記ソース電極に連結する第３垂直接続構造と、
前記第１モールドコンパウンド層を貫通し、かつ前記第３金属層部分を前記第３外部端子に連結して、前記高圧トランジスタ半導体ベアチップの前記ソース電極を前記第３外部端子に連結する第４垂直接続構造と、をさらに含む、
請求項８に記載の電子部品パッケージ。

【請求項10】

前記第３垂直接続構造は第３導電ビアを含み、かつ前記第４垂直接続構造は第４導電ビアを含み、前記第３導電ビアは第１側及び第２側を含み、前記第４導電ビアは第１側及び第２側を含み、かつ前記第３導電ビアの直径は前記第３導電ビアの前記第２側から前記第３導電ビアの前記第１側に向かって縮小しており、前記第４導電ビアの直径は前記第４導電ビアの前記第２側から前記第４導電ビアの前記第１側に向かって縮小している、請求項９に記載の電子部品パッケージ。

【請求項11】

前記第３導電ビアは、前記第１モールドコンパウンド層の前記第２側から前記第１モールドコンパウンド層の前記第１側に向かって延伸しており、かつ前記第３導電ビアの前記第２側と前記第１モールドコンパウンド層の前記第２側は共面であり、前記第３導電ビアの前記第１側が前記高圧トランジスタ半導体ベアチップの前記ソース電極のソース金属層と接触している、請求項１０に記載の電子部品パッケージ。

【請求項12】

前記第４導電ビアは、前記第１モールドコンパウンド層の前記第２側から前記第１モールドコンパウンド層の前記第１側に向かって延伸しており、かつ前記第４導電ビアの前記第２側と前記第１モールドコンパウンド層の前記第２側は共面であり、前記第４導電ビアの前記第１側と前記第１モールドコンパウンド層の前記第１側は共面ではない、請求項１１に記載の電子部品パッケージ。

【請求項13】

前記第４導電ビアの前記第１側が前記第３外部端子と接触している、請求項１２に記載の電子部品パッケージ。

【請求項14】

前記第４垂直接続構造は、前記第４導電ビアと前記第３外部端子との間に配置された第２導電柱をさらに含み、前記第２導電柱は第１側及び第２側を含み、かつ前記第２導電柱の直径は前記第２導電柱の前記第２側から前記第２導電柱の前記第１側に向かって不変を保持しており、前記第４導電ビアの前記第１側は前記第２導電柱の前記第２側と接触しており、前記第２導電柱が前記第４導電ビアの前記第１側から前記第１モールドコンパウンド層の前記第１側に向かって延伸することで、前記第２導電柱の前記第１側を前記第３外部端子と接触させる、請求項１２に記載の電子部品パッケージ。

【請求項15】

前記第４導電ビアの前記第１側が前記第３導電ビアの前記第１側と共面である、請求項１４に記載の電子部品パッケージ。

【請求項16】

一体式導電部材をさらに含み、一体式導電部材が、
前記高圧トランジスタ半導体ベアチップの前記ソース電極のソース金属層上に設置されている第１部分であって、
上面図で見ると、前記一体式導電部材の前記第１部分が前記ソース電極の前記ソース金属層から前記高圧トランジスタ半導体ベアチップの外に向かって延伸することで、前記一体式導電部材の前記第１部分の第１端が前記高圧トランジスタ半導体ベアチップに重なっており、前記一体式導電部材の前記第１部分の第２端は前記高圧トランジスタ半導体ベアチップと重なっていない第１部分と、
前記一体式導電部材の前記第１部分の前記第２端と前記第３外部端子との間に非垂直及び非水平に連結されている第２部分と、を有する、
請求項１に記載の電子部品パッケージ。

【請求項17】

前記単一の導電部材が前記第１モールドコンパウンド層によって被覆されている、請求項１６に記載の電子部品パッケージ。

【請求項18】

前記第１金属層部分に配置され、かつ前記制御回路ベアダイの前記第１制御端子上の金属層を前記第１金属層部分に連結する第１はんだボールと、
前記第２金属層部分に配置され、かつ前記制御回路ベアダイの前記第２制御端子上の金属層を前記第２金属層部分に連結する第２はんだボールと、をさらに含む、
請求項１に記載の電子部品パッケージ。

【請求項19】

前記第２モールドコンパウンド層が、前記第１はんだボール及び前記第２はんだボールを被覆している、請求項１８に記載の電子部品パッケージ。

【請求項20】

電子部品パッケージの製造方法において、
仮キャリアを提供することと、
前記仮キャリア上に、互いに直接接触しない第１外部端子、第２外部端子及び第３外部端子を含む第１金属層を形成することと、
ゲート電極、ソース電極及びドレイン電極を有する高圧トランジスタ半導体ベアチップであって、前記ドレイン電極は前記高圧トランジスタ半導体ベアチップの片側に位置して前記第２外部端子に連結され、前記ゲート電極及び前記ソース電極が前記高圧トランジスタ半導体ベアチップの対向する他側に位置している高圧トランジスタ半導体ベアチップを前記第１金属層上に設置することと、
前記仮キャリア上に、互いに対向する第１側及び第２側を有する第１モールドコンパウンド層を形成して前記高圧トランジスタ半導体ベアチップ及び前記第１金属層の少なくとも一部を被覆することと、
前記第１モールドコンパウンド層の前記第２側上に、互いに直接接触しない第１金属層部分及び第２金属層部分を含む第２金属層を形成することと、
前記第１金属層部分を前記第１外部端子に連結することと、
前記第２金属層部分を前記高圧トランジスタ半導体ベアチップの前記ゲート電極に連結することと、
前記高圧トランジスタ半導体ベアチップの前記ゲート電極及び前記ソース電極に対面するアクティブ面を有し、前記アクティブ面が、前記第１金属層部分及び前記第２金属層部分に対応して連結される第１制御端子及び第２制御端子を含む制御回路ベアダイを前記第１モールドコンパウンド層上に設置することと、
互いに対向する第１側及び第２側を有し、かつその前記第１側が前記第１モールドコンパウンド層の前記第２側と貼合されることで、前記制御回路ベアダイと前記第２金属層を被覆する第２モールドコンパウンド層を前記第１モールドコンパウンド層上に形成することと、
前記高圧トランジスタ半導体ベアチップの前記ソース電極を前記第３外部端子に連結することと、
前記仮キャリアを除去して前記第１外部端子、前記第２外部端子及び前記第３外部端子を前記第１モールドコンパウンド層の前記第１側から露出させることと、を含む、ことを特徴とする、
製造方法。

【請求項21】

第１側及び第２側を含む第１導電柱であって、前記第１導電柱の前記第１側は前記第１外部端子と接触し、かつ前記第１導電柱の直径は前記第１導電柱の前記第２側から前記第１導電柱の前記第１側に向かって不変を保持している第１導電柱を前記第１外部端子上に配置することと、
第１側及び第２側を含む第２導電柱であって、前記第２導電柱の前記第１側は前記第３外部端子と接触し、かつ前記第２導電柱の直径は前記第２導電柱の前記第２側から前記第２導電柱の前記第１側に向かって不変を保持している第２導電柱を前記第３外部端子上に配置することと、
前記仮キャリア上に前記第１モールドコンパウンド層を形成して前記第１導電柱と前記第２導電柱を被覆することと、
前記第１モールドコンパウンド層内に複数の開口を形成することにより前記第１導電柱の一部、前記第２導電柱の一部、前記ゲート電極のゲート金属層の一部及び前記ソース電極のソース金属層の一部を露出させることと、をさらに含む、
請求項２０に記載の製造方法。

【請求項22】

第１側及び第２側を含む第１導電ビアであって、前記第１導電ビアの前記第１側は前記第１導電柱の前記第２側と接触し、かつ前記第１導電ビアの直径が前記第１導電ビアの前記第２側から前記第１導電ビアの前記第１側に向かって縮小している第１導電ビアを前記第１導電柱上に形成することと、
第１側及び第２側を含む第２導電ビアであって、前記第２導電ビアの前記第１側は前記ゲート金属層と接触し、かつ前記第２導電ビアの直径は前記第２導電ビアの前記第２側から前記第２導電ビアの前記第１側に向かって縮小している第２導電ビアを前記ゲート金属層上に形成することと、
第１側及び第２側を含む第３導電ビアであって、前記第３導電ビアの前記第１側は前記ソース金属層と接触し、かつ前記第３導電ビアの直径が前記第３導電ビアの前記第２側から前記第３導電ビアの前記第１側に向かって縮小している第３導電ビアを前記ソース金属層上に形成することと、
第１側及び第２側を含む第４導電ビアであって、前記第４導電ビアの前記第１側は前記第２導電柱の前記第２側と接触し、かつ前記第４導電ビアの直径が前記第４導電ビアの前記第２側から前記第４導電ビアの前記第１側に向かって縮小している第４導電ビアを前記第２導電柱上に形成することと、
前記第１金属層部分及び前記第２金属層部分に直接接触しない第３金属層部分であって、前記第２金属層部分は前記第１金属層部分と前記第３金属層部分の間に位置しており、かつ前記第３金属層部分を前記第３導電ビア及び前記第４導電ビアに連結することにより、前記高圧トランジスタ半導体ベアチップの前記ソース電極を前記第３外部端子に連結する第３金属層部分を前記第１モールドコンパウンド層上に形成することと、をさらに含む、
請求項２１に記載の製造方法。

【請求項23】

前記第１導電ビアの前記第２側と、前記第２導電ビアの前記第２側と、前記第３導電ビアの前記第２側と、前記第４導電ビアの前記第２側が、前記第１モールドコンパウンド層の前記第２側と共面である、請求項２２に記載の製造方法。

【請求項24】

前記第１導電ビアの前記第１側と、前記第２導電ビアの前記第１側と、前記第３導電ビアの前記第１側と、前記第４導電ビアの前記第１側が、前記第１モールドコンパウンド層の前記第１側と共面ではない、請求項２２に記載の製造方法。

【請求項25】

前記第１導電ビアの前記第１側と、前記第２導電ビアの前記第１側と、前記第３導電ビアの前記第１側と、前記第４導電ビアの前記第１側が共面である、請求項２２に記載の製造方法。

【請求項26】

前記仮キャリア上に前記第１モールドコンパウンド層を形成して前記第１外部端子と前記第３外部端子を被覆することと、
前記第１モールドコンパウンド層内に複数の開口を形成することにより前記第１外部端子の一部、前記第３外部端子の一部、前記ゲート電極のゲート金属層の一部及び前記ソース電極のソース金属層の一部を露出させることと、
第１側及び第２側を含む第１導電ビアであって、前記第１導電ビアの前記第１側は前記第１外部端子と接触し、かつ前記第１導電ビアの直径が前記第１導電ビアの前記第２側から前記第１導電ビアの前記第１側に向かって縮小している第１導電ビアを前記第１外部端子上に形成することと、
第１側及び第２側を含む第２導電ビアであって、前記第２導電ビアの前記第１側は前記ゲート金属層と接触し、かつ前記第２導電ビアの直径が前記第２導電ビアの前記第２側から前記第２導電ビアの前記第１側に向かって縮小している第２導電ビアを前記ゲート金属層上に形成することと、
第１側及び第２側を含む第３導電ビアであって、前記第３導電ビアの前記第１側は前記ソース金属層と接触し、かつ前記第３導電ビアの直径が前記第３導電ビアの前記第２側から前記第３導電ビアの前記第１側に向かって縮小している第３導電ビアを前記ソース金属層上に形成することと、
第１側及び第２側を含む第４導電ビアであって、前記第４導電ビアの前記第１側は前記第３外部端子と接触し、かつ前記第４導電ビアの直径が前記第４導電ビアの前記第２側から前記第４導電ビアの前記第１側に向かって縮小している第４導電ビアを前記第３外部端子上に形成することと、
前記第１金属層部分及び前記第２金属層部分と直接接触しない第３金属層部分であって、そのうち、前記第２金属層部分は前記第１金属層部分と前記第３金属層部分の間に位置しており、かつ前記第３金属層部分を前記第３導電ビア及び前記第４導電ビアに連結することにより、前記高圧トランジスタ半導体ベアチップの前記ソース電極を前記第３外部端子に連結する第３金属層部分を前記第１モールドコンパウンド層上に形成することと、をさらに含む、
請求項２０に記載の製造方法。

【請求項27】

一体式導電部材を形成することであって、一体式導電部材が、
前記高圧トランジスタ半導体ベアチップの前記ソース電極のソース金属層上に設置されている第１部分であって、
上面図で見ると、前記一体式導電部材の前記第１部分が前記ソース電極の前記ソース金属層から前記高圧トランジスタ半導体ベアチップの外に向かって延伸することで、前記一体式導電部材の前記第１部分の第１端が前記高圧トランジスタ半導体ベアチップに重なっており、前記一体式導電部材の前記第１部分の第２端は前記高圧トランジスタ半導体ベアチップと重なっていない第１部分と、
前記一体式導電部材の前記第１部分の前記第２端と前記第３外部端子との間に非垂直及び非水平に連結されている第２部分と、を含む一体式導電部材を形成することと、
前記仮キャリア上に前記第１モールドコンパウンド層を形成することにより前記一体式導電部材と前記ソース金属層の一部を被覆することと、
前記第１モールドコンパウンド層内に複数の開口を形成することにより、前記第１外部端子の一部及び前記ゲート電極のゲート金属層の一部を露出させることと、
第１側及び第２側を含む第１導電ビアであって、前記第１導電ビアの前記第１側は前記第１外部端子と接触しており、かつ前記第１導電ビアの直径が前記第１導電ビアの前記第２側から前記第１導電ビアの前記第１側に向かって縮小している第１導電ビアを前記第１外部端子上に形成することと、
第１側及び第２側を含む第２導電ビアであって、前記第２導電ビアの前記第１側は前記ゲート金属層と接触しており、かつ前記第２導電ビアの直径が前記第２導電ビアの前記第２側から前記第２導電ビアの前記第１側に向かって縮小している第２導電ビアを前記ゲート金属層上に形成することと、をさらに含む、
請求項２０に記載の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、電子部品パッケージ及びその製造方法に関し、より具体的には、高圧トランジスタ半導体ベアチップ及び制御回路ベアダイを有する電子部品パッケージに関する。

【背景技術】

【0002】

電子部品（例えばチップや集積回路（ＩＣ））パッケージでは、リードフレーム（ｌｅａｄ ｆｒａｍｅ）パッケージ技術を使用し、かつ電気リード線（ｗｉｒｅ）によってチップ端の電気接続を提供することができる。パッケージ技術の高密度化及び小型化が進むにつれて、パッケージの入出力（ｉｎｐｕｔ／ｏｕｔｐｕｔ、Ｉ／Ｏ）接続ピンの数やその内部接続線（ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）が増加し、より複雑になっている。リードフレームは１層の配線しか提供できないため、チップの電気接続の位置が制限され、この空間上の制限が、マルチチップパッケージの技術的ボトルネックになっている。また、放熱問題も深刻になって、チップの性能に影響する可能性がある。

【0003】

フリップチップ（ｆｌｉｐ－ｃｈｉｐ）パッケージ技術でもマルチチップパッケージを実現できるが、これは、チップの面を下向きにして、パッケージ基板（ｐａｃｋａｇｅ ｓｕｂｓｔｒａｔｅ）を通して相互接続するというものである。リードフレームを使用することに比べると、フリップチップパッケージ技術は製造コストが増加する可能性があり、しかも製造工程がかなり複雑なので、その生産率（ｔｈｒｏｕｇｈｐｕｔ）も低下する可能性がある。

【発明の概要】

【0004】

本開示の実施例は電子部品パッケージに関する。前記電子部品パッケージは、互いに直接接触していない第１外部端子、第２外部端子及び第３外部端子を含む第１金属層と、ゲート電極、ソース電極及びドレイン電極を有する高圧トランジスタ半導体ベアチップであって、そのうち、前記ドレイン電極は前記高圧トランジスタ半導体ベアチップの片側に位置し、前記ゲート電極及び前記ソース電極は前記高圧トランジスタ半導体ベアチップの対向する他側に位置し、かつ前記高圧トランジスタ半導体ベアチップが前記第１金属層上に設置され、前記ドレイン電極が前記第２外部端子と連結されている高圧トランジスタ半導体ベアチップと、互いに対向する第１側及び第２側を有する第１モールドコンパウンド層であって、前記第１モールドコンパウンド層は、前記高圧トランジスタ半導体ベアチップを被覆し、さらに前記第１金属層の少なくとも一部を被覆しており、そのうち、前記第１外部端子、前記第２外部端子及び前記第３外部端子が、前記第１モールドコンパウンド層の前記第１側から露出している第１モールドコンパウンド層と、互いに直接接触しない第１金属層部分及び第２金属層部分を含む第２金属層であって、そのうち、前記第２金属層が前記第１モールドコンパウンド層の前記第２側上に配置されている第２金属層と、前記第１モールドコンパウンド層を貫通し、かつ前記第１金属層部分を前記第１外部端子に連結する第１垂直接続構造と、前記第１モールドコンパウンド層の一部を貫通し、かつ前記第２金属層部分を前記高圧トランジスタ半導体ベアチップの前記ゲート電極に連結する第２垂直接続構造と、前記高圧トランジスタ半導体ベアチップの前記ゲート電極及び前記ソース電極に対面するアクティブ面を有する制御回路ベアダイであって、前記アクティブ面が、前記第１金属層部分及び前記第２金属層部分に対応して連結される第１制御端子及び第２制御端子を含む制御回路ベアダイと、互いに対向する第１側及び第２側を有する第２モールドコンパウンド層であって、前記第１モールドコンパウンド層上に設置され、かつその前記第１側が前記第１モールドコンパウンド層の前記第２側と貼合されることで、前記制御回路ベアダイと前記第２金属層を被覆する第２モールドコンパウンド層と、を含み、そのうち、前記制御回路ベアダイの前記第１制御端子は前記第１金属層部分及び前記第１垂直接続構造によって前記第１外部端子に連結されており、そのうち、前記制御回路ベアダイの前記第２制御端子は前記第２金属層部分及び前記第２垂直接続構造によって前記高圧トランジスタ半導体ベアチップの前記ゲート電極に連結されており、そのうち、前記高圧トランジスタ半導体ベアチップの前記ソース電極は前記第３外部端子に連結されている。

【0005】

本開示の実施例は、電子部品パッケージの製造方法に関する。前記方法は、仮キャリアを提供することと、前記仮キャリア上に、互いに直接接触していない第１外部端子、第２外部端子及び第３外部端子を含む第１金属層を形成することと、ゲート電極、ソース電極及びドレイン電極を有する高圧トランジスタ半導体ベアチップであって、そのうち、前記ドレイン電極が前記高圧トランジスタ半導体ベアチップの片側に位置して前記第２外部端子に連結され、前記ゲート電極及び前記ソース電極が前記高圧トランジスタ半導体ベアチップの対向する他側に位置している高圧トランジスタ半導体ベアチップを前記第１金属層上に設置することと、前記仮キャリア上に、互いに対向する第１側及び第２側を有する第１モールドコンパウンド層を形成して前記高圧トランジスタ半導体ベアチップ及び前記第１金属層の少なくとも一部を被覆することと、前記第１モールドコンパウンド層の前記第２側上に、互いに直接接触しない第１金属層部分及び第２金属層部分を含む第２金属層を形成することと、前記第１金属層部分を前記第１外部端子に連結することと、前記第２金属層部分を前記高圧トランジスタ半導体ベアチップの前記ゲート電極に連結することと、前記第１モールドコンパウンド層上に、前記高圧トランジスタ半導体ベアチップの前記ゲート電極及び前記ソース電極に対面するアクティブ面を有し、前記アクティブ面が、前記第１金属層部分及び前記第２金属層部分に対応して連結される第１制御端子及び第２制御端子を含む制御回路ベアダイを設置することと、前記第１モールドコンパウンド層上に、互いに対向する第１側及び第２側を有し、かつその前記第１側が前記第１モールドコンパウンド層の前記第２側と貼合されることで、前記制御回路ベアダイと前記第２金属層を被覆する第２モールドコンパウンド層を形成することと、前記高圧トランジスタ半導体ベアチップの前記ソース電極を前記第３外部端子に連結することと、前記仮キャリアを除去して前記第１外部端子、前記第２外部端子及び前記第３外部端子を前記第１モールドコンパウンド層の前記第１側から露出させることと、を含む。

【0006】

本開示の若干の実施例の形態は、図面と結び付けて以下の詳細な説明を閲読することにより、最適に理解することができる。各種の構造は比例通りに作成しなくてもよいという点には注意が必要である。実際には、論述を明確にするという見地から、各種の構造の大きさを任意に拡大または縮小することができる。

【図面の簡単な説明】

【0007】

【図1A】本願のいくつかの実施例に基づく電子部品パッケージの断面図を示している。

【図1B】本願のいくつかの実施例に基づく電子部品パッケージの斜視図を示している。

【図1C】本願のいくつかの実施例に基づく電子部品パッケージの斜視図を示している。

【図2】本願のいくつかの実施例に基づく電子部品パッケージの断面図を示している。

【図3】本願のいくつかの実施例に基づく電子部品パッケージの断面図を示している。

【図4A】本願のいくつかの実施例に基づく電子部品パッケージの製造方法の中の１つ、または複数の段階を示している。

【図4B】本願のいくつかの実施例に基づく電子部品パッケージの製造方法の中の１つ、または複数の段階を示している。

【図4C】本願のいくつかの実施例に基づく電子部品パッケージの製造方法の中の１つ、または複数の段階を示している。

【図4D】本願のいくつかの実施例に基づく電子部品パッケージの製造方法の中の１つ、または複数の段階を示している。

【図4E】本願のいくつかの実施例に基づく電子部品パッケージの製造方法の中の１つ、または複数の段階を示している。

【図4F】本願のいくつかの実施例に基づく電子部品パッケージの製造方法の中の１つ、または複数の段階を示している。

【図5A】本願のいくつかの実施例に基づく電子部品パッケージの製造方法の中の１つ、または複数の段階を示している。

【図5B】本願のいくつかの実施例に基づく電子部品パッケージの製造方法の中の１つ、または複数の段階を示している。

【図5C】本願のいくつかの実施例に基づく電子部品パッケージの製造方法の中の１つ、または複数の段階を示している。

【図5D】本願のいくつかの実施例に基づく電子部品パッケージの製造方法の中の１つ、または複数の段階を示している。

【図5E】本願のいくつかの実施例に基づく電子部品パッケージの製造方法の中の１つ、または複数の段階を示している。

【図5F】本願のいくつかの実施例に基づく電子部品パッケージの製造方法の中の１つ、または複数の段階を示している。

【図6A】本願のいくつかの実施例に基づく電子部品パッケージの製造方法の中の１つ、または複数の段階を示している。

【図6B】本願のいくつかの実施例に基づく電子部品パッケージの製造方法の中の１つ、または複数の段階を示している。

【図6C】本願のいくつかの実施例に基づく電子部品パッケージの製造方法の中の１つ、または複数の段階を示している。

【図6D】本願のいくつかの実施例に基づく電子部品パッケージの製造方法の中の１つ、または複数の段階を示している。

【図6E】本願のいくつかの実施例に基づく電子部品パッケージの製造方法の中の１つ、または複数の段階を示している。

【図6F】本願のいくつかの実施例に基づく電子部品パッケージの製造方法の中の１つ、または複数の段階を示している。

【発明を実施するための形態】

【0008】

同一または類似する部品は、図面及び詳細な説明において、同じ参照符号を使用して示している。本開示の若干の実施例は、以下の詳細な説明及び図面により、速やかに理解することができる。

【0009】

以下の開示では、提供される標的の様々な特徴を実施するための多くの異なる実施例または範例を提供している。以下では、部品及び配置の具体的な実例を記述している。もちろん、これらは単なる範例なので、限定的でないことが望ましい。本開示では、第２の特徴の上方または上に第１の特徴を形成するという引用は、第１の特徴と第２の特徴が直接接触を形成する実施例を含むことができ、かつ第１の特徴と第２の特徴との間に第１の特徴と第２の特徴が直接接触を形成しなくてよい別の特徴を形成する実施例を含むこともできる。また、本開示では、各実施例の中で図面符号及び／または文字が重複してもよい。この重複は、簡単かつ明確にするために行われるものであり、それ自体が、議論されている各実施例及び／または配置間の関係を示しているわけではない。

【0010】

以下では、本開示の実施例について詳細に議論している。しかし、本開示が様々な特定の環境下で具体化することができる多くの適用概念を提供していることを、理解しておかなければならない。議論されている具体的な実施例は説明的なものであり、本開示の範囲を限定するものではない。

【0011】

本開示では、電子部品パッケージ及びその製造方法を提供している。本開示の電子部品パッケージは、高圧トランジスタ半導体ベアチップと制御回路ベアダイを１つのパッケージ内に統合しているので、小型化の需要を満たすことができるだけでなく、プリント基板（ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ ｂｏａｒｄ、ＰＣＢ）またはテンプレート上の回路配線面積を減らすこともできる。また、本開示の電子部品パッケージは、金属層（例えば再配線層（ｒｅｄｉｓｔｒｉｂｕｔｉｏｎ ｌａｙｅｒ、ＲＤＬ））及び垂直接続構造（例えば導電柱（ｃｏｎｄｕｃｔｉｖｅ ｐｉｌｌａｒ）または導電ビア（ｃｏｎｄｕｃｔｉｖｅ ｖｉａ）をリードフレーム及び電気リード線の代わりとして使用することで、チップの電気接続位置がよりフレキシブルになり、また放熱効果もさらに良くなっている。リードフレーム及び電気リード線と比べて、本開示の電子部品パッケージは、高圧または大電流のチップをパッケージングすることにより適している。さらに、本開示のチップのアクティブ面（またはアクティブ領域）は金属層を通して対面で突き合わせることができるので、チップ間の伝達経路を短縮して、伝達速度を上げることもできる。

【0012】

図１Ａを参照すると、図１Ａは本願のいくつかの実施例に基づく電子部品パッケージ１の断面図を示している。電子部品パッケージ１は、電子部品１０及び１２と、封止材（ｅｎｃａｐｓｕｌａｎｔ）１１、１３と、第１金属層（外部端子ｍ１１、ｍ１２及びｍ１３を含む）と、第２金属層（金属層部分ｍ２１、ｍ２２及びｍ２３を含む）を含むことができる。

【0013】

第１金属層の外部端子ｍ１１、ｍ１２及びｍ１３は、互いに直接接触しなくてもよい。例えば、外部端子ｍ１１、ｍ１２及びｍ１３は、封止材１１によって互いに離間することができる。例えば、外部端子ｍ１１、ｍ１２及びｍ１３は、互いに直接接続されていなくてよい。外部端子ｍ１２は、外部端子ｍ１１とｍ１３の間に位置することができる。

【0014】

外部端子ｍ１１、ｍ１２及びｍ１３の大きさ（例えば、幅、厚さ、面積など）は、互いに同一であってもよいし、異なっていてもよい。図１Ａに示すように、外部端子ｍ１２の幅は、外部端子ｍ１１またはｍ１３の幅よりも大きくてよい。いくつかの実施例では、外部端子ｍ１２の面積は、電子部品１０の面積（例えば表面積）の約１～２倍であってよい。また、図１Ａに示すように、外部端子ｍ１１、ｍ１２及びｍ１３の厚さは互いに同じであってよい。外部端子ｍ１１、ｍ１２及びｍ１３は、それぞれ金属または金属合金などの導電材料を含むことができる。導電材料の実例には、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、その他の金属または合金、またはその中の２つ以上の組み合わせを含むことができる。外部端子ｍ１１、ｍ１２及びｍ１３は、電子部品パッケージ１と外部装置（例えばＰＣＢ、その他のパッケージまたはその他の電子部品）との間の電気接続を提供することができる。

【0015】

電子部品１０は、半導体チップ（またはベアチップ）を含むことができる。チップは、集積回路（ＩＣ）を形成するためのトランジスタ、抵抗器、キャパシタ及び相互接続構造などの回路部品を含むことができる。いくつかの実施例では、電子部品１０は、金属酸化物半導体電界効果トランジスタ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ－Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ、ＭＯＳＦＥＴ）、例えばＮＭＯＳ、ＰＭＯＳ、ＣＭＯＳ、電圧帰還デバイス及び／またはスイッチを含むことができる（但し、これらに限らない）。

【0016】

いくつかの実施例では、電子部品１０は、比較的高い破壊電圧（または耐圧）を有する高圧トランジスタを含むことができ、しかも高入力電圧及び／または高出力電圧の回路に応用することもできる。さらに言えば、電子部品１０は、動的ランダムアクセスメモリ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ、ＤＲＡＭ）、静的ランダムアクセスメモリ（ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ、ＳＲＡＭ）及び各種のタイプの不揮発性メモリ（プログラマブル読み取り専用メモリ（ｐｒｏｇｒａｍｍａｂｌｅ ｒｅａｄ－ｏｎｌｙ ｍｅｍｏｒｙ、ＰＲＯＭ）及びフラッシュメモリ（ｆｌａｓｈ ｍｅｍｏｒｙ）を含む）を含むメモリデバイス（ｍｅｍｏｒｙ ｄｅｖｉｃｅ）、光電デバイス（ｏｐｔｏｅｌｅｃｔｒｏｎｉｃ ｄｅｖｉｃｅ）、論理装置（ｌｏｇｉｃ ｄｅｖｉｃｅ）、通信装置（ｃｏｍｍｕｎｉｃａｔｉｏｎ ｄｅｖｉｃｅ）及びその他のタイプの装置など、あらゆるタイプの集積回路を含むことができる。

【0017】

電子部品１０は、表面１０１と、表面１０１に対向する表面１０２と、表面１０１と表面１０２との間に延伸する表面（または側面）１０３とを有することができる。１つまたは複数の電気端子（ｅｌｅｃｔｒｉｃａｌ ｔｅｒｍｉｎａｌｓ）は、電子部品１０の表面１０１及び／または表面１０２から露出することができる。例えば、電子部品１０のゲート電極（ｇａｔｅ）及びソース電極（ｓｏｕｒｃｅ）が電子部品１０の同じ側に位置し、ドレイン電極（ｄｒａｉｎ）が対向する側に位置することができる。電子部品１０のドレイン電極は表面１０１に位置し、かつゲート電極とソース電極は表面１０２に位置することができる。

【0018】

電子部品１０は第１金属層上に位置することができる。電子部品１０のドレイン電極は、第１金属層の外部端子ｍ１２と連結（または電気接続）することができる。電子部品１０のドレイン電極は、第１金属層の外部端子ｍ１２と接触することができる。ドレイン電極のドレイン金属層（即ち外部端子ｍ１２）は表面１０１に位置し、ゲート電極のゲート金属層１０ｅ１及びソース電極のソース金属層１０ｅ２は表面１０２に位置することができる。

【0019】

封止材１１は電子部品１０及び第１金属層の少なくとも一部を被覆することができる。封止材１１は、モールドコンパウンド（ｍｏｌｄｉｎｇ ｃｏｍｐｏｕｎｄ）（例えば、エポキシ樹脂（ｅｐｏｘｙ）モールドコンパウンド）またはその他の適当な材料を含むことができ、その中には、エポキシ樹脂（ｅｐｏｘｙ ｒｅｓｉｎｓ）、フェノール樹脂（ｐｈｅｎｏｌｉｃ ｒｅｓｉｎｓ）、シリコン含有樹脂（ｓｉｌｉｃｏｎ－ｃｏｎｔａｉｎｉｎｇ ｒｅｓｉｎｓ）など、またはその組み合わせが含まれる（但し、これらに限らない）。

【0020】

封止材１１は、表面１１１と、表面１１１に対向する表面１１２とを有することができる。第１金属層の外部端子ｍ１１、ｍ１２及びｍ１３は表面１１１から露出することができる。いくつかの実施例では、第１金属層の外部端子ｍ１１、ｍ１２及びｍ１３は、それぞれ表面１１１と面一または共面であってよい。

【0021】

第２金属層の金属層部分ｍ２１、ｍ２２及びｍ２３は、封止材１１の表面１１２に位置することができる。言い換えれば、第１金属層と第２金属層は封止材１１の対向する側に位置するということである。第１金属層は封止材１１内に部分的に埋め込むことができ、第２金属層は封止材１１の表面１１２から突出することができる。

【0022】

第２金属層の金属層部分ｍ２１、ｍ２２及びｍ２３は互いに直接接触しなくてよい。例えば、金属層部分ｍ２１、ｍ２２及びｍ２３は、封止材１３によって互いに離間することができる。例えば、金属層部分ｍ２１、ｍ２２及びｍ２３は、互いに直接接続されてよい。金属層部分ｍ２２は、金属層部分ｍ２１とｍ２３との間に位置することができる。

【0023】

金属層部分ｍ２１、ｍ２２及びｍ２３の大きさ（例えば、幅、厚さ、面積など）は、互いに同一であってもよいし、異なっていてもよい。図１Ａに示すように、金属層部分ｍ２３の幅は、金属層部分ｍ２１または金属層部分ｍ２２の幅より大きくてよい。また、図１Ａに示すように、金属層部分ｍ２１、ｍ２２及びｍ２３の厚さは互いに同じであってよい。金属層部分ｍ２１、ｍ２２及びｍ２３は、それぞれ金属または金属合金などの導電材料を含むことができる。導電材料の実例には、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、その他の金属または合金、またはその中の２つ以上の組み合わせを含むことができる。

【0024】

第２金属層は封止材１１と１３の間に封入することができる。第２金属層は、電子部品パッケージ１の内部相互接続構造（ｉｎｔｅｒｃｏｎｎｅｃｔ ｓｔｒｕｃｔｕｒｅ）の一部とすることができる。第２金属層は再配線層を含むことができる。第２金属層は、電子部品１０と１２との間の電気接続を提供し、電子部品１０と第１金属層との間の電気接続を提供し、かつ電子部品１２と第１金属層との間の電気接続を提供することができる。

【0025】

いくつかの実施例では、金属層部分ｍ２１は、電子部品１２と外部端子ｍ１１との間の電気接続を提供することができる。例えば、金属層部分ｍ２１は、封止材１１の少なくとも一部を貫通する垂直接続構造によって外部端子ｍ１１に連結することができる。図１Ａに示すように、垂直接続構造は、導電ビアｖ１及び導電柱ｐ１を含むことができる。導電柱ｐ１は外部端子ｍ１１と導電ビアｖ１との間に配置することができる。導電柱ｐ１は、導電ビアｖ１の片側（例えばその底部）から封止材１１の表面１１１に向かって延伸し、外部端子ｍ１１と接触することができる。導電柱ｐ１は、外部端子ｍ１１と接触する第１側（例えばその底部）と、導電ビアｖ１と接触する第２側（例えばその頂部）を含むことができる。導電柱ｐ１の直径は、第２側から第１側に向かって不変を保持することができる。例えば、導電柱ｐ１の頂部直径と底部直径は等しい。導電ビアｖ１は、導電柱ｐ１と金属層部分ｍ２１の間に配置することができる。導電ビアｖ１は、導電柱ｐ１と接触する第１側（例えばその底部）と、金属層部分ｍ２１と接触する第２側（例えばその頂部）を含むことができる。導電ビアｖ１の直径は、第２側から第１側に向かって縮小することができる。例えば、導電ビアｖ１の直径は、金属層部分ｍ２１に近い側が導電柱ｐ１に近い側より大きい。例えば、導電ビアｖ１の頂部直径は底部直径より大きい。導電ビアｖ１は、封止材１１の表面１１２から表面１１１に向かって延伸することができる。導電ビアｖ１の第１側（例えばその底部）は表面１１１と共面でなくてよく、導電ビアｖ１の第２側（例えばその頂部）は表面１１２と共面であってよい。

【0026】

いくつかの実施例では、金属層部分ｍ２２は、電子部品１０と１２との間の電気接続を提供することができる。例えば、金属層部分ｍ２２は、封止材１１の少なくとも一部を貫通する垂直接続構造によって電子部品１０のゲート電極のゲート金属層１０ｅ１と連結することができる。図１Ａに示すように、垂直接続構造は導電ビアｖ２を含むことができる。導電ビアｖ２は、ゲート金属層１０ｅ１と金属層部分ｍ２２の間に配置することができる。導電ビアｖ２は、ゲート金属層１０ｅ１と接触する第１側（例えばその底部）と、金属層部分ｍ２２と接触する第２側（例えばその頂部）を含むことができる。導電ビアｖ２の直径は、第２側から第１側に向かって縮小することができる。例えば、導電ビアｖ２の直径は、金属層部分ｍ２２に近い側がゲート金属層１０ｅ１に近い側より大きい。例えば、導電ビアｖ２の頂部直径は底部直径より大きい。導電ビアｖ２は、封止材１１の表面１１２から表面１１１に向かって延伸することができる。導電ビアｖ２の第１側（例えばその底部）は表面１１１と共面でなくてもよく、導電ビアｖ２の第２側（例えばその頂部）は表面１１２と共面であってよい。

【0027】

いくつかの実施例では、金属層部分ｍ２３は、電子部品１０と外部端子ｍ１３との間の電気接続を提供することができる。例えば、金属層部分ｍ２３は、封止材１１の少なくとも一部を貫通する垂直接続構造によって電子部品１０のソース電極のソース金属層１０ｅ２と連結することができる。図１Ａに示すように、垂直接続構造は導電ビアｖ３を含むことができる。導電ビアｖ３は、ソース金属層１０ｅ２と金属層部分ｍ２３の間に配置することができる。導電ビアｖ３は、ソース金属層１０ｅ２と接触する第１側（例えばその底部）と、金属層部分ｍ２３と接触する第２側（例えばその頂部）を含むことができる。導電ビアｖ３の直径は、第２側から第１側に向かって縮小することができる。例えば、導電ビアｖ３の直径は、金属層部分ｍ２３に近い側がソース金属層１０ｅ２に近い側より大きい。例えば、導電ビアｖ３の頂部直径は底部直径より大きい。導電ビアｖ３は、封止材１１の表面１１２から表面１１１に向かって延伸することができる。導電ビアｖ３の第１側（例えばその底部）は表面１１１と共面でなくてもよく、導電ビアｖ３の第２側（例えばその頂部）は表面１１２と共面であってよい。

【0028】

いくつかの実施例では、金属層部分ｍ２３は、封止材１１の少なくとも一部を貫通する垂直接続構造によって外部端子ｍ１３に連結することができる。図１Ａに示すように、垂直接続構造は、導電ビアｖ４及び導電柱ｐ２を含むことができる。導電柱ｐ２は外部端子ｍ１３と導電ビアｖ４と間に配置することができる。導電柱ｐ２は、導電ビアｖ４の片側（例えばその底部）から封止材１１の表面１１１に向かって延伸し、外部端子ｍ１３に接触することができる。導電柱ｐ２は、外部端子ｍ１３と接触する第１側（例えばその底部）と、導電ビアｖ４と接触する第２側（例えばその頂部）を含むことができる。導電柱ｐ２の直径は、第２側から第１側に向かって不変を保持することができる。例えば、導電柱ｐ２の頂部直径と底部直径は等しい。導電ビアｖ４は、導電柱ｐ２と金属層部分ｍ２３の間に設置することができる。導電ビアｖ４は、導電柱ｐ２と接触する第１側（例えばその底部）と、金属層部分ｍ２３と接触する第２側（例えばその頂部）を含むことができる。導電ビアｖ４の直径は、第２側から第１側に向かって縮小することができる。例えば、導電ビアｖ４の直径は、金属層部分ｍ２３に近い側が導電柱ｐ２に近い側より大きい。例えば、導電ビアｖ４の頂部直径は底部直径より大きい。導電ビアｖ４は、封止材１１の表面１１２から表面１１１に向かって延伸することができる。導電ビアｖ４の第１側（例えばその底部）は表面１１１と共面でなくてもよく、導電ビアｖ４の第２側（例えばその頂部）は表面１１２と共面であってよい。

【0029】

いくつかの実施例では、導電柱ｐ１の高さｐ１ｈは導電柱ｐ２の高さｐ２ｈと等しくてよい。導電柱ｐ１の外部端子ｍ１１と接触する第１側（例えばその底部）と、導電柱ｐ２の外部端子ｍ１３と接触する第１側（例えばその底部）は共面であってよい。導電柱ｐ１の導電ビアｖ１と接触する第２側（例えばその頂部）と、導電柱ｐ２の導電ビアｖ４と接触する第２側（例えばその頂部）は共面であってよい。いくつかの実施例では、導電柱ｐ１の導電ビアｖ１と接触する第２側（例えばその頂部）は、ゲート金属層１０ｅ１（またはソース金属層１０ｅ２）の１つの表面と共面であってよい。いくつかの実施例では、導電柱ｐ２の導電ビアｖ４と接触する第２側（例えばその頂部）は、ゲート金属層１０ｅ１（またはソース金属層１０ｅ２）の１つの表面と共面であってよい。

【0030】

いくつかの実施例では、導電ビアｖ１の高さｖ１ｈ、導電ビアｖ２の高さｖ２ｈ、導電ビアｖ３の高さｖ３ｈ及び導電ビアｖ４の高さｖ４ｈは等しくてよい。導電ビアｖ１の導電柱ｐ１と接触する第１側（例えばその底部）、導電ビアｖ２のゲート金属層１０ｅ１と接触する第１側（例えばその底部）、導電ビアｖ３のソース金属層１０ｅ２と接触する第１側（例えばその底部）、及び導電ビアｖ４の導電柱ｐ２と接触する第１側（例えばその底部）は共面であってよい。導電ビアｖ１の金属層部分ｍ２１と接触する第２側（例えばその頂部）と、導電ビアｖ２の金属層部分ｍ２２と接触する第２側（例えばその頂部）と、導電ビアｖ３の金属層部分ｍ２３と接触する第２側（例えばその頂部）と、導電ビアｖ４の金属層部分ｍ２３と接触する第２側（例えばその頂部）は共面であってよい。

【0031】

電子部品１２は封止材１１の表面１１２上に位置することができる。電子部品１２は第２金属層上に位置することができる。電子部品１２は半導体チップ（またはベアチップ）を含むことができる。チップは、集積回路（ＩＣ）を形成するためのトランジスタ、抵抗器、キャパシタ及び相互接続構造などの回路部品を含むことができる。いくつかの実施例では、電子部品１２は制御回路を含むことができる。さらに言えば、電子部品１２は、中央処理装置（ｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ、ＣＰＵ）、グラフィックス処理装置（ｇｒａｐｈｉｃｓ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ、ＧＰＵ）、マイクロプロセッサ（ｍｉｃｒｏ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ、ＭＰＵ）、特定用途向け集積回路（Ａｐｐｌｉｃａｔｉｏｎ－ｓｐｅｃｉｆｉｃ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ、ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ｆｉｅｌｄ－ｐｒｏｇｒａｍｍａｂｌｅ ｇａｔｅ ｏｒ ｇｒｉｄ ａｒｒａｙ、ＦＰＧＡ）、マイクロコントローラ（ｍｉｃｒｏｃｏｎｔｒｏｌｌｅｒ）、システムオンチップ（ｓｙｓｔｅｍ－ｏｎ－ｃｈｉｐ、ＳｏＣ）などの、あらゆるタイプの制御回路を含むことができる。電子部品１２は、電子部品１０に連結されて、電子部品１０を制御することができる。

【0032】

電子部品１２は、表面１２１と、表面１２１に対向する表面１２２とを有することができる。表面１２１は、アクティブ面（ａｃｔｉｖｅ ｓｕｒｆａｃｅ）または能動面を含むことができ、表面１２２は、非アクティブ面または裏面（ｂａｃｋｓｉｄｅ ｓｕｒｆａｃｅ）を含むことができる。電子部品１２の表面１２１は、電子部品１０の表面１０２と対面することができる。電子部品１２の表面１２１は、電子部品１０のゲート電極及びソース電極と対面することができる。１つまたは複数の制御端子（または電気端子）は、電子部品１２の表面１２１から露出することができる。例えば、制御端子（または電気端子）の金属層１２ｅ１及び１２ｅ２は、表面１２１に位置することができる。

【0033】

金属層１２ｅ１は、電気接続部材１２ｓ１を介して第２金属層の金属層部分ｍ２１に連結し、さらに外部端子ｍ１１と連結することができる。金属層１２ｅ２は、電気接続部材１２ｓ２を介して第２金属層の金属層部分ｍ２２と連結し、さらに電子部品１０のゲート電極のゲート金属層１０ｅ１と連結することができる。

【0034】

いくつかの実施例では、電気接続部材１２ｓ１及び１２ｓ２はそれぞれ、例えば制御崩壊チップ接続（ｃｏｎｔｒｏｌｌｅｄ ｃｏｌｌａｐｓｅ ｃｈｉｐ ｃｏｎｎｅｃｔｉｏｎ（Ｃ４）ｂｕｍｐ）、ボールグリッドアレイ（ｂａｌｌ ｇｒｉｄ ａｒｒａｙ、ＢＧＡ）、またはランドグリッドアレイ（ｌａｎｄ ｇｒｉｄ ａｒｒａｙ、ＬＧＡ）などのはんだボール（ｓｏｌｄｅｒ ｂａｌｌｓ）を含むことができる。

【0035】

封止材１３は、電子部品１２、電気接続部材１２ｓ１及び１２ｓ２、第２金属層の少なくとも一部を被覆することができる。封止材１３は封止材１１の表面１１２に貼合することができる。いくつかの実施例では、封止材１３は、封止材１１について列挙されている材料を含むことができる。いくつかの実施例では、封止材１３と封止材１１との間に界面があってもよい。しかし、他の実施例では、封止材１３と封止材１１との間に界面がなくてもよい。

【0036】

図１Ｂは、本願のいくつかの実施例に基づく電子部品パッケージの斜視図を示している。いくつかの実施例では、図１Ｂに示す電子部品パッケージは、図１Ａに示すような断面図を有することができる。図１Ｂでは、簡潔にするために封止材１１及び１３を省略している。図１Ｂに示す電子部品パッケージでは、図１Ａに示す電子部品パッケージ１と同一または類似する素子は同じ符号で表示しており、同一または類似する素子の詳細な説明は繰り返し述べないものとする。

【0037】

図１Ｂに示す電子部品パッケージは、仮キャリア４０上に配置されている。仮キャリア４０は、セラミック基板、半導体基板、誘電体基板、ガラス基板などの基板を含むことができる。仮キャリア４０は導電性を有することができ、例えば、金属基板を含み、またはその上に金属層または導電層を有する。第１金属層は仮キャリア４０上に配置されている。

【0038】

第１金属層は、複数の外部端子ｍ１１及び複数の外部端子ｍ１３を含むことができる。複数の外部端子ｍ１１は、電子部品１０の１つの側面に沿って配列することができる。図１Ｂには５つの外部端子ｍ１１が描かれているが、外部端子ｍ１１の数はこれに限らない。いくつかの実施例では、設計要求によって、任意の数の外部端子ｍ１１が存在してよい。例えば、外部端子ｍ１１の数は、電子部品１２の表面１２１上の制御端子の数に対応することができる。例えば、複数の電気接続部材１２ｓ１、複数の金属層部分ｍ２１、複数の垂直接続構造（それぞれ導電ビアｖ１及び導電柱ｐ１を含む）を対応する外部端子ｍ１１上に配置することで、対応する制御端子を対応する外部端子ｍ１１に連結することができる。

【0039】

複数の外部端子ｍ１３は、電子部品１０のもう１つの側面（例えば表面１０３）に沿って配列することができる。図１Ｂには５つの外部端子ｍ１３が描かれているが、外部端子ｍ１３の数はこれに限らず、また外部端子ｍ１１の数と異なっていてもよい。いくつかの実施例では、設計要求によって、任意の数の外部端子ｍ１３が存在してよい。例えば、電子部品１０のソース電極の電流が大きくなるほど、外部端子ｍ１３及びその上方の垂直接続構造（それぞれ導電ビアｖ４及び導電柱ｐ２を含む）が多くなり、それにより、より多くの電流経路を提供し、放熱効果を高めることができる。

【0040】

いくつかの実施例では、図２に示すように、導電柱ｐ１及びｐ２を省略して、導電ビアｖ１を外部端子ｍ１１に直接連結し、かつ導電ビアｖ４を外部端子ｍ１３に直接連結することができる。但し、導電柱に導電ビアを加えて外部端子ｍ１１及び外部端子ｍ１３上の垂直接続構造とすることは、導電ビアだけを使用する場合に比べて、電気導電性を向上させることができる。

【0041】

第１金属層は、電子部品１０の表面１０１に位置してドレイン電極と接触する単一層の外部端子ｍ１２を含むことができる。よって、本開示では、外部端子ｍ１２は、電子部品１０のドレイン金属層と呼ぶこともできる。前述のように、外部端子ｍ１２の面積は、電子部品１０の面積（例えば表面積）の約１～２倍とすることができる。複数の外部端子ｍ１１及び複数の外部端子ｍ１３は、それぞれ外部端子ｍ１２の対向する側に位置することができる。

【0042】

電子部品１０は、複数のゲート電極と複数のゲート金属層１０ｅ１を含むことができる。いくつかの実施例では、電子部品１０は、単一のソース電極及び単一の層のソース金属層１０ｅ２を含むことができる。但し、電子部品１０のゲート電極またはソース電極の数は、これに限定されない。例えば、電子部品１０のゲート電極の数は、電子部品１２の表面１２１上の制御端子の数に対応させることができる。例えば、複数の電気接続部材１２ｓ２、複数の金属層部分ｍ２２及び複数の導電ビアｖ２を対応するゲート金属層１０ｅ１上に配置して、対応する制御端子を対応するゲート電極に連結することができる。

【0043】

第２金属層は、複数の金属層部分ｍ２１及び複数の金属層部分ｍ２２を含むことができる。前述のように、金属層部分ｍ２１及びｍ２２の数は、電子部品１２の表面１２１上の制御端子の数に対応させることができる。金属層部分ｍ２１は、それぞれ１つの電気接続部材１２ｓ１と１つの導電ビアｖ１との間に位置することができる。金属層部分ｍ２２は、それぞれ１つの電気接続部材１２ｓ２と１つの導電ビアｖ２との間に位置することができる。

【0044】

第２金属層は、単一層の金属層部分ｍ２３を含むことができる。金属層部分ｍ２３は、電子部品１０のソース電極を複数の外部端子ｍ１３に連結することができる。但し、金属層部分ｍ２３の数はこれに限らない。例えば、電子部品１０が複数のソース電極を含む場合は、複数の金属層部分ｍ２３を介してソース電極を対応する外部端子ｍ１３に連結することができる。

【0045】

図１Ｃは、本願のいくつかの実施例に基づく電子部品パッケージの斜視図を示している。いくつかの実施例では、図１Ｃに示す電子部品パッケージは、図１Ａに示すような断面図を有することができる。図１Ｃでは、簡潔にするために、封止材１１及び１３を省略している。図１Ｃに示す電子部品パッケージは、図１Ｂに示す電子部品パッケージに類似しているので、以下ではその差違について記述する。

【0046】

複数の外部端子ｍ１３及びその上方の垂直接続構造（それぞれ導電ビアｖ４及び導電柱ｐ２を含む）は、電子部品１０の３つの側面に沿って配列することができる。例えば、複数の外部端子ｍ１３及びその上方の垂直接続構造は、電子部品１０の３つの側面を取り囲むことができる。金属層部分ｍ２３は、電子部品１０を被覆し、かつ電子部品１０の３つの側面を超えて延伸することができる。前述のように、電子部品１０のソース電極の電流が大きくなるほど、外部端子ｍ１３及びその上方の垂直接続構造が多くなり、それにより、より多くの電流経路を提供し、放熱効果を高めることができる。

【0047】

図２は、本願のいくつかの実施例に基づく電子部品パッケージ２の断面図を示している。図２に示す電子部品パッケージ２は図１Ａに示す電子部品パッケージ１と類似しているので、同一または類似する部品は同じ符号で表示しており、同一または類似する部品の詳細な記述については繰り返し述べず、以下ではその差違について記述している。

【0048】

電子部品パッケージ２は、導電柱ｐ１及びｐ２を省略して、導電ビアｖ１を外部端子ｍ１１に直接連結し（または接触させ）、かつ導電ビアｖ４を外部端子ｍ１３に直接連結している（接触させている）。導電ビアｖ１の高さｖ１ｈ及び導電ビアｖ４の高さｖ４ｈは等しくてよい。導電ビアｖ１の高さｖ１ｈ及び導電ビアｖ４の高さｖ４ｈは、それぞれ導電ビアｖ２の高さｖ２ｈ及び導電ビアｖ３の高さｖ３ｈより大きくてよい。

【0049】

いくつかの実施例では、導電ビアｖ２の幅（例えば最大幅）ｖ２ｗは、導電ビアｖ１の幅ｖ１ｗ、導電ビアｖ３の幅ｖ３ｗ及び導電ビアｖ４の幅ｖ４ｗのうちのいずれかより小さくてよい。導電ビアｖ２の幅ｖ２ｗは、約５０～２００マイクロメートル（μｍ）の間とすることができる。いくつかの実施例では、導電ビアｖ４の幅（例えば最大幅）ｖ４ｗは、導電ビアｖ１の幅ｖ１ｗ、導電ビアｖ２の幅ｖ２ｗ及び導電ビアｖ３の幅ｖ３ｗのうちのいずれかより大きくてよい。

【0050】

いくつかの実施例では、導電柱ｐ１及びｐ２を省略しているので、電子部品パッケージ２の製造工程のステップをかなり少なくすることができる。また、導電柱を使用することに比べて、導電ビアだけを使用しているので、電流の大きさに基づいて垂直接続構造の大きさを調整しやすい。例えば、電流が大きくなるほど、導電ビアを広げることで、大きな電流を伝達することができる。

【0051】

図３は、本願のいくつかの実施例に基づく電子部品パッケージ３の断面図を示している。図３に示す電子部品パッケージ３は図２に示す電子部品パッケージ２と類似しているので、同一または類似する部品は同じ符号で表示しており、同一または類似する部品の詳細な記述については繰り返し述べず、以下ではその差違について記述している。

【0052】

電子部品パッケージ３は、一体式導電部材３０を導電ビアｖ３、金属層部分ｍ２３及び導電ビアｖ４の代わりに使用して、ソース金属層１０ｅ２を外部端子ｍ１３に連結している。一体式導電部材３０は、ソース金属層１０ｅ２と重なり、かつ電子部品１０の外に向かって延伸する端部を有することができ、例えば表面１０３を超えて延伸している。例えば、一体式導電部材３０は、ソース金属層１０ｅ２から外向きに水平に延伸する部分３０１を有することができる。水平に延伸する部分３０１は、ソース金属層１０ｅ２と重なる片端と、ソース金属層１０ｅ２と重ならない他端を有することができる。また、一体式導電部材３０は、水平に延伸する部分３０１を外部端子ｍ１３に連結するもう１つの部分３０２を有することができる。部分３０２は、部分３０１の片端と外部端子ｍ１３との間で、非垂直及び非水平に延伸することができる。いくつかの実施例では、一体式導電部材３０は、封止材１３によって被覆されていてもよい。

【0053】

いくつかの実施例では、電子部品パッケージ２と比べて、電子部品パッケージ３の製造工程のステップをより少なくすることができる。しかも、導電柱または導電ビアを使用してソース金属層１０ｅ２を外部端子ｍ１３に連結することに比べて、電子部品パッケージ３の電流経路をより短くすることができる。いくつかの実施例では、複数の外部端子ｍ１３（例えば図１Ｂ）を含む場合、一体式導電部材３０は、電子部品１０のソース電極（１つか複数かに関わらず）を複数の外部端子ｍ１３に連結することができる。

【0054】

図４Ａ～４Ｆを参照すると、図４Ａ～４Ｆは、本願のいくつかの実施例に基づく電子部品パッケージの製造方法の中の１つ、または複数の段階を示している。これらの図面の少なくともいくつかは、本開示の形態をより適切に理解できるよう、すでに簡略化されている。

【0055】

図４Ａを参照すると、前記製造方法は、仮キャリア４０を提供することを含む。仮キャリア４０は、セラミック基板、半導体基板、誘電体基板、ガラス基板などの基板を含むことができる。仮キャリア４０は導電性を有することができ、例えば、金属基板を含み、またはその上に金属層または導電層を有する。

【0056】

前記製造方法は、第１金属層を仮キャリア４０上に配置することを含む。第１金属層は、電気めっきまたは化学気相蒸着（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ、ＣＶＤ）によって形成することができる。第１金属層は、パターン化によって外部端子ｍ１１、ｍ１２及びｍ１３を形成することができる。

【0057】

次に、導電柱ｐ１、電子部品１０及び導電柱ｐ２を、外部端子ｍ１１、ｍ１２及びｍ１３にそれぞれ配置する。電子部品１０のドレイン電極は、外部端子ｍ１２と下向きに接触することができる。ゲート電極のゲート金属層１０ｅ１及びソース電極のソース金属層１０ｅ２は表面１０２に位置することができる。いくつかの実施例では、導電柱ｐ１の高さｐ１ｈは導電柱ｐ２の高さｐ２ｈと等しくてよい。いくつかの実施例では、導電柱ｐ１の頂部は、ゲート金属層１０ｅ１（またはソース金属層１０ｅ２）の１つの表面と共面であってよい。いくつかの実施例では、導電柱ｐ２の頂部は、ゲート金属層１０ｅ１（またはソース金属層１０ｅ２）の１つの表面と共面であってよい。

【0058】

図４Ｂを参照すると、仮キャリア４０上に封止材１１を形成して導電柱ｐ１、電子部品１０、導電柱ｐ２及び第１金属層の少なくとも一部を被覆している。いくつかの実施例では、封止材１１は、例えばトランスファー成形（ｔｒａｎｓｆｅｒ ｍｏｌｄｉｎｇ）または圧縮成形（ｃｏｍｐｒｅｓｓｉｏｎ ｍｏｌｄｉｎｇ）などの成形技術によって形成される。

【0059】

次に、封止材１１の一部を除去して開口１１ｔ１、１１ｔ２、１１ｔ３及び１１ｔ４を形成することができる。開口１１ｔ１、１１ｔ２、１１ｔ３及び１１ｔ４は、それぞれ導電柱ｐ１、ゲート金属層１０ｅ１、ソース金属層１０ｅ２及び導電柱ｐ２の一部を露出させている。

【0060】

いくつかの実施例では、開口１１ｔ１、１１ｔ２、１１ｔ３及び１１ｔ４は、傾斜率の異なる上部部分及び下部部分を有することができる。上部部分は下部部分より広くてよい。上部部分は下部部分に向かって徐々に狭くなってよい。上部部分は、仮キャリア４０に向かって徐々に狭くなってよい。いくつかの実施例では、開口１１ｔ１、１１ｔ２、１１ｔ３及び１１ｔ４は、レーザー穴あけ加工（ｌａｓｅｒ ｄｒｉｌｌｉｎｇ ｐｒｏｃｅｓｓ）によって形成することができる。

【0061】

図４Ｃを参照すると、開口１１ｔ１、１１ｔ２、１１ｔ３及び１１ｔ４の中に導電材料を形成することにより、導電ビアｖ１、ｖ２、ｖ３及びｖ４を形成することができる。いくつかの実施例では、導電材料は、スパッタリングや吹付けなどの物理気相蒸着（ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ、ＰＶＤ）によって形成することができる。いくつかの実施例では、導電材料は、電気めっきまたはＣＶＤによって形成することができる。いくつかの実施例では、平坦化操作、研磨操作または別の適切な除去操作によって、導電ビアｖ１、ｖ２、ｖ３及びｖ４の頂部を共面にすることができる。

【0062】

図４Ｄを参照すると、第２金属層が封止材１１の表面１１２上に配置されている。第２金属層は電気めっきまたはＣＶＤによって形成することができる。第２金属層は、パターン化によって金属層部分ｍ２１、ｍ２２及びｍ２３を形成することができる。

【0063】

図４Ｅを参照すると、電子部品１２は第２金属層上に配置されている。制御端子（または電気端子）の金属層１２ｅ１は、電気接続部材１２ｓ１を介して第２金属層の金属層部分ｍ２１に連結されている。制御端子の金属層１２ｅ２は、電気接続部材１２ｓ２を介して第２金属層の金属層部分ｍ２２に連結されている。

【0064】

図４Ｆを参照すると、封止材１１上に封止材１３を形成することにより、電子部品１２、電気接続部材１２ｓ１及び１２ｓ２、第２金属層の少なくとも一部を被覆している。いくつかの実施例では、封止材１３は、例えばトランスファー成形または圧縮成形などの成形技術によって形成される。その後、仮キャリア４０を取り除いて外部端子ｍ１１、ｍ１２及びｍ１３を露出させる。

【0065】

以上のステップを経て形成された半導体構造は、図１Ａに示す電子部品パッケージ１と同じであってよい。

【0066】

図５Ａ～５Ｆを参照すると、図５Ａ～５Ｆは、本願のいくつかの実施例に基づく電子部品パッケージの製造方法の中の１つ、または複数の段階を示している。これらの図面の少なくともいくつかは、本開示の形態をより適切に理解できるよう、すでに簡略化されている。

【0067】

図５Ａを参照すると、前記製造方法は、仮キャリア４０を提供することを含む。仮キャリア４０は、セラミック基板、半導体基板、誘電体基板、ガラス基板などの基板を含むことができる。仮キャリア４０は導電性を有することができ、例えば、金属基板を含み、またはその上に金属層または導電層を有する。

【0068】

前記製造方法は、第１金属層を仮キャリア４０上に配置することを含む。第１金属層は電気めっきまたはＣＶＤによって形成することができる。第１金属層は、パターン化によって外部端子ｍ１１、ｍ１２及びｍ１３を形成することができる。

【0069】

次に、電子部品１０を外部端子ｍ１２に配置する。電子部品１０のドレイン電極は、外部端子ｍ１２と下向きに接触することができる。ゲート電極のゲート金属層１０ｅ１及びソース電極のソース金属層１０ｅ２は表面１０２に位置することができる。

【0070】

図５Ｂを参照すると、仮キャリア４０上に封止材１１を形成して電子部品１０及び第１金属層の少なくとも一部を被覆している。いくつかの実施例では、封止材１１は、例えばトランスファー成形または圧縮成形などの成形技術によって形成される。

【0071】

次に、封止材１１の一部を除去して開口１１ｔ１、１１ｔ２、１１ｔ３及び１１ｔ４を形成することができる。開口１１ｔ１、１１ｔ２、１１ｔ３及び１１ｔ４は、それぞれ、外部端子ｍ１１、ゲート金属層１０ｅ１、ソース金属層１０ｅ２及び外部端子ｍ１３の一部を露出している。

【0072】

いくつかの実施例では、開口１１ｔ１、１１ｔ２、１１ｔ３及び１１ｔ４は、傾斜率の異なる上部部分及び下部部分を有することができる。上部部分は下部部分より広くてよい。上部部分は下部部分に向かって徐々に狭くなってよい。上部部分は仮キャリア４０に向かって徐々に狭くなってよい。いくつかの実施例では、開口１１ｔ１、１１ｔ２、１１ｔ３及び１１ｔ４は、レーザー穴あけ操作によって形成することができる。

【0073】

図５Ｃを参照すると、開口１１ｔ１、１１ｔ２、１１ｔ３及び１１ｔ４の中に導電材料を形成することにより、導電ビアｖ１、ｖ２、ｖ３及びｖ４を形成することができる。いくつかの実施例では、導電材料は、スパッタリングや吹付けなどのＰＶＤによって形成することができる。いくつかの実施例では、導電材料は、電気めっきまたはＣＶＤによって形成することができる。いくつかの実施例では、平坦化操作、研磨操作または別の適切な除去操作によって、導電ビアｖ１、ｖ２、ｖ３及びｖ４の頂部を共面にすることができる。

【0074】

図５Ｄ～５Ｆのステップは図４Ｄ～４Ｆと同じなので、ここでは繰り返し述べない。その後、仮キャリア４０を取り除いて外部端子ｍ１１、ｍ１２及びｍ１３を露出させる。

【0075】

以上のステップを経て形成された半導体構造は、図２に示す電子部品パッケージ２と同じであってよい。

【0076】

図６Ａ～６Ｆを参照すると、図６Ａ～６Ｆは、本願のいくつかの実施例に基づく電子部品パッケージの製造方法の中の１つ、または複数の段階を示している。これらの図面の少なくともいくつかは、本開示の形態をより適切に理解できるよう、すでに簡略化されている。

【0077】

図６Ａを参照すると、前記製造方法は、仮キャリア４０を提供することを含む。仮キャリア４０は、セラミック基板、半導体基板、誘電体基板、ガラス基板などの基板を含むことができる。仮キャリア４０は導電性を有することができ、例えば、金属基板を含み、またはその上に金属層または導電層を有する。

【0078】

前記製造方法は、第１金属層を仮キャリア４０上に配置することを含む。第１金属層は電気めっきまたはＣＶＤによって形成することができる。第１金属層は、パターン化によって外部端子ｍ１１、ｍ１２及びｍ１３を形成することができる。電子部品１０を外部端子ｍ１２に配置する。電子部品１０のドレイン電極は、外部端子ｍ１２と下向きに接触することができる。ゲート電極のゲート金属層１０ｅ１及びソース電極のソース金属層１０ｅ２は表面１０２に位置することができる。

【0079】

続いて、一体式導電部材３０によってソース金属層１０ｅ２を外部端子ｍ１３に連結する。

【0080】

続いて、仮キャリア４０上に封止材１１を形成することにより、電子部品１０、一体式導電部材３０及び第１金属層の少なくとも一部を被覆する。

【0081】

図６Ｂを参照すると、封止材１１の一部を除去して開口１１ｔ１及び１１ｔ２を形成することができる。開口１１ｔ１及び１１ｔ２は、それぞれ外部端子ｍ１１及びゲート金属層１０ｅ１の一部を露出している。

【0082】

いくつかの実施例では、開口１１ｔ１及び１１ｔ２は、傾斜率の異なる上部部分及び下部部分を有することができる。上部部分は下部部分より広くてよい。上部部分は下部部分に向かって徐々に狭くなってよい。上部部分は仮キャリア４０に向かって徐々に狭くなってよい。いくつかの実施例では、開口１１ｔ１及び１１ｔ２は、レーザー穴あけ操作によって形成することができる。

【0083】

図６Ｃを参照すると、開口１１ｔ１及び１１ｔ２の中に導電材料を形成することにより、導電ビアｖ１及びｖ２を形成することができる。いくつかの実施例では、導電材料は、スパッタリングや吹付けなどのＰＶＤによって形成することができる。いくつかの実施例では、導電材料は、電気めっきまたはＣＶＤによって形成することができる。いくつかの実施例では、平坦化操作、研磨操作または別の適切な除去操作によって、導電ビアｖ１及びｖ２の頂部を共面にすることができる。

【0084】

図６Ｄ～６Ｆのステップは図４Ｄ～４Ｆと同じなので、ここでは繰り返し述べない。その後、仮キャリア４０を取り除いて外部端子ｍ１１、ｍ１２及びｍ１３を露出させる。

【0085】

以上のステップを経て形成された半導体構造は、図３に示す電子部品パッケージ３と同じであってよい。

【0086】

本文中では、記述しやすいように、「の下」、「下面」、「下部」、「上方」、「上部」、「左側」、「右側」などの空間に対応する用語を使用して、図面に示す１つの部品または特徴と別の１つまたは複数の部品または特徴との関係を記述している。図面に記載されている方向の他に、空間に対応する用語は、装置の使用時または運転時の異なる方向をカバーすることもある。他の方式で装置の方向（９０度回転、またはその他の向き）を決めることができ、かつ同様に相応の方式により本文中で使用する空間に対応する用語を解釈することもできる。部品が他の部品に「接続され」、または「連結され」ていると書かれている場合は、他の部品に直接接続または連結されていてもよいし、中間部品が存在してもよいという点を理解しておかなければならない。

【0087】

本文で使用されているように、用語の「概ね」、「基本的に」、「ほぼ」及び「約」は、小さな変化を記述及び解釈するために使用される。イベントまたは状況と結び付けて使用される場合、前記用語は、イベントまたは状況が間違いなく発生した実例、及びイベントまたは状況が発生間近の実例を指すことができる。本文で所定の値または範囲に関して使用される場合、用語の「約」は、全体的に所定の値または範囲の±１０％、±５％、±１％または±０．５％内にあることを意味する。本文では、範囲を１つの端点からもう１つの端点まで、または２つの端点の間として表している。本文で開示しているすべての範囲には、別途明示していない限り、端点が含まれている。「ほぼ共面」という用語は、２つの表面が同一平面に沿って位置決めされている位置の差が数マイクロメートル（μｍ）以内にあること、例えば、同一平面に沿って位置決めされている位置の差が１０μｍ以内、５μｍ以内、１μｍ以内、または０．５μｍ以内にあることを指すことができる。数値または特性が「基本的に」同一とされる場合、前記用語は、前記値の平均値の±１０％、±５％、±１％または±０．５％以内の値を指すことができる。

【0088】

前述の内容は、いくつかの実施例の特徴及び本開示の詳細な面を概述している。本開示に記載されている実施例は、同一または類似する目的を実施するため、及び／または本文で紹介している実施例の同一または類似する利点を実現するためにその他の工程及び構造を設計し、または修正するための基礎として容易に用いることができる。このような同等の構造が本開示の主旨及び範囲から逸脱せず、かつ本開示の主旨及び範囲から逸脱しない状況において、各種の改変、置換及び変更を行うことができる。

【図1A】

【図1B】

【図1C】

【図2】

【図3】

【図4A】

【図4B】

【図4C】

【図4D】

【図4E】

【図4F】

【図5A】

【図5B】

【図5C】

【図5D】

【図5E】

【図5F】

【図6A】

【図6B】

【図6C】

【図6D】

【図6E】

【図6F】

【国際調査報告】