特表 2024-537821 ステージングされたサンプリング信号の分配および電磁経路を介した搬送

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-10-16

(54)【発明の名称】ステージングされたサンプリング信号の分配および電磁経路を介した搬送

(51)【国際特許分類】

   H04B 1/707 20110101AFI20241008BHJP

【ＦＩ】

H04B1/707

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2024519741

(86)(22)【出願日】2022-08-02

(85)【翻訳文提出日】2024-03-29

(86)【国際出願番号】 US2022039176

(87)【国際公開番号】W WO2023018582

(87)【国際公開日】2023-02-16

(31)【優先権主張番号】63/232,486

(32)【優先日】2021-08-12

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】519316313

【氏名又は名称】ハイファイ ユーエスエー インコーポレーテッド

(74)【代理人】

【識別番号】110000442

【氏名又は名称】弁理士法人武和国際特許事務所

(72)【発明者】

【氏名】フリードマン，エイアル

(57)【要約】

トランスミッタ内に、ディストリビュータおよびアセンブリ・バンクが存在し、第１のディストリビュータ置換に従ってソースからの所定の数の入力ペイロードが繰り返し書き込まれて、電磁伝播経路と同じ数の入力ベクトルを作成する。ステージング・バンクが存在し、第２のディストリビュータ置換に従ってアセンブリ・バンクから利用可能な各入力ベクトルが繰り返し書き込まれる。プレゼンテーション・バンクが存在し、第３のディストリビュータ置換に従ってステージング・バンクから利用可能な各入力ベクトルが繰り返し書き込まれる。１つまたは複数のエンコーダが、プレゼンテーション・バンクからの入力ベクトルを繰り返し符号化し、電磁伝播経路と同じ数のエンコーダが存在し、各エンコーダが、経路を介した通信のために各々の符号化された順序付けられた一連の出力レベルを利用可能にする。
【選択図】図４Ｂ

【特許請求の範囲】

【請求項1】

１つまたは複数の電磁伝播経路を介してソースから受信した入力ペイロードを通信するためのトランスミッタであって、前記入力ペイロードが、１つまたは複数の信号を含み、各信号が、順序付けられた一連のサンプルを含み、前記トランスミッタが、
１つまたは複数の所定の置換を実行するように配列された置換コントローラであり、前記所定の置換を所定の分配間隔内で実行する置換コントローラと、
前記所定の置換のうちの第１の置換に従って、前記入力ペイロードの所定の数のサンプルが繰り返し分配および記憶されて、電磁伝播経路と同じ数の第１の入力ベクトルのサンプルを作成する、第１のメモリ・バンクと、
前記第１のメモリ・バンクから利用可能な前記第１の入力ベクトルの各々が繰り返し記憶されて、第２の入力ベクトルのサンプルを作成する、第２のメモリ・バンクと、
前記第２のメモリ・バンクから利用可能な前記第２の入力ベクトルの各々が繰り返し記憶されて、第３の入力ベクトルのサンプルを作成する、第３のメモリ・バンクと、
前記第３の入力ベクトルのサンプルを所定の符号化間隔内で繰り返し符号化するための１つまたは複数のエンコーダであり、電磁伝播経路と同じ数のエンコーダが存在し、各エンコーダが、前記第３のメモリ・バンクからそれぞれの前記第３の入力ベクトルのサンプルを受信し、前記第３の入力ベクトルの前記符号化が、各エンコーダに対する所定の符号化コード・セットに関連し、それぞれの符号化コード・セットの各符号化コードが、前記それぞれの符号化コード・セット内の各他方の符号化コードに直交し、各エンコーダ出力が、順序付けられた一連の出力レベルであり、各エンコーダが、前記電磁伝播経路のうちのそれぞれの１つを介した通信のために各々の符号化された順序付けられた一連の出力レベルを利用可能にする、１つまたは複数のエンコーダとを備えるトランスミッタ。

【請求項2】

前記置換コントローラが、前記第１の入力ベクトルを前記第２の入力ベクトル内へ記憶するとき、および前記第２の入力ベクトルを前記第３の入力ベクトル内へ記憶するとき、前記所定の置換のいずれも実行しない、請求項１に記載のトランスミッタ。

【請求項3】

前記置換コントローラが、前記第１の入力ベクトルを前記第２の入力ベクトル内へ記憶するとき、前記所定の置換のうちの第２の置換を実行し、前記第２の入力ベクトルを前記第３の入力ベクトル内へ記憶するとき、前記所定の置換のうちの第３の置換を実行する、請求項１に記載のトランスミッタ。

【請求項4】

前記所定の置換のうちの前記第２の置換および前記所定の置換のうちの前記第３の置換が同じである、請求項３に記載のトランスミッタ。

【請求項5】

前記所定の置換のうちの前記第２の置換および前記所定の置換のうちの前記第３の置換が異なる、請求項３に記載のトランスミッタ。

【請求項6】

前記置換コントローラが、前記第１の入力ベクトルを前記第２の入力ベクトル内へ記憶するとき、または前記第２の入力ベクトルを前記第３の入力ベクトル内へ記憶するとき、前記所定の置換のうちの第２の置換を実行する、請求項１に記載のトランスミッタ。

【請求項7】

前記置換コントローラが、分配間隔ごとに前記所定の置換のうちの１つまたは複数を変化させるように適合されている、請求項１に記載のトランスミッタ。

【請求項8】

前記置換コントローラが、前記所定の置換のうちの１つまたは複数を周期的に、要求に応じて、またはアルゴリズム的に変化させるように適合されている、請求項１に記載のトランスミッタ。

【請求項9】

前記置換コントローラが、前記所定の置換のうちの１つまたは複数を新しく生成された置換に変化させるように適合されており、前記新しく生成された置換が、所定のシードを使用した置換生成アルゴリズムに基づいている、請求項１に記載のトランスミッタ。

【請求項10】

前記トランスミッタが、
前記メモリ・バンクの各々に対する置換コントローラをさらに備え、前記第１のメモリ・バンクの前記置換コントローラが、前記第１の入力ベクトルのサンプルへの前記入力ペイロードの前記所定の数のサンプルの第１の所定の置換を実行するように配列されており、前記第２のメモリ・バンクの前記置換コントローラが、前記第２の入力ベクトルのサンプルへの前記第１の入力ベクトルのサンプルの０または１つの所定の置換を実行するように配列されており、前記第３のメモリ・バンクの前記置換コントローラが、前記第３の入力ベクトルのサンプルへの前記第２の入力ベクトルのサンプルの０または１つの所定の置換を実行するように配列されている、請求項１に記載のトランスミッタ。

【請求項11】

前記順序付けられた一連のサンプルが、ソース・デバイスのセンサから導出されたアナログ・サンプル値である、請求項１に記載のトランスミッタ。

【請求項12】

前記順序付けられた一連のサンプルが、ソース・デバイスのセンサから導出されたデジタル・サンプル値であり、前記トランスミッタが、
少なくとも１つのデジタル－アナログ変換器をさらに備え、前記順序付けられた一連の出力レベルが、アナログ・レベルである、請求項１に記載のトランスミッタ。

【請求項13】

１つまたは複数の電磁伝播経路を介してソースから受信した入力ペイロードを通信するためのトランスミッタであって、前記入力ペイロードが、１つまたは複数の信号を含み、各信号が、前記ソースからの順序付けられた一連のサンプルを含み、前記トランスミッタが、
前記入力ペイロードの所定の数のサンプルが繰り返し分配および記憶されて、電磁伝播経路と同じ数の第１の入力ベクトルのサンプルを作成する、第１のメモリ・バンクと、
前記第１のメモリ・バンクから利用可能な前記第１の入力ベクトルの各々が繰り返し記憶されて、第２の入力ベクトルのサンプルを作成する、第２のメモリ・バンクと、
前記第２のメモリ・バンクから利用可能な前記第２の入力ベクトルの各々が繰り返し記憶されて、第３の入力ベクトルのサンプルを作成する、第３のメモリ・バンクであり、前記第１、第２、および第３の入力ベクトルの各々が、長さＮを有し、前記ソースからのＳａｍｐｌｅｓ Ｆｉｌｌｅｄ（ＳＦ）サンプルの整数値のみが、前記第１、第２、および第３の入力ベクトルの各々に記憶され、ＳＦがＮより小さい、第３のメモリ・バンクと、
前記第３の入力ベクトルのサンプルを繰り返し符号化するための１つまたは複数のエンコーダであり、電磁伝播経路と同じ数のエンコーダが存在し、各エンコーダが、前記第３のメモリ・バンクからそれぞれの前記第３の入力ベクトルのサンプルを受信し、前記第３の入力ベクトルの前記符号化が、各エンコーダに対する所定の符号化コード・セットに関連し、それぞれの符号化コード・セットの各符号化コードが、前記それぞれの符号化コード・セット内の各他方の符号化コードに直交し、各エンコーダ出力が、順序付けられた一連の出力レベルであり、各エンコーダが、前記電磁伝播経路のうちのそれぞれの１つを介した通信のために各々の符号化された順序付けられた一連の出力レベルを利用可能にする、１つまたは複数のエンコーダとを備えるトランスミッタ。

【請求項14】

前記第１の入力ベクトルのうちの１つの少なくとも１つの位置が、前記ソースからのフレーミング信号、コマンド、または制御信号を含み、前記フレーミング信号、コマンド、または制御信号が符号化され、前記電磁伝播経路のうちの１つを介して通信される、請求項１３に記載のトランスミッタ。

【請求項15】

前記信号が、第１のクロックを使用して前記トランスミッタへ入力され、前記エンコーダが、第２のクロックを使用して前記順序付けられた一連の出力レベルを利用可能にし、前記第１の入力ベクトルのうちの１つの少なくとも１つの位置が、前記第２のクロックの周波数と前記第１のクロックの周波数との比を含み、前記比が、前記電磁伝播経路のうちの１つを介して通信される、請求項１３に記載のトランスミッタ。

【請求項16】

前記第１の入力ベクトルのうちの１つの少なくとも１つの位置が、前記ＳＦ値の指示を含み、前記ＳＦ値が、前記電磁伝播経路のうちの１つを介して通信される、請求項１３に記載のトランスミッタ。

【請求項17】

前記ディストリビュータ・コントローラが、前記メモリ・バンク内へまたは前記メモリ・バンク間の１つまたは複数の所定の置換を実行するように配列され、前記第１の入力ベクトルのうちの１つの少なくとも１つの位置が、前記１つまたは複数の所定の置換の指示を含み、前記１つまたは複数の所定の置換の前記指示が、前記電磁伝播経路のうちの１つを介して通信される、請求項１３に記載のトランスミッタ。

【請求項18】

Ｓ個の信号が存在し、前記ＳＦ値が、ＳＦ／Ｓが整数になるように選択され、前記ディストリビュータ・コントローラが、前記サンプルを前記第１の入力ベクトルの各々のＳＦ個の位置へ分配する、請求項１３に記載のトランスミッタ。

【請求項19】

前記ＳＦ値が、分配間隔間で一定ではなく、各分配間隔内の前記第１の入力ベクトルのうちの１つの少なくとも１つの位置が、前記各分配間隔に対する前記ＳＦ値の指示を含み、前記各分配間隔に対する前記ＳＦ値の前記指示が、前記電磁伝播経路のうちの１つを介して通信される、請求項１３に記載のトランスミッタ。

【請求項20】

前記信号からの前記一連のサンプルを所定の分配間隔内で分配するディストリビュータ・コントローラ
をさらに備える、請求項１３に記載のトランスミッタ。

【請求項21】

前記順序付けられた一連のサンプルが、ソース・デバイスのセンサから導出されたアナログ・サンプル値である、請求項１３に記載のトランスミッタ。

【請求項22】

前記順序付けられた一連のサンプルが、ソース・デバイスのセンサから導出されたデジタル・サンプル値であり、前記トランスミッタが、
少なくとも１つのデジタル－アナログ変換器をさらに備え、前記順序付けられた一連の出力レベルが、アナログ・レベルである、請求項１３に記載のトランスミッタ。

【請求項23】

１つまたは複数の電磁伝播経路を介してソースから受信した入力ペイロードを通信するためのトランスミッタであって、前記入力ペイロードが、１つまたは複数の信号を含み、各信号が、前記ソースからの順序付けられた一連のサンプルを含み、前記トランスミッタが、
前記入力ペイロードの所定の数のサンプルが、第１のタイミング・ドメイン下で繰り返し分配および記憶されて、電磁伝播経路と同じ数の第１の入力ベクトルのサンプルを作成する、第１のメモリ・バンクと、
前記第１のメモリ・バンクから利用可能な前記第１の入力ベクトルの各々が、第２のタイミング・ドメイン下で繰り返し記憶されて、第２の入力ベクトルのサンプルを作成する、第２のメモリ・バンクと、
前記第２のメモリ・バンクから利用可能な前記第２の入力ベクトルの各々が、第３のタイミング・ドメイン下で繰り返し記憶されて、第３の入力ベクトルのサンプルを作成する、第３のメモリ・バンクと、
前記第３の入力ベクトルのサンプルを第４のタイミング・ドメイン下で繰り返しサンプリングおよび符号化するための１つまたは複数のエンコーダであり、電磁伝播経路と同じ数のエンコーダが存在し、各エンコーダが、前記第３のメモリ・バンクからそれぞれの前記第３の入力ベクトルのサンプルを受信し、前記第３の入力ベクトルの前記符号化が、各エンコーダに対する所定の符号化コード・セットに関連し、それぞれの符号化コード・セットの各符号化コードが、前記それぞれの符号化コード・セット内の各他方の符号化コードに直交し、各エンコーダ出力が、順序付けられた一連の出力レベルであり、各エンコーダが、前記第４のタイミング・ドメイン下で前記電磁伝播経路のうちのそれぞれの１つを介した通信のために各々の符号化され順序付けられた一連の出力レベルを利用可能にする、１つまたは複数のエンコーダとを備えるトランスミッタ。

【請求項24】

関係
ｆｒｅｑ（第４のクロック）＝（Ｓ＊Ｌ）／Ｐ＊ＳＦ）＊ｆｒｅｑ（第１のクロック）
に従って、前記第１のタイミング・ドメインが、第１のクロック速度ｆｒｅｑ（第１のクロック）を有し、前記第４のタイミング・ドメインが、第４のクロック速度ｆｒｅｑ（第４のクロック）を有し、
Ｌ＝前記コード・セットの前記各符号化コードの長さ、
Ｓ＝前記１つまたは複数の信号の数、
Ｐ＝電磁伝播経路の数、および
ＳＦ＝前記サンプルのうちの１つを記憶するために割り当てられた前記第１の入力ベクトルのうちの１つにおける要素の数
であり、前記第１の入力ベクトルの各々に対して、ＳＦがＮ以下であり、ここでＮが、前記第１の入力ベクトルのうちの１つにおける利用可能な要素の数に等しい、請求項２３に記載のトランスミッタ。

【請求項25】

関係
ｆｒｅｑ（第３のクロック）＝ｆｒｅｑ（第４のクロック）／Ｌ
に従って、前記第３のタイミング・ドメインが、第３のクロック速度ｆｒｅｑ（第３のクロック）を有し、前記第４のタイミング・ドメインが、第４のクロック速度ｆｒｅｑ（第４のクロック）を有し、
Ｌ＝前記コード・セットの前記各符号化コードの長さ
である、請求項２３に記載のトランスミッタ。

【請求項26】

前記サンプリングおよび符号化が、符号化間隔中に行われ、前記トランスミッタが、
前記符号化間隔の終了を信号送信し、前記第２のメモリ・バンクから利用可能な前記第２の入力ベクトルが前記第３のメモリ・バンクへ前記第３の入力ベクトルとして伝達されるときを信号送信する符号化間隔カウンタをさらに備える、請求項２３に記載のトランスミッタ。

【請求項27】

前記第１のメモリ・バンクからの前記第１の入力ベクトルを前記第２のメモリ・バンク内へ記憶することを指示するバンク終了信号を前記第２のメモリ・バンクへ発行するバンク・カウンタと、
前記第２のメモリ・バンクからの前記第２の入力ベクトルを前記第３のメモリ・バンク内へ記憶することを指示するバンク終了信号を前記第３のメモリ・バンクへ発行するコード・カウンタとをさらに備え、前記バンク・カウンタによって発行されたバンク終了信号が、前記コード・カウンタによって発行されたバンク終了信号とは位相がずれている、
請求項２３に記載のトランスミッタ。

【請求項28】

前記サンプリングおよび符号化が、符号化間隔中に行われ、前記第３の入力ベクトルの前記サンプルが、各符号化間隔中に有効なままである、請求項２３に記載のトランスミッタ。

【請求項29】

前記第１のタイミング・ドメインのｆｒｅｑ（第１のクロック）を有する第１のクロック、および前記第４のタイミング・ドメインのｆｒｅｑ（第４のクロック）を有する第４のクロックが非同期であり、前記トランスミッタが、ｆｒｅｑ（第４のクロック）とｆｒｅｑ（第１のクロック）との比をレシーバへ通信し、前記レシーバが、前記ｆｒｅｑ（第１のクロック）を回復する、請求項２３に記載のトランスミッタ。

【請求項30】

前記第１のタイミング・ドメインのｆｒｅｑ（第１のクロック）を有する第１のクロック、および前記第４のタイミング・ドメインのｆｒｅｑ（第４のクロック）を有する第４のクロックが非同期であり、前記第１、第２、および第３の入力ベクトルの各々が、長さＮを有し、前記ソースからのＢａｎｋ Ｆｕｌｌｎｅｓｓ（ＢＦ）サンプルの整数値が、前記第１、第２、および第３の入力ベクトルの各々に記憶され、ＢＦがＮ以下であり、前記ＢＦ値が、分配間隔間で一定ではなく、各分配間隔内の前記第１の入力ベクトルのうちの１つの少なくとも１つの位置が、前記各分配間隔に対する前記ＢＦ値の指示を含む、請求項２３に記載のトランスミッタ。

【請求項31】

前記順序付けられた一連のサンプルが、ソース・デバイスのセンサから導出されたアナログ・サンプル値である、請求項２３に記載のトランスミッタ。

【請求項32】

前記順序付けられた一連のサンプルが、ソース・デバイスのセンサから導出されたデジタル・サンプル値であり、前記トランスミッタが、
少なくとも１つのデジタル－アナログ変換器をさらに備え、前記順序付けられた一連の出力レベルが、アナログ・レベルである、請求項２３に記載のトランスミッタ。

【請求項33】

１つまたは複数の電磁伝播経路（ＥＭ経路）から１つまたは複数の順序付けられた一連の出力レベルを受信するためのレシーバであって、各順序付けられた一連の出力レベルが、前記ＥＭ経路のうちの１つから受信され、前記レシーバが、
前記順序付けられた一連の出力レベルを繰り返し復号するための１つまたは複数のデコータであり、ＥＭ経路と同じ数のデコータが存在し、各デコータが、前記順序付けられた一連の出力レベルのうちの１つを受信し、前記復号が、各デコータに対する所定の復号コード・セットに関連し、それぞれの復号コード・セットの各復号コードが、前記それぞれの復号コード・セット内の各他方の復号コードに直交し、各デコータ出力が、順序付けられた一連の復号された出力サンプルである、１つまたは複数のデコータと、
１つまたは複数の所定の置換を実行するように配列された置換コントローラと、
前記デコータからの所定の数の前記順序付けられた一連の復号された出力サンプルが繰り返し記憶されて、デコータと同じ数の第１の出力ベクトルのサンプルを作成する、第１のメモリ・バンクと、
前記第１のメモリ・バンクから利用可能な前記第１の出力ベクトルの各々が繰り返し記憶されて、第２の出力ベクトルのサンプルを作成する、第２のメモリ・バンクと、
前記第２のメモリ・バンクから利用可能な前記第２の出力ベクトルの各々が繰り返し記憶されて、第３の出力ベクトルのサンプルを作成する、第３のメモリ・バンクであり、前記所定の置換のうちの第１の置換に従って、前記第３の出力ベクトルのサンプルを１つまたは複数の媒体信号の出力ペイロードとしてシンクにとって繰り返し利用可能にする第３のメモリ・バンクとを備えるレシーバ。

【請求項34】

前記置換コントローラが、前記第１の出力ベクトルを前記第２の出力ベクトル内へ記憶するとき、および前記第２の出力ベクトルを前記第３の出力ベクトル内へ記憶するとき、前記所定の置換のいずれも実行しない、請求項３３に記載のレシーバ。

【請求項35】

前記置換コントローラが、前記第１の出力ベクトルを前記第２の出力ベクトル内へ記憶するとき、または前記第２の出力ベクトルを前記第３の出力ベクトル内へ記憶するとき、前記所定の置換のうちの第２の置換を実行する、請求項３３に記載のレシーバ。

【請求項36】

前記置換コントローラが、収集間隔ごとに前記所定の置換のうちの１つまたは複数を変化させるように適合されている、請求項３３に記載のレシーバ。

【請求項37】

前記置換コントローラが、前記所定の置換のうちの１つまたは複数を周期的に、要求に応じて、またはアルゴリズム的に変化させるように適合されている、請求項３３に記載のレシーバ。

【請求項38】

前記置換コントローラが、前記所定の置換のうちの１つまたは複数を新しく生成された置換に変化させるように適合されており、前記新しく生成された置換が、所定のシードを使用した置換生成アルゴリズムに基づいている、請求項３３に記載のトランスミッタ。

【請求項39】

前記１つまたは複数の順序付けられた一連の出力レベルが、アナログ・レベルであり、前記１つまたは複数の媒体信号が、ソース・デバイスのセンサから最初に導出された前記シンクのディスプレイに向けられたアナログ・サンプルを含む、請求項３３に記載のレシーバ。

【請求項40】

前記１つまたは複数の順序付けられた一連の出力レベルが、アナログ・レベルであり、前記レシーバが、
少なくとも１つのアナログ－デジタル変換器をさらに備え、前記１つまたは複数の媒体信号が、ソース・デバイスのセンサから最初に導出された前記シンクのディスプレイに向けられたデジタル・サンプルを含む、請求項３３に記載のレシーバ。

【請求項41】

各復号コード・セットが、トランスミッタの対応するエンコーダで適用されたコード・セットと同一である、請求項３３に記載のレシーバ。

【請求項42】

１つまたは複数の電磁伝播経路（ＥＭ経路）から１つまたは複数の順序付けられた一連の出力レベルを受信するためのレシーバであって、各順序付けられた一連の出力レベルが、前記ＥＭ経路のうちの１つから受信され、前記レシーバが、
前記順序付けられた一連の出力レベルを繰り返し復号するための１つまたは複数のデコータであり、ＥＭ経路と同じ数のデコータが存在し、各デコータが、前記順序付けられた一連の出力レベルのうちの１つを受信し、前記復号が、各デコータに対する所定の復号コード・セットに関連し、それぞれの復号コード・セットの各復号コードが、前記それぞれの復号コード・セット内の各他方の復号コードに直交し、各デコータ出力が、順序付けられた一連の復号された出力サンプルである、１つまたは複数のデコータと、
前記デコータからの所定の数の前記順序付けられた一連の復号された出力サンプルが繰り返し記憶されて、デコータと同じ数の第１の出力ベクトルのサンプルを作成する、第１のメモリ・バンクと、
前記第１のメモリ・バンクから利用可能な前記第１の出力ベクトルの各々が繰り返し記憶されて、第２の出力ベクトルのサンプルを作成する、第２のメモリ・バンクと、
前記第２のメモリ・バンクから利用可能な前記第２の出力ベクトルの各々が繰り返し記憶されて、第３の出力ベクトルのサンプルを作成する、第３のメモリ・バンクであり、前記第１、第２、および第３の出力ベクトルの各々が、長さＮを有し、ソースからのＳａｍｐｌｅｓ Ｆｉｌｌｅｄ（ＳＦ）サンプルの整数値のみが、前記第１、第２、および第３の出力ベクトルの各々に記憶され、ＳＦがＮ以下であり、前記第３のメモリ・バンクが、前記第３の出力ベクトルのサンプルを１つまたは複数の再構築された媒体信号の出力ペイロードとしてシンクにとって繰り返し利用可能にする、第３のメモリ・バンクとを備えるレシーバ。

【請求項43】

前記第１の出力ベクトルのうちの１つの少なくとも１つの位置が、前記ソースからのフレーミング信号、コマンド、または制御信号を含み、前記フレーミング信号、コマンド、または制御信号が、前記電磁伝播経路のうちの１つを介して受信される、請求項４２に記載のレシーバ。

【請求項44】

１つまたは複数の媒体信号が、第１のクロックを使用してトランスミッタ内へ入力され、前記順序付けられた一連の出力レベルが、第２のクロックを使用して受信され、前記第１の出力ベクトルのうちの１つの少なくとも１つの位置が、前記第２のクロックの周波数と前記第１のクロックの周波数との比を含み、前記比が、前記ＥＭ経路のうちの１つを介して受信される、請求項４２に記載のレシーバ。

【請求項45】

前記第１の出力ベクトルのうちの１つの少なくとも１つの位置が、前記ＳＦ値の指示を含み、前記ＳＦ値が、前記ＥＭ経路のうちの１つを介して受信される、請求項４２に記載のレシーバ。

【請求項46】

前記メモリ・バンク内へまたは前記メモリ・バンク間の１つまたは複数の所定の置換を実行するように配列された置換コントローラをさらに備え、前記第１の出力ベクトルのうちの１つの少なくとも１つの位置が、前記１つまたは複数の所定の置換のうちの少なくとも１つの指示を含み、前記指示が、前記ＥＭ経路のうちの１つを介して通信される、請求項４２に記載のレシーバ。

【請求項47】

Ｓ個の再構築された媒体信号が存在し、前記ＳＦ値が、ＳＦ／Ｓが整数になるように選択され、前記第３の出力ベクトルの各々のＳＦサンプルが、前記Ｓ個の再構築された媒体信号に収集される、請求項４２に記載のレシーバ。

【請求項48】

前記デコータからの前記所定の数の前記順序付けられた一連の復号された出力サンプルが、収集間隔中に前記第１の出力ベクトルのサンプルとして繰り返し記憶され、前記ＳＦ値が、前記メモリ・バンク間で一定ではなく、各収集間隔内の前記第１の出力ベクトルのうちの１つの少なくとも１つの位置が、前記各収集間隔に対する前記ＳＦ値の指示を含み、前記各収集間隔に対する前記ＳＦ値の前記指示が、前記ＥＭ経路のうちの１つを介して通信される、請求項４２に記載のレシーバ。

【請求項49】

前記１つまたは複数の順序付けられた一連の出力レベルが、アナログ・レベルであり、前記１つまたは複数の再構築された媒体信号が、ソース・デバイスのセンサから最初に導出された前記シンクのディスプレイに向けられたアナログ・サンプルを含む、請求項４２に記載のレシーバ。

【請求項50】

前記１つまたは複数の順序付けられた一連の出力レベルが、アナログ・レベルであり、前記レシーバが、
少なくとも１つのアナログ－デジタル変換器をさらに備え、前記１つまたは複数の再構築された媒体信号が、ソース・デバイスのセンサから最初に導出された前記シンクのディスプレイに向けられたデジタル・サンプルを含む、請求項４２に記載のレシーバ。

【請求項51】

１つまたは複数の電磁伝播経路（ＥＭ経路）から１つまたは複数の順序付けられた一連の出力レベルを受信するためのレシーバであって、各順序付けられた一連の出力レベルが、前記ＥＭ経路のうちの１つから受信され、前記レシーバが、
前記順序付けられた一連の出力レベルを第４のタイミング・ドメイン下で繰り返し復号するための１つまたは複数のデコータであり、ＥＭ経路と同じ数のデコータが存在し、各デコータが、前記順序付けられた一連の出力レベルのうちの１つを受信し、前記復号が、各デコータに対する所定の復号コード・セットに関連し、それぞれの復号コード・セットの各復号コードが、前記それぞれの復号コード・セット内の各他方の復号コードに直交し、各デコータ出力が、前記第４のタイミング・ドメイン下の順序付けられた一連の復号された出力サンプルである、１つまたは複数のデコータと、
前記デコータからの所定の数の前記順序付けられた一連の復号された出力サンプルが、第３のタイミング・ドメイン下で繰り返し記憶されて、デコータと同じ数の第１の出力ベクトルのサンプルを作成する、第１のメモリ・バンクと、
前記第１のメモリ・バンクから利用可能な前記第１の出力ベクトルの各々が、前記第３のタイミング・ドメイン下で繰り返し記憶されて、第２の出力ベクトルのサンプルを作成する、第２のメモリ・バンクと、
前記第２のメモリ・バンクから利用可能な前記第２の出力ベクトルの各々が、第２のタイミング・ドメイン下で繰り返し記憶されて、第３の出力ベクトルのサンプルを作成する、第３のメモリ・バンクであり、第１のタイミング・ドメイン下で、前記第３の出力ベクトルのサンプルを１つまたは複数の媒体信号の出力ペイロードとしてシンクにとって繰り返し利用可能にする第３のメモリ・バンクとを備えるレシーバ。

【請求項52】

関係
ｆｒｅｑ（第４のクロック）＝（Ｓ＊Ｌ）／Ｐ＊ＳＦ）＊ｆｒｅｑ（第１のクロック）
に従って、前記第１のタイミング・ドメインが、第１のクロック速度ｆｒｅｑ（第１のクロック）を有し、前記第４のタイミング・ドメインが、第４のクロック速度ｆｒｅｑ（第４のクロック）を有し、
Ｌ＝前記コード・セットの前記各復号コードの長さ、
Ｓ＝前記１つまたは複数の媒体信号の数、
Ｐ＝電磁伝播経路の数、および
ＳＦ＝前記サンプルのうちの１つを記憶するために割り当てられた前記第１の出力ベクトルのうちの１つにおける要素の数
であり、前記第１の出力ベクトルの各々に対して、ＳＦがＮ以下であり、ここでＮが、前記第１の出力ベクトルのうちの１つにおける利用可能な要素の数に等しい、請求項５１に記載のレシーバ。

【請求項53】

関係
ｆｒｅｑ（第３のクロック）＝ｆｒｅｑ（第４のクロック）／Ｌ
に従って、前記第３のタイミング・ドメインが、第３のクロック速度ｆｒｅｑ（第３のクロック）を有し、前記第４のタイミング・ドメインが、第４のクロック速度ｆｒｅｑ（第４のクロック）を有し、
Ｌ＝前記コード・セットの前記各復号コードの長さ
である、請求項５１に記載のレシーバ。

【請求項54】

前記復号が、復号間隔中に行われ、前記レシーバが、
前記復号間隔の終了を信号送信し、前記第１のメモリ・バンクから利用可能な前記第１の出力ベクトルが前記第２のメモリ・バンクへ前記第２の出力ベクトルとして伝達されるときを信号送信する復号間隔カウンタをさらに備える、請求項５１に記載のレシーバ。

【請求項55】

前記第１のメモリ・バンクからの前記第１の出力ベクトルを前記第２のメモリ・バンク内へ記憶することを指示するバンク終了信号を前記第２のメモリ・バンクへ発行するコード・カウンタと、
前記第２のメモリ・バンクからの前記第２の出力ベクトルを前記第３のメモリ・バンク内へ記憶することを指示するバンク終了信号を前記第３のメモリ・バンクへ発行するバンク・カウンタとをさらに備え、前記コード・カウンタによって発行されたバンク終了信号が、前記バンク・カウンタによって発行されたバンク終了信号とは位相がずれている、
請求項５１に記載のレシーバ。

【請求項56】

前記復号が、復号間隔中に行われ、前記ＥＭ経路の各々からの前記順序付けられた一連の出力レベルが、各復号間隔中に保持され、有効なままである、請求項５１に記載のレシーバ。

【請求項57】

前記第１のタイミング・ドメインのｆｒｅｑ（第１のクロック）を有する第１のクロック、および前記第４のタイミング・ドメインのｆｒｅｑ（第４のクロック）を有する第４のクロックが非同期であり、トランスミッタが、ｆｒｅｑ（第４のクロック）とｆｒｅｑ（第１のクロック）との比を前記レシーバへ通信し、前記レシーバが、前記ｆｒｅｑ（第１のクロック）を回復する、請求項５１に記載のレシーバ。

【請求項58】

前記第１のタイミング・ドメインのｆｒｅｑ（第１のクロック）を有する第１のクロック、および前記第４のタイミング・ドメインのｆｒｅｑ（第４のクロック）を有する第４のクロックが非同期であり、前記第１、第２、および第３の出力ベクトルの各々が、長さＮを有し、前記デコータからのＢａｎｋ Ｆｕｌｌ（ＢＦ）の復号された出力サンプルの整数値が、前記第１、第２、および第３の出力ベクトルの各々に記憶され、ＢＦがＮ以下であり、前記ＢＦ値が、収集間隔間で一定ではなく、各収集間隔内の前記第１の出力ベクトルのうちの１つの少なくとも１つの位置が、前記各収集間隔に対する前記ＢＦ値の指示を含む、請求項５１に記載のレシーバ。

【請求項59】

前記１つまたは複数の順序付けられた一連の出力レベルが、アナログ・レベルであり、前記１つまたは複数の媒体信号が、ソース・デバイスのセンサから最初に導出された前記シンクのディスプレイに向けられたアナログ・サンプルを含む、請求項５１に記載のレシーバ。

【請求項60】

前記１つまたは複数の順序付けられた一連の出力レベルが、アナログ・レベルであり、前記レシーバが、
少なくとも１つのアナログ－デジタル変換器をさらに備え、前記１つまたは複数の媒体信号が、ソース・デバイスのセンサから最初に導出された前記シンクのディスプレイに向けられたデジタル・サンプルを含む、請求項５１に記載のレシーバ。

【発明の詳細な説明】

【技術分野】

【0001】

本出願は、２０２１年８月１２日に出願された米国仮特許出願第６３／２３２，４８６号（ＨＹＦＹ－Ｐ００３ＰＲＯＶ）に対する優先権を主張する。本出願は、２０１８年３月１９日に出願された米国特許出願第１５／９２５，１２３号（整理番号ＨＹＦＹＰ００１）、現在の米国特許第１０，１５８，３９６号、２０１９年９月１７日に出願された米国特許出願第１６／４９４，９０１号（整理番号ＨＹＦＹＰ００２）、２０２２年３月４日に出願された米国特許出願第１７／６８６，７９０号（整理番号ＨＹＦＹＰ００４ＡＸ１）、２０２１年１１月１６日に出願された米国仮特許出願第６３／２８０，０１７号（ＨＹＦＹＰ００９Ｐ２）、および２０２２年３月８日に出願された米国仮特許出願第６３／３１７，７４６号（ＨＹＦＹＰ０１３Ｐ２）を、参照により組み込む。

【0002】

電磁（ＥＭ）伝播経路によって接続された機器ペア間で、サンプリング信号、特に媒体信号を搬送する。

【背景技術】

【0003】

どちらも本出願人の名の下で、許容可能な場合参照により本明細書に組み込まれている、ＷＯ２０１７／０４９３４７およびＷＯ２０１８／１７０５４６から、１つまたは複数のＥＭ経路によって接続された上方アセンブリと下方アセンブリとの間で、サンプリングされた媒体信号を搬送することが可能であることが知られている。択一的かつ同義的に、上方位置をソースと呼び、下方位置をシンクと呼ぶ。

【0004】

ＷＯ２０１７／０４９３４７およびＷＯ２０１８／１７０５４６の記載は、本開示の時点で媒体信号輸送の当業者にとって共通の一般知識の一部であることを示すものではない。

【発明の概要】

【発明が解決しようとする課題】

【0005】

関連産業で使用されるすべての既存の媒体インターフェースは、特にケーブルおよびツイスト・ペアなどの既存の電磁経路を介してビデオ媒体信号を長距離にわたって輸送する必要があるときは限界があり、シンクで表示されるビデオの人間による視聴体験に悪影響を及ぼす可能性がある。同文献に開示されるハードウェアおよびソフトウェアの重要な態様は、ＷＯ２０１７／０４９３４７およびＷＯ２０１８／１７０５４６に開示されている信号輸送方法および装置に最善に適合するように、それらの媒体信号をソースで分配し、それに対応してそれらの信号をシンクで収集する能力を提供するハードウェアおよびソフトウェアの改善であることが、ＷＯ２０１７／０４９３４７およびＷＯ２０１８／１７０５４６に開示されている信号輸送方法および装置の発明者らによって識別されている。

【課題を解決するための手段】

【0006】

一態様において、ソースから受信した入力ペイロードを繰り返し通信するためのシステムが提供され、入力ペイロードは、１つまたは複数の電磁伝播経路を介した通信のために、１つまたは複数のサンプリング信号を含む。システムは、少なくともディストリビュータ置換を記憶するためのメモリを有する第１のトランスミッタ置換コントローラを有するトランスミッタ置換コントローラを備える第１の装置を備え、第１のトランスミッタ置換コントローラは、１つまたは複数の所定のディストリビュータ置換を実行するためのものであり、ディストリビュータ置換のうちの１つは、所定の数の入力ペイロード・サンプリング信号を所定の数の入力ベクトルに分配するためのものであり、第１のトランスミッタ置換コントローラは、繰り返しの所定の分配間隔内で１つまたは複数の所定のディストリビュータ置換を実行する。第１のトランスミッタ置換コントローラは、所定の分配間隔の境界を示すためのディストリビュータ・カウンタをさらに有する。この態様において、第１のディストリビュータが提供され、第１のディストリビュータは、電磁伝播経路と同じ数の入力ベクトルが存在し、ゼロ、１つ、または複数のメモリ位置が存在する場合、第１の所定のディストリビュータ置換に従って所定の数の入力ペイロードが繰り返し書き込まれる第１のメモリ・アレイと、第１のカウンタが分配間隔の境界を示すとき、第２の所定のディストリビュータ置換に従って第１のメモリ・アレイから利用可能な入力ベクトルが繰り返し書き込まれる第２のメモリ・アレイとを有する。この態様において、所定の符号化間隔内で入力ベクトルを伝達するための第２のトランスミッタ置換コントローラが提供され、第２のトランスミッタ置換コントローラは、所定の符号化間隔の境界を示すためのエンコーダ・カウンタをさらに有する。この態様において、システムはまた、第２のカウンタが所定の符号化間隔の境界を示すとき、第２のメモリ・アレイから利用可能な入力ベクトルが繰り返し書き込まれる第３のメモリ・アレイと、所定の符号化間隔内で入力ベクトルを繰り返し符号化するための１つまたは複数のエンコーダとを有する第２のディストリビュータを備え、電磁伝播経路と同じ数のエンコーダが存在し、各エンコーダが、それぞれの入力ベクトルを受信し、入力ベクトルの符号化が、各エンコーダに対する所定の符号化コード・セットに関連し、各符号化コードが、一意の索引付きの一連のチップであり、符号化コードの各々が、各他方の符号化コードに直交し、所定の符号化コード・セット内のすべての符号化コードに対してＤＣ平衡され、各エンコーダ出力が、順序付けられた一連の出力レベルであり、各エンコーダが、それぞれの電磁伝播経路を介した通信のために、各々の符号化されて順序付けられ一連の出力レベルを利用可能にする。一態様において、システムはまた、１つまたは複数の電磁伝播経路の各々から、順序付けられた一連の符号化レベルを受信するための第２の装置を備える。

【0007】

この態様において、第２の装置は、順序付けられた一連のレベルを符号化されたレベルに変換するための各電磁伝播経路に対するサンプラと、各電磁伝播経路に対するデコータの各々を繰り返し復号および使用するための１つまたは複数のデコータとを備え、所定の復号間隔内で、各デコータは、それぞれの電磁伝播経路に関連付けられたサンプラによって提供される符号化されたレベルを復号し、各復号が、各デコータに対する所定の復号コード・セットに関連し、各復号コード・セットが、対応する所定の符号化コード・セットの逆であり、デコータの各々の出力が、順序付けられた一連の復号された出力サンプルである。

【0008】

この態様において、第２の装置はまた、１つまたは複数の所定のコレクタ置換を実行するための第１のレシーバ置換コントローラを備え、第１のレシーバ置換コントローラは、所定の符号化間隔内で１つまたは複数の置換を実行し、第１のレシーバ置換コントローラは、復号間隔の終了を示すためのデコータ・カウンタと、１つまたは複数のデコータからの同じ数の復号された出力ベクトルが繰り返し書き込まれる第４のメモリ・アレイを有する第１のコレクタとをさらに有し、第１のコレクタは、デコータ・カウンタが復号間隔の境界を示すとき、第４のメモリ・アレイから利用可能な出力ベクトルが繰り返し書き込まれる第５のメモリ・アレイをさらに有する。

【0009】

この態様において、第２の装置はまた、１つまたは複数の所定のコレクタ置換を実行するための第２のレシーバ置換コントローラを備え、第２のレシーバ置換コントローラは、所定の収集間隔内で１つまたは複数の所定のコレクタ置換を実行し、第２のレシーバ置換コントローラは、収集間隔の終了を示すためのコレクタカウンタと、第１の置換コントローラによって使用される第２の所定のディストリビュータ置換の逆である第２のレシーバ置換コントローラによる所定のコレクタ置換に従って、第５のメモリ・アレイから利用可能な出力ベクトルが繰り返し書き込まれる第６のメモリ・アレイを有する第２のコレクタとをさらに有し、第２のレシーバ置換コントローラは、第１の置換コントローラによって使用される第１の所定のディストリビュータ置換の逆である第２のレシーバ置換コントローラによる第３の所定のコレクタ置換に従って、第６のメモリ・アレイから利用可能になり、サンプリング信号の入力ペイロードをストリーミングされた出力ペイロード信号としてシンクに表現することを繰り返し利用可能にする。

【0010】

システムのさらなる態様において、各メモリ・アレイは、２つ以上のメモリ位置を含み、第１のトランスミッタ置換コントローラおよび第２のレシーバ置換コントローラの各々は、所定の分配間隔に従ってディストリビュータ・クロック速度ｆｐを有するディストリビュータ・クロックをさらに備え、さらに、第２の置換コントローラおよび第１のレシーバ置換コントローラの各々は、関係ｆｄ＝（Ｓ＊Ｌ）／Ｐ＊ＳＦ）＊ｆｐによる所定の復号間隔に従ってデコータ・クロック速度ｆｄを有するデコータ・クロックをさらに備え、ここで、
Ｌ＝コード・セットのすべての符号化コードの長さ
Ｓ＝分配間隔内で分配されるべき入力サンプルの数であり、１つまたは複数の入力または出力ベクトルとして形成された入力または出力サンプルによって占有されるように利用可能な各メモリ・アレイ内のメモリ位置の数でもある。
Ｐ＝電磁伝播経路の数
ＳＦ＝入力ベクトルおよび出力ベクトルを記憶するために割り当てられた各メモリ・アレイ内のメモリ位置の数であり、各入力ベクトルおよび各出力ベクトルに対して、ＳＦはＮ以下であり、ここでＮは、サンプルの入力ベクトルまたは出力ベクトルのメモリ位置の数に等しく、第１、第２、第３、第４、第５、および第６のメモリ・アレイの各々は、入力および出力サンプルに対して少なくともＮ＊Ｐのメモリ位置を有する。

【0011】

一態様において、ソースから受信した入力ペイロードを通信するためのトランスミッタが提供され、入力ペイロードは、１つまたは複数の電磁伝播経路を介した通信のために、サンプリング信号のストリームを含む。トランスミッタは、ディストリビュータ置換および電磁伝播経路の数を記憶するためのメモリと、１つまたは複数の所定のディストリビュータ置換を実行するための制御配列とを有するトランスミッタ置換コントローラを備え、１つまたは複数の所定のディストリビュータ置換のうちの１つが、所定の数の入力ペイロード・サンプリング信号を所定の数の入力ベクトルに分配するためのものであり、トランスミッタ置換コントローラは、第１のクロック・ドメイン内で１つまたは複数の所定のディストリビュータ置換を実行し、第２のクロック・ドメイン内で少なくとも１つの所定のディストリビュータ置換も実行する。トランスミッタ置換コントローラはまた、第１のクロック・ドメインの境界を示すための第１のカウンタと、第２のクロック・ドメインの境界を示すための第２のカウンタとを有する。

【0012】

トランスミッタの一態様において、第１の所定のディストリビュータ置換に従って、電磁伝播経路と同じ数の入力ベクトルを作成するように、所定の数の入力ペイロードが繰り返し書き込まれて記憶される第１のメモリ・アレイと、第１のカウンタが第１のクロック・ドメインの境界を示すとき、第２の所定のディストリビュータ置換に従って第１のメモリ・アレイから利用可能な各入力ベクトルが繰り返し書き込まれて記憶される第２のメモリ・アレイとを有する第１のディストリビュータ配列が提供される。トランスミッタは、第２のカウンタが第２のクロック・ドメインの境界を示すとき、第３の所定のディストリビュータ置換に従って第２のメモリ・アレイから利用可能な各入力ベクトルが繰り返し書き込まれて記憶される第３のメモリ・アレイと、入力ベクトルを所定の符号化間隔内で繰り返し符号化する１つまたは複数のエンコーダとを有する第２のディストリビュータ配列をさらに備え、電磁伝播経路と同じ数のエンコーダが存在し、各エンコーダが、それぞれの入力ベクトルを受信し、入力ベクトルの符号化が、各エンコーダに対する所定の符号化コード・セットに関連し、各符号化コードが、一意の索引付きの一連のチップであり、符号化コードの各々が、各他方の符号化コードに直交し、所定の符号化コード・セット内のすべての符号化コードに対してＤＣ平衡され、各エンコーダ出力が、順序付けられた一連の出力レベルであり、各エンコーダが、それぞれの電磁伝播経路を介した通信のために、各々の符号化された順序付けられた一連の出力レベルを利用可能にする。

【0013】

一態様において、１つまたは複数の電磁伝播経路から受信した順序付けられた一連の出力レベルを受信するためのレシーバが提供される。レシーバは、順序付けられた一連の受信した出力レベルを復号レベルに変換するための各電磁伝播経路に対するサンプラと、各電磁伝播経路に対するデコータの各々を繰り返し復号および使用するための１つまたは複数のデコータとを備え、順序付けられた一連のレベルのタイミングから導出された所定の第２のレシーバ・クロック・ドメイン内で、各デコータが、それぞれの電磁伝播経路に関連付けられたサンプラによって提供される符号化レベルを復号し、各復号が、各デコータに対する所定の復号コード・セットに関連し、各復号コード・セットが、対応する所定の符号化コード・セットの逆であり、デコータの各々の出力が、順序付けられた一連の復号された出力サンプルである。

【0014】

レシーバの一態様において、コレクタ置換および電磁伝播経路の数を記憶するためのメモリと、１つまたは複数の所定のコレクタ置換を実行するための制御配列とを備えるレシーバ置換コントローラが提供され、１つまたは複数の所定のコレクタ置換のうちの１つは、所定の数の復号された出力サンプルを所定の数のレシーバ入力ベクトルに収集するためのものであり、レシーバ置換コントローラは、レシーバの第２のクロック・ドメイン内で少なくとも１つまたは複数の所定のコントローラ置換を実行し、レシーバの第１のクロック・ドメイン内で少なくとも１つの所定のディストリビュータ置換も実行し、第１のレシーバ・クロック・ドメインの境界を示すための第１のレシーバ・カウンタと、第２のレシーバ・クロック・ドメインの境界を示すための第２のレシーバ・カウンタとを有し、第１のコレクタ配列が、第１の所定のコレクタ置換に従って１つまたは複数のレシーバ入力ベクトルが繰り返し書き込まれて記憶される第４のメモリ・アレイと、第１のレシーバ・カウンタが第１のレシーバ・クロック・ドメインの境界を示すとき、第２の所定のコレクタ置換に従って第４のメモリ・アレイから利用可能なレシーバ入力ベクトルが繰り返し書き込まれて記憶される第５のメモリ・アレイとを有する。

【0015】

レシーバの一態様において、第６のメモリ・アレイを有する第２のコレクタ配列が提供され、第２のレシーバ・カウンタが第２のレシーバ・クロック・ドメインの境界を示すとき、第３の所定のコレクタ置換に従って、第５のメモリ・アレイから利用可能なレシーバ入力ベクトルが第６のメモリ・アレイへ繰り返し書き込まれて記憶され、サンプリング信号の入力ペイロードをストリーミングされた出力ペイロード信号としてシンクに表現することを繰り返し利用可能にする。

【0016】

一態様において、置換コントローラは、所定のディストリビュータ置換のうちの１つまたは複数を変化させるように適合される。

【0017】

様々な技術および技法のいずれかを使用して、情報および信号を表現することができることが、当業者には理解されよう。たとえば、本開示全体にわたって、データ、命令、コマンド、情報、信号、ビット、サンプル、および記号を参照することができ、電圧、電流、電磁波、磁場もしくは粒子、光学場もしくは粒子、またはこれらの任意の組合せによって表現することができる。

【0018】

本明細書に開示する実施形態に関連して説明する様々な例示的な論理ブロック、モジュール、回路、およびアルゴリズムステップは、電子ハードウェア、コンピュータ・ソフトウェアもしくは命令、または両者の組合せとして実装することができることが、当業者にはさらに理解されよう。ハードウェアおよびソフトウェアのこの互換性をはっきりと示すために、様々な例示的な構成要素、ブロック、モジュール、回路、およびステップは、概してその機能に関連して上記で説明されている。そのような機能がハードウェアとして実装されるか、それともソフトウェアとして実装されるかは、全体的なシステムに課される用途および設計上の制約に依存する。当業者であれば、各用途のために様々な方法で記載の機能を実装することができるが、そのような実装上の決定は、本開示の範囲からの逸脱を引き起こすと解釈されるべきではない。

【0019】

本明細書に開示する実施形態に関連して説明する方法またはアルゴリズムのステップは、直接ハードウェア内で、プロセッサによって実行されるソフトウェア・モジュール内で、またはハードウェアおよびソフトウェアの両方の組合せで実施することができる。ハードウェア実装の場合、１つまたは複数の特定用途向け集積回路（ＡＳＩＣ）、デジタル信号プロセッサ（ＤＳＰ）、デジタル信号処理デバイス（ＤＳＰＤ）、プログラマブル論理デバイス（ＰＬＤ）、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）、プロセッサ、コントローラ、マイクロコントローラ、マイクロプロセッサ、プログラム・ステップとして本明細書に記載する機能を実行するように設計された他の電子ユニット、またはこれらの組合せ内で、処理を実装することができる。ソフトウェア・モジュールは、コンピュータ・プログラム、コンピュータ・コード、または命令としても知られており、複数のソース・コードまたはオブジェクト・コードのセグメントまたは命令を収容することができ、ＲＡＭメモリ、フラッシュ・メモリ、ＲＯＭメモリ、ＥＰＲＯＭメモリ、レジスタ、ハードディスク、取り外し可能なディスク、ＣＤ－ＲＯＭ、ＤＶＤ－ＲＯＭ、Ｂｌｕ－ｒａｙ（登録商標）ディスク、または任意の他の形態のコンピュータ可読媒体など、任意のコンピュータ可読媒体内に常駐することができる。いくつかの態様において、コンピュータ可読媒体は、非一時的コンピュータ可読媒体（たとえば、有形の媒体）を含むことができる。加えて、他の態様の場合、コンピュータ可読媒体は、一時的コンピュータ可読媒体（たとえば、信号）を含むことができる。上記の組合せも、コンピュータ可読媒体の範囲内に含まれるべきである。別の態様において、コンピュータ可読媒体は、プロセッサに一体とすることができる。プロセッサおよびコンピュータ可読媒体は、ＡＳＩＣまたは関連デバイス内に常駐することができる。ソフトウェア・コードは、メモリ・ユニット内に記憶することができ、プロセッサは、それらのソフトウェア・コードを実行するように構成することができる。メモリ・ユニットは、プロセッサ内で実装することができ、またはプロセッサの外部で実装することができ、その場合、メモリ・ユニットは、当技術分野では知られている様々な手段を介してプロセッサに通信結合することができる。

【0020】

さらに、本明細書に記載する方法および技法を実行するためのモジュールおよび／または他の適当な手段は、コンピューティング・デバイスによって別のコンピューティング・デバイスからダウンロードおよび／または他の方法で取得することができることを理解されたい。たとえば、本明細書に記載する方法を実行するための手段の移送を容易にするために、デバイスをサーバに結合することができる。別法として、記憶手段（たとえば、ＲＡＭ、ＲＯＭ、コンパクト・ディスク（ＣＤ）またはフロッピー・ディスクなどの物理記憶媒体など）を介して、本明細書に記載する様々な方法を提供することができ、したがってコンピューティング・デバイスは、デバイスに記憶手段を結合または提供すると、様々な方法を取得することができる。

【0021】

一形態において、本発明は、本明細書に提示する方法または動作を実行するための媒体信号通信製品を備えることができる。たとえば、そのような媒体信号通信製品は、カメラ、ビデオ・プロセッサ、またはディスプレイを備えることができ、これらのいずれかは、本明細書に記載する動作を実行することが可能なプログラム記憶コンピュータ（または情報プロセッサ）を収容することができる。

【0022】

本明細書に開示する方法は、記載の方法を実現するための１つまたは複数のステップまたは動作を含む。方法ステップおよび／または動作は、特許請求の範囲の範囲から逸脱することなく、互いに入れ替えることができる。言い換えれば、ステップまたは動作の特有の順序が指定されない限り、特許請求の範囲の範囲から逸脱することなく、特有のステップおよび／または動作の順序および／または使用を修正することができる。

【0023】

本明細書では、「判定」という用語は、多種多様な動作を包含する。たとえば、「判定」は、計算、コンピューティング、処理、導出、調査、索引付け（たとえば、表、データベース、または別のデータ構造内の探索）、確認などを含むことができる。また、「判定」は、受信（たとえば、情報の受信）、アクセス（たとえば、メモリ内のデータへのアクセス）などを含むことができる。また、「判定」は、解決、選択、選定、確立などを含むことができる。

【0024】

「示す（ｉｎｄｉｃａｔｅｓ）」、「示す（ｉｎｄｉｃａｔｉｎｇ）」、および「指示（ｉｎｄｉｃａｔｉｏｎ）」という用語は、様々な動作を包含し、それだけに限定されるものではないが、信号（アナログまたはデジタル）の生成、所定の値へのビットの設定、所定の値へのフラグの設定、値、ビット、またはフラグの変更、集積回路または中央処理装置への割り込み信号の生成を含むことができる。

【0025】

システムは、ソースにおけるビデオ信号捕捉デバイス、シンクにおける表示デバイス、追加のプロセッサまたはプロセッサ、および関連メモリからなるコンピュータ実装システムとすることができる。メモリは、本明細書に記載する方法のうちの１つまたは複数をプロセッサまたは各プロセッサに選択的に実行させるための命令を含むことができる。いくつかの実施形態では、プロセッサ・メモリおよび表示デバイスを、デスクトップ・コンピュータ、ラップトップ・コンピュータまたはタブレットなどの携帯型コンピューティング・デバイスなどの標準的なコンピューティング・デバイス内に含むことができ、あるいはソース位置におけるカスタマイズされたビデオ捕捉デバイスもしくはシステム、またはシンク位置におけるビデオ表示デバイス内に含むことができる。コンピューティング・デバイスは、一体型のコンピューティングもしくはプログラマブル・デバイスとすることができ、または有線もしくは無線接続を介して動作式（もしくは機能的）に接続された、いくつかの構成要素を備える分散型のシステムとすることができ、独立して製造されたデバイスから組み立てることができる。コンピューティング・デバイスの一実施形態は、中央処理装置（ＣＰＵ）、メモリを備えており、表示装置を含むことができ、キーボード、マウスなどの入力デバイスも含むことができる。ＣＰＵは、入出力インターフェース、算術論理ユニット（ＡＬＵ）、ならびに制御ユニットおよびプログラム・カウンタ要素を備えており、制御ユニットおよびプログラム・カウンタ要素は、好適な入出力インターフェースを使用すて、入力および出力デバイス（たとえば、入力デバイスとして作用するセンサ・アレイ、および／または人間もしくは機械の観察のための表示装置として作用する光子放出体）と通信している。入出力インターフェースは、事前定義されたビデオおよび関連付けられた信号（下流および上流）通信プロトコルを使用して、別のデバイス内の同等の通信モジュールと通信するためのネットワーク・インターフェースおよび／または通信モジュールを備えることができる。下流および上流という用語は、技術用語であり、ストリームという用語は、ビデオ信号を表す少なくとも順序付けられた一連のサンプルの流れに関する。システムおよびコンピュータ実装システムは、ソースにおいて光学センサに直接関連付けることができ、シンクにおいて視覚表示デバイスに直接関連付けることができる。様々な配列が存在し、コンピュータ実装システムまたはその部分は、光学センサまたは視覚表示デバイスとは別個に実行され、場合により、カメラなどのソース配列の外部および表示デバイスなどのシンク配列の外部に位置することができる。ビデオ・ペイロード信号経路の上に、別個の経路を使用して、またはペイロードと同じ経路を共用して、様々な上方および下方の制御およびフィードバック経路を提供することができる。

【0026】

コンピューティング・デバイスは、単一のＣＰＵ（コア）または複数のＣＰＵ（複数のコア）、あるいはシステム・オン・チップ（ＳｏＣ）、特定用途向け標準プロトコル（ＡＳＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、またはデジタルもしくはアナログのこれらの変種に埋め込まれた複数のプロセッサを備えることができる。コンピューティング・デバイスは、並列プロセッサ、ベクトル・プロセッサ、１つもしくは複数の仮想プロセッサ、または分散型コンピューティング・デバイスを組み込むことができる。プロセッサにはメモリ・アレイが動作式に結合され、他の回路が、ＲＡＭもしくはＲＯＭ構成要素または両方を備えることができ、そのような回路は、デバイスの内部または外部に設けることができる。メモリは、オペレーティング・システムおよび追加のソフトウェア・モジュール、または命令、アルゴリズム、およびコード・セットのコピー、所定の置換を変更するための置換およびアルゴリズム、ならびに変更の方法およびタイミング、ならびに置換を生成するためのシードの一時的および非一時的記憶のために使用することができ、シードは、一連の擬似ランダム値を生成するための、特にメモリ内に記憶されるべき置換を生成するためのプロセスの開始点を指定する値のランダム・アレイ、したがってその使用のための値のアレイである。プロセッサは、オペレーティング・システムおよび追加のソフトウェア・モジュール、または命令、アルゴリズム、およびコード・セットのコピー、所定の置換を変更するための置換およびアルゴリズム、ならびに変更の方法およびタイミング、ならびにシードをロードおよび実行するように構成することができる。

【図面の簡単な説明】

【0027】

【図1】ビット直列出力を提供するデジタル・カメラ・ソース・アセンブリのブロック図である。

【図2】ビット直列入力を受信するためのシンク・アセンブリのブロック図である。

【図3】ソースがペイロード信号を第１の装置へ提供し、第１の装置が、第２の装置への１つまたは複数のＥＭ経路を介した通信のために置換および符号化されて順序付けられた一連の出力値を利用可能にし、第２の装置が、前の置換を復号および反転して、再構築されたペイロード信号をシンクに利用可能にする一実施形態のブロック図である。

【図4A】ソースおよびソースから媒体信号を受信するための一般的なトランスミッタ配列のブロック図である、

【図4B】ソースから媒体信号を受信するためのトランスミッタ配列の一実施形態のブロック図である。

【図4C】４つのＥＭ経路を介して伝送された８Ｋビデオの一例を提供する、図４Ｂに示す実施形態に対するパラメータ値の関係を列挙する表である。

【図5】トランスミッタおよびレシーバ装置の実施形態における動作の様々なタイミング・ドメインを識別するために使用されるカラー・コーディングを示す図である。

【図6】シンク配列がサンプリング信号のペイロードを提供し、第１、第２、および第３のトランスミッタ置換コントローラならびに１つまたは複数のメモリ・アレイの一実施形態を示す、シンク配列とともに使用するためのディストリビュータ・アーキテクチャの一般的な形態のブロック図である。

【図7】ソース配列がサンプリング信号のペイロードを提供し、第１および第２のトランスミッタ置換コントローラが、各々所定の間隔内で動作し、１つまたは複数のメモリ・アレイを使用して、４つのエンコーダ０～３の各々に入力ベクトルを提供する一実施形態を示す、ソース配列とともに使用するためのディストリビュータの一実施形態のブロック図である。

【図7A】ＥＭ経路の数およびエンコーダ入力ベクトルのサイズに関して概略化された、ソース配列とともに使用するためのディストリビュータ・アーキテクチャの一実施形態のブロック図である。

【図8】プロセッサとして実装されたトランスミッタ置換コントローラ、ならびに実行可能なコードおよび少なくとも１つの置換を記憶するための関連メモリの一実施形態のブロック図である。

【図9】Ｐ個のエンコーダに対して概略化された、シフト・レジスタとして実装されるトランスミッタ置換コントローラの図である。

【図10】図４Ｂおよび図７のディストリビュータから利用可能な４つの入力ベクトルの各々に対してエンコーダが存在し、単一のエンコーダが４つの電磁伝播経路のうちのそれぞれ１つに符号化されたサンプルを提供する、エンコーダの配列の一実施形態を示す図である。

【図11】シンクおよび再構築された媒体信号をシンクに利用可能にする一般的なレシーバ配列のブロック図である。

【図12A】この実施形態では４つの電磁伝播経路から信号を受信するための配列と、デコータ配列と、ＨＤＭＩビデオ出力信号におけるペイロードの再構築のためにサンプリング信号の再構築されたペイロードを提供するためのコレクタ配列とを備える、電磁伝播経路のシンク端に位置するレシーバ・アセンブリの一実施形態のブロック図である。

【図12B】４つのＥＭ経路を介して受信した８Ｋビデオに対する一例を提供する、図１２Ａに示す実施形態に対するパラメータ値の関係を列挙する表である。

【図13A】デコータからの復号された出力サンプルの入力を示し、コレクタが、各々所定の間隔内で動作する第１および第２のレシーバ逆置換コントローラと、１つまたは複数のメモリ・アレイとを有し、シンク配列に、サンプリング信号の再構築されたペイロードが提供される、シンク配列とともに使用するためのコレクタの一実施形態のブロック図である。

【図13B】ＥＭ経路の数およびエンコーダ入力ベクトルのサイズに関して概略化されたコレクタ・アーキテクチャのさらなる実施形態のブロック図である。

【図13C】ＥＭ経路の数およびエンコーダ入力ベクトルのサイズに関して概略化されたシンク配列とともに使用するためのコレクタのさらなる実施形態のブロック図である。

【図14】プロセッサとして実装された第１のレシーバ置換コントローラ、ならびに実行可能なコードおよび少なくとも１つの置換を記憶するための関連メモリの一実施形態のブロック図である。

【図15】Ｐ個のデコータに対して概略化された、シフト・レジスタに基づくコントローラとして実装された第２のレシーバ置換コントローラの図である。

【図16】入ってくるサンプルをグレー・コード・アドレスの位置にある入力ベクトルに置換する、第１の分配置換の図である。

【図17】コレクタによって使用される分配置換の逆の図である。

【図18】ＨＤＭＩ方式で再構築されたペイロード信号（少なくともビデオ・ペイロード部分）を受信するシンク・コレクタの一実施形態のブロック図である。

【図19】ディスプレイ・ドライバへ送達される再構築されたペイロード信号を受信するシンクの一実施形態のブロック図である。

【図20】非同期のｓｓｖｔ＿ｃｌｋおよびｐｉｘｅｌ＿ｃｌｋにおけるディストリビュータ・コントローラのブロック図である。

【図21】非同期のｓｓｖｔ＿ｃｌｋおよびｐｉｘｅｌ＿ｃｌｋにおけるコレクタ・コントローラのブロック図である。

【図22】信号サンプル、この場合はアナログ値がエンコーダ内でどのように符号化され、次いで電磁経路を介して送信されるかを示す一例を示す図である。

【図23】デジタル値である信号サンプルに適用可能な新規な符号化技法を示す図である。

【図24】図２２のエンコーダを使用して符号化されたアナログ入力レベルの復号を示す図である。

【図25A】アナログ・エンコーダおよび対応するアナログ・デコータの使用を示す図である。

【図25B】デジタル・エンコーダおよび対応するアナログ・デコータの使用を示す図である。

【図25C】電磁経路を介して到達した符号化されたアナログ信号を復号するためのデジタル・デコータの使用を示す図である。

【図26】電磁経路を介して送信されるＳＳＶＴ波形のシミュレーションを示す図である。

【発明を実施するための形態】

【0028】

定義
次の用語および語句は、本明細書に別途提供されない限り、以下に示す意味を有する。本開示は、本明細書に明示的に定義されていない他の用語および語句を用いることもできる。そのような他の用語および語句は、それらの用語および語句が本開示の文脈の範囲内で当業者に対して有する意味を有するものとする。事例により、用語または語句は単数形で定義されることもあれば、複数形で定義されることもある。そのような事例では、逆の内容が明示的に示されない限り、単数形のいずれの用語もその複数の同等物を含むことができ、逆も同様であることが理解されよう。

【0029】

本明細書では、文脈上別途はっきりと指示しない限り、単数形の「ａ」、「ａｎ」、および「ｔｈｅ」は複数の指示対象も含む。たとえば「置換基」への参照は、単一の置換基ならびに２つ以上の置換基を包含し、以下同様である。

【0030】

本明細書では、「たとえば（ｆｏｒ ｅｘａｍｐｌｅ）」、「たとえば（ｆｏｒ ｉｎｓｔａｎｃｅ）」、「～など（ｓｕｃｈ ａｓ）」、または「～を含む（ｉｎｃｌｕｄｉｎｇ）」は、より概略的な主題をさらに明確にする例を導入することを意味したものである。別途明示的に指示されない限り、そのような例は、本開示に示される実施形態の理解を助けるためだけに提供されており、いかなる形でも限定することを意味したものではない。これらの語句は、開示する実施形態に対していかなる種類の優先を示すものでもない。

【0031】

広く理解されているスペクトラム拡散伝送システムに関する用語は、「Ｓｐｒｅａｄ Ｓｐｅｃｔｒｕｍ Ｓｙｓｔｅｍｓ ｗｉｔｈ Ｃｏｍｍｅｒｃｉａｌ Ａｐｐｌｉｃａｔｉｏｎｓ」、Ｒｏｂｅｒｔ Ｃ．Ｄｉｘｏｎ、第３巻、Ｗｉｌｅｙ＆Ｓｏｎｓ、１９９４に定義および詳述されている。

【0032】

ＥＭ信号 電磁（ＥＭ）エネルギーとして測定可能な一連の量。

【0033】

ＥＭ経路 電磁エネルギーが端末間で搬送される電磁（ＥＭ）伝播経路およびその環境。レシーバ端末で測定されるＥＭ信号レベルが、対応するトランスミッタ端末でＥＭ経路にとって利用可能になるＥＭ信号レベルに必ずしも等しいとは限らないため、すべてのＥＭ経路は不完全な媒体である。

【0034】

導波管 ＥＭ信号伝播ベクトルを物理的に抑制および制限するＥＭ経路。

【0035】

視知覚 波長が可視スペクトル内にあるＥＭ信号の人物による主観的な意識、把握、または理解。

【0036】

媒体信号 何らかのシンク・デバイスを介して視知覚に向かうサンプリング信号。

【0037】

媒体輸送 単一のＥＭ経路を介して１つまたは複数の媒体信号を通信するための方法または装置。

【0038】

ソース機器 媒体通信およびサブチャネルの方向に対して１つまたは複数のＥＭ伝播経路の上側に位置し、最終的に１つまたは複数のＥＭ伝播経路への入力のために、媒体信号を順序付けられた一連のサンプリング信号として供給するためのものであり、ソースとも呼ばれる。

【0039】

シンク機器 媒体通信の方向に対して１つまたは複数のＥＭ伝播経路の下側に位置し、１つまたは複数のＥＭ伝播経路から媒体信号を順序付けられた一連のサンプリング信号として最終的に受信するためのものであり、シンクとも呼ばれる。

【0040】

媒体インターフェース １組または１群の媒体信号をＥＭ信号として通信するためのソースおよびシンク機器に関する仕様であり、媒体輸送ならびに制御、信号、および状態情報の双方向通信のための提供の１つまたは複数の事例で実装される。媒体インターフェースはまた、ソースおよびシンク機器をＥＭ経路に接続するコネクタの機械／電気／論理特性に対する要件、ならびにＥＭ経路自体に対する要件を指定する。

【0041】

トンネリング 好ましい媒体輸送コード・ブック内のコードおよびＥＭ伝播経路内で有効な他のコードの各々に直交する拡散コードで直接変調されたビット直列信号として、その１群のデジタル信号を輸送することによって、媒体輸送によって使用されるものと同じＥＭ経路を介して、正確なビットでなければならない適度な量のデジタル信号を搬送する技法。

【0042】

色空間 色域を数字のタプルとして、典型的には画素ごとに２または３つの成分として記述する抽象数学モデル（例にはＲＧＢ、ＹＵＶ、ＹＣｂＣｒ、およびＣＭＹＫが含まれる）。

【0043】

色値 色空間における基底ベクトルに対応する信号振幅。

【0044】

画素 画像フレームなどの２Ｄ領域における幾何学的な位置に関連付けられた数学的対象。画素は、１組の色値、すなわちピクチャ要素の色空間内のベクトルとして完全に記述される。

【0045】

画像 画素の２次元アレイ。

【0046】

ビデオ 観察者における動きおよび連続性の知覚を誘起する所定のフレーム・レートで表示される一連の画像。

【0047】

「アナログ」ＥＭ信号 一連の測定可能な電磁エネルギー。物理量は時間とともに連続して変化し、利用可能な異なる振幅の数はエネルギーを測定する能力によって制限される。アナログ信号の例。

【0048】

画像センサ画素光測定 センサ内の各「画素」において、キャパシタを既知の電圧まで事前に充電し、次いで所定の露出間隔中にフォトダイオードを介してキャパシタを条件付きで放電する。焦点区域のその部分が明るければ明るいほど、より多くの光子がフォトダイオードを横断し、フォトダイオード内の電流が大きくなり、露出間隔後のキャパシタの電圧はより低くなる。

【0049】

画像表示画素輝度制御電流 ディスプレイ内の各「画素」（制御可能な最小部分）の輝度が、任意の所与のモーメントにおける制御電流によって判定される。

【0050】

デジタル信号 値が所定の計算精度で表現され、値が所定の間隔で変化するように抑制されたアナログ信号。信号のデジタル表現の例には、ＴＩＦファイルにおけるＲまたはＧまたはＢエントリが含まれる。

【0051】

Ｐ ソースをシンクに接続するＥＭ経路の数であり、メモリ・アレイおよび値の集合などの他のものの数としても使用される。

【0052】

Ｓ 画素クロックごとにトランスミッタへ分配されるペイロードからの入力サンプリング信号の数（入力サンプリング信号はアナログであってもデジタルであってもよい）。

【0053】

ＳＦ 入力ベクトルおよび出力ベクトル内に有効なビデオ・サンプルを記憶するために割り当てられた各メモリ・アレイ内のメモリ位置の数であり、Ｓａｍｐｌｅｓ Ｆｉｌｌｅｄとも呼ばれており、これはメモリ・アレイ（本明細書ではバンクとも呼ぶ）内の有効なサンプリング信号の数であり、ここでＳＦ≦Ｎである。

【0054】

Ｎ エンコーダ入力ベクトルおよび対応するデコータ出力ベクトルにおける要素の数。Ｎは任意の自然数（整数）とすることができる。

【0055】

入力ベクトル 入力媒体信号から収集された有限の順序付けられた一連のサンプル。入力ベクトルはＮ個の値を含む。

【0056】

出力ベクトル デコータによって提供され、収集されて媒体信号を再構築する有限の順序付けられた一連のサンプル。出力ベクトルはＮ個の値を含む。

【0057】

バンク Ｎ＊Ｐ個のサンプルの１つまたは複数の入力または出力ベクトルが蓄積されて読み出されるメモリ・アレイであり、１つのバンクがＮ＊Ｐ個のサンプルのすべての集合に対するメモリ位置を有する。

【0058】

Ｌ すべてのコード・セットの符号化コードの長さであり、各コード内のチップの共通の数でもあり、すなわち各符号化間隔または復号間隔中に適用されるチップの数である。ＬがＮより大きいとき、処理利得の結果である搬送される情報信号により多くの電気レジリエンスが与えられる。

【0059】

チップ 所定の必ずしも有限ではないが融解の可能な値の集合からの値。コードを構成する一連の値のうちの１つであり、一般的な実施形態では、チップ値は－１または１とすることができるが、より広範囲の可能性が存在する。

【0060】

コード 所定の一連のチップ。本開示では、Ｌはチップ内のコードの長さを表す変数である。一態様において、コードの統計／周波数特性は、本明細書に開示する媒体信号輸送の一実施形態に関連する。

【0061】

コード・ブック １群のコード。コード・ブックは、そのＮ個のコードのすべてが対で無相関でありかつ独立したシーケンスである場合、直交していると考えられる（直交コード・ブックは、そのコード・ブック内のＮ個のコード間の複数アクセス干渉を最小にする）。

【0062】

２進コード・ブック チップが２進であり、２つの値のうちの１つをとり、２つの値が－１および１に正規化されるコード・ブック。

【0063】

置換 １組の項目の配列、特に線形順序を変化させる動作。所定の置換は、有限の順序付けられた一連のサンプルまたは値の線形順序を所定の方法で変化させる。

【0064】

ＰＮシーケンス 出力がホワイト・ノイズのものに類似したスペクトル特性を呈するコード。「ＰＮ」は「擬似ランダム・ノイズ」を表す。理想的なＰＮシーケンスの信号エネルギーは、伝送スペクトルにわたって均一であり、ＰＮ信号は、すべての周波数で等しいエネルギーを有する周波数ドメイン内のｓｉｎｃ２包絡線下で目の細かいくしの歯のように見える複数の周波数成分を含む（注意：すべてのコードがＰＮシーケンスであるとは限らない）。

【0065】

拡散 個々のコードの特性およびＰＮシーケンスによって信号を変調する作用。理想的なＰＮシーケンスによって変調される信号は、ホワイト・ノイズのものに類似したスペクトル特性を呈する。

【0066】

拡散コード チップ・ラン長分布統計が通信に好適な特性を与えるＰＮシーケンス（たとえば、Ｄｉｘｏｎの表３．１参照）（注意：理論上すべてのＰＮシーケンスが「拡散」するとは限らない）

【0067】

拡散比
＝各入力サンプルを変調する連続するチップの数
＝順序付けられた一連の受信した値を復調して出力ベクトルを復号する連続するチップの数
＝拡散率（Ｄｉｘｏｎは「拡散比」および「拡散率」という用語を区別なく使用している）
＝ＳＳＤＳ処理利得
＝コード長
＝チップ・シーケンス長
＝入力ベクトル内の各サンプルを変調するエンコーダ・チップの数
＝出力ベクトル内の各サンプルに寄与するデコータ・チップ相関の数

【0068】

直交性 コードの集合（「コード・ブック」）の特性。

【0069】

ＤＣ平衡２進コード ２つの可能なチップ値の各々を等しい数だけ含む２進コード。

【0070】

ＤＣ平衡２進コード・ブック コード・セットの特性であり、好ましい実施形態では、コード・セット内のこれらのコードの各々は２進値＋１または－１であり、セット内の各コードはＤＣ平衡される。上記の特性を有するコード・ブック行列の指定部分のみを使用することが可能である。

【0071】

分配間隔 入力媒体信号から収集されたＳＦサンプルで入力ベクトルを初期化するために割り当てられた期間であり、ペイロードからのクロック・サイクルごとにＳ個の入力サンプルがトランスミッタに分配される。入力ペイロードからの入力サイクルごとにＳが送達されるＳＦサンプルでＰ個の入力ベクトルを初期化するための期間。

【0072】

符号化間隔 Ｎ個の入力ベクトル・サンプルの１つまたは複数の（Ｐ）集合を、コード・セットにつきＬのチップによって変調するために割り当てられた期間。

【0073】

復号間隔 ＥＭ経路から受信した１つの順序付けられた一連の値を、コード・ブックごとにＮ個のＬチップ・コードによって復調し、Ｎ個の出力ベクトル・サンプルを再構築するために割り当てられた期間。

【0074】

収集間隔 Ｐ個の出力ベクトルからのＳＦ個の出力ベクトル・サンプルに、出力ペイロードへの出力サイクルごとにＳが送達されるＳＦサンプルを割り当てるための期間。

【0075】

ビデオ・システムにおいて、入射光から信号への変換は、ソース・アセンブリまたはグラフィックス処理ユニット（ＧＰＵ）によって実行され、所定の変換により、ソース・アセンブリから１つまたは複数の電磁経路を介してシンク・アセンブリへ輸送されるべきペイロードの方式が決定され、シンク・アセンブリは、ディスプレイまたはビデオ・プロセッサとすることができ、所定の方式を受信し、受信したペイロードを、人間による観察に好適な放射光を生じさせるための好適な出力デバイスとともに使用される信号に変換する。

【0076】

サンプリング信号、特に媒体信号、一例のみとしてビデオ・カメラ出力、またはさらには可視光センサ・デバイス出力は、ソース信号がライン指向であるか、ブロック指向であるか、それともフレーム指向であるかにかかわらず、アナログで提供されてもデジタル形式で提供されてもよい。アナログ・デジタル変換の好ましい使用があるか、それとも生時間サンプリングされた電圧または電流サンプリング信号が搬送されるべきペイロードとして使用されるかは、本明細書に開示する方法および装置が、それらの特定のタイプの媒体信号を受信するように適合されているかどうかに大きく依存する。アナログおよびデジタルの実施形態が開示される。

【0077】

生媒体信号の変換では本質的に、所定の色空間を使用して生時間サンプリングされた電圧または電流値をその色空間内の色として表す必要がある。

【0078】

したがって、さらに説明の目的で一例のみとして、順序付けられた一連のサンプルが、図１（従来技術）に示すソース・ビデオ・センサ・デバイス１００によって検出された光エネルギーの所定の変換によって判定される各ピクチャ要素（画素）に対して、フォーマットされたビット直列の順序付けられた一連の赤色、緑色、および青色（Ｒ、Ｇ、Ｂ）サンプル値として受信される。入ってくる光がフォーマットされたビット直列の順序付けられた一連の出力値にどのように変換されるかに関する詳細は、本開示の主題ではない。したがって、Ｓ個のビデオ信号からなる集合が電磁伝播経路にわたって送達されると考えると、Ｐ個のＥＭ経路からなる集合の他端でそれらのＳ個のビデオ信号を再構築するための方法および手段が本明細書に記載される。しかし、説明の目的で、各画素の赤色値、緑色値、および青色値は、そのような画素のフレームの１つの行である対応する画素行において、画素のフレームがデバイス１００によって次のフレームと同様に直列に出力される場合のように提供される。各ピクチャ要素の空間位置は、各画素によって通信される情報の一部ではない。しかし、入力ビデオ信号における画素値を表すサンプリング値の位置は、そのようなサンプリング値のフレーム内のその位置を示し、したがってフレーミング情報は、サンプリング信号ペイロードの一部であり、Ｓ個のビデオ信号から別個に搬送することができ、同じまたは異なる電磁伝播経路にわたって搬送することができる。

【0079】

ソース、この例ではビデオ・センサ・デバイスから、対応するシンク、例として図２に示すビデオ表示デバイス２００への、ビット直列の順序付けられた一連の画素値の情報ビットの各々の完全な伝送および受信を仮定すると、特定の方式の受信された順序付けられた一連のビット直列データ（またはサンプル値）を受信し、ソース・デバイスのブロック図の形態で図３に示すように人間による観察、ビデオ信号搬送、およびシンク・デバイスでの受信のために、可視光に変換することができる。当技術分野では知られているように、ライン・ドライバ・アレイはＤＡＣを含む。

【0080】

上述したように、たとえばフレーミング信号、カメラのパン、チルト、およびズーム（ＰＴＺ）コマンド、ならびにカメラまたは他のソース制御信号などの追加の情報が存在するが、この説明の目的で、それらの詳細は、ペイロード内で、または別個に、場合によりＷＯ２０１７／０４９３４７およびＷＯ２０１８／１７０５４６の実施形態によって開示される他の信号および他のチャネルを使用して扱うことができる。

【0081】

フィルタリングされていない画像センサ出力は、当たっている光子の輝度を表し、次いでフレームを表す固定数の行の行ごとにそれらの測定を直列で出力する。しかし、ほとんどの個々の画素センサは、フィルタによってカバーされており、各画素に対して、少なくとも３つの画素センサおよび３つの異なるフィルタが存在し、それによって各サンプルが所定の色を表す。各画素の色（たとえば、ＲＧＢ）表現は、処理もしくは補間またはデモザイキングによって、画像センサの外側のビデオ・システム内で作成される。

【0082】

ほとんどの画像センサによって出力される生方式は、両方の寸法において標的分解能より大きく、エッジにおけるデモザイキング（補間）を容易にする。通常、各エッジで８つの数の余分のサンプルが取得され、これは補間フィルタ窓の大きさが１６×１６であることを示唆する。８百万程度の画素からサンプルを捕捉し、３，２６４×２，４４８画素の分解能を有するセンサに伴う量のサンプリング信号を搬送するというタスクの規模で何らかの測定結果を提供するために、したがってすべてのフレームで、ちょうど１ｍｍ×１ｍｍサイズの区域内に３２７，１８４画素が存在し、１秒当たり６０フレームで、合計ほぼ５億画素のサンプル値を搬送する必要がある。

【0083】

本明細書に開示する方法および装置の各々は、任意の所与のサンプリングされた値がどの色を表すことができるかに関して明らかであり、問題は、１つまたは複数のＥＭ経路を介して搬送する前に、それらを収集して符号化のために提供することである。

【0084】

本明細書では、記号Ｐ（整数値）は、ソース・アセンブリをシンク・アセンブリに接続するＥＭ経路の数を表す。

【0085】

さらに、記号Ｓは、本明細書では、シンク・アセンブリの位置への輸送のために直列で利用可能にされ、シンク・アセンブリによって直列で受信される、再構築されたペイロード・サンプルを表す入力および出力信号の数を表す。上記で論じたように、媒体信号ペイロードの方式は、この値の判定の一部であるが、開示する方法および装置は、その特徴に気付かない。

【0086】

ＷＯ２０１７／０４９３４７は、ソース・アセンブリから、サンプリングされた媒体信号ソースから導出される赤色、緑色、および青色（Ｒ、Ｇ、Ｂ）画素値を利用可能にすることを開示しており、したがって、Ｒ、Ｇ、およびＢの値が単一のビデオ信号の選択された成分のみであるが、Ｓ＝３（参照文献では、この数はＳとも呼ばれる）であり、これは一例では、他の成分を有するＨＤＭＩ（登録商標、以下同じ）インターフェース信号の視覚部分である。ＨＤＭＩインターフェース信号出力がＹＣｂＣｒ４２２色空間である場合、Ｓ＝２である。

【0087】

ＷＯ２０１７／０４９３４７はまた、所定のコード・ブックとともに直接シーケンス・エンコーダを使用したスペクトラム拡散技法を使用すること、および符号化された信号を単一のＥＭ経路に変調することを開示しており、したがってＰ＝１である。単一のＥＭ経路の他端では、前述したように同じ所定のコード・ブックを使用した直接シーケンス・デコータが、ＥＭ経路から受信した信号を復号し、シンク・アセンブリの出力は、ソース・アセンブリによって受信されたペイロードの再構築された形態を含み、したがって出力信号は、再構築されたＲ、Ｇ、およびＢ信号であり、したがってＳ＝３である。

【0088】

したがって、ＷＯ２０１７／０４９３４７は、Ｐ＝１の経路およびＳ＝３を開示している。

【0089】

ＷＯ２０１８／１７０５４６は、Ｐ＝３の経路およびＳ＝３を開示しており、Ｐ個の異なる経路を介した入力ペイロードの輸送を可能にすると考えられる。

【0090】

ＷＯ２０１７／０４９３４７およびＷＯ２０１８／１７０５４６のどちらにおいても、これらの文献で例として処理される媒体信号のタイプは、ＨＤＭＩ信号のＲ、Ｇ、およびＢ成分を含むビデオ信号である。しかし、示されている例のいくつかはＲＧＢフルカラー画像に対するものであるが、それらの開示の主題は、クロマ／ルマ分離された（クロマ・サブサンプリングされた）色空間（たとえば、ＹＵＶ、ＹＵＶ４：２：０など）、ならびにモノクロ（すなわち、Ｙのみ）のすべての変種を含むペイロード内のいずれかのビデオのペイロード信号または色空間の深さ／数にかかわらず該当する。しかし、Ｐ＝Ｓは依然として、それらの開示に当てはまる。

【0091】

ＨＤＭＩは、多くのビデオ・インターフェースのうちの１つであり、ＷＯ２０１７／０４９３４７およびＷＯ２０１８／１７０５４６の両文献における実用的な実施形態に開示されている媒体信号インターフェースである。

【0092】

要するに、元となる文献で使用される用語の意味または範囲を変更することを意味するものではないが、参照特許文献の両方で開示されている方法は、一態様において、順序付けられた一連の入力ペイロード・サンプルを取得し、
ａ．入力ペイロード・サンプルからの入力ベクトルを分配するステップと、
ｂ．コード・ブックの制御下で入力ベクトルを伝送信号に符号化するステップと、
ｃ．信号を輸送するステップであって、
ｉ．信号を伝送する動作、および
ｉｉ．信号を受信する動作という２つの同時の動作を伴う、輸送するステップと、
ｄ．コード・ブックの制御下で受信した信号を出力ベクトルに復号するステップと、
ｅ．分配された出力ベクトルの逆にして、順序付けられた一連の再構築されたペイロード・サンプルに収集するステップとを、場合により際限なく繰り返すことを含む。

【0093】

ＷＯ２０１７／０４９３４７およびＷＯ２０１８／１７０５４６の両文献は、分配プロセスにおけるパーミュータの使用を開示している。パーミュータは、入力されたペイロード・サンプルを入力ベクトル内の位置に割り当てる。パーミュータは、所定の置換を実装する。

【0094】

ＷＯ２０１７／０４９３４７は、ソース（上方の位置）に位置するパーミュータの使用を教示しており、これはコレクタと呼ばれる。しかし、ＷＯ２０１８／１７０５４６では、教示はソース（上方の位置）に位置するがディストリビュータと呼ばれるパーミュータを使用する。どちらの特許文献においても、収集および分配するためのそれぞれの間隔は、それに応じて収集間隔および分配間隔とも呼ばれる。こうした参照文献間の術語の変化は、それぞれの文献に記載されているそれぞれの機能および間隔に違いをもたらすものではない。いずれにせよ、本明細書では以下、ＷＯ２０１８／１７０５４６の術語を使用し、図３に示すように、ディストリビュータがソース（上方の位置）に位置し、コレクタがシンク（下方の位置）に位置する。

【0095】

図４Ａは、順序付けられた一連のサンプリング信号を提供する一般的なソース・デバイス４９０のブロック図を示し、順序付けられた一連のサンプリング信号４９１は、ソース・デバイスのセンサから導出されたアナログ・サンプリング信号を表す媒体信号である。配列の一実施形態では、ソース・デバイスのセンサは、順序付けられた一連のサンプリング信号を提供する金属酸化シリコン（ＭＯＳ）、ＣＭＯＳ、またはＣＣＤデバイスとすることができる。一実施形態では、センサ・デバイスがビデオ信号を提供するように構成される場合、少なくとも媒体信号のフレームからフレームへの遷移を画定するために、順序付けられた一連のサンプリング値にフレーミング信号が付随する必要がある。他のセンサ・デバイスは、異なる付随信号およびパラメータを有するが、サンプリング信号はそれでもなお、本明細書の開示によって受信および処理することができる。

【0096】

別法として、順序付けられた一連のサンプリング信号は、ＨＤＭＩ、ＤｉｓｐｌａｙＰｏｒｔ、Ｄｉｇｉｔａｌ Ｖｉｓｕａｌ Ｉｎｔｅｒｆａｃｅ、およびＳｅｒｉａｌ Ｄｉｇｉｔａｌ Ｉｎｔｅｒｆａｃｅ規格のうちの１つに従ってフォーマットされた信号を作成するために、サンプリング信号フォーマット配列を使用して作成されたアナログ・サンプリング信号を表す媒体信号である。

【0097】

機能ブロック４９２（点線）は、媒体信号がフォーマットされたタイプであるとき、フォーマットされた信号を、たとえば連続する画素のＲ、Ｇ、Ｂ値など、順序付けられた一連のサンプリング信号に変換するため、ならびにフレーミング信号の抽出、画素の順序の判定（たとえば、フレームの左上から右下）、およびそれぞれの規格の一部である音声などの他の信号に使用される媒体信号レシーバ・ブロックである。機能ブロック４９２の出力のうちの１つは、本明細書に記載する方法で処理された信号である順序付けられた一連のサンプリング信号である。

【0098】

機能ブロック４９３は、順序付けられた一連のサンプリング信号を入力ベクトルに分配するための第１の装置であり、電磁伝播経路４９５と同じ数の入力ベクトルが存在する。機能ブロック４９３内に１つのディストリビュータが存在し、それらの入力ベクトルを、記載の機能ブロック４９４内の対応するエンコーダに提供し、エンコーダごとにそれぞれの数の電磁伝播経路への変調のために、符号化された信号を利用可能にする。

【0099】

図４Ｂは、ソースからの媒体信号を受信するトランスミッタ配列のブロック図であり、この媒体信号は、この図では図ＨＤＭＩ規格信号として示されているが、他の実施形態では生センサ・サンプリング出力であってもよく、トランスミッタ配列による次の処理では、ＲＪ４５コネクタ、例として４つの電磁伝播経路、一実施形態では単一のケーブルの非シールド・ツイスト・ペア（ＵＴＰ）のうちの４つへのトランスミッタの出力を利用可能にする。ＲＪ４５コネクタの使用は、電磁伝播経路への機械インターフェースの一例にすぎず、物理インターフェースはエンコーダ出力の技術仕様に応じて変動し、物理インターフェース要件は電磁伝播経路のタイプによって左右される。

【0100】

トランスミッタ配列は、何らかの規格方式で１組の媒体信号からなる表現を受信し、Ｓ個の入力信号を第１のディストリビュータ・ブロック４１０に提供するように適合された媒体信号レシーバ・ブロック４００を備えており、第１のディストリビュータ・ブロック４１０は、第１のトランスミッタ置換コントローラおよび第１のディストリビュータを含み、ディストリビュータは、本明細書では場合によりメモリ・バンク（バンク）と呼ばれる少なくとも１つのメモリ・アレイを有する。第１のトランスミッタ置換コントローラは、本明細書で後により詳細に説明するように、少なくとも１つの所定のディストリビュータ置換を実行し、メモリ・アレイ内、この実施形態ではアセンブリ・バンクおよびステージング・バンク内へ記憶するために、サンプリング信号を１つまたは複数の入力ベクトルに置換するように適合される。第２のディストリビュータ・ブロック４２０は、プレゼンテーション・バンクと呼ばれる少なくとも１つのメモリ・アレイを有する第２のトランスミッタ置換コントローラを含み、第１のディストリビュータ・ブロック４１０のメモリ・アレイから１つまたは複数の置換された入力ベクトルを受信するように適合される。第２のトランスミッタ置換コントローラは、少なくとも１つの所定の置換を実行し、第２のディストリビュータに関連付けられた記憶アレイ（プレゼンテーション・バンク）内の入力ベクトルを、エンコーダ・ブロック４３０と呼ばれる１つまたは複数のエンコーダ内へ置換し、エンコーダごとに入力ベクトルが存在する。符号化された入力ベクトルが利用可能になり、電磁伝播経路、たとえばそれぞれのＲＪ４５コネクタ・ワイアを介した伝送に好適な信号として変調される。

【0101】

概略的な形態では、第１のディストリビュータ・ブロック４１０は、所定の分配間隔内で入力ペイロードを受信および分配する（この説明の目的で、ペイロードはデジタル・ビデオ信号であるが、ペイロードはサンプル値（電圧または電流の表現など）を含むこともできる）。入力ペイロードは、１組のビデオ信号を含み、各信号は、順序付けられた一連のサンプルであり、ビデオ媒体ソース・デバイスは、各画素値（デジタル表現で、使用されているビデオ信号規格に相当するビット深さを有する）がソース・デバイスから提供される速度（たとえば、ビット毎秒またはサンプル毎秒）を判定する。すなわち、入力サンプルは、図４Ｂに媒体信号レシーバ・ブロック４００およびアセンブリ・バンクの色として、図５にブロック５００（ｐｉｘと示す）の色として示すソースによって使用されるクロック（ｐｉｘｅｌ＿ｃｌｋ）のサイクルごとに、媒体信号レシーバ・ブロック４００によって受け入れられる。

【0102】

第１のディストリビュータ・ブロック４１０内で、ｐｉｘｅｌ＿ｂａｎｋ（ｐｉｘ＿ｂａｎｋと示す）タイミング・ドメインが、図４Ｂに示すように第１のディストリビュータ・ブロック４１０内のステージング・バンクの色によって、図５に示すようにブロック５１０（ｐｉｘ＿ｂａｎｋと示す）の色として使用される。記載する実施形態では、ソース・タイミング・ドメイン（ｐｉｘと示す）およびｐｉｘ＿ｂａｎｋタイミング・ドメインが、同じクロック（場合により、ｐｉｘｅｌ＿ｃｌｋとも呼ぶ）に基づいている。バンクという用語は、それぞれの第１および第２のディストリビュータに関連付けられたメモリ・アレイを指す。各メモリ・アレイは、メモリ割当ての１つまたは複数のバンクとして実装することができ、各バンクは、入力ベクトルを一時的に記憶するために使用される。同様に、第２のディストリビュータ・ブロック４２０内で、第２のトランスミッタ置換コントローラは、本明細書でｓｓｖｔ＿ｂａｎｋタイミング・ドメインと呼ばれ、場合によりｓｓｖｔ＿ｂａｎｋ＿ｃｌｋの形態と同様に使用されるタイミング・ドメインを有する。本明細書では、「ｓｓｖｔ」という用語の使用は、本明細書に開示する配列のうちスペクトラム拡散技法を使用した符号化および復号に関係する部分に対する単なる識別子である。

【0103】

そのタイミング・ドメインは、図４Ｂに示すように第２のディストリビュータ・ブロック４２０の色によって、図５に示すようにブロック５２０（ｓｓｖｔ＿ｂａｎｋと示す）の色として使用される。さらに、エンコーダ・ブロック４３０と呼ばれる１つまたは複数のエンコーダ内には、本明細書でＳＳＶＴタイミング・ドメインと呼ばれ、場合によりｓｓｖｔ＿ｃｌｋの形態と同様に使用されるタイミング・ドメインが存在する。そのタイミング・ドメインは、図４Ｂに示すようにエンコーダ・ブロック４３０の色によって、図５に示すようにブロック５３０（ｓｓｖｔと示す）の色として使用される。

【0104】

第１および第２のディストリビュータは、所定の置換を使用して、長さＮのＰ個の入力ベクトルを形成するように、それぞれのバンク内へ入ってくるペイロードの各サンプリング信号の伝達および位置を制御する。入力ベクトルという用語の使用は、サンプル・ベクトルの各々が何らかの特定の幾何学的特性を表すことを示唆することを意味したものではない。この用語は、順序付けられたサンプル値または別法としてデジタル画素値のストリームとして供給されたビデオ信号から提供されたときに偶然互いに直列に関連付けられたＮ個のサンプルからなる集合の存在を単に定義する。

【0105】

原則的に、Ｌ（固定のＮ）が大きければ大きいほど、与えられる電気レジリエンスもより大きくなるが、より高い周波数でのロールオフの結果を無視することはできない。Ｎ（固定のＬ）が大きければ大きいほど、ｆ＿ｓｓｖｔ＿ｃｌｋを低減させるが、半導体の実施形態ではより大きい回路面積を必要とし、アナログ・チャネルではより多くのビットの分解能を必要とする。したがって、ｆ＿ｓｓｖｔ＿ｃｌｋはＬ／Ｎに比例する。

【0106】

図４Ｃは、トランスミッタ内で使用される様々なタイミング・ドメイン間の関係を含む表である。説明の的で、８Ｋ６０ＹＣｂＣｒ ２０ｂｐｐであり、ここでＰ＝４、Ｎ＝６４、Ｌ＝１２８、Ｓ＝２、およびＳＷ＝１０である。表は、トランスミッタ内に存在しうる４つの異なるタイミング・ドメインｐｉｘ、ｐｉｘ＿ｂａｎｋ、ｓｓｖｔ＿ｂａｎｋ、およびｓｓｖｔを有するアレイであり、これらの行は、信号の数（＃Ｓｉｇｎａｌｓ）、サンプル幅（ＳＷ）、および更新率（ＧＨｚ単位）を指す。

【0107】

「ＳＷ」は、各（デジタル）入力サンプル内のビットの数を指す「ＳＡＭＰＬＥ＿ＷＩＤＴＨ」である。

【0108】

ＳＡＭＰＬＥＳ＿ＦＩＬＬ（ＳＦ）はＮより小さくすることができ、これは置換コントローラが入力ベクトルをＮの全補集合ではなく、各々ＳＡＭＰＬＥＳ＿ＦＩＬＬの有効な有意のサンプルのみで充填することを意味することに留意されたい。これにより、同期設計に対するｓｓｖｔ＿ｃｌｋ周波数とｐｉｘｅｌ＿ｃｌｋ周波数との間の固定の比ｆｓｓｖｔ＿ｃｌｋ＝（Ｓ＊Ｌ）／（Ｐ＊ＳＦ）＊ｆｐｉｘｅｌ＿ｃｌｋが導出される。非同期設計は、後述する異なる比を使用する。

【0109】

一例では、１０８０ｐ６０のＨＤＭＩペイロードが、開示する輸送配列を使用して、Ｎ＝Ｌ＝６４、Ｒ＝Ｓ＝３、Ｗ＝Ｐ＝４を介して得られる。各エンコーダ／デコータにおける各符号化／復号間隔中に、Ｎ個のサンプルが同時に搬送される。Ｎ＊Ｗ＝２５６個のサンプルが同時に搬送される。２５６サンプルのサイズの１つの「バンク」が、各符号化／復号間隔の始めに、ディストリビュータ／コレクタ・バッファに書き込まれる／から読み取られる。その場合、この実施形態では、次のディストリビュータ／コレクタ設計の問題が存在する。１つの１０８０ｐ走査線＝１９２０＊３のペイロードは、５７６０個のサンプルに等しい。各走査線は、２８０個のクロック・サイクルを含み、ｄａｔａ＿ｅｎａｂｌｅはアサートされず（水平帰線間隔）、したがって各走査線間隔は２２００個のクロック間隔になる。したがって、１つの走査線バッファの望ましいサイズは、バンク・サイズの整数倍である。走査線内のサンプルの数はバンク・サイズの整数倍ではないそれらの（最も可能性が高い）事例では、いくつかの「無意味」なサンプルが搬送される。再構築された「無意味」なサンプルがディストリビュータ出力に提示された時点でｄａｔａ＿ｅｎａｂｌｅがアサートされないため、この発生からアプリケーション・レベルの危険は生じない。しかし、これらの間隔が理想的に関係しない場合、かつ変調間隔を圧搾または伸張することができない場合（たとえば、電磁伝播経路がＵＴＰを介するとき、ＨＤＭＩより「速い」ことが実証されている）、バッファのサイズは、最悪の場合の位相関係に対応する必要がある。

【0110】

他方では、１つまたは複数の関係する入力ベクトルをその固有の速度で搬送し、出力信号値に有害な影響を与えない所定の時間間隔中に対応する再構築されたサンプルがコレクタ出力に提示される限り、入力ベクトルの端部（それぞれのベクトルを保持する各バンクに対してＳａｍｐｌｅ Ｆｕｌｌ条件が存在するが、バンク内にはまだ充填すべきスロットがある）を過ぎた後も「無意味」なサンプルを引き続き搬送することが可能である。ＨＤＭＩレシーバは、たとえば、水平帰線間隔中に受信した擬似ＲＧＢデータを無視する。

【0111】

したがって、一実施形態では、ディストリビュータおよびコレクタの両方が１対の同時プロセスを実行することによって、速度を整合させることができ、プロセスの各々は、１対のそれぞれの数の入力ベクトル・バッファ（１つまたは複数のバンク）において、
●固有輸送に要求される速度におけるディストリビュータ／コレクタの１つのバッファへの固有輸送の書込み／読取り、
●変調／復調速度における他のディストリビュータ／コレクタ・バッファからのエンコーダ／デコータ読取り／書込み、を動作させる。

【0112】

本明細書に開示する輸送配列は、関連付けられたフレーム・レートを維持するために、固有輸送ビデオ・フレーム間隔内で１つのフレームを再構築することが可能である。したがって、より遅い輸送フレーム搬送をより速い固有輸送配列まで挽回するために利用可能な時間は、１つのフレーム間隔中に水平および垂直帰線間隔に割り当てられた時間の和に等しい。その間隔はまた、フレーム（各々Ｎ個のサンプルを有する）ごとの「予備」位置の数にディストリビュータ／コレクタ入力／出力間隔を掛けた値に等しい。

【0113】

様々な理由で、輸送機構の一実施形態を固有輸送機構より速くすることができるとき、すなわち輸送機構が固有輸送より迅速にフレームを搬送することができるとき、
●Ｗ＞Ｒ、Ｐ＞Ｓであり、
○これはＵＴＰを介するＨＤＭＩのように、一般的な製品における発生であり、
○変調／復調速度＞固有輸送サンプルＩ／Ｏ速度であり、
○簡単な回路の場合、速度が速ければ速いほどより容易に実現可能であり、
○変調速度が速ければ速いほど拡散比は大きくなる。
従来の手法では、開示する輸送機構に背圧を印加することによって速度を整合させるはずである。しかし、開示する輸送のタイミング取得および追跡の態様は、継続的な自由に実行される動作に最適化される。したがって、その状況では、開示する機構を使用するデバイスに対する基本を形成するいかなる実装でも、変調／復調を引き延ばすことは好ましくない。

【0114】

各々の置換された入力ベクトルは、所定のエンコーダ間隔内で、符号化のためにエンコーダ・ブロック４３０内のそれぞれのエンコーダにとって利用可能にされる。各エンコーダ内では、コード・ブック（コードおよびコードの長さＬの選択は本明細書の主題ではないが、２つの参照特許文献から判定することができる）の制御下で、それぞれの入力ベクトルが符号化信号に符号化される。提示される入力ベクトルを符号化するために、スペクトラム拡散直接シーケンス符号分割多重アクセス（ＳＳＤＳ－ＣＤＭＡ）伝送に対する改善が使用される。コードは、一意の索引付きの一連のＬ個のチップであり、コードの各々は、集合内の他のＮ－１個のコードとは異なる。好ましい実施形態では、これらのチップの各々は、＋１または－１の２進値であり、各コードはＤＣ平衡される。コード・ブック内の各コードは、入力ベクトル内の一意の位置に関連付けられる。実施形態の１つのクラスでは、可能なチップ値は－１および＋１であり、これらの２進値は、コードによるＤＣ平衡直接シーケンス変調を容易にするように選択される。各エンコーダからの符号化された信号は、それぞれの電磁伝播経路へ提供される。

【0115】

概略的な形態では、ブロック４２０で使用されるｓｓｖｔ＿ｂａｎｋタイミング・ドメインは、ｓｓｖｔタイミング・ドメインとは異なる（これらの更新率間の関係は、ｆ＿ｓｓｖｔ＿ｂａｎｋ＝ｆ＿ｓｓｖｔ＿ｃｌｋ／Ｌによって与えられる）。第２の置換コントローラおよびエンコーダの場合、ｓｓｖｔタイミング・ドメインは、図４Ｂのブロック４３０内で使用される。概して、クロック信号が、ともに「Ｘタイミング・ドメイン」を構成する１群の同期回路の動作を調節する。クロック信号は通常、見やすいようにＸ＿ｃｌｋと示される。「ｆ＿Ｘ」は、クロック信号の周波数に関する表記である。たとえば、ｓｓｖｔおよびｓｓｖｔ＿ｂａｎｋタイミング・ドメインを考慮すると、本発明者らは上記から、ｆ＿ｓｓｖｔ＿ｂａｎｋ＝ｆ＿ｓｓｖｔ＿ｃｌｋ／Ｅを有する。したがって、ｓｓｖｔ＿ｃｌｋからｓｓｖｔ＿ｂａｎｋに対するクロック信号を導出することができ、同様にｐｉｘ＿ｃｌｋからｐｉｘ＿ｂａｎｋに対するクロック信号を導出することができる。

【0116】

したがって、１つの概略的な形態では、分配間隔は符号化間隔と同じにすることができるが、異なってもよい。概略的な形態では、第１のトランスミッタ置換コントローラは、分配間隔の境界を示すための第１のディストリビュータ・カウンタを有し、第２のトランスミッタ置換コントローラは、符号化間隔の境界を示すためのエンコーダ・クロック・カウンタを有する。システムの一実施形態では、ｆ＿ｓｓｖｔ＿ｂａｎｋ＝ｆ＿ｓｓｖｔ＿ｃｌｋ／Ｌであり、符号化／復号間隔＝ｆ＿ｓｓｖｔ＿ｃｌｋ／Ｌである。別の実施形態では、記憶を介して通信する別個のプロセスによってメモリ・バンクが作成／消費される場合、分配間隔は符号化間隔に等しくないはずである。しかし、タイミング取得および追跡のためにプロセスを継続的に繰り返すことを伴う１次配列では、これらの間隔は、たとえばフレーム内など、いずれか１つの所定の一連のサンプル値中に、整合することが望ましい。

【0117】

ソース端の置換コントローラおよびシンク端の置換コントローラは、それぞれの分配の境界およびそれぞれの収集間隔の境界において、所定の（その時点または実行時の）ディストリビュータ置換およびそれぞれの所定の（その時点または実行時の）コレクタ置換のうちの１つまたは複数を変化させるように適合される。

【0118】

概略的な形態では、電磁伝播経路のシンク端に受信装置が設けられており、受信装置は、電磁伝播経路から受信した信号を復調して、一連のレベルを受信し、これらを復号し、次いで１つまたは複数の復号（次いで出力）されたベクトルを収集し、これらを出力ビデオ信号の形態で出力ペイロードに収集して、シンク・デバイスにとって利用可能にするように適合される。

【0119】

図１１は、再構築されたサンプル信号を、順序付けられた一連の再構築されたサンプリング信号としてシンク・デバイス１２９０に提供する一般的なレシーバのブロック図を示し、順序付けられた一連の信号１２９１は、ソース・デバイスのセンサから導出されたアナログ・サンプリング信号を表す媒体信号である。シンク・デバイスの一実施形態では、シンク・デバイスの個々のセンサは、１つまたは複数の電磁伝播経路４９５（図４Ａにも識別される）からそれらの信号を受信するレシーバ配列（１２９４、１２９３、１２９２）によって受信されたそれらの信号から再構築された順序付けられた一連のサンプリング信号が提供されたとき、一連の画像をビデオ方式で表示するように構成された発光ダイオード（ＬＥＤ）、有機発光ダイオード（ＯＬＥＤ）、またはプラズマ画素要素のアレイとすることができる。一実施形態では、シンク・デバイスがビデオ信号を表示するように構成される場合、少なくとも媒体信号のフレームからフレームへの遷移を画定するために、順序付けられた一連の受信したサンプリングされた値にフレーミング信号が付随することができる。他の発光センサ・デバイスは、異なる信号方式およびパラメータを有するが、再構築されたサンプリング信号はそれでもなお、本明細書の開示によって受信および処理される。

【0120】

別法として、順序付けられた一連の再構築されたサンプリング信号としてシンク・デバイス１２９０に提供される順序付けられた一連のサンプリング信号は、所定の方式に従ってフォーマットされた信号を作成するために、サンプリング信号フォーマット配列を使用して作成されたアナログ・サンプリング信号を表す媒体信号である。例として、この方式は、画像表示デバイス、たとえばコンピュータ・モニタおよびテレビジョン用スクリーン、広告ディスプレイ、飛行情報を表示するために使用されるディスプレイ、またはさらには媒体信号のレコーダ、または媒体信号を繰り返しもしくは分配するためのデバイスなどとともに使用するためのＨＤＭＩ、ＤｉｓｐｌａｙＰｏｒｔ、Ｄｉｇｉｔａｌ Ｖｉｓｕａｌ Ｉｎｔｅｒｆａｃｅ、またはＳｅｒｉａｌ Ｄｉｇｉｔａｌ Ｉｎｔｅｒｆａｃｅ規格とすることができる。

【0121】

図１１で、機能ブロック１２９２（点線）は、媒体信号トランスミッタ・ブロックであり、このレシーバ配列において、再構築された信号（たとえば、サンプル値）、場合によりフォーマットされた媒体信号を受信し、必要に応じてこれらを処理して、シンク・デバイス１２９０によって表示、記録、またはさらに分配されるべき媒体信号を作成するために使用される。順序付けられた一連の信号の所定の変換が存在するフォーマットタイプのうちの１つが、たとえばＹ、ＣｂＣｒであり、もう１つが、連続する画素のＲ、Ｇ、Ｂ値であり、他の情報によって、そのようなフレーミング情報、画素の順序（たとえば、フレームの左上から右下）、およびそれぞれの規格の一部である音声などの他の信号を、必要に応じてフォーマットされた媒体プロトコルに従って適当に識別および処理することができる。一態様において、機能ブロック１２９２は、本明細書に開示する前述のフォーマットされた媒体信号のビデオ信号成分を処理しているが、輸送される媒体信号はまた、音声、制御、および他の非視覚的媒体信号を含むこともできる。

【0122】

機能ブロック１２９３は、順序付けられた一連の復号された信号を出力ベクトルに収集するための装置を含み、電磁伝播経路４９５と同じ数の出力ベクトルが存在し、１つまたは複数の置換を使用して、サンプリング信号の入力ペイロードの表現を、ストリーミングされた出力ペイロード信号としてシンク・デバイス１２９０にとって繰り返し利用可能にする。

【0123】

機能ブロック１２９３は、復号された信号を受信するための１つまたは複数のコレクタ機能ブロックを含む。一般的なレシーバ・アセンブリには、１つまたは複数のコレクタ機能ブロックが存在する。各コレクタは、デコータ機能ブロック１２９４内のデコータと同じ数の入力ベクトルを有し、デコータ・ブロック内には、入ってくる電磁伝播経路と同じ数のデコータが存在し、各電磁伝播経路は、復調のための信号をそれぞれの数のデコータ出力へ出力ベクトルとして提供する。

【0124】

図１２Ａに示すように、１つまたは複数の電磁伝播経路の各々から信号を受信するための第２の装置の一態様において、電磁信号を長さＬの順序付けられた一連のサンプルに変換するためのそれぞれのサンプルおよび保持回路が存在する。デコータは、第１のレシーバ置換コントローラおよび第２のレシーバ置換コントローラを有するコレクタを使用して、対応する入力ベクトルを符号化するために使用された所定のコード・ブックの逆を適用して、長さＮの復号された出力ベクトルを受信バンクへの入力として作成し、各々が、それぞれのディストリビュータならびにそのそれぞれの第１のトランスミッタ置換コントローラおよび第２のトランスミッタ置換コントローラによって実行されたものに対してそれぞれの逆置換を実行すること。概略的な形態では、コレクタ内に３つの置換コントローラ、ディストリビュータ内に３つの置換コントローラが存在することができる。また概略的な形態では、異なるタイミング・ドメインが存在し、シンクに位置するこの第２の装置内には、レシーバで正確なクロック（ｓｓｖｔ＿ｃｌｋ）によって生成することができ、または受信した電磁レベルに基づいて獲得および追跡することができる、デコータによって使用されるｓｓｖｔドメイン、ｓｓｖｔ＿ｂａｎｋドメイン、ｐｉｘｅｌ＿ｂａｎｋドメイン、ならびに獲得および追跡されたｓｓｖｔ＿ｃｌｋから生成することができるクロック（ｐｉｘｅｌ＿ｃｌｋ）を使用し、したがってシンク・デバイスのその部分を駆動するｐｉｘドメインという、概略的なタイミング・ドメインが存在する。ｆ_{ｓｓｖｔ＿ｃｌｋ}およびｆ_{ｐｉｘｅｌ＿ｃｌｋ}の命名はまた、本明細書では、それぞれのタイミング・ドメイン内のそれぞれのクロック速度の周波数を示すために使用され、この場合、これらはすべて、それぞれの復号および収集間隔に関係する。一実施形態では、間隔の開始または終了のための信号を提供するように所定の速度で動作するカウンタが存在することができ、カウンタ事象の終了は、それぞれの間隔の終了の指示を提供し、そのような事象は、論理形態でまたは個別の信号として受信することができ、たとえばコンピュータ・プロセッサへの所定の入力（割り込み）ピンによって、または所定のメモリ位置状態変化として受信されるトリガである。

【0125】

ｓｓｖｔ＿ｃｌｋおよびｐｉｘｅｌ＿ｃｌｋが非同期になる実装が存在することが可能である。この場合、ソースおよびシンクは、必要に応じて、比ｆ_{ｓｓｖｔ＿ｃｌｋ}／ｆ_{ｐｉｘｅｌ＿ｃｌｋ}を状態信号ダウンケーブルまたはアップケーブルとして通信し（そのような機能は参照特許文献に開示されている）、それによってシンクの装置がｐｉｘｅｌ＿ｃｌｋを回復することを可能にしなければならない。シンクのレシーバは、バンクの充満度に対して所定の値を使用することが可能であり、ソースは、トランスミッタ内のバンクの充満度を示し、その情報をシンクへ通信することも可能であり、したがってシンクは、各バンク内のどれだけのサンプルが有効であるか、およびどれだけが充填されているかが分かる。

【0126】

記載するクロック・ドメイン分割の一実施形態では、置換コントローラは各々、それぞれの間隔の終了を示すように、それぞれの符号化／復号間隔カウンタを維持する。間隔の終了（間隔の終了にいつ到達するかを判定するための機構としてカウンタを使用することが可能である）は、様々なそれぞれのバンク内のサンプルがバンク内またはバンク外へ伝達されたときであり、したがって１つのクロック・ドメインから別のクロック・ドメインへのデータ伝達が発生するとき、伝達は同相である。

【0127】

概略的な形態では、第１のトランスミッタ置換コントローラは、第２のトランスミッタ置換コントローラによって使用される１つまたは複数の所定の置換とは異なる１つまたは複数の所定の置換を実装する。これらの所定の置換の逆は、それぞれの第１および第２のレシーバ置換コントローラによって使用される。

【0128】

しかし、所定の置換は別の所定の置換を変化させる可能性があり、その変化は周期的に、または要求に応じて、またはアルゴリズム的に発生する。それらの選択肢がどのようになぜ引き起こされるかは、本明細書で後に開示する。しかし、伝送される信号は難読化され、それにはセキュリティ上の利益があり、それぞれのエンコーダから電磁伝播経路への信号の伝送中の信号エラーおよび干渉の生成を有益に低減させることができることから、１つまたは複数の置換を変化させることによって１つまたは複数の利益がもたらされ、それに加えて、拡散コードを使用して、利用可能な信号のパワーを電磁伝播経路内の利用可能な周波数スペクトルにわたってより均一に分配するという利益がもたらされる。上記に開示したセキュリティ上の利益のタイプは、符号化および逆の復号のために所定のコード・バンクを使用する利益、ならびにそれらのコードを周期的に、または要求に応じて、またはアルゴリズム的に変化させる選択肢に加えて得られる。

【0129】

一実施形態では、ディストリビュータ／コレクタ置換はアルゴリズム的に変更され、これは符号化間隔の途中に個々の変調間隔を変更することに類似している。どちらもディザリングの形態である。後者は、時間内でディザリングして、クロック・エッジを周波数空間内に拡散する。前者は、正確に再構築されたサンプルを仮定して、シーケンス空間内でディザリングして、ビデオ信号再構築空間内の可能性の数を拡散する。一実施形態では、ディストリビュータが行っている内容が変動している場合でも、コレクタがそれをどのように知るかを知る方法は、擬似乱数ジェネレータによって分散を制御することであり、受信側はそれに対するシードを知っている必要がある。このとき、変化はフレームごとに生じる可能性があるため、各後続フレームにおける所定のまたはさらにはランダムの画素情報の表現に何らかの干渉が含まれる可能性があり、ペイロードは人間による知覚のためのビデオであるため、人間の目は知覚可能な場合でもこの小さい変化を平均する。しかし、そのような関係データの収集および伝送がライン指向、ブロック指向、またはフレーム指向である場合、フレーム遅延を誘起し、メモリの必要を増大させる場合でも、フレーム指向が好ましい。別法として、サブバンドと通信されるフレーミングおよびクロック同期データが存在し、したがってデータ速度が非常に低いため、可変の置換の順序付け同期のための少量の余分の状態の輸送には十分な容量がある。

【0130】

一実施形態では、ソース端の置換コントローラおよびシンク端の置換コントローラは、それぞれの分配の境界およびそれぞれの収集間隔の境界において、所定の（その時点または実行時の）ディストリビュータ置換およびそれぞれの所定の（その時点または実行時の）コレクタ置換のうちの１つまたは複数を変化させるように適合される。

【0131】

さらに、置換コントローラのうちの１つを使用してフレーム変調／復調速度（ＥＮＣＯＤＥ／ＤＥＣＯＤＥ間隔）をビデオ・インターフェースの固有サンプル速度と整合させる速度整合の可能性が存在する。符号化および復号は、ソースによってどの方式が提供され、シンクによってどの方式が提供されても、全４：４：４のペイロードで行われることが可能である。さらなる例では、ディストリビュータに対して４：４：４表現を生成するための固有インターフェース入力パーサと、コレクタの４：４：４出力から必要とされる表現を構築するための異なる固有インターフェース出力フォーマッタとが存在することができる。

【0132】

図６は、ソース配列とともに使用するためのディストリビュータ装置の一実施形態のブロック図を示し、ソース配列は、サンプリング信号のペイロードを提供し、このブロック図は、各々所定の間隔で動作する第１、第２、および第３のトランスミッタ置換コントローラならびに１つまたは複数のメモリ・アレイの一実施形態を示す。ソースからのサンプルは、様々なメモリ・アレイ（場合により、本明細書でメモリ・バンクまたはバンクと呼ぶ）に置換することができ、したがって図６では３つの置換コントローラが示されている。しかし、どれだけ多くの個々の置換コントローラが存在しまたは使用されても、ソース・サンプルとエンコーダ入力ベクトル位置との間で１つの置換のみが実現される（所与の時間）。

【0133】

Ｎ個のサンプルが各バンクに分配される実施形態が本明細書にさらに開示されるが、１つのバンクまたは各バンク内にＮ個未満のサンプルのみが充填のために存在してもよい（Ｓａｍｐｌｅ Ｆｉｌｌ（ＳＦ）、ここでＳＦ＜Ｎ）。さらに、ディストリビュータ内のバンク内へおよびバンク間で遷移するために使用される置換が同じであっても異なってもよい実施形態が存在する。さらに、置換を時間に応じて同じ遷移位置で前の置換から変化させることができる（セキュリティ機能を提供するため）。さらに、サブバンド・データ（情報）を通信するバンク内（または各バンク内）の未使用のサンプル入力ベクトル位置（Ｎ－ＳＦ）の使用により、この置換またはディストリビュータ内で使用される１つもしくは複数の所定の置換のスキームの通信を可能にすることができ、したがって対応するコレクタが、対応する１つまたは複数の逆置換を適用することができる。

【0134】

図７は、ソース配列とともに使用するためのディストリビュータのさらなる実施形態のブロック図を示し、ソース配列は、サンプリング信号のペイロードを提供し、このブロック図は、各々所定の間隔で動作する第１および第２のトランスミッタ置換コントローラ、ならびに１つまたは複数のメモリ・アレイの一実施形態を示す。第１の置換コントローラにおいて、１つのサイクルにつきＳ個のサンプルが入ってきて、アセンブリ・バンク内へ挿入される。サイクルごとに、サンプルの宛先経路が経路書込み許可アービタ（コントローラ）によってラウンドロビン方式で変更され、各経路のメモリ・アレイ内でサンプルがアレイの下方へシフトされる。所与の例では、Ｎ＞ＳＦであり、したがって各経路のメモリ・アレイ内のＮ－ＳＦ空間にはサンプルがないままであることに留意されたい。第２の置換コントローラにおいて、サンプルはそれぞれのメモリ・アレイ内に留まってステージング・バンク・メモリ・アレイに入り、ハードワイヤードまたはハードコードすることができる所定の方法で置換される。サンプルは、バンク・カウンタによって発行されるバンク終了によって示されるバンク間隔ごとに、ステージング・バンクによって取得される。サンプルは、コード・カウンタによってコード・カウンタから発行されるバンク終了によって示されるバンク間隔ごとに、それぞれの位置に留まってプレゼンテーション・バンクのメモリ・アレイに入る。これは、バンク・カウンタのバンク終了指示から位相がずれるが、同じ速度で発生し、したがってクロック・ドメイン同期の問題は生じない。

【0135】

図７は、ディストリビュータ・アーキテクチャおよびエンコーダＥ０～Ｅ３とのその関係を示す。第１の置換コントローラは、サンプル（一度にＳ個のサンプル）を受信し、それらを置換してアセンブリ・バンク内へ記憶する。図７はまた、充填されたアセンブリ・バンクの内容の第２の置換によって充填されたステージング・バンクを示す。ステージング・バンクの充填（先に使用された置換とは異なることができるさらなる置換を使用）の終了時に、ステージング・バンクの内容は、エンコーダに露出されたバンクであるプレゼンテーション・バンク内へロードされる。プレゼンテーション・バンクの内容は、符号化間隔全体にわたって有効なままであり、符号化間隔中にエンコーダ（ｓｓｖｔ＿ｃｌｋドメイン内）によって使用される。ｆｓｓｖｔ＿ｃｌｋおよびｆｐｉｘｅｌ＿ｃｌｋが非同期になる実装の可能性がある。この場合、２つの端部（ソースおよびシンク）が比ｆｓｓｖｔ＿ｃｌｋ／ｆｐｉｘｅｌ＿ｃｌｋをサブバンドで通信し、それによってシンク端のレシーバがｆｐｉｘｅｌ＿ｃｌｋを可能な限り正確に回復することを可能にしなければならない。この比は、少なくとも１でなければならず、固定の計算精度の有理値のみに抑制されることに留意されたい。ステージング・バンクは、プレゼンテーション・バンクと同様に１つのバンク間隔に１回ずつロードされるが、異なるバンク間隔段階でロードされ、したがってクロック・ドメインの交差は安全である。プレゼンテーション・バンクは、エンコーダの機能と同期しており、有効なデータをエンコーダに露出させる。

【0136】

図７Ａは、それぞれの置換コントローラおよびメモリ・アレイを含む第１および第２のディストリビュータ・ブロックを有するディストリビュータ、ならびにメモリ・アレイおよびコントローラを有するプレゼンテーション・バンクの概略的な実施形態を提供する。

【0137】

図８は、プロセッサとして実装された第１のトランスミッタ置換コントローラ、ならびに実行可能なコードおよび少なくとも１つの置換を記憶するための関連メモリの一実施形態のブロック図を示す。プロセッサは、バンク間隔ごとに異なる置換タイプに変化することを選択することができる。置換制御は、メモリから入手され、データｍｕｘおよび書込み許可制御としてアセンブリ・バンクのメモリ・アレイへ送信される。

【0138】

ただし、図８に示すプロセッサ手法は、置換コントローラの一実施形態である。コントローラは、制御可能なスイッチング・デバイス（シフト・レジスタなど）として、または異なるバンク間のそれぞれの位置で使用されるべき置換の１つもしくは複数の固定されているが選択されたコントローラのうちの１つとして構成することが可能であり、異なるバンク間で適用される異なる置換が存在することができる。

【0139】

図９は、Ｐ個のエンコーダに対して概略化することができる、シフト・レジスタとして実装された第１のトランスミッタ置換コントローラの図を示す。各エンコーダの入力ベクトルは、独自のシフト・レジスタとして実装され、Ｓ個の位置がサイクルごとにシフトされる。サンプル経路宛先は、サンプルがどの経路に向けられるかを決定する経路書込み許可アービタによって、ラウンドロビン方式で回転される。これは、入ってくるＳ個のサンプルのファンアウトが各経路入力ベクトル内の第１のＳ個の位置のみに制限されるため、特に効率的な実装である。当然ながら、シフト・レジスタは、最も古いサンプルがより下位の索引に位置するように、入力ベクトルの他の方向に実装することもできる。Ｎ／Ｓが整数ではない場合、実装者は、Ｓで割ることができるＳＦパラメータ（ＳＦ＜Ｎ）を選定し、シフト・レジスタをＮではなくＳＦ個の位置に制限することができることに留意されたい。

【0140】

図１０は、エンコーダの配列の一実施形態を示し、図７のディストリビュータから利用可能にされた４つの入力ベクトルの各々に対してエンコーダが存在し、単一のエンコーダが、符号化されたサンプルを４つの電磁伝播経路のうちのそれぞれ１つに提供する。この図は、Ｐ個のエンコーダのうちの１つの一実施形態であり、８ビット・サンプルに対するデジタル実装にとって好ましい実施形態である。Ｐ個のＥＭ経路が存在し、各ＥＭ経路は、対になったエンコーダおよびデコータによって終端される。そのような各対は、連続するＮサンプルの入力ベクトルを搬送し、単一のバンクの符号化／復号間隔ごとにＬ個の変調／復調サイクルを適用する。

【0141】

図１２Ａは、電磁伝播経路のシンク端に位置し、一般的なトランスミッタ・アセンブリとして図４Ｂおよび図７Ａに別個に示した要素を組み合わせたレシーバ・アセンブリの一実施形態のブロック図を示す。この図で、再構築されたサンプルは、ＨＤＭＩトランスミッタへ転送され、したがってデジタル化およびシリアル化されてから、ＨＤＭＩトランスミッタへ進む。

【0142】

図１２Ｂは、図１２Ａに示す実施形態に対するパラメータ値の関係を列挙する表を提供し、４つのＥＭ経路を介して受信した８Ｋビデオに対する一例を提供する。

【0143】

図１３Ａ、図１３Ｂ、および図１３Ｃは、レシーバ・アセンブリとともに使用するためのコレクタの実施形態のブロック図を示し、これらのブロック図は、デコータからの復号された出力サンプルの入力を示し、コレクタは、各々所定の間隔で動作する第１のレシーバ置換コントローラ（図１３Ａの受信コントローラおよびステージング・コントローラ）および第２のレシーバ置換コントローラ（図１３Ａの分解コントローラ）と、１つまたは複数のメモリ・アレイとを有し、シンク配列には、サンプリング信号の再構築されたペイロードが提供される。

【0144】

図１４は、プロセッサとして実装された第１のレシーバ置換コントローラ、ならびに実行可能なコードおよび少なくとも１つの置換を記憶するための関連メモリの一実施形態のブロック図を示す。

【0145】

図１５は、プロセッサとして実装された第２のレシーバ置換コントローラ、ならびに実行可能なコードおよび少なくとも１つの置換を記憶するための関連メモリの図を示す。

【0146】

図１６は、入ってくるサンプルをグレー・コード・アドレスの位置で入力ベクトルに置換する第１の分配置換の図を示す。直列で受信されて入ってくるサンプルＳは、入力ベクトル位置のすべてにファンアウトされる。入力ベクトル内の各位置に対する書込み許可は、デマルチプレクサを使用してグレー・コード・カウンタによって設定される。ＥＯＢ（バンク終了）指示により、グレー・カウンタを０にリセットする。

【0147】

図１７は、コレクタによって使用された分配置換の逆の図を示す。出力ベクトル内のサンプルは、グレー・コード・カウンタ内のそれらの位置を多重化することによって、直列に送信される（一度にＳ個）。ＥＯＢ（バンク終了）指示により、グレー・カウンタを０にリセットする。

【0148】

図１８は、デコータからの再構築されたペイロード信号をステージング・バンク内へ受信し、次いで分解バンクへ、次いでシンクへ送るシンク・コレクタの一実施形態のブロック図を示す。図１８は、ステージング・バンクがコード・カウンタを使用するｓｓｖｔクロック・ドメイン内にあり、分解バンクがバンク・カウンタを使用する画素クロック・ドメイン内にあることを示す。カウンタは、ちょうど同じ復号間隔であるが異なるクロック・ドメイン内で数える。リセット時、カウンタは互いからオフセットでリセットされ、したがってそれぞれのバンク終了指示は常にその同じオフセットにあり、これにより読取り／書込みクロック・ドメインの同期の問題を回避する。

【0149】

図１９は、ディスプレイ・ドライバへ送達された再構築されたペイロード信号を受信するシンクの一実施形態のブロック図を示す。分解バンクがバンク終了（ＥＯＢ）時に満杯であるとき、サンプルはディスプレイ・ライン・ドライバの一部へロードされる。単一の画像ライン内にいくつかのバンクが存在し、これらはラインが満杯になるまで、１つずつライン・ドライバ内へ調停される（簡単なシフト・レジスタ内で）。ライン内の最後のバンクが書き込まれたとき、これはまた、ラインが実行可能であるという指示（ライン完了）になり、ディスプレイ・バッファに書き込むことができる。ディスプレイ・バッファは、画像内のすべてのラインを含み、これらのラインはまた、「ライン完了」指示からくる簡単なシフト・レジスタ調停において一度に１つずつ書き込まれる。画像の最後のラインが書き込まれたとき、これはまた、全フレームが実行可能であるという指示（フレーム完了）になる。

【0150】

図２０は、非同期のｓｓｖｔ＿ｃｌｋおよびｐｉｘｅｌ＿ｃｌｋを有するディストリビュータ・コントローラのブロック図を示す。非同期設計において、ｓｓｖｔ＿ｃｌｋおよびｐｉｘｅｌ＿ｃｌｋは関係せず、これはバンク内のサンプル（ＳＦパラメータに取って代わる）の充満度（バンク充満度＝ＢＦ）が分配間隔間で一定ではないことを意味し、ＢＦの平均は（Ｓ＊Ｌ＊Ｆｐｉｘｅｌ＿ｃｌｋ）／（Ｐ＊Ｆｓｓｖｔ＿ｃｌｋ）である。非同期設計では、各伝送バンク内でＢａｎｋＦｕｌｌ（ＢＦ）をマークする必要がある。ｓｓｖｔ＿ｃｌｋドメイン内のコード・カウンタは、実際の符号化／分配間隔を決定し、Ｅ／２カウントに到達したとき、ｐｉｘｅｌ＿ｃｌｋドメインのバンク・カウンタをリセットする。バンク・カウンタがリセットされると、アセンブリ・バンクをリセットし、ステージング・バンクをサンプリングして、その間隔内で到達したＢＦをマークする。

【0151】

図２１は、非同期のｓｓｖｔ＿ｃｌｋおよびｐｉｘｅｌ＿ｃｌｋを有するコレクタ・コントローラのブロック図を示す。ｓｓｖｔ＿ｃｌｋドメイン内のコード・カウンタは、実際の復号間隔を決定するが、復号されたバンクは、伝送前にディストリビュータによってマークされた変動するＢａｎｋＦｕｌｌ（ＢＦ）を有する。ＢＦ指示は、バンク内の実際のサンプルの数を判定するために分解バンクのバンク・カウンタ内で抽出および使用され、これは、このバンク内のバンク・カウンタの限度を設定する。コレクタ内のｐｉｘｅｌ＿ｃｌｋおよびｓｓｖｔ＿ｃｌｋは、同期機構が非同期設計で機能するように、ディストリビュータ内のｐｉｘｅｌ＿ｃｌｋおよびｓｓｖｔ＿ｃｌｋの周波数に整合しなければならない。

【0152】

置換のうちの１つまたは複数（ただし、ディストリビュータとコレクタとの間で連係するべきである）は、対応する入力および出力ベクトルに当てはまり、それぞれのバンクのそれぞれのクロックと同期されるように変化させることが可能である。メモリは、オペレーティング・システムおよび追加のソフトウェア・モジュール、または命令、アルゴリズム、およびコード・セットのコピー、所定の置換を変化させるための置換およびアルゴリズム、ならびに変化の方法およびタイミングの一時的および非一時的記憶に使用することができる。置換がディストリビュータにオンザフライで生成されるとき、シードを生成するための配列を設けることができ、シードは次いで、置換を生成するために使用される。シードは、擬似乱数ジェネレータを初期化するために使用される数である（ベクトルとすることができる）。たとえばマウスまたはトラッキング・デバイスの動き、コンピュータ・システムの状態（レジスタの時間および状態の組合せなど）など、ランダムであることが予期される入力から、ランダムなシードを生成することもでき、または暗号的に安全な擬似乱数ジェネレータもしくはハードウェア乱数ジェネレータを使用することができる。

【0153】

プログラムされた制御下で所定の置換に変化がある場合、それぞれの置換コントローラによって、新しく生成された置換へ変化するように実行することができ、新しく生成された置換は、所定のシードを使用する置換生成アルゴリズムに基づく。各置換コントローラは、メモリ記憶要素を有し、１つまたは複数の所定の置換生成シードがその中に記憶される。実行可能な制御下で、所定のシードがそれぞれの記憶部からそれぞれの置換コントローラにとって利用可能にされ、所定のシードをそれぞれの記憶部からそれぞれの置換コントローラにとって利用可能にすることは、プログラムされた制御下で、それぞれの置換コントローラによって、周期的に、または置換コントローラからの要求に応じて、またはシンク・デバイスもしくはコレクタ置換コントローラからの受信したコマンドによって開始されて、またはアルゴリズム的に、所定のシードを変化させるように実行される。

【0154】

ＳＳＶＴ信号、符号化、および復号
上述したように、本発明の様々な実施形態は、ＥＭ経路を介したＳＳＶＴ信号の伝送および受信を開示する。以下、そのような信号の符号化および復号に関するさらなる詳細を提供する。

【0155】

本開示の目的で、電磁信号（ＥＭ信号）は、振幅が時間とともに変化する電磁エネルギーとして表される変数である。ＥＭ信号は、対線（またはケーブル）、自由空間（または無線）、および光または導波路（ファイバ）などのＥＭ経路を通って、トランスミッタ端末からレシーバ端末へ伝播する。ＥＭ信号は、２つの次元、すなわち時間および振幅の各々において、連続または個別として独立して特徴付けることができる。「純粋なアナログ」信号は、連続する時間、連続する振幅のＥＭ信号であり、「デジタル」信号は、個別の時間、個別の振幅のＥＭ信号であり、「サンプリングされたアナログ」信号は、個別の時間、連続する振幅のＥＭ信号である。本開示は、既存のＳＳＤＳ－ＣＤＭＡ信号に対する改善である「拡散スペクトル・ビデオ輸送」（ＳＳＶＴ）信号と呼ばれる新規な個別の時間、連続する振幅のＥＭ信号を開示する。ＳＳＶＴは、改善された拡散スペクトル直接シーケンス（ＳＳＤＳ）に基づく変調を使用する１つまたは複数のＥＭ経路を介した電磁信号の伝送を指す。

【0156】

符号分割多重アクセス（ＣＤＭＡ）は、セルラー電話通信を含む無線通信技術に一般に使用されるよく知られているチャネル・アクセス・プロトコルである。ＣＤＭＡは、多重アクセスの一例であり、いくつかの異なるトランスミッタが、単一の通信チャネルを介して情報を同時に送信することができる。電話通信の応用例では、ＣＤＭＡは、複数のユーザが他のユーザからの干渉なく所与の周波数帯を共用することを可能にする。ＣＤＭＡは、各ユーザのデータを符号化するために一意のコードに依拠するスペクトラム拡散直接シーケンス（ＳＳＤＳ）符号化を用いる。一意のコードを使用することによって、ユーザ間の干渉なく、複数のユーザの伝送を組み合わせて送信することができる。受信側では、同じ一意のコードを使用して、各ユーザが伝送を復調し、各ユーザのデータをそれぞれ回復する。

【0157】

ＳＳＶＴ信号は、ＣＤＭＡとは異なる。入力ビデオ（たとえば）サンプルのストリームがエンコーダで受信されると、これらは複数のエンコーダ入力ベクトルの各々にＳＳＤＳに基づく変調を適用することによって符号化され、ＳＳＶＴ信号を生成する。ＳＳＶＴ信号は次いで、伝送媒体を介して伝送される。受信側では、対応するＳＳＤＳに基づく復調を適用することによって、入ってくるＳＳＶＴ信号が復号されて、符号化されたサンプルを再構築する。その結果、複数のユーザからのデータを複数のレシーバへ送達するＣＤＭＡとは異なり、色および画素に関係する情報を含む時間で順序付けられたビデオ・サンプルの元のストリームが、単一のビデオ・ソースから単一のビデオ・シンクへ搬送される。

【0158】

図２２は、信号サンプル、この場合はアナログ値がどのようにエンコーダ内で符号化され、次いで電磁経路を介して送信されるかを示す非常に簡単な例を示す。ビデオ・フレーム内の個々の画素の電圧を表すＮ個のアナログ値９０２～９０８の入力ベクトルが示されている。これらの電圧は、白黒画像の光度、または画素内の特定の色値、たとえば画素のＲ、Ｇ、もしくはＢ色値の光度を表すことができ、すなわち各値が、指定された色空間における感知または測定された光の量を表す。この例では画素電圧が使用されるが、この符号化技法は、ＬＩＤＡＲ値、音値、触覚値、エアロゾル値など、センサからの様々な信号のいずれかを表す電圧とともに使用することができ、アナログ値は、電流などの他のサンプルを表すこともできる。デジタル値の信号サンプルはまた、符号化することができ、このデジタル符号化については以下に説明する。さらに、１つのエンコーダおよび１つのＥＭ経路が示されているが、本発明の一実施形態は、各々ＥＭ経路を介して伝送する複数のエンコーダともよく機能する。

【0159】

好ましくは、これらの電圧の範囲は効率のために０～１Ｖであるが、異なる範囲も可能である。これらの電圧は、典型的には、フレームの行内の画素から特定の順序で取得されるが、別の慣習を使用して、これらの画素を選択して順序付けることもできる。符号化のためにこれらの画素を選択して順序付けるためにどの慣習が使用されても、これらの電圧を同じ順次で復号し、次いでこれらが属するその結果得られるフレーム内に配列するために、その同じ慣習が受信端でデコータによって使用される。同様に、フレームがカラーであり、ＲＧＢを使用する場合、このエンコーダ内の慣習は、まずＲ画素電圧のすべてが符号化され、次いでＧおよびＢ電圧が符号化されるものとすることができ、または慣習は、電圧９０２～９０６がその行内の画素のＲＧＢ値であり、次の３つの電圧９０８～９１２が次の画素のＲＧＢ値を表し、以下同様のものとすることができる。この場合も、電圧を順序付けて符号化するためにこのエンコーダによって使用されるものと同じ慣習が、デコータによって受信端で使用される。デコータが同じ慣習を使用する限り、アナログ値９０２～９０８を順序付けるための任意の特定の慣習（色値、行などによる）を使用することができる。示されているように、コード・ブック内のエントリの数によってのみ制限されるコード・ブック９２０を使用して、任意の数のＮ個のアナログ値９０２～９０８を符号化のために一度に提示することができる。

【0160】

上述したように、コード・ブック９２０は、任意の数のＮ個のコード９３２～９３８を有し、この簡単な例で、コード・ブックは４つのコードを有し、これは４つのアナログ値９０２～９０８が一度に符号化されることを意味する。１２７個のコード、２５５個のコードなど、より多数のコードを使用することもできるが、回路の複雑さなどの実際的な問題により、好ましくはより少ないコードが使用される。当技術分野では知られているように、コード・ブック９２０は、各々長さＬのＮ個の相互に直交するコードを含み、この例ではＬ＝４である。典型的には、各コードはＳＳＤＳコードであるが、必ずしも本明細書に論じる拡散コードであるとは限らない。示されているように、各コードは、Ｌ個の時間間隔（「チップ」とも呼ぶ）に分割され、各時間間隔は、そのコードのための２進値を含む。コード表現９４２に示されているように、コード９３４は、従来の２進形式で「１１００」と表すことができるが、その同じコードはまた、以下に説明するように値を変調するときの容易な使用のために、コード表現９４４に示すように「１ １ －１ －１」と表すことができる。コード９３２および９３６～９３８はまた、９４２または９４４に表すことができる。長さＬの各コードは、ＣＤＭＡで行われるように、異なるコンピューティング・デバイス（電話など）、異なる人物、または異なるトランスミッタに関連付けられないことに留意されたい。

【0161】

したがって、伝送媒体３４を介して４つのアナログ値９０２～９０８をレシーバ（対応するデコータを有する）へ送信するために、次の技法が使用される。各アナログ値は、その対応するコードの表現９４４内の各チップによって変調され、たとえば値９０２、すなわち０．３が、コード９３２の表現９４４内の各チップによって９４８で時間的に順次変調される。変調９４８は、乗算演算子とすることができる。したがって、コード９３２によって０．３を変調する結果、一連の「０．３、０．３、０．３、０．３」が得られる。コード９３４によって０．７を変調すると、「０．７、０．７、－０．７、－０．７」になり、値「０」は「０、０、０、０」になり、値「１」は「１、－１、１、－１」になる。典型的には、各コードの第１のチップがその対応するアナログ値を変調し、次いで各コードの次のチップがそのアナログ値を変調するが、実装はまた、そのコードのすべてのチップによって特定のアナログ値を変調してから、次のアナログ値へ進むこともできる。

【0162】

各時間間隔で、変調されたアナログ値は次いで、９５１で加算され（この図面では垂直に知覚される）、アナログ出力レベル９５２～９５８を取得し、たとえばこれらの時間間隔に対する変調された値の加算の結果、２、０、０．６、－１．４の出力レベルが得られる。これらのアナログ出力レベル９５２～９５８は、伝送ラインの電圧制限と位置合わせされるようにさらに正規化または増幅することができ、次いで伝送媒体３４の電磁経路（差分ツイスト・ペアなど）を介してその順序で時間的に順次送信することができる。レシーバは次いで、それらの出力レベル９５２～９５８をその順序で受信し、次いで同じコード・ブック９２０を使用して、ここに示す符号化スキームの逆を使用してそれらを復号する。その結果得られる画素電圧９０２～９０８は次いで、使用される慣習に従って、受信端におけるディスプレイのフレーム内に表示することができる。したがって、アナログ値９０２～９０８は、実質上同期して符号化され、単一の電磁経路を介して、順次一連のＬ個のアナログ出力レベル９５２～９５８で送信される。本明細書に図示および記載するように、多数のエンコーダおよび電磁経路を使用することもできる。さらに、このようにして符号化することができるＮ個のサンプルの数は、コード・ブック内で使用される直交コードの数に依存する。

【0163】

有利には、頑強なＳＳＤＳ技法（拡散コードなど）の使用の結果、帯域幅が大幅に低下するが、相互に直交するコードの使用、対応するコードのチップによる各サンプルの変調、加算、およびＮ個のサンプルの伝送が、Ｌ個の出力レベルを使用して並行して行われる結果、著しい帯域幅利得が得られる。２進数字が直列で符号化され、次いで加算される従来のＣＤＭＡ技法とは対照的に、本発明はまず、対応するコード内の各チップによってサンプル全体（すなわち、単一のビットではなくアナログまたはデジタル値全体）を変調し、次いでそれらの変調をコードの各時間間隔で加算して、各々の特定の時間間隔に対する結果として得られるアナログ電圧レベルを取得し、したがってその結果得られる波形の振幅を利用する。２進数字の表現ではなく、これらのアナログ出力レベルが、伝送媒体を介して送信される。さらに、本発明は、異なる人物、異なるデバイス、または異なるソースによる複数のアクセスを可能にし、複数のシンクへ送信するＣＤＭＡ技法とは異なり、アナログ電圧を１つのビデオ・ソースから別のビデオ・シンクへ、すなわち端点から端点へ送信することを容易にする。さらに、サンプル値の輸送に圧縮は必要とされない。

【0164】

図２３は、デジタル値である信号サンプルに適用可能なこの新規な符号化技法を示す。ここで、デジタル値９０２’～９０８’は、電圧のデジタル表現である。電圧の異なる例を使用すると、値９０２’は「１１０１」であり、値９０４’は「００１１」であり、値９０６’は「０００１」であり、値９０８’は「１０００」である。各デジタル値は、変調されるべきデジタル値に対応するコードのチップに応じて、各コードの表現９４４によって、すなわち「１」または「－１」によって変調（デジタルで乗算）される。各コードの第１の時間間隔９４０のみを考慮し、符号ビットである最上位ビット（ＭＳＢ）を追加すると、「１１０１」を変調すると「０１１０１」になり（ＭＳＢ「０」は正の値を意味する）、「００１１」を変調すると「０００１１」になり、「０００１」を変調すると「００００１」になり、「１０００」を変調すると「０１０００」になる。これらの変調された値は、第１の時間間隔に注釈で示されている（示されていないが、－１チップを変調すると負の値になり、これは負の値に対する好適な２進表現を使用して２進で表すことができる）。

【0165】

デジタルで加算すると、第１の時間間隔内のこれらの変調された値は、デジタル値９５２’「０１１００１」をもたらし（この場合も、ＭＳＢは符号ビットである）、他のデジタル値９５４’～９５８’は、この例では示されていないが、同様に計算される。この加算を１０進法で考慮すると、変調された値１３、３、１、および８が合計２５になることを検証することができる。この例では示されていないが、典型的には、加算が６つ以上のビットを必要としうることから、その結果得られるレベル９５２’～９５８’に対して追加のＭＳＢが利用可能である。たとえば、値９０２’～９０８’が４つのビットを使用して表される場合、最大１０個のビットを使用してレベル９５２’～９５８’を表すことができ、その場合、６４個のコードが存在する（６４ビットのｌｏｇ２を追加）。または、３２個の変調された値が加算される場合、さらに５つのビットが追加される。出力レベルに必要とされるビットの数は、コードの数に依存する。

【0166】

出力レベル９５０’はまず、ＤＡＣの入力要件に適応するように正規化することができ、次いでＤＡＣ９５９へ順次送られて、ＥＭ経路を介した伝送のために各デジタル値を対応するアナログ値に変換される。ＤＡＣ９５９は、ＭＡＸ５８５７ ＲＦ ＤＡＣとすることができ（ＰＬＬ／ＶＣＯを乗算するクロック、および１４ビットＲＦ ＤＡＣコアを含み、複雑な経路は迂回して、ＲＦ ＤＡＣコアに直接アクセスすることができる）、それに続いて示され地内帯域通過フィルタ、次いで可変利得増幅器（ＶＧＡ）を含むことができる。いくつかの状況では、レベル９５０’で使用されるビットの数は、ＤＡＣ９５９によって可能にされる数より大きく、たとえばレベル９５２’は１０ビットで表されるが、ＤＡＣ９５９は８ビットＤＡＣである。これらの状況では、ディスプレイにおいてその結果得られる画像の視覚品質に損失を生じることなく、適当な数のＬＳＢが廃棄され、残りのＭＳＢがＤＡＣによって処理される。

【0167】

有利には、デジタル値全体が変調され、次いでこれらの変調されたデジタル値全体がデジタルで加算され、変換および伝送のためのデジタル出力レベルをもたらす。この技法は、デジタル値の各２進数字を変調し、次いでこれらの変調されたビットを加算して出力をもたらすＣＤＭＡとは異なる。たとえば、各デジタル値内にＢ個のビットが存在すると仮定すると、ＣＤＭＡでは、合計Ｂ＊Ｌ個の出力レベルを送信するべきであるが、この新規なデジタル（またはアナログ）符号化技法では、合計Ｌ個の出力レベルのみを送信するべきであり、したがって有利になる。

【0168】

図２４は、図２２のエンコーダを使用して符号化されたアナログ入力レベルの復号を示す。示されているように、Ｌ個の入力レベル９５０が、伝送媒体３４の単一の電磁経路を介して受信される。本明細書に記載し、前述したように、コード・ブック９２０は、Ｎ個の直交コード９３２～９３８を含み、これらを使用して入力レベル９５０を復号して、Ｎ個のアナログ値９０２～９０８の出力ベクトル、すなわち上記で符号化されたものと同じアナログ値９０２～９０８をもたらす。復号を実行するために、垂直の矢印によって示すように、各入力レベル９５２～９５８は、出力ベクトル９０２～９０８内の特定の索引に対応する各コードの各チップによって９６１で変調される。第１のコード９３２によるレベル９５２～９５８の変調を考慮すると、そのような変調は、一連の変調された値「２、０、０．６、－１．４」をもたらす。第２のコード９３４によるレベル９５２～９５８の変調は、一連の変調された値「２、０、－０．６、１．４」をもたらす。第３のコード９３６による変調は、「２、０、０．６、－１．４」をもたらし、第４のコード９３８による変調は、「２、０、０．６、１．４」をもたらす。

【0169】

次に、水平の矢印によって示されているように、各々の一連の変調された値は加算されて、アナログ値９０２～９０８のうちの１つをもたらす。たとえば、第１の数列は、加算されてアナログ値「１．２」をもたらす（換算計数「４」を使用して正規化された後、「０．３」になる）。同様に、他の３つの一連の変調された値も、加算されてアナログ値「２．８」、「０」、および「４」をもたらし、正規化された後、アナログ値９０２～９０８の出力ベクトルを与える。各コードは入力レベルを変調することができ、次いでその数列を加算することができ、または各数列が加算される前に、すべてが入力レベルを変調することができる。したがって、Ｎ個のアナログ値９０２～９０８の出力ベクトルが、Ｌ個の出力レベルを使用して並行して輸送される。

【0170】

デジタル入力レベルを復号する例は、これらの例には示されていないが、当業者であれば、上記の説明におけるデジタル値の符号化を読めば、そのような復号を実行することが単純明快であることが理解されよう。

【0171】

図２５Ａ、図２５Ｂ、および図２５Ｃは、エンコーダおよびデコータがアナログ・サンプルまたはデジタル・サンプル上で動作することができることを示し、様々なアナログおよびデジタルのエンコーダおよびデコータについてはすでに上述した。上記で説明したように、２つ以上のＥＭ経路が存在することができ、当てはまる場合、それに応じて２つ以上のエンコーダ／デコータ対および対応する数のＤＡＣまたはＡＤＣｓが存在することができる。

【0172】

図２５Ａは、アナログ・エンコーダおよび対応するアナログ・デコータの使用を示す。アナログ・エンコーダ９００への入力は、アナログ・サンプル９７０またはデジタル・サンプル９７１であり、デジタル・サンプル９７１は、アナログ・エンコーダに位置するＤＡＣ９７２によってアナログに変換されている。こうして、アナログ・エンコーダに到達したアナログまたはデジタル・サンプルを、伝送媒体３４上の電磁経路を介した伝送のために符号化することができる。アナログ・デコータ９００’は、符号化されたアナログ・サンプルを復号して、出力のためのアナログ・サンプル９７０をもたらす。アナログ・サンプル９７０は、そのまま使用することができ、またはＡＤＣ（図示せず）を使用してデジタル・サンプルに変換することができる。

【0173】

図２５Ｂは、デジタル・エンコーダおよび対応するアナログ・デコータの使用を示す。デジタル・エンコーダ９０１への入力は、デジタル・サンプル９７１またはアナログ・サンプル９７０であり、アナログ・サンプル９７０は、デジタル・エンコーダに位置するＡＤＣ９７３によってデジタルに変換されている。エンコーダがデジタルであるとき、電磁経路を介した伝送前に、エンコーダに位置するＤＡＣ９５９が、符号化されたサンプルをアナログに変換する。こうして、デジタル・エンコーダに到達したアナログまたはデジタル・サンプルを、伝送媒体３４上の電磁経路を介した伝送のために符号化することができる。アナログ・デコータ９００’は、符号化されたアナログ・サンプルを復号して、出力のためのアナログ・サンプル９７０をもたらす。アナログ・サンプル９７０は、そのまま使用することができ、またはＡＤＣ（図示せず）を使用してデジタル・サンプルに変換することができる。

【0174】

図２５Ｃは、伝送媒体３４上の電磁経路を介して到達した符号化されたアナログ信号を復号するデジタル・デコータの使用を示す。符号化されたアナログ信号は、すぐ上で説明したように、アナログ・エンコーダまたはデジタル・エンコーダを使用して伝送することができる。デジタル・デコータ９７６に位置するＡＤＣ９７４が、電磁経路を介して送信された符号化されたアナログ・サンプルを受信し、サンプルをデジタルに変換する。これらの符号化されたデジタル・サンプルは次いで、デジタル・デコータ９７６によってデジタル・サンプル９７８（電磁経路を介した伝送前に最初に符号化されたサンプルの入力ベクトルの値に対応する）に復号される。デジタル・サンプル９７８は、そのまま使用することができ、またはＤＡＣを使用してアナログ・サンプルに変換することができる。

【0175】

図２６は、アナログ・エンコーダから出力された後（またはデジタルで符号化され、次いでＤＡＣによって変換された後）に電磁経路を介して送信されたＳＳＶＴ波形６０２のシミュレーション（理想的なオシロスコープ・トレースに類似の）を示す。縦軸は電圧であり、横軸は１００ｐｓのオシロスコープ測定時間間隔である。ＳＳＶＴ信号６０２はデジタル信号ではなくアナログ波形であり（すなわち、信号は２進数字を表さない）、この実施形態では、約－１５Ｖから最大約＋１５Ｖの電圧範囲を輸送することができることに留意されたい。アナログ波形の電圧値は、完全にアナログである（または少なくとも完全にアナログとすることができる）。また、電圧は何らかの最大値に限定されるものではないが、高い値は実際的でない。

【0176】

すでに説明したように、アナログ電圧レベルは電磁経路を介して順次送信され、各レベルは、上記のアナログ出力レベル９５２～９５８または上記のデジタル出力レベル９５２’～９５８’（ＤＡＣ通過後）など、時間間隔ごとの変調されたサンプルの加算である。送信されたとき、これらの出力レベルは次いで、波形６０２などの波形のように見える。特に、電圧レベル９８０は、変調されたサンプルの特定の時間間隔内の加算（すなわち、出力レベル）を表す。非常に簡単な例を使用して、連続電圧レベル９８０～９８６は、４つの出力レベルの伝送を表す。この例では、３２個のコードが使用され、これは３２個のサンプルを並行して伝送することができることを意味し、したがって電圧レベル９８０～９８６（コード内のチップの数Ｌに応じて、続いて複数の後続電圧レベル）が、３２個の符号化されたサンプル（ビデオ・ソースからの画素電圧など）と並行して、伝送を形成する。その伝送後、波形６０２のＬ個の電圧レベルからなる次の集合が、次の３２個のサンプルの伝送を表す。概して、波形６０２は、アナログまたはデジタル値をアナログ出力レベルに符号化し、それらのレベルを個別の時間間隔内で伝送して、複合アナログ波形を形成することを表す。

【0177】

そのような減衰としての現象、インピーダンス不整合による反射、および衝突する攻撃信号により、すべての電磁経路は、そこを通って伝播する電磁信号を劣化させ、したがって受信端末において入力レベルから得られる測定結果は常に、伝送端末で利用可能にされる対応する出力レベルに関してエラーを受けやすい。したがって、当技術分野では知られているように、レシーバにおける入力レベルの倍率変更（またはトランスミッタにおける出力レベルの正規化もしくは増幅）を実行して補償することができる。さらに、当技術分野では知られているように、処理利得（すなわち、電気レジリエンスも増大させるＬの増大）により、デコータにおける復号された入力レベルは、コード長を使用して換算計数によって正規化されて、伝送された出力レベルを回復する。

【図1】

【図2】

【図3】

【図4A】

【図4B】

【図4C】

【図5】

【図6】

【図7】

【図7A】

【図8】

【図9】

【図10】

【図11】

【図12A】

【図12B】

【図13A】

【図13B】

【図13C】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25A】

【図25B】

【図25C】

【図26】

【手続補正書】

【提出日】2024-04-05

【手続補正1】

【補正対象書類名】明細書

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【発明の詳細な説明】

【技術分野】

【0001】

本出願は、２０２１年８月１２日に出願された米国仮特許出願第６３／２３２，４８６号（ＨＹＦＹ－Ｐ００３ＰＲＯＶ）に対する優先権を主張する。本出願は、２０１８年３月１９日に出願された米国特許出願第１５／９２５，１２３号（整理番号ＨＹＦＹＰ００１）、現在の米国特許第１０，１５８，３９６号、２０１９年９月１７日に出願された米国特許出願第１６／４９４，９０１号（整理番号ＨＹＦＹＰ００２）、２０２２年３月４日に出願された米国特許出願第１７／６８６，７９０号（整理番号ＨＹＦＹＰ００４ＡＸ１）、２０２１年１１月１６日に出願された米国仮特許出願第６３／２８０，０１７号（ＨＹＦＹＰ００９Ｐ２）、および２０２２年３月８日に出願された米国仮特許出願第６３／３１７，７４６号（ＨＹＦＹＰ０１３Ｐ２）を、参照により組み込む。

【0002】

電磁（ＥＭ）伝播経路によって接続された機器ペア間で、サンプリング信号、特に媒体信号を搬送する。

【背景技術】

【0003】

どちらも本出願人の名の下で、許容可能な場合参照により本明細書に組み込まれている、ＷＯ２０１７／０４９３４７およびＷＯ２０１８／１７０５４６から、１つまたは複数のＥＭ経路によって接続された上方アセンブリと下方アセンブリとの間で、サンプリングされた媒体信号を搬送することが可能であることが知られている。択一的かつ同義的に、上方位置をソースと呼び、下方位置をシンクと呼ぶ。

【0004】

ＷＯ２０１７／０４９３４７およびＷＯ２０１８／１７０５４６の記載は、本開示の時点で媒体信号輸送の当業者にとって共通の一般知識の一部であることを示すものではない。

【発明の概要】

【発明が解決しようとする課題】

【0005】

関連産業で使用されるすべての既存の媒体インターフェースは、特にケーブルおよびツイスト・ペアなどの既存の電磁経路を介してビデオ媒体信号を長距離にわたって輸送する必要があるときは限界があり、シンクで表示されるビデオの人間による視聴体験に悪影響を及ぼす可能性がある。同文献に開示されるハードウェアおよびソフトウェアの重要な態様は、ＷＯ２０１７／０４９３４７およびＷＯ２０１８／１７０５４６に開示されている信号輸送方法および装置に最善に適合するように、それらの媒体信号をソースで分配し、それに対応してそれらの信号をシンクで収集する能力を提供するハードウェアおよびソフトウェアの改善であることが、ＷＯ２０１７／０４９３４７およびＷＯ２０１８／１７０５４６に開示されている信号輸送方法および装置の発明者らによって識別されている。

【課題を解決するための手段】

【0006】

一態様において、ソースから受信した入力ペイロードを繰り返し通信するためのシステムが提供され、入力ペイロードは、１つまたは複数の電磁伝播経路を介した通信のために、１つまたは複数のサンプリング信号を含む。システムは、少なくともディストリビュータ置換を記憶するためのメモリを有する第１のトランスミッタ置換コントローラを有するトランスミッタ置換コントローラを備える第１の装置を備え、第１のトランスミッタ置換コントローラは、１つまたは複数の所定のディストリビュータ置換を実行するためのものであり、ディストリビュータ置換のうちの１つは、所定の数の入力ペイロード・サンプリング信号を所定の数の入力ベクトルに分配するためのものであり、第１のトランスミッタ置換コントローラは、繰り返しの所定の分配間隔内で１つまたは複数の所定のディストリビュータ置換を実行する。第１のトランスミッタ置換コントローラは、所定の分配間隔の境界を示すためのディストリビュータ・カウンタをさらに有する。この態様において、第１のディストリビュータが提供され、第１のディストリビュータは、電磁伝播経路と同じ数の入力ベクトルが存在し、ゼロ、１つ、または複数のメモリ位置が存在する場合、第１の所定のディストリビュータ置換に従って所定の数の入力ペイロードが繰り返し書き込まれる第１のメモリ・アレイと、第１のカウンタが分配間隔の境界を示すとき、第２の所定のディストリビュータ置換に従って第１のメモリ・アレイから利用可能な入力ベクトルが繰り返し書き込まれる第２のメモリ・アレイとを有する。この態様において、所定の符号化間隔内で入力ベクトルを伝達するための第２のトランスミッタ置換コントローラが提供され、第２のトランスミッタ置換コントローラは、所定の符号化間隔の境界を示すためのエンコーダ・カウンタをさらに有する。この態様において、システムはまた、第２のカウンタが所定の符号化間隔の境界を示すとき、第２のメモリ・アレイから利用可能な入力ベクトルが繰り返し書き込まれる第３のメモリ・アレイと、所定の符号化間隔内で入力ベクトルを繰り返し符号化するための１つまたは複数のエンコーダとを有する第２のディストリビュータを備え、電磁伝播経路と同じ数のエンコーダが存在し、各エンコーダが、それぞれの入力ベクトルを受信し、入力ベクトルの符号化が、各エンコーダに対する所定の符号化コード・セットに関連し、各符号化コードが、一意の索引付きの一連のチップであり、符号化コードの各々が、各他方の符号化コードに直交し、所定の符号化コード・セット内のすべての符号化コードに対してＤＣ平衡され、各エンコーダ出力が、順序付けられた一連の出力レベルであり、各エンコーダが、それぞれの電磁伝播経路を介した通信のために、各々の符号化されて順序付けられ一連の出力レベルを利用可能にする。一態様において、システムはまた、１つまたは複数の電磁伝播経路の各々から、順序付けられた一連の符号化レベルを受信するための第２の装置を備える。

【0007】

この態様において、第２の装置は、順序付けられた一連のレベルを符号化されたレベルに変換するための各電磁伝播経路に対するサンプラと、各電磁伝播経路に対するデコーダの各々を繰り返し復号および使用するための１つまたは複数のデコーダとを備え、所定の復号間隔内で、各デコーダは、それぞれの電磁伝播経路に関連付けられたサンプラによって提供される符号化されたレベルを復号し、各復号が、各デコーダに対する所定の復号コード・セットに関連し、各復号コード・セットが、対応する所定の符号化コード・セットの逆であり、デコーダの各々の出力が、順序付けられた一連の復号された出力サンプルである。

【0008】

この態様において、第２の装置はまた、１つまたは複数の所定のコレクタ置換を実行するための第１のレシーバ置換コントローラを備え、第１のレシーバ置換コントローラは、所定の符号化間隔内で１つまたは複数の置換を実行し、第１のレシーバ置換コントローラは、復号間隔の終了を示すためのデコーダ・カウンタと、１つまたは複数のデコーダからの同じ数の復号された出力ベクトルが繰り返し書き込まれる第４のメモリ・アレイを有する第１のコレクタとをさらに有し、第１のコレクタは、デコーダ・カウンタが復号間隔の境界を示すとき、第４のメモリ・アレイから利用可能な出力ベクトルが繰り返し書き込まれる第５のメモリ・アレイをさらに有する。

【0009】

この態様において、第２の装置はまた、１つまたは複数の所定のコレクタ置換を実行するための第２のレシーバ置換コントローラを備え、第２のレシーバ置換コントローラは、所定の収集間隔内で１つまたは複数の所定のコレクタ置換を実行し、第２のレシーバ置換コントローラは、収集間隔の終了を示すためのコレクタカウンタと、第１の置換コントローラによって使用される第２の所定のディストリビュータ置換の逆である第２のレシーバ置換コントローラによる所定のコレクタ置換に従って、第５のメモリ・アレイから利用可能な出力ベクトルが繰り返し書き込まれる第６のメモリ・アレイを有する第２のコレクタとをさらに有し、第２のレシーバ置換コントローラは、第１の置換コントローラによって使用される第１の所定のディストリビュータ置換の逆である第２のレシーバ置換コントローラによる第３の所定のコレクタ置換に従って、第６のメモリ・アレイから利用可能になり、サンプリング信号の入力ペイロードをストリーミングされた出力ペイロード信号としてシンクに表現することを繰り返し利用可能にする。

【0010】

システムのさらなる態様において、各メモリ・アレイは、２つ以上のメモリ位置を含み、第１のトランスミッタ置換コントローラおよび第２のレシーバ置換コントローラの各々は、所定の分配間隔に従ってディストリビュータ・クロック速度ｆｐを有するディストリビュータ・クロックをさらに備え、さらに、第２の置換コントローラおよび第１のレシーバ置換コントローラの各々は、関係ｆｄ＝（Ｓ＊Ｌ）／Ｐ＊ＳＦ）＊ｆｐによる所定の復号間隔に従ってデコーダ・クロック速度ｆｄを有するデコーダ・クロックをさらに備え、ここで、
Ｌ＝コード・セットのすべての符号化コードの長さ
Ｓ＝分配間隔内で分配されるべき入力サンプルの数であり、１つまたは複数の入力または出力ベクトルとして形成された入力または出力サンプルによって占有されるように利用可能な各メモリ・アレイ内のメモリ位置の数でもある。
Ｐ＝電磁伝播経路の数
ＳＦ＝入力ベクトルおよび出力ベクトルを記憶するために割り当てられた各メモリ・アレイ内のメモリ位置の数であり、各入力ベクトルおよび各出力ベクトルに対して、ＳＦはＮ以下であり、ここでＮは、サンプルの入力ベクトルまたは出力ベクトルのメモリ位置の数に等しく、第１、第２、第３、第４、第５、および第６のメモリ・アレイの各々は、入力および出力サンプルに対して少なくともＮ＊Ｐのメモリ位置を有する。

【0011】

一態様において、ソースから受信した入力ペイロードを通信するためのトランスミッタが提供され、入力ペイロードは、１つまたは複数の電磁伝播経路を介した通信のために、サンプリング信号のストリームを含む。トランスミッタは、ディストリビュータ置換および電磁伝播経路の数を記憶するためのメモリと、１つまたは複数の所定のディストリビュータ置換を実行するための制御配列とを有するトランスミッタ置換コントローラを備え、１つまたは複数の所定のディストリビュータ置換のうちの１つが、所定の数の入力ペイロード・サンプリング信号を所定の数の入力ベクトルに分配するためのものであり、トランスミッタ置換コントローラは、第１のクロック・ドメイン内で１つまたは複数の所定のディストリビュータ置換を実行し、第２のクロック・ドメイン内で少なくとも１つの所定のディストリビュータ置換も実行する。トランスミッタ置換コントローラはまた、第１のクロック・ドメインの境界を示すための第１のカウンタと、第２のクロック・ドメインの境界を示すための第２のカウンタとを有する。

【0012】

トランスミッタの一態様において、第１の所定のディストリビュータ置換に従って、電磁伝播経路と同じ数の入力ベクトルを作成するように、所定の数の入力ペイロードが繰り返し書き込まれて記憶される第１のメモリ・アレイと、第１のカウンタが第１のクロック・ドメインの境界を示すとき、第２の所定のディストリビュータ置換に従って第１のメモリ・アレイから利用可能な各入力ベクトルが繰り返し書き込まれて記憶される第２のメモリ・アレイとを有する第１のディストリビュータ配列が提供される。トランスミッタは、第２のカウンタが第２のクロック・ドメインの境界を示すとき、第３の所定のディストリビュータ置換に従って第２のメモリ・アレイから利用可能な各入力ベクトルが繰り返し書き込まれて記憶される第３のメモリ・アレイと、入力ベクトルを所定の符号化間隔内で繰り返し符号化する１つまたは複数のエンコーダとを有する第２のディストリビュータ配列をさらに備え、電磁伝播経路と同じ数のエンコーダが存在し、各エンコーダが、それぞれの入力ベクトルを受信し、入力ベクトルの符号化が、各エンコーダに対する所定の符号化コード・セットに関連し、各符号化コードが、一意の索引付きの一連のチップであり、符号化コードの各々が、各他方の符号化コードに直交し、所定の符号化コード・セット内のすべての符号化コードに対してＤＣ平衡され、各エンコーダ出力が、順序付けられた一連の出力レベルであり、各エンコーダが、それぞれの電磁伝播経路を介した通信のために、各々の符号化された順序付けられた一連の出力レベルを利用可能にする。

【0013】

一態様において、１つまたは複数の電磁伝播経路から受信した順序付けられた一連の出力レベルを受信するためのレシーバが提供される。レシーバは、順序付けられた一連の受信した出力レベルを復号レベルに変換するための各電磁伝播経路に対するサンプラと、各電磁伝播経路に対するデコーダの各々を繰り返し復号および使用するための１つまたは複数のデコーダとを備え、順序付けられた一連のレベルのタイミングから導出された所定の第２のレシーバ・クロック・ドメイン内で、各デコーダが、それぞれの電磁伝播経路に関連付けられたサンプラによって提供される符号化レベルを復号し、各復号が、各デコーダに対する所定の復号コード・セットに関連し、各復号コード・セットが、対応する所定の符号化コード・セットの逆であり、デコーダの各々の出力が、順序付けられた一連の復号された出力サンプルである。

【0014】

レシーバの一態様において、コレクタ置換および電磁伝播経路の数を記憶するためのメモリと、１つまたは複数の所定のコレクタ置換を実行するための制御配列とを備えるレシーバ置換コントローラが提供され、１つまたは複数の所定のコレクタ置換のうちの１つは、所定の数の復号された出力サンプルを所定の数のレシーバ入力ベクトルに収集するためのものであり、レシーバ置換コントローラは、レシーバの第２のクロック・ドメイン内で少なくとも１つまたは複数の所定のコントローラ置換を実行し、レシーバの第１のクロック・ドメイン内で少なくとも１つの所定のディストリビュータ置換も実行し、第１のレシーバ・クロック・ドメインの境界を示すための第１のレシーバ・カウンタと、第２のレシーバ・クロック・ドメインの境界を示すための第２のレシーバ・カウンタとを有し、第１のコレクタ配列が、第１の所定のコレクタ置換に従って１つまたは複数のレシーバ入力ベクトルが繰り返し書き込まれて記憶される第４のメモリ・アレイと、第１のレシーバ・カウンタが第１のレシーバ・クロック・ドメインの境界を示すとき、第２の所定のコレクタ置換に従って第４のメモリ・アレイから利用可能なレシーバ入力ベクトルが繰り返し書き込まれて記憶される第５のメモリ・アレイとを有する。

【0015】

レシーバの一態様において、第６のメモリ・アレイを有する第２のコレクタ配列が提供され、第２のレシーバ・カウンタが第２のレシーバ・クロック・ドメインの境界を示すとき、第３の所定のコレクタ置換に従って、第５のメモリ・アレイから利用可能なレシーバ入力ベクトルが第６のメモリ・アレイへ繰り返し書き込まれて記憶され、サンプリング信号の入力ペイロードをストリーミングされた出力ペイロード信号としてシンクに表現することを繰り返し利用可能にする。

【0016】

一態様において、置換コントローラは、所定のディストリビュータ置換のうちの１つまたは複数を変化させるように適合される。

【0017】

様々な技術および技法のいずれかを使用して、情報および信号を表現することができることが、当業者には理解されよう。たとえば、本開示全体にわたって、データ、命令、コマンド、情報、信号、ビット、サンプル、および記号を参照することができ、電圧、電流、電磁波、磁場もしくは粒子、光学場もしくは粒子、またはこれらの任意の組合せによって表現することができる。

【0018】

本明細書に開示する実施形態に関連して説明する様々な例示的な論理ブロック、モジュール、回路、およびアルゴリズムステップは、電子ハードウェア、コンピュータ・ソフトウェアもしくは命令、または両者の組合せとして実装することができることが、当業者にはさらに理解されよう。ハードウェアおよびソフトウェアのこの互換性をはっきりと示すために、様々な例示的な構成要素、ブロック、モジュール、回路、およびステップは、概してその機能に関連して上記で説明されている。そのような機能がハードウェアとして実装されるか、それともソフトウェアとして実装されるかは、全体的なシステムに課される用途および設計上の制約に依存する。当業者であれば、各用途のために様々な方法で記載の機能を実装することができるが、そのような実装上の決定は、本開示の範囲からの逸脱を引き起こすと解釈されるべきではない。

【0019】

本明細書に開示する実施形態に関連して説明する方法またはアルゴリズムのステップは、直接ハードウェア内で、プロセッサによって実行されるソフトウェア・モジュール内で、またはハードウェアおよびソフトウェアの両方の組合せで実施することができる。ハードウェア実装の場合、１つまたは複数の特定用途向け集積回路（ＡＳＩＣ）、デジタル信号プロセッサ（ＤＳＰ）、デジタル信号処理デバイス（ＤＳＰＤ）、プログラマブル論理デバイス（ＰＬＤ）、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）、プロセッサ、コントローラ、マイクロコントローラ、マイクロプロセッサ、プログラム・ステップとして本明細書に記載する機能を実行するように設計された他の電子ユニット、またはこれらの組合せ内で、処理を実装することができる。ソフトウェア・モジュールは、コンピュータ・プログラム、コンピュータ・コード、または命令としても知られており、複数のソース・コードまたはオブジェクト・コードのセグメントまたは命令を収容することができ、ＲＡＭメモリ、フラッシュ・メモリ、ＲＯＭメモリ、ＥＰＲＯＭメモリ、レジスタ、ハードディスク、取り外し可能なディスク、ＣＤ－ＲＯＭ、ＤＶＤ－ＲＯＭ、Ｂｌｕ－ｒａｙ（登録商標）ディスク、または任意の他の形態のコンピュータ可読媒体など、任意のコンピュータ可読媒体内に常駐することができる。いくつかの態様において、コンピュータ可読媒体は、非一時的コンピュータ可読媒体（たとえば、有形の媒体）を含むことができる。加えて、他の態様の場合、コンピュータ可読媒体は、一時的コンピュータ可読媒体（たとえば、信号）を含むことができる。上記の組合せも、コンピュータ可読媒体の範囲内に含まれるべきである。別の態様において、コンピュータ可読媒体は、プロセッサに一体とすることができる。プロセッサおよびコンピュータ可読媒体は、ＡＳＩＣまたは関連デバイス内に常駐することができる。ソフトウェア・コードは、メモリ・ユニット内に記憶することができ、プロセッサは、それらのソフトウェア・コードを実行するように構成することができる。メモリ・ユニットは、プロセッサ内で実装することができ、またはプロセッサの外部で実装することができ、その場合、メモリ・ユニットは、当技術分野では知られている様々な手段を介してプロセッサに通信結合することができる。

【0020】

さらに、本明細書に記載する方法および技法を実行するためのモジュールおよび／または他の適当な手段は、コンピューティング・デバイスによって別のコンピューティング・デバイスからダウンロードおよび／または他の方法で取得することができることを理解されたい。たとえば、本明細書に記載する方法を実行するための手段の移送を容易にするために、デバイスをサーバに結合することができる。別法として、記憶手段（たとえば、ＲＡＭ、ＲＯＭ、コンパクト・ディスク（ＣＤ）またはフロッピー・ディスクなどの物理記憶媒体など）を介して、本明細書に記載する様々な方法を提供することができ、したがってコンピューティング・デバイスは、デバイスに記憶手段を結合または提供すると、様々な方法を取得することができる。

【0021】

一形態において、本発明は、本明細書に提示する方法または動作を実行するための媒体信号通信製品を備えることができる。たとえば、そのような媒体信号通信製品は、カメラ、ビデオ・プロセッサ、またはディスプレイを備えることができ、これらのいずれかは、本明細書に記載する動作を実行することが可能なプログラム記憶コンピュータ（または情報プロセッサ）を収容することができる。

【0022】

本明細書に開示する方法は、記載の方法を実現するための１つまたは複数のステップまたは動作を含む。方法ステップおよび／または動作は、特許請求の範囲の範囲から逸脱することなく、互いに入れ替えることができる。言い換えれば、ステップまたは動作の特有の順序が指定されない限り、特許請求の範囲の範囲から逸脱することなく、特有のステップおよび／または動作の順序および／または使用を修正することができる。

【0023】

本明細書では、「判定」という用語は、多種多様な動作を包含する。たとえば、「判定」は、計算、コンピューティング、処理、導出、調査、索引付け（たとえば、表、データベース、または別のデータ構造内の探索）、確認などを含むことができる。また、「判定」は、受信（たとえば、情報の受信）、アクセス（たとえば、メモリ内のデータへのアクセス）などを含むことができる。また、「判定」は、解決、選択、選定、確立などを含むことができる。

【0024】

「示す（ｉｎｄｉｃａｔｅｓ）」、「示す（ｉｎｄｉｃａｔｉｎｇ）」、および「指示（ｉｎｄｉｃａｔｉｏｎ）」という用語は、様々な動作を包含し、それだけに限定されるものではないが、信号（アナログまたはデジタル）の生成、所定の値へのビットの設定、所定の値へのフラグの設定、値、ビット、またはフラグの変更、集積回路または中央処理装置への割り込み信号の生成を含むことができる。

【0025】

システムは、ソースにおけるビデオ信号捕捉デバイス、シンクにおける表示デバイス、追加のプロセッサまたはプロセッサ、および関連メモリからなるコンピュータ実装システムとすることができる。メモリは、本明細書に記載する方法のうちの１つまたは複数をプロセッサまたは各プロセッサに選択的に実行させるための命令を含むことができる。いくつかの実施形態では、プロセッサ・メモリおよび表示デバイスを、デスクトップ・コンピュータ、ラップトップ・コンピュータまたはタブレットなどの携帯型コンピューティング・デバイスなどの標準的なコンピューティング・デバイス内に含むことができ、あるいはソース位置におけるカスタマイズされたビデオ捕捉デバイスもしくはシステム、またはシンク位置におけるビデオ表示デバイス内に含むことができる。コンピューティング・デバイスは、一体型のコンピューティングもしくはプログラマブル・デバイスとすることができ、または有線もしくは無線接続を介して動作式（もしくは機能的）に接続された、いくつかの構成要素を備える分散型のシステムとすることができ、独立して製造されたデバイスから組み立てることができる。コンピューティング・デバイスの一実施形態は、中央処理装置（ＣＰＵ）、メモリを備えており、表示装置を含むことができ、キーボード、マウスなどの入力デバイスも含むことができる。ＣＰＵは、入出力インターフェース、算術論理ユニット（ＡＬＵ）、ならびに制御ユニットおよびプログラム・カウンタ要素を備えており、制御ユニットおよびプログラム・カウンタ要素は、好適な入出力インターフェースを使用すて、入力および出力デバイス（たとえば、入力デバイスとして作用するセンサ・アレイ、および／または人間もしくは機械の観察のための表示装置として作用する光子放出体）と通信している。入出力インターフェースは、事前定義されたビデオおよび関連付けられた信号（下流および上流）通信プロトコルを使用して、別のデバイス内の同等の通信モジュールと通信するためのネットワーク・インターフェースおよび／または通信モジュールを備えることができる。下流および上流という用語は、技術用語であり、ストリームという用語は、ビデオ信号を表す少なくとも順序付けられた一連のサンプルの流れに関する。システムおよびコンピュータ実装システムは、ソースにおいて光学センサに直接関連付けることができ、シンクにおいて視覚表示デバイスに直接関連付けることができる。様々な配列が存在し、コンピュータ実装システムまたはその部分は、光学センサまたは視覚表示デバイスとは別個に実行され、場合により、カメラなどのソース配列の外部および表示デバイスなどのシンク配列の外部に位置することができる。ビデオ・ペイロード信号経路の上に、別個の経路を使用して、またはペイロードと同じ経路を共用して、様々な上方および下方の制御およびフィードバック経路を提供することができる。

【0026】

コンピューティング・デバイスは、単一のＣＰＵ（コア）または複数のＣＰＵ（複数のコア）、あるいはシステム・オン・チップ（ＳｏＣ）、特定用途向け標準プロトコル（ＡＳＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、またはデジタルもしくはアナログのこれらの変種に埋め込まれた複数のプロセッサを備えることができる。コンピューティング・デバイスは、並列プロセッサ、ベクトル・プロセッサ、１つもしくは複数の仮想プロセッサ、または分散型コンピューティング・デバイスを組み込むことができる。プロセッサにはメモリ・アレイが動作式に結合され、他の回路が、ＲＡＭもしくはＲＯＭ構成要素または両方を備えることができ、そのような回路は、デバイスの内部または外部に設けることができる。メモリは、オペレーティング・システムおよび追加のソフトウェア・モジュール、または命令、アルゴリズム、およびコード・セットのコピー、所定の置換を変更するための置換およびアルゴリズム、ならびに変更の方法およびタイミング、ならびに置換を生成するためのシードの一時的および非一時的記憶のために使用することができ、シードは、一連の擬似ランダム値を生成するための、特にメモリ内に記憶されるべき置換を生成するためのプロセスの開始点を指定する値のランダム・アレイ、したがってその使用のための値のアレイである。プロセッサは、オペレーティング・システムおよび追加のソフトウェア・モジュール、または命令、アルゴリズム、およびコード・セットのコピー、所定の置換を変更するための置換およびアルゴリズム、ならびに変更の方法およびタイミング、ならびにシードをロードおよび実行するように構成することができる。

【図面の簡単な説明】

【0027】

【図1】ビット直列出力を提供するデジタル・カメラ・ソース・アセンブリのブロック図である。

【図2】ビット直列入力を受信するためのシンク・アセンブリのブロック図である。

【図3】ソースがペイロード信号を第１の装置へ提供し、第１の装置が、第２の装置への１つまたは複数のＥＭ経路を介した通信のために置換および符号化されて順序付けられた一連の出力値を利用可能にし、第２の装置が、前の置換を復号および反転して、再構築されたペイロード信号をシンクに利用可能にする一実施形態のブロック図である。

【図4A】ソースおよびソースから媒体信号を受信するための一般的なトランスミッタ配列のブロック図である。

【図4B】ソースから媒体信号を受信するためのトランスミッタ配列の一実施形態のブロック図である。

【図4C】４つのＥＭ経路を介して伝送された８Ｋビデオの一例を提供する、図４Ｂに示す実施形態に対するパラメータ値の関係を列挙する表である。

【図5】トランスミッタおよびレシーバ装置の実施形態における動作の様々なタイミング・ドメインを識別するために使用されるカラー・コーディングを示す図である。

【図6】シンク配列がサンプリング信号のペイロードを提供し、第１、第２、および第３のトランスミッタ置換コントローラならびに１つまたは複数のメモリ・アレイの一実施形態を示す、シンク配列とともに使用するためのディストリビュータ・アーキテクチャの一般的な形態のブロック図である。

【図7】ソース配列がサンプリング信号のペイロードを提供し、第１および第２のトランスミッタ置換コントローラが、各々所定の間隔内で動作し、１つまたは複数のメモリ・アレイを使用して、４つのエンコーダ０～３の各々に入力ベクトルを提供する一実施形態を示す、ソース配列とともに使用するためのディストリビュータの一実施形態のブロック図である。

【図7A】ＥＭ経路の数およびエンコーダ入力ベクトルのサイズに関して概略化された、ソース配列とともに使用するためのディストリビュータ・アーキテクチャの一実施形態のブロック図である。

【図8】プロセッサとして実装されたトランスミッタ置換コントローラ、ならびに実行可能なコードおよび少なくとも１つの置換を記憶するための関連メモリの一実施形態のブロック図である。

【図9】Ｐ個のエンコーダに対して概略化された、シフト・レジスタとして実装されるトランスミッタ置換コントローラの図である。

【図10】図４Ｂおよび図７のディストリビュータから利用可能な４つの入力ベクトルの各々に対してエンコーダが存在し、単一のエンコーダが４つの電磁伝播経路のうちのそれぞれ１つに符号化されたサンプルを提供する、エンコーダの配列の一実施形態を示す図である。

【図11】シンクおよび再構築された媒体信号をシンクに利用可能にする一般的なレシーバ配列のブロック図である。

【図12A】この実施形態では４つの電磁伝播経路から信号を受信するための配列と、デコーダ配列と、ＨＤＭＩビデオ出力信号におけるペイロードの再構築のためにサンプリング信号の再構築されたペイロードを提供するためのコレクタ配列とを備える、電磁伝播経路のシンク端に位置するレシーバ・アセンブリの一実施形態のブロック図である。

【図12B】４つのＥＭ経路を介して受信した８Ｋビデオに対する一例を提供する、図１２Ａに示す実施形態に対するパラメータ値の関係を列挙する表である。

【図13A】デコーダからの復号された出力サンプルの入力を示し、コレクタが、各々所定の間隔内で動作する第１および第２のレシーバ逆置換コントローラと、１つまたは複数のメモリ・アレイとを有し、シンク配列に、サンプリング信号の再構築されたペイロードが提供される、シンク配列とともに使用するためのコレクタの一実施形態のブロック図である。

【図13B】ＥＭ経路の数およびエンコーダ入力ベクトルのサイズに関して概略化されたコレクタ・アーキテクチャのさらなる実施形態のブロック図である。

【図13C】ＥＭ経路の数およびエンコーダ入力ベクトルのサイズに関して概略化されたシンク配列とともに使用するためのコレクタのさらなる実施形態のブロック図である。

【図14】プロセッサとして実装された第１のレシーバ置換コントローラ、ならびに実行可能なコードおよび少なくとも１つの置換を記憶するための関連メモリの一実施形態のブロック図である。

【図15】Ｐ個のデコーダに対して概略化された、シフト・レジスタに基づくコントローラとして実装された第２のレシーバ置換コントローラの図である。

【図16】入ってくるサンプルをグレー・コード・アドレスの位置にある入力ベクトルに置換する、第１の分配置換の図である。

【図17】コレクタによって使用される分配置換の逆の図である。

【図18】ＨＤＭＩ方式で再構築されたペイロード信号（少なくともビデオ・ペイロード部分）を受信するシンク・コレクタの一実施形態のブロック図である。

【図19】ディスプレイ・ドライバへ送達される再構築されたペイロード信号を受信するシンクの一実施形態のブロック図である。

【図20】非同期のｓｓｖｔ＿ｃｌｋおよびｐｉｘｅｌ＿ｃｌｋにおけるディストリビュータ・コントローラのブロック図である。

【図21】非同期のｓｓｖｔ＿ｃｌｋおよびｐｉｘｅｌ＿ｃｌｋにおけるコレクタ・コントローラのブロック図である。

【図22】信号サンプル、この場合はアナログ値がエンコーダ内でどのように符号化され、次いで電磁経路を介して送信されるかを示す一例を示す図である。

【図23】デジタル値である信号サンプルに適用可能な新規な符号化技法を示す図である。

【図24】図２２のエンコーダを使用して符号化されたアナログ入力レベルの復号を示す図である。

【図25A】アナログ・エンコーダおよび対応するアナログ・デコーダの使用を示す図である。

【図25B】デジタル・エンコーダおよび対応するアナログ・デコーダの使用を示す図である。

【図25C】電磁経路を介して到達した符号化されたアナログ信号を復号するためのデジタル・デコーダの使用を示す図である。

【図26】電磁経路を介して送信されるＳＳＶＴ波形のシミュレーションを示す図である。

【発明を実施するための形態】

【0028】

定義
次の用語および語句は、本明細書に別途提供されない限り、以下に示す意味を有する。本開示は、本明細書に明示的に定義されていない他の用語および語句を用いることもできる。そのような他の用語および語句は、それらの用語および語句が本開示の文脈の範囲内で当業者に対して有する意味を有するものとする。事例により、用語または語句は単数形で定義されることもあれば、複数形で定義されることもある。そのような事例では、逆の内容が明示的に示されない限り、単数形のいずれの用語もその複数の同等物を含むことができ、逆も同様であることが理解されよう。

【0029】

本明細書では、文脈上別途はっきりと指示しない限り、単数形の「ａ」、「ａｎ」、および「ｔｈｅ」は複数の指示対象も含む。たとえば「置換基」への参照は、単一の置換基ならびに２つ以上の置換基を包含し、以下同様である。

【0030】

本明細書では、「たとえば（ｆｏｒ ｅｘａｍｐｌｅ）」、「たとえば（ｆｏｒ ｉｎｓｔａｎｃｅ）」、「～など（ｓｕｃｈ ａｓ）」、または「～を含む（ｉｎｃｌｕｄｉｎｇ）」は、より概略的な主題をさらに明確にする例を導入することを意味したものである。別途明示的に指示されない限り、そのような例は、本開示に示される実施形態の理解を助けるためだけに提供されており、いかなる形でも限定することを意味したものではない。これらの語句は、開示する実施形態に対していかなる種類の優先を示すものでもない。

【0031】

広く理解されているスペクトラム拡散伝送システムに関する用語は、「Ｓｐｒｅａｄ Ｓｐｅｃｔｒｕｍ Ｓｙｓｔｅｍｓ ｗｉｔｈ Ｃｏｍｍｅｒｃｉａｌ Ａｐｐｌｉｃａｔｉｏｎｓ」、Ｒｏｂｅｒｔ Ｃ．Ｄｉｘｏｎ、第３巻、Ｗｉｌｅｙ＆Ｓｏｎｓ、１９９４に定義および詳述されている。

【0032】

ＥＭ信号 電磁（ＥＭ）エネルギーとして測定可能な一連の量。

【0033】

ＥＭ経路 電磁エネルギーが端末間で搬送される電磁（ＥＭ）伝播経路およびその環境。レシーバ端末で測定されるＥＭ信号レベルが、対応するトランスミッタ端末でＥＭ経路にとって利用可能になるＥＭ信号レベルに必ずしも等しいとは限らないため、すべてのＥＭ経路は不完全な媒体である。

【0034】

導波管 ＥＭ信号伝播ベクトルを物理的に抑制および制限するＥＭ経路。

【0035】

視知覚 波長が可視スペクトル内にあるＥＭ信号の人物による主観的な意識、把握、または理解。

【0036】

媒体信号 何らかのシンク・デバイスを介して視知覚に向かうサンプリング信号。

【0037】

媒体輸送 単一のＥＭ経路を介して１つまたは複数の媒体信号を通信するための方法または装置。

【0038】

ソース機器 媒体通信およびサブチャネルの方向に対して１つまたは複数のＥＭ伝播経路の上側に位置し、最終的に１つまたは複数のＥＭ伝播経路への入力のために、媒体信号を順序付けられた一連のサンプリング信号として供給するためのものであり、ソースとも呼ばれる。

【0039】

シンク機器 媒体通信の方向に対して１つまたは複数のＥＭ伝播経路の下側に位置し、１つまたは複数のＥＭ伝播経路から媒体信号を順序付けられた一連のサンプリング信号として最終的に受信するためのものであり、シンクとも呼ばれる。

【0040】

媒体インターフェース １組または１群の媒体信号をＥＭ信号として通信するためのソースおよびシンク機器に関する仕様であり、媒体輸送ならびに制御、信号、および状態情報の双方向通信のための提供の１つまたは複数の事例で実装される。媒体インターフェースはまた、ソースおよびシンク機器をＥＭ経路に接続するコネクタの機械／電気／論理特性に対する要件、ならびにＥＭ経路自体に対する要件を指定する。

【0041】

トンネリング 好ましい媒体輸送コード・ブック内のコードおよびＥＭ伝播経路内で有効な他のコードの各々に直交する拡散コードで直接変調されたビット直列信号として、その１群のデジタル信号を輸送することによって、媒体輸送によって使用されるものと同じＥＭ経路を介して、正確なビットでなければならない適度な量のデジタル信号を搬送する技法。

【0042】

色空間 色域を数字のタプルとして、典型的には画素ごとに２または３つの成分として記述する抽象数学モデル（例にはＲＧＢ、ＹＵＶ、ＹＣｂＣｒ、およびＣＭＹＫが含まれる）。

【0043】

色値 色空間における基底ベクトルに対応する信号振幅。

【0044】

画素 画像フレームなどの２Ｄ領域における幾何学的な位置に関連付けられた数学的対象。画素は、１組の色値、すなわちピクチャ要素の色空間内のベクトルとして完全に記述される。

【0045】

画像 画素の２次元アレイ。

【0046】

ビデオ 観察者における動きおよび連続性の知覚を誘起する所定のフレーム・レートで表示される一連の画像。

【0047】

「アナログ」ＥＭ信号 一連の測定可能な電磁エネルギー。物理量は時間とともに連続して変化し、利用可能な異なる振幅の数はエネルギーを測定する能力によって制限される。アナログ信号の例。

【0048】

画像センサ画素光測定 センサ内の各「画素」において、キャパシタを既知の電圧まで事前に充電し、次いで所定の露出間隔中にフォトダイオードを介してキャパシタを条件付きで放電する。焦点区域のその部分が明るければ明るいほど、より多くの光子がフォトダイオードを横断し、フォトダイオード内の電流が大きくなり、露出間隔後のキャパシタの電圧はより低くなる。

【0049】

画像表示画素輝度制御電流 ディスプレイ内の各「画素」（制御可能な最小部分）の輝度が、任意の所与のモーメントにおける制御電流によって判定される。

【0050】

デジタル信号 値が所定の計算精度で表現され、値が所定の間隔で変化するように抑制されたアナログ信号。信号のデジタル表現の例には、ＴＩＦファイルにおけるＲまたはＧまたはＢエントリが含まれる。

【0051】

Ｐ ソースをシンクに接続するＥＭ経路の数であり、メモリ・アレイおよび値の集合などの他のものの数としても使用される。

【0052】

Ｓ 画素クロックごとにトランスミッタへ分配されるペイロードからの入力サンプリング信号の数（入力サンプリング信号はアナログであってもデジタルであってもよい）。

【0053】

ＳＦ 入力ベクトルおよび出力ベクトル内に有効なビデオ・サンプルを記憶するために割り当てられた各メモリ・アレイ内のメモリ位置の数であり、Ｓａｍｐｌｅｓ Ｆｉｌｌｅｄとも呼ばれており、これはメモリ・アレイ（本明細書ではバンクとも呼ぶ）内の有効なサンプリング信号の数であり、ここでＳＦ≦Ｎである。

【0054】

Ｎ エンコーダ入力ベクトルおよび対応するデコーダ出力ベクトルにおける要素の数。Ｎは任意の自然数（整数）とすることができる。

【0055】

入力ベクトル 入力媒体信号から収集された有限の順序付けられた一連のサンプル。入力ベクトルはＮ個の値を含む。

【0056】

出力ベクトル デコーダによって提供され、収集されて媒体信号を再構築する有限の順序付けられた一連のサンプル。出力ベクトルはＮ個の値を含む。

【0057】

バンク Ｎ＊Ｐ個のサンプルの１つまたは複数の入力または出力ベクトルが蓄積されて読み出されるメモリ・アレイであり、１つのバンクがＮ＊Ｐ個のサンプルのすべての集合に対するメモリ位置を有する。

【0058】

Ｌ すべてのコード・セットの符号化コードの長さであり、各コード内のチップの共通の数でもあり、すなわち各符号化間隔または復号間隔中に適用されるチップの数である。ＬがＮより大きいとき、処理利得の結果である搬送される情報信号により多くの電気レジリエンスが与えられる。

【0059】

チップ 所定の必ずしも有限ではないが融解の可能な値の集合からの値。コードを構成する一連の値のうちの１つであり、一般的な実施形態では、チップ値は－１または１とすることができるが、より広範囲の可能性が存在する。

【0060】

コード 所定の一連のチップ。本開示では、Ｌはチップ内のコードの長さを表す変数である。一態様において、コードの統計／周波数特性は、本明細書に開示する媒体信号輸送の一実施形態に関連する。

【0061】

コード・ブック １群のコード。コード・ブックは、そのＮ個のコードのすべてが対で無相関でありかつ独立したシーケンスである場合、直交していると考えられる（直交コード・ブックは、そのコード・ブック内のＮ個のコード間の複数アクセス干渉を最小にする）。

【0062】

２進コード・ブック チップが２進であり、２つの値のうちの１つをとり、２つの値が－１および１に正規化されるコード・ブック。

【0063】

置換 １組の項目の配列、特に線形順序を変化させる動作。所定の置換は、有限の順序付けられた一連のサンプルまたは値の線形順序を所定の方法で変化させる。

【0064】

ＰＮシーケンス 出力がホワイト・ノイズのものに類似したスペクトル特性を呈するコード。「ＰＮ」は「擬似ランダム・ノイズ」を表す。理想的なＰＮシーケンスの信号エネルギーは、伝送スペクトルにわたって均一であり、ＰＮ信号は、すべての周波数で等しいエネルギーを有する周波数ドメイン内のｓｉｎｃ２包絡線下で目の細かいくしの歯のように見える複数の周波数成分を含む（注意：すべてのコードがＰＮシーケンスであるとは限らない）。

【0065】

拡散 個々のコードの特性およびＰＮシーケンスによって信号を変調する作用。理想的なＰＮシーケンスによって変調される信号は、ホワイト・ノイズのものに類似したスペクトル特性を呈する。

【0066】

拡散コード チップ・ラン長分布統計が通信に好適な特性を与えるＰＮシーケンス（たとえば、Ｄｉｘｏｎの表３．１参照）（注意：理論上すべてのＰＮシーケンスが「拡散」するとは限らない）

【0067】

拡散比
＝各入力サンプルを変調する連続するチップの数
＝順序付けられた一連の受信した値を復調して出力ベクトルを復号する連続するチップの数
＝拡散率（Ｄｉｘｏｎは「拡散比」および「拡散率」という用語を区別なく使用している）
＝ＳＳＤＳ処理利得
＝コード長
＝チップ・シーケンス長
＝入力ベクトル内の各サンプルを変調するエンコーダ・チップの数
＝出力ベクトル内の各サンプルに寄与するデコーダ・チップ相関の数

【0068】

直交性 コードの集合（「コード・ブック」）の特性。

【0069】

ＤＣ平衡２進コード ２つの可能なチップ値の各々を等しい数だけ含む２進コード。

【0070】

ＤＣ平衡２進コード・ブック コード・セットの特性であり、好ましい実施形態では、コード・セット内のこれらのコードの各々は２進値＋１または－１であり、セット内の各コードはＤＣ平衡される。上記の特性を有するコード・ブック行列の指定部分のみを使用することが可能である。

【0071】

分配間隔 入力媒体信号から収集されたＳＦサンプルで入力ベクトルを初期化するために割り当てられた期間であり、ペイロードからのクロック・サイクルごとにＳ個の入力サンプルがトランスミッタに分配される。入力ペイロードからの入力サイクルごとにＳが送達されるＳＦサンプルでＰ個の入力ベクトルを初期化するための期間。

【0072】

符号化間隔 Ｎ個の入力ベクトル・サンプルの１つまたは複数の（Ｐ）集合を、コード・セットにつきＬのチップによって変調するために割り当てられた期間。

【0073】

復号間隔 ＥＭ経路から受信した１つの順序付けられた一連の値を、コード・ブックごとにＮ個のＬチップ・コードによって復調し、Ｎ個の出力ベクトル・サンプルを再構築するために割り当てられた期間。

【0074】

収集間隔 Ｐ個の出力ベクトルからのＳＦ個の出力ベクトル・サンプルに、出力ペイロードへの出力サイクルごとにＳが送達されるＳＦサンプルを割り当てるための期間。

【0075】

ビデオ・システムにおいて、入射光から信号への変換は、ソース・アセンブリまたはグラフィックス処理ユニット（ＧＰＵ）によって実行され、所定の変換により、ソース・アセンブリから１つまたは複数の電磁経路を介してシンク・アセンブリへ輸送されるべきペイロードの方式が決定され、シンク・アセンブリは、ディスプレイまたはビデオ・プロセッサとすることができ、所定の方式を受信し、受信したペイロードを、人間による観察に好適な放射光を生じさせるための好適な出力デバイスとともに使用される信号に変換する。

【0076】

サンプリング信号、特に媒体信号、一例のみとしてビデオ・カメラ出力、またはさらには可視光センサ・デバイス出力は、ソース信号がライン指向であるか、ブロック指向であるか、それともフレーム指向であるかにかかわらず、アナログで提供されてもデジタル形式で提供されてもよい。アナログ・デジタル変換の好ましい使用があるか、それとも生時間サンプリングされた電圧または電流サンプリング信号が搬送されるべきペイロードとして使用されるかは、本明細書に開示する方法および装置が、それらの特定のタイプの媒体信号を受信するように適合されているかどうかに大きく依存する。アナログおよびデジタルの実施形態が開示される。

【0077】

生媒体信号の変換では本質的に、所定の色空間を使用して生時間サンプリングされた電圧または電流値をその色空間内の色として表す必要がある。

【0078】

したがって、さらに説明の目的で一例のみとして、順序付けられた一連のサンプルが、図１（従来技術）に示すソース・ビデオ・センサ・デバイス１００によって検出された光エネルギーの所定の変換によって判定される各ピクチャ要素（画素）に対して、フォーマットされたビット直列の順序付けられた一連の赤色、緑色、および青色（Ｒ、Ｇ、Ｂ）サンプル値として受信される。入ってくる光がフォーマットされたビット直列の順序付けられた一連の出力値にどのように変換されるかに関する詳細は、本開示の主題ではない。したがって、Ｓ個のビデオ信号からなる集合が電磁伝播経路にわたって送達されると考えると、Ｐ個のＥＭ経路からなる集合の他端でそれらのＳ個のビデオ信号を再構築するための方法および手段が本明細書に記載される。しかし、説明の目的で、各画素の赤色値、緑色値、および青色値は、そのような画素のフレームの１つの行である対応する画素行において、画素のフレームがデバイス１００によって次のフレームと同様に直列に出力される場合のように提供される。各ピクチャ要素の空間位置は、各画素によって通信される情報の一部ではない。しかし、入力ビデオ信号における画素値を表すサンプリング値の位置は、そのようなサンプリング値のフレーム内のその位置を示し、したがってフレーミング情報は、サンプリング信号ペイロードの一部であり、Ｓ個のビデオ信号から別個に搬送することができ、同じまたは異なる電磁伝播経路にわたって搬送することができる。

【0079】

ソース、この例ではビデオ・センサ・デバイスから、対応するシンク、例として図２に示すビデオ表示デバイス２００への、ビット直列の順序付けられた一連の画素値の情報ビットの各々の完全な伝送および受信を仮定すると、特定の方式の受信された順序付けられた一連のビット直列データ（またはサンプル値）を受信し、ソース・デバイスのブロック図の形態で図３に示すように人間による観察、ビデオ信号搬送、およびシンク・デバイスでの受信のために、可視光に変換することができる。当技術分野では知られているように、ライン・ドライバ・アレイはＤＡＣを含む。

【0080】

上述したように、たとえばフレーミング信号、カメラのパン、チルト、およびズーム（ＰＴＺ）コマンド、ならびにカメラまたは他のソース制御信号などの追加の情報が存在するが、この説明の目的で、それらの詳細は、ペイロード内で、または別個に、場合によりＷＯ２０１７／０４９３４７およびＷＯ２０１８／１７０５４６の実施形態によって開示される他の信号および他のチャネルを使用して扱うことができる。

【0081】

フィルタリングされていない画像センサ出力は、当たっている光子の輝度を表し、次いでフレームを表す固定数の行の行ごとにそれらの測定を直列で出力する。しかし、ほとんどの個々の画素センサは、フィルタによってカバーされており、各画素に対して、少なくとも３つの画素センサおよび３つの異なるフィルタが存在し、それによって各サンプルが所定の色を表す。各画素の色（たとえば、ＲＧＢ）表現は、処理もしくは補間またはデモザイキングによって、画像センサの外側のビデオ・システム内で作成される。

【0082】

ほとんどの画像センサによって出力される生方式は、両方の寸法において標的分解能より大きく、エッジにおけるデモザイキング（補間）を容易にする。通常、各エッジで８つの数の余分のサンプルが取得され、これは補間フィルタ窓の大きさが１６×１６であることを示唆する。８百万程度の画素からサンプルを捕捉し、３，２６４×２，４４８画素の分解能を有するセンサに伴う量のサンプリング信号を搬送するというタスクの規模で何らかの測定結果を提供するために、したがってすべてのフレームで、ちょうど１ｍｍ×１ｍｍサイズの区域内に３２７，１８４画素が存在し、１秒当たり６０フレームで、合計ほぼ５億画素のサンプル値を搬送する必要がある。

【0083】

本明細書に開示する方法および装置の各々は、任意の所与のサンプリングされた値がどの色を表すことができるかに関して明らかであり、問題は、１つまたは複数のＥＭ経路を介して搬送する前に、それらを収集して符号化のために提供することである。

【0084】

本明細書では、記号Ｐ（整数値）は、ソース・アセンブリをシンク・アセンブリに接続するＥＭ経路の数を表す。

【0085】

さらに、記号Ｓは、本明細書では、シンク・アセンブリの位置への輸送のために直列で利用可能にされ、シンク・アセンブリによって直列で受信される、再構築されたペイロード・サンプルを表す入力および出力信号の数を表す。上記で論じたように、媒体信号ペイロードの方式は、この値の判定の一部であるが、開示する方法および装置は、その特徴に気付かない。

【0086】

ＷＯ２０１７／０４９３４７は、ソース・アセンブリから、サンプリングされた媒体信号ソースから導出される赤色、緑色、および青色（Ｒ、Ｇ、Ｂ）画素値を利用可能にすることを開示しており、したがって、Ｒ、Ｇ、およびＢの値が単一のビデオ信号の選択された成分のみであるが、Ｓ＝３（参照文献では、この数はＳとも呼ばれる）であり、これは一例では、他の成分を有するＨＤＭＩ（登録商標、以下同じ）インターフェース信号の視覚部分である。ＨＤＭＩインターフェース信号出力がＹＣｂＣｒ４２２色空間である場合、Ｓ＝２である。

【0087】

ＷＯ２０１７／０４９３４７はまた、所定のコード・ブックとともに直接シーケンス・エンコーダを使用したスペクトラム拡散技法を使用すること、および符号化された信号を単一のＥＭ経路に変調することを開示しており、したがってＰ＝１である。単一のＥＭ経路の他端では、前述したように同じ所定のコード・ブックを使用した直接シーケンス・デコーダが、ＥＭ経路から受信した信号を復号し、シンク・アセンブリの出力は、ソース・アセンブリによって受信されたペイロードの再構築された形態を含み、したがって出力信号は、再構築されたＲ、Ｇ、およびＢ信号であり、したがってＳ＝３である。

【0088】

したがって、ＷＯ２０１７／０４９３４７は、Ｐ＝１の経路およびＳ＝３を開示している。

【0089】

ＷＯ２０１８／１７０５４６は、Ｐ＝３の経路およびＳ＝３を開示しており、Ｐ個の異なる経路を介した入力ペイロードの輸送を可能にすると考えられる。

【0090】

ＷＯ２０１７／０４９３４７およびＷＯ２０１８／１７０５４６のどちらにおいても、これらの文献で例として処理される媒体信号のタイプは、ＨＤＭＩ信号のＲ、Ｇ、およびＢ成分を含むビデオ信号である。しかし、示されている例のいくつかはＲＧＢフルカラー画像に対するものであるが、それらの開示の主題は、クロマ／ルマ分離された（クロマ・サブサンプリングされた）色空間（たとえば、ＹＵＶ、ＹＵＶ４：２：０など）、ならびにモノクロ（すなわち、Ｙのみ）のすべての変種を含むペイロード内のいずれかのビデオのペイロード信号または色空間の深さ／数にかかわらず該当する。しかし、Ｐ＝Ｓは依然として、それらの開示に当てはまる。

【0091】

ＨＤＭＩは、多くのビデオ・インターフェースのうちの１つであり、ＷＯ２０１７／０４９３４７およびＷＯ２０１８／１７０５４６の両文献における実用的な実施形態に開示されている媒体信号インターフェースである。

【0092】

要するに、元となる文献で使用される用語の意味または範囲を変更することを意味するものではないが、参照特許文献の両方で開示されている方法は、一態様において、順序付けられた一連の入力ペイロード・サンプルを取得し、
ａ．入力ペイロード・サンプルからの入力ベクトルを分配するステップと、
ｂ．コード・ブックの制御下で入力ベクトルを伝送信号に符号化するステップと、
ｃ．信号を輸送するステップであって、
ｉ．信号を伝送する動作、および
ｉｉ．信号を受信する動作という２つの同時の動作を伴う、輸送するステップと、
ｄ．コード・ブックの制御下で受信した信号を出力ベクトルに復号するステップと、
ｅ．分配された出力ベクトルの逆にして、順序付けられた一連の再構築されたペイロード・サンプルに収集するステップとを、場合により際限なく繰り返すことを含む。

【0093】

ＷＯ２０１７／０４９３４７およびＷＯ２０１８／１７０５４６の両文献は、分配プロセスにおけるパーミュータの使用を開示している。パーミュータは、入力されたペイロード・サンプルを入力ベクトル内の位置に割り当てる。パーミュータは、所定の置換を実装する。

【0094】

ＷＯ２０１７／０４９３４７は、ソース（上方の位置）に位置するパーミュータの使用を教示しており、これはコレクタと呼ばれる。しかし、ＷＯ２０１８／１７０５４６では、教示はソース（上方の位置）に位置するがディストリビュータと呼ばれるパーミュータを使用する。どちらの特許文献においても、収集および分配するためのそれぞれの間隔は、それに応じて収集間隔および分配間隔とも呼ばれる。こうした参照文献間の術語の変化は、それぞれの文献に記載されているそれぞれの機能および間隔に違いをもたらすものではない。いずれにせよ、本明細書では以下、ＷＯ２０１８／１７０５４６の術語を使用し、図３に示すように、ディストリビュータがソース（上方の位置）に位置し、コレクタがシンク（下方の位置）に位置する。

【0095】

図４Ａは、順序付けられた一連のサンプリング信号を提供する一般的なソース・デバイス４９０のブロック図を示し、順序付けられた一連のサンプリング信号４９１は、ソース・デバイスのセンサから導出されたアナログ・サンプリング信号を表す媒体信号である。配列の一実施形態では、ソース・デバイスのセンサは、順序付けられた一連のサンプリング信号を提供する金属酸化シリコン（ＭＯＳ）、ＣＭＯＳ、またはＣＣＤデバイスとすることができる。一実施形態では、センサ・デバイスがビデオ信号を提供するように構成される場合、少なくとも媒体信号のフレームからフレームへの遷移を画定するために、順序付けられた一連のサンプリング値にフレーミング信号が付随する必要がある。他のセンサ・デバイスは、異なる付随信号およびパラメータを有するが、サンプリング信号はそれでもなお、本明細書の開示によって受信および処理することができる。

【0096】

別法として、順序付けられた一連のサンプリング信号は、ＨＤＭＩ、ＤｉｓｐｌａｙＰｏｒｔ、Ｄｉｇｉｔａｌ Ｖｉｓｕａｌ Ｉｎｔｅｒｆａｃｅ、およびＳｅｒｉａｌ Ｄｉｇｉｔａｌ Ｉｎｔｅｒｆａｃｅ規格のうちの１つに従ってフォーマットされた信号を作成するために、サンプリング信号フォーマット配列を使用して作成されたアナログ・サンプリング信号を表す媒体信号である。

【0097】

機能ブロック４９２（点線）は、媒体信号がフォーマットされたタイプであるとき、フォーマットされた信号を、たとえば連続する画素のＲ、Ｇ、Ｂ値など、順序付けられた一連のサンプリング信号に変換するため、ならびにフレーミング信号の抽出、画素の順序の判定（たとえば、フレームの左上から右下）、およびそれぞれの規格の一部である音声などの他の信号に使用される媒体信号レシーバ・ブロックである。機能ブロック４９２の出力のうちの１つは、本明細書に記載する方法で処理された信号である順序付けられた一連のサンプリング信号である。

【0098】

機能ブロック４９３は、順序付けられた一連のサンプリング信号を入力ベクトルに分配するための第１の装置であり、電磁伝播経路４９５と同じ数の入力ベクトルが存在する。機能ブロック４９３内に１つのディストリビュータが存在し、それらの入力ベクトルを、記載の機能ブロック４９４内の対応するエンコーダに提供し、エンコーダごとにそれぞれの数の電磁伝播経路への変調のために、符号化された信号を利用可能にする。

【0099】

図４Ｂは、ソースからの媒体信号を受信するトランスミッタ配列のブロック図であり、この媒体信号は、この図では図ＨＤＭＩ規格信号として示されているが、他の実施形態では生センサ・サンプリング出力であってもよく、トランスミッタ配列による次の処理では、ＲＪ４５コネクタ、例として４つの電磁伝播経路、一実施形態では単一のケーブルの非シールド・ツイスト・ペア（ＵＴＰ）のうちの４つへのトランスミッタの出力を利用可能にする。ＲＪ４５コネクタの使用は、電磁伝播経路への機械インターフェースの一例にすぎず、物理インターフェースはエンコーダ出力の技術仕様に応じて変動し、物理インターフェース要件は電磁伝播経路のタイプによって左右される。

【0100】

トランスミッタ配列は、何らかの規格方式で１組の媒体信号からなる表現を受信し、Ｓ個の入力信号を第１のディストリビュータ・ブロック４１０に提供するように適合された媒体信号レシーバ・ブロック４００を備えており、第１のディストリビュータ・ブロック４１０は、第１のトランスミッタ置換コントローラおよび第１のディストリビュータを含み、ディストリビュータは、本明細書では場合によりメモリ・バンク（バンク）と呼ばれる少なくとも１つのメモリ・アレイを有する。第１のトランスミッタ置換コントローラは、本明細書で後により詳細に説明するように、少なくとも１つの所定のディストリビュータ置換を実行し、メモリ・アレイ内、この実施形態ではアセンブリ・バンクおよびステージング・バンク内へ記憶するために、サンプリング信号を１つまたは複数の入力ベクトルに置換するように適合される。第２のディストリビュータ・ブロック４２０は、プレゼンテーション・バンクと呼ばれる少なくとも１つのメモリ・アレイを有する第２のトランスミッタ置換コントローラを含み、第１のディストリビュータ・ブロック４１０のメモリ・アレイから１つまたは複数の置換された入力ベクトルを受信するように適合される。第２のトランスミッタ置換コントローラは、少なくとも１つの所定の置換を実行し、第２のディストリビュータに関連付けられた記憶アレイ（プレゼンテーション・バンク）内の入力ベクトルを、エンコーダ・ブロック４３０と呼ばれる１つまたは複数のエンコーダ内へ置換し、エンコーダごとに入力ベクトルが存在する。符号化された入力ベクトルが利用可能になり、電磁伝播経路、たとえばそれぞれのＲＪ４５コネクタ・ワイアを介した伝送に好適な信号として変調される。

【0101】

概略的な形態では、第１のディストリビュータ・ブロック４１０は、所定の分配間隔内で入力ペイロードを受信および分配する（この説明の目的で、ペイロードはデジタル・ビデオ信号であるが、ペイロードはサンプル値（電圧または電流の表現など）を含むこともできる）。入力ペイロードは、１組のビデオ信号を含み、各信号は、順序付けられた一連のサンプルであり、ビデオ媒体ソース・デバイスは、各画素値（デジタル表現で、使用されているビデオ信号規格に相当するビット深さを有する）がソース・デバイスから提供される速度（たとえば、ビット毎秒またはサンプル毎秒）を判定する。すなわち、入力サンプルは、図４Ｂに媒体信号レシーバ・ブロック４００およびアセンブリ・バンクの色として、図５にブロック５００（ｐｉｘと示す）の色として示すソースによって使用されるクロック（ｐｉｘｅｌ＿ｃｌｋ）のサイクルごとに、媒体信号レシーバ・ブロック４００によって受け入れられる。

【0102】

第１のディストリビュータ・ブロック４１０内で、ｐｉｘｅｌ＿ｂａｎｋ（ｐｉｘ＿ｂａｎｋと示す）タイミング・ドメインが、図４Ｂに示すように第１のディストリビュータ・ブロック４１０内のステージング・バンクの色によって、図５に示すようにブロック５１０（ｐｉｘ＿ｂａｎｋと示す）の色として使用される。記載する実施形態では、ソース・タイミング・ドメイン（ｐｉｘと示す）およびｐｉｘ＿ｂａｎｋタイミング・ドメインが、同じクロック（場合により、ｐｉｘｅｌ＿ｃｌｋとも呼ぶ）に基づいている。バンクという用語は、それぞれの第１および第２のディストリビュータに関連付けられたメモリ・アレイを指す。各メモリ・アレイは、メモリ割当ての１つまたは複数のバンクとして実装することができ、各バンクは、入力ベクトルを一時的に記憶するために使用される。同様に、第２のディストリビュータ・ブロック４２０内で、第２のトランスミッタ置換コントローラは、本明細書でｓｓｖｔ＿ｂａｎｋタイミング・ドメインと呼ばれ、場合によりｓｓｖｔ＿ｂａｎｋ＿ｃｌｋの形態と同様に使用されるタイミング・ドメインを有する。本明細書では、「ｓｓｖｔ」という用語の使用は、本明細書に開示する配列のうちスペクトラム拡散技法を使用した符号化および復号に関係する部分に対する単なる識別子である。

【0103】

そのタイミング・ドメインは、図４Ｂに示すように第２のディストリビュータ・ブロック４２０の色によって、図５に示すようにブロック５２０（ｓｓｖｔ＿ｂａｎｋと示す）の色として使用される。さらに、エンコーダ・ブロック４３０と呼ばれる１つまたは複数のエンコーダ内には、本明細書でＳＳＶＴタイミング・ドメインと呼ばれ、場合によりｓｓｖｔ＿ｃｌｋの形態と同様に使用されるタイミング・ドメインが存在する。そのタイミング・ドメインは、図４Ｂに示すようにエンコーダ・ブロック４３０の色によって、図５に示すようにブロック５３０（ｓｓｖｔと示す）の色として使用される。

【0104】

第１および第２のディストリビュータは、所定の置換を使用して、長さＮのＰ個の入力ベクトルを形成するように、それぞれのバンク内へ入ってくるペイロードの各サンプリング信号の伝達および位置を制御する。入力ベクトルという用語の使用は、サンプル・ベクトルの各々が何らかの特定の幾何学的特性を表すことを示唆することを意味したものではない。この用語は、順序付けられたサンプル値または別法としてデジタル画素値のストリームとして供給されたビデオ信号から提供されたときに偶然互いに直列に関連付けられたＮ個のサンプルからなる集合の存在を単に定義する。

【0105】

原則的に、Ｌ（固定のＮ）が大きければ大きいほど、与えられる電気レジリエンスもより大きくなるが、より高い周波数でのロールオフの結果を無視することはできない。Ｎ（固定のＬ）が大きければ大きいほど、ｆ＿ｓｓｖｔ＿ｃｌｋを低減させるが、半導体の実施形態ではより大きい回路面積を必要とし、アナログ・チャネルではより多くのビットの分解能を必要とする。したがって、ｆ＿ｓｓｖｔ＿ｃｌｋはＬ／Ｎに比例する。

【0106】

図４Ｃは、トランスミッタ内で使用される様々なタイミング・ドメイン間の関係を含む表である。説明の的で、８Ｋ６０ＹＣｂＣｒ ２０ｂｐｐであり、ここでＰ＝４、Ｎ＝６４、Ｌ＝１２８、Ｓ＝２、およびＳＷ＝１０である。表は、トランスミッタ内に存在しうる４つの異なるタイミング・ドメインｐｉｘ、ｐｉｘ＿ｂａｎｋ、ｓｓｖｔ＿ｂａｎｋ、およびｓｓｖｔを有するアレイであり、これらの行は、信号の数（＃Ｓｉｇｎａｌｓ）、サンプル幅（ＳＷ）、および更新率（ＧＨｚ単位）を指す。

【0107】

「ＳＷ」は、各（デジタル）入力サンプル内のビットの数を指す「ＳＡＭＰＬＥ＿ＷＩＤＴＨ」である。

【0108】

ＳＡＭＰＬＥＳ＿ＦＩＬＬ（ＳＦ）はＮより小さくすることができ、これは置換コントローラが入力ベクトルをＮの全補集合ではなく、各々ＳＡＭＰＬＥＳ＿ＦＩＬＬの有効な有意のサンプルのみで充填することを意味することに留意されたい。これにより、同期設計に対するｓｓｖｔ＿ｃｌｋ周波数とｐｉｘｅｌ＿ｃｌｋ周波数との間の固定の比ｆｓｓｖｔ＿ｃｌｋ＝（Ｓ＊Ｌ）／（Ｐ＊ＳＦ）＊ｆｐｉｘｅｌ＿ｃｌｋが導出される。非同期設計は、後述する異なる比を使用する。

【0109】

一例では、１０８０ｐ６０のＨＤＭＩペイロードが、開示する輸送配列を使用して、Ｎ＝Ｌ＝６４、Ｒ＝Ｓ＝３、Ｗ＝Ｐ＝４を介して得られる。各エンコーダ／デコーダにおける各符号化／復号間隔中に、Ｎ個のサンプルが同時に搬送される。Ｎ＊Ｗ＝２５６個のサンプルが同時に搬送される。２５６サンプルのサイズの１つの「バンク」が、各符号化／復号間隔の始めに、ディストリビュータ／コレクタ・バッファに書き込まれる／から読み取られる。その場合、この実施形態では、次のディストリビュータ／コレクタ設計の問題が存在する。１つの１０８０ｐ走査線＝１９２０＊３のペイロードは、５７６０個のサンプルに等しい。各走査線は、２８０個のクロック・サイクルを含み、ｄａｔａ＿ｅｎａｂｌｅはアサートされず（水平帰線間隔）、したがって各走査線間隔は２２００個のクロック間隔になる。したがって、１つの走査線バッファの望ましいサイズは、バンク・サイズの整数倍である。走査線内のサンプルの数はバンク・サイズの整数倍ではないそれらの（最も可能性が高い）事例では、いくつかの「無意味」なサンプルが搬送される。再構築された「無意味」なサンプルがディストリビュータ出力に提示された時点でｄａｔａ＿ｅｎａｂｌｅがアサートされないため、この発生からアプリケーション・レベルの危険は生じない。しかし、これらの間隔が理想的に関係しない場合、かつ変調間隔を圧搾または伸張することができない場合（たとえば、電磁伝播経路がＵＴＰを介するとき、ＨＤＭＩより「速い」ことが実証されている）、バッファのサイズは、最悪の場合の位相関係に対応する必要がある。

【0110】

他方では、１つまたは複数の関係する入力ベクトルをその固有の速度で搬送し、出力信号値に有害な影響を与えない所定の時間間隔中に対応する再構築されたサンプルがコレクタ出力に提示される限り、入力ベクトルの端部（それぞれのベクトルを保持する各バンクに対してＳａｍｐｌｅ Ｆｕｌｌ条件が存在するが、バンク内にはまだ充填すべきスロットがある）を過ぎた後も「無意味」なサンプルを引き続き搬送することが可能である。ＨＤＭＩレシーバは、たとえば、水平帰線間隔中に受信した擬似ＲＧＢデータを無視する。

【0111】

したがって、一実施形態では、ディストリビュータおよびコレクタの両方が１対の同時プロセスを実行することによって、速度を整合させることができ、プロセスの各々は、１対のそれぞれの数の入力ベクトル・バッファ（１つまたは複数のバンク）において、
●固有輸送に要求される速度におけるディストリビュータ／コレクタの１つのバッファへの固有輸送の書込み／読取り、
●変調／復調速度における他のディストリビュータ／コレクタ・バッファからのエンコーダ／デコーダ読取り／書込み、を動作させる。

【0112】

本明細書に開示する輸送配列は、関連付けられたフレーム・レートを維持するために、固有輸送ビデオ・フレーム間隔内で１つのフレームを再構築することが可能である。したがって、より遅い輸送フレーム搬送をより速い固有輸送配列まで挽回するために利用可能な時間は、１つのフレーム間隔中に水平および垂直帰線間隔に割り当てられた時間の和に等しい。その間隔はまた、フレーム（各々Ｎ個のサンプルを有する）ごとの「予備」位置の数にディストリビュータ／コレクタ入力／出力間隔を掛けた値に等しい。

【0113】

様々な理由で、輸送機構の一実施形態を固有輸送機構より速くすることができるとき、すなわち輸送機構が固有輸送より迅速にフレームを搬送することができるとき、
●Ｗ＞Ｒ、Ｐ＞Ｓであり、
○これはＵＴＰを介するＨＤＭＩのように、一般的な製品における発生であり、
○変調／復調速度＞固有輸送サンプルＩ／Ｏ速度であり、
○簡単な回路の場合、速度が速ければ速いほどより容易に実現可能であり、
○変調速度が速ければ速いほど拡散比は大きくなる。
従来の手法では、開示する輸送機構に背圧を印加することによって速度を整合させるはずである。しかし、開示する輸送のタイミング取得および追跡の態様は、継続的な自由に実行される動作に最適化される。したがって、その状況では、開示する機構を使用するデバイスに対する基本を形成するいかなる実装でも、変調／復調を引き延ばすことは好ましくない。

【0114】

各々の置換された入力ベクトルは、所定のエンコーダ間隔内で、符号化のためにエンコーダ・ブロック４３０内のそれぞれのエンコーダにとって利用可能にされる。各エンコーダ内では、コード・ブック（コードおよびコードの長さＬの選択は本明細書の主題ではないが、２つの参照特許文献から判定することができる）の制御下で、それぞれの入力ベクトルが符号化信号に符号化される。提示される入力ベクトルを符号化するために、スペクトラム拡散直接シーケンス符号分割多重アクセス（ＳＳＤＳ－ＣＤＭＡ）伝送に対する改善が使用される。コードは、一意の索引付きの一連のＬ個のチップであり、コードの各々は、集合内の他のＮ－１個のコードとは異なる。好ましい実施形態では、これらのチップの各々は、＋１または－１の２進値であり、各コードはＤＣ平衡される。コード・ブック内の各コードは、入力ベクトル内の一意の位置に関連付けられる。実施形態の１つのクラスでは、可能なチップ値は－１および＋１であり、これらの２進値は、コードによるＤＣ平衡直接シーケンス変調を容易にするように選択される。各エンコーダからの符号化された信号は、それぞれの電磁伝播経路へ提供される。

【0115】

概略的な形態では、ブロック４２０で使用されるｓｓｖｔ＿ｂａｎｋタイミング・ドメインは、ｓｓｖｔタイミング・ドメインとは異なる（これらの更新率間の関係は、ｆ＿ｓｓｖｔ＿ｂａｎｋ＝ｆ＿ｓｓｖｔ＿ｃｌｋ／Ｌによって与えられる）。第２の置換コントローラおよびエンコーダの場合、ｓｓｖｔタイミング・ドメインは、図４Ｂのブロック４３０内で使用される。概して、クロック信号が、ともに「Ｘタイミング・ドメイン」を構成する１群の同期回路の動作を調節する。クロック信号は通常、見やすいようにＸ＿ｃｌｋと示される。「ｆ＿Ｘ」は、クロック信号の周波数に関する表記である。たとえば、ｓｓｖｔおよびｓｓｖｔ＿ｂａｎｋタイミング・ドメインを考慮すると、本発明者らは上記から、ｆ＿ｓｓｖｔ＿ｂａｎｋ＝ｆ＿ｓｓｖｔ＿ｃｌｋ／Ｅを有する。したがって、ｓｓｖｔ＿ｃｌｋからｓｓｖｔ＿ｂａｎｋに対するクロック信号を導出することができ、同様にｐｉｘ＿ｃｌｋからｐｉｘ＿ｂａｎｋに対するクロック信号を導出することができる。

【0116】

したがって、１つの概略的な形態では、分配間隔は符号化間隔と同じにすることができるが、異なってもよい。概略的な形態では、第１のトランスミッタ置換コントローラは、分配間隔の境界を示すための第１のディストリビュータ・カウンタを有し、第２のトランスミッタ置換コントローラは、符号化間隔の境界を示すためのエンコーダ・クロック・カウンタを有する。システムの一実施形態では、ｆ＿ｓｓｖｔ＿ｂａｎｋ＝ｆ＿ｓｓｖｔ＿ｃｌｋ／Ｌであり、符号化／復号間隔＝ｆ＿ｓｓｖｔ＿ｃｌｋ／Ｌである。別の実施形態では、記憶を介して通信する別個のプロセスによってメモリ・バンクが作成／消費される場合、分配間隔は符号化間隔に等しくないはずである。しかし、タイミング取得および追跡のためにプロセスを継続的に繰り返すことを伴う１次配列では、これらの間隔は、たとえばフレーム内など、いずれか１つの所定の一連のサンプル値中に、整合することが望ましい。

【0117】

ソース端の置換コントローラおよびシンク端の置換コントローラは、それぞれの分配の境界およびそれぞれの収集間隔の境界において、所定の（その時点または実行時の）ディストリビュータ置換およびそれぞれの所定の（その時点または実行時の）コレクタ置換のうちの１つまたは複数を変化させるように適合される。

【0118】

概略的な形態では、電磁伝播経路のシンク端に受信装置が設けられており、受信装置は、電磁伝播経路から受信した信号を復調して、一連のレベルを受信し、これらを復号し、次いで１つまたは複数の復号（次いで出力）されたベクトルを収集し、これらを出力ビデオ信号の形態で出力ペイロードに収集して、シンク・デバイスにとって利用可能にするように適合される。

【0119】

図１１は、再構築されたサンプル信号を、順序付けられた一連の再構築されたサンプリング信号としてシンク・デバイス１２９０に提供する一般的なレシーバのブロック図を示し、順序付けられた一連の信号１２９１は、ソース・デバイスのセンサから導出されたアナログ・サンプリング信号を表す媒体信号である。シンク・デバイスの一実施形態では、シンク・デバイスの個々のセンサは、１つまたは複数の電磁伝播経路４９５（図４Ａにも識別される）からそれらの信号を受信するレシーバ配列（１２９４、１２９３、１２９２）によって受信されたそれらの信号から再構築された順序付けられた一連のサンプリング信号が提供されたとき、一連の画像をビデオ方式で表示するように構成された発光ダイオード（ＬＥＤ）、有機発光ダイオード（ＯＬＥＤ）、またはプラズマ画素要素のアレイとすることができる。一実施形態では、シンク・デバイスがビデオ信号を表示するように構成される場合、少なくとも媒体信号のフレームからフレームへの遷移を画定するために、順序付けられた一連の受信したサンプリングされた値にフレーミング信号が付随することができる。他の発光センサ・デバイスは、異なる信号方式およびパラメータを有するが、再構築されたサンプリング信号はそれでもなお、本明細書の開示によって受信および処理される。

【0120】

別法として、順序付けられた一連の再構築されたサンプリング信号としてシンク・デバイス１２９０に提供される順序付けられた一連のサンプリング信号は、所定の方式に従ってフォーマットされた信号を作成するために、サンプリング信号フォーマット配列を使用して作成されたアナログ・サンプリング信号を表す媒体信号である。例として、この方式は、画像表示デバイス、たとえばコンピュータ・モニタおよびテレビジョン用スクリーン、広告ディスプレイ、飛行情報を表示するために使用されるディスプレイ、またはさらには媒体信号のレコーダ、または媒体信号を繰り返しもしくは分配するためのデバイスなどとともに使用するためのＨＤＭＩ、ＤｉｓｐｌａｙＰｏｒｔ、Ｄｉｇｉｔａｌ Ｖｉｓｕａｌ Ｉｎｔｅｒｆａｃｅ、またはＳｅｒｉａｌ Ｄｉｇｉｔａｌ Ｉｎｔｅｒｆａｃｅ規格とすることができる。

【0121】

図１１で、機能ブロック１２９２（点線）は、媒体信号トランスミッタ・ブロックであり、このレシーバ配列において、再構築された信号（たとえば、サンプル値）、場合によりフォーマットされた媒体信号を受信し、必要に応じてこれらを処理して、シンク・デバイス１２９０によって表示、記録、またはさらに分配されるべき媒体信号を作成するために使用される。順序付けられた一連の信号の所定の変換が存在するフォーマットタイプのうちの１つが、たとえばＹ、ＣｂＣｒであり、もう１つが、連続する画素のＲ、Ｇ、Ｂ値であり、他の情報によって、そのようなフレーミング情報、画素の順序（たとえば、フレームの左上から右下）、およびそれぞれの規格の一部である音声などの他の信号を、必要に応じてフォーマットされた媒体プロトコルに従って適当に識別および処理することができる。一態様において、機能ブロック１２９２は、本明細書に開示する前述のフォーマットされた媒体信号のビデオ信号成分を処理しているが、輸送される媒体信号はまた、音声、制御、および他の非視覚的媒体信号を含むこともできる。

【0122】

機能ブロック１２９３は、順序付けられた一連の復号された信号を出力ベクトルに収集するための装置を含み、電磁伝播経路４９５と同じ数の出力ベクトルが存在し、１つまたは複数の置換を使用して、サンプリング信号の入力ペイロードの表現を、ストリーミングされた出力ペイロード信号としてシンク・デバイス１２９０にとって繰り返し利用可能にする。

【0123】

機能ブロック１２９３は、復号された信号を受信するための１つまたは複数のコレクタ機能ブロックを含む。一般的なレシーバ・アセンブリには、１つまたは複数のコレクタ機能ブロックが存在する。各コレクタは、デコーダ機能ブロック１２９４内のデコーダと同じ数の入力ベクトルを有し、デコーダ・ブロック内には、入ってくる電磁伝播経路と同じ数のデコーダが存在し、各電磁伝播経路は、復調のための信号をそれぞれの数のデコーダ出力へ出力ベクトルとして提供する。

【0124】

図１２Ａに示すように、１つまたは複数の電磁伝播経路の各々から信号を受信するための第２の装置の一態様において、電磁信号を長さＬの順序付けられた一連のサンプルに変換するためのそれぞれのサンプルおよび保持回路が存在する。デコーダは、第１のレシーバ置換コントローラおよび第２のレシーバ置換コントローラを有するコレクタを使用して、対応する入力ベクトルを符号化するために使用された所定のコード・ブックの逆を適用して、長さＮの復号された出力ベクトルを受信バンクへの入力として作成し、各々が、それぞれのディストリビュータならびにそのそれぞれの第１のトランスミッタ置換コントローラおよび第２のトランスミッタ置換コントローラによって実行されたものに対してそれぞれの逆置換を実行すること。概略的な形態では、コレクタ内に３つの置換コントローラ、ディストリビュータ内に３つの置換コントローラが存在することができる。また概略的な形態では、異なるタイミング・ドメインが存在し、シンクに位置するこの第２の装置内には、レシーバで正確なクロック（ｓｓｖｔ＿ｃｌｋ）によって生成することができ、または受信した電磁レベルに基づいて獲得および追跡することができる、デコーダによって使用されるｓｓｖｔドメイン、ｓｓｖｔ＿ｂａｎｋドメイン、ｐｉｘｅｌ＿ｂａｎｋドメイン、ならびに獲得および追跡されたｓｓｖｔ＿ｃｌｋから生成することができるクロック（ｐｉｘｅｌ＿ｃｌｋ）を使用し、したがってシンク・デバイスのその部分を駆動するｐｉｘドメインという、概略的なタイミング・ドメインが存在する。ｆ_{ｓｓｖｔ＿ｃｌｋ}およびｆ_{ｐｉｘｅｌ＿ｃｌｋ}の命名はまた、本明細書では、それぞれのタイミング・ドメイン内のそれぞれのクロック速度の周波数を示すために使用され、この場合、これらはすべて、それぞれの復号および収集間隔に関係する。一実施形態では、間隔の開始または終了のための信号を提供するように所定の速度で動作するカウンタが存在することができ、カウンタ事象の終了は、それぞれの間隔の終了の指示を提供し、そのような事象は、論理形態でまたは個別の信号として受信することができ、たとえばコンピュータ・プロセッサへの所定の入力（割り込み）ピンによって、または所定のメモリ位置状態変化として受信されるトリガである。

【0125】

ｓｓｖｔ＿ｃｌｋおよびｐｉｘｅｌ＿ｃｌｋが非同期になる実装が存在することが可能である。この場合、ソースおよびシンクは、必要に応じて、比ｆ_{ｓｓｖｔ＿ｃｌｋ}／ｆ_{ｐｉｘｅｌ＿ｃｌｋ}を状態信号ダウンケーブルまたはアップケーブルとして通信し（そのような機能は参照特許文献に開示されている）、それによってシンクの装置がｐｉｘｅｌ＿ｃｌｋを回復することを可能にしなければならない。シンクのレシーバは、バンクの充満度に対して所定の値を使用することが可能であり、ソースは、トランスミッタ内のバンクの充満度を示し、その情報をシンクへ通信することも可能であり、したがってシンクは、各バンク内のどれだけのサンプルが有効であるか、およびどれだけが充填されているかが分かる。

【0126】

記載するクロック・ドメイン分割の一実施形態では、置換コントローラは各々、それぞれの間隔の終了を示すように、それぞれの符号化／復号間隔カウンタを維持する。間隔の終了（間隔の終了にいつ到達するかを判定するための機構としてカウンタを使用することが可能である）は、様々なそれぞれのバンク内のサンプルがバンク内またはバンク外へ伝達されたときであり、したがって１つのクロック・ドメインから別のクロック・ドメインへのデータ伝達が発生するとき、伝達は同相である。

【0127】

概略的な形態では、第１のトランスミッタ置換コントローラは、第２のトランスミッタ置換コントローラによって使用される１つまたは複数の所定の置換とは異なる１つまたは複数の所定の置換を実装する。これらの所定の置換の逆は、それぞれの第１および第２のレシーバ置換コントローラによって使用される。

【0128】

しかし、所定の置換は別の所定の置換を変化させる可能性があり、その変化は周期的に、または要求に応じて、またはアルゴリズム的に発生する。それらの選択肢がどのようになぜ引き起こされるかは、本明細書で後に開示する。しかし、伝送される信号は難読化され、それにはセキュリティ上の利益があり、それぞれのエンコーダから電磁伝播経路への信号の伝送中の信号エラーおよび干渉の生成を有益に低減させることができることから、１つまたは複数の置換を変化させることによって１つまたは複数の利益がもたらされ、それに加えて、拡散コードを使用して、利用可能な信号のパワーを電磁伝播経路内の利用可能な周波数スペクトルにわたってより均一に分配するという利益がもたらされる。上記に開示したセキュリティ上の利益のタイプは、符号化および逆の復号のために所定のコード・バンクを使用する利益、ならびにそれらのコードを周期的に、または要求に応じて、またはアルゴリズム的に変化させる選択肢に加えて得られる。

【0129】

一実施形態では、ディストリビュータ／コレクタ置換はアルゴリズム的に変更され、これは符号化間隔の途中に個々の変調間隔を変更することに類似している。どちらもディザリングの形態である。後者は、時間内でディザリングして、クロック・エッジを周波数空間内に拡散する。前者は、正確に再構築されたサンプルを仮定して、シーケンス空間内でディザリングして、ビデオ信号再構築空間内の可能性の数を拡散する。一実施形態では、ディストリビュータが行っている内容が変動している場合でも、コレクタがそれをどのように知るかを知る方法は、擬似乱数ジェネレータによって分散を制御することであり、受信側はそれに対するシードを知っている必要がある。このとき、変化はフレームごとに生じる可能性があるため、各後続フレームにおける所定のまたはさらにはランダムの画素情報の表現に何らかの干渉が含まれる可能性があり、ペイロードは人間による知覚のためのビデオであるため、人間の目は知覚可能な場合でもこの小さい変化を平均する。しかし、そのような関係データの収集および伝送がライン指向、ブロック指向、またはフレーム指向である場合、フレーム遅延を誘起し、メモリの必要を増大させる場合でも、フレーム指向が好ましい。別法として、サブバンドと通信されるフレーミングおよびクロック同期データが存在し、したがってデータ速度が非常に低いため、可変の置換の順序付け同期のための少量の余分の状態の輸送には十分な容量がある。

【0130】

一実施形態では、ソース端の置換コントローラおよびシンク端の置換コントローラは、それぞれの分配の境界およびそれぞれの収集間隔の境界において、所定の（その時点または実行時の）ディストリビュータ置換およびそれぞれの所定の（その時点または実行時の）コレクタ置換のうちの１つまたは複数を変化させるように適合される。

【0131】

さらに、置換コントローラのうちの１つを使用してフレーム変調／復調速度（ＥＮＣＯＤＥ／ＤＥＣＯＤＥ間隔）をビデオ・インターフェースの固有サンプル速度と整合させる速度整合の可能性が存在する。符号化および復号は、ソースによってどの方式が提供され、シンクによってどの方式が提供されても、全４：４：４のペイロードで行われることが可能である。さらなる例では、ディストリビュータに対して４：４：４表現を生成するための固有インターフェース入力パーサと、コレクタの４：４：４出力から必要とされる表現を構築するための異なる固有インターフェース出力フォーマッタとが存在することができる。

【0132】

図６は、ソース配列とともに使用するためのディストリビュータ装置の一実施形態のブロック図を示し、ソース配列は、サンプリング信号のペイロードを提供し、このブロック図は、各々所定の間隔で動作する第１、第２、および第３のトランスミッタ置換コントローラならびに１つまたは複数のメモリ・アレイの一実施形態を示す。ソースからのサンプルは、様々なメモリ・アレイ（場合により、本明細書でメモリ・バンクまたはバンクと呼ぶ）に置換することができ、したがって図６では３つの置換コントローラが示されている。しかし、どれだけ多くの個々の置換コントローラが存在しまたは使用されても、ソース・サンプルとエンコーダ入力ベクトル位置との間で１つの置換のみが実現される（所与の時間）。

【0133】

Ｎ個のサンプルが各バンクに分配される実施形態が本明細書にさらに開示されるが、１つのバンクまたは各バンク内にＮ個未満のサンプルのみが充填のために存在してもよい（Ｓａｍｐｌｅ Ｆｉｌｌ（ＳＦ）、ここでＳＦ＜Ｎ）。さらに、ディストリビュータ内のバンク内へおよびバンク間で遷移するために使用される置換が同じであっても異なってもよい実施形態が存在する。さらに、置換を時間に応じて同じ遷移位置で前の置換から変化させることができる（セキュリティ機能を提供するため）。さらに、サブバンド・データ（情報）を通信するバンク内（または各バンク内）の未使用のサンプル入力ベクトル位置（Ｎ－ＳＦ）の使用により、この置換またはディストリビュータ内で使用される１つもしくは複数の所定の置換のスキームの通信を可能にすることができ、したがって対応するコレクタが、対応する１つまたは複数の逆置換を適用することができる。

【0134】

図７は、ソース配列とともに使用するためのディストリビュータのさらなる実施形態のブロック図を示し、ソース配列は、サンプリング信号のペイロードを提供し、このブロック図は、各々所定の間隔で動作する第１および第２のトランスミッタ置換コントローラ、ならびに１つまたは複数のメモリ・アレイの一実施形態を示す。第１の置換コントローラにおいて、１つのサイクルにつきＳ個のサンプルが入ってきて、アセンブリ・バンク内へ挿入される。サイクルごとに、サンプルの宛先経路が経路書込み許可アービタ（コントローラ）によってラウンドロビン方式で変更され、各経路のメモリ・アレイ内でサンプルがアレイの下方へシフトされる。所与の例では、Ｎ＞ＳＦであり、したがって各経路のメモリ・アレイ内のＮ－ＳＦ空間にはサンプルがないままであることに留意されたい。第２の置換コントローラにおいて、サンプルはそれぞれのメモリ・アレイ内に留まってステージング・バンク・メモリ・アレイに入り、ハードワイヤードまたはハードコードすることができる所定の方法で置換される。サンプルは、バンク・カウンタによって発行されるバンク終了によって示されるバンク間隔ごとに、ステージング・バンクによって取得される。サンプルは、コード・カウンタによってコード・カウンタから発行されるバンク終了によって示されるバンク間隔ごとに、それぞれの位置に留まってプレゼンテーション・バンクのメモリ・アレイに入る。これは、バンク・カウンタのバンク終了指示から位相がずれるが、同じ速度で発生し、したがってクロック・ドメイン同期の問題は生じない。

【0135】

図７は、ディストリビュータ・アーキテクチャおよびエンコーダＥ０～Ｅ３とのその関係を示す。第１の置換コントローラは、サンプル（一度にＳ個のサンプル）を受信し、それらを置換してアセンブリ・バンク内へ記憶する。図７はまた、充填されたアセンブリ・バンクの内容の第２の置換によって充填されたステージング・バンクを示す。ステージング・バンクの充填（先に使用された置換とは異なることができるさらなる置換を使用）の終了時に、ステージング・バンクの内容は、エンコーダに露出されたバンクであるプレゼンテーション・バンク内へロードされる。プレゼンテーション・バンクの内容は、符号化間隔全体にわたって有効なままであり、符号化間隔中にエンコーダ（ｓｓｖｔ＿ｃｌｋドメイン内）によって使用される。ｆｓｓｖｔ＿ｃｌｋおよびｆｐｉｘｅｌ＿ｃｌｋが非同期になる実装の可能性がある。この場合、２つの端部（ソースおよびシンク）が比ｆｓｓｖｔ＿ｃｌｋ／ｆｐｉｘｅｌ＿ｃｌｋをサブバンドで通信し、それによってシンク端のレシーバがｆｐｉｘｅｌ＿ｃｌｋを可能な限り正確に回復することを可能にしなければならない。この比は、少なくとも１でなければならず、固定の計算精度の有理値のみに抑制されることに留意されたい。ステージング・バンクは、プレゼンテーション・バンクと同様に１つのバンク間隔に１回ずつロードされるが、異なるバンク間隔段階でロードされ、したがってクロック・ドメインの交差は安全である。プレゼンテーション・バンクは、エンコーダの機能と同期しており、有効なデータをエンコーダに露出させる。

【0136】

図７Ａは、それぞれの置換コントローラおよびメモリ・アレイを含む第１および第２のディストリビュータ・ブロックを有するディストリビュータ、ならびにメモリ・アレイおよびコントローラを有するプレゼンテーション・バンクの概略的な実施形態を提供する。

【0137】

図８は、プロセッサとして実装された第１のトランスミッタ置換コントローラ、ならびに実行可能なコードおよび少なくとも１つの置換を記憶するための関連メモリの一実施形態のブロック図を示す。プロセッサは、バンク間隔ごとに異なる置換タイプに変化することを選択することができる。置換制御は、メモリから入手され、データｍｕｘおよび書込み許可制御としてアセンブリ・バンクのメモリ・アレイへ送信される。

【0138】

ただし、図８に示すプロセッサ手法は、置換コントローラの一実施形態である。コントローラは、制御可能なスイッチング・デバイス（シフト・レジスタなど）として、または異なるバンク間のそれぞれの位置で使用されるべき置換の１つもしくは複数の固定されているが選択されたコントローラのうちの１つとして構成することが可能であり、異なるバンク間で適用される異なる置換が存在することができる。

【0139】

図９は、Ｐ個のエンコーダに対して概略化することができる、シフト・レジスタとして実装された第１のトランスミッタ置換コントローラの図を示す。各エンコーダの入力ベクトルは、独自のシフト・レジスタとして実装され、Ｓ個の位置がサイクルごとにシフトされる。サンプル経路宛先は、サンプルがどの経路に向けられるかを決定する経路書込み許可アービタによって、ラウンドロビン方式で回転される。これは、入ってくるＳ個のサンプルのファンアウトが各経路入力ベクトル内の第１のＳ個の位置のみに制限されるため、特に効率的な実装である。当然ながら、シフト・レジスタは、最も古いサンプルがより下位の索引に位置するように、入力ベクトルの他の方向に実装することもできる。Ｎ／Ｓが整数ではない場合、実装者は、Ｓで割ることができるＳＦパラメータ（ＳＦ＜Ｎ）を選定し、シフト・レジスタをＮではなくＳＦ個の位置に制限することができることに留意されたい。

【0140】

図１０は、エンコーダの配列の一実施形態を示し、図７のディストリビュータから利用可能にされた４つの入力ベクトルの各々に対してエンコーダが存在し、単一のエンコーダが、符号化されたサンプルを４つの電磁伝播経路のうちのそれぞれ１つに提供する。この図は、Ｐ個のエンコーダのうちの１つの一実施形態であり、８ビット・サンプルに対するデジタル実装にとって好ましい実施形態である。Ｐ個のＥＭ経路が存在し、各ＥＭ経路は、対になったエンコーダおよびデコーダによって終端される。そのような各対は、連続するＮサンプルの入力ベクトルを搬送し、単一のバンクの符号化／復号間隔ごとにＬ個の変調／復調サイクルを適用する。

【0141】

図１２Ａは、電磁伝播経路のシンク端に位置し、一般的なトランスミッタ・アセンブリとして図４Ｂおよび図７Ａに別個に示した要素を組み合わせたレシーバ・アセンブリの一実施形態のブロック図を示す。この図で、再構築されたサンプルは、ＨＤＭＩトランスミッタへ転送され、したがってデジタル化およびシリアル化されてから、ＨＤＭＩトランスミッタへ進む。

【0142】

図１２Ｂは、図１２Ａに示す実施形態に対するパラメータ値の関係を列挙する表を提供し、４つのＥＭ経路を介して受信した８Ｋビデオに対する一例を提供する。

【0143】

図１３Ａ、図１３Ｂ、および図１３Ｃは、レシーバ・アセンブリとともに使用するためのコレクタの実施形態のブロック図を示し、これらのブロック図は、デコーダからの復号された出力サンプルの入力を示し、コレクタは、各々所定の間隔で動作する第１のレシーバ置換コントローラ（図１３Ａの受信コントローラおよびステージング・コントローラ）および第２のレシーバ置換コントローラ（図１３Ａの分解コントローラ）と、１つまたは複数のメモリ・アレイとを有し、シンク配列には、サンプリング信号の再構築されたペイロードが提供される。

【0144】

図１４は、プロセッサとして実装された第１のレシーバ置換コントローラ、ならびに実行可能なコードおよび少なくとも１つの置換を記憶するための関連メモリの一実施形態のブロック図を示す。

【0145】

図１５は、プロセッサとして実装された第２のレシーバ置換コントローラ、ならびに実行可能なコードおよび少なくとも１つの置換を記憶するための関連メモリの図を示す。

【0146】

図１６は、入ってくるサンプルをグレー・コード・アドレスの位置で入力ベクトルに置換する第１の分配置換の図を示す。直列で受信されて入ってくるサンプルＳは、入力ベクトル位置のすべてにファンアウトされる。入力ベクトル内の各位置に対する書込み許可は、デマルチプレクサを使用してグレー・コード・カウンタによって設定される。ＥＯＢ（バンク終了）指示により、グレー・カウンタを０にリセットする。

【0147】

図１７は、コレクタによって使用された分配置換の逆の図を示す。出力ベクトル内のサンプルは、グレー・コード・カウンタ内のそれらの位置を多重化することによって、直列に送信される（一度にＳ個）。ＥＯＢ（バンク終了）指示により、グレー・カウンタを０にリセットする。

【0148】

図１８は、デコーダからの再構築されたペイロード信号をステージング・バンク内へ受信し、次いで分解バンクへ、次いでシンクへ送るシンク・コレクタの一実施形態のブロック図を示す。図１８は、ステージング・バンクがコード・カウンタを使用するｓｓｖｔクロック・ドメイン内にあり、分解バンクがバンク・カウンタを使用する画素クロック・ドメイン内にあることを示す。カウンタは、ちょうど同じ復号間隔であるが異なるクロック・ドメイン内で数える。リセット時、カウンタは互いからオフセットでリセットされ、したがってそれぞれのバンク終了指示は常にその同じオフセットにあり、これにより読取り／書込みクロック・ドメインの同期の問題を回避する。

【0149】

図１９は、ディスプレイ・ドライバへ送達された再構築されたペイロード信号を受信するシンクの一実施形態のブロック図を示す。分解バンクがバンク終了（ＥＯＢ）時に満杯であるとき、サンプルはディスプレイ・ライン・ドライバの一部へロードされる。単一の画像ライン内にいくつかのバンクが存在し、これらはラインが満杯になるまで、１つずつライン・ドライバ内へ調停される（簡単なシフト・レジスタ内で）。ライン内の最後のバンクが書き込まれたとき、これはまた、ラインが実行可能であるという指示（ライン完了）になり、ディスプレイ・バッファに書き込むことができる。ディスプレイ・バッファは、画像内のすべてのラインを含み、これらのラインはまた、「ライン完了」指示からくる簡単なシフト・レジスタ調停において一度に１つずつ書き込まれる。画像の最後のラインが書き込まれたとき、これはまた、全フレームが実行可能であるという指示（フレーム完了）になる。

【0150】

図２０は、非同期のｓｓｖｔ＿ｃｌｋおよびｐｉｘｅｌ＿ｃｌｋを有するディストリビュータ・コントローラのブロック図を示す。非同期設計において、ｓｓｖｔ＿ｃｌｋおよびｐｉｘｅｌ＿ｃｌｋは関係せず、これはバンク内のサンプル（ＳＦパラメータに取って代わる）の充満度（バンク充満度＝ＢＦ）が分配間隔間で一定ではないことを意味し、ＢＦの平均は（Ｓ＊Ｌ＊Ｆｐｉｘｅｌ＿ｃｌｋ）／（Ｐ＊Ｆｓｓｖｔ＿ｃｌｋ）である。非同期設計では、各伝送バンク内でＢａｎｋＦｕｌｌ（ＢＦ）をマークする必要がある。ｓｓｖｔ＿ｃｌｋドメイン内のコード・カウンタは、実際の符号化／分配間隔を決定し、Ｅ／２カウントに到達したとき、ｐｉｘｅｌ＿ｃｌｋドメインのバンク・カウンタをリセットする。バンク・カウンタがリセットされると、アセンブリ・バンクをリセットし、ステージング・バンクをサンプリングして、その間隔内で到達したＢＦをマークする。

【0151】

図２１は、非同期のｓｓｖｔ＿ｃｌｋおよびｐｉｘｅｌ＿ｃｌｋを有するコレクタ・コントローラのブロック図を示す。ｓｓｖｔ＿ｃｌｋドメイン内のコード・カウンタは、実際の復号間隔を決定するが、復号されたバンクは、伝送前にディストリビュータによってマークされた変動するＢａｎｋＦｕｌｌ（ＢＦ）を有する。ＢＦ指示は、バンク内の実際のサンプルの数を判定するために分解バンクのバンク・カウンタ内で抽出および使用され、これは、このバンク内のバンク・カウンタの限度を設定する。コレクタ内のｐｉｘｅｌ＿ｃｌｋおよびｓｓｖｔ＿ｃｌｋは、同期機構が非同期設計で機能するように、ディストリビュータ内のｐｉｘｅｌ＿ｃｌｋおよびｓｓｖｔ＿ｃｌｋの周波数に整合しなければならない。

【0152】

置換のうちの１つまたは複数（ただし、ディストリビュータとコレクタとの間で連係するべきである）は、対応する入力および出力ベクトルに当てはまり、それぞれのバンクのそれぞれのクロックと同期されるように変化させることが可能である。メモリは、オペレーティング・システムおよび追加のソフトウェア・モジュール、または命令、アルゴリズム、およびコード・セットのコピー、所定の置換を変化させるための置換およびアルゴリズム、ならびに変化の方法およびタイミングの一時的および非一時的記憶に使用することができる。置換がディストリビュータにオンザフライで生成されるとき、シードを生成するための配列を設けることができ、シードは次いで、置換を生成するために使用される。シードは、擬似乱数ジェネレータを初期化するために使用される数である（ベクトルとすることができる）。たとえばマウスまたはトラッキング・デバイスの動き、コンピュータ・システムの状態（レジスタの時間および状態の組合せなど）など、ランダムであることが予期される入力から、ランダムなシードを生成することもでき、または暗号的に安全な擬似乱数ジェネレータもしくはハードウェア乱数ジェネレータを使用することができる。

【0153】

プログラムされた制御下で所定の置換に変化がある場合、それぞれの置換コントローラによって、新しく生成された置換へ変化するように実行することができ、新しく生成された置換は、所定のシードを使用する置換生成アルゴリズムに基づく。各置換コントローラは、メモリ記憶要素を有し、１つまたは複数の所定の置換生成シードがその中に記憶される。実行可能な制御下で、所定のシードがそれぞれの記憶部からそれぞれの置換コントローラにとって利用可能にされ、所定のシードをそれぞれの記憶部からそれぞれの置換コントローラにとって利用可能にすることは、プログラムされた制御下で、それぞれの置換コントローラによって、周期的に、または置換コントローラからの要求に応じて、またはシンク・デバイスもしくはコレクタ置換コントローラからの受信したコマンドによって開始されて、またはアルゴリズム的に、所定のシードを変化させるように実行される。

【0154】

ＳＳＶＴ信号、符号化、および復号
上述したように、本発明の様々な実施形態は、ＥＭ経路を介したＳＳＶＴ信号の伝送および受信を開示する。以下、そのような信号の符号化および復号に関するさらなる詳細を提供する。

【0155】

本開示の目的で、電磁信号（ＥＭ信号）は、振幅が時間とともに変化する電磁エネルギーとして表される変数である。ＥＭ信号は、対線（またはケーブル）、自由空間（または無線）、および光または導波路（ファイバ）などのＥＭ経路を通って、トランスミッタ端末からレシーバ端末へ伝播する。ＥＭ信号は、２つの次元、すなわち時間および振幅の各々において、連続または個別として独立して特徴付けることができる。「純粋なアナログ」信号は、連続する時間、連続する振幅のＥＭ信号であり、「デジタル」信号は、個別の時間、個別の振幅のＥＭ信号であり、「サンプリングされたアナログ」信号は、個別の時間、連続する振幅のＥＭ信号である。本開示は、既存のＳＳＤＳ－ＣＤＭＡ信号に対する改善である「拡散スペクトル・ビデオ輸送」（ＳＳＶＴ）信号と呼ばれる新規な個別の時間、連続する振幅のＥＭ信号を開示する。ＳＳＶＴは、改善された拡散スペクトル直接シーケンス（ＳＳＤＳ）に基づく変調を使用する１つまたは複数のＥＭ経路を介した電磁信号の伝送を指す。

【0156】

符号分割多重アクセス（ＣＤＭＡ）は、セルラー電話通信を含む無線通信技術に一般に使用されるよく知られているチャネル・アクセス・プロトコルである。ＣＤＭＡは、多重アクセスの一例であり、いくつかの異なるトランスミッタが、単一の通信チャネルを介して情報を同時に送信することができる。電話通信の応用例では、ＣＤＭＡは、複数のユーザが他のユーザからの干渉なく所与の周波数帯を共用することを可能にする。ＣＤＭＡは、各ユーザのデータを符号化するために一意のコードに依拠するスペクトラム拡散直接シーケンス（ＳＳＤＳ）符号化を用いる。一意のコードを使用することによって、ユーザ間の干渉なく、複数のユーザの伝送を組み合わせて送信することができる。受信側では、同じ一意のコードを使用して、各ユーザが伝送を復調し、各ユーザのデータをそれぞれ回復する。

【0157】

ＳＳＶＴ信号は、ＣＤＭＡとは異なる。入力ビデオ（たとえば）サンプルのストリームがエンコーダで受信されると、これらは複数のエンコーダ入力ベクトルの各々にＳＳＤＳに基づく変調を適用することによって符号化され、ＳＳＶＴ信号を生成する。ＳＳＶＴ信号は次いで、伝送媒体を介して伝送される。受信側では、対応するＳＳＤＳに基づく復調を適用することによって、入ってくるＳＳＶＴ信号が復号されて、符号化されたサンプルを再構築する。その結果、複数のユーザからのデータを複数のレシーバへ送達するＣＤＭＡとは異なり、色および画素に関係する情報を含む時間で順序付けられたビデオ・サンプルの元のストリームが、単一のビデオ・ソースから単一のビデオ・シンクへ搬送される。

【0158】

図２２は、信号サンプル、この場合はアナログ値がどのようにエンコーダ内で符号化され、次いで電磁経路を介して送信されるかを示す非常に簡単な例を示す。ビデオ・フレーム内の個々の画素の電圧を表すＮ個のアナログ値９０２～９０８の入力ベクトルが示されている。これらの電圧は、白黒画像の光度、または画素内の特定の色値、たとえば画素のＲ、Ｇ、もしくはＢ色値の光度を表すことができ、すなわち各値が、指定された色空間における感知または測定された光の量を表す。この例では画素電圧が使用されるが、この符号化技法は、ＬＩＤＡＲ値、音値、触覚値、エアロゾル値など、センサからの様々な信号のいずれかを表す電圧とともに使用することができ、アナログ値は、電流などの他のサンプルを表すこともできる。デジタル値の信号サンプルはまた、符号化することができ、このデジタル符号化については以下に説明する。さらに、１つのエンコーダおよび１つのＥＭ経路が示されているが、本発明の一実施形態は、各々ＥＭ経路を介して伝送する複数のエンコーダともよく機能する。

【0159】

好ましくは、これらの電圧の範囲は効率のために０～１Ｖであるが、異なる範囲も可能である。これらの電圧は、典型的には、フレームの行内の画素から特定の順序で取得されるが、別の慣習を使用して、これらの画素を選択して順序付けることもできる。符号化のためにこれらの画素を選択して順序付けるためにどの慣習が使用されても、これらの電圧を同じ順次で復号し、次いでこれらが属するその結果得られるフレーム内に配列するために、その同じ慣習が受信端でデコーダによって使用される。同様に、フレームがカラーであり、ＲＧＢを使用する場合、このエンコーダ内の慣習は、まずＲ画素電圧のすべてが符号化され、次いでＧおよびＢ電圧が符号化されるものとすることができ、または慣習は、電圧９０２～９０６がその行内の画素のＲＧＢ値であり、次の３つの電圧９０８～９１２が次の画素のＲＧＢ値を表し、以下同様のものとすることができる。この場合も、電圧を順序付けて符号化するためにこのエンコーダによって使用されるものと同じ慣習が、デコーダによって受信端で使用される。デコーダが同じ慣習を使用する限り、アナログ値９０２～９０８を順序付けるための任意の特定の慣習（色値、行などによる）を使用することができる。示されているように、コード・ブック内のエントリの数によってのみ制限されるコード・ブック９２０を使用して、任意の数のＮ個のアナログ値９０２～９０８を符号化のために一度に提示することができる。

【0160】

上述したように、コード・ブック９２０は、任意の数のＮ個のコード９３２～９３８を有し、この簡単な例で、コード・ブックは４つのコードを有し、これは４つのアナログ値９０２～９０８が一度に符号化されることを意味する。１２７個のコード、２５５個のコードなど、より多数のコードを使用することもできるが、回路の複雑さなどの実際的な問題により、好ましくはより少ないコードが使用される。当技術分野では知られているように、コード・ブック９２０は、各々長さＬのＮ個の相互に直交するコードを含み、この例ではＬ＝４である。典型的には、各コードはＳＳＤＳコードであるが、必ずしも本明細書に論じる拡散コードであるとは限らない。示されているように、各コードは、Ｌ個の時間間隔（「チップ」とも呼ぶ）に分割され、各時間間隔は、そのコードのための２進値を含む。コード表現９４２に示されているように、コード９３４は、従来の２進形式で「１１００」と表すことができるが、その同じコードはまた、以下に説明するように値を変調するときの容易な使用のために、コード表現９４４に示すように「１ １ －１ －１」と表すことができる。コード９３２および９３６～９３８はまた、９４２または９４４に表すことができる。長さＬの各コードは、ＣＤＭＡで行われるように、異なるコンピューティング・デバイス（電話など）、異なる人物、または異なるトランスミッタに関連付けられないことに留意されたい。

【0161】

したがって、伝送媒体３４を介して４つのアナログ値９０２～９０８をレシーバ（対応するデコーダを有する）へ送信するために、次の技法が使用される。各アナログ値は、その対応するコードの表現９４４内の各チップによって変調され、たとえば値９０２、すなわち０．３が、コード９３２の表現９４４内の各チップによって９４８で時間的に順次変調される。変調９４８は、乗算演算子とすることができる。したがって、コード９３２によって０．３を変調する結果、一連の「０．３、０．３、０．３、０．３」が得られる。コード９３４によって０．７を変調すると、「０．７、０．７、－０．７、－０．７」になり、値「０」は「０、０、０、０」になり、値「１」は「１、－１、１、－１」になる。典型的には、各コードの第１のチップがその対応するアナログ値を変調し、次いで各コードの次のチップがそのアナログ値を変調するが、実装はまた、そのコードのすべてのチップによって特定のアナログ値を変調してから、次のアナログ値へ進むこともできる。

【0162】

各時間間隔で、変調されたアナログ値は次いで、９５１で加算され（この図面では垂直に知覚される）、アナログ出力レベル９５２～９５８を取得し、たとえばこれらの時間間隔に対する変調された値の加算の結果、２、０、０．６、－１．４の出力レベルが得られる。これらのアナログ出力レベル９５２～９５８は、伝送ラインの電圧制限と位置合わせされるようにさらに正規化または増幅することができ、次いで伝送媒体３４の電磁経路（差分ツイスト・ペアなど）を介してその順序で時間的に順次送信することができる。レシーバは次いで、それらの出力レベル９５２～９５８をその順序で受信し、次いで同じコード・ブック９２０を使用して、ここに示す符号化スキームの逆を使用してそれらを復号する。その結果得られる画素電圧９０２～９０８は次いで、使用される慣習に従って、受信端におけるディスプレイのフレーム内に表示することができる。したがって、アナログ値９０２～９０８は、実質上同期して符号化され、単一の電磁経路を介して、順次一連のＬ個のアナログ出力レベル９５２～９５８で送信される。本明細書に図示および記載するように、多数のエンコーダおよび電磁経路を使用することもできる。さらに、このようにして符号化することができるＮ個のサンプルの数は、コード・ブック内で使用される直交コードの数に依存する。

【0163】

有利には、頑強なＳＳＤＳ技法（拡散コードなど）の使用の結果、帯域幅が大幅に低下するが、相互に直交するコードの使用、対応するコードのチップによる各サンプルの変調、加算、およびＮ個のサンプルの伝送が、Ｌ個の出力レベルを使用して並行して行われる結果、著しい帯域幅利得が得られる。２進数字が直列で符号化され、次いで加算される従来のＣＤＭＡ技法とは対照的に、本発明はまず、対応するコード内の各チップによってサンプル全体（すなわち、単一のビットではなくアナログまたはデジタル値全体）を変調し、次いでそれらの変調をコードの各時間間隔で加算して、各々の特定の時間間隔に対する結果として得られるアナログ電圧レベルを取得し、したがってその結果得られる波形の振幅を利用する。２進数字の表現ではなく、これらのアナログ出力レベルが、伝送媒体を介して送信される。さらに、本発明は、異なる人物、異なるデバイス、または異なるソースによる複数のアクセスを可能にし、複数のシンクへ送信するＣＤＭＡ技法とは異なり、アナログ電圧を１つのビデオ・ソースから別のビデオ・シンクへ、すなわち端点から端点へ送信することを容易にする。さらに、サンプル値の輸送に圧縮は必要とされない。

【0164】

図２３は、デジタル値である信号サンプルに適用可能なこの新規な符号化技法を示す。ここで、デジタル値９０２’～９０８’は、電圧のデジタル表現である。電圧の異なる例を使用すると、値９０２’は「１１０１」であり、値９０４’は「００１１」であり、値９０６’は「０００１」であり、値９０８’は「１０００」である。各デジタル値は、変調されるべきデジタル値に対応するコードのチップに応じて、各コードの表現９４４によって、すなわち「１」または「－１」によって変調（デジタルで乗算）される。各コードの第１の時間間隔９４０のみを考慮し、符号ビットである最上位ビット（ＭＳＢ）を追加すると、「１１０１」を変調すると「０１１０１」になり（ＭＳＢ「０」は正の値を意味する）、「００１１」を変調すると「０００１１」になり、「０００１」を変調すると「００００１」になり、「１０００」を変調すると「０１０００」になる。これらの変調された値は、第１の時間間隔に注釈で示されている（示されていないが、－１チップを変調すると負の値になり、これは負の値に対する好適な２進表現を使用して２進で表すことができる）。

【0165】

デジタルで加算すると、第１の時間間隔内のこれらの変調された値は、デジタル値９５２’「０１１００１」をもたらし（この場合も、ＭＳＢは符号ビットである）、他のデジタル値９５４’～９５８’は、この例では示されていないが、同様に計算される。この加算を１０進法で考慮すると、変調された値１３、３、１、および８が合計２５になることを検証することができる。この例では示されていないが、典型的には、加算が６つ以上のビットを必要としうることから、その結果得られるレベル９５２’～９５８’に対して追加のＭＳＢが利用可能である。たとえば、値９０２’～９０８’が４つのビットを使用して表される場合、最大１０個のビットを使用してレベル９５２’～９５８’を表すことができ、その場合、６４個のコードが存在する（６４ビットのｌｏｇ２を追加）。または、３２個の変調された値が加算される場合、さらに５つのビットが追加される。出力レベルに必要とされるビットの数は、コードの数に依存する。

【0166】

出力レベル９５０’はまず、ＤＡＣの入力要件に適応するように正規化することができ、次いでＤＡＣ９５９へ順次送られて、ＥＭ経路を介した伝送のために各デジタル値を対応するアナログ値に変換される。ＤＡＣ９５９は、ＭＡＸ５８５７ ＲＦ ＤＡＣとすることができ（ＰＬＬ／ＶＣＯを乗算するクロック、および１４ビットＲＦ ＤＡＣコアを含み、複雑な経路は迂回して、ＲＦ ＤＡＣコアに直接アクセスすることができる）、それに続いて示され地内帯域通過フィルタ、次いで可変利得増幅器（ＶＧＡ）を含むことができる。いくつかの状況では、レベル９５０’で使用されるビットの数は、ＤＡＣ９５９によって可能にされる数より大きく、たとえばレベル９５２’は１０ビットで表されるが、ＤＡＣ９５９は８ビットＤＡＣである。これらの状況では、ディスプレイにおいてその結果得られる画像の視覚品質に損失を生じることなく、適当な数のＬＳＢが廃棄され、残りのＭＳＢがＤＡＣによって処理される。

【0167】

有利には、デジタル値全体が変調され、次いでこれらの変調されたデジタル値全体がデジタルで加算され、変換および伝送のためのデジタル出力レベルをもたらす。この技法は、デジタル値の各２進数字を変調し、次いでこれらの変調されたビットを加算して出力をもたらすＣＤＭＡとは異なる。たとえば、各デジタル値内にＢ個のビットが存在すると仮定すると、ＣＤＭＡでは、合計Ｂ＊Ｌ個の出力レベルを送信するべきであるが、この新規なデジタル（またはアナログ）符号化技法では、合計Ｌ個の出力レベルのみを送信するべきであり、したがって有利になる。

【0168】

図２４は、図２２のエンコーダを使用して符号化されたアナログ入力レベルの復号を示す。示されているように、Ｌ個の入力レベル９５０が、伝送媒体３４の単一の電磁経路を介して受信される。本明細書に記載し、前述したように、コード・ブック９２０は、Ｎ個の直交コード９３２～９３８を含み、これらを使用して入力レベル９５０を復号して、Ｎ個のアナログ値９０２～９０８の出力ベクトル、すなわち上記で符号化されたものと同じアナログ値９０２～９０８をもたらす。復号を実行するために、垂直の矢印によって示すように、各入力レベル９５２～９５８は、出力ベクトル９０２～９０８内の特定の索引に対応する各コードの各チップによって９６１で変調される。第１のコード９３２によるレベル９５２～９５８の変調を考慮すると、そのような変調は、一連の変調された値「２、０、０．６、－１．４」をもたらす。第２のコード９３４によるレベル９５２～９５８の変調は、一連の変調された値「２、０、－０．６、１．４」をもたらす。第３のコード９３６による変調は、「２、０、０．６、－１．４」をもたらし、第４のコード９３８による変調は、「２、０、０．６、１．４」をもたらす。

【0169】

次に、水平の矢印によって示されているように、各々の一連の変調された値は加算されて、アナログ値９０２～９０８のうちの１つをもたらす。たとえば、第１の数列は、加算されてアナログ値「１．２」をもたらす（換算計数「４」を使用して正規化された後、「
０．３」になる）。同様に、他の３つの一連の変調された値も、加算されてアナログ値「
２．８」、「０」、および「４」をもたらし、正規化された後、アナログ値９０２～９０８の出力ベクトルを与える。各コードは入力レベルを変調することができ、次いでその数列を加算することができ、または各数列が加算される前に、すべてが入力レベルを変調することができる。したがって、Ｎ個のアナログ値９０２～９０８の出力ベクトルが、Ｌ個の出力レベルを使用して並行して輸送される。

【0170】

デジタル入力レベルを復号する例は、これらの例には示されていないが、当業者であれば、上記の説明におけるデジタル値の符号化を読めば、そのような復号を実行することが単純明快であることが理解されよう。

【0171】

図２５Ａ、図２５Ｂ、および図２５Ｃは、エンコーダおよびデコーダがアナログ・サンプルまたはデジタル・サンプル上で動作することができることを示し、様々なアナログおよびデジタルのエンコーダおよびデコーダについてはすでに上述した。上記で説明したように、２つ以上のＥＭ経路が存在することができ、当てはまる場合、それに応じて２つ以上のエンコーダ／デコーダ対および対応する数のＤＡＣまたはＡＤＣｓが存在することができる。

【0172】

図２５Ａは、アナログ・エンコーダおよび対応するアナログ・デコーダの使用を示す。アナログ・エンコーダ９００への入力は、アナログ・サンプル９７０またはデジタル・サンプル９７１であり、デジタル・サンプル９７１は、アナログ・エンコーダに位置するＤＡＣ９７２によってアナログに変換されている。こうして、アナログ・エンコーダに到達したアナログまたはデジタル・サンプルを、伝送媒体３４上の電磁経路を介した伝送のために符号化することができる。アナログ・デコーダ９００’は、符号化されたアナログ・サンプルを復号して、出力のためのアナログ・サンプル９７０をもたらす。アナログ・サンプル９７０は、そのまま使用することができ、またはＡＤＣ（図示せず）を使用してデジタル・サンプルに変換することができる。

【0173】

図２５Ｂは、デジタル・エンコーダおよび対応するアナログ・デコーダの使用を示す。デジタル・エンコーダ９０１への入力は、デジタル・サンプル９７１またはアナログ・サンプル９７０であり、アナログ・サンプル９７０は、デジタル・エンコーダに位置するＡＤＣ９７３によってデジタルに変換されている。エンコーダがデジタルであるとき、電磁経路を介した伝送前に、エンコーダに位置するＤＡＣ９５９が、符号化されたサンプルをアナログに変換する。こうして、デジタル・エンコーダに到達したアナログまたはデジタル・サンプルを、伝送媒体３４上の電磁経路を介した伝送のために符号化することができる。アナログ・デコーダ９００’は、符号化されたアナログ・サンプルを復号して、出力のためのアナログ・サンプル９７０をもたらす。アナログ・サンプル９７０は、そのまま使用することができ、またはＡＤＣ（図示せず）を使用してデジタル・サンプルに変換することができる。

【0174】

図２５Ｃは、伝送媒体３４上の電磁経路を介して到達した符号化されたアナログ信号を復号するデジタル・デコーダの使用を示す。符号化されたアナログ信号は、すぐ上で説明したように、アナログ・エンコーダまたはデジタル・エンコーダを使用して伝送することができる。デジタル・デコーダ９７６に位置するＡＤＣ９７４が、電磁経路を介して送信された符号化されたアナログ・サンプルを受信し、サンプルをデジタルに変換する。これらの符号化されたデジタル・サンプルは次いで、デジタル・デコーダ９７６によってデジタル・サンプル９７８（電磁経路を介した伝送前に最初に符号化されたサンプルの入力ベクトルの値に対応する）に復号される。デジタル・サンプル９７８は、そのまま使用することができ、またはＤＡＣを使用してアナログ・サンプルに変換することができる。

【0175】

図２６は、アナログ・エンコーダから出力された後（またはデジタルで符号化され、次いでＤＡＣによって変換された後）に電磁経路を介して送信されたＳＳＶＴ波形６０２のシミュレーション（理想的なオシロスコープ・トレースに類似の）を示す。縦軸は電圧であり、横軸は１００ｐｓのオシロスコープ測定時間間隔である。ＳＳＶＴ信号６０２はデジタル信号ではなくアナログ波形であり（すなわち、信号は２進数字を表さない）、この実施形態では、約－１５Ｖから最大約＋１５Ｖの電圧範囲を輸送することができることに留意されたい。アナログ波形の電圧値は、完全にアナログである（または少なくとも完全にアナログとすることができる）。また、電圧は何らかの最大値に限定されるものではないが、高い値は実際的でない。

【0176】

すでに説明したように、アナログ電圧レベルは電磁経路を介して順次送信され、各レベルは、上記のアナログ出力レベル９５２～９５８または上記のデジタル出力レベル９５２’～９５８’（ＤＡＣ通過後）など、時間間隔ごとの変調されたサンプルの加算である。送信されたとき、これらの出力レベルは次いで、波形６０２などの波形のように見える。特に、電圧レベル９８０は、変調されたサンプルの特定の時間間隔内の加算（すなわち、出力レベル）を表す。非常に簡単な例を使用して、連続電圧レベル９８０～９８６は、４つの出力レベルの伝送を表す。この例では、３２個のコードが使用され、これは３２個のサンプルを並行して伝送することができることを意味し、したがって電圧レベル９８０～９８６（コード内のチップの数Ｌに応じて、続いて複数の後続電圧レベル）が、３２個の符号化されたサンプル（ビデオ・ソースからの画素電圧など）と並行して、伝送を形成する。その伝送後、波形６０２のＬ個の電圧レベルからなる次の集合が、次の３２個のサンプルの伝送を表す。概して、波形６０２は、アナログまたはデジタル値をアナログ出力レベルに符号化し、それらのレベルを個別の時間間隔内で伝送して、複合アナログ波形を形成することを表す。

【0177】

そのような減衰としての現象、インピーダンス不整合による反射、および衝突する攻撃信号により、すべての電磁経路は、そこを通って伝播する電磁信号を劣化させ、したがって受信端末において入力レベルから得られる測定結果は常に、伝送端末で利用可能にされる対応する出力レベルに関してエラーを受けやすい。したがって、当技術分野では知られているように、レシーバにおける入力レベルの倍率変更（またはトランスミッタにおける出力レベルの正規化もしくは増幅）を実行して補償することができる。さらに、当技術分野では知られているように、処理利得（すなわち、電気レジリエンスも増大させるＬの増大）により、デコーダにおける復号された入力レベルは、コード長を使用して換算計数によって正規化されて、伝送された出力レベルを回復する。

【手続補正2】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

１つまたは複数の電磁伝播経路を介してソースから受信した入力ペイロードを通信するためのトランスミッタであって、前記入力ペイロードが、１つまたは複数の信号を含み、各信号が、順序付けられた一連のデジタル・サンプルを含み、前記トランスミッタが、
第１の所定の置換に従って、前記入力ペイロードの所定の数のデジタル・サンプルが繰り返し分配されて、電磁伝播経路と同じ数の第１の入力ベクトルのデジタル・サンプルを作成する、第１のメモリ・バンクと、
前記第１のメモリ・バンクから利用可能な前記第１の入力ベクトルの各々が繰り返し記憶されて、第２の入力ベクトルのデジタル・サンプルを作成する、第２のメモリ・バンクと、
前記第２のメモリ・バンクから利用可能な前記第２の入力ベクトルの各々が繰り返し記憶されて、第３の入力ベクトルのデジタル・サンプルを作成する、第３のメモリ・バンクと、
複数のデジタル－アナログ変換器（ＤＡＣ）であり、各ＤＡＣが、前記第３の入力ベクトルのうちの１つを順序付けられた一連のデジタル出力値として受信し、前記順序付けられた一連のデジタル出力値を一連のアナログ出力レベルに変換するように配列され、各ＤＡＣが、前記電磁伝播経路のうちのそれぞれの１つを介した通信のために各々の順序付けられた一連のアナログ出力レベルを利用可能にする、複数のデジタル－アナログ変換器とを備えるトランスミッタ。

【請求項2】

相互に直交するコードからなるコード・セットのコードを使用して、前記第３の入力ベクトルのうちの１つの前記デジタル・サンプルを前記それぞれのデジタル出力値に符号化する、前記第３の入力ベクトルの各々に対するエンコーダをさらに備え、前記コードの各々が、各々の第３の入力ベクトルの前記デジタル・サンプルのうちの１つに関連付けられており、前記コード・セットが単位行列である、
請求項１に記載のトランスミッタ。

【請求項3】

相互に直交するコードからなるコード・セットのコードを使用して、前記第３の入力ベクトルのうちの１つの前記デジタル・サンプルを前記それぞれのデジタル出力値に符号化する、前記第３の入力ベクトルの各々に対するエンコーダをさらに備え、前記コードの各々が、各々の第３の入力ベクトルの前記デジタル・サンプルのうちの１つに関連付けられている、
請求項１に記載のトランスミッタ。

【請求項4】

前記トランスミッタがディスプレイ内にある、請求項１に記載のトランスミッタ。

【請求項5】

１つまたは複数の所定の置換を実行するように配列された置換コントローラをさらに備え、前記置換コントローラが、前記所定の置換を所定の分配間隔内に実行する、
請求項１に記載のトランスミッタ。

【請求項6】

１つまたは複数の電磁経路から１つまたは複数の順序付けられた一連のアナログ入力レベルを受信するためのレシーバであって、各々の順序付けられた一連のアナログ入力レベルが、前記電磁経路のうちの１つから受信され、前記レシーバが、
前記一連のアナログ入力レベルのうちの１つをトランスミッタから受信する、各電磁経路に対する増幅器と、
前記一連のアナログ入力レベルの各々が、第１の出力ベクトルのアナログ・サンプルとして各々繰り返し記憶される、第１のメモリ・バンクと、
前記第１のメモリ・バンクから利用可能な前記第１の出力ベクトルの各々が繰り返し記憶されて、第２の出力ベクトルのアナログ・サンプルを作成する、第２のメモリ・バンクと、
前記第２のメモリ・バンクから利用可能な前記第２の出力ベクトルの各々が繰り返し記憶されて、第３の出力ベクトルのアナログ・サンプルを作成する、第３のメモリ・バンクであり、第１の所定の置換に従って、前記第３の出力ベクトルのアナログ・サンプルを１つまたは複数の媒体信号の出力ペイロードとしてシンクにとって繰り返し利用可能にする第３のメモリ・バンクとを備えるレシーバ。

【請求項7】

コードからなる所定のコード・セットに関連して、前記一連のアナログ入力レベルのうちの１つを前記対応する第１のアナログ・サンプル出力ベクトルに復号する、各電磁経路に対するデコーダをさらに備え、前記コードの各々が、前記サンプルのうちの１つに関連付けられており、それぞれの復号コード・セットの各復号コードが、前記それぞれの復号コード・セット内の各他方の復号コードに直交しており、前記コード・セットが単位行列である、
請求項６に記載のレシーバ。

【請求項8】

相互に直交するコードからなる所定のコード・セットに関連して、前記一連のアナログ入力レベルのうちの１つを前記対応する第１の出力ベクトルのアナログ・サンプルに復号する、各電磁経路に対するデコーダをさらに備え、前記コードの各々が、前記アナログ・サンプルのうちの１つに関連付けられており、それぞれの復号コード・セットの各復号コードが、前記それぞれの復号コード・セット内の各他方の復号コードに直交している、
請求項６に記載のレシーバ。

【請求項9】

前記第１の所定の置換を実行するように配列された置換コントローラ
をさらに備える、請求項６に記載のレシーバ。

【請求項10】

少なくとも１つのアナログ－デジタル変換器をさらに備え、前記１つまたは複数の媒体信号が、ソース・デバイスのセンサから最初に導出された前記シンクのディスプレイに向けられたデジタル・サンプルを含む、
請求項６に記載のレシーバ。

【請求項11】

１つまたは複数の電磁経路を介してソースから受信した入力ペイロードを通信するためのトランスミッタであって、前記入力ペイロードが、１つまたは複数の信号を含み、各信号が、順序付けられた一連のデジタル・サンプルを含み、前記トランスミッタが、
前記入力ペイロードの所定の数のデジタル・サンプルが、第１のタイミング・ドメイン下で繰り返し分配されて、電磁経路と同じ数の第１の入力ベクトルのデジタル・サンプルを作成する、第１のメモリ・バンクと、
前記第１のメモリ・バンクから利用可能な前記第１の入力ベクトルの各々が、第２のタイミング・ドメイン下で繰り返し記憶されて、第２の入力ベクトルのデジタル・サンプルを作成する、第２のメモリ・バンクと、
前記第２のメモリ・バンクから利用可能な前記第２の入力ベクトルの各々が、第３のタイミング・ドメイン下で繰り返し記憶されて、第３の入力ベクトルのデジタル・サンプルを作成する、第３のメモリ・バンクと、
複数のデジタル－アナログ変換器（ＤＡＣ）であり、各ＤＡＣが、前記第３の入力ベクトルのうちの１つを順序付けられた一連のデジタル出力値として受信し、前記順序付けられた一連のデジタル出力値を一連のアナログ出力レベルに変換するように配列され、各ＤＡＣが、第４のタイミング・ドメイン下で、前記電磁経路のうちのそれぞれの１つを介した通信のために各々の順序付けられた一連のアナログ出力レベルを利用可能にする、複数のデジタル－アナログ変換器とを備えるトランスミッタ。

【請求項12】

前記第４のタイミング・ドメイン下で、相互に直交するコードからなるコード・セットのコードを使用して、前記第３の入力ベクトルのうちの１つの前記デジタル・サンプルを前記それぞれのデジタル出力値に符号化する、前記第３の入力ベクトルの各々に対するエンコーダをさらに備え、前記コードの各々が、各々の前記第３の入力ベクトルの前記デジタル・サンプルのうちの１つに関連付けられており、前記コード・セットが単位行列である、
請求項１１に記載のトランスミッタ。

【請求項13】

前記第４のタイミング・ドメイン下で、相互に直交するコードからなるコード・セットのコードを使用して、前記第３の入力ベクトルのうちの１つの前記デジタル・サンプルを前記それぞれのデジタル出力値に符号化する、前記第３の入力ベクトルの各々に対するエンコーダをさらに備え、前記コードの各々が、各々の前記第３の入力ベクトルの前記デジタル・サンプルのうちの１つに関連付けられている、
請求項１１に記載のトランスミッタ。

【請求項14】

前記トランスミッタがディスプレイ内にある、請求項１１に記載のトランスミッタ。

【請求項15】

関係
ｆｒｅｑ（第４のクロック）＝（Ｓ＊Ｌ）／Ｐ＊Ｎ）＊ｆｒｅｑ（第１のクロック）
に従って、前記第１のタイミング・ドメインが、第１のクロック速度ｆｒｅｑ（第１のクロック）を有し、前記第４のタイミング・ドメインが、第４のクロック速度ｆｒｅｑ（第４のクロック）を有し、
Ｌ＝コード・セットの各符号化コードの長さ、
Ｓ＝１つまたは複数の信号の数、
Ｐ＝電磁経路の数、および
Ｎ＝サンプルのうちの１つを記憶するために割り当てられた第１の入力ベクトルのうちの１つにおける要素の数
である、請求項１３に記載のトランスミッタ。

【請求項16】

前記第１のメモリ・バンクからの前記第１の入力ベクトルを前記第２のメモリ・バンク内へ記憶することを指示するバンク終了信号を前記第２のメモリ・バンクへ発行するバンク・カウンタと、
前記第２のメモリ・バンクからの前記第２の入力ベクトルを前記第３のメモリ・バンク内へ記憶することを指示するバンク終了信号を前記第３のメモリ・バンクへ発行するコード・カウンタとをさらに備え、前記バンク・カウンタによって発行されたバンク終了信号が、前記コード・カウンタによって発行されたバンク終了信号とは位相がずれている、
請求項１１に記載のトランスミッタ。

【請求項17】

１つまたは複数の電磁経路から１つまたは複数の順序付けられた一連のアナログ入力レベルを受信するためのレシーバであって、各々の順序付けられた一連のアナログ入力レベルが、前記電磁経路のうちの１つから受信され、前記レシーバが、
第４のタイミング・ドメイン下で、前記一連のアナログ入力レベルのうちの１つをトランスミッタから受信する、各電磁経路に対する増幅器と、
前記一連のアナログ入力レベルの各々が、第３のタイミング・ドメイン下で、第１の出力ベクトルのアナログ・サンプルとして各々繰り返し記憶される、第１のメモリ・バンクと、
前記第１のメモリ・バンクから利用可能な前記第１の出力ベクトルの各々が、前記第３のタイミング・ドメイン下で繰り返し記憶されて、第２の出力ベクトルのアナログ・サンプルを作成する、第２のメモリ・バンクと、
前記第２のメモリ・バンクから利用可能な前記第２の出力ベクトルの各々が、第２のタイミング・ドメイン下で繰り返し記憶されて、第３の出力ベクトルのアナログ・サンプルを作成する、第３のメモリ・バンクであり、第１のタイミング・ドメイン下で、第１の所定の置換に従って、前記第３の出力ベクトルのアナログ・サンプルを１つまたは複数の媒体信号の出力ペイロードとしてシンクにとって繰り返し利用可能にする第３のメモリ・バンクとを備えるレシーバ。

【請求項18】

コードからなる所定のコード・セットに関連して、前記一連のアナログ入力レベルのうちの１つを前記対応する第１のアナログ・サンプル出力ベクトルに復号する、各電磁経路に対するデコーダをさらに備え、前記コードの各々が、前記サンプルのうちの１つに関連付けられており、それぞれの復号コード・セットの各復号コードが、前記それぞれの復号コード・セット内の各他方の復号コードに直交しており、前記コード・セットが単位行列である、
請求項１７に記載のレシーバ。

【請求項19】

相互に直交するコードからなる所定のコード・セットに関連して、前記一連のアナログ入力レベルのうちの１つを前記対応する第１のアナログ・サンプル出力ベクトルに復号する、前記各電磁経路に対するデコーダをさらに備え、前記コードの各々が、前記サンプルのうちの１つに関連付けられており、それぞれの復号コード・セットの各復号コードが、前記それぞれの復号コード・セット内の各他方の復号コードに直交している、
請求項１７に記載のレシーバ。

【請求項20】

関係
ｆｒｅｑ（第４のクロック）＝（Ｓ＊Ｌ）／Ｐ＊Ｎ）＊ｆｒｅｑ（第１のクロック）
に従って、前記第１のタイミング・ドメインが、第１のクロック速度ｆｒｅｑ（第１のクロック）を有し、前記第４のタイミング・ドメインが、第４のクロック速度ｆｒｅｑ（第４のクロック）を有し、
Ｌ＝コード・セットの前記各復号コードの長さ、
Ｓ＝１つまたは複数の媒体信号の数、
Ｐ＝電磁経路の数、および
Ｎ＝サンプルのうちの１つを記憶するために割り当てられた第１の出力ベクトルのうちの１つにおける要素の数
である、請求項１７に記載のレシーバ。

【請求項21】

前記第１のメモリ・バンクからの前記第１の出力ベクトルを前記第２のメモリ・バンク内へ記憶することを指示するバンク終了信号を前記第２のメモリ・バンクへ発行するコード・カウンタと、
前記第２のメモリ・バンクからの前記第２の出力ベクトルを前記第３のメモリ・バンク内へ記憶することを指示するバンク終了信号を前記第３のメモリ・バンクへ発行するバンク・カウンタとをさらに備え、前記コード・カウンタによって発行されたバンク終了信号が、前記バンク・カウンタによって発行されたバンク終了信号とは位相がずれている、
請求項１７に記載のレシーバ。

【請求項22】

少なくとも１つのアナログ－デジタル変換器をさらに備え、前記１つまたは複数の媒体信号が、ソース・デバイスのセンサから最初に導出された前記シンクのディスプレイに向けられたデジタル・サンプルを含む、
請求項１７に記載のレシーバ。

【請求項23】

１つまたは複数の電磁伝播経路を介してソースから受信した入力ペイロードを通信するためのトランスミッタであって、前記入力ペイロードが、１つまたは複数の信号を含み、各信号が、順序付けられた一連のサンプルを含み、前記トランスミッタが、
１つまたは複数の所定の置換を実行するように配列された置換コントローラであり、前記所定の置換を所定の分配間隔内で実行する置換コントローラと、
前記所定の置換のうちの第１の置換に従って、前記入力ペイロードの所定の数のサンプルが繰り返し分配および記憶されて、電磁伝播経路と同じ数の第１の入力ベクトルのサンプルを作成する、第１のメモリ・バンクと、
前記第１のメモリ・バンクから利用可能な前記第１の入力ベクトルの各々が繰り返し記憶されて、第２の入力ベクトルのサンプルを作成する、第２のメモリ・バンクと、
前記第２のメモリ・バンクから利用可能な前記第２の入力ベクトルの各々が繰り返し記憶されて、第３の入力ベクトルのサンプルを作成する、第３のメモリ・バンクと、
前記第３の入力ベクトルのサンプルを所定の符号化間隔内で繰り返し符号化するための１つまたは複数のエンコーダであり、電磁伝播経路と同じ数のエンコーダが存在し、各エンコーダが、前記第３のメモリ・バンクからそれぞれの前記第３の入力ベクトルのサンプルを受信し、前記第３の入力ベクトルの前記符号化が、各エンコーダに対する所定の符号化コード・セットに関連し、それぞれの符号化コード・セットの各符号化コードが、前記それぞれの符号化コード・セット内の各他方の符号化コードに直交し、各エンコーダ出力が、順序付けられた一連の出力レベルであり、各エンコーダが、前記電磁伝播経路のうちのそれぞれの１つを介した通信のために各々の符号化された順序付けられた一連の出力レベルを利用可能にする、１つまたは複数のエンコーダとを備えるトランスミッタ。

【請求項24】

前記置換コントローラが、前記第１の入力ベクトルを前記第２の入力ベクトル内へ記憶するとき、および前記第２の入力ベクトルを前記第３の入力ベクトル内へ記憶するとき、前記所定の置換のいずれも実行しない、請求項２３に記載のトランスミッタ。

【請求項25】

前記置換コントローラが、前記第１の入力ベクトルを前記第２の入力ベクトル内へ記憶するとき、前記所定の置換のうちの第２の置換を実行し、前記第２の入力ベクトルを前記第３の入力ベクトル内へ記憶するとき、前記所定の置換のうちの第３の置換を実行する、請求項２３に記載のトランスミッタ。

【請求項26】

前記所定の置換のうちの前記第２の置換および前記所定の置換のうちの前記第３の置換が同じである、請求項２５に記載のトランスミッタ。

【請求項27】

前記所定の置換のうちの前記第２の置換および前記所定の置換のうちの前記第３の置換が異なる、請求項２５に記載のトランスミッタ。

【請求項28】

前記置換コントローラが、前記第１の入力ベクトルを前記第２の入力ベクトル内へ記憶するとき、または前記第２の入力ベクトルを前記第３の入力ベクトル内へ記憶するとき、前記所定の置換のうちの第２の置換を実行する、請求項２３に記載のトランスミッタ。

【請求項29】

前記順序付けられた一連のサンプルが、ソース・デバイスのセンサから導出されたアナログ・サンプル値である、請求項２３に記載のトランスミッタ。

【請求項30】

前記順序付けられた一連のサンプルが、ソース・デバイスのセンサから導出されたデジタル・サンプル値であり、前記トランスミッタが、
少なくとも１つのデジタル－アナログ変換器をさらに備え、前記順序付けられた一連の出力レベルが、アナログ・レベルである、請求項２３に記載のトランスミッタ。

【請求項31】

１つまたは複数の電磁伝播経路を介してソースから受信した入力ペイロードを通信するためのトランスミッタであって、前記入力ペイロードが、１つまたは複数の信号を含み、各信号が、前記ソースからの順序付けられた一連のサンプルを含み、前記トランスミッタが、
前記入力ペイロードの所定の数のサンプルが、第１のタイミング・ドメイン下で繰り返し分配および記憶されて、電磁伝播経路と同じ数の第１の入力ベクトルのサンプルを作成する、第１のメモリ・バンクと、
前記第１のメモリ・バンクから利用可能な前記第１の入力ベクトルの各々が、第２のタイミング・ドメイン下で繰り返し記憶されて、第２の入力ベクトルのサンプルを作成する、第２のメモリ・バンクと、
前記第２のメモリ・バンクから利用可能な前記第２の入力ベクトルの各々が、第３のタイミング・ドメイン下で繰り返し記憶されて、第３の入力ベクトルのサンプルを作成する、第３のメモリ・バンクと、
前記第３の入力ベクトルのサンプルを第４のタイミング・ドメイン下で繰り返しサンプリングおよび符号化するための１つまたは複数のエンコーダであり、電磁伝播経路と同じ数のエンコーダが存在し、各エンコーダが、前記第３のメモリ・バンクからそれぞれの前記第３の入力ベクトルのサンプルを受信し、前記第３の入力ベクトルの前記符号化が、各エンコーダに対する所定の符号化コード・セットに関連し、それぞれの符号化コード・セットの各符号化コードが、前記それぞれの符号化コード・セット内の各他方の符号化コードに直交し、各エンコーダ出力が、順序付けられた一連の出力レベルであり、各エンコーダが、前記第４のタイミング・ドメイン下で前記電磁伝播経路のうちのそれぞれの１つを介した通信のために各々の符号化され順序付けられた一連の出力レベルを利用可能にする、１つまたは複数のエンコーダとを備えるトランスミッタ。

【請求項32】

関係
ｆｒｅｑ（第４のクロック）＝（Ｓ＊Ｌ）／Ｐ＊ＳＦ）＊ｆｒｅｑ（第１のクロック）
に従って、前記第１のタイミング・ドメインが、第１のクロック速度ｆｒｅｑ（第１のクロック）を有し、前記第４のタイミング・ドメインが、第４のクロック速度ｆｒｅｑ（第４のクロック）を有し、
Ｌ＝コード・セットの各符号化コードの長さ、
Ｓ＝１つまたは複数の信号の数、
Ｐ＝電磁伝播経路の数、および
ＳＦ＝サンプルのうちの１つを記憶するために割り当てられた第１の入力ベクトルのうちの１つにおける要素の数
であり、前記第１の入力ベクトルの各々に対して、ＳＦがＮ以下であり、ここでＮが、前記第１の入力ベクトルのうちの１つにおける利用可能な要素の数に等しい、請求項３１に記載のトランスミッタ。

【請求項33】

関係
ｆｒｅｑ（第３のクロック）＝ｆｒｅｑ（第４のクロック）／Ｌ
に従って、前記第３のタイミング・ドメインが、第３のクロック速度ｆｒｅｑ（第３のクロック）を有し、前記第４のタイミング・ドメインが、第４のクロック速度ｆｒｅｑ（第４のクロック）を有し、
Ｌ＝コード・セットの前記各符号化コードの長さ
である、請求項３１に記載のトランスミッタ。

【請求項34】

前記サンプリングおよび符号化が、符号化間隔中に行われ、前記トランスミッタが、
前記符号化間隔の終了を信号送信し、前記第２のメモリ・バンクから利用可能な前記第２の入力ベクトルが前記第３のメモリ・バンクへ前記第３の入力ベクトルとして伝達されるときを信号送信する符号化間隔カウンタをさらに備える、請求項３１に記載のトランスミッタ。

【請求項35】

前記第１のメモリ・バンクからの前記第１の入力ベクトルを前記第２のメモリ・バンク内へ記憶することを指示するバンク終了信号を前記第２のメモリ・バンクへ発行するバンク・カウンタと、
前記第２のメモリ・バンクからの前記第２の入力ベクトルを前記第３のメモリ・バンク内へ記憶することを指示するバンク終了信号を前記第３のメモリ・バンクへ発行するコード・カウンタとをさらに備え、前記バンク・カウンタによって発行されたバンク終了信号が、前記コード・カウンタによって発行されたバンク終了信号とは位相がずれている、
請求項３１に記載のトランスミッタ。

【請求項36】

前記サンプリングおよび符号化が、符号化間隔中に行われ、前記第３の入力ベクトルの前記サンプルが、各符号化間隔中に有効なままである、請求項３１に記載のトランスミッタ。

【請求項37】

前記第１のタイミング・ドメインのｆｒｅｑ（第１のクロック）を有する第１のクロック、および前記第４のタイミング・ドメインのｆｒｅｑ（第４のクロック）を有する第４のクロックが非同期であり、前記トランスミッタが、ｆｒｅｑ（第４のクロック）とｆｒｅｑ（第１のクロック）との比をレシーバへ通信し、前記レシーバが、前記ｆｒｅｑ（第１のクロック）を回復する、請求項３１に記載のトランスミッタ。

【請求項38】

前記第１のタイミング・ドメインのｆｒｅｑ（第１のクロック）を有する第１のクロック、および前記第４のタイミング・ドメインのｆｒｅｑ（第４のクロック）を有する第４のクロックが非同期であり、前記第１、第２、および第３の入力ベクトルの各々が、長さＮを有し、前記ソースからのＢａｎｋ Ｆｕｌｌｎｅｓｓ（ＢＦ）サンプルの整数値が、前記第１、第２、および第３の入力ベクトルの各々に記憶され、ＢＦがＮ以下であり、前記ＢＦ値が、分配間隔間で一定ではなく、各分配間隔内の前記第１の入力ベクトルのうちの１つの少なくとも１つの位置が、前記各分配間隔に対する前記ＢＦ値の指示を含む、請求項３１に記載のトランスミッタ。

【請求項39】

前記順序付けられた一連のサンプルが、ソース・デバイスのセンサから導出されたアナログ・サンプル値である、請求項３１に記載のトランスミッタ。

【請求項40】

前記順序付けられた一連のサンプルが、ソース・デバイスのセンサから導出されたデジタル・サンプル値であり、前記トランスミッタが、
少なくとも１つのデジタル－アナログ変換器をさらに備え、前記順序付けられた一連の出力レベルが、アナログ・レベルである、請求項３１に記載のトランスミッタ。

【請求項41】

１つまたは複数の電磁伝播経路（ＥＭ経路）から１つまたは複数の順序付けられた一連の出力レベルを受信するためのレシーバであって、各順序付けられた一連の出力レベルが、前記ＥＭ経路のうちの１つから受信され、前記レシーバが、
前記順序付けられた一連の出力レベルを繰り返し復号するための１つまたは複数のデコーダであり、前記ＥＭ経路と同じ数のデコーダが存在し、各デコーダが、前記順序付けられた一連の出力レベルのうちの１つを受信し、前記復号が、各デコーダに対する所定の復号コード・セットに関連し、それぞれの復号コード・セットの各復号コードが、前記それぞれの復号コード・セット内の各他方の復号コードに直交し、各デコーダ出力が、順序付けられた一連の復号された出力サンプルである、１つまたは複数のデコーダと、
１つまたは複数の所定の置換を実行するように配列された置換コントローラと、
前記デコーダからの所定の数の前記順序付けられた一連の復号された出力サンプルが繰り返し記憶されて、デコーダと同じ数の第１の出力ベクトルのサンプルを作成する、第１のメモリ・バンクと、
前記第１のメモリ・バンクから利用可能な前記第１の出力ベクトルの各々が繰り返し記憶されて、第２の出力ベクトルのサンプルを作成する、第２のメモリ・バンクと、
前記第２のメモリ・バンクから利用可能な前記第２の出力ベクトルの各々が繰り返し記憶されて、第３の出力ベクトルのサンプルを作成する、第３のメモリ・バンクであり、前記所定の置換のうちの第１の置換に従って、前記第３の出力ベクトルのサンプルを１つまたは複数の媒体信号の出力ペイロードとしてシンクにとって繰り返し利用可能にする第３のメモリ・バンクとを備えるレシーバ。

【請求項42】

前記置換コントローラが、前記第１の出力ベクトルを前記第２の出力ベクトル内へ記憶するとき、および前記第２の出力ベクトルを前記第３の出力ベクトル内へ記憶するとき、前記所定の置換のいずれも実行しない、請求項４１に記載のレシーバ。

【請求項43】

前記置換コントローラが、前記第１の出力ベクトルを前記第２の出力ベクトル内へ記憶するとき、または前記第２の出力ベクトルを前記第３の出力ベクトル内へ記憶するとき、前記所定の置換のうちの第２の置換を実行する、請求項４１に記載のレシーバ。

【請求項44】

前記１つまたは複数の順序付けられた一連の出力レベルが、アナログ・レベルであり、前記１つまたは複数の媒体信号が、ソース・デバイスのセンサから最初に導出された前記シンクのディスプレイに向けられたアナログ・サンプルを含む、請求項４１に記載のレシーバ。

【請求項45】

前記１つまたは複数の順序付けられた一連の出力レベルが、アナログ・レベルであり、前記レシーバが、
少なくとも１つのアナログ－デジタル変換器をさらに備え、前記１つまたは複数の媒体信号が、ソース・デバイスのセンサから最初に導出された前記シンクのディスプレイに向けられたデジタル・サンプルを含む、請求項４１に記載のレシーバ。

【請求項46】

各復号コード・セットが、トランスミッタの対応するエンコーダで適用されたコード・セットと同一である、請求項４１に記載のレシーバ。

【請求項47】

１つまたは複数の電磁伝播経路（ＥＭ経路）から１つまたは複数の順序付けられた一連の出力レベルを受信するためのレシーバであって、各順序付けられた一連の出力レベルが、前記ＥＭ経路のうちの１つから受信され、前記レシーバが、
前記順序付けられた一連の出力レベルを第４のタイミング・ドメイン下で繰り返し復号するための１つまたは複数のデコーダであり、前記ＥＭ経路と同じ数のデコーダが存在し、各デコーダが、前記順序付けられた一連の出力レベルのうちの１つを受信し、前記復号が、各デコーダに対する所定の復号コード・セットに関連し、それぞれの復号コード・セットの各復号コードが、前記それぞれの復号コード・セット内の各他方の復号コードに直交し、各デコーダ出力が、前記第４のタイミング・ドメイン下の順序付けられた一連の復号された出力サンプルである、１つまたは複数のデコーダと、
前記デコーダからの所定の数の前記順序付けられた一連の復号された出力サンプルが、第３のタイミング・ドメイン下で繰り返し記憶されて、デコーダと同じ数の第１の出力ベクトルのサンプルを作成する、第１のメモリ・バンクと、
前記第１のメモリ・バンクから利用可能な前記第１の出力ベクトルの各々が、前記第３のタイミング・ドメイン下で繰り返し記憶されて、第２の出力ベクトルのサンプルを作成する、第２のメモリ・バンクと、
前記第２のメモリ・バンクから利用可能な前記第２の出力ベクトルの各々が、第２のタイミング・ドメイン下で繰り返し記憶されて、第３の出力ベクトルのサンプルを作成する、第３のメモリ・バンクであり、第１のタイミング・ドメイン下で、前記第３の出力ベクトルのサンプルを１つまたは複数の媒体信号の出力ペイロードとしてシンクにとって繰り返し利用可能にする第３のメモリ・バンクとを備えるレシーバ。

【請求項48】

関係
ｆｒｅｑ（第４のクロック）＝（Ｓ＊Ｌ）／Ｐ＊ＳＦ）＊ｆｒｅｑ（第１のクロック）
に従って、前記第１のタイミング・ドメインが、第１のクロック速度ｆｒｅｑ（第１のクロック）を有し、前記第４のタイミング・ドメインが、第４のクロック速度ｆｒｅｑ（第４のクロック）を有し、
Ｌ＝コード・セットの前記各復号コードの長さ、
Ｓ＝１つまたは複数の媒体信号の数、
Ｐ＝電磁伝播経路の数、および
ＳＦ＝サンプルのうちの１つを記憶するために割り当てられた第１の出力ベクトルのうちの１つにおける要素の数
であり、前記第１の出力ベクトルの各々に対して、ＳＦがＮ以下であり、ここでＮが、前記第１の出力ベクトルのうちの１つにおける利用可能な要素の数に等しい、請求項４７に記載のレシーバ。

【請求項49】

関係
ｆｒｅｑ（第３のクロック）＝ｆｒｅｑ（第４のクロック）／Ｌ
に従って、前記第３のタイミング・ドメインが、第３のクロック速度ｆｒｅｑ（第３のクロック）を有し、前記第４のタイミング・ドメインが、第４のクロック速度ｆｒｅｑ（第４のクロック）を有し、
Ｌ＝コード・セットの各復号コードの長さ
である、請求項４７に記載のレシーバ。

【請求項50】

前記復号が、復号間隔中に行われ、前記レシーバが、
前記復号間隔の終了を信号送信し、前記第１のメモリ・バンクから利用可能な前記第１の出力ベクトルが前記第２のメモリ・バンクへ前記第２の出力ベクトルとして伝達されるときを信号送信する復号間隔カウンタをさらに備える、請求項４７に記載のレシーバ。

【請求項51】

前記第１のメモリ・バンクからの前記第１の出力ベクトルを前記第２のメモリ・バンク内へ記憶することを指示するバンク終了信号を前記第２のメモリ・バンクへ発行するコード・カウンタと、
前記第２のメモリ・バンクからの前記第２の出力ベクトルを前記第３のメモリ・バンク内へ記憶することを指示するバンク終了信号を前記第３のメモリ・バンクへ発行するバンク・カウンタとをさらに備え、前記コード・カウンタによって発行されたバンク終了信号が、前記バンク・カウンタによって発行されたバンク終了信号とは位相がずれている、
請求項４７に記載のレシーバ。

【請求項52】

前記復号が、復号間隔中に行われ、前記ＥＭ経路の各々からの前記順序付けられた一連の出力レベルが、各復号間隔中に保持され、有効なままである、請求項４７に記載のレシーバ。

【請求項53】

前記第１のタイミング・ドメインのｆｒｅｑ（第１のクロック）を有する第１のクロック、および前記第４のタイミング・ドメインのｆｒｅｑ（第４のクロック）を有する第４のクロックが非同期であり、トランスミッタが、ｆｒｅｑ（第４のクロック）とｆｒｅｑ（第１のクロック）との比を前記レシーバへ通信し、前記レシーバが、前記ｆｒｅｑ（第１のクロック）を回復する、請求項４７に記載のレシーバ。

【請求項54】

前記第１のタイミング・ドメインのｆｒｅｑ（第１のクロック）を有する第１のクロック、および前記第４のタイミング・ドメインのｆｒｅｑ（第４のクロック）を有する第４のクロックが非同期であり、前記第１、第２、および第３の出力ベクトルの各々が、長さＮを有し、前記デコーダからのＢａｎｋ Ｆｕｌｌ（ＢＦ）の復号された出力サンプルの整数値が、前記第１、第２、および第３の出力ベクトルの各々に記憶され、ＢＦがＮ以下であり、前記ＢＦ値が、収集間隔間で一定ではなく、各収集間隔内の前記第１の出力ベクトルのうちの１つの少なくとも１つの位置が、前記各収集間隔に対する前記ＢＦ値の指示を含む、請求項４７に記載のレシーバ。

【請求項55】

前記１つまたは複数の順序付けられた一連の出力レベルが、アナログ・レベルであり、前記１つまたは複数の媒体信号が、ソース・デバイスのセンサから最初に導出された前記シンクのディスプレイに向けられたアナログ・サンプルを含む、請求項４７に記載のレシーバ。

【請求項56】

前記１つまたは複数の順序付けられた一連の出力レベルが、アナログ・レベルであり、前記レシーバが、
少なくとも１つのアナログ－デジタル変換器をさらに備え、前記１つまたは複数の媒体信号が、ソース・デバイスのセンサから最初に導出された前記シンクのディスプレイに向けられたデジタル・サンプルを含む、請求項４７に記載のレシーバ。

【手続補正3】

【補正対象書類名】図面

【補正対象項目名】全図

【補正方法】変更

【補正の内容】

【図1】

【図2】

【図3】

【図4A】

【図4B】

【図4C】

【図5】

【図6】

【図7】

【図7A】

【図8】

【図9】

【図10】

【図11】

【図12A】

【図12B】

【図13A】

【図13B】

【図13C】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25A】

【図25B】

【図25C】

【図26】

【手続補正書】

【提出日】2024-05-01

【手続補正1】

【補正対象書類名】明細書

【補正対象項目名】００１０

【補正方法】変更

【補正の内容】

【0010】

システムのさらなる態様において、各メモリ・アレイは、２つ以上のメモリ位置を含み、第１のトランスミッタ置換コントローラおよび第２のレシーバ置換コントローラの各々は、所定の分配間隔に従ってディストリビュータ・クロック速度ｆｐを有するディストリビュータ・クロックをさらに備え、さらに、第２の置換コントローラおよび第１のレシーバ置換コントローラの各々は、関係ｆｄ＝（Ｓ＊Ｌ）／（Ｐ＊ＳＦ）＊ｆｐによる所定の復号間隔に従ってデコーダ・クロック速度ｆｄを有するデコーダ・クロックをさらに備え、ここで、
Ｌ＝コード・セットのすべての符号化コードの長さ
Ｓ＝分配間隔内で分配されるべき入力サンプルの数であり、１つまたは複数の入力または出力ベクトルとして形成された入力または出力サンプルによって占有されるように利用可能な各メモリ・アレイ内のメモリ位置の数でもある。
Ｐ＝電磁伝播経路の数
ＳＦ＝入力ベクトルおよび出力ベクトルを記憶するために割り当てられた各メモリ・アレイ内のメモリ位置の数であり、各入力ベクトルおよび各出力ベクトルに対して、ＳＦはＮ以下であり、ここでＮは、サンプルの入力ベクトルまたは出力ベクトルのメモリ位置の数に等しく、第１、第２、第３、第４、第５、および第６のメモリ・アレイの各々は、入力および出力サンプルに対して少なくともＮ＊Ｐのメモリ位置を有する。

【手続補正2】

【補正対象書類名】特許請求の範囲

【補正対象項目名】請求項１５

【補正方法】変更

【補正の内容】

【請求項15】

関係
ｆｒｅｑ（第４のクロック）＝（Ｓ＊Ｌ）／（Ｐ＊Ｎ）＊ｆｒｅｑ（第１のクロック）
に従って、前記第１のタイミング・ドメインが、第１のクロック速度ｆｒｅｑ（第１のクロック）を有し、前記第４のタイミング・ドメインが、第４のクロック速度ｆｒｅｑ（第４のクロック）を有し、
Ｌ＝コード・セットの各符号化コードの長さ、
Ｓ＝１つまたは複数の信号の数、
Ｐ＝電磁経路の数、および
Ｎ＝サンプルのうちの１つを記憶するために割り当てられた第１の入力ベクトルのうちの１つにおける要素の数
である、請求項１３に記載のトランスミッタ。

【手続補正3】

【補正対象書類名】特許請求の範囲

【補正対象項目名】請求項２０

【補正方法】変更

【補正の内容】

【請求項20】

関係
ｆｒｅｑ（第４のクロック）＝（Ｓ＊Ｌ）／（Ｐ＊Ｎ）＊ｆｒｅｑ（第１のクロック）
に従って、前記第１のタイミング・ドメインが、第１のクロック速度ｆｒｅｑ（第１のクロック）を有し、前記第４のタイミング・ドメインが、第４のクロック速度ｆｒｅｑ（第４のクロック）を有し、
Ｌ＝コード・セットの前記各復号コードの長さ、
Ｓ＝１つまたは複数の媒体信号の数、
Ｐ＝電磁経路の数、および
Ｎ＝サンプルのうちの１つを記憶するために割り当てられた第１の出力ベクトルのうちの１つにおける要素の数
である、請求項１７に記載のレシーバ。

【手続補正4】

【補正対象書類名】特許請求の範囲

【補正対象項目名】請求項３２

【補正方法】変更

【補正の内容】

【請求項32】

関係
ｆｒｅｑ（第４のクロック）＝（Ｓ＊Ｌ）／（Ｐ＊ＳＦ）＊ｆｒｅｑ（第１のクロック）
に従って、前記第１のタイミング・ドメインが、第１のクロック速度ｆｒｅｑ（第１のクロック）を有し、前記第４のタイミング・ドメインが、第４のクロック速度ｆｒｅｑ（第４のクロック）を有し、
Ｌ＝コード・セットの各符号化コードの長さ、
Ｓ＝１つまたは複数の信号の数、
Ｐ＝電磁伝播経路の数、および
ＳＦ＝サンプルのうちの１つを記憶するために割り当てられた第１の入力ベクトルのうちの１つにおける要素の数
であり、前記第１の入力ベクトルの各々に対して、ＳＦがＮ以下であり、ここでＮが、前記第１の入力ベクトルのうちの１つにおける利用可能な要素の数に等しい、請求項３１に記載のトランスミッタ。

【手続補正5】

【補正対象書類名】特許請求の範囲

【補正対象項目名】請求項４８

【補正方法】変更

【補正の内容】

【請求項48】

関係
ｆｒｅｑ（第４のクロック）＝（Ｓ＊Ｌ）／（Ｐ＊ＳＦ）＊ｆｒｅｑ（第１のクロック）
に従って、前記第１のタイミング・ドメインが、第１のクロック速度ｆｒｅｑ（第１のクロック）を有し、前記第４のタイミング・ドメインが、第４のクロック速度ｆｒｅｑ（第４のクロック）を有し、
Ｌ＝コード・セットの前記各復号コードの長さ、
Ｓ＝１つまたは複数の媒体信号の数、
Ｐ＝電磁伝播経路の数、および
ＳＦ＝サンプルのうちの１つを記憶するために割り当てられた第１の出力ベクトルのうちの１つにおける要素の数
であり、前記第１の出力ベクトルの各々に対して、ＳＦがＮ以下であり、ここでＮが、前記第１の出力ベクトルのうちの１つにおける利用可能な要素の数に等しい、請求項４７に記載のレシーバ。

【国際調査報告】