特表 2024-537995 不揮発性メモリシステムにおける消去又はプログラム動作のための高電圧を供給するためのトランシーバ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-10-18

(54)【発明の名称】不揮発性メモリシステムにおける消去又はプログラム動作のための高電圧を供給するためのトランシーバ

(51)【国際特許分類】

   G11C 16/30 20060101AFI20241010BHJP

   G11C 29/06 20060101ALI20241010BHJP

   H10B 41/40 20230101ALI20241010BHJP

   H01L 21/336 20060101ALI20241010BHJP

【ＦＩ】

G11C16/30 120

G11C29/06

H10B41/40

H01L29/78 371

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2024519874

(86)(22)【出願日】2022-02-01

(85)【翻訳文提出日】2024-05-27

(86)【国際出願番号】 US2022014744

(87)【国際公開番号】W WO2023080915

(87)【国際公開日】2023-05-11

(31)【優先権主張番号】63/276,842

(32)【優先日】2021-11-08

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】17/585,261

(32)【優先日】2022-01-26

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】500147506

【氏名又は名称】シリコン ストーリッジ テクノロージー インコーポレイテッド

【氏名又は名称原語表記】ＳＩＬＩＣＯＮ ＳＴＯＲＡＧＥ ＴＥＣＨＮＯＬＯＧＹ， ＩＮＣ．

(74)【代理人】

【識別番号】110000626

【氏名又は名称】弁理士法人英知国際特許商標事務所

(72)【発明者】

【氏名】トラン、ヒュー バン

(72)【発明者】

【氏名】リ、アン

(72)【発明者】

【氏名】ニュエン、カ

(72)【発明者】

【氏名】パム、ヒエン

(72)【発明者】

【氏名】ニュエン、ダック

【テーマコード（参考）】

5B225

5F083

5F101

5L206

【Ｆターム（参考）】

5B225BA01

5B225CA09

5B225DB31

5B225DC16

5B225EG08

5B225EG19

5B225EJ01

5B225FA06

5B225FA07

5F083EP02

5F083EP15

5F083EP25

5F083EP30

5F083EP33

5F083EP42

5F083EP47

5F083EP48

5F083EP72

5F083ER03

5F083ER04

5F083ER09

5F083ER10

5F083ER14

5F083ER19

5F083ER20

5F083ER30

5F083GA01

5F083JA03

5F083JA05

5F083JA19

5F083ZA12

5F083ZA14

5F101BA04

5F101BA07

5F101BA08

5F101BB04

5F101BB09

5F101BC02

5F101BC04

5F101BD22

5F101BD23

5F101BE03

5F101BE06

5L206AA10

5L206AA22

5L206AA25

5L206AA26

5L206AA28

5L206DD35

(57)【要約】

不揮発性メモリシステムにおける消去又はプログラム動作中に使用するための高電圧を供給するトランシーバの多数の実施形態が開示される。一実施形態では、トランシーバは、ＰＭＯＳトランジスタ及びネイティブＮＭＯＳトランジスタを備える。別の実施形態では、トランシーバは、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタ、及びネイティブＮＭＯＳトランジスタを備える。
【選択図】 図８Ａ

【特許請求の範囲】

【請求項1】

不揮発性メモリシステム用のトランシーバであって、該トランシーバは、
第１のノードに結合された第１の端子、第２の端子、及びゲートを備える、ＰＭＯＳトランジスタと、
前記ＰＭＯＳトランジスタの前記第２の端子に結合された第１の端子、第２のノードに結合された第２の端子、及びゲートを備える、ネイティブＮＭＯＳトランジスタと、を備え、
前記トランシーバは、前記第１のノード及び前記第２のノードのうちの一方で第２の高電圧を受け取ったことに応答して、前記第１のノード及び前記第２のノードのうちの他方に第１の高電圧を供給することができる、トランシーバ。

【請求項2】

前記ＰＭＯＳトランジスタの前記ゲートは、前記第１の高電圧よりも大きさの小さい電圧を受け取る、請求項１に記載のトランシーバ。

【請求項3】

前記トランシーバの出力信号は、前記不揮発性メモリシステムの消去又はプログラム動作において使用するために前記不揮発性メモリシステムに結合されている、請求項１に記載のトランシーバ。

【請求項4】

前記ネイティブＮＭＯＳトランジスタの前記ゲートは、前記トランシーバが無効であるときに、接地に接続されている、請求項１に記載のトランシーバ。

【請求項5】

チャージポンプを更に含む、請求項１に記載のトランシーバ。

【請求項6】

前記第１のノードと前記第２のノードとの間に回路経路を形成する、第２のＰＭＯＳトランジスタ及び第２のネイティブＮＭＯＳトランジスタを更に備える、請求項１に記載のトランシーバ。

【請求項7】

不揮発性メモリ用のトランシーバであって、該トランシーバは、
第１の端子、第２の端子、及びゲートを備える、ＰＭＯＳトランジスタと、
第１のノードに結合された前記ＰＭＯＳトランジスタの前記第１の端子に結合された第１の端子、第２の端子、及びゲートを備える、ＮＭＯＳトランジスタと、
前記ＰＭＯＳトランジスタの前記第２の端子及び前記ＮＭＯＳトランジスタの前記第２の端子に結合された第１の端子、第２のノードに結合された第２の端子、並びにゲートを備える、ネイティブＮＭＯＳトランジスタと、を備え、
前記トランシーバは、前記第１のノード及び前記第２のノードのうちの一方で第２の高電圧を受け取ったことに応答して、前記第１のノード及び前記第２のノードのうちの他方に第１の高電圧を選択的に供給する、トランシーバ。

【請求項8】

前記第１の高電圧は、フラッシュメモリにおける消去又はプログラム動作中に使用される、請求項７に記載のトランシーバ。

【請求項9】

前記ＰＭＯＳトランジスタの前記ゲートは、前記第１の高電圧よりも大きさの小さい電圧を受け取る、請求項７に記載のトランシーバ。

【請求項10】

前記ネイティブＮＭＯＳトランジスタの前記ゲートは、前記トランシーバが動作していないときに、接地に接続されている、請求項７に記載のトランシーバ。

【請求項11】

チャージポンプを更に含む、請求項７に記載のトランシーバ。

【請求項12】

回路経路を形成する第２のＰＭＯＳトランジスタ及び第２のネイティブＮＭＯＳトランジスタを更に備える、請求項７に記載のトランシーバ。

【発明の詳細な説明】

【技術分野】

【0001】

（優先権の主張）
本出願は、２０２１年１１月８日に出願された「Ｈｉｇｈ Ｖｏｌｔａｇｅ Ｔｒａｎｓｃｅｉｖｅｒ ｆｏｒ Ｎｏｎ－Ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ Ｓｙｓｔｅｍ」と題する米国特許仮出願第６３／２７６，８４２号、及び２０２２年１月２６日に出願された「Ｔｒａｎｓｃｅｉｖｅｒ ｆｏｒ Ｐｒｏｖｉｄｉｎｇ Ｈｉｇｈ Ｖｏｌｔａｇｅｓ ｆｏｒ Ｅｒａｓｅ ｏｒ Ｐｒｏｇｒａｍ Ｏｐｅｒａｔｉｏｎｓ ｉｎ ａ Ｎｏｎ－ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ Ｓｙｓｔｅｍ」と題する米国特許出願第１７／５８５，２６１号に対する優先権を主張する。

【0002】

（発明の分野）
不揮発性メモリシステムにおける消去又はプログラム動作のための高電圧を供給するトランシーバの多数の実施形態が開示される。

【背景技術】

【0003】

不揮発性メモリは、周知である。例えば、米国特許第５，０２９，１３０号（「’１３０号特許」）は、フラッシュメモリセルの一種である、スプリットゲート不揮発性メモリセルのアレイを開示し、これは参照により本明細書に組み込まれる。このようなメモリセル１１０を図１に示す。各メモリセル１１０は、半導体基板１２内に形成されたソース領域１４及びドレイン領域１６を含み、これらの領域の間にはチャネル領域１８が存在する。浮遊ゲート２０は、チャネル領域１８の第１の部分の上方に絶縁されて形成され（かつ、チャネル領域１８の第１の部分の導電性を制御して）、かつソース領域１４の一部分の上方にある。ワード線端子２２（典型的には、ワード線に結合される）は、チャネル領域１８の第２の部分の上方に絶縁されて配設されている（かつチャネル領域１８の第２の部分の導電性を制御する）第１の部分と、浮遊ゲート２０の上方で浮遊ゲート２０に向かって延在する第２の部分と、を有する。浮遊ゲート２０及びワード線端子２２は、ゲート酸化物によって基板１２から絶縁されている。ビット線２４はドレイン領域１６に結合される。

【0004】

メモリセル１１０は、ワード線端子２２に高い正電圧をかけることによって消去され（ここで電子は浮遊ゲートから除去される）、それにより、ファウラーノルドハイム（Fowler-Nordheim、ＦＮ）トンネリングによって浮遊ゲート２０からワード線端子２２まで中間絶縁体を通って浮遊ゲート２０の電子をトンネリングさせる。

【0005】

メモリセル１１０は、ホットエレクトロンによるソースサイド注入（source side injection、ＳＳＩ）で、ワード線端子２２に正電圧、及びソース領域１４に正電圧をかけることによって、プログラムされる（浮遊ゲートに電子が配置される）。電子流は、ドレイン領域１６からソース領域１４に向かって流れる。電子は加速し、ワード線端子２２と浮遊ゲート２０との間の間隙に達すると熱せられる。熱せられた電子の一部は、浮遊ゲート２０からの静電引力に起因して、浮遊ゲート２０にゲート酸化物を介して注入される。

【0006】

メモリセル１１０は、ドレイン領域１６及びワード線端子２２に正の読み出し電圧をかける（ワード線端子の下方のチャネル領域１８の部分をオンにする）ことによって、読み出される。浮遊ゲート２０が正に帯電する（すなわち、電子を消去する）と、浮遊ゲート２０の下方のチャネル領域１８の部分も同様にオンになり、電流はチャネル領域１８を流れ、これは、消去された状態、つまり「１」の状態として検知される。浮遊ゲート２０が負に帯電する（すなわち、電子でプログラムされる）と、浮遊ゲート２０の下方のチャネル領域の部分はほとんど又は完全にオフになり、電流はチャネル領域１８を流れず（又はほとんど流れず）、これは、プログラムされた状態、つまり「０」の状態として検知される。

【0007】

表１は、読み出し、消去、及びプログラムの動作を実行するために、メモリセル１１０の端子に印加され得る典型的な電圧／電流範囲を示す。
表１：図１のフラッシュメモリセル１１０の動作

【表1】

【0008】

他の種類のフラッシュメモリセルとして、他のスプリットゲート型メモリセル構成も知られている。

【0009】

例えば、図２は、ソース領域１４と、ドレイン領域１６と、チャネル領域１８の第１の部分の上方にある浮遊ゲート２０と、チャネル領域１８の第２の部分の上方にある選択ゲート２２（典型的には、ワード線ＷＬに結合される）と、浮遊ゲート２０の上方にある制御ゲート２８と、ソース領域１４の上方にある消去ゲート３０と、を備える４ゲートメモリセル２１０を示す。この構成は、米国特許第６，７４７，３１０号に記載され、この米国特許は、あらゆる目的のため参照により本明細書に組み込まれる。ここで、全てのゲートは、浮遊ゲート２０を除いて、非浮遊ゲートであり、つまり、それらは電圧源に電気的に接続される又は接続可能である。プログラミングは、熱せられた電子がチャネル領域１８から浮遊ゲート２０にその電子自体を注入することによって実行される。消去は、電子が浮遊ゲート２０から消去ゲート３０へトンネリングすることによって実行される。

【0010】

表２は、読み出し、消去、及びプログラムの動作を実行するために、メモリセル２１０の端子に印加され得る典型的な電圧／電流範囲を示す。
表２：図２のフラッシュメモリセル２１０の動作

【表2】

【0011】

図３は、別の種類のフラッシュメモリセルである、３ゲートメモリセル３１０を示す。メモリセル３１０は、メモリセル３１０が独立した制御ゲートを有しないことを除いて、図２のメモリセル２１０と同一である。消去動作（消去ゲートを使用して消去が起こる）及び読み出し動作は、制御ゲートバイアスが印加されないことを除いて、図２のメモリセル２１０のものと同様である。プログラミング動作もまた、制御ゲートバイアスなしで行われるため、結果として、プログラム動作中は、制御ゲートバイアスの不足を補償するため、より高い電圧がソース線に印加されなければならない。

【0012】

表３は、読み出し、消去、及びプログラムの動作を実行するために、メモリセル３１０の端子に印加され得る典型的な電圧及び電流範囲を示す。
表３：図３のフラッシュメモリセル３１０の動作

【表3】

【0013】

図４は、別の種類のフラッシュメモリセルである、積層ゲートメモリセル４１０を示す。メモリセル４１０は、浮遊ゲート２０がチャネル領域１８全体の上方に延在し、制御ゲート２２（ここでワード線に結合される）が絶縁層（図示せず）によって分離されて浮遊ゲート２０の上方に延在することを除いて、図１のメモリセル１１０と同様である。消去は、浮遊ゲート（floating gate、ＦＧ）から基板への電子のＦＮトンネリングによって行われ、プログラミングは、チャネル１８とドレイン領域１６との間の領域でのチャネルホットエレクトロン（channel hot electron、ＣＨＥ）注入によって行われ、読み出し動作は、ソース領域１４からドレイン領域１６に向かって流れる電子によって行われ、図１のメモリセル１１０と同様に、高い制御ゲート電圧で行われる。

【0014】

表４は、メモリセル４１０における読み出し、消去、及びプログラムの動作を実行するために、メモリセル４１０及び基板１２の端子に印加され得る典型的な電圧範囲を示す。
表４：図４のフラッシュメモリセル４１０の動作

【表4】

【0015】

その他の不揮発性メモリセルとしては、ＦＩＮＦＥＴスプリットゲートフラッシュ又はスタックゲートフラッシュメモリ、ＮＡＮＤフラッシュ、ＳＯＮＯＳ（ｓｉｌｉｃｏｎ－ｏｘｉｄｅ－ｎｉｔｒｉｄｅ－ｏｘｉｄｅ－ｓｉｌｉｃｏｎ、ケイ素－酸化物－窒化物－酸化物－ケイ素、窒化物中の電荷トラップ）、ＭＯＮＯＳ（ｍｅｔａｌ－ｏｘｉｄｅ－ｎｉｔｒｉｄｅ－ｏｘｉｄｅ－ｓｉｌｉｃｏｎ、金属－酸化物－窒化物－酸化物－ケイ素、窒化物中の金属電荷トラップ）、ＲｅＲＡＭ（ｒｅｓｉｓｔｉｖｅ ＲＡＭ、抵抗変化型メモリ）、ＰＣＭ（ｐｈａｓｅ ｃｈａｎｇｅ ｍｅｍｏｒｙ、相変化メモリ）、ＭＲＡＭ（ｍａｇｎｅｔｉｃ ＲＡＭ、磁気抵抗メモリ）、ＦｅＲＡＭ（ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ、強誘電体メモリ）、ＣＴ（ｃｈａｒｇｅ ｔｒａｐ、電荷トラップ）メモリ、ＣＮ（ｃａｒｂｏｎ－ｔｕｂｅ、カーボンチューブ）メモリ、ＯＴＰ（ｏｎｅ ｔｉｍｅ ｐｒｏｇｒａｍｍａｂｌｅ、２値又は多値の１回プログラム可能）及びＣｅＲＡＭ（ｃｏｒｒｅｌａｔｅｄ ｅｌｅｃｔｒｏｎ ＲＡＭ、強相関電子メモリ）などが知られている。

【0016】

上で示したように、不揮発性メモリシステムは、プログラム及び消去動作のために高電圧（例えば、３．３Ｖ又は５．０Ｖなど、不揮発性メモリアレイのコア電圧Ｖｄｄよりも大きい電圧）を必要とすることが多い。このような高電圧を発生させ、プログラム又は消去動作中に適切なメモリセル端子に供給するための多数の技術が先行技術に存在する。これらの技術は、高電圧発生及びトランシーバ回路を利用することがある。高電圧発生及びトランシーバ回路は、不揮発性メモリシステム内でかなりの量の電力を消費する。

【0017】

先行技術の回路よりも少ない電力を消費する改良された高電圧発生及びトランシーバ回路が必要とされている。

【発明の概要】

【0018】

不揮発性メモリシステムにおける消去又はプログラム動作中に使用するための高電圧を供給するトランシーバの多数の実施形態が開示される。一実施形態では、トランシーバは、ＰＭＯＳトランジスタとネイティブＮＭＯＳトランジスタとを備える。別の実施形態では、トランシーバは、ＰＭＯＳトランジスタと、ＮＭＯＳトランジスタと、ネイティブＮＭＯＳトランジスタとを備える。

【0019】

【0020】

【0021】

【0022】

【0023】

【0024】

【0025】

【0026】

【0027】

【0028】

【0029】

【0030】

【0031】

【0032】

【0033】

【図面の簡単な説明】

【0034】

【図1】先行技術のスプリットゲートフラッシュメモリセルを示す。

【図2】別の先行技術のスプリットゲートフラッシュメモリセルを示す。

【図3】別の先行技術のスプリットゲートフラッシュメモリセルを示す。

【図4】別の先行技術のスプリットゲートフラッシュメモリセルを示す。

【図5】不揮発性メモリシステムを示す。

【図6】高電圧発生器の例を示す。

【図7】高電圧発生器の別の例を示す。

【図8A】高電圧トランシーバを示す。

【図8B】強制印加－検知高電圧トランシーバを示す。

【図9】高電圧トランシーバの別の例を示す。

【図10】高電圧レベルシフタの例を示す。

【図11】高電圧レベルシフタの別の例を示す。

【図12】高電圧トランシーバチャージポンプの例を示す。

【図13】高電圧トランシーバレギュレータの例を示す。

【図14】チャージポンプ段の例を示す。

【図15】高電圧トランシーバを備える不揮発性メモリシステムを示す。

【発明を実施するための形態】

【0035】

図５は、不揮発性メモリシステム５００を示す。不揮発性メモリシステム５００は、アレイ５０１、行デコーダ５０２、高電圧デコーダ５０３、列デコーダ５０４、ビット線ドライバ５０５、制御ロジック５０６、バイアス発生器５０７、検知増幅器５０８、及び高電圧発生器５０９を備える。

【0036】

アレイ５０１は、行と列に配置された複数の不揮発性メモリセルを含む。各不揮発性メモリセルは、例えば、図１のメモリセル１１０、図２のメモリセル２１０、図３のメモリセル３１０、図４のメモリセル４１０、又は任意の他のタイプの不揮発性メモリセルであり得る。

【0037】

行デコーダ５０２は、プログラム、消去、又は読み出し動作のために、アレイ５０１内の１つ以上の行を選択する。

【0038】

高電圧デコーダ５０３は、プログラム又は消去動作中に、高電圧をアレイ５０１内の１つ以上の行に結合する。

【0039】

列デコーダ５０４は、アレイ５０１内の全ての列に結合され、読み出し、プログラム、又は消去動作中にアレイ５０１内の１つ以上の列を選択するためのマルチプレクサを備える。

【0040】

ビット線ドライバ５０５は、プログラム又は消去動作中に１つ以上の選択された列に電圧を供給する。

【0041】

制御ロジック５０６は、読み出し、プログラム、又は消去動作を実行する。

【0042】

バイアス発生器５０７は、読み出し、プログラム、及び消去動作に必要な低電圧（例えば、不揮発性メモリシステム５００のコア電圧Ｖｄｄ以下の電圧）を発生する。高電圧発生器５０９は、高電圧デコーダ５０３を通じて、プログラム及び消去動作に必要な高電圧（例えば、コア電圧Ｖｄｄより大きい電圧）を発生する。

【0043】

検知増幅器５０８は、読み出し動作中に、選択された列内の選択されたセルに記憶された値を検知する。

【0044】

以下の実施形態は、先行技術の高電圧発生器と比較して、高電圧発生器５０９が必要とする電力供給を低減するため、及び／又は高電圧発生器５０９が必要とする総電力を低減するために、高電圧発生器５０９に使用することができる。

【0045】

図６は、高電圧ポンプ及びレギュレータ６０１、高電圧トランシーバポンプ６０２、高電圧トランシーバ６０３、及びパッド６０４を備える高電圧発生器６００を示す。

【0046】

高電圧ポンプ及びレギュレータ６０１は、電源電圧Ｖｄｄ及びイネーブル信号Ｅｎを受け取り、プログラム又は消去動作に必要な、Ｖｄｄよりも高い電圧である高電圧ＶＨＶを発生する（例えば、電圧ＶＨＶは、限定はしないが、４Ｖ～１３Ｖの範囲の電圧である）。高電圧ポンプ及びレギュレータ６０１は、例えば、１つ以上のチャージポンプ、レギュレータ、及び／又は１つ以上の高電圧レベルシフタを備えることができる。

【0047】

高電圧トランシーバ（ＨＶ ＴＸ）ポンプ６０２は、電源電圧Ｖｄｄ及びイネーブル信号ＥＮを受け取り、Ｖｄｄよりも高い電圧である高電圧ＶＨＶＴＸを生成し、例えば、ＶＨＶＴＸは、限定はしないが、ＨＶトランシーバ６０３の動作の必要に応じて６Ｖ～１５Ｖの範囲内にある。ＶＨＶＴＸは一般にＶＨＶよりも大きくなるように選択される。

【0048】

高電圧トランシーバポンプ６０２は、例えば、１つ以上のチャージポンプ及び／又は１つ以上の高電圧レベルシフタを備えることができる。

【0049】

高電圧トランシーバ６０３は、高電圧ＶＨＶ及びＶＨＶＴＸ並びに高電圧トランシーバイネーブル信号Ｅｎ＿ＨＶＴＸを受け取り、制御可能に高電圧ＶＨＶ２（この高電圧ＶＨＶ２は、高電圧ＶＨＶ又はＶＨＶＴＸから高電圧トランシーバ６０３内で生じた任意のしきい値電圧降下を差し引いたものに選択可能に等しい）をＶＰＰパッド６０４に出力するか、又は外部高電圧をＶＰＰパッド６０４で受け取り、その電圧を内部使用のために内部ＶＨＶノード上で出力する。ＶＰＰパッド６０４で外部高電圧を受け取り、その電圧を内部ＶＨＶノードに出力することは、例えば、アレイ５０１又は制御ロジック５０６内の不良をスクリーニングするために製造中に実行される様々な電圧ストレス試験（酸化物ストレス試験など）中に必要とされる。ＶＰＰパッド６０４は、ＨＶ電気端子（例えば、ＨＶパッド又はピン）である。

【0050】

ＨＶトランシーバ６０３はまた、内部高電圧（すなわち、高電圧ＶＨＶ又はＶＨＶＴＸ）を監視及び／又は測定することができる。例えば、ＨＶトランシーバ６０３は、ＨＶトリムアルゴリズムを適用してトリム設定を調整することにより、高電圧ＶＨＶを目標電圧（例えば、消去の場合は１１．５Ｖ、プログラミングの場合は１０．５Ｖ）にトリミングするために使用することができる。

【0051】

ＨＶトランシーバ６０３はまた、いくつかの実施例では、大量試験などのアレイ５０１の試験中に高電圧を供給する。大量試験は、試験時間を短縮するために複数のメモリセルを並行して試験するプロセスである。例えば、ＨＶトランシーバ６０３は、ＶＰＰパッド６０４を介して外部高電圧電源からより多くの電力を供給し、電力に制限のある内部ＨＶチャージポンプ回路を置き換えるか、補完することができる。したがって、ＨＶトランシーバ６０３は、試験プロセス中にチップが外部電圧源を利用することを可能にし、その結果、これらの電圧の全てがオンチップで生成される状況と比較して、より低い面積オーバーヘッド及びより少ない電力をもたらす。

【0052】

図７は、高電圧ポンプ及びレギュレータ７０１と、高電圧トランシーバ７０２と、ＶＰＰパッド７０３とを備える高電圧発生器７００を示す。ＶＰＰパッド７０３は、ＨＶ電気端子（例えば、ＨＶパッド又はピン）である。

【0053】

高電圧ポンプ及びレギュレータ７０１は、電源電圧Ｖｄｄ及びイネーブル信号Ｅｎを受け取り、電圧Ｖｄｄよりも高い電圧である高電圧ＶＨＶを発生する。高電圧ポンプ及びレギュレータ７０１は、例えば、１つ以上のチャージポンプ及び／又は１つ以上の高電圧レベルシフタを備えることができる。

【0054】

高電圧トランシーバ７０２は、高電圧ポンプ及びレギュレータ７０１からの高電圧ＶＨＶ、並びに高電圧トランシーバイネーブル信号Ｅｎ＿ＨＶＴＸを受け取る。高電圧トランシーバ７０２は、高電圧ＶＨＶを受け取り、ＶＰＰパッド７０３に高電圧ＶＨＶ２を出力することができ、又は外部で発生してＶＰＰパッド７０３に供給された高電圧を受け、その電圧を内部ＶＨＶノード（図７の高電圧トランシーバ７０２の左側に示す）に出力することができる。

【0055】

図８Ａは、図６の高電圧トランシーバ６０３又は図７の高電圧トランシーバ７０２に使用することができる高電圧トランシーバ８００を示す。高電圧トランシーバ８００は、ＰＭＯＳトランジスタ８０１及びネイティブＮＭＯＳトランジスタ８０２を備え、示されているように直列構成で配置され、ＰＭＯＳトランジスタ８０１の第１の端子は高電圧ＶＨＶを受け取るように示されている第１のノード８０３に結合され、ＰＭＯＳトランジスタ８０１の第２の端子はノード８０４においてネイティブＮＭＯＳトランジスタ８０２の第１の端子に結合され、かつネイティブＮＭＯＳトランジスタ８０２の第２の端子は、ＶＰＰパッドと示されている第２のノード８０５に結合される。ＰＭＯＳトランジスタ８０１は、その入力、すなわち、その第１の端子で高電圧ＶＨＶを受け取り、ネイティブＮＭＯＳトランジスタ８０２は、第２のノード、ＶＰＰパッド（図６のＶＰＰパッド６０４又は図７のＶＰＰパッド７０３であり得る）で高電圧ＶＨＶ２を出力する。ＰＭＯＳトランジスタ８０１及びＮＭＯＳトランジスタ８０２はカスケード構成で配置され、高い入出力分離が存在する。高電圧ＶＨＶは第１の高電圧とも呼ばれ、高電圧ＶＨＶ２は第２の高電圧とも呼ばれる。

【0056】

高電圧ＶＨＶは、例えば１２Ｖである。ＰＭＯＳトランジスタ８０１は、そのゲートで電圧ＶＧＰ２を受け取るが、この電圧は、ＰＭＯＳトランジスタ８０１が導通するときには、Ｖｄｄ（例えば、「０」を表す１．８Ｖ）などの中間電圧（例えば、＜ＶＨＶ）に近くなる（ソース／ドレインは、この実施例では１２Ｖである高電圧ＶＨＶであり、ＰＭＯＳトランジスタ８０１のＶＴＰ（しきい値電圧）は典型的に＜１Ｖであるため）。ＰＭＯＳトランジスタ８０１のゲートにおけるそのような電圧（この場合、Ｖｄｄ）の使用は、ＰＭＯＳ ８０１にわたる電圧ストレスを低減する（例えば、１．８Ｖ分、つまりストレス電圧＝１２Ｖ－１．８Ｖ）。

【0057】

ネイティブＮＭＯＳトランジスタ８０２は、そのゲートに電圧ＶＧＮ２を受け取る。ネイティブＮＭＯＳトランジスタ８０２は、ＶＧＮ２がネイティブＮＭＯＳトランジスタ８０２のしきい値電圧ＶＴＮ分だけソース電圧（高電圧ＶＨＶ付近である）を超えたときに導通する。例えば、基板効果（body effect）を有するＶＴＮが０．７Ｖである場合、ネイティブＮＭＯＳトランジスタ８０２は、ＶＧＮ２が１２．７Ｖであるときに導通する。ネイティブＮＭＯＳトランジスタ８０２が導通しないこと、又は高電圧トランシーバ８００が有効化されないことが望まれるとき、ネイティブＮＭＯＳトランジスタ８０２のゲートは接地に接続され得る。

【0058】

高電圧トランシーバ８００がＶＧＰ２及びＶＧＮ２によって有効にされるとき、ＶＰＰパッド上の高電圧ＶＨＶ２は、ＶＨＶ＞ＶＧＰ２（＝この例ではＶｄｄ）＋ＶＴＰ（ＰＭＯＳのターンオン電圧による）になると、高電圧にほぼ等しくなる。この場合、高電圧トランシーバ８００を有効にすることは、ＶＧＰ２＝Ｖｄｄ又は０Ｖ、ＶＧＮ２＝＞１２．７Ｖに設定することによって行われる。この場合、ＶＧＰ２＝ＶＨＶに設定するか、ネイティブＮＭＯＳ ８０２のゲートを接地に接続するか、又はＶＧＮ２をＶｄｄなどの中間電圧に設定することによって、高電圧トランシーバ８００が無効にされるとき、ＶＰＰパッド上の電圧はフローティングである。

【0059】

別の実施形態では、ＰＭＯＳトランジスタ８０１のゲートは、ＶＧＰ２の代わりに接地（０Ｖ）を受け取ることができる。

【0060】

図８Ｂは、第１の回路８１１及び第２の回路８１２を備える高電圧トランシーバ８２０を示す。例えば、第１の回路８１１は、ＶＰＰ１パッド８２６におけるノード８２５上の電圧ＶＨＶを検知するために使用することができ、第２の回路８１２は、ＶＰＰ２パッド８２７の電圧をノード８２５に強制的に印加するために使用することができる。

【0061】

第１の回路８１１は、ＰＭＯＳ ８２１及びネイティブＮＭＯＳ ８２２を備え、これらは図８ＡのＰＭＯＳ ８０１及びネイティブＮＭＯＳ ８０２と機能が類似する。１つのモードでは、第１の回路８１１への入力はノード８２５上のＶＨＶであり、出力はＶＰＰ１パッド８２６上の高電圧ＶＨＶ２である。別のモードでは、第１の回路８１１への入力は、外部で発生し、ＶＰＰ１パッド８２６に供給される高電圧であり、出力は、ノード８２５に供給される高電圧である。

【0062】

第２の回路８１２は、ＰＭＯＳ ８２３及びネイティブＮＭＯＳ ８２４を備え、これらはＰＭＯＳ ８２１及びネイティブＮＭＯＳ ８２２と機能が類似する。１つのモードでは、第２の回路８１２への入力はノード８２５上の高電圧ＶＨＶであり、出力はＶＰＰ２パッド８２７上の高電圧ＶＨＶ３である。別のモードでは、第１の回路８１２への入力は、外部で発生し、ＶＰＰ２パッド８２７に供給される高電圧であり、出力は、ノード８２５に供給される高電圧である。

【0063】

動作中、第１の回路８１１及び第２の回路８１２のうちの一方は、それぞれＶＰＰ１パッド８２６又はＶＰＰ２パッド８２７からノード８２５に高電圧を供給するために使用され、第１の回路８１１及び第２の回路８１２のうちの他方は、ノード８２５からそれぞれＶＰＰ１、ＶＰＰ２パッドに高電圧を供給する。言い換えれば、ＶＰＰ１パッド８２６又はＶＰＰ２パッド８２７のうちの一方からの電圧は、ノード８２５に強制的に印加され、ＶＰＰ１パッド８２６又はＶＰＰ２パッド８２７のうちの他方は、ノード８２５の電圧を検知するために使用され得る。

【0064】

図９は、図６の高電圧トランシーバ６０３又は図７の高電圧トランシーバ７０２に使用することができる高電圧トランシーバ９００を示す。高電圧トランシーバ９００は、図８Ａの高電圧トランシーバ８００と同様に動作する。高電圧トランシーバ９００は、ＰＭＯＳトランジスタ９０１、ネイティブＮＭＯＳトランジスタ９０２、及びＮＭＯＳトランジスタ９０３を備え、図示のようにカスコード構成で配置され、高い入出力分離が存在する。ＰＭＯＳトランジスタ９０１及びＮＭＯＳトランジスタ９０３は、入力として高電圧ＶＨＶを受け取り、ネイティブＮＭＯＳトランジスタ９０２は、その出力ノードであるＶＰＰパッド９０４（図６のＶＰＰパッド６０４又は図７のＶＰＰパッド７０３であり得る）に高電圧ＶＨＶ２を出力する。

【0065】

高電圧ＶＨＶは、例えば１２Ｖである。ＰＭＯＳトランジスタ９０１は、そのゲートに電圧ＶＧＰ２を受け取り、電圧ＶＧＰ２は、ＰＭＯＳトランジスタ９０１が導通するときにＶｄｄ近くに設定される。ＰＭＯＳトランジスタ９０１に並列に接続されたＮＭＯＳトランジスタ９０３は、そのゲートに電圧ＶＧＮ１Ａを受け取り、導通するためにはＶＨＶ＋ＶＴ（ＮＭＯＳトランジスタ９０３のしきい値電圧）の高電圧を必要とする。ネイティブＮＭＯＳトランジスタ９０２は、そのゲートに電圧ＶＧＮ２を受け取る。ネイティブＮＭＯＳトランジスタ９０２が導通しないこと又は高電圧トランシーバ９００が有効にならないことが望まれるとき、ネイティブＮＭＯＳトランジスタ９０２のゲートは接地に接続され得る。ネイティブＮＭＯＳトランジスタ９０２は、電圧ＶＧＮ２がネイティブＮＭＯＳトランジスタ９０２のしきい値電圧ＶＴＮ分だけソース電圧（およそＶＨＶである）を超えたときに導通する。例えば、しきい値電圧ＶＴＮが０．７Ｖである場合、ネイティブＮＭＯＳトランジスタ９０２は、ＶＧＮ２が１２．７Ｖであるときに導通する。ＮＭＯＳ ９０３は、高電圧ＶＨＶ＜ＶＧＰ２＋ＶＴＰのときに電圧ＶＨＶを通過させるために使用され、その場合、ＰＭＯＳ ９０１はオンにならない。

【0066】

別の実施形態では、トランシーバ９００は、図８Ｂに関連して上述したように、ＰＭＯＳ、ＮＭＯＳ、ネイティブＮＭＯＳの別の回路経路を並列に有して、強制印加及び検知機能を実行することができる。

【0067】

図１０は、高電圧ポンプ及びレギュレータ６０１及び７０１並びに高電圧トランシーバポンプ６０２において使用され得る高電圧レベルシフタ（high voltage level shifter、ＨＶ ＬＳ）１０００を示す。ＨＶ ＬＳ １０００は、信号ＥＮの状態に応答して、出力ノードＨＶＬＳＯ又はＨＶＬＳＯ＿Ｂに、高電圧ＶＨＶ又は接地のいずれかを出力する。

【0068】

高電圧レベルシフタ１０００は、インバータ１００９及び１０１０、ＮＭＯＳトランジスタ１００３、１００４、１００７、及び１００８、並びにＰＭＯＳトランジスタ１００１、１００２、１００５、及び１００６を、図示のように備える。

【0069】

高電圧レベルシフタ１０００は、信号ＥＮを入力として受け取り（ここで、「０」は接地、「１」はＶｄｄ）、ＶＨＶＳＵＰに等しい電圧レベル（例えば、１２Ｖ）を有することができる電圧ＨＶＬＳＯ及びその相補であるＨＶＬＳＯ＿Ｂを出力し、ここで、ＨＶＬＳＯ及びその相補ＨＶＬＳＯ＿Ｂは、信号ＥＮよりも大きい電圧振幅を有する。例えば、ＥＮが「１」であるとき、その電圧はＶｄｄである。ＨＶＬＳＯも「１」であり、その電圧はＶＨＶＳＵＰ（例えば、１２Ｖ）であり、ＨＶＬＳＯ＿Ｂは接地される。同様に、ＥＮが「０」であるとき、その電圧は接地される。ＨＶＬＳＯも「接地」され、ＨＶＬＳＯ＿ＢはＶＨＶＳＵＰ（例えば、１２Ｖ）になる。

【0070】

図１１は、高電圧ポンプ及びレギュレータ６０１及び７０１並びに高電圧トランシーバポンプ６０２において使用できる高電圧レベルシフタ（ＨＶ ＬＳ）１１００を示す。高電圧レベルシフタ１１００は、示された構成において、インバータ１１０２及び１１０３、レベルシフタ１１０１、並びにＰＭＯＳトランジスタ１１０４、１１０５、１１０６、及び１１０７を備える。ＨＶ ＬＳ １１００は、出力ノード１１０８に高電圧ＶＨＶ又はＶｄｄのいずれかを出力する。

【0071】

レベルシフタ１１００は、ＥＮ＿ＨＶを入力として受け取り、ＶＨＶＳＵＰ（例えば、１２Ｖ）に等しい電圧レベルを有することができ、ＥＮよりも大きい電圧振幅を有する、ＥＮ＿ＨＶＬＳＯ及びその相補であるＥＮ＿ＨＶＬＳＯ＿Ｂを出力する。例えば、ＥＮ＝「１」であるとき、ＥＮ＿ＨＶＬＳＯは、＝「１」、＝ＶＨＶＳＵＰ（例えば、１２Ｖ）であり、ＥＮよりも高い電圧を有する。レベルシフタ１１０１は、任意選択で、図１０の高電圧レベルシフタ１０００を備えることができる。インバータ１１０２及び１１０３は、図示のように信号ＥＮ＿ＬＶ及びＥＮ＿ＬＶ＿Ｂを発生する。

【0072】

ＥＮ＿ＨＶが高（High）であるとき、ＥＮ＿ＬＶは低（Low）に、ＥＮ＿ＬＶ＿Ｂは高に、ＥＮ＿ＨＶＬＳＯは高に、ＥＮ＿ＨＶＬＳＯ＿Ｂは低になり、その結果、ＰＭＯＳトランジスタ１１０４及び１１０５はオンになり、ＰＭＯＳトランジスタ１１０６及び１１０７はオフになる。その結果、出力ノード１１０８＝高電圧ＶＨＶとなる。

【0073】

ＥＮ＿ＨＶが低であるとき、ＥＮ＿ＬＶは高に、ＥＮ＿ＬＶ＿Ｂは低に、ＥＮ＿ＨＶＬＳＯは低に、ＥＮ＿ＨＶＬＳＯ＿Ｂは高になり、その結果、ＰＭＯＳトランジスタ１１０４及び１１０５はオフになり、ＰＭＯＳトランジスタ１１０６及び１１０７はオンになる。その結果、出力ノード１１０８＝Ｖｄｄとなる。

【0074】

図１２は、高電圧トランシーバチャージポンプ（ＨＶＴＸＣＰ）１２００を示す。高電圧トランシーバチャージポンプ１２００は、高電圧ＶＨＶの入力を受け取り、ノード１２０５において電圧ＯＵＴを発生する。ネイティブＮＭＯＳトランジスタ１２０４は、ダイオード構成で接続される。入力高電圧ＶＨＶは、ネイティブＮＭＯＳトランジスタ１２０４のゲート／ドレインに印加され、したがって、ＶＨＶ－ＶＴＮは、内部電圧ＩＮとしてそのソースに結果として生じる電圧である。

【0075】

高電圧クロック信号ＣＫ＿ＨＶＬＳＯ及びその相補であるＣＫ＿ＨＶＬＳＯ＿Ｂは、高電圧レベルシフタ１２０１によって発生される。ＣＫ＿ＨＶＬＳＯは、キャパシタ１２０２の１つのリード線に印加され、これは、高サイクル中にＣＫ＿ＨＶＬＳＯの分だけ内部電圧ＩＮを供給する。その電圧は、（ＶＨＶ－ＶＴＮ）＋Ｖ（ＣＫ＿ＨＳＬＳＯ）－ＶＴＮに等しい電圧ＯＵＴをノード１２０５において発生するために、ダイオード構成で接続されたネイティブＮＭＯＳトランジスタ１２０３によって受け取られる。Ｖ（ＣＫ＿ＨＶＬＳＯ）は、信号ＣＫ＿ＨＶＬＳＯの電圧であり、これは、ＶＨＶ＿ＤＩＶと示される高電圧ＶＨＶからの分割された電圧であり得る。

【0076】

例えば、高電圧ＶＨＶ＝１２Ｖ、ＶＨＶ＿ＤＩＶ＝４Ｖ、且つＶＴＮ＝０．７Ｖである場合、ノード１２０５上の出力電圧ＯＵＴ＝１４．６Ｖである。ＨＶＴＸＣＰ １２００は、回路８００及び９００用の信号ＶＧＮ２のために、高レベル＞ＶＨＶ＋ＶＴＮを供給するために使用され得る。

【0077】

キャパシタ１２０２及びダイオード接続されたＮＭＯＳ １２０３は、１つのチャージポンプ段を構成する。ＨＶＴＸＣＰ１２０３は高電圧ＶＨＶの入力を有し、ポンプクロックはその電源ＶＨＶ＿ＤＩＶを有するので、１つのチャージポンプ段のみが必要とされる。すなわち、電源として高電圧ＶＨＶを有し、出力電圧＞ＶＨＶ＋ＶＴＮを発生するように入力する。任意選択的に、複数のチャージポンプ段があってもよい。

【0078】

図１３は、ＰＭＯＳトランジスタ１３０１、ＮＭＯＳトランジスタ１３０２、及び電流源１３０３を備える、高電圧トランシーバレギュレータ（ＨＶＴＸＲＥＧ）１３００を示す。ＰＭＯＳ １３０１及びＮＭＯＳトランジスタ１３０２は、電流源バイアス１３０３からの高電圧ＶＨＶ＿ＴＸをバッファするために、高入力－出力分離を提供するようにカスケード構成で配置される。ＮＭＯＳトランジスタはそのゲートにＶｄｄを受け取り、ＰＭＯＳトランジスタ１３０１はそのゲートに高電圧ＶＨＶを受ける。ＨＶＴＸＲＥＧ １３００は、ＰＭＯＳ １３０１のソース上の電圧、すなわち電圧ＶＨＶ＿ＴＸ、をＶＨＶ＋ＶＴＰに固定するが、これは、この電圧以上では、ＰＭＯＳ １３０１がオンになり、その結果として、電流はＶＨＶ＿ＴＸからＮＭＯＳ １３０２に流れ、そこから電流源１３０３によって接地に流れるからである。この回路は、例えば、ＨＶＴＸＣＰ １２００の出力をＶＨＶ＋ＶＴＰに調整するために使用され得る。ＶＨＶ＿ＴＸの供給ノードからＰＭＯＳ １３０１のソースまで、複数のダイオード（ダイオード接続されたＰＭＯＳトランジスタなど）を設けて、ＶＨＶ＿ＴＸノード上の調整された高電圧、例えば＝ＶＨＶ＋２^*ＶＴＰを増加させることができる。

【0079】

図１４は、図１２のＨＶＴＸＣＰのチャージポンプ段として使用することができる、チャージポンプ段１４００を示す。チャージポンプ段１４００は、キャパシタ１４０１及び１４０２と、ネイティブＮＭＯＳトランジスタ１４０３及び１４０４とを備えて、ＶＴキャンセルチャージポンプ段を構成する。ポンピングキャパシタ１４０１は、一方の端子でクロック信号ＣＫ１Ａに結合され、他方の端子で入力１４０５ ＩＮに結合される。ブーストキャパシタ１４０２は、一方の端子でクロック信号ＣＫ１Ｂに結合され、他方の端子でパストランジスタネイティブＮＭＯＳトランジスタ１４０４のゲートに結合される。ネイティブＮＭＯＳ １４０４のドレイン及びソースは、一方の端子で入力１４０５ ＩＮに結合され、他方の端子で出力１４０６ ＯＵＴに結合される。ネイティブＮＭＯＳ １４０３のソース及びドレインは、一方の端子で入力１４０５ ＩＮに結合され、他方の端子でＮＭＯＳ １４０４のゲートに結合される。ネイティブＮＭＯＳ １４０３のゲートは、出力１４０６ ＯＵＴに結合される。ＣＫ１ＢはＣＫ１Ａの反転である。

【0080】

動作中、クロック信号ＣＫ１Ａ及びＣＫ１Ｂは、互いに９０度位相がずれて発振する。出力１４０６における電圧ＯＵＴは、ＩＮ １４０５における電圧にＣＫ１Ａのピーク電圧を加えたものに等しい電圧が供給される。

【0081】

図１５は、図５の不揮発性メモリシステム５００と同様であるが、高電圧発生器５０９の一部として高電圧トランシーバ１５０１を含む不揮発性メモリシステム１５００を示す。高電圧トランシーバ１５０１は、高電圧トランシーバ６０３、７０２、８００、８２０、及び９００等の上述した高電圧トランシーバのうちの１つであり得る。高電圧トランシーバ１５０１は、高電圧デコーダ５０３に高電圧を供給し、次に、消去又はプログラム動作中にアレイ５０１内の１つ以上の選択されたセルに高電圧を印加する。

【0082】

本明細書で使用される場合、「の上方に（over）」及び「に（on）」という用語は両方とも、「に直接」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「に間接的に」（中間材料、要素、又は間隙がそれらの間に配設されている）を包括的に含むことに留意されるべきである。同様に、「隣接した」という用語は、「直接隣接した」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「間接的に隣接した」（中間材料、要素、又は間隙がそれらの間に配設されている）を含み、「に取り付けられた」は、「に直接取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「に間接的に取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設されている）を含み、「電気的に結合された」は、「に直接電気的に結合された」（要素を一緒に電気的に接続する中間材料又は要素がそれらの間にない）、及び「に間接的に電気的に結合された」（要素を一緒に電気的に接続する中間材料又は要素がそれらの間にある）を含む。例えば、要素を「基板の上方に」形成することは、その要素を基板に直接、中間材料／要素をそれらの間に伴わずに形成すること、及びその要素を基板に間接的に１つ以上の中間材料／要素をそれらの間に伴って形成することを含み得る。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8A】

【図8B】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【手続補正書】

【提出日】2024-05-27

【手続補正1】

【補正対象書類名】明細書

【補正対象項目名】００１３

【補正方法】変更

【補正の内容】

【0013】

図４は、別の種類のフラッシュメモリセルである、積層ゲートメモリセル４１０を示す。メモリセル４１０は、浮遊ゲート２０がチャネル領域１８全体の上方に延在し、制御ゲート２２（ここでワード線に結合される）が絶縁層（図示せず）によって分離されて浮遊ゲート２０の上方に延在することを除いて、図１のメモリセル１１０と同様である。消去は、浮遊ゲート（floating gate、ＦＧ）から基板への電子のＦＮトンネリングによって行われ、プログラミングは、チャネル領域１８とドレイン領域１６との間の領域でのチャネルホットエレクトロン（channel hot electron、ＣＨＥ）注入によって行われ、読み出し動作は、ソース領域１４からドレイン領域１６に向かって流れる電子によって行われ、図１のメモリセル１１０と同様に、高い制御ゲート電圧で行われる。

【国際調査報告】