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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-10-18
(54)【発明の名称】タイミング劣化が低減された電圧レベルシフト
(51)【国際特許分類】
H03K 19/0185 20060101AFI20241010BHJP
H03K 19/0175 20060101ALI20241010BHJP
【ＦＩ】
H03K19/0185 210
H03K19/0175 210
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2024521296
(86)(22)【出願日】2022-10-07
(85)【翻訳文提出日】2024-04-09
(86)【国際出願番号】 US2022046103
(87)【国際公開番号】W WO2023080991
(87)【国際公開日】2023-05-11
(31)【優先権主張番号】17/521,651
(32)【優先日】2021-11-08
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】507364838
【氏名又は名称】クアルコム，インコーポレイテッド
(74)【代理人】
【識別番号】100108453
【弁理士】
【氏名又は名称】村山 靖彦
(74)【代理人】
【識別番号】100163522
【弁理士】
【氏名又は名称】黒田 晋平
(72)【発明者】
【氏名】ウィルソン・ジアンボ・チェン
(72)【発明者】
【氏名】アリアスガル・プレスワラ
(72)【発明者】
【氏名】チュウ－グアン・タン
【テーマコード（参考）】
5J056
【Ｆターム（参考）】
5J056AA33
5J056AA37
5J056BB02
5J056CC14
5J056CC21
5J056DD13
5J056DD28
5J056FF09
5J056KK01
(57)【要約】
本開示の一態様は、第１電圧領域（０．９Ｖ～１．８Ｖ）に従って変化する第１入力信号（Ｖ１ｈｖ）を受信するよう構成されている第１ゲートを含む第１電界効果トランジスタ（ＦＥＴ）（Ｍ１）と、第２電圧領域（０～０．９ｖ）に従って変化する第２入力信号（Ｖ２ｌｖ／）を受信するよう構成されている第１入力、及び第２電圧領域（０～０．９ｖ）に従って変化する第１出力信号（Ｖ１ｌｖ）を生成するよう構成されている第１出力を含む、第１インバータ（３１０）とを含み、第１出力信号が第１入力信号及び第２入力信号に基づき、第１ＦＥＴ（Ｍ１）及び第１インバータ（３１０：Ｍ２、Ｍ３）が第１電圧レール（ＶＤＤＩＸ）と第２電圧レール（ＶＳＳＸ）との間に直列に結合されている、装置（３００）に関する。別の態様（図７）によれば装置は第３電圧領域（０．５Ｖ～１．１Ｖ）に従った信号を装置が処理することを可能にする追加的な回路（７１０）を含む。
【特許請求の範囲】
【請求項1】
装置であって、第１の電圧領域に従って変化する第１の入力信号を受信するように構成されている第１のゲートを含む、第１の電界効果トランジスタ（ＦＥＴ）と、
第２の電圧領域に従って変化する第２の入力信号を受信するように構成されている第１の入力、及び、前記第２の電圧領域に従って変化する第１の出力信号を生成するように構成されている第１の出力を含む、第１のインバータと、を備え、前記第１の出力信号が、前記第１の入力信号及び前記第２の入力信号に基づき、前記第１のＦＥＴ及び前記第１のインバータが、第１の電圧レールと第２の電圧レールとの間に直列に結合されている、
装置。
【請求項2】
前記第１の電圧レール及び前記第２の電圧レールが、それぞれ、前記第２の電圧領域に従った第１の供給電圧及び第２の供給電圧を受け取るように構成されている、請求項１に記載の装置。
【請求項3】
前記第１のＦＥＴが、ｎチャネル金属酸化膜半導体（ＮＭＯＳ）ＦＥＴを含む、請求項２に記載の装置。
【請求項4】
前記ＮＭＯＳ ＦＥＴ及び前記第１のインバータが、前記第１の電圧レールと前記第２の電圧レールとの間に、その順序で直列に結合されている、請求項３に記載の装置。
【請求項5】
前記第２の入力信号が、前記第２の電圧領域に従って第１のロー論理電圧と第１のハイ論理電圧との間で変化し、前記第１の供給電圧が、前記第１のハイ論理電圧と実質的に同じであり、前記第２の供給電圧が、前記第１のロー論理電圧と実質的に同じである、請求項４に記載の装置。
【請求項6】
前記第１の入力信号が、前記第１の電圧領域に従って第２のロー論理電圧と第２のハイ論理電圧との間で変化し、前記第２のロー論理電圧が、前記第１のハイ論理電圧と実質的に同じである、請求項５に記載の装置。
【請求項7】
前記第１のＦＥＴが、ｐチャネル金属酸化膜半導体（ＰＭＯＳ）ＦＥＴを含む、請求項２に記載の装置。
【請求項8】
前記第１のインバータ及び前記ＰＭＯＳ ＦＥＴが、前記第１の電圧レールと前記第２の電圧レールとの間に、その順序で直列に結合されている、請求項７に記載の装置。
【請求項9】
前記第２の入力信号が、前記第２の電圧領域に従って第１のロー論理電圧と第１のハイ論理電圧との間で変化し、前記第１の供給電圧が、前記第１のハイ論理電圧と実質的に同じであり、前記第２の供給電圧が、前記第１のロー論理電圧と実質的に同じである、請求項８に記載の装置。
【請求項10】
前記第１の入力信号が、前記第１の電圧領域に従って第２のロー論理電圧と第２のハイ論理電圧との間で変化し、前記第２のハイ論理電圧が、前記第１のロー論理電圧と実質的に同じである、請求項９に記載の装置。
【請求項11】
前記第１の入力信号が、前記第２の入力信号に対して論理的に相補的である、請求項１に記載の装置。
【請求項12】
前記第１のインバータの前記第１の出力に結合されているラッチを更に備える、請求項１に記載の装置。
【請求項13】
第１の動作モードに従って、前記第１のＦＥＴの前記第１のゲートが、前記第１の入力信号を受信するように構成されており、前記第１のインバータが、前記第２の入力信号を受信して前記第１の出力信号を生成するように構成されている、請求項１に記載の装置。
【請求項14】
前記第１の電圧レール及び前記第２の電圧レールが、それぞれ、第３の電圧領域に従った第１の供給電圧及び第２の供給電圧を受け取るように構成されている、請求項１３に記載の装置。
【請求項15】
前記第１の動作モードに従って前記第１の入力信号を受信し、第２の動作モードに従って第３の入力信号を受信するように構成されている第２のゲートを含む、第２のＦＥＴと、前記第２のＦＥＴの前記第２のゲートに結合されている第２の入力、及び、前記第１のＦＥＴの前記第１のゲートに結合されている第２の出力を含む、第２のインバータと、
を更に備える、請求項１４に記載の装置。
【請求項16】
前記第２のインバータが、前記第１の電圧領域及び前記第１の動作モードに従って、第３の供給電圧及び第４の供給電圧を受け取り、前記第２の動作モードに従って、前記第１の供給電圧及び前記第２の供給電圧を受け取るように構成されている、プログラマブルな第３の電圧レール及び第４の電圧レールに結合されている、請求項１５に記載の装置。
【請求項17】
前記第１のＦＥＴが、ｎチャネル金属酸化膜半導体（ＮＭＯＳ）ＦＥＴを含み、前記第２のＦＥＴが、ｐチャネル金属酸化膜半導体（ＰＭＯＳ）ＦＥＴを含む、請求項１５に記載の装置。
【請求項18】
前記第２のＦＥＴが、前記第１の電圧レールと前記第１のインバータとの間に結合されている、請求項１５に記載の装置。
【請求項19】
前記第２の動作モードに従って、前記第２のＦＥＴの前記第２のゲートが、前記第３の電圧領域に従って変化する第３の入力信号を受信するように構成されており、前記第１のインバータが、前記第３の電圧領域に従って変化する第４の入力信号を受信して、前記第３の電圧領域に従って変化する第２の出力信号を生成するように構成されている、請求項１５に記載の装置。
【請求項20】
前記第１の動作モードに従って、前記第２のＦＥＴが無効にされ、前記第２のインバータ及び前記第１のＦＥＴが有効にされ、前記第２の動作モードに従って、前記第２のＦＥＴ、前記第２のインバータ、及び前記第１のＦＥＴが有効にされる、
請求項１９に記載の装置。
【請求項21】
方法であって、第１の入力において、第１の動作モードに従って、第１の電圧領域に従って変化する第１の入力信号を受信することと、
第２の入力において、前記第１の動作モードに従って、第２の電圧領域に従って変化する第２の入力信号を受信することであって、前記第１の電圧領域が前記第２の電圧領域とは異なる、受信することと、
出力において、前記第１の動作モードに従って、前記第２の電圧領域に従って変化する第１の出力信号を生成することであって、前記第１の出力信号が、前記第１の入力信号及び前記第２の入力信号に基づく、生成することと、を含む、
方法。
【請求項22】
前記第１の入力信号が、前記第２の入力信号に対して論理的に相補的である、請求項２１に記載の方法。
【請求項23】
前記第１の入力信号が、前記第１の電圧領域に従って第１のロー論理電圧と第１のハイ論理電圧との間で変化し、前記第２の入力信号が、前記第２の電圧領域に従って第２のロー論理電圧と第２のハイ論理電圧との間で変化し、前記第２のハイ論理電圧が、前記第１のロー論理電圧と実質的に同じである、請求項２１に記載の方法。
【請求項24】
前記第１の入力信号が、前記第１の電圧領域に従って第１のロー論理電圧と第１のハイ論理電圧との間で変化し、前記第２の入力信号が、前記第２の電圧領域に従って第２のロー論理電圧と第２のハイ論理電圧との間で変化し、前記第１のハイ論理電圧が前記第２のロー論理電圧と実質的に同じである、請求項２１に記載の方法。
【請求項25】
前記第１の入力において、第２の動作モードに従って、第３の電圧領域に従って変化する第３の入力信号を受信することと、前記第２の入力において、前記第２の動作モードに従って、前記第３の電圧領域に従って変化する第４の入力信号を受信することと、
前記出力において、前記第２の動作モードに従って、前記第３の電圧領域に従って変化する第２の出力信号を生成することであって、前記第２の出力信号が、前記第３の入力信号及び前記第４の入力信号に基づく、生成することと、
を更に含む、請求項２１に記載の方法。
【請求項26】
装置であって、第１の電圧領域における第１の信号を受信するように構成されている入力、第２の電圧領域における第２の信号を生成するように構成されている第１の出力、及び、第３の電圧領域における第３の信号を生成するように構成されている第２の出力を含み、前記第２の信号及び前記第３の信号が前記第１の信号に基づく、電圧領域スプリッタと、
前記第２の信号と前記第３の信号の相補とに基づいて、前記第３の電圧領域における第４の信号を生成するように構成されている、第１のエッジ整合回路と、
前記第２の信号の相補と前記第３の信号とに基づいて、前記第３の電圧領域における第５の信号を生成するように構成されている、第２のエッジ整合回路と、を備える、
装置。
【請求項27】
前記第１のエッジ整合回路が、前記第２の信号を受信するように構成されているゲートを含む、ｎチャネル金属酸化膜半導体電界効果トランジスタ（ＮＭＯＳ ＦＥＴ）と、
前記相補的な第３の信号を受信するように構成されている入力、及び前記第４の信号を生成するように構成されている出力を含む、インバータと、を含み、前記ＮＭＯＳ ＦＥＴ及び前記インバータが、前記第３の電圧領域に関連付けられている第１の電圧レールと第２の電圧レールとの間に直列に結合されている、請求項２６に記載の装置。
【請求項28】
前記第２のエッジ整合回路が、前記相補的な第２の信号を受信するように構成されている入力、及び、前記第５の信号を生成するように構成されている出力を含む、インバータと、
前記第３の信号を受信するように構成されているゲートを含む、ｐチャネル金属酸化膜半導体電界効果トランジスタ（ＰＭＯＳ ＦＥＴ）と、を含み、前記インバータ及び前記ＰＭＯＳ ＦＥＴが、前記第２の電圧領域に関連付けられている第１の電圧レールと第２の電圧レールとの間に直列に結合されている、請求項２６に記載の装置。
【請求項29】
装置であって、第１の電圧領域における第１の信号を受信するように構成されている入力、第２の電圧領域における第２の信号を生成するように構成されている第１の出力、及び、第３の電圧領域における第３の信号を生成するように構成されている第２の出力を含み、前記第２の信号及び前記第３の信号が、前記第１の信号に基づく、電圧レベルシフタと、
前記第２の信号と前記第３の信号の相補とに基づいて、前記第３の電圧領域における第４の信号を生成するように構成されている、第１のエッジ整合回路と、
前記第２の信号の相補と前記第３の信号とに基づいて、前記第３の電圧領域における第５の信号を生成するように構成されている、第２のエッジ整合回路と、を備える、
装置。
【請求項30】
前記第１のエッジ整合回路又は前記第２のエッジ整合回路のうちの少なくとも一方が、前記第２の信号又は前記第３の信号を受信するように構成されているゲートを含む、電界効果トランジスタ（ＦＥＴ）と、
前記第３の信号若しくは前記第２の信号を受信するように構成されている入力、及び、前記第４の信号若しくは前記第５の信号を生成するように構成されている出力を含む、インバータと、を含み、前記ＦＥＴ及び前記インバータが、第１の電圧レールと第２の電圧レールとの間に直列に結合されている、請求項２９に記載の装置。
【発明の詳細な説明】
【技術分野】
【0001】
（関連出願の相互参照）
本特許出願は、以下に完全に記載されているかのように、かつ全ての適用可能な目的のために、参照により本明細書に明示的に組み込まれている、２０２１年１１月８日に出願され、本出願の譲受人に譲渡された、係属中の米国非仮出願第１７／５２１，６５１号に対する優先権を主張する。
本特許出願は、以下に完全に記載されているかのように、かつ全ての適用可能な目的のために、参照により本明細書に明示的に組み込まれている、２０２１年１１月８日に出願され、本出願の譲受人に譲渡された、係属中の米国非仮出願第１７／５２１，６５１号に対する優先権を主張する。
【0002】
本開示の諸態様は、全般的に、電圧レベルシフタに関し、詳細には、タイミング劣化が実質的に伴わないか又は低減された、電圧レベルシフタに関する。
【背景技術】
【0003】
電圧レベルシフタは、典型的には、第１の電圧領域における入力信号を変換して、第２の電圧領域における出力信号を生成するために採用される。電圧領域は、信号のハイ論理状態及びロー論理状態の電圧レベルによって定義される。電圧レベルシフタは、第１の電圧領域における信号を処理するように構成されている回路から、入力信号を受信している場合がある。電圧レベルシフタは、第２の電圧領域における信号を処理するように構成されている回路に、出力信号を提供することができる。電圧レベルシフトは、第２の電圧領域が、第１の電圧領域の少なくとも１つの対応する論理電圧レベルよりも高い、少なくとも１つの論理電圧レベルを有する場合に、上向きとすることができる。電圧レベルシフトは、第２の電圧領域が、第１の電圧領域の少なくとも１つの対応する論理電圧レベルよりも低い、少なくとも１つの論理電圧レベルを有する場合に、下向きとすることができる。
【発明の概要】
【0004】
以下では、１つ又は複数の実装形態の簡略化された概要が、そのような実装形態の基本的理解をもたらすために提示される。この概要は、想到されている全ての実装形態の包括的な概説ではなく、全ての実装形態の主要な要素又は重要な要素を特定することも、いずれか又は全ての実装形態の範囲を定めることも意図するものではない。その唯一の目的は、後に提示される「発明を実施するための形態」に対する導入部として、１つ又は複数の実装形態のいくつかの構想を簡略化された形式で提示することである。
【0005】
本開示の一態様は、装置に関する。本装置は、第１の電圧領域に従って変化する第１の入力信号を受信するように構成されている第１のゲートを含む、第１の電界効果トランジスタ（ＦＥＴ）と、第２の電圧領域に従って変化する第２の入力信号を受信するように構成されている第１の入力、及び、第２の電圧領域に従って変化する第１の出力信号を生成するように構成されている第１の出力を含む、第１のインバータとを含み、第１の出力信号は、第１の入力信号及び第２の入力信号に基づき、第１のＦＥＴ及び第１のインバータは、第１の電圧レールと第２の電圧レールとの間に直列に結合されている。
【0006】
本開示の別の態様は、方法に関する。本方法は、第１の入力において、第１の動作モードに従って、第１の電圧領域に従って変化する第１の入力信号を受信することと第２の入力において、第１の動作モードに従って、第２の電圧領域に従って変化する第２の入力信号を受信することであって、第１の電圧領域が第２の電圧領域とは異なる、受信することと、出力において、第１の動作モードに従って、第２の電圧領域に従って変化する第１の出力信号を生成することであって、第１の出力信号が、第１の入力信号及び第２の入力信号に基づく、生成することとを含む。
【0007】
本開示の別の態様は、装置に関する。本装置は、第１の電圧領域における第１の信号を受信するように構成されている入力、第２の電圧領域における第２の信号を生成するように構成されている第１の出力、及び、第３の電圧領域における第３の信号を生成するように構成されている第２の出力を含み、第２の信号及び第３の信号が、第１の信号に基づく、電圧領域スプリッタと、第２の信号と第３の信号の相補とに基づいて、第３の電圧領域における第４の信号を生成するように構成されている、第１のエッジ整合回路と、第２の信号の相補と第３の信号とに基づいて、第３の電圧領域における第５の信号を生成するように構成されている、第２のエッジ整合回路とを含む。
【0008】
本開示の別の態様は、装置に関する。本装置は、第１の電圧領域における第１の信号を受信するように構成されている入力、第２の電圧領域における第２の信号を生成するように構成されている第１の出力、及び、第３の電圧領域における第３の信号を生成するように構成されている第２の出力を含み、第２の信号及び第３の信号が、第１の信号に基づく、電圧レベルシフタと、第２の信号と第３の信号の相補とに基づいて、第３の電圧領域における第４の信号を生成するように構成されている、第１のエッジ整合回路と、第２の信号の相補と第３の信号とに基づいて、第３の電圧領域における第５の信号を生成するように構成されている、第２のエッジ整合回路とを含む。
【0009】
上記の目的及び関連する目的の達成のために、１つ又は複数の実装形態は、以降で十分に説明され、特に特許請求の範囲において指摘される、特徴を含む。以下の説明及び添付図面は、１つ又は複数の実装形態のいくつかの例示的な態様を詳細に記載している。しかしながら、これらの態様は、様々な実装形態の原理を採用することが可能な様々な方式のうちの、ごく一部を示すものであり、本説明の実装形態は、全てのそのような態様、及びそれらの等価物を含むことが意図されている。
【図面の簡単な説明】
【0010】
【図1A】本開示の一態様による、例示的な信号処理システムのブロック図を示す。
【図2】本開示の別の態様による、別の例示的な信号処理システムのブロック図を示す。
【図3】本開示の別の態様による、例示的なエッジ整合回路の概略図を示す。
【図4】本開示の別の態様による、別の例示的なエッジ整合回路の概略図を示す。
【図6】本開示の別の態様による、別の例示的な信号処理システムのブロック図を示す。
【図7】本開示の別の態様による、別の例示的な信号処理システムのブロック図を示す。
【図8】本開示の別の態様による、例示的なマルチモードエッジ整合回路の概略図を示す。
【図9】本開示の別の態様による、出力信号を生成するために入力信号を電圧レベルシフトする、例示的な方法のフロー図を示す。
【図10】本開示の別の態様による、例示的なワイヤレス通信デバイスのブロック図を示す。
【発明を実施するための形態】
【0011】
添付図面に関連して、以下に記載される「発明を実施するための形態」は、様々な構成の説明として意図されているものであり、本明細書で説明される構想を実践することが可能な、唯一の構成を表すことを意図するものではない。「発明を実施するための形態」は、様々な構想の完全な理解をもたらすことを目的とする、特定の詳細を含む。しかしながら、当業者には、これらの特定の詳細を伴わずとも、これらの構想を実践することができる点が明らかとなるであろう。場合によっては、そのような構想を不明瞭にすることを回避するために、周知の構造及び構成要素は、ブロック図の形式で示されている。
【0012】
電圧レベルシフトは、多くの用途において使用されている。電圧レベルシフトは、第１の電圧領域に従って変化する入力信号をシフトすることにより、第２の電圧領域に従って変化する出力信号を生成することを伴うものであり、第１の電圧領域は、第２の電圧領域とは異なる。電圧領域は、信号のハイ論理状態及びロー論理状態の電圧レベルによって定義される。電圧レベルシフトは、出力信号の第２の電圧領域が、入力信号の第１の電圧領域の少なくとも１つの対応する論理電圧よりも高い、少なくとも１つの論理電圧を有する場合に、上向きとすることができる。電圧レベルシフトはまた、出力信号の第２の電圧領域が、入力信号の第１の電圧領域の少なくとも１つの対応する論理電圧よりも低い、少なくとも１つの論理電圧を有する場合に、下向きとすることができる。
【0013】
上向きの電圧レベルシフトの一実施例として、入力信号の第１の電圧領域は、ゼロ（０）ボルト（Ｖ）のロー論理電圧と、０．９Ｖのハイ論理電圧との間で変化し得るものであり、出力信号の第２の電圧領域は、０Ｖのロー論理電圧と、１．８Ｖのハイ論理電圧との間で変化し得る。それゆえ、第２の電圧領域のハイ論理電圧１．８Ｖは、第１の電圧領域のハイ論理電圧０．９Ｖよりも高い。この実施例は、入力信号が、集積回路（ＩＣ）又はシステムオンチップ（ＳＯＣ）に関連する高速デジタル回路によって処理される場合に当てはまり得るものであり、この場合、信号処理の高速性が、デジタル回路において比較的小さいトランジスタ又は電界効果トランジスタ（ＦＥＴｓ）を使用するために有利となる。トランジスタの小さい性質のために、トランジスタは、トランジスタの両端間に印加することが可能な電圧に関して、信頼性に限界がある場合がある。この実施例に関して、第１の電圧領域の０．９Ｖのハイ論理電圧は、トランジスタの信頼性の限界の範囲内であり得るが、第２の電圧領域のハイ論理電圧は、トランジスタの信頼性の限界の範囲外となる可能性がある。出力信号の第２の電圧領域は、プリント回路基板（ＰＣＢ）の伝送線を介したものなどの、ＩＣ又はＳＯＣの外部への信号の伝送に関して、より適切な場合がある。
【0014】
従前の実施例を、下向きの電圧レベルシフトに従って続けると、この場合の入力信号の第２の電圧領域は、０Ｖのロー論理電圧と１．８Ｖのハイ論理電圧との間で変化し得るものであり、出力信号の第１の電圧領域は、０Ｖのロー論理電圧と０．９Ｖのハイ論理電圧との間で変化し得る。それゆえ、第２の電圧領域のハイ論理電圧０．９Ｖは、第１の電圧領域のハイ論理電圧１．８Ｖよりも低い。この実施例は、入力信号が、ＰＣＢの伝送線からＩＣ又はＳＯＣによって受信され、高速デジタル回路が、トランジスタの信頼性が損なわれないように、より低い電圧領域において出力信号を処理することができるように、下方電圧変換が実行される場合に当てはまり得る。上述の上向き及び下向きの電圧レベルシフトを実行する、電圧レベルシフタは、ＩＣ又はＳＯＣの外部との間で信号を送受信するために、そのＩＣ又はＳＯＣの入出力（Ｉ／Ｏ）回路若しくはドライバによって採用することができる。電圧レベルシフトの更なる論考及び実施例が、本明細書で更に提供される。
【0015】
図１Ａは、本開示の一態様による、例示的な信号処理システム１００のブロック図を示す。信号処理システム１００は、本明細書では「ＰＸ」電圧領域と称される場合がある第１の電圧領域における、入力信号ＶＩＮＰＸを受信するように構成されている。ＰＸ電圧領域に従って、入力信号ＶＩＮＰＸは、ロー論理電圧ＶＳＳＸ（例えば、０Ｖ）とハイ論理電圧ＶＤＤＰＸ（例えば、１．８Ｖ）との間で変化し得る。本明細書で更に論じられるように、信号処理システム１００は、入力信号ＶＩＮＰＸに基づいて、処理するための異なる電圧領域における信号を生成するように構成されている。
【0016】
具体的には、信号処理システム１００は、電圧領域スプリッタ１１０、バッファ１１５、１２５、１３０、及び１３５、並びに電圧レベルシフタ１２０及び１４０を含む。更には、信号処理システム１００は、低電圧（ＬＶ）領域信号処理回路１５０、及び高電圧（ＨＶ）領域処理回路１６０を含む。
【0017】
電圧領域スプリッタ１１０は、入力信号ＶＩＮＰＸを受信して、その入力信号ＶＩＮＰＸに基づいて第１の信号Ｖ１ＨＶ及び第２の信号Ｖ２ＬＶを生成するように構成されている。前述の実施例によれば、入力信号ＶＩＮＰＸは、信号処理システム１００が、ＰＣＢの伝送線を介してＩＣ又はＳＯＣの外部から信号を受信している場合があるため、より高いＰＸ電圧領域におけるものであり得る。電圧領域スプリッタ１１０は、ＩＣ又はＳＯＣのＩ／Ｏ回路若しくはドライバの一部とすることができ、ＰＸ電圧領域（例えば、０Ｖ～１．８Ｖ）における信号を確実に処理するように構成されている、トランジスタ（例えば、ＦＥＴ）又は回路（例えば、ＦＥＴの積み重ね）を含み得る。
【0018】
第１の信号Ｖ１ＨＶは、ＨＶ電圧領域におけるものとすることができ、この場合、第１の信号Ｖ１ＨＶは、ロー論理電圧ＶＳＳＩＸ（例えば、０．９Ｖ）とハイ論理電圧ＶＤＤＰＸ（例えば、１．８Ｖ）との間で変化する。同様に、第２の信号Ｖ２ＬＶは、ＬＶ電圧領域におけるものとすることができ、この場合、第２の信号Ｖ２ＬＶは、ロー論理電圧ＶＳＳＸ（例えば、０Ｖ）とハイ論理電圧ＶＤＤＩＸ（例えば、０．９Ｖ）との間で変化する。それゆえ、電圧領域スプリッタ１１０は、入力信号ＶＩＮＰＸの電圧領域ＰＸ（例えば、０Ｖ～１．８Ｖ）を、上半分電圧領域ＨＶ（例えば、０．９Ｖ～１．８Ｖ）と下半分電圧領域ＬＶ（例えば、０Ｖ～０．９Ｖ）とに効果的に分割する。この実施例では、ＨＶ電圧領域のロー論理電圧は、ＬＶ電圧領域のハイ論理電圧と実質的に同じである点に留意されたい。ＨＶ電圧領域及びＬＶ電圧領域における、ロー論理電圧とハイ論理電圧との電圧差（例えば、ΔＶ＝０．９Ｖ）は、ＰＸ電圧領域の半分であるため、これらの信号を処理する回路（例えば、バッファ１１５、１２５、１３０、１３５、電圧レベルシフタ１２０及び１４０、並びに信号処理回路１５０及び１６０）は、ＨＶ電圧領域及びＬＶ電圧領域における信号を確実に処理することが可能な、より小さいトランジスタ又はＦＥＴを使用して実装することができる。
【0019】
バッファ１１５は、第１の信号Ｖ１ＨＶをバッファリングして、バッファリングされた第１の信号Ｖ１ＢＨＶを生成するように構成されている。バッファ１２５は、第２の信号Ｖ２ＬＶをバッファリングして、バッファリングされた第２の信号Ｖ２ＢＬＶを生成するように構成されている。バッファ１３５は、第１の信号Ｖ１ＨＶをバッファリングして、別のバッファリングされた第１の信号Ｖ１ＢＨＶを生成するように構成されている。バッファ１３０は、第２の信号Ｖ２ＬＶをバッファリングして、別のバッファリングされた第２の信号Ｖ２ＢＬＶを生成するように構成されている。電圧レベルシフタ１２０は、バッファリングされた第１の信号Ｖ１ＢＨＶを、下向きに電圧レベルシフトすることにより、第１の信号Ｖ１ＨＶに基づくが、ＬＶ電圧領域における、信号Ｖ１ＬＶを生成するように構成されている。同様に、電圧レベルシフタ１４０は、バッファリングされた第２の信号Ｖ２ＢＬＶを、上向きに電圧レベルシフトすることにより、第２の信号Ｖ２ＬＶに基づくが、ＨＶ電圧領域における、信号Ｖ２ＨＶを生成するように構成されている。Ｖ１ＬＶ信号及びＶ２ＢＬＶ信号は、ＬＶ電圧領域におけるものであるため、これらの信号を処理するように、ＬＶ領域信号処理回路１５０が構成されている。同様に、Ｖ１ＢＨＶ信号及びＶ２ＨＶ信号は、ＨＶ電圧領域におけるものであるため、これらの信号を処理するように、ＨＶ領域信号処理回路１６０が構成されている。
【0020】
図１Ｂは、本開示の別の態様による、信号処理システム１００の例示的な動作のタイミング図を示す。タイミング図の横軸は、時間を表している。タイミング図の縦軸は、上から下に、信号Ｖ１ＨＶ、Ｖ２ＬＶ、Ｖ１ＢＨＶ、Ｖ１ＬＶ、Ｖ２ＢＬＶ、及びＶ２ＨＶの論理レベルを表している。
【0021】
前述のように、第１の信号Ｖ１ＨＶ及び第２の信号Ｖ２ＬＶは、入力信号ＶＩＮＰＸに基づいて、電圧領域スプリッタ１１０によって生成されている。双方の信号Ｖ１ＨＶ及びＶ２ＬＶは、同じ信号ＶＩＮＰＸから導出されているため、双方の信号は、異なる電圧領域ＨＶ及びＬＶにおけるものである点を除いて、論理的に同一であるはずである。しかしながら、いくつかの場合、第１の信号Ｖ１ＨＶと第２の信号Ｖ２ＬＶとは、異なるデータパスを介して伝搬し、その結果として、Ｖ１ＨＶとＶ２ＬＶとは、もはや同一ではない。例えば、この例示的なタイミング図では、第２の信号Ｖ２ＬＶは、第１の信号Ｖ１ＨＶのパルス幅又はデューティサイクルよりも大きい、パルス幅又はデューティサイクルを有する。すなわち、第２の信号Ｖ２ＬＶのパルス幅は、時間ｔ１から時間ｔ１０にまで及び、その一方で、第１の信号Ｖ１ＨＶのパルス幅は、時間ｔ３から時間ｔ８にまで及ぶ（例えば、ｔ１０－ｔ１＞ｔ８－ｔ３）。この初期のタイミング劣化の結果として、これらの信号Ｖ１ＨＶ及びＶ２ＬＶから導出される信号は、更なるタイミング劣化を経験する可能性がある。
【0022】
例えば、第１の信号Ｖ１ＨＶ及び第２の信号Ｖ２ＬＶに基づいて、それぞれ、バッファ１１５／１３５及びバッファ１３０／１３５によって生成されている、第１のバッファリングされた信号Ｖ１ＢＨＶと第２のバッファリングされた信号Ｖ２ＢＬＶとは、著しく異なるパルス幅又はデューティサイクルを有する。例えば、第２のバッファリングされた信号Ｖ２ＢＬＶは、時間ｔ２から時間ｔ９にまで及ぶパルス幅を有し、第１のバッファリングされた信号Ｖ１ＢＨＶは、時間ｔ４から時間ｔ７にまで及ぶパルス幅を有し、この場合、ｔ９－ｔ２は、ｔ７－ｔ４よりも著しく大きい。このことは、デューティサイクル歪みと称される場合がある。
【0023】
更には、この実施例によれば、バッファリングされた信号Ｖ１ＢＨＶ及びＶ２ＢＬＶに基づいて、それぞれ、電圧レベルシフタ１２０及び１４０によって生成されている、電圧レベルシフトされた信号Ｖ１ＬＶと信号Ｖ２ＨＶとは、更なるタイミング劣化及び不確実性を有し得る。例えば、デューティサイクル歪みに加えて、それぞれ、電圧レベルシフトされた信号Ｖ１ＬＶ及び信号Ｖ２ＨＶの立ち上がりエッジにおける、タイミング不確実性ΔＴ５及びΔＴ６と、電圧レベルシフトされた信号Ｖ１ＬＶ及び信号Ｖ２ＨＶの立ち下がりエッジにおける、タイミング不確実性ΔＴ１１及びΔＴ１２とが存在し得る。このことは、電圧レベルシフタ１２０及び１４０が、典型的には多くのデバイス（例えば、１８個以上のＦＥＴ）を有し、それら多くのデバイスに起因して、著しいプロセス－電圧－温度（ＰＶＴ）の動作変動が存在する可能性があるためであり得る。
【0024】
上述のタイミング劣化の全てに起因して、それぞれ、ＬＶ領域信号処理回路１５０及びＨＶ領域信号処理回路１６０に提供される、信号Ｖ１ＬＶ／Ｖ２ＢＬＶ及び信号Ｖ１ＢＨＶ／Ｖ２ＨＶのタイミングは、完全に破壊される可能性がある。それゆえ、ＬＶ信号処理回路１５０及びＨＶ信号処理回路１６０は、それぞれ、タイミング劣化した信号Ｖ１ＬＶ／Ｖ２ＢＬＶ及び信号Ｖ１ＢＨＶ／Ｖ２ＨＶに基づいて、その目的としている動作を実行することができない可能性がある。電圧レベルシフタ１２０及び１４０の他の欠点としては、多くのデバイスに起因して、実質的なＩＣフットプリントを占有する点が挙げられる。更には、電圧レベルシフタ１２０及び１４０の、入力信号と出力信号との間の遅延は、非常に大きく、例えば、ナノ秒のオーダーとなる可能性がある。
【0025】
図２は、本開示の別の態様による、別の例示的な信号処理システム２００のブロック図を示す。信号処理システム２００は、上述の信号処理システム１００の動作と同じ動作、又は同様の動作を実行することができる。しかしながら、電圧レベルシフタ１２０及び１４０を使用する代わりに、信号処理システム２００は、ＬＶ信号処理回路及びＨＶ信号処理回路に提供される信号における、あらゆるタイミング劣化を低減するか又は実質的に排除するために、エッジ整合回路を使用する。
【0026】
具体的には、信号処理システム２００は、電圧領域スプリッタ２１０、インバータ２２０及び２３０、エッジ整合回路２１５及び２４０、並びにバッファ２２５及び２３５を含む。電圧領域スプリッタ２１０は、従前に詳述された電圧領域スプリッタ１１０と同様に実装することができる。すなわち、電圧領域スプリッタ２１０は、ＰＸ電圧領域（例えば、０Ｖ～１．８Ｖ）における入力信号ＶＩＮＰＸを受信して、その入力信号ＶＩＮＰＸに基づいて、それぞれ、ＨＶ電圧領域（例えば、０．９Ｖ～１．８Ｖ）及びＬＶ電圧領域（例えば、０Ｖ～０．９Ｖ）における、第１の信号Ｖ１ＨＶ及び第２の信号Ｖ２ＬＶを生成するように構成されている。同様に、バッファ２３５及び２２５は、それぞれ、第１の信号Ｖ１ＨＶ及び第２の信号Ｖ２ＬＶに基づいて、バッファリングされた第１の信号Ｖ１ＢＨＶ及び第２の信号Ｖ２ＢＬＶを生成するように構成されている。
【0027】
インバータ２３０及び２２０は、それぞれ、第１の信号Ｖ１ＨＶ及び第２の信号Ｖ２ＬＶを反転させることにより、相補的な第１の信号
及び第２の信号
を生成するように構成されている。エッジ整合回路２１５は、第１の信号Ｖ１ＨＶ及び相補的な第２の信号
を受信して、これらの信号Ｖ１ＨＶ及び
に基づいて、電圧レベルシフトされた信号Ｖ１ＬＶを生成するように構成されている。同様に、エッジ整合回路２４０は、第２の信号Ｖ２ＬＶ及び相補的な第１の信号
を受信して、これらの信号
及びＶ２ＬＶに基づいて、電圧レベルシフトされた信号Ｖ２ＨＶを生成するように構成されている。本明細書で更に論じられるように、エッジ整合回路２１５及び２４０によって生成された、信号Ｖ１ＬＶ及びＶ２ＨＶは、実質的に時間整合されており、元の入力信号ＶＩＮＰＸのタイミング情報を保持しており、それらの信号を、ＬＶ処理回路２５０及びＨＶ処理回路２６０が、それらの目的とする動作に従って適切に処理することを可能にする。
【数1】
【数2】
【数3】
【数4】
【数5】
【数6】
【0028】
図３は、本開示の別の態様による、例示的なエッジ整合回路３００の概略図を示す。エッジ整合回路３００は、前述のエッジ整合回路２１５の、例示的な詳細な実装形態とすることができる。
【0029】
具体的には、エッジ整合回路３００は、ｎチャネル金属酸化膜半導体（ＮＭＯＳ）ＦＥＴとして実装することが可能な、第１の電界効果トランジスタ（ＦＥＴ）Ｍ１を含む。エッジ整合回路３００は、第２のＦＥＴ Ｍ２と第３のＦＥＴ Ｍ３とを含む、インバータ３１０を更に含む。第２のＦＥＴ Ｍ２は、ｐチャネル金属酸化膜半導体（ＰＭＯＳ）ＦＥＴとして実装することができ、第３のＦＥＴ Ｍ３は、ＮＭＯＳ ＦＥＴとして実装することができる。ＦＥＴ Ｍ１及びインバータ３１０は、上側電圧レールＶＤＤＩＸと下側電圧レールＶＳＳＸとの間に直列に結合されている。
【0030】
ＮＭＯＳ ＦＥＴ Ｍ１は、例えば、入力信号ＶＩＮＰＸに基づいて電圧領域スプリッタ２１０によって生成された、第１の信号Ｖ１ＨＶを受信するように構成されている、ゲートを含む。前述のように、第１の信号Ｖ１ＨＶは、ＨＶ電圧領域（例えば、０．９Ｖ～１．８Ｖ）におけるものである。ＰＭＯＳ ＦＥＴ Ｍ２及びＮＭＯＳ ＦＥＴ Ｍ３は、インバータ３１０の入力を形成するように一体に結合されたそれぞれのゲートであって、例えば第２の信号Ｖ２ＬＶに基づいてインバータ２２０によって生成された相補的な第２の信号
を受信するように構成された、それぞれのゲートを含んでおり、この第２の信号Ｖ２ＬＶは、入力信号ＶＩＮＰＸに基づいて電圧領域スプリッタ２１０によって生成される。相補的な第２の信号
は、ＬＶ電圧領域（例えば、０Ｖ～０．９Ｖ）におけるものであり、実質的に第１の信号Ｖ１ＬＶに対して論理的に相補的である。
【数7】
【数8】
【0031】
ＰＭＯＳ ＦＥＴ Ｍ２及びＮＭＯＳ ＦＥＴ Ｍ３は、インバータ３１０の出力を形成するように一体に結合されて、出力信号Ｖ１ＬＶを生成するように構成されている、対応のドレインを含む。前述のように、出力信号Ｖ１ＬＶは、ＬＶ電圧領域（例えば、０Ｖ～０．９Ｖ）におけるものであり、前述のようにＬＶ電圧領域信号処理回路２５０に提供することができる。エッジ整合回路３００は、出力信号Ｖ１ＬＶをラッチするためにインバータ３１０の出力に結合されている、ラッチ３２０を任意選択的に含み得る。このことにより、第１の信号Ｖ１ＨＶと相補的な第２の信号
との間に著しい時間遅延が存在する場合に、出力信号Ｖ１ＬＶの正しい論理状態のラッチングを改善することができる。上側電圧レールＶＤＤＩＸ及び下側電圧レールＶＳＳＸは、ＬＶ電圧領域に従った供給電圧（例えば、それぞれ、０．９Ｖ及び０Ｖ）を受け取るように構成されている。
【数9】
【0032】
図４は、本開示の別の態様による、別の例示的なエッジ整合回路４００の概略図を示す。エッジ整合回路４００は、前述のエッジ整合回路２４０の、例示的な詳細な実装形態とすることができる。
【0033】
具体的には、エッジ整合回路４００は、第１のＦＥＴ Ｍ４と第２のＦＥＴ Ｍ５とを含む、インバータ４１０を含む。第１のＦＥＴ Ｍ４は、ＰＭＯＳ ＦＥＴとして実装することができ、第２のＦＥＴ Ｍ５は、ＮＭＯＳ ＦＥＴとして実装することができる。エッジ整合回路４００は、ＰＭＯＳ ＦＥＴとして実装することが可能な、第３のＦＥＴ Ｍ６を含む。インバータ４１０及びＰＭＯＳ ＦＥＴ Ｍ６は、上側電圧レールＶＤＤＰＸと下側電圧レールＶＳＳＩＸとの間に直列に結合されている。
【0034】
ＰＭＯＳ ＦＥＴ Ｍ６は、例えば、入力信号ＶＩＮＰＸに基づいて電圧領域スプリッタ２１０によって生成された、第２の信号Ｖ２ＬＶを受信するように構成されている、ゲートを含む。前述のように、第２の信号Ｖ２ＬＶは、ＬＶ電圧領域（例えば、０Ｖ～０．９Ｖ）におけるものである。ＰＭＯＳ ＦＥＴ Ｍ４及びＮＭＯＳ ＦＥＴ Ｍ５は、インバータ４１０の入力を形成するように一体に結合されたそれぞれのゲートであって、例えば第１の信号Ｖ１ＨＶに基づいてインバータ２３０によって生成された相補的な第１の信号
を受信するように構成されている、それぞれのゲートを含み、この第１の信号Ｖ１ＨＶは、入力信号ＶＩＮＰＸに基づいて、電圧領域スプリッタ２１０によって生成されている。相補的な第１の信号
は、ＨＶ電圧領域（例えば、０．９Ｖ～１．８Ｖ）におけるものであり、実質的に第２の信号Ｖ２ＬＶに対して論理的に相補的である。
【数10】
【数11】
【0035】
ＰＭＯＳ ＦＥＴ Ｍ４及びＮＭＯＳ ＦＥＴ Ｍ５は、インバータ４１０の出力を形成するように一体に結合されて、出力信号Ｖ２ＨＶを生成するように構成されている、対応のドレインを含む。前述のように、出力信号Ｖ２ＨＶは、ＨＶ電圧領域（例えば、０．９Ｖ～１．８Ｖ）におけるものであり、前述のようにＨＶ電圧領域信号処理回路２６０に提供することができる。エッジ整合回路４００は、出力信号Ｖ２ＨＶをラッチするためにインバータ４１０の出力に結合されている、ラッチ４２０を任意選択的に含み得る。このことにより、第２の信号Ｖ２ＬＶと相補的な第１の信号
との間に著しい時間遅延が存在する場合に、出力信号Ｖ２ＨＶの正しい論理状態のラッチングを改善することができる。上側電圧レールＶＤＤＰＸ及び下側電圧レールＶＳＳＩＸは、ＨＶ電圧領域に従った供給電圧（例えば、それぞれ、１．８Ｖ及び０．９Ｖ）を受け取るように構成されている。
【数12】
【0036】
図５は、本開示の別の態様による、エッジ整合回路３００及び４００の例示的な動作のタイミング図を示す。このタイミング図は、図１Ｂのタイミング図と同様のものであり、横軸は時間を表し、縦軸は、上から下に、信号Ｖ１ＨＶ、Ｖ２ＬＶ、Ｖ１ＬＶ、及びＶ２ＨＶの論理レベルを表している。
【0037】
前述のように、例えば、入力信号ＶＩＮＰＸに基づいて電圧領域スプリッタ２１０によって生成される場合、第１の信号Ｖ１ＨＶ及び第２の信号Ｖ２ＬＶにおいて、ある程度のタイミング劣化が存在し得る。一実施例として、第２の信号Ｖ２ＬＶは、第１の電圧信号Ｖ１ＨＶのパルス幅又はデューティサイクルよりも大きい、パルス幅又はデューティサイクルを有し得る。例えば、この特定の実施例では、第２の信号Ｖ２ＬＶのパルス幅は、時間ｔ１から時間ｔ８にまで及び、第１の信号Ｖ１ＨＶのパルス幅は、ｔ２から時間ｔ５にまで及び、この場合、ｔ８－ｔ１はｔ５－ｔ２よりも大きい。更には、この実施例によれば、相補的な第１の信号
及び相補的な第２の信号
は、それぞれ、実質的に第１の信号Ｖ１ＨＶ及び第２の信号Ｖ２ＬＶの反転バージョンである。
【数13】
【数14】
【0038】
図３を更に参照して、エッジ整合回路３００の動作を考慮すると、時間ｔ１において、第２の信号Ｖ２ＬＶは、ＬＶ領域においてロー論理レベルからハイ論理レベルに遷移する。実質的に同時に、相補的な第２の信号
は、ＬＶ領域においてハイ論理レベルからロー論理レベルに遷移する。相補的な第２の信号
が、インバータ３１０のゲートに印加されると、ＰＭＯＳ ＦＥＴ Ｍ２がオンになり、ＮＭＯＳ ＦＥＴ Ｍ３がオフになる。次いで、時間ｔ２において、第１の信号Ｖ１ＨＶは、ＨＶ領域においてロー論理レベルからハイ論理レベルに遷移する。第１の信号Ｖ１ＨＶが、ＮＭＯＳ ＦＥＴ Ｍ１のゲートに印加されると、ＮＭＯＳ ＦＥＴ Ｍ１がオンになる。ＦＥＴ Ｍ１及びＭ２の双方がオンにされ、ＦＥＴ Ｍ３がオフにされると、出力信号Ｖ１ＬＶは、時間ｔ３において、ＬＶ領域においてロー論理レベルからハイ論理レベルに遷移するが、これは、前述のように、上側電圧レールＶＤＤＩＸに提供される供給電圧が、ＬＶ領域におけるハイ論理レベルと実質的に同じであるためである。
【数15】
【数16】
【0039】
次いで、時間ｔ４において、第１の信号Ｖ１ＨＶは、ＨＶ領域においてハイ論理信号からロー論理信号に遷移する。第１の信号Ｖ１ＨＶが、ＮＭＯＳ ＦＥＴ Ｍ１のゲートに印加されると、ＦＥＴ Ｍ１はオフになる。次いで、時間ｔ６において、第２の信号Ｖ２ＬＶは、ＬＶ領域においてハイ論理レベルからロー論理レベルに遷移する。実質的に同時に、相補的な第２の信号
は、ＬＶ領域においてロー論理レベルからハイ論理レベルに遷移する。相補的な第２の信号
【数17】
【0040】
【数18】
【0041】
図４を更に参照して、エッジ整合回路４００の動作を考慮すると、同様に時間ｔ１において、第２の信号Ｖ２ＬＶは、ＬＶ領域においてロー論理レベルからハイ論理レベルに遷移する。第２の信号Ｖ２ＬＶが、ＰＭＯＳ ＦＥＴ Ｍ６のゲートに印加されると、ＰＭＯＳ ＦＥＴ Ｍ６はオフになる。次いで、時間ｔ２において、第１の信号Ｖ１ＨＶは、ＨＶ領域においてロー論理レベルからハイ論理レベルに遷移する。実質的に同時に、相補的な第１の信号
は、ＨＶ領域においてハイ論理レベルからロー論理レベルに遷移する。相補的な第１の信号
が、インバータ４１０の入力に印加されると、ＰＭＯＳ ＦＥＴ Ｍ４がオンになり、ＮＭＯＳ ＦＥＴ Ｍ５がオフになる。ＦＥＴ Ｍ５及びＭ６の双方がオフにされ、ＦＥＴ Ｍ４がオンにされると、出力信号Ｖ２ＨＶは、時間ｔ３において、ＨＶ領域においてロー論理レベルからハイ論理レベルに遷移するが、これは、前述のように、上側電圧レールＶＤＤＰＸに提供される供給電圧が、ＨＶ領域におけるハイ論理レベルと実質的に同じであるためである。
【数19】
【数20】
【0042】
次いで、時間ｔ４において、第１の信号Ｖ１ＨＶは、ＨＶ領域においてハイ論理レベルからロー論理レベルに遷移する。実質的に同時に、相補的な第１の信号
は、ＨＶ領域においてロー論理レベルからハイ論理レベルに遷移する。相補的な第１の信号
が、インバータ４１０の入力に印加されると、ＰＭＯＳ ＦＥＴ Ｍ４がオフになり、ＮＭＯＳ ＦＥＴ Ｍ５がオンになる。次いで、時間ｔ６において、第２の信号Ｖ２ＬＶは、ＬＶ領域においてハイ論理レベルからロー論理レベルに遷移する。ＦＥＴ Ｍ５及びＭ６の双方がオンになり、ＦＥＴ Ｍ４がオフにされると、出力信号Ｖ２ＨＶは、時間ｔ７において、ＨＶ領域においてハイ論理レベルからロー論理レベルに遷移するが、これは、前述のように、下側電圧レールＶＳＳＩＸに提供される供給電圧が、ＨＶ領域におけるロー論理レベルと実質的に同じであるためである。
【数21】
【数22】
【0043】
エッジ整合回路３００の出力信号Ｖ１ＬＶと、エッジ整合回路４００の出力信号Ｖ２ＨＶとは、実質的に時間整合された、時間ｔ３における立ち上がりエッジ、及び時間ｔ７における立ち下がりエッジを有する点に留意されたい。これは、出力信号Ｖ１ＬＶ及びＶ２ＨＶの立ち上がりエッジが、第１の信号Ｖ１ＨＶの立ち上がりエッジに応答して発生し、出力信号Ｖ１ＬＶ及びＶ２ＨＶの立ち下がりエッジが、第２の信号Ｖ２ＬＶの立ち下がりエッジに応答して発生するためである。それゆえ、エッジ整合回路３００及び４００は、それぞれ、ＦＥＴ Ｍ１及びＭ６のゲートにおける入力信号に関する、電圧レベルシフタとして使用することができる。エッジ整合回路３００の場合、第１の信号Ｖ１ＨＶをＨＶ電圧領域からＬＶ電圧領域にレベルシフトするための、下向き電圧レベルシフタとして動作する。エッジ整合回路４００の場合、第２の信号Ｖ２ＬＶをＬＶ電圧領域からＨＶ電圧領域にレベルシフトするための、上向き電圧レベルシフタとして動作する。
【0044】
エッジ整合回路３００及び４００の更なる利点は、それらの回路が少ない数のデバイスを含むという事実から得られる。例えば、任意選択的なラッチ３２０及び４２０を使用しない場合、エッジ整合回路３００及び４００のそれぞれは、前述のような、例示的な電圧レベルシフタに関する少なくとも１８個のデバイスと比較して、３つのデバイスを含む。任意選択的なラッチ３２０及び４２０を使用する場合、エッジ整合回路３００及び４００のそれぞれは、各ラッチが交差結合インバータを含み得るため、９つのデバイスを有し得る。更には、少ない数のデバイスに起因して、エッジ整合回路３００及び４００のそれぞれは、比較的小さいＩＣフットプリントを占有し得る。更には、エッジ整合回路３００及び４００のそれぞれに関連付けられる遅延は、ピコ秒（ｐｓ）のオーダーであり得るが、例示的な電圧レベルシフタに関連する遅延は、前述のように、ナノ秒（ｎｓ）のオーダーであり得る。
【0045】
図６は、本開示の別の態様による、別の例示的な信号処理システム６００のブロック図を示す。信号処理システム２００では、電圧領域スプリッタ２１０は、ＬＶ電圧領域のロー論理電圧からＨＶ電圧領域のハイ論理電圧にまで及ぶ、ＰＸ電圧領域における入力信号ＶＩＮＰＸから、上半分電圧領域ＨＶにおける信号と下半分電圧領域ＬＶにおける信号とを生成するために使用されている。
【0046】
信号処理システム６００では、ＣＸ電圧領域（例えば、ＩＣ又はＳＯＣ内の高速信号処理回路によって使用される電圧領域（例えば、０．５Ｖ～１．１Ｖ））における入力信号ＶＩＮＣＸが、電圧レベルシフタ６１０に提供される。この場合、電圧レベルシフタ６１０は、入力信号ＶＩＮＣＸに基づいて、ＨＶ電圧領域（例えば、０．９Ｖ～１．８Ｖ）における、第１の信号Ｖ１ＨＶ及び相補的な第１の信号
を生成する。更には、電圧レベルシフタ６１０は、入力信号ＶＩＮＣＸに基づいて、ＬＶ電圧領域（例えば、０Ｖ～０．９Ｖ）における、第２の信号Ｖ２ＬＶ及び相補的な第２の信号
を生成する。しかしながら、異なるデータパスに起因して、第１の信号Ｖ１ＨＶ及び第２の信号Ｖ２ＬＶ、並びにそれらの対応の相補信号
及び
は、前述のように、タイミング劣化を有し得る。
【数23】
【数24】
【数25】
【数26】
【0047】
図７は、本開示の別の態様による、別の例示的な信号処理システム７００のブロック図を示す。信号処理システム６００に関して論じられたタイミング劣化に対処するために、信号処理システム７００は、前述のように、ＨＶ電圧領域信号処理回路及びＬＶ電圧領域信号処理回路による更なる処理のために、信号をリタイミングするか又は実質的に時間整合させる、エッジ整合回路を含む。
【0048】
具体的には、信号処理システム７００は、ＣＸ電圧領域（例えば、０．５Ｖ～１．１Ｖ）における入力信号ＶＩＮＣＸを受信して、ＨＶ電圧領域（例えば、０．９Ｖ～１．８Ｖ）における、第１の信号Ｖ１ＨＶ及び相補的な第１の信号
と、ＬＶ電圧領域（例えば、０Ｖ～０．９Ｖ）における、第２の信号Ｖ２ＬＶ及び相補的な第２の信号
とを生成するように構成されている、電圧レベルシフタ７１０を含み、双方の信号セットは、入力信号ＶＩＮＣＸに基づく。
【数27】
【数28】
【0049】
信号処理システム７００は、エッジ整合回路７２０、７３０、７４０、及び７４０のセットを更に含む。エッジ整合回路７２０は、第１の信号Ｖ１ＨＶ及び相補的な第２の信号
を受信して、ＬＶ領域における第３の信号Ｖ３ＬＶを生成するように構成されている。エッジ整合回路７２０は、エッジ整合回路３００によって実装することができる。エッジ整合回路７３０は、第１の信号Ｖ１ＨＶ及び相補的な第２の信号
を受信して、ＨＶ領域における相補的な第４の信号
を生成するように構成されている。エッジ整合回路７３０は、エッジ整合回路４００によって実装することができる。
【数29】
【数30】
【数31】
【0050】
エッジ整合回路７４０は、相補的な第１の信号
及び第２の信号Ｖ２ＬＶを受信して、ＨＶ領域における第４の信号Ｖ４ＨＶを生成するように構成されている。エッジ整合回路７４０は、エッジ整合回路４００によって実装することができる。エッジ整合回路７５０は、相補的な第１の信号
及び第２の信号Ｖ２ＬＶを受信して、ＬＶ領域における相補的な第３の信号
を生成するように構成されている。エッジ整合回路７５０は、エッジ整合回路３００によって実装することができる。これらの信号Ｖ３ＬＶ、
、Ｖ４ＨＶ、及び
は、それぞれ、エッジ整合回路７２０、７３０、７４０、及び７５０によって生成されるため、それらの信号の立ち上がりエッジ及び立ち下がりエッジは、ＬＶ電圧領域信号処理回路及びＨＶ電圧領域信号処理回路による処理の改善のために、実質的に時間整合させることができる。
【数32】
【数33】
【数34】
【数35】
【数36】
【0051】
図８は、本開示の別の態様による、例示的なマルチモードエッジ整合回路８００の概略図を示す。第１の動作モードにおいて、エッジ整合回路８００は、前述のエッジ整合回路３００によって動作する。第２の動作モードにおいて、エッジ整合回路３００は、２入力インバータとして動作する。
【0052】
具体的には、エッジ整合回路８００は、ＰＭＯＳ ＦＥＴとして実装することが可能な、第１のＦＥＴ Ｍ７を含む。エッジ整合回路８００は、ＰＭＯＳ ＦＥＴ Ｍ７のゲートに結合されている入力を含む、第１のインバータ８１５を更に含む。第１のインバータ８１５は、第１のプログラマブル電圧レールＶＤＤＰＸ／ＶＤＤ＿１Ｐ２、及び第２のプログラマブル電圧レールＶＳＳＩＸ／ＶＳＳＸに結合させることができ、これらのプログラマブル電圧レールは、第１の動作モードにおいて、ＨＶ電圧領域に従った供給電圧（例えば、それぞれ１．８Ｖ及び０．９Ｖ）を受け取り、第２の動作モードにおいて、ＶＤＤ＿１Ｐ２電圧領域における供給電圧（例えば、それぞれ１．２Ｖ及び０Ｖ）を受け取るように構成されている。エッジ整合回路８００は、ＮＭＯＳ ＦＥＴとして実装することが可能な、第２のＦＥＴ Ｍ８を更に含む。エッジ整合回路８００はまた、第３のＦＥＴ Ｍ９と第４のＦＥＴ Ｍ１０とを含む、第２のインバータ８１０も含む。第３のＦＥＴ Ｍ９は、ＰＭＯＳ ＦＥＴとして実装することができ、第４のＦＥＴ Ｍ１０は、ＮＭＯＳ ＦＥＴとして実装することができる。第２のＦＥＴ Ｍ８及び第２のインバータ８１０は、上側電圧レールＶＤＤ＿１Ｐ２と下側電圧レールＶＳＳＸとの間に直列に結合されており、それらの電圧レールは、ＶＤＤ＿１Ｐ２電圧領域に従った供給電圧（例えば、それぞれ１．２Ｖ及び０Ｖ）を受け取るように構成されている。ＰＭＯＳ ＦＥＴ Ｍ７は、上側電圧レールＶＤＤ＿１Ｐ２と第２のインバータ８１０との間に結合されている。
【0053】
ＰＭＯＳ ＦＥＴ Ｍ７は、第１の入力信号Ｖ１を受信するように構成されている、ゲートを含む。第１の動作モードに従って、第１の入力信号Ｖ１は、ＨＶ電圧領域（例えば、０．９Ｖ～１．８Ｖ）に従って変化する。第２の動作モードに従って、第１の入力信号Ｖ１は、ＶＤＤ＿１Ｐ２電圧領域（例えば、０Ｖ～１．２Ｖ）に従って変化する。ＰＭＯＳ ＦＥＴ Ｍ９及びＮＭＯＳ ＦＥＴ Ｍ１０は、インバータ８１０の入力を形成するように一体に結合されて、第２の入力信号Ｖ２を受信するように構成されている、対応のゲートを含む。第１の動作モードに従って、第２の入力信号Ｖ２は、ＬＶ電圧領域（例えば、０Ｖ～０．９Ｖ）に従って変化する。第２の動作モードに従って、第２の入力信号Ｖ２は、ＶＤＤ＿１Ｐ２電圧領域（例えば、０Ｖ～１．２Ｖ）に従って変化する。
【0054】
ＰＭＯＳ ＦＥＴ Ｍ９及びＮＭＯＳ ＦＥＴ Ｍ１０は、インバータ８１０の出力を形成するように一体に結合されて、出力信号Ｖ３を生成するように構成されている、対応のドレインを含む。第１の動作モードにおいて、出力信号Ｖ３は、ＬＶ電圧領域（例えば、０Ｖ～０．９Ｖ）に従って変化する。第２の動作モードにおいて、出力信号Ｖ３は、ＶＤＤ＿１Ｐ２電圧領域（例えば、０Ｖ～１．２Ｖ）に従って変化する。エッジ整合回路８００は、出力信号Ｖ３をラッチするためにインバータ８１０の出力に結合されている、ラッチ８２０を任意選択的に含み得る。このことにより、第１の信号Ｖ１と第２の信号Ｖ２との間に著しい時間遅延が存在する場合に、出力信号Ｖ３の正しい論理状態のラッチングを改善することができる。
【0055】
動作モードは、第１の入力信号Ｖ１及び第２の入力信号Ｖ２の、電圧領域によって設定される。例えば、第１の入力信号Ｖ１及び第２の入力信号Ｖ２が、それぞれ、ＨＶ電圧領域及びＬＶ電圧領域に従って変化する場合には、エッジ整合回路８００は、第１の動作モードに従って動作する。このモードでは、ＰＭＯＳ ＦＥＴ Ｍ７は、事実上無効にされ、インバータ８１５及びＮＭＯＳ ＦＥＴ Ｍ８が有効にされる。インバータ８１５は、ＮＭＯＳ ＦＥＴ Ｍ８のゲートにおいて、相補的な第１の電圧Ｖ１を生成し、この電圧は、この実施例では、第２の電圧Ｖ２の論理レベルに対して実質的に相補的である。それゆえ、エッジ整合回路８００の動作は、前述のエッジ整合回路３００の動作と事実上同じである。
【0056】
論じられたように、第１の動作モードに従って、ＰＭＯＳ ＦＥＴ Ｍ７は、事実上無効にされるが、これは、第１の信号Ｖ１が、ＨＶ電圧領域に従ったロー論理レベル（例えば、０．９Ｖ）では、ＰＭＯＳ ＦＥＴ Ｍ７をオンにすることが不可能であるためである。例えば、ＰＭＯＳ ＦＥＴ Ｍ７の閾値電圧が、０．４Ｖである場合には、０．９Ｖのロー論理レベルは、０．４Ｖの閾値電圧よりも低い、０．３Ｖのゲート－ソース間電圧を生成する。それゆえ、ＰＭＯＳ ＦＥＴ Ｍ７はオンにならない。
【0057】
第１の入力信号Ｖ１及び第２の入力信号Ｖ２が、ＶＤＤ＿１Ｐ２電圧領域に従って変化する場合には、エッジ整合回路８００は、第２の動作モードに従って動作する。このモードでは、ＰＭＯＳ ＦＥＴ Ｍ７、インバータ８１５、及びＮＭＯＳ ＦＥＴ Ｍ８が有効にされる。それゆえ、エッジ整合回路８００は、２入力インバータとして動作する。すなわち、第１の入力信号Ｖ１及び第２の入力信号Ｖ２が、ＶＤＤ＿１Ｐ２電圧領域に従ったロー論理レベル（例えば、０Ｖ）におけるものである場合、ＦＥＴ Ｍ７、Ｍ８、及びＭ９がオンになり、ＦＥＴ Ｍ１０はオフになる。それゆえ、出力信号Ｖ３は、ＶＤＤ＿１Ｐ２電圧領域に従ったハイ論理レベル（例えば、１．２Ｖ）におけるものである。反対に、第１の入力信号Ｖ１及び第２の入力信号Ｖ２が、ＶＤＤ＿１Ｐ２電圧領域に従ったハイ論理レベル（例えば、１．２Ｖ）におけるものである場合、ＦＥＴ Ｍ７、Ｍ８、及びＭ９はオフになり、ＦＥＴ Ｍ１０がオンになる。それゆえ、出力信号Ｖ３は、ＶＤＤ＿１Ｐ２電圧領域に従ったロー論理レベル（例えば、０Ｖ）におけるものである。
【0058】
図９は、本開示の別の態様による、出力信号を生成するために入力信号を電圧レベルシフトする、例示的な方法９００のフロー図を示す。
【0059】
方法９００は、第１の入力において、第１の動作モードに従って、第１の電圧領域に従って変化する第１の入力信号を受信することを含む（ブロック９１０）。第１の入力において、第１の動作モードに従って、第１の電圧領域に従って変化する第１の入力信号を受信するための手段の例としては、エッジ整合回路３００内のＦＥＴ Ｍ１のゲート、エッジ整合回路４００内のＦＥＴ Ｍ６のゲート、及びエッジ整合回路８００のＦＥＴ Ｍ８のゲート、並びに、エッジ整合回路２１５、２４０、７２０、７３０、７４０、及び７３５の、対応の第１の入力が挙げられる。
【0060】
方法９００は、第２の入力において、第１の動作モードに従って、第２の電圧領域に従って変化する第２の入力信号を受信することを更に含み、第１の電圧領域は、第２の電圧領域とは異なる（ブロック９２０）。第２の入力において、第１の動作モードに従って、第２の電圧領域に従って変化する第２の入力信号を受信するための手段であって、第１の電圧領域が第２の電圧領域とは異なる、手段の例としては、エッジ整合回路３００内のインバータ３１０への入力、エッジ整合回路４００内のインバータ４１０への入力、及びエッジ整合回路８００のインバータ８１０への入力、並びに、エッジ整合回路２１５、２４０、７２０、７３０、７４０、及び７３５の、対応の第２の入力が挙げられる。
【0061】
更には、方法９００は、出力において、第１の動作モードに従って、第２の電圧領域に従って変化する第１の出力信号を生成することを含み、第１の出力信号は、第１の入力信号及び第２の入力信号に基づく（ブロック９３０）。出力において、第１の動作モードに従って、第２の電圧領域に従って変化する第１の出力信号を生成するための手段であって、第１の出力信号が、第１の入力信号及び第２の入力信号に基づく、手段の例としては、エッジ整合回路３００のインバータ３１０、エッジ整合回路４００のインバータ４１０、及びエッジ整合回路８００のインバータ８１０、並びに、エッジ整合回路２１５、２４０、７２０、７３０、７４０、及び７３５が挙げられる。
【0062】
図１０は、本開示の別の態様による、例示的なワイヤレス通信デバイス１０００のブロック図を示す。ワイヤレス通信デバイス１０００は、少なくとも１つのアンテナ１０６０（例えば、アンテナアレイ）と、少なくとも１つのアンテナ１０６０に結合されているトランシーバ１０５０と、集積回路（ＩＣ）又はシステムオンチップ（ＳＯＣ）１０１０とを含む。ＩＣ又はＳＯＣ１０１０は、１つ又は複数の信号処理コア１０２０と、トランシーバに結合されている、１つ又は複数の入出力（Ｉ／Ｏ）ドライバ若しくは回路１０３０とを含む。１つ又は複数のＩ／Ｏ回路１０３０は、本明細書で前述されたように実装されている、１つ又は複数のエッジ整合回路を含み得る。
【0063】
信号送信用途に従って、１つ又は複数の信号処理コア１０２０は、第１の電圧領域（例えば、ＣＸ電圧領域）における送信ベースバンド（ＢＢ）信号を処理するように構成することができる。１つ又は複数のＩ／Ｏ回路１０３０は、送信（ＢＢ）ベースバンド信号を、第２の電圧領域（例えば、ＰＸ電圧領域）へと上向きに電圧レベルシフトするように構成することができる。１つ又は複数のＩ／Ｏ回路１０３０は、例えば、上向きの電圧レベルシフトを実行するようにエッジ整合回路４００によってそれぞれが実装されている、１つ又は複数のエッジ整合回路を含み得る。第２の電圧領域における送信ベースバンド（ＢＢ）信号は、送信ベースバンド（ＢＢ）信号に基づいて送信無線周波数（ＲＦ）信号を生成するように構成されている、トランシーバ１０５０に提供される。送信ＲＦ信号は、１つ又は複数のリモートワイヤレスデバイスへのワイヤレス送信のために、少なくとも１つのアンテナ１０６０に提供される。
【0064】
信号受信用途に従って、少なくとも１つのアンテナ１０６０は、１つ又は複数のリモートワイヤレスデバイスから、受信ＲＦ信号をワイヤレスで受信するように構成されている。トランシーバ１０５０は、受信ＲＦ信号に基づいて、第２の電圧領域における受信ベースバンド（ＢＢ）信号を生成するように構成されている。１つ又は複数のＩ／Ｏ回路１０３０は、第１の電圧領域における受信ベースバンド（ＢＢ）信号を生成するために、受信ベースバンド（ＢＢ）信号を、下向きに電圧レベルシフトするように構成されている。１つ又は複数のＩ／Ｏ回路１０３０は、例えば、下向きの電圧レベルシフトを実行するようにエッジ整合回路３００又は８００によってそれぞれが実装されている、１つ又は複数のエッジ整合回路を含み得る。１つ又は複数の信号処理コア１０２０は、第１の電圧領域における受信ベースバンド（ＢＢ）信号を処理するように構成することができる。
【0065】
以下では、本開示の諸態様の概要が提供される：
態様１：第１の電圧領域に従って変化する第１の入力信号を受信するように構成されている第１のゲートを含む、第１の電界効果トランジスタ（ＦＥＴ）と、第２の電圧領域に従って変化する第２の入力信号を受信するように構成されている第１の入力、及び、第２の電圧領域に従って変化する第１の出力信号を生成するように構成されている第１の出力を含む、第１のインバータとを含み、第１の出力信号が、第１の入力信号及び第２の入力信号に基づき、第１のＦＥＴ及び第１のインバータが、第１の電圧レールと第２の電圧レールとの間に直列に結合されている、装置。
態様１：第１の電圧領域に従って変化する第１の入力信号を受信するように構成されている第１のゲートを含む、第１の電界効果トランジスタ（ＦＥＴ）と、第２の電圧領域に従って変化する第２の入力信号を受信するように構成されている第１の入力、及び、第２の電圧領域に従って変化する第１の出力信号を生成するように構成されている第１の出力を含む、第１のインバータとを含み、第１の出力信号が、第１の入力信号及び第２の入力信号に基づき、第１のＦＥＴ及び第１のインバータが、第１の電圧レールと第２の電圧レールとの間に直列に結合されている、装置。
【0066】
態様２：第１の電圧レール及び第２の電圧レールが、それぞれ、第２の電圧領域に従った第１の供給電圧及び第２の供給電圧を受け取るように構成されている、態様１の装置。
【0067】
態様３：第１のＦＥＴが、ｎチャネル金属酸化膜半導体（ＮＭＯＳ）ＦＥＴを含む、態様１又は２の装置。
【0068】
態様４：ＮＭＯＳ ＦＥＴ及び第１のインバータが、第１の電圧レールと第２の電圧レールとの間に、その順序で直列に結合されている、態様３の装置。
【0069】
態様５：第２の入力信号が、第２の電圧領域に従って第１のロー論理電圧と第１のハイ論理電圧との間で変化し、第１の供給電圧が、第１のハイ論理電圧と実質的に同じであり、第２の供給電圧が、第１のロー論理電圧と実質的に同じである、態様１～４のうちのいずれか１つの装置。
【0070】
態様６：第１の入力信号が、第１の電圧領域に従って第２のロー論理電圧と第２のハイ論理電圧との間で変化し、第２のロー論理電圧が、第１のハイ論理電圧と実質的に同じである、態様５の装置。
【0071】
態様７：第１のＦＥＴが、ｐチャネル金属酸化膜半導体（ＰＭＯＳ）ＦＥＴを含む、態様１又は２の装置。
【0072】
態様８：第１のインバータ及びＰＭＯＳ ＦＥＴが、第１の電圧レールと第２の電圧レールとの間に、その順序で直列に結合されている、態様７の装置。
【0073】
態様９：第２の入力信号が、第２の電圧領域に従って第１のロー論理電圧と第１のハイ論理電圧との間で変化し、第１の供給電圧が、第１のハイ論理電圧と実質的に同じであり、第２の供給電圧が、第１のロー論理電圧と実質的に同じである、態様７又は８の装置。
【0074】
態様１０：第１の入力信号が、第１の電圧領域に従って第２のロー論理電圧と第２のハイ論理電圧との間で変化し、第２のハイ論理電圧が、第１のロー論理電圧と実質的に同じである、態様９の装置。
【0075】
態様１１：第１の入力信号が、第２の入力信号に対して論理的に相補的である、態様１～１０のうちのいずれか１つの装置。
【0076】
態様１２：第１のインバータの第１の出力に結合されているラッチを更に含む、態様１～１１のうちのいずれか１つの装置。
【0077】
態様１３：第１の動作モードに従って、第１のＦＥＴの第１のゲートが、第１の入力信号を受信するように構成されており、第１のインバータが、第２の入力信号を受信して第１の出力信号を生成するように構成されている、態様１の装置。
【0078】
態様１４：第１の電圧レール及び第２の電圧レールが、それぞれ、第３の電圧領域に従った第１の供給電圧及び第２の供給電圧を受け取るように構成されている、態様１３の装置。
【0079】
態様１５：第１の動作モードに従って第１の入力信号を受信し、第２の動作モードに従って第３の入力信号を受信するように構成されている第２のゲートを含む、第２のＦＥＴと、第２のＦＥＴの第２のゲートに結合されている第２の入力、及び、第１のＦＥＴの第１のゲートに結合されている第２の出力を含む、第２のインバータとを更に含む、態様１３又は１４の装置。
【0080】
態様１６：第２のインバータが、第１の電圧領域及び第１の動作モードに従って、第３の供給電圧及び第４の供給電圧を受け取り、第２の動作モードに従って、第１の供給電圧及び第２の供給電圧を受け取るように構成されている、プログラマブルな第３の電圧レール及び第４の電圧レールに結合されている、態様１５の装置。
【0081】
態様１７：第１のＦＥＴが、ｎチャネル金属酸化膜半導体（ＮＭＯＳ）ＦＥＴを含み、第２のＦＥＴが、ｐチャネル金属酸化膜半導体（ＰＭＯＳ）ＦＥＴを含む、態様１５又は１６の装置。
【0082】
態様１８：第２のＦＥＴが、第１の電圧レールと第１のインバータとの間に結合されている、態様１５～１７のうちのいずれか１つの装置。
【0083】
態様１９：第２の動作モードに従って、第２のＦＥＴの第２のゲートが、第３の電圧領域に従って変化する第３の入力信号を受信するように構成されており、第１のインバータが、第３の電圧領域に従って変化する第４の入力信号を受信して、第３の電圧領域に従って変化する第２の出力信号を生成するように構成されている、態様１５～１８のうちのいずれか１つの装置。
【0084】
態様２０：第１の動作モードに従って、第２のＦＥＴが事実上無効にされ、第２のインバータ及び第１のＦＥＴが有効にされ、第２の動作モードに従って、第２のＦＥＴ、第２のインバータ、及び第１のＦＥＴが有効にされる、態様１５～１９のうちのいずれか１つの装置。
【0085】
態様２１：第１の動作モードに従って、第１の電圧領域に従って変化する第１の入力信号を受信することと、第１の動作モードに従って、第２の電圧領域に従って変化する第２の入力信号を受信することであって、第１の電圧領域が第２の電圧領域とは異なる、受信することと、第１の動作モードに従って、第２の電圧領域に従って変化する第１の出力信号を生成することであって、第１の出力信号が、第１の入力信号及び第２の入力信号に基づく、生成することとを含む、方法。
【0086】
態様２２：第１の入力信号が、第２の入力信号に対して論理的に相補的である、態様２１の方法。
【0087】
態様２３：第１の入力信号が、第１の電圧領域に従って第１のロー論理電圧と第１のハイ論理電圧との間で変化し、第２の入力信号が、第２の電圧領域に従って第２のロー論理電圧と第２のハイ論理電圧との間で変化し、第２のハイ論理電圧が、第１のロー論理電圧と実質的に同じである、態様２１又は２２の方法。
【0088】
態様２４：第１の入力信号が、第１の電圧領域に従って第１のロー論理電圧と第１のハイ論理電圧との間で変化し、第２の入力信号が、第２の電圧領域に従って第２のロー論理電圧と第２のハイ論理電圧との間で変化し、第１のハイ論理電圧が第２のロー論理電圧と実質的に同じである、態様２１又は２２の方法。
【0089】
態様２５：第１の入力において、第２の動作モードに従って、第３の電圧領域に従って変化する第３の入力信号を受信することと、第２の入力において、第２の動作モードに従って、第３の電圧領域に従って変化する第４の入力信号を受信することと、出力において、第２の動作モードに従って、第３の電圧領域に従って変化する第２の出力信号を生成することであって、第２の出力信号が、第３の入力信号及び第４の入力信号に基づく、生成することとを更に含む、態様２１～２３のうちのいずれか１つの方法。
【0090】
態様２６：第１の電圧領域における第１の信号を受信するように構成されている入力、第２の電圧領域における第２の信号を生成するように構成されている第１の出力、及び、第３の電圧領域における第３の信号を生成するように構成されている第２の出力を含み、第２の信号及び第３の信号が、第１の信号に基づく、電圧領域スプリッタと、第２の信号と第３の信号の相補とに基づいて、第３の電圧領域における第４の信号を生成するように構成されている、第１のエッジ整合回路と、第２の信号の相補と第３の信号とに基づいて、第３の電圧領域における第５の信号を生成するように構成されている、第２のエッジ整合回路とを含む、装置。
【0091】
態様２７：第１のエッジ整合回路が、第２の信号を受信するように構成されているゲートを含む、ｎチャネル金属酸化膜半導体電界効果トランジスタ（ＮＭＯＳ ＦＥＴ）と、相補的な第３の信号を受信するように構成されている入力、及び、第４の信号を生成するように構成されている出力を含む、インバータとを含み、ＮＭＯＳ ＦＥＴ及びインバータが、第３の電圧領域に関連付けられている第１の電圧レールと第２の電圧レールとの間に直列に結合されている、態様２６の装置。
【0092】
態様２８：第２のエッジ整合回路が、相補的な第２の信号を受信するように構成されている入力、及び、第５の信号を生成するように構成されている出力を含む、インバータと、第３の信号を受信するように構成されているゲートを含む、ｐチャネル金属酸化膜半導体電界効果トランジスタ（ＰＭＯＳ ＦＥＴ）とを含み、インバータ及びＰＭＯＳ ＦＥＴが、第２の電圧領域に関連付けられている第１の電圧レールと第２の電圧レールとの間に直列に結合されている、態様２６又は２７の装置。
【0093】
態様２９：第１の電圧領域における第１の信号を受信するように構成されている入力、第２の電圧領域における第２の信号を生成するように構成されている第１の出力、及び、第３の電圧領域における第３の信号を生成するように構成されている第２の出力を含み、第２の信号及び第３の信号が、第１の信号に基づく、電圧レベルシフタと、第２の信号と第３の信号の相補とに基づいて、第３の電圧領域における第４の信号を生成するように構成されている、第１のエッジ整合回路と、第２の信号の相補と第３の信号とに基づいて、第３の電圧領域における第５の信号を生成するように構成されている、第２のエッジ整合回路とを含む、装置。
【0094】
態様３０：第１のエッジ整合回路又は第２のエッジ整合回路のうちの少なくとも一方が、第２の信号又は第３の信号を受信するように構成されているゲートを含む、電界効果トランジスタ（ＦＥＴ）と、第３の信号若しくは第２の信号を受信するように構成されている入力、及び、第４の信号若しくは第５の信号を生成するように構成されている出力を含む、インバータとを含み、ＦＥＴ及びインバータが、第１の電圧レールと第２の電圧レールとの間に直列に結合されている、態様２９の装置。
【0095】
本開示の上記の説明は、本開示をあらゆる当業者が作製又は使用することを可能にするために提供されている。本開示に対する様々な修正が、当業者には容易に明らかとなり、本明細書で定義されている一般的原理は、本開示の趣旨又は範囲から逸脱することなく、他の変形例に適用することができる。それゆえ、本開示は、本明細書で説明されている実施例に限定されることを意図するものではなく、本明細書で開示されている原理及び新規の特徴と一致する、最も広い範囲が与えられるべきである。
【図1A】
【図1B】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【国際調査報告】