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特表2024-538051水平閉じ込めチャネルを有する半導体－超伝導体ハイブリッドデバイスの形成
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-10-18
(54)【発明の名称】水平閉じ込めチャネルを有する半導体－超伝導体ハイブリッドデバイスの形成
(51)【国際特許分類】
H01L 21/338 20060101AFI20241010BHJP
【ＦＩ】
H01L29/80 H
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2024521847
(86)(22)【出願日】2022-09-20
(85)【翻訳文提出日】2024-04-19
(86)【国際出願番号】 US2022044068
(87)【国際公開番号】W WO2023172295
(87)【国際公開日】2023-09-14
(31)【優先権主張番号】17/532,908
(32)【優先日】2021-11-22
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】314015767
【氏名又は名称】マイクロソフト テクノロジー ライセンシング，エルエルシー
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100229448
【弁理士】
【氏名又は名称】中槇 利明
(72)【発明者】
【氏名】ガードナー，ジェフリー チャールズ
(72)【発明者】
【氏名】グローニン，セルゲイ ヴィャチェスラヴォヴィチ
(72)【発明者】
【氏名】グリッジョ，フラヴィオ
(72)【発明者】
【氏名】カラハー，レイモンド レナード
(72)【発明者】
【氏名】クレイ，ノア セス
(72)【発明者】
【氏名】マンフラ，マイケル ジェームズ
【テーマコード（参考）】
5F102
【Ｆターム（参考）】
5F102GC05
5F102GC09
5F102GJ06
5F102GK04
5F102GR06
5F102GS03
5F102GT03
5F102GV05
5F102HC01
5F102HC15
5F102HC16
(57)【要約】
水平閉じ込めチャネルを有する半導体－超伝導体ハイブリッドデバイスを形成する方法が記載される。一例の方法は、第１の分離された半導体ヘテロ構造及び第２の分離された半導体ヘテロ構造を形成することを含む。当該方法は更に、第１の分離された半導体ヘテロ構造及び第２の分離された半導体ヘテロ構造の各々の第１の側面に隣接して左ゲートを形成することを含む。当該方法は更に、第１の分離された半導体ヘテロ構造及び第２の分離された半導体ヘテロ構造の各々の、第１の側面とは反対側の第２の側面に隣接して右ゲートを形成することを含み、左ゲート及び右ゲートの各々の頂面が、第１の分離された半導体ヘテロ構造及び第２の分離された半導体ヘテロ構造の各々の選択された表面から所定のオフセット量だけ垂直方向にオフセットされる。当該方法は更に、第１の分離された半導体ヘテロ構造及び第２の分離された半導体ヘテロ構造の各々の上に超伝導層を形成することを含む。
【特許請求の範囲】
【請求項1】
半導体－超伝導体ハイブリッドデバイスを形成する方法であって、基板の上に第１の分離された半導体ヘテロ構造及び第２の分離された半導体ヘテロ構造を形成し、
前記第１の分離された半導体ヘテロ構造及び前記第２の分離された半導体ヘテロ構造の各々の第１の側面に隣接して左ゲートを形成し、
前記第１の分離された半導体ヘテロ構造及び前記第２の分離された半導体ヘテロ構造の各々の、前記第１の側面とは反対側の第２の側面に隣接して右ゲートを形成し、前記左ゲート及び前記右ゲートの各々の頂面が、前記第１の分離された半導体ヘテロ構造及び前記第２の分離された半導体ヘテロ構造の各々の選択された表面から所定のオフセット量だけ垂直方向にオフセットされ、
前記第１の分離された半導体ヘテロ構造及び前記第２の分離された半導体ヘテロ構造の各々の上に超伝導層を形成する、
ことを有する方法。
【請求項2】
前記第１の分離された半導体ヘテロ構造及び前記第２の分離された半導体ヘテロ構造を形成することは、キャッピング層を有する半導体ヘテロ構造ウエハをエッチングすることを有する、請求項１に記載の方法。
【請求項3】
前記第１の分離された半導体ヘテロ構造及び前記第２の分離された半導体ヘテロ構造の各々の上に前記超伝導層を形成することに先立って、前記キャッピング層を除去する、ことを更に有する請求項２に記載の方法。
【請求項4】
前記第１の分離された半導体ヘテロ構造及び前記第２の分離された半導体ヘテロ構造の各々の前記第１の側面に隣接して前記左ゲートを形成し、前記第１の分離された半導体ヘテロ構造及び前記第２の分離された半導体ヘテロ構造の各々の前記第２の側面に隣接して前記右ゲートを形成することは、前記第１の分離された半導体ヘテロ構造及び前記第２の分離された半導体ヘテロ構造の各々の上に誘電体層を形成し、
前記誘電体層の上に金属層を形成し、
前記左ゲート及び前記右ゲートの各々が前記第１の分離された半導体ヘテロ構造及び前記第２の分離された半導体ヘテロ構造の各々の前記選択された表面から前記所定のオフセット量だけ垂直方向にオフセットされるように、前記金属層を選択的に除去する、
ことを有する、請求項１に記載の方法。
【請求項5】
前記第１の分離された半導体ヘテロ構造及び前記第２の分離された半導体ヘテロ構造の各々が、（１）インジウム砒素若しくはアルミニウム砒素の第１の層と、インジウム砒素の第２の層と、インジウム砒素若しくはガリウム砒素の第３の層とを含む、又は（２）ガリウム砒素若しくはインジウム砒素の第１の層と、テルル化水銀、テルル化カドミウム、若しくはセレン化カドミウムの第２の層と、テルル化カドミウム亜鉛の第３の層とを含む、請求項１に記載の方法。
【請求項6】
前記超伝導層は、鉛、インジウム、錫、又はアルミニウムのうちの１つを有する、請求項１に記載の方法。
【請求項7】
前記基板は、インジウム燐、インジウム砒素、インジウムアンチモン、又はインジウム砒素アンチモンのうちの１つを有する、請求項１に記載の方法。
【請求項8】
半導体－超伝導体ハイブリッドデバイスを形成する方法であって、基板の上に第１の分離された半導体ヘテロ構造及び第２の分離された半導体ヘテロ構造を形成し、
前記第１の分離された半導体ヘテロ構造及び前記第２の分離された半導体ヘテロ構造の各々の第１の側面に隣接して左ゲートを形成し、前記第１の分離された半導体ヘテロ構造及び前記第２の分離された半導体ヘテロ構造の各々の、前記第１の側面とは反対側の第２の側面に隣接して右ゲートを形成し、前記左ゲート及び前記右ゲートの各々の頂面が、前記第１の分離された半導体ヘテロ構造及び前記第２の分離された半導体ヘテロ構造の各々の選択された表面から所定のオフセット量だけ垂直方向にオフセットされ、
前記第１の分離された半導体ヘテロ構造及び前記第２の分離された半導体ヘテロ構造の各々の上に超伝導層を形成し、前記半導体－超伝導体ハイブリッドデバイスが、それぞれの分離された半導体ヘテロ構造に付随するそれぞれの左ゲート及び右ゲートを介した電界の印加に応答して、水平閉じ込め静電チャネルを形成するように構成される、
ことを有する方法。
【請求項9】
前記第１の分離された半導体ヘテロ構造及び前記第２の分離された半導体ヘテロ構造を形成することは、キャッピング層を有する半導体ヘテロ構造ウエハをエッチングすることを有する、請求項８に記載の方法。
【請求項10】
前記第１の分離された半導体ヘテロ構造及び前記第２の分離された半導体ヘテロ構造の各々の上に前記超伝導層を形成することに先立って、前記キャッピング層を除去する、ことを更に有する請求項９に記載の方法。
【請求項11】
前記第１の分離された半導体ヘテロ構造及び前記第２の分離された半導体ヘテロ構造の各々の前記第１の側面に隣接して前記左ゲートを形成し、前記第１の分離された半導体ヘテロ構造及び前記第２の分離された半導体ヘテロ構造の各々の前記第２の側面に隣接して前記右ゲートを形成することは、前記第１の分離された半導体ヘテロ構造及び前記第２の分離された半導体ヘテロ構造の各々の上に誘電体層を形成し、
前記誘電体層の上に金属層を形成し、
前記左ゲート及び前記右ゲートの各々が前記第１の分離された半導体ヘテロ構造及び前記第２の分離された半導体ヘテロ構造の各々の前記選択された表面から前記所定のオフセット量だけ垂直方向にオフセットされるように、前記金属層を選択的に除去する、
ことを有する、請求項８に記載の方法。
【請求項12】
前記第１の分離された半導体ヘテロ構造及び前記第２の分離された半導体ヘテロ構造の各々が、（１）インジウム砒素若しくはアルミニウム砒素の第１の層と、インジウム砒素の第２の層と、インジウム砒素若しくはガリウム砒素の第３の層とを含む、又は（２）ガリウム砒素若しくはインジウム砒素の第１の層と、テルル化水銀、テルル化カドミウム、若しくはセレン化カドミウムの第２の層と、テルル化カドミウム亜鉛の第３の層とを含む、請求項８に記載の方法。
【請求項13】
前記超伝導層は、鉛、インジウム、錫、又はアルミニウムのうちの１つを有する、請求項８に記載の方法。
【請求項14】
前記基板は、インジウム燐、インジウム砒素、インジウムアンチモン、又はインジウム砒素アンチモンのうちの１つを有する、請求項８に記載の方法。
【請求項15】
半導体－超伝導体ハイブリッドデバイスを形成する方法であって、基板の上に半導体ヘテロ構造を形成し、
前記半導体ヘテロ構造の上に超伝導層を形成し、
前記半導体ヘテロ構造の第１の側面、及び前記半導体ヘテロ構造の、前記第１の側面とは反対側の第２の側面を露出させて、前記半導体ヘテロ構造の前記第１の側面に隣接する第１のゲートの形成、及び前記半導体ヘテロ構造の前記第２の側面に隣接する第２のゲートの形成を可能にし、
前記第１のゲートの第１の頂面及び前記第２のゲートの第２の頂面の各々が、前記半導体ヘテロ構造の選択された表面から所定のオフセット量だけ垂直方向にオフセットされように、前記第１のゲートの第１の部分及び前記第２のゲートの第２の部分を除去する、
ことを有する方法。
【発明の詳細な説明】
【背景技術】
【0001】
例えばトポロジカルナノワイヤなどのデバイスは、現在、ウエハ内に形成された超伝導体をパターニングすることによって、ワイヤを上から下へ静電的に画成することによって製造されている。超伝導体のパターニングは、ナノワイヤに関連するチャネルの静電電位を規定する。しかしながら、超伝導体のパターニングは、チャネルの静電電位を超伝導体のラインエッジラフネス（line edge roughness；ＬＥＲ）の影響を受けるものとし、そして、これが、トポロジカルギャップのサイズを減少させる。さらに、静電チャネルが、ウエハの表面近くに形成されるので、電荷散乱効果を被る。
【0002】
従って、電荷散乱効果の影響を受けにくく、パターニングされた超伝導体のＬＥＲの影響を受けない、改善されたデバイスが望まれる。
【発明の概要】
【0003】
一態様において、本開示は、半導体－超伝導体ハイブリッドデバイスを形成する方法に関し、当該方法は、基板の上に第１の分離された半導体ヘテロ構造及び第２の分離された半導体ヘテロ構造を形成することを含む。当該方法は更に、第１の分離された半導体ヘテロ構造及び第２の分離された半導体ヘテロ構造の各々の第１の側面に隣接して左ゲートを形成することを含み得る。当該方法は更に、第１の分離された半導体ヘテロ構造及び第２の分離された半導体ヘテロ構造の各々の、第１の側面とは反対側の第２の側面に隣接して右ゲートを形成することを含むことができ、左ゲート及び右ゲートの各々の頂面が、第１の分離された半導体ヘテロ構造及び第２の分離された半導体ヘテロ構造の各々の選択された表面から所定のオフセット量だけ垂直方向にオフセットされる。当該方法は更に、第１の分離された半導体ヘテロ構造及び第２の分離された半導体ヘテロ構造の各々の上に超伝導層を形成することを含み得る。
【0004】
他の一態様において、本開示は、半導体－超伝導体ハイブリッドデバイスを形成する方法に関し、当該方法は、基板の上に第１の分離された半導体ヘテロ構造及び第２の分離された半導体ヘテロ構造を形成することを含む。当該方法は更に、第１の分離された半導体ヘテロ構造及び第２の分離された半導体ヘテロ構造の各々の第１の側面に隣接して左ゲートを形成し、第１の分離された半導体ヘテロ構造及び第２の分離された半導体ヘテロ構造の各々の、第１の側面とは反対側の第２の側面に隣接して右ゲートを形成することを含むことができ、左ゲート及び右ゲートの各々の頂面が、第１の分離された半導体ヘテロ構造及び第２の分離された半導体ヘテロ構造の各々の選択された表面から所定のオフセット量だけ垂直方向にオフセットされる。当該方法は更に、第１の分離された半導体ヘテロ構造及び第２の分離された半導体ヘテロ構造の各々の上に超伝導層を形成することを含むことができ、半導体－超伝導体ハイブリッドデバイスが、それぞれの分離された半導体ヘテロ構造に付随するそれぞれの左ゲート及び右ゲートを介した電界の印加に応答して、水平閉じ込め静電チャネルを形成するように構成される。
【0005】
更なる他の一態様において、本開示は、半導体－超伝導体ハイブリッドデバイスを形成する方法に関し、当該方法は、基板の上に半導体ヘテロ構造を形成することを含む。当該方法は更に、半導体ヘテロ構造の上に超伝導層を形成することを含み得る。当該方法は更に、半導体ヘテロ構造の第１の側面、及び半導体ヘテロ構造の、第１の側面とは反対側の第２の側面を露出させて、半導体ヘテロ構造の第１の側面に隣接する第１のゲートの形成、及び半導体ヘテロ構造の第２の側面に隣接する第２のゲートの形成を可能にすることを含み得る。当該方法は更に、第１のゲートの第１の頂面及び第２のゲートの第２の頂面の各々が、半導体ヘテロ構造の選択された表面から所定のオフセット量だけ垂直方向にオフセットされように、第１のゲートの第１の部分及び第２のゲートの第２の部分を除去することを含み得る。
【0006】
この概要は、詳細な説明で更に後述される複数の概念の一部を簡略化した形態で紹介するために提示されるものである。この概要は、特許請求される事項の主要な特徴又は本質的な特徴を特定することを意図したものではないし、特許請求される事項の範囲を限定するように使用されることを意図したものでもない。
【図面の簡単な説明】
【0007】
本開示は、例として示され、同様の要素を似通った参照符号で指し示すものである添付の図面に限定されない。図中の要素は、単純且つ明瞭であるように示され、必ずしも一定の縮尺で描かれてはいない。
【図1】処理中の一段階における半導体－超伝導体ハイブリッドデバイス例の図を示している。
【図7】処理中の一段階における他の半導体－超伝導体ハイブリッドデバイス例の図を示している。
【図19】一例に従った半導体－超伝導体ハイブリッドデバイスを形成する方法のフローチャートを示している。
【図20】一例に従った半導体－超伝導体ハイブリッドデバイスを形成する方法の他のフローチャートを示している。
【発明を実施するための形態】
【0008】
この開示に記載される例は、水平方向に閉じ込められたチャネル（水平閉じ込めチャネル）を有する半導体－超伝導体ハイブリッドデバイスを形成する方法に関する。特定の例は、半導体ヘテロ構造内で静電チャネル（例えば、２次元電子ガス（２－ＤＥＧ）チャネル）を水平方向に閉じ込めることができる半導体－超伝導体ハイブリッドデバイスに関する。特定の例は更に、閉じ込められた水平閉じ込め静電チャネルを用いて実装され得るトポロジカルナノワイヤに関する。このような半導体ヘテロ構造は、周期表のＩＩＩ族及びＶ族からの材料を用いて形成され得る。さらに、このような半導体ヘテロ構造は、周期表のＩＩ族、ＩＶ族、又はＶＩ族からの材料を用いて形成されることもできる。トポロジカルナノワイヤは、化学ビームエピタキシ又は分子ビームエピタキシを使用して形成されることができ、次いで、基板に転写されて、デバイスのソース、ドレイン、及びゲートの態様を形成することができる。また、これらの材料は、選択エリア成長（selective area growth；ＳＡＧ）技術を用いてトポロジカルナノワイヤを形成するのに使用され得る。
【0009】
デバイス例は、半導体ウエハ上の様々な材料のインサイチュ（in-situ）成長を用いて形成され得る。半導体ウエハ例は、インジウム燐（ＩｎＰ）、インジウム砒素（ＩｎＡｓ）、インジウムアンチモン（ＩｎＳｂ）、テルル化水銀カドミウム（ＨｇＣｄＴｅ）、又は周期表のＩＩ、ＩＩＩ、ＩＶ、Ｖ、及びＶＩ族から選択される材料の任意の適切な組み合わせ、又は周期表のＩＩ、ＩＩＩ、ＩＶ、Ｖ、及びＶＩ族から選択される材料のうちの３つの異なる原子の任意の三元化合物、のいずれかを使用して形成されたウエハを含む。一例として、ウエハは、基板上での材料のこれらの組み合わせのうちのいずれかのエピタキシャル成長によって形成され得る。トポロジカルナノワイヤは、超伝導体－半導体界面を形成することによって、このようなウエハ上に形成され得る。
【0010】
このようなデバイスの形成において、マスク（又は複数のマスク）を使用して、デバイスのトポロジー的に活性な領域を画成することができる。トポロジー的に活性な領域は、例えばＩｎＡｓ量子井戸又はＧａＡｓ量子井戸といった量子井戸を含むことができる。このようなデバイスでは、トポロジー的に活性な領域（超伝導金属層（例えば、アルミニウム層）を含む）とトポロジー的に不活性な領域（金属層（例えば、アルミニウム層）を含まない）との間の界面が重要である。半導体成長の直後の、例えばエピタキシャル成長させたアルミニウムなどの超伝導体のインサイチュ堆積は、超伝導ギャップの品質における改善をもたらす。しかしながら、この技術は追加の製造課題を突き付ける。一例として、デバイスのトポロジカル領域を画成するためにアルミニウムが除去されなければならない。アルミニウムに対して選択的なウェットエッチング溶液は、非常に発熱性であり、半導体にダメージを与えてしまい得る。半導体へのそのようなダメージは、超伝導体のラインエッジラフネス（ＬＥＲ）の増加をもたらし、そして、これが、トポロジカルギャップのサイズを減少させる。
【0011】
さらに、このエッチング工程は、トポロジー的に活性な領域とトポロジー的に不活性な領域との間の界面にダメージを与える。このダメージの一部は、デバイスの動作を妨害し得る帯電した表面状態に対応する。これは何故なら、量子井戸が浅い深さ（例えば、表面の約１０ｎｍ以内）に形成されるためである。帯電した表面状態は、２－ＤＥＧの品質を阻害し得る。同様に、例えばＶＬＳ法を用いて成長されたナノワイヤなどの他の構造もダメージを受け得る。
【0012】
図１は、処理中の一段階における半導体－超伝導体ハイブリッドデバイス例１０の図１００を示している。この例では、この工程の部分として、基板１０２上に半導体ヘテロ構造１１０が形成され得る。基板１０２は、インジウム燐（ＩｎＰ）基板を含め、任意のタイプの好適基板とし得る。半導体ヘテロ構造１１０は、バッファ層１１２及び量子井戸層１１４を含み得る。半導体ヘテロ構造１１０は更に、１つ以上の超伝導量子井戸に対応するヘテロ構造の形成を完了すべく、量子井戸層１１４の上に形成された別のバッファ層１１６を含み得る。これらの層は各々、分子ビームエピタキシ（ＭＢＥ）を用いて形成され得る。一例として、ＭＢＥ関連プロセスは、真空中での適切な材料（例えば、ＩＩＩ－Ｖ族半導体材料）の堆積を可能にするＭＢＥシステム内で行われ得る。バッファ層１１６は、特定のタイプの量子井戸の形成を完了することには必要でないことがある。
【0013】
この例において、基板１０２はインジウム燐（ＩｎＰ）基板とし得る。バッファ層１１２はインジウムガリウム砒素（ＩｎＧａＡｓ）層とし得る。量子井戸層１１４はインジウム砒素（ＩｎＡｓ）層とし得る。バッファ層１１６はインジウムアルミニウム砒素（ＩｎＡｌＡｓ）層とし得る。図１は、ある特定の方式で配置された半導体－超伝導体ハイブリッドデバイス１０の特定数の層を示しているが、異なるように配置された、より多数又は少数の層が存在してもよい。一例として、基板１０２は、インジウム砒素、インジウムアンチモン、インジウム砒素アンチモン、又は同様の基板材料を有してもよい。また、各バッファ層は、アルミニウム、鉛、ニオブ、錫、タンタル、又はバナジウムを含む他の材料を有してもよい。また、各バッファ層は、同じ材料のセットを有する必要はなく、異なる材料を含んでもよい。一例において、半導体ヘテロ構造は、インジウム砒素又はアルミニウム砒素の第１の層と、インジウム砒素の第２の層と、インジウム砒素又はガリウム砒素の第３の層とを含み得る。また、図１はキャッピング層を示していないが、半導体ヘテロ構造の頂面を酸化又は他の処理誘起の変化から保護するために、半導体ヘテロ構造１１０上にキャッピング層が形成されてもよい。このようなキャッピング層は、ガリウム砒素層又はアルミニウム砒素層とし得る。半導体ヘテロ構造を保護する助けとなり得る他の材料は、例えば酸化アルミニウム、ニオブ、又は他の好適材料などの材料を含み得る。さらに、半導体－超伝導体ハイブリッドデバイス１０は、図１に示されるもの以外の追加の介在層又はより少ない介在層を含んでもよい。一例として、半導体－超伝導体ハイブリッドデバイス１０は、一次元ナノワイヤとして形成されてもよい。
【0014】
図２は、処理の後続段階における図１の半導体－超伝導体ハイブリッドデバイス例１０の図２００を示している。処理のこの段階にて、半導体ヘテロ構造１１０の上に超伝導金属層１２０が形成され得る。この例において、超伝導金属層１２０は、ＭＢＥを使用して堆積され得る。超伝導金属層１２０を形成することには、クーパー対の存在に関連する電子ペアリングの周期性を示す任意の超伝導体が使用され得る。超伝導金属層１２０を形成するのに使用され得る材料例は、以下に限られないが、鉛、インジウム、錫、及びアルミニウムを含む。図２は、ある特定の方式で配置された半導体－超伝導体ハイブリッドデバイス１０の特定数の層を示しているが、異なるように配置された、より多数又は少数の層が存在してもよい。
【0015】
図３は、処理の後続段階における図２の半導体－超伝導体ハイブリッドデバイス例１０の図３００を示している。この工程の部分として、超伝導金属層１２０の一部３０２が選択的に除去され得る。この工程は、ウェットエッチング又はドライエッチングを用いて行われ得る。マスクを使用して、トポロジカル量子コンピューティングデバイスのトポロジー的に活性な領域を画成することができる。トポロジー的に活性な領域は、例えばＩｎＡｓ量子井戸又はＧａＡｓ量子井戸といった量子井戸を含み得る。トポロジカル量子コンピューティング目的では、トポロジー的に活性な領域（金属層（例えば、アルミニウム層）を含む）とトポロジー的に不活性な領域（金属層（例えば、アルミニウム層）を含まない）との間の界面が重要である。このエッチング工程は、このエッチング工程の結果として露出される超伝導金属層１２０の部分３０２の表面（例えば、３０４）にダメージを与え得るものであり、該表面は、トポロジー的に活性な領域とトポロジー的に不活性な領域との間の界面を含む。このダメージの一部は、半導体－超伝導体ハイブリッドデバイス１０の動作を妨害し得る帯電した表面状態に対応する。これは何故なら、量子井戸（又は同様の構造）が浅い深さ（例えば、表面の約１０ｎｍ以内）に形成されるためである。帯電した表面状態は、静電チャネル（例えば、２－ＤＥＧチャネル）の品質を阻害し得る。同様に、例えばＶＬＳ法又はＳＡＧ法を用いて成長されたナノワイヤなどの他の構造もダメージを受け得る。
【0016】
図４は、処理の後続段階における図３の半導体－超伝導体ハイブリッドデバイス例１０の図４００を示している。処理のこの段階にて、半導体ヘテロ構造１１０の各側面を選択的にエッチングして、側面を露出させ得る。さらに、超伝導金属層１２０の各側面もこの工程の部分として除去され得る。これらの材料の選択的除去は、ウェットエッチング又はドライエッチングを使用して実行され得る。この例において、これらの材料の選択的除去は、その幅（Ｂ）対深さ（Ａ）の比によって定義されるあるアスペクト比を有する半導体－超伝導体ハイブリッド構造の形成をもたらす。一例において、幅Ｂの値が１００ｎｍであり、深さＡの値が１００ｎｍであると仮定すると、それは１のアスペクト比をもたらすこととなる。しかしながら、アスペクト比は１である必要はなく、１より小さくてもよいし、１より大きくてもよい。プロセスノードサイズ及び関連する技術的制約が、アスペクト比、並びに深さＡ及び幅Ｂのそれぞれの値を決めることがある。この例において、側面を露出させる目的は、半導体ヘテロ構造１１０の各側面上でのゲートの形成を可能にすることである。
【0017】
図５は、処理の後続段階における図４の半導体－超伝導体ハイブリッドデバイス例１０の図５００を示している。処理のこの段階にて、２つの工程が行われ得る。第１に、図５に示すように、誘電体層１３０が形成され得る。第２に、図５に示すように、ゲート１４２及び１４４が形成され得る。誘電体層１３０は、例えば原子層堆積などの技術を用いて、図４の半導体－超伝導体ハイブリッドデバイス１０の頂面にコンフォーマルに堆積（又は他の方法で形成）され得る。誘電体層１３０を形成するのに使用される材料は、酸化物（例えば、酸化アルミニウム若しくは酸化ハフニウム）又は窒化物を含み得る。また、例えばポリイミドなどのスピンオン誘電体も、誘電体層１３０を形成するのに使用されることができる。有機系誘電体層材料の例は、水素シルセスキオキサン（ＨＳＱ）、ベンゾシクロブテン（ＢＣＢ）、又はこれらに類するものを含み得る。このような材料は、硬化及び追加の処理を必要とし得る。ゲート１４２及び１４４の各々は、例えば金又はチタン金などの材料を使用して形成され得る。他の材料も使用されることができる。ゲートは、左ゲート（例えば、ゲート１４２）及び右ゲート（例えば、ゲート１４４）の各々が、半導体ヘテロ構造の選択された表面（例えば、頂面）から所定のオフセット量だけ垂直方向にオフセットされるように形成され得る。ゲートの構成及びオフセットに関する更なる詳細については、図６及び関連する説明に関して提供する。図５は、ある特定の方式で配置された半導体－超伝導体ハイブリッドデバイス１０の特定数の層を示しているが、異なるように配置された、より多数又は少数の層が存在してもよい。
【0018】
図６は、水平閉じ込めチャネルを含む図５の半導体－超伝導体ハイブリッドデバイス１０を含んだ、ここに記載される半導体－超伝導体ハイブリッドデバイス例の動作を示している。静電チャネルの水平閉じ込めに関して、及び、特にナノワイヤとして使用されるときの、半導体－超伝導体ハイブリッドデバイス１０に関連する調節可能性（チューナビリティ）態様に関して、動作を説明する。６１０の図は、半導体－超伝導体ハイブリッドデバイス１０の側面図を示しており、６２０の図は、半導体－超伝導体ハイブリッドデバイス１０の上面図を示している。これらの図の各々は、単に、水平閉じ込め静電チャネルを有する半導体－超伝導体ハイブリッドデバイス１０の動作を示すために使用されるにすぎず、このようなデバイスが形成され得る様々な手法を限定することを意図するものではない。先に説明したように、超伝導体（例えば、超伝導金属層１２０）のパターニングは、チャネルの静電電位を超伝導体のラインエッジラフネス（ＬＥＲ）（例えば、図６に示される半導体ヘテロ構造の頂面の上に形成された超伝導体に関連するＬＥＲ）の影響を受けるものとし、そして、これが、トポロジカルギャップのサイズを減少させる。さらに、伝統的なデバイスでは、ウエハの表面近くに静電チャネルが形成されるので、静電チャネルが電荷散乱効果を被る。しかしながら、半導体ヘテロ構造の各側面に形成されたゲート（例えば、ＧＡＴＥ１及びＧＡＴＥ２）は、半導体ヘテロ構造の頂面から更に離れて位置する水平閉じ込め静電チャネル（例えば、図６に示す水平閉じ込めチャネル（点線））を作り出す。そして、これが、静電チャネル内の電子が、先に説明したエッチング工程によって引き起こされた構造的な無秩序（例えば、ラフネス及び／又は上部バリアの厚さのバラつき）から離れることをもたらす。オフセット（例えば、半導体ヘテロ構造の頂面からのＧＡＴＥ１及びＧＡＴＥ２の頂面までの間の距離）の結果としての静電チャネルの品質の改善は、デバイスの試料を試験することによって決定され得る。水平閉じ込め静電チャネル内の電子の移動度及び密度の両方の点での改善についてデバイスを試験し得る。移動度は、電子が散乱を受ける又はその他で衝突される前に電子がチャネル内でどれだけ遠くまで進むかに関係し得る。この例において距離Ｄによって表されるオフセットの量は、異なるオフセット量を持つ数バッチの試料を試験することによって最適化され得る。代わりに、あるいは加えて、チャネル特性を含むデバイス挙動をシミュレーションして、適切なオフセット量を決定してもよい。
【0019】
引き続き図６を参照するに、水平閉じ込めチャネルの各側に位置するゲート（例えば、ＧＡＴＥ１及びＧＡＴＥ２）への異なる量の電圧の印加は、ナノワイヤの幾何学的形状によって定められるストップギャップのサイズを変化させることを可能にし得る。この例において、ＧＡＴＥ１は図５のゲート１４２に対応することができ、ＧＡＴＥ２は図５のゲート１４４に対応することができる。ゲートに（例えば、端子Ｔ１及びＴ２を介して）印加される電圧が、水平閉じ込めチャネル内の電子を移動させることができる電界を作り出す。一例において、ゲートに印加される電圧が２ボルトの電圧差を生成すると仮定すると、ナノワイヤ（６２０の図において点線として示される）は１００ｎｍ幅のナノワイヤとなり得る。他の一例において、ゲートに印加される電圧が４ボルトの電圧差を生成すると仮定すると、同じナノワイヤが５０ｎｍ幅のナノワイヤとなり得る。要するに、ゲート（例えば、ＧＡＴＥ１及びＧＡＴＥ２）を介した適切な電圧の印加は、図５の半導体－超伝導体ハイブリッドデバイス１０の一部として形成されるナノワイヤの幅の変調を可能にし得る。さらに、前述のように、このようなデバイスの形成中の半導体へのダメージは、超伝導体のラインエッジラフネス（ＬＥＲ）の増加をもたらし、そして、これが、トポロジカルギャップのサイズを減少させる。チューナビリティは、ここで説明される半導体－超伝導体ハイブリッドデバイスの製造におけるプロセス制約のいっそうの緩和を可能にし得る。
【0020】
なおも図６を参照するに、半導体－超伝導体ハイブリッドデバイス１０の水平閉じ込め静電チャネルの各側に位置するゲートによって提供されるチューナビリティは、更なる利点を生み出し得る。一例として、半導体－超伝導体ハイブリッドデバイス１０に関連するトポロジカルギャップのサイズは、数多くのプロセス及び材料関連態様の関数である。結果として、シングルサブバンドレジームが、デバイスを製造するのに使用される材料及びプロセスに応じてデバイスごとに異なり得る。しかし、水平閉じ込め静電チャネルのチューナビリティは、必要なトポロジカルギャップを達成すべく、シングルサブバンドレジーム内でさえもチャネルの微調節を可能にし得る。他の可能性ある利点は、マルチウィンドウスタック及びナノワイヤの他のいっそう複雑な構成に対して同じ材料及びプロセスのセットを使用できることに関連し得る。これは何故なら、それぞれの水平閉じ込め静電チャネルに付随するゲートへの適切な電圧の印加によって、それぞれのナノワイヤを必要なサブバンドレジームに調節し得るからである。また、このようなチューナビリティは、マルチサブバンドレジームにおいてサブバンド間のエネルギー分離が非常に低いときに特に有用であり得る。
【0021】
ゲートに対する適切な電圧は、半導体－超伝導体ハイブリッドデバイス１０と同じ集積回路の一部として形成される電源グリッドを介してゲートに結合され得る。電源グリッドは、集積回路の一部として形成されるビア又は他の相互接続構造を介して結合され得る。電圧自体は、集積回路に付随するコントローラの一部として含まれる電圧レギュレータを用いて生成され得る。そのようなコントローラは、ナノワイヤ又は他のタイプのトポロジカル量子コンピューティングデバイスとして機能する半導体－超伝導体ハイブリッドデバイスの複数のインスタンスを含む集積回路とは別個であってもよいし、それと集積されてもよい。
【0022】
図７は、処理中の一段階における他の半導体－超伝導体ハイブリッドデバイス例２０の図７００を示している。半導体－超伝導体ハイブリッドデバイス２０は、キャッピング層２１２で覆われた半導体ヘテロ構造ウエハ２１０を含み得る。半導体ヘテロ構造ウエハ２１０は、図１に関して前述したのと同様のやり方で前述した材料を用いて形成され得る。キャッピング層２１２は、半導体ヘテロ構造の頂面を酸化又は他の処理誘起の変化から保護するために、半導体ヘテロ構造ウエハ２１０上に形成され得る。このようなキャッピング層は、ガリウム砒素層又はアルミニウム砒素層とし得る。２－ＤＥＧを保護する助けとなり得る他の材料は、例えば酸化アルミニウム、ニオブ、又は他の好適材料などの材料を含み得る。さらに、半導体－超伝導体ハイブリッドデバイス２０は、図７に示されるもの以外の追加の介在層又はより少ない介在層を含んでもよい。
【0023】
図８は、処理の後続段階における図７の半導体－超伝導体ハイブリッドデバイス例２０の図８００を示している。処理のこの状態は、半導体ヘテロ構造ウエハ２１０のパターニングに対応する。リソグラフィ技術を用いて所望のパターンを有するマスクを形成することができ、次いで、該パターンが、等方性エッチング（又は構造を形成するために材料を除去する他のタイプの技術）を用いて、半導体ヘテロ構造ウエハ２１０に転写され得る。この例において、この等方性エッチング工程は、分離された半導体ヘテロ構造２１４、２１６、及び２１８の形成をもたらすことができ、キャッピング層２１２はここで、この工程の部分として形成された分離された半導体ヘテロ構造の上にのみ残る。分離された半導体ヘテロ構造は各々、図４に関して前述したのと同様の特定のアスペクト比を持ち得る。一例において、アスペクト比は、１より小さくてもよいし、１より大きくてもよい。プロセスノードサイズ及び関連する技術的制約がアスペクト比を決めることがある。この例において、側面を露出させる目的は、分離された半導体ヘテロ構造２１４、２１６、及び２１８の各側面上でのゲートの形成を可能にすることである。また、分離された半導体ヘテロ構造２１４、２１６、及び２１８の各々の間の隔たりは、これらの構造の動作に関して機能的及び電気的な分離を確保するように選択され得る。図８は、ある特定の方式で配置された半導体－超伝導体ハイブリッドデバイス２０の特定数の層を示しているが、異なるように配置された、より多数又は少数の層が存在してもよい。
【0024】
図９は、処理の後続段階における図８の半導体－超伝導体ハイブリッドデバイス例２０の図９００を示している。処理のこの段階にて、分離された半導体ヘテロ構造２１４、２１６、及び２１８の上に、誘電体層２２０がコンフォーマルに堆積され得る。続いて、誘電体層２２０の上に金属層２２２が形成され得る。誘電体層２２０は、例えば原子層堆積などの技術を用いて、コンフォーマルに堆積（又は他の方法で形成）され得る。誘電体層２２０を形成するのに使用される材料は、酸化物（例えば、酸化アルミニウム若しくは酸化ハフニウム）又は窒化物を含み得る。また、例えばポリイミドなどのスピンオン誘電体も、誘電体層２２０を形成するのに使用されることができる。有機系誘電体層材料の例は、水素シルセスキオキサン（ＨＳＱ）、ベンゾシクロブテン（ＢＣＢ）、又はこれらに類するものを含み得る。このような材料は、硬化及び追加の処理を必要とし得る。一例において、誘電体層２２０は、５ｎｍから１０ｎｍの間の範囲内の厚さを持ち得る。
【0025】
引き続き図９を参照するに、金属層２２２は、原子層堆積を用いて形成され得る。金属層２２２は、アルミニウム、コバルト、又はゲート電極としての使用に好適な他の金属を有し得る。図９は、ある特定の方式で配置された半導体－超伝導体ハイブリッドデバイス２０の特定数の層を示しているが、異なるように配置された、より多数又は少数の層が存在してもよい。
【0026】
図１０は、処理の後続段階における図９の半導体－超伝導体ハイブリッドデバイス例２０の図１０００を示している。この工程の部分として、誘電体材料を用いて充填物２２４を仕上げ得る。コンフォーマルな堆積を可能にする任意の誘電体材料（例えば、好適な酸化物又は窒化物）を用いて充填物２２４を作り出し得る。あるいは、例えばポリイミドなどの誘電体も使用されることができる。図１０は、ある特定の方式で配置された半導体－超伝導体ハイブリッドデバイス２０の特定数の層を示しているが、異なるように配置された、より多数又は少数の層が存在してもよい。
【0027】
図１１は、処理の後続段階における図１０の半導体－超伝導体ハイブリッドデバイス例２０の図１１００を示している。処理のこの段階にて、半導体－超伝導体ハイブリッドデバイス２０に付随する充填物２２４が平坦化され得る。この工程の部分として、化学研磨、機械研磨、又は化学機械研磨（ＣＭＰ）のいずれが使用されてもよい。この研磨工程を用いて、前述のキャッピング層２１２を露出させるのに十分な材料を除去することができる。
【0028】
図１２は、処理の後続段階における図１１の半導体－超伝導体ハイブリッドデバイス例２０の図１２００を示している。処理のこの段階にて、金属層２２２の一部を選択的にエッチングして、分離された半導体ヘテロ構造２１４、２１６、及び２１８の各々の側面に沿った金属層２２２の一部を除去することができる。この工程の部分として、金属層２２２を形成するのに使用された金属に対して選択的な任意のエッチングケミストリが使用され得る。一例として、金属層２２２がアルミニウムを用いて形成されていると仮定すると、Ｔｒａｎｓｅｎｅ Ｅｔｃｈａｎｔ Ｔｙｐｅ Ｄエッチングケミストリが使用され得る。他の一例として、金属層２２２がコバルトを用いて形成されていると仮定すると、クエン酸又は同様のエッチケミストリが使用され得る。この工程に関する更なる詳細については、１２００の図の部分１２１０を図１３の１３００の拡大図として示すことによって提供する。図１３に示すように、金属層２２２の一部の除去は、各ゲートの頂面が、選択エッチング後のゲート金属層の頂面レベルとしてラベル付けられた表面と同じになることをもたらす。図１３中の文字Ｄは、半導体へテロ構造の頂面と左ゲート及び右ゲートの頂面との間のオフセットの量を表している。図１２は、ある特定の方式で配置された半導体－超伝導体ハイブリッドデバイス２０の特定数の層を示しているが、異なるように配置された、より多数又は少数の層が存在してもよい。
【0029】
図１４は、処理の後続段階における図１２の半導体－超伝導体ハイブリッドデバイス例２０の図１４００を示している。この工程の部分として、誘電体材料を用いて充填物２３０を仕上げ得る。この工程の目的は、金属層２２２の選択エッチングによって形成された溝が、キーホール又は他のタイプのエアポケットなしに適切に充填されることを確保することである。コンフォーマルな堆積を可能にする任意の誘電体材料（例えば、好適な酸化物又は窒化物）を用いて充填物２３０を作り出し得る。あるいは、例えばポリイミドなどの誘電体も使用されることができる。図１４は、ある特定の方式で配置された半導体－超伝導体ハイブリッドデバイス２０の特定数の層を示しているが、異なるように配置された、より多数又は少数の層が存在してもよい。
【0030】
図１５は、処理の後続段階における図１４の半導体－超伝導体ハイブリッドデバイス例２０の図１５００を示している。処理のこの段階にて、半導体－超伝導体ハイブリッドデバイス２０に付随する充填物２３０が平坦化され得る。この工程の部分として、化学研磨、機械研磨、又は化学機械研磨（ＣＭＰ）のいずれが使用されてもよい。この研磨工程を用いて、前述のキャッピング層２１２を露出させるのに十分な材料を除去することができる。
【0031】
図１６は、処理の後続段階における図１５の半導体－超伝導体ハイブリッドデバイス例２０の図１６００を示している。この段階にて、半導体－超伝導体ハイブリッドデバイス２０の頂面の又はその近くの他の材料の除去を生じることなく、キャッピング層２１２が選択的に除去され得る。キャッピング層２１２が砒化物キャップであると仮定すると、熱脱離（例えば、３００℃から３７５℃の間の温度範囲）を用いて、キャッピング層２１２の砒素脱離を達成し得る。実際に、砒素以外の材料がキャッピング層２１２に使用される場合、適切な熱的手法又は他の技術を用いてキャッピング層２１２を選択的に除去し得る。図１７は、図１６の半導体－超伝導体ハイブリッド例２０の一部１６１０の拡大図を示している。
【0032】
図１８は、処理の後続段階における図１６の半導体－超伝導体ハイブリッドデバイス例２０の図１８００を示している。処理のこの段階にて、図１６の半導体－超伝導体ハイブリッドデバイス２０の頂面の上に超伝導金属層２４０が形成され得る。超伝導金属層２４０を形成することには、クーパー対の存在に関連する電子ペアリングの周期性を示す任意の超伝導体が使用され得る。超伝導金属層２４０を形成するのに使用され得る材料例は、以下に限られないが、鉛、インジウム、錫、及びアルミニウムを含む。図１８は、ある特定の方式で配置された半導体－超伝導体ハイブリッドデバイス２０の特定数の層を示しているが、異なるように配置された、より多数又は少数の層が存在してもよい。
【0033】
半導体－超伝導体ハイブリッドデバイス２０の動作に関しては、図６に関して先に説明したのと同様に、水平閉じ込めチャネルの各側に位置するゲートへの異なる量の電圧の印加が、ナノワイヤの幾何学的形状によって定められるストップギャップのサイズを変化させることを可能にし得る。ゲートに（例えば、図１８に示すゲートＧＡＴＥ１及びＧＡＴＥ２に）印加される電圧が、水平閉じ込めチャネル（例えば、図１８に水平閉じ込めチャネルの点線として識別される）内の電子を移動させることができる電界を作り出す。先に説明したように、ゲート（例えば、ＧＡＴＥ１及びＧＡＴＥ２）を介した適切な電圧の印加は、図１８の半導体－超伝導体ハイブリッドデバイス２０の一部として形成されるナノワイヤの幅の変調を可能にし得る。さらに、前述のように、このようなデバイスの形成中の半導体へのダメージは、超伝導体のラインエッジラフネス（ＬＥＲ）の増加をもたらし、そして、これが、トポロジカルギャップのサイズを減少させる。前述したのと同様の理由で、トポロジカルギャップのサイズのチューナビリティは、ここで説明される半導体－超伝導体ハイブリッドデバイスの製造におけるプロセス制約のいっそうの緩和を可能にし得る。
【0034】
さらに、図６に関して前述したように、半導体－超伝導体ハイブリッドデバイス２０の水平閉じ込め静電チャネルの各側に位置するゲート（例えば、ＧＡＴＥ１及びＧＡＴＥ２）によって提供されるチューナビリティは、更なる利点を生み出し得る。一例として、半導体－超伝導体ハイブリッドデバイス２０に関連するトポロジカルギャップのサイズは、数多くのプロセス及び材料関連態様の関数である。結果として、シングルサブバンドレジームが、デバイスを製造するのに使用される材料及びプロセスに応じてデバイスごとに異なり得る。しかし、水平閉じ込め静電チャネルのチューナビリティは、必要なトポロジカルギャップを達成すべく、シングルサブバンドレジーム内でさえもチャネルの微調節を可能にし得る。他の可能性ある利点は、マルチウィンドウスタック及びナノワイヤの他のいっそう複雑な構成に対して同じ材料及びプロセスのセットを使用できることに関連し得る。これは何故なら、それぞれの水平閉じ込め静電チャネルに付随するゲートへの適切な電圧の印加によって、それぞれのナノワイヤを必要なサブバンドレジームに調節し得るからである。また、このようなチューナビリティは、マルチサブバンドレジームにおいてサブバンド間のエネルギー分離が非常に低いときに特に有用であり得る。
【0035】
前述のように、ゲートに対する適切な電圧は、半導体－超伝導体ハイブリッドデバイス２０と同じ集積回路の一部として形成される電源グリッドを介してゲートに結合され得る。電源グリッドは、集積回路の一部として形成されるビア又は他の相互接続構造を介して結合され得る。電圧自体は、集積回路に付随するコントローラの一部として含まれる電圧レギュレータを用いて生成され得る。そのようなコントローラは、ナノワイヤ又は他のタイプのトポロジカル量子コンピューティングデバイスとして機能する半導体－超伝導体ハイブリッドデバイスの複数のインスタンスを含む集積回路とは別個であってもよいし、それと集積されてもよい。また、前述したように、これらの技術は、ＩｎＡｓ ２－ＤＥＧだけでなく、ＶＬＳワイヤ、ＳＡＧ材料、又は周期表のＩＩＩ－Ｖ族などから選択される任意の半導体材料から作製される他のデバイスにも適用可能である。電子を収集するための伝導帯及び価電子帯オフセットを持つ材料を用いて形成されるものとして半導体－超伝導体ハイブリッドデバイスを説明しているが、このようなデバイスは、正孔を収集するように、異なる材料のセットを用いて形成されて異なるように構成されてもよい。一例として、半導体－超伝導体ハイブリッドデバイスは、２－ＤＥＧ構造の代わりに２次元正孔ガス（２－ＤＨＧ）構造を含んでもよい。
【0036】
図１９は、一例に従った半導体－超伝導体ハイブリッドデバイスを形成する方法のフローチャート１９００を示している。工程１９１０は、基板の上に半導体ヘテロ構造を形成することを含み得る。一例において、この工程は、図１に関して説明した層の形成を含み得る。さらに、半導体ヘテロ構造は、キャッピング層も含むことができる。先に説明したように、半導体ヘテロ構造は、インジウム砒素又はアルミニウム砒素の第１の層と、インジウム砒素の第２の層と、インジウム砒素又はガリウム砒素の第３の層とを含み得る。また、材料の他の組み合わせも使用されることができる。基板は、インジウム燐、インジウム砒素、インジウムアンチモン、又はインジウム砒素アンチモンのうちの１つを有し得る。
【0037】
工程１９２０は、半導体ヘテロ構造の上に超伝導層を形成することを含み得る。一例において、この工程は、図２に関して前述したプロセスを含み得る。先に説明したように、超伝導層は、鉛、インジウム、錫、又はアルミニウムのうちの１つを有し得る。
【0038】
工程１９３０は、半導体ヘテロ構造の第１の側面、及び半導体ヘテロ構造の、第１の側面とは反対側の第２の側面を露出させて、半導体ヘテロ構造の第１の側面に隣接する第１のゲートの形成、及び半導体ヘテロ構造の第２の側面に隣接する第２のゲートの形成を可能にすることを含み得る。図４に関して前述したように、この工程は、側面を露出させるように特定の材料を（例えば、エッチングにより）選択的に除去することによって実行され得る。この例において、これらの材料の選択的除去は、その幅（Ｂ）対深さ（Ａ）の比によって定義されるあるアスペクト比を有する半導体－超伝導体ハイブリッド構造の形成をもたらす。
【0039】
工程１９４０は、第１のゲートの第１の頂面及び第２のゲートの第２の頂面の各々が、半導体ヘテロ構造の選択された表面から所定のオフセット量だけ垂直方向にオフセットされように、第１のゲートの第１の部分及び第２のゲートの第２の部分を除去することを含み得る。図５及び図６に関して説明したように、ゲートの形成は、半導体ヘテロ構造の頂面の又はその近くの構造的な無秩序から特定の距離だけ離れて水平閉じ込めチャネルが形成されることを確保するように、ゲート金属層（又は他のゲート関連材料）を選択的に除去することを含み得る。一例において、上記選択された表面は、半導体ヘテロ構造の頂面とし得る。
【0040】
図２０は、一例に従った半導体－超伝導体ハイブリッドデバイスを形成する方法の他のフローチャート２０００を示している。工程２０１０は、基板の上に第１の分離された半導体ヘテロ構造及び第２の分離された半導体ヘテロ構造を形成することを含み得る。図７及び図８に関して前述したように、リソグラフィ技術を用いて所望のパターンを有するマスクを形成することができ、次いで、該パターンが、等方性エッチング（又は構造を形成するために材料を除去する他のタイプの技術）を用いて、図８の半導体ヘテロ構造ウエハ２１０に転写され得る。先に説明したように、この等方性エッチング工程は、分離された半導体ヘテロ構造（例えば、キャッピング層２１２を有する分離された半導体ヘテロ構造２１４、２１６、及び２１８）の形成をもたらすことができる。
【0041】
工程２０２０は、第１の分離された半導体ヘテロ構造及び第２の分離された半導体ヘテロ構造の各々の第１の側面に隣接して左ゲートを形成することを含み得る。左ゲートを形成する１つの手法に関する更なる詳細が、図９に関して説明されている。
【0042】
工程２０３０は、第１の分離された半導体ヘテロ構造及び第２の分離された半導体ヘテロ構造の各々の、第１の側面とは反対側の第２の側面に隣接して右ゲートを形成することを含むことができ、左ゲート及び右ゲートの各々の頂面が、第１の分離された半導体ヘテロ構造及び第２の分離された半導体ヘテロ構造の各々の選択された表面から所定のオフセット量だけ垂直方向にオフセットされる。右ゲートを形成する１つの手法に関する更なる詳細が、図９に関して説明されている。実際には、左ゲート及び右ゲートの両方が、同時に実行されるプロセス工程を用いて形成され得る。図１２及び図１３に関して先に説明したように、金属層２２２（左ゲート及び右ゲートの各々に関連する）の一部を選択的にエッチングして、前述の分離された半導体ヘテロ構造２１４、２１６、及び２１８の各々の側面に沿った金属層２２２の一部を除去することができる。
【0043】
工程２０４０は、第１の分離された半導体ヘテロ構造及び第２の分離された半導体ヘテロ構造の各々の上に超伝導層を形成することを含み得る。一例において、この工程は、先に図１８に関して説明したように実行され得る。
【0044】
要するに、本開示は、半導体－超伝導体ハイブリッドデバイスを形成する方法に関し、当該方法は、基板の上に第１の分離された半導体ヘテロ構造及び第２の分離された半導体ヘテロ構造を形成することを含む。当該方法は更に、第１の分離された半導体ヘテロ構造及び第２の分離された半導体ヘテロ構造の各々の第１の側面に隣接して左ゲートを形成することを含み得る。当該方法は更に、第１の分離された半導体ヘテロ構造及び第２の分離された半導体ヘテロ構造の各々の、第１の側面とは反対側の第２の側面に隣接して右ゲートを形成することを含むことができ、左ゲート及び右ゲートの各々の頂面が、第１の分離された半導体ヘテロ構造及び第２の分離された半導体ヘテロ構造の各々の選択された表面から所定のオフセット量だけ垂直方向にオフセットされる。当該方法は更に、第１の分離された半導体ヘテロ構造及び第２の分離された半導体ヘテロ構造の各々の上に超伝導層を形成することを含み得る。
【0045】
当該方法の一部として、第１の分離された半導体ヘテロ構造及び第２の分離された半導体ヘテロ構造を形成することは、キャッピング層を有する半導体ヘテロ構造ウエハをエッチングすることを含み得る。当該方法は更に、第１の分離された半導体ヘテロ構造及び第２の分離された半導体ヘテロ構造の各々の上に超伝導層を形成することに先立って、キャッピング層を除去することを含み得る。
【0046】
第１の分離された半導体ヘテロ構造及び第２の分離された半導体ヘテロ構造の各々の第１の側面に隣接して左ゲートを形成し、第１の分離された半導体ヘテロ構造及び第２の分離された半導体ヘテロ構造の各々の第２の側面に隣接して右ゲートを形成することは、（１）第１の分離された半導体ヘテロ構造及び第２の分離された半導体ヘテロ構造の各々の上に誘電体層を形成し、（２）誘電体層の上に金属層を形成し、（３）左ゲート及び右ゲートの各々が第１の分離された半導体ヘテロ構造及び第２の分離された半導体ヘテロ構造の各々の選択された表面から所定のオフセット量だけ垂直方向にオフセットされるように、金属層を選択的に除去する、ことを含み得る。
【0047】
第１の分離された半導体ヘテロ構造及び第２の分離された半導体ヘテロ構造の各々が、（１）インジウム砒素若しくはアルミニウム砒素の第１の層と、インジウム砒素の第２の層と、インジウム砒素若しくはガリウム砒素の第３の層、又は（２）ガリウム砒素若しくはインジウム砒素の第１の層と、テルル化水銀、テルル化カドミウム、若しくはセレン化カドミウムの第２の層と、テルル化カドミウム亜鉛の第３の層、を有し得る。超伝導層は、鉛、インジウム、錫、又はアルミニウムのうちの１つを有し得る。基板は、インジウム燐、インジウム砒素、インジウムアンチモン、又はインジウム砒素アンチモンのうちの１つを有し得る。
【0048】
他の一態様において、本開示は、半導体－超伝導体ハイブリッドデバイスを形成する方法に関し、当該方法は、基板の上に第１の分離された半導体ヘテロ構造及び第２の分離された半導体ヘテロ構造を形成することを含む。当該方法は更に、第１の分離された半導体ヘテロ構造及び第２の分離された半導体ヘテロ構造の各々の第１の側面に隣接して左ゲートを形成し、第１の分離された半導体ヘテロ構造及び第２の分離された半導体ヘテロ構造の各々の、第１の側面とは反対側の第２の側面に隣接して右ゲートを形成することを含むことができ、左ゲート及び右ゲートの各々の頂面が、第１の分離された半導体ヘテロ構造及び第２の分離された半導体ヘテロ構造の各々の選択された表面から所定のオフセット量だけ垂直方向にオフセットされる。当該方法は更に、第１の分離された半導体ヘテロ構造及び第２の分離された半導体ヘテロ構造の各々の上に超伝導層を形成することを含むことができ、半導体－超伝導体ハイブリッドデバイスが、それぞれの分離された半導体ヘテロ構造に付随するそれぞれの左ゲート及び右ゲートを介した電界の印加に応答して、水平閉じ込め静電チャネルを形成するように構成される。
【0049】
当該方法の一部として、第１の分離された半導体ヘテロ構造及び第２の分離された半導体ヘテロ構造を形成することは、キャッピング層を有する半導体ヘテロ構造ウエハをエッチングすることを含み得る。当該方法は更に、第１の分離された半導体ヘテロ構造及び第２の分離された半導体ヘテロ構造の各々の上に超伝導層を形成することに先立って、キャッピング層を除去することを含み得る。
【0050】
第１の分離された半導体ヘテロ構造及び第２の分離された半導体ヘテロ構造の各々の第１の側面に隣接して左ゲートを形成し、第１の分離された半導体ヘテロ構造及び第２の分離された半導体ヘテロ構造の各々の第２の側面に隣接して右ゲートを形成することは、（１）第１の分離された半導体ヘテロ構造及び第２の分離された半導体ヘテロ構造の各々の上に誘電体層を形成し、（２）誘電体層の上に金属層を形成し、（３）左ゲート及び右ゲートの各々が第１の分離された半導体ヘテロ構造及び第２の分離された半導体ヘテロ構造の各々の選択された表面から所定のオフセット量だけ垂直方向にオフセットされるように、金属層を選択的に除去する、ことを含み得る。
【0051】
第１の分離された半導体ヘテロ構造及び第２の分離された半導体ヘテロ構造の各々が、（１）インジウム砒素若しくはアルミニウム砒素の第１の層と、インジウム砒素の第２の層と、インジウム砒素若しくはガリウム砒素の第３の層、又は（２）ガリウム砒素若しくはインジウム砒素の第１の層と、テルル化水銀、テルル化カドミウム、若しくはセレン化カドミウムの第２の層と、テルル化カドミウム亜鉛の第３の層、を有し得る。超伝導層は、鉛、インジウム、錫、又はアルミニウムのうちの１つを有し得る。基板は、インジウム燐、インジウム砒素、インジウムアンチモン、又はインジウム砒素アンチモンのうちの１つを有し得る。
【0052】
更なる他の一態様において、本開示は、半導体－超伝導体ハイブリッドデバイスを形成する方法に関し、当該方法は、基板の上に半導体ヘテロ構造を形成することを含む。当該方法は更に、半導体ヘテロ構造の上に超伝導層を形成することを含み得る。当該方法は更に、半導体ヘテロ構造の第１の側面、及び半導体ヘテロ構造の、第１の側面とは反対側の第２の側面を露出させて、半導体ヘテロ構造の第１の側面に隣接する第１のゲートの形成、及び半導体ヘテロ構造の第２の側面に隣接する第２のゲートの形成を可能にすることを含み得る。当該方法は更に、第１のゲートの第１の頂面及び第２のゲートの第２の頂面の各々が、半導体ヘテロ構造の選択された表面から所定のオフセット量だけ垂直方向にオフセットされように、第１のゲートの第１の部分及び第２のゲートの第２の部分を除去することを含み得る。
【0053】
半導体－超伝導体ハイブリッドデバイスは、第１のゲート及び第２のゲートを介した半導体ヘテロ構造への電界の印加に応答して、半導体ヘテロ構造内に水平閉じ込め静電チャネルを形成するように構成され得る。所定のオフセット量は、半導体ヘテロ構造との超伝導層の界面に関連する構造的な無秩序の影響を低減させるよう、半導体ヘテロ構造の選択された表面から選択された距離に水平閉じ込め静電チャネルが形成されることを確保するように選択され得る。該界面に関連する構造的な無秩序は、超伝導層に関連するラインエッジラフネス（ＬＥＲ）を有し得る。
【0054】
水平閉じ込め静電チャネルは、２次元電子ガス（２－ＤＥＧ）チャネル又は２次元正孔ガス（２－ＤＨＧ）チャネルのうちの一方を有し得る。当該方法は更に、第１のゲートに結合された第１の端子を形成し、第２のゲートに結合された第２の端子を形成して、第１の端子への第１の電圧の印加、及び第２の端子への第２の電圧の印加を可能にすることを含み得る。
【0055】
理解されるべきことには、ここに示された方法、モジュール、及びコンポーネントは単なる例示である。例えば、限定するものではないが、デバイスの例示的なタイプは、半導体－超伝導体ハイブリッドデバイス、トポロジカルナノワイヤ、及び他のトポロジカル量子コンピューティングデバイスなどを含み得る。デバイスの形成を特定の導電型又は電位の極性に関して説明してきたが、当業者が理解することには、導電型及び電位の極性が逆にされてもよい。また、説明及び請求項における用語“前”、“後”、“頂部”、“底部”、“上”、“下”、及びこれらに類するものは、存在しても、記述目的で用いられており、必ずしも唯一の可能な相対的位置を記述するために用いられるものではない。理解されることには、そのように使用される用語は適切な状況下で入れ換え可能であり、それ故に、ここに記載される例は、例えば、ここに図示されたりその他で記載されたりしたもの以外の向きでの動作が可能である。
【0056】
また、抽象的ではあるがなおも明確な意味において、同じ機能を達成するためのコンポーネントの任意の構成が、所望の機能が達成されるように効果的に“関連付けられる”。従って、特定の機能を達成するようにここで組み合わされた２つのコンポーネントは、アーキテクチャ又は中間コンポーネントに関係なく、所望の機能が達成されるように互いに“関連付けられる”として見ることができる。同様に、そのように関連付けられた２つのコンポーネントを、所望の機能を達成するために互いに“動作的に接続される”又は“結合される”として見ることもできる。
【0057】
また、当業者が認識することには、デバイスに含まれる上述の層又はコンポーネントの機能間の境界は単に例示的なものである。複数の層の機能を１つの層へと組み合わせてもよく、及び／又は、１つの層の機能を更なる層に分散させてもよい。また、代わりの実施形態は、特定の層の複数のインスタンスを含んでもよく、層の順序（例えば、上から下へ、又は下から上へ）は様々な他の実施形態で変更されてもよい。
【0058】
本開示は具体例を提供しているが、以下の請求項に記載される本開示の範囲から逸脱することなく、様々な変更及び変形を行うことができる。従って、明細書及び図面は限定的な意味ではなく例示的な意味で考慮されるべきであり、そのような全ての変更が本開示の範囲に含まれることが意図される。具体例に関してここで説明された利益、利点、又は問題解決策は、いずれかの又は全ての請求項の重要な、必要な、又は本質的な特徴又は要素として解釈されることを意図していない。
【0059】
また、用語“ａ”又は“ａｎ”は、ここで使用されるとき、１つ又は１つ以上として定義される。また、請求項における例えば“少なくとも１つ”又は“１つ以上”などの導入句の使用は、不定冠詞“ａ”若しくは“ａｎ”による別のクレーム要素の導入が、そのような導入されたクレーム要素を含む特定の請求項を、たとえ同じ請求項が“１つ以上”若しくは“少なくとも１つ”なる導入句と例えば“ａ”若しくは“ａｎ”などの不定冠詞を含む場合であっても、そのような要素を１つだけ含む発明に限定することを意味すると解釈されるべきでない。定冠詞の使用についても同様である。
【0060】
別段の断りがない限り、例えば“第１”及び“第２”などの用語は、そのような用語が記述する要素間で恣意的に区別するために使用される。従って、これらの用語は必ずしも、そのような要素の時間的又はその他の優先順位付けを示すことを意図するわけではない。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【国際調査報告】