(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-10-18
(54)【発明の名称】コンタクト構造体を含むマイクロ電子デバイス、並びに関連するメモリデバイス、電子システム、及び方法
(51)【国際特許分類】
H10B 12/00 20230101AFI20241010BHJP
H10B 99/00 20230101ALI20241010BHJP
H10B 80/00 20230101ALI20241010BHJP
G11C 5/02 20060101ALI20241010BHJP
【FI】
H10B12/00 681B
H10B12/00 611
H10B99/00 481
H10B80/00
G11C5/02 100
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2024522241
(86)(22)【出願日】2022-09-16
(85)【翻訳文提出日】2024-06-07
(86)【国際出願番号】 US2022076554
(87)【国際公開番号】W WO2023064663
(87)【国際公開日】2023-04-20
(32)【優先日】2021-10-13
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】595168543
【氏名又は名称】マイクロン テクノロジー,インク.
(74)【代理人】
【識別番号】110004185
【氏名又は名称】インフォート弁理士法人
(72)【発明者】
【氏名】シムセク-エーゲ ファトマ アルズム
【テーマコード(参考)】
5F083
【Fターム(参考)】
5F083AD24
5F083GA09
5F083GA10
5F083JA02
5F083JA03
5F083JA05
5F083JA19
5F083JA32
5F083JA36
5F083JA37
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5F083JA39
5F083JA40
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5F083KA05
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5F083LA16
5F083LA20
5F083MA06
5F083MA16
5F083NA01
5F083PR03
5F083PR05
5F083PR21
5F083PR22
5F083PR40
5F083ZA12
5F083ZA28
(57)【要約】
マイクロ電子デバイスは、第1のマイクロ電子デバイス構造体と、第1のマイクロ電子デバイス構造体に取り付けられた第2のマイクロ電子デバイス構造体と、を備える。第1のマイクロ電子デバイス構造体は、アクセスデバイス及びストレージノードデバイスを備えるメモリセルを備えるメモリアレイと、アクセスデバイスに結合され、第1の方向においてデジット線出口領域まで延在するデジット線と、アクセスデバイスに結合され、第2の方向においてワード線出口領域まで延在するワード線と、を備える。第2のマイクロ電子デバイス構造体は、メモリセルの上にあり、メモリセルと電気的に連通する制御ロジックデバイスを備える。マイクロ電子デバイスは、デジット線出口領域内のデジット線と個々に接触し、制御ロジックデバイスのうちの少なくともいくつかと電気的に連通するコンタクト構造体を更に備え、コンタクト構造体のうちの少なくとも1つは、第1のマイクロ電子デバイス構造体と第2のマイクロ電子デバイス構造体との界面における第1の断面積と、デジット線のうちの1つの界面における第2の断面積と、を備え、第2の断面積は第1の断面積よりも小さい。関連するマイクロ電子デバイス、メモリデバイス、電子システム、及び方法についても記載される。
【特許請求の範囲】
【請求項1】
マイクロ電子デバイスであって、
第1のマイクロ電子デバイス構造体を備え、前記第1のマイクロ電子デバイス構造体が、
アクセスデバイス及びストレージノードデバイスを備えるメモリセルを備えるメモリアレイと、
前記アクセスデバイスに結合され、第1の方向においてデジット線出口領域まで延在するデジット線と、
前記アクセスデバイスに結合され、第2の方向においてワード線出口領域まで延在するワード線と、を備え、
前記マイクロ電子デバイスが更に、
前記第1のマイクロ電子デバイス構造体に取り付けられた第2のマイクロ電子デバイス構造体であって、前記メモリセルの上にあり、前記メモリセルと電気的に連通する制御ロジックデバイスを備える、第2のマイクロ電子デバイス構造体と、
前記デジット線出口領域内の前記デジット線と個々に接触し、前記制御ロジックデバイスのうちの少なくともいくつかと電気的に連通するコンタクト構造体と、を備え、前記コンタクト構造体のうちの少なくとも1つが、
前記第1のマイクロ電子デバイス構造体と前記第2のマイクロ電子デバイス構造体との界面における第1の断面積と、
前記デジット線のうちの1つと前記コンタクト構造体のうちの前記少なくとも1つとの界面における第2の断面積と、を備え、前記第2の断面積が、前記第1の断面積よりも小さい、マイクロ電子デバイス。
【請求項2】
前記コンタクト構造体のうちの前記少なくとも1つが、
前記デジット線のうちの前記1つと接触する第1の部分と、
前記第1の部分と接触し、前記第1のマイクロ電子デバイス構造体と前記第2のマイクロ電子デバイス構造体との間の前記界面まで延在する第2の部分と、を備える、請求項1に記載のマイクロ電子デバイス。
【請求項3】
前記コンタクト構造体のうちの前記少なくとも1つが、先細の側壁を更に備える、請求項1に記載のマイクロ電子デバイス。
【請求項4】
前記ワード線出口領域内の前記ワード線と個々に接触する追加のコンタクト構造体を更に備え、前記追加のコンタクト構造体のうちの少なくとも1つが、
前記第1のマイクロ電子デバイス構造体と前記第2のマイクロ電子デバイス構造体との前記界面における第3の断面積と、
前記ワード線のうちの1つの界面における第4の断面積と、を備え、前記第4の断面積が、前記第3の断面積よりも小さい、請求項1に記載のマイクロ電子デバイス。
【請求項5】
前記コンタクト構造体の第1のコンタクト構造体が、前記コンタクト構造体の水平方向に隣接する第2のコンタクト構造体から前記第1の方向及び前記第2の方向において水平方向にオフセットされている、請求項1に記載のマイクロ電子デバイス。
【請求項6】
前記制御ロジックデバイスと前記メモリセルの前記ストレージノードデバイスとの間の第1の距離が、前記制御ロジックデバイスと前記メモリセルの前記アクセスデバイスとの間の第2の距離よりも小さい、請求項1に記載のマイクロ電子デバイス。
【請求項7】
前記第1のマイクロ電子デバイス構造体の前記メモリセルの数が、前記第2のマイクロ電子デバイス構造体の前記制御ロジックデバイスのトランジスタの数よりも大きい、請求項1に記載のマイクロ電子デバイス。
【請求項8】
前記コンタクト構造体が、前記デジット線出口領域内の前記デジット線のうちの奇数デジット線と接触し、
前記デジット線のうちの偶数デジット線が、追加のデジット線出口領域内の追加のコンタクト構造体と接触する、請求項1~7のいずれか一項に記載のマイクロ電子デバイス。
【請求項9】
コンタクト構造体が、前記第2の方向においてよりも前記第1の方向において大きい寸法を示す、請求項1~7のいずれか一項に記載のマイクロ電子デバイス。
【請求項10】
前記第1のマイクロ電子デバイス構造体と前記第2のマイクロ電子デバイス構造体との前記界面における前記コンタクト構造体のうちの前記少なくとも1つの寸法と、前記デジット線と前記コンタクト構造体のうちの前記少なくとも1つとの前記界面における前記コンタクト構造体のうちの前記少なくとも1つの寸法との比が、約1.5:1.0~約3.5:1.0の範囲内である、請求項1~7のいずれか一項に記載のマイクロ電子デバイス。
【請求項11】
メモリデバイスであって、
アレイ領域を備え、前記アレイ領域が、
アクセスデバイス及びストレージノードデバイスを備えるメモリセルと、
前記アクセスデバイスに結合され、第1の方向に延在するデジット線と、
前記アクセスデバイスに結合され、前記第1の方向に直交する第2の方向に延在するワード線と、
前記メモリセルの上にあり、前記メモリセルと電気的に連通する制御ロジックデバイスと、
を個々に備え、
前記メモリデバイスが更に、
前記第1の方向における前記アレイ領域と水平方向に交互になるデジット線出口領域、を備え、前記デジット線出口領域が個々に、
前記デジット線に近接する前記アレイ領域を越えて延在する前記デジット線の部分と、
第1の深部コンタクト構造体と、を備え、前記第1の深部コンタクト構造体が個々に、
デジット線と接触する第1の部分と、
前記第1の部分と接触する第2の部分と、
前記第2の部分と接触する第3の部分と、備え、前記第2の部分が、前記第2の部分と前記第3の部分との界面において前記第3の部分よりも大きい水平方向断面積を有し、
前記メモリデバイスが更に、
前記第2の方向における前記アレイ領域と水平方向に交互になるワード線出口領域、を備え、前記ワード線出口領域が個々に、
前記ワード線に近接する前記アレイ領域を越えて延在する前記ワード線の部分と、
第2の深部コンタクト構造体と、を備え、前記第2の深部コンタクト構造体が個々に、
ワード線と接触する第1の追加の部分と、
前記第1の追加の部分と接触する第2の追加の部分と、
前記第2の追加の部分と接触する第3の追加の部分と、を備え、前記第2の追加の部分が、前記第2の追加の部分と前記第3の追加の部分との界面において前記第3の追加の部分よりも大きい断面積を有する、メモリデバイス。
【請求項12】
前記第1の深部コンタクト構造体の前記第2の部分と前記第3の部分との間の前記界面が、前記第2の深部コンタクト構造体の前記第2の追加の部分と前記第3の追加の部分との間の前記界面よりも大きい、請求項11に記載のメモリデバイス。
【請求項13】
前記第1の深部コンタクト構造体の前記第2の部分と前記第3の部分との間の前記界面が、前記アクセスデバイスよりも前記制御ロジックデバイスに近い、請求項11に記載のメモリデバイス。
【請求項14】
前記第1の深部コンタクト構造体のうちのいくつかが、前記第1の深部コンタクト構造体のうちの他のいくつかに対して、前記第2の方向において水平方向に千鳥状である、請求項11に記載のメモリデバイス。
【請求項15】
前記第1の深部コンタクト構造体が、個々に、楕円形の水平方向断面形状を示す、請求項11に記載のメモリデバイス。
【請求項16】
前記第1の深部コンタクト構造体の各々の前記第3の部分が、前記第1の方向においてよりも前記第2の方向において大きい寸法を示し、
前記第2の深部コンタクト構造体の各々の前記第3の追加の部分が、前記第2の方向においてよりも前記第1の方向の方向において大きい寸法を示す、請求項11に記載のメモリデバイス。
【請求項17】
第1の深部コンタクト構造体のうちのいくつかが、前記第1の方向において互いに水平方向に整列され、前記第1の深部コンタクト構造体のうちの他のいくつかから前記第1の方向において水平方向にオフセットされている、請求項11に記載のメモリデバイス。
【請求項18】
前記第1の深部コンタクト構造体が、
前記第1の方向において互いに水平方向に整列された前記第1の深部コンタクト構造体の第1のグループを備える前記第1の深部コンタクト構造体の第1の行と、
前記第1の方向において互いに水平方向に整列された前記第1の深部コンタクト構造体の第2のグループを備える前記第1の深部コンタクト構造体の第2の行であって、前記第1の深部コンタクト構造体の前記第2のグループが、前記第1の方向において、前記第1の深部コンタクト構造体の前記第1のグループから水平方向にオフセットされている、第2の行と、を備える、請求項11~17のいずれか一項に記載のメモリデバイス。
【請求項19】
前記第1の行内で互いに隣接する前記第1の深部コンタクト構造体のうちの2つの間の距離が、前記第2の行内で互いに水平方向に隣接する前記第1の深部コンタクト構造体のうちの他の2つの間の追加距離と実質的に同じである、請求項18に記載のメモリデバイス。
【請求項20】
マイクロ電子デバイスを形成する方法であって、
マイクロ電子デバイス構造体を形成することを含み、前記マイクロ電子デバイス構造体が、
メモリセルと、
デジット線と、
前記メモリセル及び前記デジット線を覆い、囲む少なくとも1つの分離材料と、
前記デジット線と接触し、個々に先細の側壁を備える第1のコンタクト構造体と、
前記少なくとも1つの分離材料を通って垂直方向に延在し、前記第1のコンタクト構造体と接触する第2のコンタクト構造体であって、前記第2のコンタクト構造体の各々が、前記第1のコンタクト構造体のうちの1つと接触する前記第2のコンタクト構造体の上端部においてよりも前記第2のコンタクト構造体の下端部において小さい寸法を備える、第2のコンタクト構造体と、を備え、
前記方法が更に、
制御ロジックデバイスと、前記制御ロジックデバイスを覆い、囲む少なくとも1つの追加の分離材料と、を備える追加のマイクロ電子デバイス構造体を形成することと、
アセンブリを形成するために、前記追加のマイクロ電子デバイス構造体を前記マイクロ電子デバイス構造体に取り付けることであって、前記制御ロジックデバイスが、前記アセンブリ内の前記メモリセルの上にある、取り付けることと、
前記少なくとも1つの追加の分離材料を通って、前記第2のコンタクト構造体まで延在する第3のコンタクト構造体を形成することと、を含む、方法。
【請求項21】
前記少なくとも1つの追加の分離材料を通って、前記第2のコンタクト構造体まで延在する第3のコンタクト構造体を形成することが、前記第3のコンタクト構造体を、前記第3のコンタクト構造体と接触する前記第2のコンタクト構造体のうちの1つの前記上端部よりも相対的に小さい追加の下端部を各々有するように形成することを含む、請求項20に記載の方法。
【請求項22】
マイクロ電子デバイス構造体を形成することが、
前記第2のコンタクト構造体の前記上端部を、約40nm~約70nmの範囲内の水平方向幅を有するように形成することと、
前記第2のコンタクト構造体の各々の前記下端部を、約20nm~約50nmの範囲内の追加の水平方向幅を有するように形成することと、を含む、請求項20に記載の方法。
【請求項23】
第3のコンタクト構造体を形成することが、
前記第3のコンタクト構造体の第1の行を形成することと、
前記デジット線が平行に延在する水平方向において、前記コンタクト構造体の前記第1の行から水平方向にオフセットされた前記第3のコンタクト構造体の第2の行を形成することと、を含む、請求項20に記載の方法。
【請求項24】
前記第3のコンタクト構造体を形成することが、前記第3のコンタクト構造体の前記第1の行内の前記第3のコンタクト構造体を、前記デジット線が平行に延在する前記水平方向に実質的に垂直な追加の水平方向において、互いに水平方向にオフセットするように形成することを含む、請求項23に記載の方法。
【請求項25】
前記追加のマイクロ電子デバイス構造体を前記マイクロ電子デバイス構造体に取り付けることは、前記メモリセルのストレージノードデバイスが、前記マイクロ電子デバイス構造体のアクセスデバイスよりも、前記追加のマイクロ電子デバイス構造体の近くに位置するように、前記追加のマイクロ電子デバイス構造体を前記マイクロ電子デバイス構造体に取り付けることを含む、請求項20に記載の方法。
【請求項26】
マイクロ電子デバイス構造体を形成することが、前記第1のコンタクト構造体の各々を、第1の方向において約20nm~約40nmの範囲内の水平方向寸法を有する下部境界を備えるように形成することを含む、請求項20~25のいずれか一項に記載の方法。
【請求項27】
前記第1のコンタクト構造体の各々の前記下部境界を、前記第1の方向に直交する第2の方向において、約30nm~約50nmの範囲内の追加の水平方向寸法を有するように形成することを更に含む、請求項26に記載の方法。
【請求項28】
電子システムであって、
入力デバイスと、
出力デバイスと、
前記入力デバイス及び前記出力デバイスに動作可能に接続されたプロセッサデバイスと、
前記プロセッサデバイスに動作可能に接続されたメモリデバイスと、を備え、前記メモリデバイスが、
メモリセル、奇数デジット線、偶数デジット線、奇数ワード線、及び偶数ワード線を備える、アレイ領域と、
前記アレイ領域の第1の側にあり、前記奇数デジット線と接触する第1の深部コンタクト構造体の第1のグループを備える第1のデジット線出口サブ領域であって、前記第1のグループの前記第1の深部コンタクト構造体が、
前記奇数デジット線のうちの1つと接触する第1のコンタクト構造体と、
前記第1のコンタクト構造体と接触し、前記第1のコンタクト構造体の最上部の水平方向区域よりも大きい最上部の水平方向区域を有する、第2のコンタクト構造体と、
前記第2のコンタクト構造体と接触し、前記第2のコンタクト構造体の前記最上部の水平方向区域よりも小さい最下部の水平方向区域を有する、第3のコンタクト構造体と、を個々に備える、第1のデジット線出口サブ領域と、
前記アレイ領域の前記第1の側とは反対側の第2の側にある第2のデジット線出口サブ領域であって、前記偶数デジット線と接触する第1の深部コンタクト構造体の第2のグループを備える、第2のデジット線出口サブ領域と、
前記アレイ領域の第3の側にあり、前記奇数ワード線と接触する第2の深部コンタクト構造体の第1のグループを備える、第1のワード線出口サブ領域と、
前記アレイ領域の前記第3の側の反対側の第4の側にある第2のワード線出口サブ領域であって、前記偶数ワード線と接触する第2の深部コンタクト構造体の第2のグループを備える、第2のワード線出口サブ領域と、
前記メモリセルの垂直方向に上にあり、前記メモリセルと電気的に連通する制御ロジックデバイスと、を備える、電子システム。
【請求項29】
追加のアレイ領域を更に備え、前記第1のデジット線出口サブ領域が、前記アレイ領域と前記追加のアレイ領域との間にある、請求項28に記載の電子システム。
【請求項30】
第1の深部コンタクト構造体の前記第1のグループの1つおきの第1の深部コンタクト構造体が、互いに水平方向に整列されている、請求項28に記載の電子システム。
【請求項31】
第2の深部コンタクト構造体の前記第1のグループの前記第2の深部コンタクト構造体が、第1の深部コンタクト構造体の前記第1のグループの前記第1の深部コンタクト構造体よりも小さい、請求項28に記載の電子システム。
【請求項32】
前記メモリセルが、ダイナミックランダムアクセスメモリ(DRAM)セルを含む、請求項28~31のいずれか一項に記載の電子システム。
【請求項33】
マイクロ電子デバイスであって、
メモリセルを備えるメモリアレイと、
前記メモリセルに結合され、第1の水平方向に延在するデジット線と、
前記メモリセルに結合され、第2の水平方向に延在するワード線と、
前記第1の水平方向において前記メモリアレイと交互になるデジット線出口領域を備え、各デジット線出口領域が、
前記デジット線のうちの奇数デジット線と接触する第1の深部コンタクト構造体を含む第1のデジット線出口サブ領域であって、前記第2の水平方向において互いに水平方向に隣接する第1の深部コンタクト構造体のうちの少なくともいくつかが、前記第1の水平方向において互いに水平方向にオフセットされている、第1のデジット線出口サブ領域と、
前記デジット線のうちの偶数デジット線と接触する追加の第1の深部コンタクト構造体を含む第2のデジット線出口サブ領域と、を個々に備え、
前記マイクロ電子デバイスが更に、
前記第2の水平方向において前記メモリアレイと交互になるワード線出口領域を備え、各ワード線出口領域が、
前記ワード線のうちの奇数ワード線と接触する第2の深部コンタクト構造体を含む第1のワード線出口サブ領域と、
前記ワード線のうちの偶数ワード線と接触する追加の第2の深部コンタクト構造体を含む第2のワード線出口サブ領域と、を個々に備える、マイクロ電子デバイス。
【請求項34】
前記第1の深部コンタクト構造体の側壁が、先細である、請求項33に記載のマイクロ電子デバイス。
【請求項35】
前記第2のデジット線出口サブ領域が、前記メモリアレイの前記第1のデジット線出口サブ領域とは反対側の水平方向側に位置している、請求項33に記載のマイクロ電子デバイス。
【請求項36】
前記第1の水平方向において互いに水平方向に隣接する第2の深部コンタクト構造体のうちの少なくともいくつかが、前記第2の水平方向において互いに水平方向にオフセットされている、請求項33~35のいずれか一項に記載のマイクロ電子デバイス。
【発明の詳細な説明】
【技術分野】
【0001】
[優先権主張]
この出願は、2021年10月13日に出願された「MICROELECTRONIC DEVICES INCLUDING CONTACT STRUCTURES, AND RELATED MEMORY DEVICES, ELECTRONIC SYSTEMS, AND METHODS」に関する米国特許出願第17/500,599号の出願日の利益を主張するものであり、その開示は、この参照によりその全体が本明細書に組み込まれる。
【0002】
本開示は、様々な実施形態において、一般に、マイクロ電子デバイスの設計及び製作の分野に関する。より具体的には、本開示は、コンタクト構造体を含むマイクロ電子デバイス、並びに関連するメモリデバイス、電子システム、及び方法に関する。
【背景技術】
【0003】
マイクロ電子デバイスの設計者は、個々のフィーチャの寸法を低減することにより、且つ隣接するフィーチャ間の分離距離を低減することにより、マイクロ電子デバイス内のフィーチャの集積又は密度のレベルを向上させることを望む場合が多い。加えて、マイクロ電子デバイスの設計者は、コンパクトであるのみならず、性能の利点、及び簡略化され、製作がより容易で高価でない設計を提供するアーキテクチャを設計することを望む場合が多い。
【0004】
マイクロ電子デバイスの一例はメモリデバイスである。メモリデバイスは、一般に、コンピュータ又はその他の電子デバイス内の内部集積回路として提供される。揮発性メモリデバイスを含むがこれに限定されない、多くのタイプのメモリデバイスが存在する。揮発性メモリデバイスの1つのタイプは、ダイナミックランダムアクセスメモリ(DRAM:dynamic random access memory)デバイスである。DRAMデバイスは、第1の水平方向に延在する行及び第2の水平方向に延在する列に配置されたDRAMセルを含むメモリアレイを含み得る。1つの設計構成では、個々のDRAMセルは、アクセスデバイス(例えば、トランジスタ)と、アクセスデバイスに電気的に接続されたストレージノードデバイス(例えば、コンデンサ)と、を含む。DRAMデバイスのDRAMセルは、メモリアレイの行及び列に沿って配置されたデジット線及びワード線を介して電気的にアクセス可能であり、DRAMデバイスの基本制御ロジック構造体内の制御ロジックデバイスと電気的に連通する。
【0005】
DRAMデバイスのメモリアレイの下にあるベース制御ロジック構造体内の制御ロジックデバイスは、DRAMデバイスのDRAMセル上の動作を制御するために使用されてきた。ベース制御ロジック構造体の制御ロジックデバイスは、ルーティング及びコンタクト構造体を介してDRAMセルに結合されたデジット線及びワード線と電気的に連通するように提供され得る。残念ながら、ベース制御ロジック構造体の上にメモリアレイを形成するための処理条件(例えば、温度、圧力、材料)は、ベース制御ロジック構造体内の制御ロジックデバイスの構成及び性能を制限する場合がある。加えて、ベース制御ロジック構造体内で用いられる異なる制御ロジックデバイスの数量、寸法、及び配置はまた、メモリデバイスのサイズ(例えば、水平方向のフットプリント)の低減、及び/又はDRAMデバイスの性能の向上(例えば、より高速のメモリセルのオン/オフ速度、より低い閾値スイッチング電圧要件、より高速のデータ転送速度、より低い消費電力)を不必要に妨げる場合がある。
【発明の概要】
【0006】
いくつかの実施形態では、マイクロ電子デバイスは、第1のマイクロ電子デバイス構造体と、第1のマイクロ電子デバイス構造体に取り付けられた第2のマイクロ電子デバイス構造体と、を備える。第1のマイクロ電子デバイス構造体は、アクセスデバイス及びストレージノードデバイスを備えるメモリセルを備えるメモリアレイと、アクセスデバイスに結合され、第1の方向においてデジット線出口領域まで延在するデジット線と、アクセスデバイスに結合され、第2の方向においてワード線出口領域まで延在するワード線と、を備える。第2のマイクロ電子デバイス構造体は、メモリセルの上にあり、メモリセルと電気的に連通する制御ロジックデバイスを備える。マイクロ電子デバイスは、デジット線出口領域内のデジット線と個々に接触し、制御ロジックデバイスのうちの少なくともいくつかと電気的に連通するコンタクト構造体を更に備え、コンタクト構造体のうちの少なくとも1つは、第1のマイクロ電子デバイス構造体と第2のマイクロ電子デバイス構造体との界面における第1の断面積と、デジット線のうちの1つとコンタクト構造体のうちの少なくとも1つとの界面における第2の断面積と、を備え、第2の断面積は第1の断面積よりも小さい。
【0007】
他の実施形態によれば、メモリデバイスは、アクセスデバイス及びストレージノードデバイスを備えるメモリセルを個々に備えるアレイ領域と、アクセスデバイスに結合され、第1の方向に延在するデジット線と、アクセスデバイスに結合され、第1の方向と直交する第2の方向に延在するワード線と、メモリセルの上にあり、メモリセルと電気的に連通する制御ロジックデバイスと、を備える。メモリデバイスは、第1の方向においてアレイ領域と水平方向に交互になるデジット線出口領域を更に備える。デジット線出口領域は、個々に、それに近接するアレイ領域を越えてデジット線が延在する部分を備え、第1の深部コンタクト構造体は、個々に、デジット線と接触する第1の部分と、第1の部分と接触する第2の部分と、第2の部分と接触する第3の部分と、を備え、第2の部分は、第2の部分と第3の部分との間の界面において、第3の部分よりも大きい水平方向断面積を有する。メモリデバイスは、第2の方向においてアレイ領域と水平方向に交互になるワード線出口領域を更に備える。ワード線出口領域は、個々に、それに近接するアレイ領域を越えてワード線が延在する部分を備え、第2の深部コンタクト構造体は、個々に、ワード線と接触する第1の追加の部分と、第1の追加の部分と接触する第2の追加の部分と、第2の追加の部分と接触する第3の追加の部分と、を備え、第2の追加の部分は、第2の追加の部分と第3の追加の部分との間の界面において、第3の追加の部分よりも大きい追加の水平方向断面積を有する。
【0008】
更なる他の実施形態によれば、マイクロ電子デバイスを形成する方法は、メモリセルと、デジット線と、メモリセル及びデジット線を覆い、囲む少なくとも1つの分離材料と、デジット線と接触し、先細の側壁を個々に備える第1のコンタクト構造体と、少なくとも1つの分離材料を通って垂直方向に延在し、第1のコンタクト構造体と接触する第2のコンタクト構造と、を備えるマイクロ電子デバイス構造体を形成することを含み、第2のコンタクト構造体の各々は、第1のコンタクト構造体と接触する第2のコンタクト構造体の下端部においてその上端部よりも小さい寸法を備える。方法は、制御ロジックデバイスと、制御ロジックデバイスを覆い、囲む少なくとも1つの追加の分離材料と、を備える追加のマイクロ電子デバイス構造体を形成することと、アセンブリを形成するために、追加のマイクロ電子デバイス構造体をマイクロ電子デバイス構造体に取り付けることであって、制御ロジックデバイスがアセンブリ内でメモリセルの上にある、取り付けることと、少なくとも1つの追加の分離材料を通って、第2のコンタクト構造体まで延在する第3のコンタクト構造体を形成することと、を更に含む。
【0009】
追加の実施形態では、電子デバイスは、入力デバイスと、出力デバイスと、入力デバイス及び出力デバイスに動作可能に結合されたプロセッサデバイスと、プロセッサデバイスに動作可能に結合されたメモリデバイスと、を備える。メモリデバイスは、メモリセル、奇数デジット線、偶数デジット線、奇数ワード線、及び偶数ワード線、を備えるアレイ領域と、アレイ領域の第1の側にあり、奇数デジット線と接触する第1の深部コンタクト構造体の第1のグループを備える第1のデジット線出口サブ領域と、を備える。第1のグループの第1の深部コンタクト構造体は、個々に、奇数デジット線のうちの1つと接触する第1のコンタクト構造体と、第1のコンタクト構造体と接触し、第1のコンタクト構造体の最上部の水平方向区域よりも大きい最上部の水平方向区域を有する第2のコンタクト構造体と、第2のコンタクト構造体と接触し、第2のコンタクト構造体の最上部の水平方向区域よりも小さい最下部の水平方向区域を有する第3のコンタクト構造体と、を備える。メモリデバイスは、アレイ領域の第1の側とは反対側の第2の側にある第2のデジット線出口サブ領域であって、偶数デジット線と接触する第1の深部コンタクト構造体の第2のグループを備える、第2のデジット線出口サブ領域と、アレイ領域の第3の側にあり、奇数ワード線と接触する第2の深部コンタクト構造体の第1のグループを備える第1のワード線出口サブ領域と、アレイ領域の第3の側とは反対側の第4の側にある第2のワード線出口サブ領域であって、偶数ワード線と接触する第2の深部コンタクト構造体の第2のグループを備える、第2のワード線出口サブ領域と、メモリセルの垂直方向に上にあり、それと電気的に連通する制御ロジックデバイスと、を備える。
【0010】
更なる実施形態では、マイクロ電子デバイスは、メモリセルを備えるメモリアレイと、メモリセルに結合され、第1の水平方向に延在するデジット線と、メモリセルに結合され、第2の水平方向に延在するワード線と、第1の水平方向においてメモリアレイと交互になるデジット線出口領域と、を備える。各デジット線出口領域は、個々に、デジット線のうちの奇数デジット線と接触する第1の深部コンタクト構造体を含む第1のデジット線出口サブ領域であって、第2の水平方向において互いに水平方向に隣接する第1の深部コンタクト構造体のうちの少なくともいくつかが、第1の水平方向において互いに水平方向にオフセットされている、第1のデジット線出口サブ領域と、デジット線のうち偶数デジット線と接触する追加の第1の深部コンタクト構造体を含む第2のデジット線出口サブ領域と、を備える。マイクロ電子デバイスは、第2の水平方向においてメモリアレイと交互になるワード線出口領域を更に備える。各ワード線出口領域は、個々に、ワード線のうちの奇数ワード線と接触する第2の深部コンタクト構造体を含む第1のワード線出口サブ領域と、ワード線のうちの偶数ワード線と接触する追加の第2の深部コンタクト構造体を含む第2のワード線出口サブ領域と、を備える。
【図面の簡単な説明】
【0011】
【
図1】本開示の実施形態による、マイクロ電子デバイスを形成する方法の処理段階におけるマイクロ電子デバイス構造体の簡略化された平面図である。
【
図2A】
図1の処理段階における
図1に示すマイクロ電子デバイス構造体のアレイ領域の簡略化された部分縦断面図である。
【
図2B】
図1の処理段階における
図1に示すマイクロ電子デバイス構造体のデジット線出口領域の簡略化された部分縦断面図である。
【
図2C】
図1の処理段階における
図1に示すマイクロ電子デバイス構造体のワード線出口領域の簡略化された部分縦断面図である。
【
図2D】
図1の処理段階における
図1に示すマイクロ電子デバイス構造体のソケット領域の簡略化された部分縦断面図である。
【
図3A】
図2A~
図2Dの処理段階に続くマイクロ電子デバイスを形成する方法の別の処理段階における、
図2Aに示すアレイ領域の簡略化された部分縦断面図である。
【
図3B】
図2A~
図2Dの処理段階に続くマイクロ電子デバイスを形成する方法の別の処理段階における、
図2Bに示すデジット線出口領域の簡略化された部分縦断面図である。
【
図3C】
図2A~
図2Dの処理段階に続くマイクロ電子デバイスを形成する方法の別の処理段階における、
図2Cに示すワード線出口領域の簡略化された部分縦断面図である。
【
図3D】
図2A~
図2Dの処理段階に続くマイクロ電子デバイスを形成する方法の別の処理段階における、
図2Dに示すソケット領域の簡略化された部分縦断面図である。
【
図4A】
図3A~
図3Dの処理段階に続くマイクロ電子デバイスを形成する方法の別の処理段階における、
図3Aに示すアレイ領域の簡略化された部分縦断面図である。
【
図4B】
図3A~
図3Dの処理段階に続くマイクロ電子デバイスを形成する方法の別の処理段階における、
図3Bに示すデジット線出口領域の簡略化された部分縦断面図である。
【
図4C】
図3A~
図3Dの処理段階に続くマイクロ電子デバイスを形成する方法の別の処理段階における、
図3Cに示すワード線出口領域の簡略化された部分縦断面図である。
【
図4D】
図3A~
図3Dの処理段階に続くマイクロ電子デバイスを形成する方法の別の処理段階における、
図3Dに示すソケット領域の簡略化された部分縦断面図である。
【
図5A】
図4A~
図4Dの処理段階に続くマイクロ電子デバイスを形成する方法の別の処理段階における、
図4Aに示すアレイ領域の簡略化された部分縦断面図である。
【
図5B】
図4A~
図4Dの処理段階に続くマイクロ電子デバイスを形成する方法の別の処理段階における、
図4Bに示すデジット線出口領域の簡略化された部分縦断面図である。
【
図5C】
図4A~
図4Dの処理段階に続くマイクロ電子デバイスを形成する方法の別の処理段階における、
図4Cに示すワード線出口領域の簡略化された部分縦断面図である。
【
図5D】
図4A~
図4Dの処理段階に続くマイクロ電子デバイスを形成する方法の別の処理段階における、
図4Dに示すソケット領域の簡略化された部分縦断面図である。
【
図6A】マイクロ電子デバイスを形成する方法の別の処理段階における、第2のマイクロ電子デバイス構造体のアレイ領域の簡略化された部分縦断面図である。
【
図6B】マイクロ電子デバイスを形成する方法の別の処理段階における、第2のマイクロ電子デバイス構造体のデジット線出口領域の簡略化された部分縦断面図である。
【
図6C】マイクロ電子デバイスを形成する方法の別の処理段階における、第2のマイクロ電子デバイス構造体のワード線出口領域の簡略化された部分縦断面図である。
【
図6D】マイクロ電子デバイスを形成する方法の別の処理段階における、第2のマイクロ電子デバイス構造体のソケット領域の簡略化された部分縦断面図である。
【
図7A】
図6A~
図6Dの処理段階に続くマイクロ電子デバイスを形成する方法の別の処理段階における、
図6Aに示すアレイ領域の簡略化された部分縦断面図である。
【
図7B】
図6A~
図6Dの処理段階に続くマイクロ電子デバイスを形成する方法の別の処理段階における、
図6Bに示すデジット線出口領域の簡略化された部分縦断面図である。
【
図7C】
図6A~
図6Dの処理段階に続くマイクロ電子デバイスを形成する方法の別の処理段階における、
図6Cに示すワード線出口領域の簡略化された部分縦断面図である。
【
図7D】
図6A~
図6Dの処理段階に続くマイクロ電子デバイスを形成する方法の別の処理段階における、
図6Dに示すソケット領域の簡略化された部分縦断面図である。
【
図8A】
図5A~
図5Dの処理段階及び
図7A~
図7Dの処理段階に続くマイクロ電子デバイスを形成する方法の別の処理段階における、
図5Aに示すアレイ領域の簡略化された部分縦断面図である。
【
図8B】
図5A~
図5Dの処理段階及び
図7A~
図7Dの処理段階に続くマイクロ電子デバイスを形成する方法の別の処理段階における、
図5Bに示すデジット線出口領域の簡略化された部分縦断面図である。
【
図8C】
図5A~
図5Dの処理段階及び
図7A~
図7Dの処理段階に続くマイクロ電子デバイスを形成する方法の別の処理段階における、
図5Cに示すワード線出口領域の簡略化された部分縦断面図である。
【
図8D】
図5A~
図5Dの処理段階及び
図7A~
図7Dの処理段階に続くマイクロ電子デバイスを形成する方法の別の処理段階における、
図5Dに示すソケット領域の簡略化された部分縦断面図である。
【
図9A】
図8A~
図8Dの処理段階に続くマイクロ電子デバイスを形成する方法の別の処理段階における、アレイ領域の簡略化された部分縦断面図である。
【
図9B】
図8A~
図8Dの処理段階に続くマイクロ電子デバイスを形成する方法の別の処理段階における、デジット線出口領域の簡略化された部分縦断面図である。
【
図9C】
図8A~
図8Dの処理段階に続くマイクロ電子デバイスを形成する方法の別の処理段階における、ワード線出口領域の簡略化された部分縦断面図である。
【
図9D】
図8A~
図8Dの処理段階に続くマイクロ電子デバイスを形成する方法の別の処理段階における、ソケット領域の簡略化された部分縦断面図である。
【
図10A】
図9A~
図9Dの処理段階に続くマイクロ電子デバイスを形成する方法の別の処理段階における、アレイ領域の簡略化された部分縦断面図である。
【
図10B】
図9A~
図9Dの処理段階に続くマイクロ電子デバイスを形成する方法の別の処理段階における、デジット線出口領域の簡略化された部分縦断面図である。
【
図10C】
図9A~
図9Dの処理段階に続くマイクロ電子デバイスを形成する方法の別の処理段階における、ワード線出口領域の簡略化された部分縦断面図である。
【
図10D】
図9A~
図9Dの処理段階に続くマイクロ電子デバイスを形成する方法の別の処理段階における、ソケット領域の簡略化された部分縦断面図である。
【
図12A】本開示の実施形態による、
図11のマイクロ電子デバイスのデジット線出口サブ領域の簡略化された平面図である。
【
図12B】本開示の実施形態による、
図11のマイクロ電子デバイスのワード線出口サブ領域の簡略化された平面図である。
【
図13】本開示の一実施形態による、電子システムの概略ブロック図である。
【発明を実施するための形態】
【0012】
以下の説明は、本開示の実施形態の完全な説明を提供するために、材料組成、形状、及びサイズなどの具体的な詳細を提供する。しかしながら、本開示の実施形態は、これらの具体的な詳細を用いることなく実践され得ることを当業者は理解するであろう。実際、開示の実施形態は、業界で用いられる従来のマイクロ電子デバイス製作技法と併せて実践され得る。加えて、以下に提供する説明は、マイクロ電子デバイス(例えば、メモリデバイス)を製造するための完全なプロセスフローを形成しない。以下に説明する構造体は、完全なマイクロ電子デバイスを形成しない。本開示の実施形態を理解するのに必要なプロセス動作及び構造体のみを以下に詳細に説明する。構造体から完全なマイクロ電子デバイスを形成するための追加の動作は、従来の製作技法によって実行され得る。
【0013】
本明細書で提示する図面は、例示のみを目的とし、任意の特定の材料、コンポーネント、構造体、デバイス、又はシステムの実際の図を意味しない。例えば、製造技法及び/又は公差の結果として、図面に描かれる形状からの変化が想定される。したがって、本明細書に記載の実施形態は、例示するような特定の形状又は領域に限定されるものとして解釈すべきではなく、例えば、製造からもたらされる形状の逸脱を含む。例えば、ボックス形状として例示又は説明される領域は、粗い及び/又は非線形のフィーチャを有し得、円形として例示又は説明される領域は、いくつかの粗い及び/又は線形のフィーチャを含み得る。更に、例示する鋭角は丸みを帯び得、その逆も然りである。したがって、図に例示する領域は、本質的に概略的であり、それらの形状は、領域の正確な形状を例示することを意図せず、本特許請求の範囲を限定しない。図面は必ずしも原寸に比例していない。加えて、図間で共通の要素は、同じ数値指定を保持し得る。
【0014】
本明細書で使用するとき、用語「メモリデバイス」は、メモリ機能を示すマイクロ電子デバイスを意味し、それを含むが、必ずしもメモリ機能に限定されるものではない。別の言い方をすれば、例示に過ぎないが、用語「メモリデバイス」は、従来のメモリ(例えば、従来のダイナミックランダムアクセスメモリ(DRAM)などの従来の揮発性メモリ、従来のNANDメモリのような従来の不揮発性メモリ)を意味し、それを含むだけでなく、特定用途向け集積回路(ASIC:application specific integrated circuit)(例えば、システムオンチップ(SoC:system on a chip))、ロジックとメモリを組み合わせたマイクロ電子デバイス、及びメモリを組み込んだグラフィックス処理装置(GPU:graphics processing unit)も含む。
【0015】
本明細書で使用するとき、用語「構成された」は、構造体及び装置のうちの1つ又は複数の動作を所定の方式で容易にする、少なくとも1つの構造体及び少なくとも1つの装置のうちの1つ又は複数のサイズ、形状、材料組成、向き、及び配置を指す。
【0016】
本明細書で使用するとき、用語「垂直」、「縦」、「水平」、及び「横」は、構造体の主平面を参照するものであり、必ずしも地球の重力場によって定義されない。「水平」又は「横」方向は、構造体の主平面に実質的に平行な方向である一方、「垂直」又は「縦」方向は、構造体の主平面に実質的に垂直な方向である。構造体の主平面は、構造体の他の表面と比較して相対的に大きい面積を有する構造体の表面によって定義される。図面を参照すると、「水平」又は「横」方向は、示された「Z」軸に垂直であり得、示された「X」軸に平行であり得、且つ/又は示された「Y」軸に平行であり得る。また「垂直」又は「縦」方向は、示された「Z」軸に平行であり得、示された「X」軸に垂直であり得、示された「Y」軸に垂直であり得る。
【0017】
本明細書で使用するとき、相互に「隣接する」と説明されるフィーチャ(例えば、領域、構造体、デバイス)は、相互に最も近接して(例えば、最も近くに)位置する開示した個性(又は複数の個性)のフィーチャを意味し、それを含む。「隣接する」フィーチャの開示した個性(又は複数の個性)と一致しない追加のフィーチャ(例えば、追加の領域、追加の構造体、追加のデバイス)は、「隣接する」フィーチャ間に配設され得る。別の言い方をすれば、「隣接する」フィーチャは、「隣接する」フィーチャ間に他のフィーチャが挟まらないように、相互に直接近接して位置付けられ得、又は「隣接する」フィーチャは、少なくとも1つの「隣接する」フィーチャと関連付けられた個性以外の個性を有する少なくとも1つのフィーチャが「隣接する」フィーチャ間に位置付けられるように、相互に間接的に近接して位置付けられ得る。したがって、互いに「垂直方向に隣接する」と説明されるフィーチャは、互いに最も垂直方向に近接して(例えば、垂直方向に最も近い)位置する開示した個性(又は複数の個性)のフィーチャを意味し、それを含む。更に、相互に「水平方向に隣接する」と説明されるフィーチャは、相互に最も水平方向に近接して(例えば、水平方向に最も近い)位置する開示した個性(又は複数の個性)のフィーチャを意味し、それを含む。
【0018】
本明細書で使用するとき、「下にある」、「下方の」、「下部の」、「底部の」、「上方の」、「上部の」、「頂部の」、「前の」、「後の」、「左の」、及び「右の」などの空間的に相対的な用語は、図に例示するようなある要素又はフィーチャの別の要素又はフィーチャとの関係を説明するための説明を容易にするために使用され得る。特に明記されていない限り、空間的に相対的な用語は、図に描かれる向きに加えて、材料の異なる向きを包含することを意図する。例えば、図中の材料を反転した場合、他の要素又はフィーチャの「下方の」又は「下にある」又は「下の」又は「の底部の」として説明した要素は、他の要素又はフィーチャの「上方の」又は「の頂部の」に向けられるであろう。したがって、用語「下方の」は、当該用語が使用される文脈に依存して、上方及び下方の両方の向きを包含し得、このことは当業者に明らかであろう。材料は、他の方法で方向付けられ得(例えば、90度回転され得、反転され得、逆にされ得、など)、本明細書で使用する空間的に相対的な記述子は、それに応じて解釈され得る。
【0019】
本明細書で使用するとき、単数形「a」、「an」、及び「the」は、文脈より明らかにそうでないと示されない限り、複数形をも含むことを意図する。
【0020】
本明細書で使用するとき、「及び/又は」は、関連する列挙された項目のうちの1つ又は複数のあらゆる全ての組合せを含む。
【0021】
本明細書で使用するとき、語句「~に結合される」は、直接的なオーミック接続を介して、又は間接的な接続を介して(例えば、別の構造体を介して)電気的に接続されるなど、互いに動作可能に接続された構造体を指す。
【0022】
本明細書で使用するとき、所与のパラメータ、特質、又は条件に関する用語「実質的に」は、所与のパラメータ、特質、又は条件が許容可能な公差内などのある程度の変動を満たすことを当業者が理解するであろう程度を意味し、それを含む。例として、実質的に満たす特定のパラメータ、特質、又は条件に依存して、パラメータ、特質、又は条件は、少なくとも90.0パーセント満たし得、少なくとも95.0パーセント満たし得、少なくとも99.0パーセント満たし得、少なくとも99.9パーセント満たし得、又は100.0パーセントさえも満たし得る。
【0023】
本明細書で使用するとき、特定のパラメータに対する数値に関する「約」又は「およそ」は、当該数値を含み、当業者が理解するであろう当該数値からの分散の程度は、特定のパラメータに対する許容可能な公差内にある。例えば、数値に関する「約」又は「およそ」は、数値の95.0パーセント~105.0パーセントの範囲内、数値の97.5パーセント~102.5パーセントの範囲内、数値の99.0パーセント~101.0パーセントの範囲内、数値の99.5パーセント~100.5パーセントの範囲内、又は数値の99.9パーセント~100.1パーセントの範囲など、数値の90.0パーセント~110.0パーセントの範囲内の追加の数値を含み得る。
【0024】
本明細書で使用するとき、「導電性材料」は、金属(例えば、タングステン(W)、チタン(Ti)、モリブデン(Mo)、ニオブ(Nb)、バナジウム(V)、ハフニウム(Hf)、タンタル(Ta)、クロム(Cr)、ジルコニウム(Zr)、鉄(Fe)、ルテニウム(Ru)、オスミウム(Os)、コバルト(Co)、ロジウム(Rh)、イリジウム(Ir)、ニッケル(Ni)、パラジウム(Pa)、白金(Pt)、銅(Cu)、銀(Ag)、金(Au)、アルミニウム(Al))、合金(例えば、Co基合金、Fe基合金、Ni基合金、Fe及びNi基合金、Co及びNi基合金、Fe及びCo基合金、Co及びNi及びFe基合金、Al基合金、Cu基合金、マグネシウム(Mg)基合金、Ti基合金、鋼、低炭素鋼、ステンレス鋼)、導電性金属含有材料(例えば、導電性金属窒化物、導電性金属ケイ化物、導電性金属炭化物、導電性金属酸化物)、及び導電的にドープされた半導体材料(例えば、導電的にドープされたポリシリコン、導電的にドープされたゲルマニウム(Ge)、導電的にドープされたシリコンゲルマニウム(SiGe))のうちの1つ又は複数などの導電性材料を意味し、それを含む。加えて、「導電性構造体」は、導電性材料から形成され、導電性材料を含む構造体を意味し、それを含む。
【0025】
本明細書で使用するとき、「絶縁性材料」は、電気的絶縁性材料、少なくとも1つの誘電体酸化物材料(例えば、酸化ケイ素(SiOx)、ホスホシリケートガラス、ボロシリケートガラス、ボロホスホシリケートガラス、フルオロシリケートガラス、酸化アルミニウム(AlOx)、酸化ハフニウム(HfOx)、酸化ニオブ(NbOx)、酸化チタン(TiOx)、酸化ジルコニウム(ZrOx)、酸化タンタル(TaOx)、及び酸化マグネシウム(MgOx)のうちの1つ又は複数)、少なくとも1つの誘電体窒化物材料(例えば、窒化ケイ素(SiNy))、少なくとも1つの誘電体酸窒化物材料(例えば、酸窒化ケイ素(SiOxNy))、少なくとも1つの誘電体酸炭化物材料(例えば、酸炭化ケイ素(SiOxCy))、少なくとも1つの水素化誘電体酸炭化物材料(例えば、水素化酸炭化ケイ素(SiCxOyHz))、及び少なくとも1つの誘電体カルボキシ窒化物材料(例えば、カルボキシ窒化ケイ素(SiOxCzNy))、のうちのこのような1つ又は複数を意味し、それを含む。本明細書で「x」、「y」、及び「z」のうちの1つ又は複数を含む式(例えば、SiOx、AlOx、HfOx、NbOx、TiOx、SiNy、SiOxNy、SiOxCy、SiCxOyHz、SiOxCzNy)は、ある元素の「x」個の原子、別の元素の「y」個の原子、及び追加の元素(存在する場合)の「z」個の原子を、別の元素(例えば、Si、Al、Hf、Nb、Ti)の原子一個ごとに対する平均比として含む材料を表す。式は相対的な原子比を表し、厳密な化学的構造ではないため、絶縁性材料は、1つ若しくは複数の化学量論的化合物及び/又は1つ若しくは複数の非化学量論的化合物を含み得、「x」、「y」、及び「z」(存在する場合)の値は、整数であり得、又は非整数であり得る。本明細書で使用するとき、用語「非化学量論的化合物」は、明確に定義された自然数の比で表すことができず、定比例の法則に反する元素組成を有する化合物を意味し、それを含む。加えて、「絶縁性構造体」は、絶縁性材料から形成され、絶縁性材料を含む構造体を意味し、それを含む。
【0026】
本明細書で使用するとき、用語「均質」は、フィーチャ(例えば、材料、構造体)に含まれる要素の相対量が、フィーチャの異なる部分(例えば、異なる水平部分、異なる垂直部分)全体にわたって変化しないことを意味する。逆に、本明細書で使用するとき、用語「不均質」は、フィーチャ(例えば、材料、構造)に含まれる要素の相対量がフィーチャの異なる部分にわたって変化することを意味する。フィーチャが不均質である場合、フィーチャに含まれる1つ又は複数の要素の量は、フィーチャの異なる部分にわたって、段階的に変化(例えば、急激に変化)し得るか、若しくは連続的に変化(例えば、直線状、対物線状など、徐々に変化)し得る。フィーチャは、例えば、少なくとも2つの異なる材料のスタックから形成され得、それを含み得る。
【0027】
文脈で別段示されない限り、本明細書に記載の材料は、スピンコーティング、ブランケットコーティング、化学気相堆積(CVD:chemical vapor deposition)、プラズマ強化CVD(PECVD:plasma enhanced CVD)、原子層堆積(ALD:atomic layer deposition)、プラズマ強化ALD(PEALD:plasma enhanced ALD)、物理気相堆積(PVD:physical vapor deposition)(例えば、スパッタリング)、又はエピタキシャル成長を含むがこれらに限定されない、任意の好適な技法によって形成され得る。形成される具体的な材料に依存して、材料を堆積又は成長させるための技法は、当業者によって選択され得る。加えて、文脈で別段示されない限り、本明細書に記載の材料の除去は、エッチング(例えば、乾式エッチング、湿式エッチング、蒸気エッチング)、イオンミリング、研磨平坦化(例えば、化学機械的平坦化(CMP:chemical-mechanical planarization))、又はその他の既知の方法を含むがこれらに限定されない、任意の好適な技法によって達成され得る。
【0028】
本明細書に説明する実施形態によれば、マイクロ電子デバイスは、第2のマイクロ電子デバイス構造体に取り付けられた第1のマイクロ電子デバイス構造体を備える。第1のマイクロ電子デバイス構造体は、各々メモリセルを備えるメモリアレイを備えるアレイ領域を備える。第2のマイクロ電子デバイス構造体は、メモリアレイのメモリセルの垂直方向に上にある制御ロジックデバイスを備え、メモリセルの1つ又は複数の制御動作を実行するためのデバイスを含む。ソケット領域は、アレイ領域及び制御ロジックデバイスから水平方向にオフセットされ、追加の制御ロジックデバイスと、マイクロ電子デバイスの1つ又は複数のコンポーネントをバックエンド(BEOL:back end of line)構造体に結合するための構造体と、を含む。第1のマイクロ電子デバイス構造体のメモリセルは、アクセスデバイスと、ストレージノードデバイスと、を備える。アクセスデバイスは、第1の水平方向に延在するワード線と、第2の水平方向に延在するデジット線とに結合される。デジット線は、アレイ領域の周縁部を越えて位置するデジット線出口領域まで延在し、ワード線は、アレイ領域の周縁部を越えて位置するワード線出口領域まで延在する。
【0029】
デジット線出口領域内では、デジット線は、個々に、例えば、制御ロジック回路(例えば、駆動回路)、電源、又は別の構造体への電気的接続を提供するためのコンタクト構造体によって接触される。デジット線出口領域のコンタクト構造体は、コンタクト構造体が、第2のマイクロ電子デバイス構造体を第1のマイクロ電子デバイス構造体に取り付ける間又は取り付けた後、デジット線と接触する部分において所望の相対的により小さいピッチを維持し、第2のマイクロ電子デバイス構造体内の導電性構造体へのコンタクトを形成する部分において相対的により大きいピッチを維持するように、先細の側壁を備える。相対的により小さいピッチは、隣接するデジット線のコンタクト構造体との不必要な電気的な短絡を伴わずに、所望のより小さい(例えば、より狭い)ピッチを有するようにデジット線を形成することを容易にし、相対的により大きいピッチは、第2のマイクロ電子デバイス構造体の導電性構造体への接点を形成するために、及び第2のマイクロ電子デバイス構造体を第1のマイクロ電子デバイス構造体に取り付ける間のミスアライメント及び位置合わせ誤差を補償するために、十分に大きいランディング区域を形成することを容易にする。加えて、いくつかの実施形態では、コンタクト構造体は、デジット線よりも大きいピッチでコンタクト構造体を形成することを容易にするために、千鳥状パターンでデジット線に結合される。
【0030】
ワード線出口領域内では、ワード線は、それに電気的接続を提供するための追加のコンタクト構造体、及び例えば、制御ロジック回路(例えば、駆動回路)、電源、又は別の構造体によって個々に接触される。ワード線出口領域内の追加のコンタクト構造体は、追加のコンタクト構造体が、第2のマイクロ電子デバイス構造体を第1のマイクロ電子デバイス構造体に取り付ける間又は取り付けた後、ワード線と接触する部分において所望の相対的により小さいピッチを維持し、第2のマイクロ電子デバイス構造体内の導電性構造体へのコンタクトを形成する部分において相対的により大きいピッチを維持するように、先細の側壁を備える。相対的により小さいピッチは、隣接するワード線の追加のコンタクト構造体との不必要な電気的な短絡を伴わずに、所望のより小さい(例えば、より狭い)ピッチを有するようにワード線を形成することを容易にし、相対的により大きいピッチは、第2のマイクロ電子デバイス構造体の導電性構造体への接点を形成するために、及び第2のマイクロ電子デバイス構造体を第1のマイクロ電子デバイス構造体に取り付ける間のミスアライメント及び位置合わせ誤差を補償するために、十分に大きいランディング区域を形成することを容易にする。加えて、いくつかの実施形態では、追加のコンタクト構造体は、ワード線よりも大きいピッチでコンタクト構造体を形成することを容易にするために、千鳥状パターンでワード線に結合される。
【0031】
図1~
図12Bは、本開示の実施形態による、マイクロ電子デバイス(例えば、DRAMデバイスなどのメモリデバイス)を形成する方法の異なる処理段階を例示する様々な図(以下に更に詳細に説明する)である。以下に提供する説明と共に、様々なデバイス及び電子システムを形成するために、本明細書に記載の方法が使用され得ることは、当業者には容易に分かるであろう。言い換えれば、本開示の方法は、マイクロ電子デバイスを形成することが望まれるときはいつでも使用することができる。以下に提供する説明と共に、本明細書に記載の方法及び構造体が様々なデバイス及び電子システムを形成するために使用され得ることは、当業者には容易に分かるであろう。
【0032】
図1は、本開示の実施形態による、マイクロ電子デバイス(例えば、DRAMデバイスなどのメモリデバイス)を形成する方法の初期処理段階における第1のマイクロ電子デバイス構造体100(例えば、第1のウェハ)の簡略化された平面図である。
図1に示すように、第1のマイクロ電子デバイス構造体100は、アレイ領域102A~102I(集合的にアレイ領域102と称される)と、第1の水平方向(例えば、Y方向)において互いに水平方向に隣接する対のアレイ領域102の間に介在するデジット線出口領域104(「デジット線コンタクトソケット領域」とも称される)と、第1の水平方向に直交する第2の水平方向(例えば、X方向)において互いに水平方向に隣接する追加の対のアレイ領域102の間に介在するワード線出口領域106(「ワード線コンタクトソケット領域」とも称される)と、第1の水平方向及び第2の水平方向のうちの1つ又は複数において、アレイ領域102のうちのいくつかに水平方向に隣接する1つ又は複数のソケット領域108(「バックエンド(BEOL)コンタクトソケット領域」とも称される)と、を含むように形成され得る。アレイ領域102、デジット線出口領域104、ワード線出口領域106、及びソケット領域108を、各々、以下に更に詳細に説明する。
【0033】
第1のマイクロ電子デバイス構造体100のアレイ領域102は、以下に更に詳細に説明するように、その水平方向境界内に後で形成されるメモリセルのアレイ(例えば、DRAMセルのアレイ)を有するように構成され、位置付けられた第1のマイクロ電子デバイス構造体100の水平方向区域を備え得る。加えて、アレイ領域102はまた、以下にまた更に詳細に説明するように、その水平方向境界内に後で形成される制御ロジックデバイスの望ましい配置を有するように構成され、位置付けられ得る。アレイ領域102の水平方向境界内に形成される制御ロジックデバイスは、アレイ領域102の水平方向境界内に形成されるメモリセルから垂直方向に(例えば、Z方向において)オフセットされるように形成され得る。
【0034】
第1のマイクロ電子デバイス構造体100は、所望の量のアレイ領域102を含むように形成され得る。図面及び関連する説明を明瞭且つ容易に理解するために、
図1は、9個(9)のアレイ領域102、すなわち、第1のアレイ領域102A、第2のアレイ領域102B、第3のアレイ領域102C、第4のアレイ領域102D、第5のアレイ領域102E、第6のアレイ領域102F、第7のアレイ領域102G、第8のアレイ領域102H、及び第9のアレイ領域102Iを含むように形成されるものとして、第1のマイクロ電子デバイス構造体100を表す。
図1に示すように、第1のアレイ領域102Aは、X方向において第4のアレイ領域102Dに水平方向に隣接し得、Y方向において第2のアレイ領域102Bに水平方向に隣接し得、第2のアレイ領域102Bは、Y方向において第1のアレイ領域102A及び第3のアレイ領域102Cに水平方向に隣接し得、X方向において第5のアレイ領域102Eに水平方向に隣接し得、第3のアレイ領域102Cは、X方向において第6のアレイ領域102Fに水平方向に隣接し得、Y方向において第2のアレイ領域102Bに水平方向に隣接し得、第4のアレイ領域102Dは、X方向において第1のアレイ領域102A及び第7のアレイ領域102Gに水平方向に隣接し得、Y方向において第5のアレイ領域102Eに水平方向に隣接し得、第5のアレイ領域102Eは、X方向において第2のアレイ領域102B及び第8のアレイ領域102Hに水平方向に隣接し得、Y方向において第4のアレイ領域102D及び第6のアレイ領域102Fに水平方向に隣接し得、第6のアレイ領域102Fは、X方向において第3のアレイ領域102C及び第9のアレイ領域102Iに水平方向に隣接し得、Y方向において第5のアレイ領域102Eに水平方向に隣接し得、第7のアレイ領域102Gは、X方向において第4のアレイ領域102Dに水平方向に隣接し得、Y方向において第8のアレイ領域102Hに水平方向に隣接し得、第8のアレイ領域102Hは、X方向において第5のアレイ領域102Eに水平方向に隣接し得、Y方向において第7のアレイ領域102G及び第9のアレイ領域102Iに水平方向に隣接し得、第9のアレイ領域102Iは、X方向において第6のアレイ領域102Fに水平方向に隣接し得、Y方向において第8のアレイ領域102Hに水平方向に隣接し得る。追加の実施形態では、第1のマイクロ電子デバイス構造体100は、異なる数のアレイ領域102を含むように形成される。例えば、第1のマイクロ電子デバイス構造体100は、9個(9)よりも多いアレイ領域102、例えば、16個(16)以上のアレイ領域102、32個(32)以上のアレイ領域102、64個(64)以上のアレイ領域102、128個(128)以上のアレイ領域102、256個(256)以上のアレイ領域102、512個(512)以上のアレイ領域102、又は1024個(1024)以上のアレイ領域102を含むように形成され得る。
【0035】
加えて、第1のマイクロ電子デバイス構造体100は、所望の分布のアレイ領域102を含むように形成され得る。
図1に示すように、いくつかの実施形態では、第1のマイクロ電子デバイス構造体100は、X方向に延在するアレイ領域102の行103と、Y方向に延在するアレイ領域102の列105と、を含むように形成される。アレイ領域102の行103は、例えば、第1のアレイ領域102A、第4のアレイ領域102D、及び第7のアレイ領域102Gを含む第1の行103と、第2のアレイ領域102B、第5のアレイ領域102E、及び第8のアレイ領域102Hを含む第2の行103と、第3のアレイ領域102C、第6のアレイ領域102F、及び第9のアレイ領域102Iを含む第3の行103と、を含み得る。アレイ領域102の列105は、例えば、第1のアレイ領域102A、第2のアレイ領域102B、及び第3のアレイ領域102Cを含む第1の列105と、第4のアレイ領域102D、第5のアレイ領域102E、及び第6のアレイ領域102Fを含む第2の列105と、第7のアレイ領域102G、第8のアレイ領域102H、及び第9のアレイ領域102Iを含む第3の列105と、を含み得る。
【0036】
引き続き
図1を参照すると、第1のマイクロ電子デバイス構造体100のデジット線出口領域104は、少なくともいくつかの後で形成されるデジット線(例えば、ビット線、データ線)が内部で水平方向に終端するように構成され、位置付けられた第1のマイクロ電子デバイス構造体100の水平方向区域を備え得る。個々のデジット線出口領域104について、デジット線出口領域104の側面に並ぶ(例えば、Y方向において対向する境界において)アレイ領域102と動作可能に関連付けられた少なくともいくつかの後で形成されるデジット線は、デジット線出口領域104の水平方向境界内に端部を有し得る。加えて、デジット線出口領域104はまた、後で形成されるデジット線のうちの少なくともいくつかと動作可能に関連付けられる水平方向境界を有するコンタクト構造体及びルーティング構造体を含むように構成され、位置付けられ得る。以下に更に詳細に説明するように、デジット線出口領域104内に形成されるコンタクト構造体のうちのいくつかは、後で形成されるデジット線を、アレイ領域102内に後で形成される制御ロジックデバイス(例えば、センスアンプ(SA:sense amplifier)デバイス)の制御ロジック回路に結合し得る。
図1に示すように、いくつかの実施形態では、デジット線出口領域104は、X方向において水平方向に延在し、Y方向において、水平方向に(例えば、Y方向において)隣接するアレイ領域102の行103の間に水平方向に介在する。デジット線出口領域104は、例えば、Y方向においてアレイ領域102の行103と水平方向に(例えば、Y方向において)交互になり得る。言い換えれば、デジット線出口領域104は、アレイ領域102の同じ列105内で水平方向に(例えば、Y方向において)隣接するアレイ領域102の間に水平方向に(例えば、Y方向において)挟まり得る。
【0037】
デジット線出口領域104は、第1のデジット線出口サブ領域104A及び第2のデジット線出口サブ領域104Bを含むデジット線出口領域104の複数のグループに分割され得る。いくつかの実施形態では、第1のデジット線出口サブ領域104Aは、Y方向において第2のデジット線出口サブ領域104Bと水平方向に交互になる。いくつかの実施形態では、水平方向に(例えば、X方向において)隣接するデジット線出口領域104は、実質的に同じである(例えば、第1のデジット線出口サブ領域104A又は第2のデジット線出口サブ領域104Bのうちの一方を備える)。言い換えれば、アレイ領域102の水平方向に(例えば、Y方向において)隣接する行103の水平方向に(例えば、Y方向において)間にあるデジット線出口領域104は、第1のデジット線出口サブ領域104A又は第2のデジット線出口サブ領域104Bのうちの一方を含み得る。水平方向に(例えば、Y方向において)隣接するアレイ領域102の別の対の行103の水平方向に(例えば、Y方向において)間にあるデジット線出口領域104は、第1のデジット線出口サブ領域104A又は第2のデジット線出口サブ領域104Bのうちの他方を含み得る。いくつかの実施形態では、互いに水平方向に(例えば、Y方向において)整列したデジット線出口領域104は、第1のデジット線出口サブ領域104A又は第2のデジット線出口サブ領域104Bと同じものを含み得る。互いに水平方向に(例えば、X方向において)整列され、アレイ領域102の同じ列105と位置しているデジット線出口領域104は、第1のデジット線出口サブ領域104A及び第2のデジット線出口サブ領域104Bの交互になるものを備え得る。いくつかの実施形態では、アレイ領域102の各々は、個々に、アレイ領域102にその第1の側において水平方向に(例えば、Y方向において)隣接する第1のデジット線出口サブ領域104Aのうちの1つと、アレイ領域102にその第2の反対側において水平方向に(例えば、Y方向において)隣接する第2のデジット線出口サブ領域104Bのうちの1つと、を含む。
【0038】
以下に更に詳細に説明するように、個々の第1のデジット線出口サブ領域104Aは、水平方向に(例えば、Y方向において)隣接する一対のアレイ領域102のうちの1つ(1)のアレイ領域102(例えば、第2のアレイ領域102B)に動作可能に関連付けられたデジット線のグループ(例えば、奇数デジット線又は偶数デジット線)と、制御ロジックデバイスのグループ(例えば、SAデバイス)との間の電気的接続を容易にするように、また、水平方向に隣接する一対のアレイ領域102の追加のアレイ領域102(例えば、第3のアレイ領域102C)と動作可能に関連付けられた追加のデジット線のグループ(例えば、追加の奇数デジット線又は追加の偶数デジット線)と、追加の制御ロジックデバイスのグループ(例えば、追加のSAデバイス)との間の電気的接続を容易にするように、構成され、位置付けられ得る。加えて、以下にまた更に詳細に説明するように、個々の第2のデジット線出口サブ領域104Bは、別のアレイ領域102(例えば、第1のアレイ領域102A)に動作可能に関連付けられた更なるデジット線のグループと、更なる制御ロジックデバイスのグループとの間の電気的接続を容易にするように、また、アレイ領域102(例えば、第2のアレイ領域102B)と動作可能に関連付けられた更に別のデジット線のグループと、更に別の制御ロジックデバイスのグループとの間の電気的接続を容易にするように、構成され、位置付けられ得る。
【0039】
依然として
図1を参照すると、第1のマイクロ電子デバイス構造体100のワード線出口領域106は、少なくともいくつかの後で形成されるワード線(例えば、アクセス線)が内部で水平方向に終端するように構成され、位置付けられた第1のマイクロ電子デバイス構造体100の水平方向区域を備え得る。個々のワード線出口領域106について、ワード線出口領域106の側面に並ぶ(例えば、X方向において対向する境界において)アレイ領域102と動作可能に関連付けられた少なくともいくつかの後で形成されるワード線は、ワード線出口領域106の水平方向境界内に端部を有し得る。加えて、ワード線出口領域106はまた、後で形成されるワード線と動作可能に関連付けられる水平方向境界内にコンタクト構造体及びルーティング構造体を含むように構成され、位置付けられ得る。以下に更に詳細に説明するように、ワード線出口領域106内に形成されるコンタクト構造体のうちのいくつかは、後で形成されるワード線を、アレイ領域102内に後で形成される追加の制御ロジックデバイス(例えば、サブワード線ドライバ(SWD:sub-word line driver)デバイス)の制御ロジック回路に結合し得る。
図1に示すように、いくつかの実施形態では、ワード線出口領域106は、Y方向において水平方向に延在し、X方向においてアレイ領域102の水平方向に隣接する列105の間に水平方向に介在する。ワード線出口領域106は、例えば、X方向においてアレイ領域102の列105と水平方向に交互になり得る。
【0040】
ワード線出口領域106は、第1のワード線出口サブ領域106A及び第2のワード線出口サブ領域106Bを含むワード線出口領域106の複数のグループに分割され得る。いくつかの実施形態では、第1のワード線出口サブ領域106Aは、X方向において第2のワード線出口サブ領域106Bと水平方向に交互になる。いくつかの実施形態では、水平方向に(例えば、Y方向において)隣接するワード線出口領域106は、実質的に同じである(例えば、第1のワード線出口サブ領域106A又は第2のワード線出口サブ領域106Bのうちの一方を含む)。言い換えれば、水平方向に(例えば、Y方向において)隣接するアレイ領域102の列105の水平方向に(例えば、X方向において)間にあるワード線出口領域106は、第1のワード線出口サブ領域106A又は第2のワード線出口サブ領域106Bのうちの一方を含み得る。水平方向に(例えば、X方向において)隣接するアレイ領域102の別の対の列105の水平方向に(例えば、X方向において)間にあるワード線出口領域106は、第1のワード線出口サブ領域106A又は第2のワード線出口サブ領域106Bのうちの他方を含み得る。いくつかの実施形態では、互いに水平方向に(例えば、X方向において)整列したワード線出口領域106は、第1のワード線出口サブ領域106A又は第2のワード線出口サブ領域106Bと同じものを含み得る。互いに水平方向に(例えば、Y方向において)整列され、アレイ領域102の同じ行103と位置しているワード線出口領域106は、第1のワード線出口サブ領域106A及び第2のワード線出口サブ領域106Bの交互になるものを備え得る。いくつかの実施形態では、アレイ領域102の各々は、個々に、アレイ領域102に、その第1の側において水平方向に(例えば、X方向において)隣接する第1のワード線出口サブ領域106Aのうちの1つと、アレイ領域102に、その第2の反対側において水平方向に(例えば、Y方向において)隣接する第2のワード線出口サブ領域106Bのうちの1つと、を含む。したがって、いくつかの実施形態では、個々のアレイ領域102は、第1のワード線出口サブ領域106Aのうちの1つ及び第2のワード線出口サブ領域106Bのうちの1つによって、水平方向に(例えば、X方向において)隣接され得、第1のデジット線出口サブ領域104Aのうちの1つ及び第2のデジット線出口サブ領域104Bのうちの1つによって、水平方向に(例えば、Y方向において)隣接され得る。
【0041】
以下に更に詳細に説明するように、個々の第1のワード線出口サブ領域106Aは、水平方向に(例えば、X方向において)隣接する一対のアレイ領域102のうちの1つ(1)のアレイ領域102(例えば、第4のアレイ領域102D)に動作可能に関連付けられたワード線のグループ(例えば、奇数ワード線又は偶数ワード線)と、制御ロジックデバイスのグループ(SWDデバイス)との間の電気的接続を容易にするように、また、水平方向に隣接する一対のアレイ領域102の更なるアレイ領域102(例えば、第7のアレイ領域102G)と動作可能に関連付けられた追加のワード線のグループ(例えば、追加の奇数ワード線又は追加の偶数ワード線)と、追加の制御ロジックデバイスのグループ(例えば、追加のSWDデバイス)との間の電気的接続を容易にするように、構成され、位置付けられ得る。加えて、以下にまた更に詳細に説明するように、個々の第2のワード線出口サブ領域106Bは、1つ(1)のアレイ領域102(例えば、第4のアレイ領域102D)に動作可能に関連付けられた更なるワード線のグループと、更なる制御ロジックデバイスのグループとの間の電気的接続を容易にするように、また、更なるアレイ領域102(例えば、第1のアレイ領域102A)と動作可能に関連付けられた更に別のワード線のグループと、更に別の制御ロジックデバイスのグループとの間の電気的接続を容易にするように、構成され、位置付けられ得る。
【0042】
引き続き
図1を参照すると、第1のマイクロ電子デバイス構造体100のソケット領域108は、以下に更に詳細に説明するように、後で形成される制御ロジック回路と、追加の後で形成される構造体(例えば、BEOL構造体)との間の電気的接続を(例えば、それらの水平方向境界内に形成されるコンタクト構造体及びルーティング構造体によって)容易にするように、構成され、位置付けられた第1のマイクロ電子デバイス構造体100の水平方向区域を備え得る。ソケット領域108は、アレイ領域102の1つ又は複数のグループの1つ又は複数の周辺水平方向境界(例えば、Y方向における、X方向における)に水平方向に隣接し得る。図面及び関連する説明を明瞭且つ容易に理解するために、
図1は、第3のアレイ領域102C、第6のアレイ領域102F、及び第9のアレイ領域102Iの共有水平方向境界に水平方向に隣接する1つ(1)のソケット領域108を含むように形成されるものとして、第1のマイクロ電子デバイス構造体100を表す。しかしながら、第1のマイクロ電子デバイス構造体100は、ソケット領域108の異なる量及び異なる水平方向位置のうちの1つ又は複数を含むように形成され得る。非限定的な例として、ソケット領域108は、アレイ領域102の異なるグループの共有水平方向境界(例えば、第7のアレイ領域102G、第8のアレイ領域102H、第9のアレイ領域102Iの共有水平方向境界、第1のアレイ領域102A、第4のアレイ領域102D、及び第7のアレイ領域102Gの共有水平方向境界、第1のアレイ領域102A、第2のアレイ領域102B、及び第3のアレイ領域102Cの共有水平方向境界)に水平方向に隣接し得る。別の非限定的な例として、第1のマイクロ電子デバイス構造体100は、アレイ領域102の互いに異なるグループに水平方向に隣接する複数(例えば、多数、2つ以上)のソケット領域108を含むように形成され得る。いくつかの実施形態では、複数のソケット領域108は、集合的にアレイ領域102を実質的に水平方向に囲む(例えば、実質的に水平方向に包囲する)。
【0043】
図2A~
図2Dは、
図1を参照して以前に説明した第1のマイクロ電子デバイス構造体100の異なる領域の簡略化された部分縦断面図を例示する。
図2Aは、
図1の断面線A-Aに沿って取られた、第1のマイクロ電子デバイス構造体100のアレイ領域102のうちの1つ(例えば、第1のアレイ領域102A)のY方向の視点から(XZ平面を表すように)見た簡略化された部分縦断面図を例示する。
図2Bは、
図1の断面線B-Bに沿って取られた、第1のマイクロ電子デバイス構造体100のデジット線出口領域104のうちの1つのY方向の視点から(XZ平面を表すように)見た簡略化された部分縦断面図を例示する。
図2Cは、
図1の断面線C-Cに沿って取られた、第1のマイクロ電子デバイス構造体100のワード線出口領域106のうちの1つのX方向の視点から(YZ平面を表すように)見た簡略化された部分縦断面図を例示する。
図2Dは、
図1の断面線D-Dに沿って取られた、第1のマイクロ電子デバイス構造体100のソケット領域108のうちの1つのX方向の視点から(YZ平面を表すように)見た簡略化された部分縦断面図を例示する。
【0044】
図2A~
図2Dを集合的に参照すると、第1のマイクロ電子デバイス構造体100は、第1のベース半導体構造体110、充填溝112、及び第1の分離材料114を含むように形成され得る。充填溝112は、第1のベース半導体構造体110内に垂直方向に(例えば、Z方向において)延在する。第1の分離材料114は、第1のベース半導体構造体110の表面を覆い、囲む。
【0045】
第1のベース半導体構造体110は、ベース材料又は構造物を備え、その上に第1のマイクロ電子デバイス構造体100の追加のフィーチャ(例えば、材料、構造体、デバイス)が形成される。第1のベース半導体構造体110は、半導体構造体(例えば、半導体ウェハ)、又は支持構造体上のベース半導体材料を備え得る。例えば、第1のベース半導体構造体110は、従来のシリコン基板(例えば、従来のシリコンウェハ)、又は半導体材料を含む別のバルク基板を備え得る。いくつかの実施形態では、第1のベース半導体構造体110は、シリコンウェハを備える。第1のベース半導体構造体110は、その中に且つ/又はその上に形成された1つ若しくは複数の層、構造体、及び/又は領域を含み得る。
【0046】
充填溝112は、第1のベース半導体構造体110内に、第1の分離材料114で少なくとも部分的に(例えば、実質的に)充填される溝(例えば、開口部、ビア、アパーチャ)を備え得る。充填溝112は、例えば、第1のベース半導体構造体110内のシャロートレンチアイソレーション(STI:shallow trench isolation)構造体として用いられ得る。充填溝112は、第1のベース半導体構造体110を部分的に(例えば、不完全に)通って垂直方向に延在するように形成され得る。充填溝112の各々は、充填溝112の他の各々と実質的に同じ寸法及び形状を示すように形成され得、又は充填溝112のうちの少なくとも1つは、充填溝112のうちの少なくとも他の1つとは異なる寸法及び異なる形状のうちの1つ又は複数を示すように形成され得る。非限定的な例として、充填溝112の各々は、充填溝112の他の各々と実質的に同じ垂直方向寸法及び実質的に同じ垂直方向断面形状を示すように形成され得、又は充填溝112のうちの少なくとも1つは、充填溝112のうちの少なくとも他の1つとは異なる垂直方向寸法及び異なる垂直方向断面形状のうちの1つ又は複数を示すように形成され得る。いくつかの実施形態では、充填溝112は全て、第1のベース半導体構造体110まで垂直方向に延在し、その中で実質的に同じ深さで終端するように形成される。追加の実施形態では、充填溝112のうちの少なくとも1つは、第1のベース半導体構造体110まで垂直方向に延在し、その中で充填溝112のうちの少なくとも他の1つよりも相対的に深い深さで終端するように形成される。別の非限定的な例として、充填溝112の各々は、充填溝112の他の各々と実質的に同じ水平方向寸法及び実質的に同じ水平方向断面形状を示すように形成され得、又は充填溝112のうちの少なくとも1つは、充填溝112のうちの少なくとも他の1つとは異なる水平方向寸法(例えば、相対的に大きい水平方向寸法、相対的に小さい水平方向寸法)及び異なる水平方向断面形状のうちの1つ又は複数を示すように形成され得る。いくつかの実施形態では、充填溝112のうちの少なくとも1つは、充填溝112のうちの少なくとも他の1つとは異なる1つ又は複数の水平方向寸法(例えば、X方向における且つ/又はY方向における)を有するように形成される。
【0047】
第1の分離材料114は、少なくとも1つの絶縁性材料から形成され得、それを含み得る。非限定的な例として、第1の分離材料114は、少なくとも1つの誘電体酸化物材料(例えば、SiOx、ホスホシリケートガラス、ボロシリケートガラス、ボロホスホシリケートガラス、フルオロシリケートガラス、AlOx、HfOx、NbOx、及びTiOxのうちの1つ又は複数)、少なくとも1つの誘電体窒化物材料(例えば、SiNy)、少なくとも1つの誘電体酸窒化物材料(例えば、SiOxNy)、少なくとも1つの誘電体カルボキシ窒化物材料(例えば、SiOxCzNy)、及びアモルファスカーボンのうちの1つ又は複数から形成され得、それを含み得る。いくつかの実施形態では、第1の分離材料114は、SiOx(例えば、SiO2)から形成され、それを含む。第1の分離材料114は、実質的に均質であり得、又は第1の分離材料114は、不均質であり得る。いくつかの実施形態では、第1の分離材料114は、実質的に均質である。追加の実施形態では、第1の分離材料114は、不均質である。第1の分離材料114は、例えば、少なくとも2つの異なる誘電体材料のスタックから形成され得、それを含み得る。
【0048】
次に
図3A~
図3Dを参照すると、
図1及び
図2A~
図2Dを参照して以前に説明した処理段階に続くマイクロ電子デバイスを形成する方法の処理段階における、アレイ領域102(
図3A)、デジット線出口領域104(
図3B)、ワード線出口領域106(
図3C)、及びソケット領域108(
図3D)の、以前に説明した方向の視点からの簡略化された部分縦断面図が例示される。
図3A~
図3Dに集合的に表すように、アクセスデバイス116(
図3A)(例えば、アクセストランジスタ)が、アレイ領域102(
図3A)内に形成され得る。加えて、デジット線118(
図3A及び
図3B)(例えば、データ線、ビット線)が、アクセスデバイス116(
図3A)に結合され、アレイ領域102(
図3A)を通ってY方向において水平方向に延在するように形成され得る。デジット線118(
図3A及び
図3B)のうちの少なくともいくつかは、デジット線出口領域104(
図3B)内で終端(例えば、終了)し得る。更に、ワード線120(例えば、アクセス線)は、アクセスデバイス116(
図3A)に結合され、アレイ領域102(
図3A)を通ってX方向において水平方向に延在するように形成され得る。ワード線120(
図3A及び
図3C)のうちの少なくともいくつかは、ワード線出口領域106(
図3C)内で終端し得る。
【0049】
図3Aを参照すると、アレイ領域102内に形成されるアクセスデバイス116は、アレイ領域102内に形成されるメモリセル(例えば、DRAMセル)のコンポーネントとして用いられ得る。非限定的な例として、各アクセスデバイス116は、個々に、第1のベース半導体構造体110の一部分を備えるチャネル領域と、第1のベース半導体構造体110の少なくとも1つの導電的にドープされた部分及び/又は第1のベース半導体構造体110内、その上、若しくはそれを覆って形成された少なくとも1つの導電性構造体のうちの1つ又は複数を各々個々に備えるソース領域並びにドレイン領域と、ワード線120のうちの少なくとも1つの一部分を備える少なくとも1つのゲート構造体と、を含むように形成され得る。各アクセスデバイス116はまた、そのチャネル領域とそのゲート構造体との間に介在するように形成されたゲート誘電体材料(例えば、誘電体酸化物材料)を含み得る。
【0050】
デジット線118は、Y方向において平行に延在する水平方向に細長い形状を示し得、ワード線120は、Y方向に直交するX方向において平行に延在する水平方向に細長い形状を示し得る。本明細書で使用するとき、用語「平行」は、実質的に平行であることを意味する。デジット線118及びワード線120は、各々個々に、導電性材料から形成され得、それを含み得る。非限定的な例として、デジット線118及びワード線120は、各々個々に、少なくとも1つの金属、少なくとも1つの合金、及び少なくとも1つの導電性金属含有材料(例えば、導電性金属窒化物、導電性金属ケイ化物、導電性金属炭化物、導電性金属酸化物)のうちの1つ又は複数から形成され得、それを含み得る。いくつかの実施形態では、デジット線118及びワード線120は各々個々に、W、Ru、Mo、及び窒化チタン(TiNy)のうちの1つ又は複数から形成され、それを含む。デジット線118の各々及びワード線120の各々は、個々に、実質的に均質であり得、或いはデジット線118のうちの1つ若しくは複数及び/又はワード線120のうちの1つ若しくは複数は、個々に、実質的に不均質であり得る。いくつかの実施形態では、デジット線118の各々及びワード線120の各々は、実質的に均質になるように形成される。
【0051】
依然として
図3Aを参照すると、アレイ領域102内では、アクセスデバイス116、デジット線118、及びワード線120の上に、それらを覆って、且つ/又はそれらの間に追加のフィーチャ(例えば、構造体、材料)も形成される。例えば、
図3Aに示すように、第1のコンタクト構造体122(例えば、いわゆる「ビットコン」構造体とも称されるデジット線コンタクト構造体)は、アクセスデバイス116とデジット線118との間に垂直方向に延在し、アクセスデバイス116をデジット線118に結合するように形成され得、第2のコンタクト構造体124(例えば、いわゆる「セルコン」構造体とも称されるセルコンタクト構造体)は、アクセスデバイス116と接触して形成され得、アクセスデバイス116を後で形成されるストレージノードデバイス(例えば、コンデンサ)に結合するように構成され、位置付けられ得、誘電体キャップ構造体126は、デジット線118の上に又はそれを覆って形成され得、追加の誘電体キャップ構造体128は、ワード線120の上に又はそれを覆って形成され得る。加えて、誘電体構造体(例えば、1つ又は複数の低k誘電体材料から形成され、それを含む低k誘電体スペーサなどの誘電体スペーサ)が、第2のコンタクト構造体124とデジット線118との間に挟まり(例えば、水平方向に間に挟まり)、それらを分離するように形成され得、更なる誘電体構造体(例えば、ゲート誘電体酸化物構造体などのゲート誘電体構造体)が、第1のコンタクト構造体122とワード線120との間に挟まり(例えば、水平方向に間に挟まり)、それらを分離するように形成され得る。
【0052】
第1のコンタクト構造体122及び第2のコンタクト構造体124は、個々に、少なくとも1つの導電性材料から形成され得、それを含み得る。いくつかの実施形態では、第1のコンタクト構造体122及び第2のコンタクト構造体124は、個々に、少なくとも1つの金属(例えば、W)、少なくとも1つの合金、少なくとも1つの導電性金属ケイ化物(例えば、ケイ化チタン(TiSix)、ケイ化コバルト(CoSix)、ケイ化タングステン(WSix)、ケイ化タンタル(TaSix)、ケイ化モリブデン(MoSix)、及びケイ化ニッケル(NiSix)のうちの1つ又は複数)、及び少なくとも1つの導電性金属窒化物(例えば、TiNy、窒化タングステン(WNy)、窒化タンタル(TaNy)、窒化コバルト(CoNy)、窒化モリブデン(MoNy)、及び窒化ニッケル(NiNy)のうちの1つ又は複数)のうちの1つ又は複数から形成され、それを含む。加えて、誘電体キャップ構造体126及び追加の誘電体キャップ構造体128は、個々に、少なくとも1つの絶縁性材料から形成され得、それを含み得る。いくつかの実施形態では、誘電体キャップ構造体126及び追加の誘電体キャップ構造体128は、個々に、誘電体窒化物材料(例えば、Si3N4などのSiNy)から形成され、それを含む。
【0053】
図3Bを参照すると、デジット線出口領域104内で、デジット線118のうちの少なくともいくつかは、Y方向において水平方向に終端(例えば、終了)し得る。アレイ領域102(
図3A)を通って水平方向に延在し、デジット線出口領域104内で水平方向に終端するデジット線118の各々は、Y方向において実質的に同じ水平方向位置で終端するように形成され得、又はデジット線出口領域104内で水平方向に終端するデジット線118のうちの少なくとも1つは、デジット線出口領域104内で水平方向に終端するデジット線118のうちの少なくとも他の1つとは、デジット線出口領域104内でY方向において異なる水平方向位置で終端するように形成され得る。いくつかの実施形態では、X方向において互いに水平方向に隣接する少なくともいくつかのデジット線118は、Y方向において互いに水平方向にオフセットされた終端部(例えば、終端面)を有する。デジット線118のうちのいくつかの終端部を、デジット線出口領域104内のデジット線118のうちの他のいくつかの終端部から水平方向にオフセットさせることは、例えば、デジット線出口領域104内での望ましいコンタクト構造体の配置を促進又は容易にし得る。以下に更に詳細に説明するように、いくつかの実施形態では、デジット線118の終端部は、デジット線出口領域104において、第1のマイクロ電子デバイス構造体100と第2のマイクロ電子デバイス構造体との間の電気的接続を形成するために、デジット線出口領域104においてデジット線118に対するより大きいコンタクト(例えば、深部コンタクト構造体)の形成を容易にするために、デジット線出口領域104内で千鳥状パターンに配置され得る。より大きいコンタクトは、第2のマイクロ電子デバイス構造体及び第1のマイクロ電子デバイス構造体の、それらの取り付け中の整列及び位置合わせにおける潜在的な制限にもかかわらず、第1のマイクロ電子デバイス構造体のフィーチャが、第2のマイクロ電子デバイス構造体のフィーチャと実質的に整列され、それと電気的に接続されるように、第1のマイクロ電子デバイス構造体を第2のマイクロ電子デバイス構造体に取り付けることを容易にし得る。
【0054】
図3Bに示すように、デジット線出口領域104内で、ダミーワード線121が、任意選択でデジット線118の垂直方向に下方に形成され得る。ダミーワード線121は、形成される場合、第1のマイクロ電子デバイス構造体100内(例えば、その第1のベース半導体構造体110内)でワード線120(
図3A及び
図3C)と実質的に同じ垂直方向位置(例えば、垂直方向高さ)に形成され得、デジット線118に直交して水平方向(例えば、X方向において)に延在するように形成され得る。ダミーワード線121の材料組成は、ワード線120(
図3A及び
図3C)の材料組成と実質的に同じであり得る。ダミーワード線121は、形成される場合、互いから、且つ第1のマイクロ電子デバイス構造体100の他のコンポーネント(例えば、ワード線120(
図3A及び
図3C)、デジット線118)から、電気的に分離され得る。デジット線出口領域104内のダミーワード線121(存在する場合)は、本開示の方法を通じて形成されたマイクロ電子デバイスの使用及び動作中に、データ経路の一部として用いられなくてもよい。追加の実施形態では、ダミーワード線121は、デジット線出口領域104に存在しない(例えば、省略される)。
【0055】
次に
図3Cを参照すると、ワード線出口領域106内で、ワード線120のうちの少なくともいくつかは、X方向において水平方向に終端(例えば、終了)し得る。アレイ領域102(
図3A)を通って水平方向に延在し、ワード線出口領域106内で水平方向に終端するワード線120の各々は、X方向において実質的に同じ水平方向位置で終端するように形成され得、又はワード線出口領域106内で水平方向に終端するワード線120のうちの少なくとも1つは、ワード線出口領域106内で水平方向に終端するワード線120のうちの少なくとも他の1つとは、ワード線出口領域106内でX方向において異なる水平方向位置で終端するように形成され得る。いくつかの実施形態では、Y方向において互いに水平方向に隣接する少なくともいくつかのワード線120は、X方向において互いに水平方向にオフセットされた終端部(例えば、終端面)を有する。ワード線120のうちのいくつかの終端部を、ワード線出口領域106内のワード線120のうちの他のいくつかの終端部から水平方向にオフセットさせることは、例えば、ワード線出口領域106内での望ましいコンタクト構造体の配置を促進又は容易にし得る。以下に更に詳細に説明するように、いくつかの実施形態では、ワード線120の終端部は、ワード線出口領域106において、第1のマイクロ電子デバイス構造体100と第2のマイクロ電子デバイス構造体との間の電気的接続を形成するために、ワード線出口領域106においてワード線120に対するより大きいコンタクト(例えば、深部コンタクト構造体)の形成を容易にするために、ワード線出口領域106において千鳥状パターンに配置され得る。より大きいコンタクトは、第1のマイクロ電子デバイス構造体のフィーチャが第2のマイクロ電子デバイス構造体のフィーチャと実質的に整列され、電気的に接続されるように、第1のマイクロ電子デバイス構造体を第2のマイクロ電子デバイス構造体に取り付けることを容易にし得る。
【0056】
図3Cに示すように、ワード線出口領域106内で、ダミーデジット線119が、任意選択でワード線120の垂直方向に上方に形成され得る。ダミーデジット線119は、形成される場合、第1のマイクロ電子デバイス構造体100内(例えば、その第2の分離材料130内)でデジット線118(
図3A及び
図3B)と実質的に同じ垂直方向位置(例えば、垂直方向高さ)に形成され得、ワード線120に直交して水平方向(例えば、Y方向において)に延在するように形成され得る。ダミーデジット線119の材料組成は、デジット線118(
図3A及び
図3B)の材料組成と実質的に同じであり得る。ダミーデジット線119は、形成される場合、互いから、且つ第1のマイクロ電子デバイス構造体100の他のコンポーネント(例えば、デジット線118(
図3A及び
図3B)、ワード線120)から、電気的に分離され得る。ワード線出口領域106内のダミーデジット線119(存在する場合)は、本開示の方法を通じて形成されたマイクロ電子デバイスの使用及び動作中にデータ経路の一部として用いられない場合がある。追加の実施形態では、ダミーデジット線119は、ワード線出口領域106に存在しない(例えば、省略される)。
【0057】
図3A~
図3Dを集合的に参照すると、第2の分離材料130は、少なくとも第1のベース半導体構造体110、アクセスデバイス116(
図3A)、デジット線118(
図3A及び
図3B)、ワード線120(
図3A及び
図3C)、第2のコンタクト構造体124、及び第1の分離材料114の部分の上に又はそれを覆って形成され得る。第2の分離材料130は、少なくとも1つの絶縁性材料から形成され得、それを含み得る。第2の分離材料130の材料組成は、第1の分離材料114の材料組成と実質的に同じであり得、又は第2の分離材料130の材料組成は、第1の分離材料114の材料組成とは異なり得る。いくつかの実施形態では、第2の分離材料130は、誘電体酸化物材料、例えば、SiO
x(例えば、SiO
2)から形成され、それを含む。第2の分離材料130は、実質的に均質であり得、又は第2の分離材料130は、不均質であり得る。いくつかの実施形態では、第2の分離材料130は実質的に均質である。追加の実施形態では、第2の分離材料130は不均質である。第2の分離材料130は、例えば、少なくとも2つの異なる誘電体材料のスタックから形成され得、それを含み得る。
【0058】
次に
図4A~
図4Dを参照すると、
図3A~
図3Dを参照して以前に説明した処理段階に続くマイクロ電子デバイスを形成する方法の処理段階における、アレイ領域102(
図4A)、デジット線出口領域104(
図4B)、ワード線出口領域106(
図4C)、及びソケット領域108(
図4D)の、以前に説明した方向の視点からの簡略化された部分縦断面図が例示される。
図4B及び
図4Cに示すように、第3のコンタクト構造体132は、デジット線出口領域104(
図4B)及びワード線出口領域106(
図4C)の各々内に形成され得る。以下に更に詳細に説明するように、第3のコンタクト構造体132のうちのいくつかは、デジット線出口領域104(
図4B)内のデジット線118(
図4B)の部分と接触するように形成され得、第3のコンタクト構造体132のうちの他のいくつかは、ワード線出口領域106(
図4C)内のワード線120(
図4C)の部分と接触するように形成され得る。
【0059】
図4Bを参照すると、デジット線出口領域104内で、第3のコンタクト構造体132の第1のグループ132Aは、デジット線出口領域104内に水平方向に(例えば、Y方向において)延在するデジット線118のうちの少なくともいくつかと接触するように形成され得る。第3のコンタクト構造体132の第1のグループ132Aの各第3のコンタクト構造体132は、デジット線コンタクト構造体(例えば、いわゆる「アレイの縁部」デジット線コンタクト構造体)の一部分であると考えられ得る。
図4Bに示すように、第3のコンタクト構造体132の第1のグループ132Aの各第3のコンタクト構造体132は、個々のデジット線118と物理的に接触するように形成され得る。例えば、デジット線出口領域104内で、第1のグループ132Aの各第3のコンタクト構造体132は、第2の分離材料130及び第1の分離材料114を通って垂直方向に延在し、デジット線118のうちの1つと接触するように形成され得る。したがって、第1のグループ132Aの各第3のコンタクト構造体132は、デジット線118のうちの1つに結合されるように形成され得る。
【0060】
次に
図4Cを参照すると、ワード線出口領域106内で、第3のコンタクト構造体132の第2のグループ132Bは、ワード線出口領域106内に水平方向に(例えば、X方向において)延在するワード線120のうちの少なくともいくつかと接触するように形成され得る。第3のコンタクト構造体132の第2のグループ132Bの各第3のコンタクト構造体132は、ワード線コンタクト構造体(例えば、いわゆる「アレイの縁部」ワード線コンタクト構造体)の一部分であると考えられ得る。
図4Cに示すように、第3のコンタクト構造体132の第2のグループ132Bの各第3のコンタクト構造体132は、個々のワード線120と物理的に接触するように形成され得る。例えば、ワード線出口領域106内で、第2のグループ132Bの各第3のコンタクト構造体132は、第2の分離材料130及び第1の分離材料114の各々を通って垂直方向に延在し、ワード線120のうちの1つと物理的に接触するように形成され得る。したがって、第2のグループ132Bの各第3のコンタクト構造体132は、ワード線120のうちの1つに結合されるように形成され得る。
【0061】
再び
図4B及び
図4Cを集合的に参照すると、第1のグループ132A(
図4B)及び第2のグループ132B(
図4C)を含む第3のコンタクト構造体132は、導電性材料から形成され得、それを含み得る。非限定的な例として、第3のコンタクト構造体132は、各々個々に、少なくとも1つの金属、少なくとも1つの合金、及び少なくとも1つの導電性金属含有材料(例えば、導電性金属窒化物、導電性金属ケイ化物、導電性金属炭化物、導電性金属酸化物)のうちの1つ又は複数から形成され得、それを含み得る。いくつかの実施形態では、第3のコンタクト構造体132は、各々個々に、Wから形成され、それを含む。第3のコンタクト構造体132の各々は、実質的に均質であり得、又は第3のコンタクト構造体132のうちの1つ若しくは複数は、個々に、不均質であり得る。いくつかの実施形態では、第3のコンタクト構造体132の各々は、実質的に均質である。追加の実施形態では、第3のコンタクト構造体132の各々は、不均質である。各第3のコンタクト構造体132は、例えば、少なくとも2つの異なる導電性材料のスタックから形成され得、それを含み得る。
【0062】
図4B及び
図4Cを参照すると、いくつかの実施形態では、XY平面における第3のコンタクト構造体132の断面形状は、実質的に円形、実質的に楕円形、実質的に長方形、又は実質的に正方形であり得る。いくつかの実施形態では、第3のコンタクト構造体132の断面形状は、実質的に楕円形である。
【0063】
いくつかの実施形態では、第1のグループ132A(
図4B)及び第2のグループ132B(
図4C)を含む第3のコンタクト構造体132は、先細の側壁133を示すように形成され得る。
図4Bを参照すると、第1のグループ132Aの第3のコンタクト構造体132の上部寸法D
1は、第1の水平方向(例えば、X方向)における第3のコンタクト構造体132の下部寸法D
2よりも大きくてもよい。加えて、第1のグループ132Aの第3のコンタクト構造体132の上部寸法D
1は、第2の水平方向(例えば、Y方向)における第3のコンタクト構造体132の下部寸法D
2より大きくてもよい。
【0064】
いくつかの実施形態では、上部寸法D1は、約30ナノメートル(nm)~約50nm、例えば、約30nm~約40nm、又は約40nm~約50nmの範囲内であり、下部寸法D2は、約20nm~約40nm、例えば、約20nm~約30nm、又は約30nm~約40nmの範囲内である。
【0065】
いくつかの実施形態では、第1のグループ132Aの第3のコンタクト構造体132の上部寸法D1及び下部寸法D2は、第3のコンタクト構造体132の第1のグループ132Aとあるデジット線118が接触する第2の水平方向(例えば、Y方向)に実質的に垂直である第1の水平方向において(例えば、X方向において)、より大きい。いくつかのそのような実施形態では、第3のコンタクト構造体132の第1のグループ132Aの上部寸法D1及び下部寸法D2は、第1の水平方向において、第2の水平方向における第3のコンタクト構造体132の第1のグループ132Aのそれぞれの上部寸法D1及び下部寸法D2よりも大きい。いくつかの実施形態では、第3のコンタクト構造体132の第1のグループ132Aの上部寸法D1は、第1の水平方向(例えば、X方向)において約50nmであり、第2の水平方向(例えば、Y方向)において約30nmであり、下部寸法D2は、第1の水平方向において約40nmであり、第2の水平方向において約20nmである。
【0066】
いくつかの実施形態では、D1:D2の比は、約1.5:1.0~約2.5:1.0、例えば、約1.5:1.0~約2.0:1.0、又は約2.0:1.0~約2.5:1.0の範囲内である。
【0067】
図4Cを参照すると、第3のコンタクト構造体132の上部寸法D
3は、第2の水平方向(例えば、Y方向)において、第3のコンタクト構造体132の下部寸法D
4よりも大きい。加えて、第2のグループ132Bの第3のコンタクト構造体132の上部寸法D
3は、第1の水平方向(例えば、X方向)において、第3のコンタクト構造体132の下部寸法D
4よりも大きくてもよい。
【0068】
いくつかの実施形態では、上部寸法D3は、約30nm~約50nm、例えば、約30nm~約40nm、又は約40nm~約50nmの範囲内であり、下部寸法D4は、約20nm~約40nm、例えば、約20nm~約30nm、又は約30nm~約40nmの範囲内である。いくつかの実施形態では、第3のコンタクト構造体132の第2のグループ132Bの上部寸法D3は、第3のコンタクト構造体132の第1のグループ132Aの上部寸法D1と実質的に同じであり、第3のコンタクト構造体132の第2のグループ132Bの下部寸法D4は、第3のコンタクト構造体132の第1のグループ132Aの下部寸法D2と実質的に同じである。
【0069】
いくつかの実施形態では、第2のグループ132Bの第3のコンタクト構造体132の上部寸法D3及び下部寸法D4は、第3のコンタクト構造体132の第2のグループ132Bと接触するワード線120が延在する水平方向(例えば、X方向)に実質的に垂直である第2の水平方向において(例えば、Y方向において)、より大きい。いくつかのそのような実施形態では、第3のコンタクト構造体132の第2のグループ132Bの上部寸法D3及び下部寸法D4は、第2の水平方向において、第1の水平方向における第3のコンタクト構造体132の第2のグループ132Bのそれぞれの上部寸法D3及び下部寸法D4よりも大きい。いくつかの実施形態では、第3のコンタクト構造体132の第2のグループ132Bの上部寸法D3は、第2の水平方向(例えば、Y方向)において約50nmであり、第1の水平方向(例えば、X方向)において約30nmであり、下部寸法D4は、第2の水平方向において約40nmであり、第1の水平方向において約20nmである。したがって、いくつかの実施形態では、第3のコンタクト構造体132の第1のグループ132Aの上部寸法D1及び下部寸法D2は、第1の水平方向(例えば、X方向)において、第3のコンタクト構造体132の第2のグループ132Bのそれぞれの上部寸法D3及び下部寸法D4よりも大きく、第2の水平方向(例えば、Y方向)において、第3のコンタクト構造体132の第2のグループ132Bのそれぞれの上部寸法D3及び下部寸法D4よりも小さい。
【0070】
いくつかの実施形態では、D3:D1の比は、約1.5:1.0~約2.5:1.0、例えば、約1.5:1.0~約2.0:1.0、又は約2.0:1.0~約2.5:1.0の範囲内である。
【0071】
次に
図5A~
図5Dを参照すると、
図4A~
図4Dを参照して以前に説明した処理段階に続くマイクロ電子デバイスを形成する方法の処理段階における、アレイ領域102(
図5A)、デジット線出口領域104(
図5B)、ワード線出口領域106(
図5C)、及びソケット領域108(
図5D)の、以前に説明した方向の視点からの簡略化された部分縦断面図が例示される。
図5A~
図5Dに集合的に表すように、第1のルーティング構造体136を含む少なくとも1つの第1のルーティング階層134が、アクセスデバイス116(
図5A)の上に形成され得、ストレージノードデバイス138(例えば、コンデンサ)が、アレイ領域102(
図5A)内の第1のルーティング構造体136のうちの少なくともいくつかの上に形成され、それと電気的に連通し得、第4のコンタクト構造体142が、デジット線出口領域104(
図5B)及びワード線出口領域106(
図5C)の各々内に形成され得、第3の分離材料140が、少なくとも第2の分離材料130、第1のルーティング構造体136(
図5A)、及びストレージノードデバイス138(
図5A)の部分の上に又はそれを覆って形成され得る。
【0072】
図5Aを参照すると、第1のルーティング階層134の第1のルーティング構造体136は、それに結合された追加のフィーチャ(例えば、構造体、材料、デバイス)間の電気的連通を容易にするために用いられ得る。第1のルーティング構造体136は、各々個々に、導電性材料から形成され得、それを含み得る。非限定的な例として、第1のルーティング構造体136は、少なくとも1つの金属、少なくとも1つの合金、及び少なくとも1つの導電性金属含有材料(例えば、導電性金属窒化物、導電性金属ケイ化物、導電性金属炭化物、導電性金属酸化物)のうちの1つ又は複数から形成され得、それを含み得る。いくつかの実施形態では、第1のルーティング構造体136は、Wから形成され、それを含む。
【0073】
第1のルーティング構造体136のうちの少なくともいくつかは、アレイ領域102内にメモリセル144(例えば、DRAMセル)を形成するために、アクセスデバイス116(例えば、アクセスデバイス)をストレージノードデバイス138(例えば、コンデンサ)に結合するように形成及び構成され得る。各メモリセル144は、個々に、アクセスデバイス116のうちの1つと、ストレージノードデバイス138のうちの1つと、アクセスデバイス116とストレージノードデバイス138との間に介在する第2のコンタクト構造体124のうちの1つと、第2のコンタクト構造体124とストレージノードデバイス138との間に介在する第1のルーティング構造体136のうちの1つと、を含み得る。アレイ領域102内の第1のルーティング構造体136のうちの少なくともいくつかは、例えば、アクセスデバイス116の垂直方向に上にある、それと電気的に連通するストレージノードデバイス138の所望の配置(例えば、六角形の密集配置)に対応するために、アクセスデバイス116の半導体ピラーの横方向の位置を効果的にシフトする(例えば、千鳥状にする、調整する、修正する)ための再分配材料(RDM)構造体(「再分配層」(RDL)構造体とも称される)として構成され得、用いられ得る。
【0074】
図5Aは、第1のルーティング構造体136を含む単一(例えば、1つだけ)の第1のルーティング階層134の形成を示すが、第1のルーティング構造体136の所望の配置(例えば、パターン)を各々個々に含む複数の(例えば、2つ以上の)第1のルーティング階層134が形成され得る。非限定的な例として、第1のルーティング階層134のうちの2つ以上(例えば3つ以上)が形成され得、異なる第1のルーティング階層134は、互いに垂直方向にオフセットされ、その中に、各々個々に、第1のルーティング構造体136の所望の配置を含む。第1のルーティング階層134のうちの少なくとも1つ内の第1のルーティング構造体136のうちの少なくともいくつかは、導電性相互接続構造体を介して、第1のルーティング階層134のうちの少なくとも他の1つ内の第1のルーティング構造体136のうちの少なくともいくつかに結合され得る。加えて、
図5A~
図5Dは、第1のルーティング階層134の第1のルーティング構造体136がアレイ領域102(
図5A)内にのみ形成されるように示すが、本開示はこれに限定されない。むしろ、第1のルーティング階層134の第1のルーティング構造体136のうちの少なくともいくつかは、ソケット領域108内(
図5D)など、第1のマイクロ電子デバイス構造体100の1つ又は複数の他の領域内に少なくとも部分的に位置付けられるように形成され得る。
【0075】
依然として
図5Aを参照すると、アレイ領域102内で、ストレージノードデバイス138は、個々に、ストレージノードデバイス138を含むメモリセル144のプログラム可能なロジック状態を表す電荷を記憶するように形成及び構成され得る。いくつかの実施形態では、ストレージノードデバイス138は、コンデンサを備える。使用中及び動作中、充電されたコンデンサは、ロジック1などの第1のロジック状態を表し得、充電されていないコンデンサは、ロジック0などの第2のロジック状態を表し得る。ストレージノードデバイス138の各々は、例えば、第1の電極(例えば、底部電極)、第2の電極(例えば、頂部電極)、及び第1の電極と第2の電極との間の誘電体材料を含むように形成され得る。
【0076】
図5Bを参照すると、デジット線出口領域104内で、第4のコンタクト構造体142の第1のグループ142Aは、デジット線出口領域104内に水平方向に(例えば、Y方向において)延在するデジット線118と接触する第3のコンタクト構造体132の第1のグループ132Aうちの少なくともいくつかと接触するように形成され得る。第4のコンタクト構造体142の第1のグループ142Aの各第4のコンタクト構造体142は、デジット線コンタクト構造体(例えば、いわゆる「アレイの縁部」デジット線コンタクト構造体)の一部分であると考えられ得る。
図5Bに示すように、第4のコンタクト構造体142の第1のグループ142Aの各第4のコンタクト構造体142は、第3のコンタクト構造体132の第1のグループ132Aの第3のコンタクト構造体132のうちの1つと物理的に接触し、それまで垂直方向に延在するように形成され得る。例えば、デジット線出口領域104内で、第1のグループ132Aの各第3のコンタクト構造体132は、第3のコンタクト構造体132と物理的に接触し、それまで第3の分離材料140を通って垂直方向に延在するように形成され得る。したがって、第1のグループ142Aの各第4のコンタクト構造体142は、第1のグループ132Aの1つの第3のコンタクト構造体132に結合されるように形成され得る。
【0077】
図5Cを参照すると、ワード線出口領域106内で、第4のコンタクト構造体142の第2のグループ142Bは、ワード線出口領域106内に水平方向に(例えば、X方向において)延在するワード線120と接触する第3のコンタクト構造体132の第2のグループ132Bのうちの少なくともいくつかと接触するように形成され得る。第4のコンタクト構造体142の第2のグループ142Bの各第4のコンタクト構造体142は、ワード線コンタクト構造体(例えば、いわゆる「アレイの縁部」ワード線コンタクト構造体)の一部分であると考えられ得る。
図5Cに示すように、第4のコンタクト構造体142の第2のグループ142Bの各第4のコンタクト構造体142は、第3のコンタクト構造体132の第2のグループ132Bの第3のコンタクト構造体132のうちの1つと物理的に接触し、それまで垂直方向に延在するように形成され得る。例えば、ワード線出口領域106内で、第2のグループ142Bの各第4のコンタクト構造体142は、第2のグループ132Bの第3のコンタクト構造体132と物理的に接触し、それまで第3の分離材料140を通って垂直方向に延在するように形成され得る。したがって、第2のグループ142Bの各第4のコンタクト構造体142は、第2のグループ132Bのうちの1つの第3のコンタクト構造体132に結合されるように形成され得る。
【0078】
再び
図5B及び
図5Cを集合的に参照すると、第1のグループ142A(
図5B)及び第2のグループ142B(
図5C)を含む第4のコンタクト構造体142は、導電性材料から形成され得、それを含み得る。非限定的な例として、第4のコンタクト構造体142は、各々個々に、少なくとも1つの金属、少なくとも1つの合金、及び少なくとも1つの導電性金属含有材料(例えば、導電性金属窒化物、導電性金属ケイ化物、導電性金属炭化物、導電性金属酸化物)のうちの1つ又は複数から形成され得、それを含み得る。いくつかの実施形態では、第4のコンタクト構造体142は、第3のコンタクト構造体132と実質的に同じ材料組成を含む。他の実施形態では、第4のコンタクト構造体142は、第3のコンタクト構造体132とは異なる材料組成を含む。いくつかの実施形態では、第4のコンタクト構造体142は、各々個々に、Wから形成され、それを含む。第4のコンタクト構造体142の各々は、実質的に均質であり得、又は第4のコンタクト構造体142のうちの1つ又は複数は、個々に、不均質であり得る。いくつかの実施形態では、第4のコンタクト構造体142の各々は、実質的に均質である。追加の実施形態では、第4のコンタクト構造体142の各々は、不均質である。各第4のコンタクト構造体142は、例えば、少なくとも2つの異なる導電性材料のスタックから形成され得、それを含み得る。
【0079】
図5B及び
図5Cを参照すると、いくつかの実施形態では、XY平面における第4のコンタクト構造体142の断面形状は、実質的に円形、実質的に楕円形、実質的に長方形、又は実質的に正方形であり得る。いくつかの実施形態では、第4のコンタクト構造体142の断面形状は、実質的に楕円形である。
【0080】
いくつかの実施形態では、第1のグループ142A(
図5B)及び第2のグループ142B(
図5C)を含む第4のコンタクト構造体142は、先細の側壁143を示すように形成され得る。
図5Bを参照すると、第1のグループ142Aの第4のコンタクト構造体142の上部寸法D
5は、第1の水平方向(例えば、X方向)において、第4のコンタクト構造体142の下部寸法D
6よりも大きくてもよい。加えて、第1のグループ142Aの第4のコンタクト構造体142の上部寸法D
5は、第2の水平方向(例えば、Y方向)において、第4のコンタクト構造体142の下部寸法D
6より大きくてもよい。
【0081】
いくつかの実施形態では、上部寸法D5は、約40nm~約70nm、例えば、約40nm~約45nm、約45nm~約50nm、約50nm~約55nm、約55nm~約60nm、約60nm~約65nm、又は約65nm~約70nmの範囲内であり、下部寸法D6は、約20nm~約50nm、例えば、約20nm~約25nm、約25nm~約30nm、約30nm~約35nm、約35nm~約40nm、約40nm~約45nm、又は約45nm~約50nmの範囲内である。しかしながら、本開示はこのように限定されず、上部寸法D5及び下部寸法D6は、記載のものとは異なっていてもよい。いくつかの実施形態では、上部寸法D5及び下部寸法D6は、第1のグループ132Aの第3のコンタクト構造体132のそれぞれの上部寸法D1及び下部寸法D2よりも大きい。
【0082】
いくつかの実施形態では、第1のグループ142Aの第4のコンタクト構造体142の上部寸法D5及び下部寸法D6は、第4のコンタクト構造体142の第1のグループ142Aと電気的に接続されるデジット線118が延在する第2の水平方向(例えば、Y方向)に実質的に垂直である第1の水平方向において(例えば、X方向において)、より大きい。いくつかのそのような実施形態では、第4のコンタクト構造体142の第1のグループ142Aの上部寸法D5及び下部寸法D6は、第1の水平方向において、第2の方向における第4のコンタクト構造体142の第1のグループ142Aのそれぞれの上部寸法D5及び下部寸法D6よりも大きい。いくつかの実施形態では、第4のコンタクト構造体142の第1のグループ142Aの上部寸法D5は、第1の水平方向(例えば、X方向)において約70nmであり、第2の水平方向(例えば、Y方向)において約60nmであり、下部寸法D6は、第1の方向において約50nmであり、第2の方向において約40nmである。
【0083】
いくつかの実施形態では、D5:D6の比は、約1.2:1.0~約1.75:1.0、例えば、約1.2:1.0~約1.5:1.0、又は約1.5:1.0~約1.75:1.0の範囲内である。
【0084】
図5Cを参照すると、第4のコンタクト構造体142の上部寸法D
7は、第2の水平方向(例えば、Y方向)において、第4のコンタクト構造体142の下部寸法D
8よりも大きい。加えて、第2のグループ142Bの第4のコンタクト構造体142の上部寸法D
7は、第1の水平方向(例えば、X方向)において、第4のコンタクト構造体142の下部寸法D
8よりも大きくてもよい。
【0085】
いくつかの実施形態では、上部寸法D7は、約40nm~約70nm、例えば、約40nm~約45nm、約45nm~約50nm、約50nm~約55nm、約55nm~約60nm、約60nm~約65nm、又は約65nm~約70nmの範囲内であり、下部寸法D8は、約20nm~約25nm、約25nm~約30nm、約30nm~約35nm、約35nm~約40nm、約40nm~約50nm、例えば、約40nm~約45nm、又は約45nm~約50nmの範囲内である。しかしながら、本開示はこのように限定されず、上部寸法D7及び下部寸法D8は、記載のものとは異なっていてもよい。いくつかの実施形態では、上部寸法D7及び下部寸法D8は、第2のグループ142Bの第4のコンタクト構造体142のそれぞれの上部寸法D3及び下部寸法D4よりも大きい。いくつかの実施形態では、第4のコンタクト構造体142の第2のグループ142Bの上部寸法D7は、第4のコンタクト構造体142の第1のグループ142Aの上部寸法D5と実質的に同じであり、第4のコンタクト構造体142の第2のグループ142Bの下部寸法D8は、第4のコンタクト構造体142の第1のグループ142Aの下部寸法D6と実質的に同じである。
【0086】
いくつかの実施形態では、第2のグループ142Bの第4のコンタクト構造体142の上部寸法D7及び下部寸法D8は、第4のコンタクト構造体142の第2のグループ142Bと電気的に接続されるワード線120が延在する第1の水平方向(例えば、X方向)に実質的に垂直である第2の水平方向において(例えば、Y方向において)、より大きい。いくつかのそのような実施形態では、第4のコンタクト構造体142の第2のグループ142Bの上部寸法D7及び下部寸法D8は、第2の水平方向において、第1の水平方向における第4のコンタクト構造体142の第2のグループ142Bのそれぞれの上部寸法D7及び下部寸法D8よりも大きい。いくつかの実施形態では、第4のコンタクト構造体142の第2のグループ142Bの上部寸法D7は、第2の水平方向(例えば、Y方向)において約70nmであり、第1の水平方向(例えば、X方向)において約60nmであり、下部寸法D8は、第2の水平方向において約50nmであり、第1の水平方向において約40nmである。したがって、いくつかの実施形態では、第4のコンタクト構造体142の第1のグループ142Aの上部寸法D5及び下部寸法D6は、第1の水平方向(例えば、X方向)において、第4のコンタクト構造体142の第2のグループ142Bのそれぞれの上部寸法D7及び下部寸法D8よりも大きく、第2の水平方向(例えば、Y方向)において、第4のコンタクト構造体142の第2のグループ142Bのそれぞれの上部寸法D7及び下部寸法D8よりも小さい。
【0087】
いくつかの実施形態では、D7:D8の比は、約1.2:1.0~約1.75:1.0、例えば、約1.2:1.0~約1.5:1.0、又は約1.5:1.0~約1.75:1.0の範囲内である。
【0088】
いくつかの実施形態では、第4のコンタクト構造体142の第1のグループ142Aの垂直方向上部(例えば、Z方向)寸法D5と、第3のコンタクト構造体132の第1のグループ132Aの垂直方向下部(例えば、Z方向)寸法D1との比(D5:D1)は、約1.5:1.0~約3.5:1.0、例えば、約1.5:1.0~約2.0:1.0、約2.0:1.0~約2.5:1.0、約2.5:1.0~約3.0:1.0、又は約3.0:1.0~約3.5:1.0の範囲内であり得る。言い換えれば、いくつかの実施形態では、D5は、D1の約1.5倍~約3.5倍であり得る。いくつかの実施形態では、D7:D3の比は、D5:D1を参照して上述したように、約1.5:1.0~約3.5:1.0の範囲内であり得る。いくつかの実施形態では、D7:D3の比は、D5:D1の比とほぼ同じである。他の実施形態では、D7:D3の比は、D5:D1の比とは異なる(例えば、より小さい、より大きい)。
【0089】
いくつかの実施形態では、第4のコンタクト構造体142の第1のグループ142A及び第2のグループ142Bの上部分の断面積は、それぞれのデジット線118及びワード線120と接触する第3のコンタクト構造体132の第1のグループ132A及び第2のグループ132Bの下部分の断面積よりも大きい。
【0090】
図5A~
図5Dを集合的に参照すると、第3の分離材料140は、少なくとも1つの絶縁性材料から形成され得、それを含み得る。第3の分離材料140の材料組成は、第2の分離材料130の材料組成と実質的に同じであり得、又は第3の分離材料140の材料組成は、第2の分離材料130の材料組成とは異なり得る。いくつかの実施形態では、第3の分離材料140は、誘電体酸化物材料、例えば、SiO
x(例えば、SiO
2)から形成され、それを含む。第3の分離材料140は、実質的に均質であり得、又は第3の分離材料140は、不均質であり得る。いくつかの実施形態では、第3の分離材料140は、実質的に均質である。追加の実施形態では、第3の分離材料140は、不均質である。第3の分離材料140は、例えば、少なくとも2つの異なる誘電体材料のスタックから形成され得、それを含み得る。
図5A~
図5Dに示すように、第3の分離材料140の上面は、実質的に平面状であり、ストレージノードデバイス138の上面の垂直方向に上にあるように形成され得る。
【0091】
次に
図6A~
図6Dを参照すると、第1のマイクロ電子デバイス構造体100(
図5A~
図5D)とは別個に形成された第2のマイクロ電子デバイス構造体145(例えば、第2のウェハ)の異なる領域の簡略化された部分縦断面図が例示される。第2のマイクロ電子デバイス構造体145は、
図1~
図5Dを参照して以前に説明した異なる領域(例えば、アレイ領域102、デジット線出口領域104、ワード線出口領域106、ソケット領域108)の配置に対応する(例えば、実質的に同じ)異なる領域(例えば、アレイ領域、デジット線出口領域、ワード線出口領域、ソケット領域)の配置を有するように形成され得る。
図6Aは、第2のマイクロ電子デバイス構造体145のアレイ領域102’のY方向の視点から(XZ平面を表すように)見た簡略化された部分縦断面図を例示する。
図6Bは、第2のマイクロ電子デバイス構造体145のデジット線出口領域104’のY方向の視点から(XZ平面を表すように)見た簡略化された部分縦断面図を例示する。
図6Cは、第2のマイクロ電子デバイス構造体145のワード線出口領域106’のX方向の視点から(YZ平面を表すように)見た簡略化された部分縦断面図を例示する。
図6Dは、第2のマイクロ電子デバイス構造体145のソケット領域108’のX方向の視点から(YZ平面を表すように)見た簡略化された部分縦断面図を例示する。
【0092】
図6A~
図6Dに示すように、第2のマイクロ電子デバイス構造体145は、第2のベース半導体構造体146と、追加の充填溝148と、トランジスタ150(
図6A及び
図6D)と、第4の分離材料152と、第5のコンタクト構造体154(
図6A及び
図6D)と、第6のコンタクト構造体156(
図6A及び
図6D)と、第2のルーティング構造体160(
図6A及び
図6D)を含む少なくとも1つの第2のルーティング階層158(
図6A及び
図6D)と、を含むように形成され得る。追加の充填溝148は、第2のベース半導体構造体146内に垂直方向に(例えば、Z方向において)延在する。トランジスタ150は、第2のベース半導体構造体146及び追加の充填溝148の少なくとも部分的に垂直方向に上にある。第5のコンタクト構造体154及び第6のコンタクト構造体156は、トランジスタ150と接触する。第2のルーティング構造体160のうちのいくつかは、第5のコンタクト構造体154のうちのいくつかと接触し、第2のルーティング構造体160のうちの他のいくつかは、第6のコンタクト構造体156のうちのいくつかと接触する。第4の分離材料152は、第2のベース半導体構造体146、トランジスタ150、第5のコンタクト構造体154、第6のコンタクト構造体156、及び第2のルーティング構造体160を実質的に覆い、囲み得る。
【0093】
第2のベース半導体構造体146は、ベース材料又は構造物を備え、その上に第2のマイクロ電子デバイス構造体145の追加のフィーチャ(例えば、材料、構造体、デバイス)が形成される。第2のベース半導体構造体146は、半導体構造体(例えば、半導体ウェハ)、又は支持構造体上のベース半導体材料を備え得る。例えば、第2のベース半導体構造体146は、従来のシリコン基板(例えば、従来のシリコンウェハ)、又は半導体材料を含む別のバルク基板を備え得る。いくつかの実施形態では、第2のベース半導体構造体146は、シリコンウェハを備える。第2のベース半導体構造体146は、その中に且つ/又はその上に形成された1つ又は複数の層、構造体、及び/又は領域を含み得る。
【0094】
追加の充填溝148は、第2のベース半導体構造体146内に、第4の分離材料152で少なくとも部分的に(例えば、実質的に)充填される溝(例えば、開口部、ビア、アパーチャ)を備え得る。追加の充填溝148は、例えば、第2のベース半導体構造体146内のSTI構造体として用いられ得る。追加の充填溝148は、第2のベース半導体構造体146を部分的に(例えば、不完全に)通って垂直方向に延在するように形成され得る。追加の充填溝148の各々は、追加の充填溝148の他の各々と実質的に同じ寸法及び形状を示すように形成され得、又は追加の充填溝148のうちの少なくとも1つは、追加の充填溝148のうちの少なくとも他の1つとは異なる寸法及び異なる形状のうちの1つ又は複数を示すように形成され得る。非限定的な例として、追加の充填溝148の各々は、追加の充填溝148の他の各々と実質的に同じ垂直方向寸法及び実質的に同じ垂直方向断面形状を示すように形成され得、又は追加の充填溝148のうちの少なくとも1つは、追加の充填溝148のうちの少なくとも他の1つとは異なる垂直方向寸法及び異なる垂直方向断面形状のうちの1つ又は複数を示すように形成され得る。いくつかの実施形態では、追加の充填溝148は全て、第2のベース半導体構造体146まで垂直方向に延在し、その中で実質的に同じ深さで終端するように形成される。追加の実施形態では、追加の充填溝148のうちの少なくとも1つは、第2のベース半導体構造体146まで垂直方向に延在し、その中で追加の充填溝148のうちの少なくとも他の1つよりも相対的に深い深さで終端するように形成される。別の非限定的な例として、追加の充填溝148の各々は、追加の充填溝148の他の各々と実質的に同じ水平方向寸法及び実質的に同じ水平方向断面形状を示すように形成され得、又は追加の充填溝148のうちの少なくとも1つは、追加の充填溝148のうちの少なくとも他の1つとは異なる水平方向寸法(例えば、相対的に大きい水平方向寸法、相対的に小さい水平方向寸法)及び異なる水平方向断面形状のうちの1つ又は複数を示すように形成され得る。いくつかの実施形態では、追加の充填溝148のうちの少なくとも1つは、追加の充填溝148のうちの少なくとも他の1つとは異なる1つ又は複数の水平方向寸法(例えば、X方向における且つ/又はY方向における)を有するように形成される。
【0095】
図6A及び
図6Dを集合的に参照すると、トランジスタ150は、個々に、導電的にドープされた領域162と、チャネル領域164と、ゲート構造体166と、ゲート誘電体材料168と、を含むように形成され得る。トランジスタ150について、導電的にドープされた領域162は、第2のベース半導体構造体146内に(例えば、追加の充填溝148のうちの少なくとも1つに水平方向に隣接する追加の充填溝148に水平方向に隣接する第2のベース半導体構造体146の部分内に形成されたものの相対的に高くなった部分(例えば、相対的に高くなった部分)内)に形成され得、チャネル領域164は、第2のベース半導体構造体146内にあり得、その導電的にドープされた領域162の間に水平方向に介在し得、ゲート構造体166は、チャネル領域164の垂直方向に上にあり得、ゲート誘電体材料168(例えば、誘電体酸化物)は、ゲート構造体166とチャネル領域164との間に垂直方向に(例えば、Z方向において)介在し得る。個々のトランジスタ150の導電的にドープされた領域162は、ソース領域162A及びドレイン領域162Bを含み得る。
【0096】
図6A及び
図6Dを集合的に参照すると、個々のトランジスタ150について、その導電的にドープされた領域162は、1つ又は複数の所望の導電性向上ドーパントでドープされた第2のベース半導体構造体146の半導体材料を含み得る。いくつかの実施形態では、トランジスタ150の導電的にドープされた領域162は、少なくとも1つのN型ドーパント(例えば、リン、ヒ素、アンチモン、及びビスマスのうちの1つ又は複数)がドープされた半導体材料(例えば、シリコン)を含む。このような実施形態のうちのいくつかでは、トランジスタ150のチャネル領域164は、少なくとも1つのP型ドーパント(例えば、ホウ素、アルミニウム、及びガリウムのうちの1つ又は複数)でドープされた半導体材料を含む。このような実施形態のうちの他のいくつかでは、トランジスタ150のチャネル領域164は、実質的にドープされていない半導体材料(例えば、実質的にドープされていないシリコン)を含む。追加の実施形態では、個々のトランジスタ150について、その導電的にドープされた領域162は、少なくとも1つのP型ドーパント(例えば、ホウ素、アルミニウム、及びガリウムのうちの1つ又は複数)がドープされた半導体材料(例えば、シリコン)を含む。このような追加の実施形態のうちのいくつかでは、トランジスタ150のチャネル領域164は、少なくとも1つのN型ドーパント(例えば、リン、ヒ素、アンチモン、ビスマスのうちの1つ又は複数)でドープされた半導体材料を含む。このような追加的な実施形態のうちの他のいくつかでは、トランジスタ150のチャネル領域164は、実質的にドープされていない半導体材料(例えば、実質的にドープされていないシリコン)を含んだ。
【0097】
依然として
図6A及び
図6Dを集合的に参照すると、ゲート構造体166(例えば、ゲート電極)は、個々に、複数のトランジスタ150の間で水平方向に(例えば、X方向において)延在し、複数のトランジスタ150によって用いられ得る。ゲート構造体166は、導電性材料から形成され得、それを含み得る。ゲート構造体166は、個々に、実質的に均質であり得、又はゲート構造体166は個々に、不均質であり得る。いくつかの実施形態では、ゲート構造体166は、各々、実質的に均質である。追加の実施形態では、ゲート構造体166は、各々、不均質である。個々のゲート構造体166は、例えば、少なくとも2つの異なる導電性材料のスタックから形成され得、それを含み得る。
【0098】
依然として
図6A及び
図6Dを参照すると、第5のコンタクト構造体154は、個々に、ゲート構造体166(及びしたがって、トランジスタ150)と第2のルーティング階層158の第2のルーティング構造体160のうちの1つ又は複数との間に垂直方向に延在し、ゲート構造体166を第2のルーティング階層158の第2のルーティング構造体160のうちの1つ又は複数に結合するように形成され得る。第5のコンタクト構造体154は、個々に、導電性材料から形成され得、それを含み得る。非限定的な例として、第5のコンタクト構造体154は、少なくとも1つの金属、少なくとも1つの合金、及び少なくとも1つの導電性金属含有材料(例えば、導電性金属窒化物、導電性金属ケイ化物、導電性金属炭化物、導電性金属酸化物)のうちの1つ又は複数から形成され得、それを含み得る。いくつかの実施形態では、第5のコンタクト構造体154は、Wから形成され、それを含む。追加の実施形態では、第5のコンタクト構造体154は、Cuから形成され、それを含む。
【0099】
図6A及び
図6Dにも示すように、第6のコンタクト構造体156は、トランジスタ150の導電的にドープされた領域162(例えば、ソース領域162A、ドレイン領域162B)と、第2のルーティング階層158の第2のルーティング構造体160のうちのいくつかとの間に垂直方向に延在し、トランジスタ150の導電的にドープされた領域162を第2のルーティング階層158の第2のルーティング構造体160のうちのいくつかに結合するように形成され得る。第6のコンタクト構造体156は、個々に、導電性材料から形成され得、それを含み得る。非限定的な例として、第6のコンタクト構造体156は、少なくとも1つの金属、少なくとも1つの合金、及び少なくとも1つの導電性金属含有材料(例えば、導電性金属窒化物、導電性金属ケイ化物、導電性金属炭化物、導電性金属酸化物)のうちの1つ又は複数から形成され得、それを含み得る。第6のコンタクト構造体156の材料組成は、第5のコンタクト構造体154の材料組成と実質的に同じであり得、第6のコンタクト構造体156のうちの1つ又は複数の材料組成は、第5のコンタクト構造体154のうちの1つ又は複数の材料組成とは異なり得る。いくつかの実施形態では、第6のコンタクト構造体156は、Wから形成され、それを含む。追加の実施形態では、第6のコンタクト構造体156は、Cuから形成され、それを含む。
【0100】
図6A~
図6Dを集合的に参照すると、第2のルーティング階層158の第2のルーティング構造体160は、導電性材料から形成され得、それを含み得る。非限定的な例として、第2のルーティング構造体160は、少なくとも1つの金属、少なくとも1つの合金、及び少なくとも1つの導電性金属含有材料(例えば、導電性金属窒化物、導電性金属ケイ化物、導電性金属炭化物、導電性金属酸化物)のうちの1つ又は複数から形成され得、それを含み得る。いくつかの実施形態では、第2のルーティング構造体160は、Wから形成され、それを含む。追加の実施形態では、第2のルーティング構造体160は、Cuから形成され、それを含む。第2のルーティング構造体160のうちの少なくともいくつかは、マイクロ電子デバイス(例えば、DRAMデバイスなどのメモリデバイス)のローカルルーティング構造体として用いられ得る。
【0101】
図6A~
図6Dは、第2のルーティング構造体160を含む単一(例えば、1つだけ)の第2のルーティング階層158の形成を示すが、第2のルーティング構造体160の所望の配置(例えば、パターン)を各々個々に含む複数の(例えば、2つ以上の)第2のルーティング階層158が形成され得る。非限定的な例として、第2のルーティング階層158のうちの2つ以上(例えば、3つ以上)が形成され得、異なる第2のルーティング階層158は、互いに垂直方向にオフセットされ、その中に、各々個々に、第2のルーティング構造体160の所望の配置を含む。第2のルーティング階層158のうちの少なくとも1つ内の第2のルーティング構造体160のうちの少なくともいくつかは、導電性相互接続構造体を介して、第2のルーティング階層158のうちの少なくとも他の1つ内の第2のルーティング構造体160のうちの少なくともいくつかに結合され得る。
【0102】
引き続き
図6A~
図6Dを集合的に参照すると、トランジスタ150、第2のルーティング構造体160、第5のコンタクト構造体154、第6のコンタクト構造体156は、本開示の方法を通じて形成されるマイクロ電子デバイス(例えば、DRAMデバイスなどのメモリデバイス)の様々なフィーチャ(例えば、メモリセル144(
図5A))の様々な動作を制御するように構成された様々な制御ロジックデバイス170(
図6A及び
図6D)の制御ロジック回路を形成し得る。いくつかの実施形態では、制御ロジックデバイス170は、CMOS回路を含む。非限定的な例として、制御ロジックデバイス170は、チャージポンプ(例えば、V
CCPチャージポンプ、V
NEGWLチャージポンプ、DVC2チャージポンプ)、遅延ロックループ(DLL:delay-locked loop)回路(例えば、リングオシレータ)、V
ddレギュレータ、ドライバ(例えば、メインワード線ドライバ、サブワード線ドライバ(SWD:sub word line driver))、ページバッファ、デコーダ(例えば、ローカルデッキデコーダ、列デコーダ、行デコーダ)、センスアンプ(例えば、イコライゼーション(EQ:equalization)アンプ、アイソレーション(ISO:isolation)アンプ、NMOSセンスアンプ(NSA:NMOS sense amplifier)、PMOSセンスアンプ(PSA:PMOS sense amplifier))、修復回路(例えば、列修復回路、行修復回路)、I/Oデバイス(例えば、ローカルI/Oデバイス)、メモリテストデバイス、アレイマルチプレクサ(MUX:multiplexer)、誤り検査及び訂正(ECC:error checking and correction)デバイス、セルフリフレッシュ/ウェアレベリングデバイス、並びにその他のチップ/デッキ制御回路のうちの1つ又は複数(例えば、各々)を含み得る。異なる領域(例えば、アレイ領域102’(
図6A)、ソケット領域108’(
図6D))は、その水平方向境界内に形成された異なる制御ロジックデバイス170を有し得る。
【0103】
図6A~
図6Dを参照すると、第2のベース半導体構造体146を覆い、囲む第4の分離材料152、トランジスタ150(
図6A及び
図6D)、ゲート構造体166(
図6A及び
図6D)、第5のコンタクト構造体154(
図6A及び
図6D)、第6のコンタクト構造体156(
図6A及び
図6D)、及び第2のルーティング構造体160(
図6A及び
図6D)は、少なくとも1つの絶縁性材料から形成され得、それを含み得る。第4の分離材料152の材料組成は、第1のマイクロ電子デバイス構造体100(
図5A~
図5D)の第3の分離材料140(
図5A~
図5D)の材料組成と実質的に同じであり得、又は第4の分離材料152の材料組成は、第3の分離材料140(
図5A~
図5D)の材料組成とは異なり得る。いくつかの実施形態では、第4の分離材料152は、誘電体酸化物材料、例えば、SiO
x(例えば、SiO
2)から形成され、それを含む。第4の分離材料152は、実質的に均質であり得、又は第4の分離材料152は、不均質であり得る。いくつかの実施形態では、第4の分離材料152は、実質的に均質である。追加の実施形態では、第4の分離材料152は、不均質である。第4の分離材料152は、例えば、少なくとも2つの異なる誘電体材料のスタックから形成され得、それを含み得る。第4の分離材料152の上面は、第2のルーティング構造体160(
図6A~
図6D)の上部境界(例えば、上面)の垂直方向に上にあるように形成され得る。
【0104】
引き続き
図6A~
図6Dを参照すると、追加のベース構造体171及び第5の分離材料174を含む追加のマイクロ電子デバイス構造体175(例えば、第2のウェハ)が、第4の分離材料152に取り付けられ得る。追加のマイクロ電子デバイス構造体175の追加のベース構造体171は、ベース材料又は構造物を備え、その上に、形成されたものの追加のフィーチャ(例えば、材料、構造体、デバイス)。いくつかの実施形態では、追加のベース構造体171は、ウェハを含む。追加のベース構造体171は、半導体材料(例えば、シリコン材料、このような単結晶シリコン又は多結晶シリコン(本明細書では「ポリシリコン」とも称される)、シリコンゲルマニウム、ゲルマニウム、ヒ化ガリウム、窒化ガリウム、リン化ガリウム、リン化インジウム、窒化インジウムガリウム、及び窒化アルミニウムガリウムのうちの1つ又は複数)、支持構造体上のベース半導体材料、ガラス材料(例えば、ボロシリケートガラス(BSP)、ホスホシリケートガラス(PSG)、フルオロシリケートガラス(FSG)、ボロホスホシリケートガラス(BPSG)、アルミノシリケートガラス、アルカリ土類ボロアルミノシリケートガラス、石英、チタニアシリケートガラス、ソーダ石灰ガラスのうちの1つ又は複数)、及びセラミック材料(例えば、多結晶窒化アルミニウム(p-AlN)、シリコンオン多結晶窒化アルミニウム(SOPAN)、窒化アルミニウム(AlN)、酸化アルミニウム(例えば、サファイア、α-Al
2O
3)、及び炭化ケイ素のうちの1つ又は複数)のうちの1つ又は複数から形成され得、それを含み得る。非限定的な例として、追加のベース構造体171は、半導体ウェハ(例えば、シリコンウェハ)、ガラスウェハ、又はセラミックウェハを含み得る。追加のベース構造体171は、その中に且つ/又はその上に形成された1つ又は複数の層、構造体、及び/又は領域を含み得る。
【0105】
追加のマイクロ電子デバイス構造体175の第5の分離材料174は、少なくとも1つの絶縁性材料から形成され得、それを含み得る。第5の分離材料174の材料組成は、第4の分離材料152の材料組成と実質的に同じであり得、又は第5の分離材料174の材料組成は、第4の分離材料152の材料組成とは異なり得る。いくつかの実施形態では、第5の分離材料174は、誘電体酸化物材料、例えば、SiOx(例えば、SiO2)から形成され、それを含む。
【0106】
追加のマイクロ電子デバイス構造体175を第4の分離材料152に取り付けるために、第4の分離材料152と物理的に接触する追加のマイクロ電子デバイス構造体175の第5の分離材料174が提供され得、第5の分離材料174と第4の分離材料152が、第5の分離材料174と第4の分離材料152との間に接合(例えば、酸化物と酸化物との接合)を形成するために、アニール条件に曝され得る。非限定的な例として、第5の分離材料174及び第4の分離材料152は、第4の分離材料152と第5の分離材料174との間に酸化物と酸化物との接合を形成するために、約400℃以上(例えば、約400℃~約800℃の範囲内、約800℃超)の温度に曝され得る。いくつかの実施形態では、第4の分離材料152及び第5の分離材料174は、第4の分離材料152と第5の分離材料174との間に酸化物と酸化物との接合を形成するために、約800℃超の少なくとも1つの温度に曝される。
【0107】
図6A~
図6Dに示すように、第5の分離材料174を第4の分離材料152に接合することは、第1の接続された分離構造体173を形成し得る。
図6A~
図6Dでは、第1の接続された分離構造体173の第5の分離材料174及び第4の分離材料152は、破線によって互いに区別される。しかしながら、第5の分離材料174及び第4の分離材料152は、互いに一体且つ連続的であり得る。別の言い方をすれば、第1の接続された分離構造体173は、その第1の領域として第5の分離材料174を含み、その第2の領域として第4の分離材料152を含む実質的にモノリシックな構造体であり得る。いくつかのそのような実施形態では、第5の分離材料174は、その第4の分離材料152に、ボンドラインを用いずに取り付けられ得る。
【0108】
次に
図7A~
図7Dを参照すると、
図6A~
図6Dを参照して以前に説明した処理段階に続くマイクロ電子デバイスを形成する方法の処理段階における、アレイ領域102’(
図7A)、デジット線出口領域104’(
図7B)、ワード線出口領域106’(
図7C)、及びソケット領域108’(
図7D)の、以前に説明した方向の視点からの簡略化された部分縦断面図が例示される。
図7A~
図7Dに集合的に表すように、第2のマイクロ電子デバイス構造体145は、垂直方向に反転され(例えば、Z方向に上下を逆にされ)得、第2のベース半導体構造体146(
図6A~
図6D)の上部分は、追加の充填溝148(
図6A~
図6D)内の第4の分離材料152を露出させ(例えば、覆わないようにし)、第4の分離材料152の残りの部分によって互いに分離された半導体構造体180を含む半導体階層178(
図7A及び
図7D)を形成するために、除去され得る。その後、第6の分離材料182が、半導体構造体180及び第4の分離材料152の表面の上に又はそれを覆って形成され得る。
【0109】
第2のマイクロ電子デバイス構造体145の垂直方向の反転に続いて、追加の充填溝148(
図6A~
図6D)の垂直方向に上にある第2のベース半導体構造体146(
図6A~
図6D)の上部分は、少なくとも1つの従来のウェハ薄化プロセス(例えば、従来のCMPプロセス;従来の乾式エッチングプロセス、又は従来の湿式エッチングプロセスなどの従来のエッチングプロセス)を使用して、除去され得る。半導体構造体180は、材料除去プロセスを通じて所望の垂直方向高さ(例えば、Z方向における)を示すように形成され得る。材料除去プロセスは、第4の分離材料152の部分(例えば、第2のマイクロ電子デバイス構造体145の垂直方向反転後の上部分)も除去し得る。
【0110】
図7A~
図7Dを集合的に参照すると、半導体構造体180(
図7A及び
図7D)を覆うように形成された第6の分離材料182及び第4の分離材料152は、少なくとも1つの絶縁性材料から形成され得、それを含み得る。第6の分離材料182の材料組成は、第4の分離材料152の材料組成と実質的に同じであり得、又は第6の分離材料182の材料組成は、第4の分離材料152の材料組成と異なり得る。いくつかの実施形態では、第6の分離材料182は、誘電体酸化物材料、例えば、SiO
x(例えば、SiO
2)から形成され、それを含む。第6の分離材料182は、実質的に均質であり得、又は第6の分離材料182は、不均質であり得る。いくつかの実施形態では、第6の分離材料182は、実質的に均質である。追加の実施形態では、第6の分離材料182は、不均質である。第6の分離材料182は、例えば、少なくとも2つの異なる誘電体材料のスタックから形成され得、それを含み得る。
図7A~
図7Dに示すように、第6の分離材料182の上面は、実質的に平面状であるように形成され得る。
【0111】
次に
図8A~
図8Dを参照すると、
図5A~
図5D及び
図7A~
図7Dを参照して以前に説明した処理段階に続くマイクロ電子デバイスを形成する方法の処理段階における、
図5A~
図5Dを参照して以前に説明した、アレイ領域102(
図8A)、デジット線出口領域104(
図8B)、ワード線出口領域106(
図8C)、及びソケット領域108(
図8D)の、以前に説明した方向の視点からの簡略化された部分縦断面図が例示される。
図8A~
図8Dに表すように、
図7A~
図7Dを参照して以前に説明した処理段階に続いて、第2のマイクロ電子デバイス構造体145が、垂直方向に反転され(例えば、Z方向に上下を逆にされ)得、その第6の分離材料182が、マイクロ電子デバイス構造体アセンブリ184を形成するために、第1のマイクロ電子デバイス構造体100の第3の分離材料140に取り付けられ(例えば、酸化物と酸化物との接合などを通じて接合され)得る。第2のマイクロ電子デバイス構造体145の第6の分離材料182を第1のマイクロ電子デバイス構造体100の第3の分離材料140に取り付ける(例えば、接合する)ことは、第6の分離材料182及び第3の分離材料140を備えるマイクロ電子デバイス構造体アセンブリ184の第2の接続された分離構造体186を形成し得る。第6の分離材料182の第3の分離材料140への取り付けに続いて、第2のマイクロ電子デバイス構造体145の追加のベース構造体171(
図7A~
図7D)を含む少なくとも追加のマイクロ電子デバイス構造体175(
図7A乃至
図7D)が、第5の分離材料174を露出させるために除去され得る。いくつかの実施形態では、マイクロ電子デバイス構造体アセンブリ184を形成するために、第6の分離材料182を第3の分離材料140に取り付けた後、第5の分離材料174(
図7A~
図7D)の部分は、少なくとも1つの従来のウェハ薄化プロセス(例えば、従来のCMPプロセス;従来の乾式エッチングプロセス、又は従来の湿式エッチングプロセスなどの従来のエッチングプロセス)を使用して除去され得る。
【0112】
図8A~
図8Dに表すように、マイクロ電子デバイス構造体アセンブリ184は、第2のマイクロ電子デバイス構造体145のアレイ領域102’(
図7A)、デジット線出口領域104’(
図7B)、ワード線出口領域106’(
図7C)、及びソケット領域108’(
図7D)が、それぞれ、第1のマイクロ電子デバイス構造体100のアレイ領域102(
図5A)、デジット線出口領域104(
図5B)、ワード線出口領域106(
図5C)、及びソケット領域108(
図5D)と水平方向に重なる(例えば、それらと実質的に水平方向に整列される)ように、第1のマイクロ電子デバイス構造体100に取り付けられ得る。したがって、
図8A~
図8Dでは、アレイ領域102(
図8A)、デジット線出口領域104(
図8B)、ワード線出口領域106(
図8C)、及びソケット領域108(
図8D)は、それぞれ、
図7A~
図7Dを参照して以前に説明した処理段階に続く第2のマイクロ電子デバイス構造体145のアレイ領域102’(
図7A)、デジット線出口領域104’(
図7B)、ワード線出口領域106’(
図7C)、及びソケット領域108’(
図7D)のフィーチャを含む。
図8A~
図8Dに示す異なる領域は、本開示の方法に従って第1のマイクロ電子デバイス構造体100を処理することによって形成される第1のマイクロ電子デバイス構造体100(
図1及び
図5A~
図5D)の異なる領域として以前に説明したが、これらの領域は、以下に更に詳細に説明するように、第1のマイクロ電子デバイス構造体100及び第2のマイクロ電子デバイス構造体145を使用して形成される本開示のマイクロ電子デバイスの領域になることが理解されるであろう。したがって、これらの異なる領域は、第1のマイクロ電子デバイス構造体100のフィーチャ(例えば、構造体、材料、デバイス)及び/又はフィーチャの部分に限定されない。代わりに、これらの領域は、追加のフィーチャ(例えば、追加の構造体、追加の材料、追加のデバイス)、追加のフィーチャの部分、及び/又は変更されたフィーチャを包含し、含むように、本開示の方法を通じて発展する。
【0113】
マイクロ電子デバイス構造体アセンブリ184を形成するために、第1のマイクロ電子デバイス構造体100の第3の分離材料140と物理的に接触する第2のマイクロ電子デバイス構造体145の第6の分離材料182が提供され得、次いで、第6の分離材料182及び第3の分離材料140が、第6の分離材料182と第3の分離材料140との間に接合(例えば、酸化物と酸化物との接合)を形成するために、アニール条件に曝され得る。非限定的な例として、第6の分離材料182及び第3の分離材料140は、第6の分離材料182と第3の分離材料140との間に酸化物と酸化物との接合を形成するために、約400℃以上(例えば、約400℃~約800℃の範囲内、約800℃超)の温度に曝され得る。いくつかの実施形態では、第6の分離材料182及び第3の分離材料140は、第6の分離材料182と第3の分離材料140との間に酸化物と酸化物との接合を形成するために、約800℃超の少なくとも1つの温度に曝され得る。
【0114】
図8A~
図8Dでは、第2の接続された分離構造体186の第6の分離材料182及び第3の分離材料140は、破線によって互いに区別される。しかしながら、第6の分離材料182及び第3の分離材料140は、互いに一体且つ連続的であり得る。別の言い方をすれば、第2の接続された分離構造体186は、その第1の領域(例えば、上部領域)として第6の分離材料182を含み、その第2の領域(例えば、下部領域)として第3の分離材料140を含む、実質的にモノリシックな構造体であり得る。第2の接続された分離構造体186について、その第6の分離材料182は、その第3の分離材料140に、ボンドラインを用いずに取り付けられ得る。
【0115】
次に
図9A~
図9Dを参照すると、
図8A~
図8Dを参照して以前に説明した処理段階に続くマイクロ電子デバイスを形成する方法の処理段階における、アレイ領域102(
図9A)、デジット線出口領域104(
図9B)、ワード線出口領域106(
図9C)、及びソケット領域108(
図9D)の、以前に説明した方向の視点からの簡略化された部分縦断面図が例示される。
図9B及び
図9Cに集合的に表すように、第7のコンタクト構造体176は、デジット線出口領域104(
図9B)及びワード線出口領域106(
図9C)内に形成され得る。第7のコンタクト構造体176は、第7のコンタクト構造体176の第1のグループ176A(
図9B)及び第7のコンタクト構造体176の第2のグループ176B(
図9C)を含む。第7のコンタクト構造体176の第1のグループ176Aは、デジット線出口領域104内に位置し得、第7のコンタクト構造体176の第2のグループ176Bは、ワード線出口領域106内に位置し得る。第7のコンタクト構造体176の第1のグループ176Aは、デジット線出口領域104(
図9B)内で第4のコンタクト構造体142の第1のグループ142Aに結合されるように形成され得、第7のコンタクト構造体176の第2のグループ176Bは、ワード線出口領域106(
図9C)内の第4のコンタクト構造体142の第2のグループ142Bに結合するように形成され得る。例えば、第7のコンタクト構造体176の第1のグループ176Aは、第1のグループ142Aの第4のコンタクト構造体142と物理的に接触し、これまで垂直方向に(例えば、Z方向において)延在するように形成され得、第7のコンタクト構造体176の第2のグループ176Bは、第2のグループ142Bの第4のコンタクト構造体142と物理的に接触し、これまで垂直方向に(例えば、Z方向において)延在するように形成され得る。
【0116】
引き続き
図9B及び
図9Cを参照すると、いくつかの実施形態では、XY平面における第7のコンタクト構造体176の断面形状は、実質的に円形、実質的に楕円形、実質的に長方形、又は実質的に正方形であり得る。いくつかの実施形態では、第7のコンタクト構造体176の断面形状は、実質的に楕円形である。
【0117】
いくつかの実施形態では、第1のグループ176A(
図9B)及び第2のグループ176B(
図9C)を含む第7のコンタクト構造体176は、先細の側壁177を示すように形成され得る。
図9Bを参照すると、第1のグループ176Aの第7のコンタクト構造体176の上部寸法D
9は、第1の水平方向(例えば、X方向)において、第7のコンタクト構造体176の下部寸法D
10よりも大きくてもよい。加えて、第1のグループ176Aの第7のコンタクト構造体176の上部寸法D
9は、第2の水平方向(例えば、Y方向)において、第7のコンタクト構造体176の下部寸法D
10より大きくてもよい。
【0118】
いくつかの実施形態では、上部寸法D9は、約40nm~約60nm、例えば、約40nm~約50nm、又は約50nm~約60nmの範囲内であり、下部寸法D10は、約30nm~約50nm、例えば、約30nm~約40nm、又は約40nm~約50nmの範囲内である。しかしながら、本開示はこのように限定されず、上部寸法D9及び下部寸法D10は、記載のものとは異なっていてもよい。いくつかの実施形態では、上部寸法D9及び下部寸法D10は、第3のコンタクト構造体132のそれぞれの上部寸法D1、D3、及び下部寸法D2、D4よりも大きく、第4のコンタクト構造体142のそれぞれの上部寸法D5、D7、及び下部寸法D6、D8よりも小さい。
【0119】
いくつかの実施形態では、D9:D10の比は、約1.2:1.0~約2.0:1.0、例えば、約1.2:1.0~約1.5:1.0、又は約1.5:1.0~約2.0:1.0の範囲内である。
【0120】
いくつかの実施形態では、第1のグループ176Aの第7のコンタクト構造体176の上部寸法D9及び下部寸法D10は、デジット線118が延在する第2の水平方向(例えば、Y方向)に実質的に垂直である第1の水平方向において(例えば、X方向において)、より大きい。いくつかのそのような実施形態では、第7のコンタクト構造体176の第1のグループ176Aの上部寸法D9及び下部寸法D10は、第1の水平方向において、第2の水平方向における第4のコンタクト構造体142の第1のグループ176Aのそれぞれの上部寸法D9及び下部寸法D10よりも大きい。いくつかの実施形態では、第7のコンタクト構造体176の第1のグループ176Aの上部寸法D9は、第1の水平方向(例えば、X方向)において約60nmであり、第2の水平方向(例えば、Y方向)において約40nmであり、下部寸法D10は、第1の方向において約50nmであり、第2の水平方向において約30nmである。
【0121】
いくつかの実施形態では、上部寸法D9及び下部寸法D10は、第3のコンタクト構造体132のそれぞれの上部寸法D1、D3、及び下部寸法D2、D4よりも大きく、第4のコンタクト構造体142のそれぞれの上部寸法D5、D7、及び下部寸法D6、D8よりも小さい。
【0122】
図9Cを参照すると、第7のコンタクト構造体176の上部寸法D
11は、第2の水平方向(例えば、Y方向)において、第7のコンタクト構造体176の下部寸法D
12よりも大きい。加えて、第2のグループ176Bの第7のコンタクト構造体176の上部寸法D
11は、第1の水平方向(例えば、X方向)において、第4のコンタクト構造体142の下部寸法D
12よりも大きくてもよい。
【0123】
いくつかの実施形態では、上部寸法D11は、約40nm~約60nm、例えば、約40nm~約50nm、又は約50nm~約60nmの範囲内であり、下部寸法D12は、約30nm~約50nm、例えば、約30nm~約40nm、又は約40nm~約50nmの範囲内である。しかしながら、本開示はこのように限定されるものではなく、上部寸法D11及び下部寸法D12は、記載のものとは異なっていてもよい。いくつかの実施形態では、上部寸法D11及び下部寸法D12は、第3のコンタクト構造体132のそれぞれの上部寸法D1、D3、及び下部寸法D2、D4よりも大きく、第4のコンタクト構造体142のそれぞれの上部寸法D5、D7、及び下部寸法D6、D8よりも小さい。いくつかの実施形態では、第7のコンタクト構造体176の第2のグループ176Bの上部寸法D11は、第7のコンタクト構造体176の第1のグループ176Aの上部寸法D9と実質的に同じであり、第7のコンタクト構造体176の第2のグループ176Bの下部寸法D12は、第7のコンタクト構造体176の第1のグループ176Aの下部寸法D10と実質的に同じである。
【0124】
いくつかの実施形態では、第2のグループ176Bの第7のコンタクト構造体176の上部寸法D11及び下部寸法D12は、ワード線120が延在する第1の水平方向(例えば、X方向)に実質的に垂直である第2の水平方向において(例えば、Y方向において)、より大きい。いくつかのそのような実施形態では、第7のコンタクト構造体176の第2のグループ176Bの上部寸法D11及び下部寸法D12は、第2の水平方向において、第2の方向における第7のコンタクト構造体176の第2のグループ176Bのそれぞれの上部寸法D11及び下部寸法D12よりも大きい。いくつかの実施形態では、第7のコンタクト構造体176の第2のグループ176Bの上部寸法D11は、第2の水平方向(例えば、Y方向)において約60nmであり、第1の水平方向(例えば、X方向)において約40nmであり、下部寸法D12は、第2の水平方向において約50nmであり、第1の水平方向において約30nmである。したがって、いくつかの実施形態では、第7のコンタクト構造体176の第1のグループ176Aの上部寸法D9及び下部寸法D11は、第1の水平方向(例えば、X方向)において、第7のコンタクト構造体176の第2のグループ176Bのそれぞれの上部寸法D11及び下部寸法D12よりも大きく、第2の水平方向(例えば、Y方向)において、第7のコンタクト構造体176の第2のグループ176Bのそれぞれの上部寸法D11及び下部寸法D12よりも小さい。
【0125】
図9Bを参照すると、デジット線出口領域104内で、第7のコンタクト構造体176の第1のグループ176A、第4のコンタクト構造体142の第1のグループ142A、及び第3のコンタクト構造体132の第1のグループ132Aは、デジット線118に電気的に接続された第1の深部コンタクト構造体188を形成し得る。第1の深部コンタクト構造体188は、第4の分離材料152、第6の分離材料182、及び第3の分離材料140を通って垂直方向に(例えば、Z方向において)延在し得る。第1の深部コンタクト構造体188の各々(各々個々に、第1のグループ176Aの第7のコンタクト構造体176、第1のグループ142Aの第4のコンタクト構造体142、及び第1のグループ132Aの第3のコンタクト構造体132のうちの1つを含む)は、いわゆる「アレイの縁部」デジット線コンタクト構造体と称され得る。
【0126】
図9Cを参照すると、ワード線出口領域106内で、第7のコンタクト構造体176の第2のグループ176B、第4のコンタクト構造体142の第2のグループ142B、及び第3のコンタクト構造体132の第2のグループ132Bは、ワード線120に電気的に接続された第2の深部コンタクト構造体190を形成し得る。第2の深部コンタクト構造体190は、第4の分離材料152、第6の分離材料182、及び第3の分離材料140を通って垂直方向に(例えば、Z方向において)延在し得る。第2の深部コンタクト構造体190の各々(各々個々に、第2のグループ176Bの第7のコンタクト構造体176、第2のグループ142Bの第4のコンタクト構造体142、及び第2のグループ132Bの第3のコンタクト構造体132のうちの1つを含む)は、いわゆる「アレイの縁部」ワード線コンタクト構造体と称され得る。いくつかの実施形態では、第1の深部コンタクト構造体188は、第2の深部コンタクト構造体190よりも大きい。例えば、いくつかの実施形態では、第1の深部コンタクト構造体188の第3のコンタクト構造体132の第1のグループ132A、第4のコンタクト構造体142の第1のグループ142A、及び第7のコンタクト構造体176の第1のグループ176Aのうちの1つ又は複数(例えば、その各々)は、第2の深部コンタクト構造体190の第3のコンタクト構造体132のそれぞれの第2のグループ132B、第4のコンタクト構造体142の第2のグループ142B、第7のコンタクト構造体176の第2のグループ176Bよりも大きい。
【0127】
図9B及び
図9Cを参照すると、第7のコンタクト構造体176は、例えば、第4の分離材料152及び第6の分離材料182を通って開口部を形成して、第1のグループ142A及び第2のグループ142Bの第4のコンタクト構造体142の上部(例えば、Z方向)の表面を露出させることによって形成され得る。第4の分離材料152及び第6の分離材料182を通って開口部を形成した後、開口部は、第7のコンタクト構造体176を形成するために、導電性材料で充填され得る。いくつかの実施形態では、第7のコンタクト構造体176の形成のための位置合わせマークは、マイクロ電子デバイス構造体アセンブリ184の分離材料(例えば、SiO
xなどの誘電体酸化物材料)を通して明確に観察され得る。
【0128】
いくつかの実施形態では、第7のコンタクト構造体176の上部分は、制御ロジックデバイス170の上面(
図10A及び
図10D)の上方で垂直方向に(例えば、Z方向に)延在する。
【0129】
依然として
図9B及び
図9Cを参照すると、第7のコンタクト構造体176(その第1のグループ176A(
図9B)及び第2のグループ176B(
図9C)を含む)は、導電性材料から形成され得、それを含み得る。非限定的な例として、第7のコンタクト構造体176は、各々個々に、少なくとも1つの金属、少なくとも1つの合金、及び少なくとも1つの導電性金属含有材料(例えば、導電性金属窒化物、導電性金属ケイ化物、導電性金属炭化物、導電性金属酸化物)のうちの1つ又は複数から形成され得、それを含み得る。いくつかの実施形態では、第7のコンタクト構造体176は、各々個々に、Wから形成され、それを含む。第7のコンタクト構造体176の各々は、実質的に均質であり得、又は第7のコンタクト構造体176のうちの1つ又は複数は、個々に、不均質であり得る。いくつかの実施形態では、第7のコンタクト構造体176の各々は、実質的に均質である。追加の実施形態では、第7のコンタクト構造体176の各々は、不均質である。各第7のコンタクト構造体176は、例えば、少なくとも2つの異なる導電性材料のスタックから形成され得、それを含み得る。
【0130】
次に
図10A~
図10Dを参照すると、
図9A~
図9Dを参照して以前に説明した処理段階に続くマイクロ電子デバイスを形成する方法の処理段階における、アレイ領域102(
図10A)、デジット線出口領域104(
図10B)、ワード線出口領域106(
図10C)、及びソケット領域108(
図10D)の、以前に説明した方向の視点からの簡略化された部分縦断面図が例示される。
図10A~
図10Dに集合的に表すように、BEOL構造体が、マイクロ電子デバイス250を形成するために、第2のルーティング階層158及び第7のコンタクト構造体176(
図10B及び
図10C)の上に形成され得る。例えば、第3のルーティング構造体194(
図10A及び
図10D)を含む少なくとも1つの第3のルーティング階層192(
図10A及び
図10D)は、第2のルーティング階層158の上に形成され得、第4のルーティング構造体198を含む少なくとも1つの第4のルーティング階層196が、第3のルーティング階層192(
図10A及び
図10D)の上に形成され得、第5のルーティング構造体202を含む少なくとも1つの第5のルーティング階層200が、第4のルーティング階層196の上に形成され得る。第3のルーティング階層192(
図10A及び
図10D)の第3のルーティング構造体194(
図10A及び
図10D)のうちの1つ又は複数は、第8のコンタクト構造体204(
図10A及び
図10D)を介して、第2のルーティング階層158の第2のルーティング構造体160のうちの1つ又は複数に結合され得る。加えて、第4のルーティング階層196の第4のルーティング構造体198のうちの1つ又は複数は、第9のコンタクト構造体206(
図10A及び
図10D)を介して、第3のルーティング階層192(
図10A及び
図10D)の第3のルーティング構造体194(
図10A及び
図10D)のうちの1つ又は複数に結合され得る。更に、第5のルーティング階層200の第5のルーティング構造体202のうちの1つ又は複数(例えば、1つ又は複数の導電性パッド構造体)は、第10のコンタクト構造体208(
図10D)を介して、第4のルーティング階層196の第4のルーティング構造体198のうちの1つ又は複数に結合され得る。追加の実施形態では、第10のコンタクト構造体208(
図10D)のうちの少なくともいくつか(例えば、全て)が省略され(例えば、形成されない)、第5のルーティング階層200の第5のルーティング構造体202のうちの1つ又は複数が、第4のルーティング階層196の第4のルーティング構造体198のうちの1つ又は複数と直接物理的に接触するように形成される。
【0131】
第3のルーティング構造体194(
図10A及び
図10D)、第4のルーティング構造体198、第5のルーティング構造体202、第8のコンタクト構造体204(
図10A及び
図10D)、第9のコンタクト構造体206(
図10A及び
図10D)、及び第10のコンタクト構造体208(
図10D)(存在する場合)は、各々、導電性材料から形成され得、それを含み得る。非限定的な例として、第3のルーティング構造体194(
図10A~
図10D)、第4のルーティング構造体198、第5のルーティング構造体202、第8のコンタクト構造体204(
図10A及び
図10D)、第9のコンタクト構造体206(
図10A及び
図10D)、及び第10のコンタクト構造体208(
図10D)は、個々に、少なくとも1つの金属、少なくとも1つの合金、及び少なくとも1つの導電性金属含有材料(例えば、導電性金属窒化物、導電性金属ケイ化物、導電性金属炭化物、導電性金属酸化物)のうちの1つ又は複数から形成され得、それを含み得る。いくつかの実施形態では、第3のルーティング構造体194(
図10A~
図10D)は、各々、Wから形成され、それを含み、第4のルーティング構造体198は、各々、Cuから形成され、それを含み、第5のルーティング構造体202は、Alから形成され、それを含み、第8のコンタクト構造体204(
図10A及び
図10D)、第9のコンタクト構造体206(
図10A及び
図10D)、及び第10のコンタクト構造体208(
図10D)は、各々、Wから形成され、それを含む。
【0132】
依然として、
図10A~
図10Dを集合的に参照すると、第7の分離材料210は、少なくとも第3のルーティング構造体194(
図10A~
図10D)、第4のルーティング構造体198、第5のルーティング構造体202、第8のコンタクト構造体204(
図10A~
図10D)、第9のコンタクト構造体206(
図10A及び
図10D)、及び第10のコンタクト構造体208(
図10D)(存在する場合)の部分の上に又はそれを覆って形成され得る。第7の分離材料210は、少なくとも1つの絶縁性材料から形成され得、それを含み得る。いくつかの実施形態では、第7の分離材料210は、誘電体酸化物材料、例えば、SiO
x(例えば、SiO
2)から形成され、それを含む。第7の分離材料210は、実質的に均質であり得、又は第7の分離材料210は、不均質であり得る。いくつかの実施形態では、第7の分離材料210は、実質的に均質である。追加の実施形態では、第7の分離材料210は、不均質である。第7の分離材料210は、例えば、少なくとも2つの異なる誘電体材料のスタックから形成され得、それを含み得る。加えて、1つ又は複数の開口部は、第5のルーティング階層200の第5のルーティング構造体202(例えば、1つ又は複数の導電性パッド構造体)のうちの1つ又は複数の1つ又は複数の部分を露出させる(したがって、それへのアクセスを容易にする)ために、第7の分離材料210内に形成され得る。
【0133】
図10A~
図10Dに示すように、
図1~
図10Dを参照して上述した方法は、本明細書に以前に説明したフィーチャ(例えば、構造体、材料、デバイス)を含むマイクロ電子デバイス250(例えば、DRAMデバイスなどのメモリデバイス)の形成を実現し得る。いくつかの実施形態では、第3のルーティング構造体194(
図10A~
図10D)、第4のルーティング構造体198、及び第5のルーティング構造体202のうちの少なくともいくつかは、マイクロ電子デバイス250のためのグローバルルーティング構造体として用いられる。第3のルーティング構造体194(
図10A~
図10D)、第4のルーティング構造体198、及び第5のルーティング構造体202は、例えば、外部バスからグローバル信号を受信し、グローバル信号をマイクロ電子デバイス250の他のフィーチャ(例えば、構造体、デバイス)に中継するように構成され得る。
【0134】
デジット線118は、第3のルーティング構造体194によって制御ロジックデバイス170(
図10A及び
図10D)のうちの1つ又は複数に結合され得る。加えて、ワード線120は、第3のルーティング構造体194によって制御ロジックデバイス170(
図10A及び
図10D)のうちの1つ又は複数に結合され得る。
【0135】
下部寸法D
4、D
8と比較して相対的により大きい上部寸法D
5、D
7を有する第4のコンタクト構造体142の形成は、第2のマイクロ電子デバイス構造体145を第1のマイクロ電子デバイス構造体100に取り付けた後、それぞれのデジット線118及びワード線120に電気的に接続するための第1の深部コンタクト構造体188(
図10B)及び第2の深部コンタクト構造体190(
図10C)を形成するために、第7のコンタクト構造体176を第4のコンタクト構造体142に電気的に結合することを容易にし得る。加えて、第3のコンタクト構造体132(例えば、D
2、D
4)の下部分(下端部)の相対的により小さいサイズは、デジット線118及びワード線120のピッチ及び間隔において、第1の深部コンタクト構造体188及び第2の深部コンタクト構造体190のそれぞれのデジット線118及びワード線120への電気的接続を容易にする。したがって、第1の深部コンタクト構造体188及び第2の深部コンタクト構造体190の上部分は、第1の深部コンタクト構造体188及び第2の深部コンタクト構造体190の下部分よりも大きいピッチで離隔され得る。加えて、以下に更に詳細に説明するように、第1の深部コンタクト構造体188及び第2の深部コンタクト構造体190は、隣接する第1の深部コンタクト構造体188と第2の深部コンタクト構造体190との間の間隔が、デジット線118の間隔及びワード線120の間隔に対して増加し得るように、千鳥状パターンに配置され得る。
【0136】
第1の深部コンタクト構造体188及び第2の深部コンタクト構造体190は、第4のコンタクト構造体142と第3のコンタクト構造体132との間の界面(例えば、第1のマイクロ電子デバイス構造体100と第2のマイクロ電子デバイス構造体145との間の界面)において、第3のコンタクト構造体132の界面よりも大きい断面積(例えば、XY平面内)を備え得る。
【0137】
したがって、第4のコンタクト構造体142は、導電性構造体(例えば、デジット線、ワード線)に結合されたコンタクト構造体を形成する従来の方法と比較して、コンタクトミスアライメントのリスクを低減し、比較的複雑なコンタクトの整列動作及びシステムの必要性を軽減することができる。
【0138】
いくつかの実施形態では、第4のコンタクト構造体142の第1のグループ142A及び第2のグループ142Bを含む第4のコンタクト構造体142のサイズの縮小された寸法は、第2のマイクロ電子デバイス構造体145の制御ロジックデバイス170のトランジスタ150の量(数)よりも多い量(数)のメモリセル144を含むように、第1のマイクロ電子デバイス構造体100を形成することを容易にし得る。
【0139】
次に
図11を参照すると、本開示の実施形態による、マイクロ電子デバイス250の個々の異なる領域(例えば、アレイ領域102、例えば、第1のアレイ領域102A、第2のアレイ領域102B、第3のアレイ領域102C、第4のアレイ領域102D、第5のアレイ領域102E、第6のアレイ領域102F、第7のアレイ領域102G、第8のアレイ領域102H、第9のアレイ領域102I、ソケット領域108)内の異なる制御ロジックセクション(以下に更に詳細に説明する)の配置、並びに異なる制御ロジックセクション内の異なる制御ロジックデバイス(例えば、制御ロジックデバイス170(
図10A及び
図10D)に対応する)へのルーティング配置を例示する、マイクロ電子デバイス250の簡略化された平面図が描かれている。異なる制御ロジックセクションの異なる制御ロジックデバイスは、マイクロ電子デバイス250のメモリセル144(
図10A)の垂直方向に上方(例えば、Z方向)に位置付けられ得る。異なる制御ロジックデバイスのうちの少なくともいくつかは、
図10A~
図10Dを参照して以前に説明した様式でメモリセル144(
図10A)に結合され得る。説明を明瞭にし、理解を容易にするために、
図10A~
図10Dを参照して以前に説明したマイクロ電子デバイス250の全てのフィーチャ(例えば、構造体、材料、デバイス)が
図11に例示されるわけではない。
【0140】
図11に示すように、各アレイ領域102の水平方向区域内で、マイクロ電子デバイス250は、センスアンプ(SA)セクション252及びサブワード線ドライバ(SWD)セクション254の所望の配置を含むように形成され得る。SAセクション252は、以下に更に詳細に説明するように、マイクロ電子デバイス250のデジット線118に結合されたSAデバイスを含み得る。デジット線118は、マイクロ電子デバイス250内のSAセクション252のSAデバイスの垂直方向(例えば、Z方向)に下にあり得る。SWDセクション254は、以下にまた更に詳細に説明するように、マイクロ電子デバイス250のワード線120に結合されたSWDデバイスを含み得る。ワード線120は、マイクロ電子デバイス250内のSWDセクション254のSWDデバイスの垂直方向(例えば、Z方向)に下にあり得る。
【0141】
個々のアレイ領域102(例えば、第1のアレイ領域102A、第2のアレイ領域102B、第3のアレイ領域102C、第4のアレイ領域102D、第5のアレイ領域102E、第6のアレイ領域102F、第7のアレイ領域102G、第8のアレイ領域102H)の水平方向区域内のSAセクション252は、第1のSAセクション252A及び第2のSAセクション252Bを含み得る。個々のアレイ領域102について、第1のSAセクション252A及び第2のSAセクション252Bは、アレイ領域102の互いに反対側の角部(例えば、斜めに対向する角部)に、又はそれに近接して位置付けられ得る。例えば、
図11に示すように、個々のアレイ領域102について、第1のSAセクション252Aは、アレイ領域102の第1の角部256Aに又はその近傍に位置付けられ得、第2のSAセクション252Bは、第1の角部256Aの斜め反対側(例えば、斜め向かい)に位置するアレイ領域102の第2の角部256Bに又はその近傍に位置付けられ得る。
【0142】
個々のアレイ領域102内の各SAセクション252(例えば、第1のSAセクション252A、第2のSAセクション252B)について、SAセクション252のSAデバイスは、デジット線ルーティング及びコンタクト構造体258によって、アレイ領域102を通って水平方向に(例えば、Y方向において)延在するデジット線118のグループに結合され得る。デジット線ルーティング及びコンタクト構造体258は、例えば、本明細書に以前に説明したルーティング構造体のうちのいくつか(例えば、第2のルーティング構造体160(
図10A及び
図10B)のうちのいくつか)及びコンタクト構造体のうちのいくつか(例えば、第1の深部コンタクト構造体188のうちのいくつか(
図10B))に対応し得る。
【0143】
個々のアレイ領域102(例えば、第1のアレイ領域102A、第2のアレイ領域102B、第3のアレイ領域102C、第4のアレイ領域102D、第5のアレイ領域102E、第6のアレイ領域102F、第7のアレイ領域102G、第8のアレイ領域102H)の水平方向区域内のSWDセクション254は、第1のSWDセクション254A及び第2のSWDセクション254Bを含み得る。個々のアレイ領域102について、第1のSWDセクション254A及び第2のSWDセクション254Bは、第1のSAセクション252A及び第2のSAセクション252Bとは異なる角部に又はその近傍に位置付けられ得る。加えて、第1のSWDセクション254Aに関連付けられたアレイ領域102の角部は、第2のSWDセクション254Bに関連付けられたアレイ領域102の角部に対向(例えば、斜めに対向)し得る。例えば、
図11に示すように、個々のアレイ領域102について、第1のSWDセクション254Aは、アレイ領域102の第3の角部256Cに又はその近傍に位置付けられ得、第2のSWDセクション254Bは、第3の角部256Cの斜め反対側(例えば、斜め向かい)に位置するアレイ領域102の第4の角部256Dに又はその近傍に位置付けられ得る。
【0144】
個々のアレイ領域102内の各SWDセクション254(例えば、第1のSWDセクション254A、第2のSWDセクション254B)について、SWDセクション254のSWDデバイスは、ワード線ルーティング及びコンタクト構造体260によって、アレイ領域102を通って水平方向に(例えば、X方向において)延在するワード線120のグループに結合され得る。ワード線ルーティング及びコンタクト構造体260は、例えば、本明細書に以前に説明したルーティング構造体のうちのいくつか(例えば、第2のルーティング構造体160(
図10A及び
図10B)のうちのいくつか)、及びコンタクト構造体のうちのいくつか(例えば、第2の深部コンタクト構造体190のうちのいくつか(
図10C))に対応し得る。
【0145】
第1のデジット線出口サブ領域104Aは、奇数デジット線118Aなどの第1のグループのデジット線118に結合され得、第2のデジット線出口サブ領域104Bは、偶数デジット線118Bなどの第2のグループのデジット線118に結合され得る。第1のデジット線出口サブ領域104Aは、アレイ領域102の同じ列105内に位置する第2のデジット線出口サブ領域104Bと交互になり得る。いくつかのそのような実施形態では、第1のデジット線出口サブ領域104Aは、水平方向において(例えば、Y方向において)、第2のデジット線出口サブ領域104Bと交互になる。いくつかの実施形態では、水平方向に(例えば、X方向において)互いに水平方向に隣接する第1のデジット線出口サブ領域104Aは、同じである。したがって、アレイ領域102の水平方向に隣接する列105に位置するデジット線出口サブ領域104A、104Bに結合されたデジット線118は、同じタイプのデジット線118(奇数デジット線118A又は偶数デジット線118Bのうちの1つ)に結合され得る。
【0146】
第1のワード線出口サブ領域106Aは、奇数ワード線120Aなどの第1のグループのワード線120に結合され得、第2のワード線出口サブ領域106Bは、偶数ワード線120Bなどの第2のグループのワード線120に結合され得る。第1のワード線出口サブ領域106Aは、アレイ領域102の同じ行103内に位置する第2のワード線出口サブ領域106Bと交互になり得る。いくつかのそのような実施形態では、第1のワード線出口サブ領域106Aは、水平方向に(例えば、X方向において)第2のワード線出口サブ領域106Bと交互になる。いくつかの実施形態では、水平方向に(例えば、Y方向において)互いに水平方向に隣接する第1のワード線出口サブ領域106Aは同じである。したがって、互いに水平方向に隣接し、アレイ領域102の水平方向に隣接する行103内に位置するワード線出口サブ領域106A、106Bに結合されたワード線120は、同じタイプのワード線120(奇数ワード線120A又は偶数ワード線120Bのうちの1つ)に結合され得る。
【0147】
アレイ領域102の各々は、第1の水平方向において(例えば、Y方向において)第1のデジット線出口サブ領域104Aのうちの1つ及び第2のデジット線出口サブ領域104Bのうちの1つによって水平方向に隣接され得、第2の水平方向において(例えば、X方向において)第1のワード線出口サブ領域106Aのうちの1つ及び第2のワード線出口サブ領域106Bのうちの1つによって水平方向に隣接され得る。いくつかの実施形態では、第1のデジット線出口サブ領域104Aは、アレイ領域102の第1の水平方向端部に(例えば、Y方向において)位置し得、第2のデジット線出口サブ領域104Bは、アレイ領域102の第2の反対側の水平方向端部に(例えば、Y方向において)位置し得、第1のワード線出口サブ領域106Aは、アレイ領域102の異なる第1の水平方向端部に(例えば、X方向において)位置し得、第2のワード線出口サブ領域106Bは、アレイ領域102の異なる第2の反対側の水平方向端部に(例えば、X方向において)位置し得る。いくつかのそのような実施形態では、アレイ領域102の実質的に全ての側面が、第1のデジット線出口サブ領域104A、第2のデジット線出口サブ領域104B、第1のワード線出口サブ領域106A、及び第2のワード線出口サブ領域106Bのうちの1つによって囲まれる。
【0148】
アレイ領域102内のSAセクション252の各々は、奇数デジット線118A及び偶数デジット線118Bに接続され得、アレイ領域102内のSWDセクション254の各々は、奇数ワード線120A及び偶数ワード線120Bに接続され得る。
【0149】
引き続き
図11を参照すると、各アレイ領域102の水平方向区域内で、マイクロ電子デバイス250は、追加の制御ロジックデバイス(例えば、SAデバイス及びSWDデバイス以外の制御ロジックデバイス)を個々に含む追加の制御ロジックセクションを含み得る。例えば、各アレイ領域102について、追加の制御ロジックセクション262は、SAセクション252とSWDセクション254との間(例えば、アレイ領域102内の相対的により水平方向の中心位置)に水平方向に位置付けられ得る。追加の制御ロジックセクション262は、列デコーダデバイスを含む列デコーダデバイスセクション、及びMWDデバイスを含む主ワード線(MWD)セクションを含み得るが、これらに限定されない。
【0150】
依然として
図11を参照すると、各ソケット領域108の水平方向区域内で、マイクロ電子デバイス250は、更なる制御ロジックデバイス(例えば、アレイ領域102の水平方向区域内に位置する制御ロジックデバイス以外の制御ロジックデバイス)を個々に含む更なる制御ロジックセクション264を含み得る。更なる制御ロジックセクション264内の更なる制御ロジックデバイスのうちの少なくともいくつかは、アレイ領域102の水平方向区域内に位置する制御ロジックデバイスとは異なる構成及び異なる動作機能を有し得る。非限定的な例として、更なる制御ロジックセクション264は、バンクロジックデバイスを含むバンクロジックセクションを含み得る。
【0151】
図12Aは、
図11のマイクロ電子デバイス250のボックス270に例示される第1のデジット線出口サブ領域104Aの簡略化された平面図である。デジット線118は、第1のデジット線出口サブ領域104A内で水平方向に(例えば、Y方向において)終端し得る。いくつかの実施形態では、1つおきのデジット線118(例えば、奇数デジット線118A)は、第1のデジット線出口サブ領域104A内のデジット線ルーティング及びコンタクト構造体258に結合される。
【0152】
第1のデジット線出口サブ領域104Aの水平方向境界273は、第1のデジット線出口サブ領域104Aと、水平方向に(例えば、Y方向において)隣接するアレイ領域102との間の界面を備え得る。言い換えれば、いくつかの実施形態では、第1のデジット線出口サブ領域104Aは、アレイ領域102の列105(
図11)内で水平方向に隣接するアレイ領域102との間に直接位置し、これと接触し得る。
【0153】
いくつかの実施形態では、デジット線コンタクト及びルーティング構造体258は、千鳥状である。いくつかのそのような実施形態では、水平方向に(例えば、X方向において)隣接する奇数デジット線118Aに結合されたデジット線コンタクト及びルーティング構造体258は、互いに水平方向に(例えば、Y方向において)オフセットされる。デジット線コンタクト及びルーティング構造体258の第1の行259Aは、デジット線コンタクト及びルーティング構造体258の第2の行259Bよりも、第1のデジット線出口サブ領域104Aの水平方向境界273の近くに、したがって水平方向に(例えば、Y方向において)隣接するアレイ領域102(
図11)の近くに位置し得る。第1の行259Aのデジット線コンタクト及びルーティング構造体258は、第1の行259Aの他のデジット線コンタクト及びルーティング構造体258と水平方向に(例えば、Y方向において)整列され得、第2の行259Bのデジット線コンタクト及びルーティング構造体258からオフセットされ得る。第2の行259Bのデジット線コンタクト及びルーティング構造体258は、第2の行259Bの他のデジット線コンタクト及びルーティング構造体258と水平方向に(例えば、Y方向において)整列され得、第1の行259Aのデジット線コンタクト及びルーティング構造体258からオフセットされ得る。
【0154】
いくつかの実施形態では、4つおきのデジット線118のデジット線コンタクト及びルーティング構造体258は、デジット線コンタクト及びルーティング構造体258の千鳥状パターンにより、水平方向に(例えば、Y方向において)整列される。いくつかのそのような実施形態では、4つおきのデジット線118の第1の深部コンタクト構造体188(
図10B)は、Y方向において水平方向に整列される。水平方向に(例えば、X方向において)隣接する、水平方向に(例えば、Y方向において)整列されたデジット線コンタクト及びルーティング構造体258間の距離は、第1の行259A及び第2の行259Bの各々において実質的に同じであり得る。
【0155】
いくつかの実施形態では、第1の水平方向境界273から第1のデジット線出口サブ領域104A内に延在するデジット線118は、第1のアレイ領域102AのSAセクション252(
図11)に接続され、第2の対向する水平方向境界273から第1のデジット線出口サブ領域104A内に延在するデジット線118は、第2の異なるアレイ領域102のSAセクション252(
図11)に接続される。水平方向に(例えば、X方向において)整列された奇数デジット線118Aに結合されたデジット線コンタクト及びルーティング構造体258は、異なるアレイ領域102のSAセクション252に結合され得る。水平方向に(例えば、X方向において)整列された奇数デジット線118Aに結合されたデジット線コンタクト及びルーティング構造体258は、最も近い水平方向境界273とは異なる距離、したがって、最も近いアレイ領域102とは異なる距離に位置し得る。
【0156】
第1の行259A内のデジット線コンタクト及びルーティング構造体258は、最も近い水平方向境界273とは距離D13だけ離れて位置し得る。距離D13は、約80nm~約140nm、例えば、約80nm~約100nm、約100nm~約120nm、又は約120nm~約140nmの範囲内であり得る。いくつかの実施形態では、距離D13は、約110nmである。
【0157】
奇数デジット線118Aの水平方向端部と、第2の行259B内のデジット線ルーティング及びコンタクト構造体258との間の距離D14は、約20nm~約30nm、例えば、約20nm~約25nm、又は約25nm~約30nmの範囲内であり得る。いくつかの実施形態では、距離D14は、約25nmである。
【0158】
水平方向に隣接する奇数デジット線118A(第1の行259A内のデジット線ルーティング及びコンタクト構造体258及び第2の行259B内のデジット線ルーティング及びコンタクト構造体258)のデジット線ルーティング及びコンタクト構造体258間の距離D15は、約50nm~約70nm、例えば、約50nm~約60nm、又は約60nm~約70nmの範囲内であり得る。いくつかの実施形態では、距離D15は、約62nmである。
【0159】
いくつかの実施形態では、第1のアレイ領域102A(
図11)に結合された奇数デジット線118Aの第1のグループの水平方向端部と、第2のアレイ領域102B(
図11)に結合された奇数デジット線118Aの第2のグループの水平方向端部との間の距離D
16は、約40nm~約80nm、例えば、約40nm~約60nm、又は約60nm~約80nmの範囲内であり得る。いくつかの実施形態では、距離D
16は、約60nmである。
【0160】
図12Bは、
図11のマイクロ電子デバイス250のボックス272に例示される第1のワード線出口サブ領域106Aの簡略化された平面図である。ワード線120は、第1のワード線出口サブ領域106A内で水平方向に(例えば、X方向において)終端し得る。いくつかの実施形態では、1つおきのワード線120(例えば、奇数ワード線120A)は、第1のワード線出口サブ領域106A内のワード線ルーティング及びコンタクト構造体260に結合される。
【0161】
第1のワード線出口サブ領域106Aの水平方向境界274は、第1のワード線出口サブ領域106Aと、水平方向に(例えば、X方向において)隣接するアレイ領域102との間の界面を備え得る。言い換えれば、いくつかの実施形態では、第1のワード線出口サブ領域106Aは、アレイ領域102の行103(
図11)内で水平方向に隣接するアレイ領域102との間に直接位置し、これと接触し得る。
【0162】
いくつかの実施形態では、ワード線コンタクト及びルーティング構造体260は、千鳥状である。いくつかのそのような実施形態では、水平方向に(例えば、Y方向において)隣接する奇数ワード線120Aに結合されたワード線コンタクト及びルーティング構造体260は、水平方向に(例えば、Y方向において)互いにオフセットされる。ワード線コンタクト及びルーティング構造体260の第1の行261Aは、ワード線コンタクト及びルーティング構造体260の第2の行261Bよりも、第1のワード線出口サブ領域106Aの水平方向境界274の近くに、したがって水平方向に(例えば、X方向において)隣接するアレイ領域102(
図11)の近くに位置し得る。第1の行261Aのワード線コンタクト及びルーティング構造体260は、第1の行261Aの他のワード線コンタクト及びルーティング構造体260と水平方向に(例えば、X方向において)整列され得、第2の行261Bのワード線コンタクト及びルーティング構造体260からオフセットされ得る。第2の行261Bのワード線コンタクト及びルーティング構造体260は、第2の行261Bの他のワード線コンタクト及びルーティング構造体260と水平方向に(例えば、Y方向において)整列され得、第1の行261Aのワード線コンタクト及びルーティング構造体260からオフセットされ得る。
【0163】
いくつかの実施形態では、4つおきのワード線120のワード線コンタクト及びルーティング構造体260は、ワード線コンタクト及びルーティング構造体260の千鳥状パターンにより、水平方向に(例えば、X方向において)整列される。4つおきのワード線120の第2の深部コンタクト構造体190(
図10C)は、X方向において水平方向に整列される。いくつかの実施形態では、水平方向に(例えば、X方向において)隣接する、水平方向に(例えば、Y方向において)整列されたワード線コンタクト及びルーティング構造体260の間の距離は、第1の行261B及び第2の行261Aの各々において実質的に同じであり得る。
【0164】
いくつかの実施形態では、第1の水平方向境界274から第1のワード線出口サブ領域106A内に延在するワード線120は、第1のアレイ領域102AのSWDセクション254(
図11)に接続され、第2の対向する水平方向境界274から第1のワード線出口サブ領域106A内に延在するワード線120は、第2の異なるアレイ領域102のSWDセクション254(
図11)に接続される。水平方向に(例えば、X方向において)整列された奇数ワード線120Aに結合されたワード線コンタクト及びルーティング構造体260は、異なるアレイ領域102のSWDセクション254に結合され得る。いくつかの実施形態では、水平方向に(例えば、Y方向において)整列された奇数ワード線120Aに結合されたワード線コンタクト及びルーティング構造体260は、最も近い水平方向境界274とは異なる距離、したがって、最も近いアレイ領域102とは異なる距離に位置し得る。
【0165】
第1の行261A内のワード線コンタクト及びルーティング構造体260は、最も近い水平方向境界274とは距離D
17だけ離れて位置し得る。距離D
17は、約80nm~約140nm、例えば、約80nm~約100nm、約100nm~約120nm、又は約120nm~約140nmの範囲内であり得る。いくつかの実施形態では、距離D
14は、約110nmである。いくつかの実施形態では、距離D
17は、距離D
13(
図12A)と実質的に同じである。他の実施形態では、距離D
17は、距離D
13よりも小さい。
【0166】
奇数ワード線120Aの水平方向端部と、第2の行261B内のワード線ルーティング及びコンタクト構造体260との間の距離D
18は、約20nm~約30nm、例えば、約20nm~約25nm、又は約25nm~約30nmの範囲内であり得る。いくつかの実施形態では、距離D
14は、約25nmである。いくつかの実施形態では、距離D
18は、距離D
14(
図12A)と実質的に同じである。他の実施形態では、距離D
18は、距離D
14よりも小さい。
【0167】
水平方向に隣接する奇数ワード線120A(第1の行261A内のワード線ルーティング及びコンタクト構造体260及び第2の行261B内のワード線ルーティング及びコンタクト構造体260)のワード線ルーティング及びコンタクト構造体260の間の距離D
19は、約50nm~約70nm、例えば、約50nm~約60nm、又は約60nm~約70nmの範囲内であり得る。いくつかの実施形態では、距離D
18は、約62nmである。いくつかの実施形態では、距離D
19は、距離D
15(
図12A)と実質的に同じである。他の実施形態では、距離D
19は、距離D
15よりも小さい。
【0168】
第1のアレイ領域102A(
図11)に結合された奇数ワード線120Aの第1のグループの水平方向端部と、第2のアレイ領域102B(
図11)に結合された奇数ワード線120Aの第2のグループの水平方向端部との間の距離D
20は、約40nm~約80nm、例えば、約40nm~約60nm、又は約60nm~約80nmの範囲内であり得る。いくつかの実施形態では、距離D
20は、約60nmである。
【0169】
第1のグループ142A(
図10B)及び第2のグループ142B(
図10C)の第4のコンタクト構造体142(
図10B及び
図10C)を、それぞれの寸法D
10(
図9B)、D
12(
図9C)を有するように形成することによって、マイクロ電子デバイス250(
図10A~
図10D及び
図11)を形成することは、第2のマイクロ電子デバイス構造体145(
図8A~
図8D)を第1のマイクロ電子デバイス構造体100(
図8A~
図8D)に取り付けた後、第4のコンタクト構造体142の、第1のグループ172A(
図10B)及び第2のグループ172B(
図10C)の第7のコンタクト構造体172(
図10B及び
図10C)への電気的接続、並びにデジット線118(
図10B)及びBEOL構造体(例えば、第3のルーティング階層192(
図10B)の第3のルーティング構造体194(
図10B))と制御ロジックデバイス170(
図10A及び
図10D)との間の電気的接続、並びに、ワード線120(
図10C)及びBEOL構造体(例えば、第3のルーティング階層192(
図10C)の第3のルーティング構造体194(
図10C))と制御ロジックデバイス170(
図10A及び
図10D)との間の電気的接続を容易にする。
【0170】
第1のグループ142A(
図10B)及び第2のグループ142B(
図10C)の第4のコンタクト構造体142(
図10B及び
図10C)の寸法D
10(
図9B)及びD
12(
図9C)は、たとえ、第2のマイクロ電子デバイス構造体145(
図8A~
図8D)と第1のマイクロ電子デバイス構造体100(
図8A~
図8D)との取り付け中に、それらの間にミスアライメント誤差が存在する場合(例えば、第2のマイクロ電子デバイス構造体145と第1のマイクロ電子デバイス構造体100との取り付け中に、第2のマイクロ電子デバイス構造体145が第1のマイクロ電子デバイス構造体100に完全には整列されていない場合)であっても、第1の深部コンタクト構造体188(
図10B)及び第2の深部コンタクト構造体190(
図10C)の形成、並びにそれぞれのデジット線118(
図10B)及びワード線120(
図10C)へのそれらの電気的接続を容易にする。
【0171】
加えて、第1のグループ142A(
図10B)及び第2のグループ142B(
図10C)の第4のコンタクト構造体142(
図10B及び
図10C)を、先細の側壁133(
図10B及び
図10C)を含むように形成することは、第1の深部コンタクト構造体188(
図10B)及び第2の深部コンタクト構造体190(
図10C)を、隣接するデジット線118又はワード線120に電気的に短絡することなく、それぞれのデジット線118(
図10B)及びワード線120(
図10C)と各々個々に接触するように形成することを容易にする。加えて、先細の側壁133、並びにデジット線ルーティング及びコンタクト構造体258(
図12B)とワード線ルーティング及びコンタクト構造体260(
図12C)とのミスアライメントは、第7のコンタクト構造体176への電気的接続を形成するために、第4のコンタクト構造体142の第1のグループ142A(
図10B)及び第2のグループ142B(
図10C)がそれぞれ上部寸法D
10、D
12を有するように形成することを容易にする。
【0172】
デジット線ルーティング及びコンタクト構造体258(
図12A)及びワード線ルーティング及びコンタクト構造体260(
図12B)、並びに関連するそれぞれの第1の深部コンタクト構造体188(
図10B)及び第2の深部コンタクト構造体(
図10C)を千鳥状パターンを有するように形成することは、第1の深部コンタクト構造体188及び第2の深部コンタクト構造体を、それぞれのデジット線118(
図10B)及びワード線120(
図10C)のピッチの約2倍であるピッチを有するように形成し、一方、第4のコンタクト構造体142(
図10B及び
図10C)を、第7のコンタクト構造体176(
図10B及び
図10C)と第4のコンタクト構造体142との間の電気的接続を形成するための所望の寸法を有するように形成することを容易にする。
【0173】
したがって、本開示の実施形態によれば、マイクロ電子デバイスは、第1のマイクロ電子デバイス構造体と、第1のマイクロ電子デバイス構造体に取り付けられた第2のマイクロ電子デバイス構造体と、を備える。第1のマイクロ電子デバイス構造体は、アクセスデバイス及びストレージノードデバイスを備えるメモリセルを備えるメモリアレイと、アクセスデバイスに結合され、第1の方向においてデジット線出口領域まで延在するデジット線と、アクセスデバイスに結合され、第2の方向においてワード線出口領域まで延在するワード線と、を備える。第2のマイクロ電子デバイス構造体は、メモリセルの上にあり、メモリセルと電気的に通信する制御ロジックデバイスを備える。マイクロ電子デバイスは、デジット線出口領域内のデジット線と個々に接触し、制御ロジックデバイスのうちの少なくともいくつかと電気的に連通するコンタクト構造体を更に備え、コンタクト構造体のうちの少なくとも1つは、第1のマイクロ電子デバイス構造体と第2のマイクロ電子デバイス構造体との界面における第1の断面積と、デジット線のうちの1つとコンタクト構造体のうちの少なくとも1つとの界面における第2の断面積と、を備え、第2の断面積は第1の断面積よりも小さい。
【0174】
更に、本開示のいくつかの実施形態によれば、メモリデバイスは、アクセスデバイス及びストレージノードデバイスを備えるメモリセルを個々に備えるアレイ領域と、アクセスデバイスに結合され、第1の方向に延在するデジット線と、アクセスデバイスに結合され、第1の方向と直交する第2の方向に延在するワード線と、メモリセルの上にあり、メモリセルと電気的に連通する制御ロジックデバイスと、を備える。メモリデバイスは、第1の方向においてアレイ領域と水平方向に交互になるデジット線出口領域を更に備える。デジット線出口領域は、個々に、それに近接するアレイ領域を越えてデジット線が延在する部分を備え、第1の深部コンタクト構造体は、個々に、デジット線と接触する第1の部分と、第1の部分と接触する第2の部分と、第2の部分と接触する第3の部分と、を備え、第2の部分は、第2の部分と第3の部分との間の界面において、第3の部分よりも大きい水平方向断面積を有する。メモリデバイスは、第2の方向においてアレイ領域と水平方向に交互になるワード線出口領域を更に備える。ワード線出口領域は、個々に、それに近接するアレイ領域を越えてワード線が延在する部分を備え、第2の深部コンタクト構造体は、個々に、ワード線と接触する第1の追加の部分と、第1の追加の部分と接触する第2の追加の部分と、第2の追加の部分と接触する第3の追加の部分と、を備え、第2の追加の部分は、第2の追加の部分と第3の追加の部分との間の界面において、第3の追加の部分よりも大きい追加の水平方向断面積を有する。
【0175】
更に追加的な実施形態によれば、マイクロ電子デバイスは、メモリセルを備えるメモリアレイと、メモリセルに結合され、第1の水平方向に延在するデジット線と、メモリセルに結合され、第2の水平方向に延在するワード線と、第1の水平方向においてメモリアレイと交互になるデジット線出口領域と、を備える。各デジット線出口領域は、個々に、デジット線のうちの奇数デジット線と接触する第1の深部コンタクト構造体を含む第1のデジット線出口サブ領域であって、第2の水平方向において互いに水平方向に隣接する第1の深部コンタクト構造体のうちの少なくともいくつかが、第1の水平方向において互いに水平方向にオフセットされている、第1のデジット線出口サブ領域と、デジット線のうち偶数デジット線と接触する追加の第1の深部コンタクト構造体を含む第2のデジット線出口サブ領域と、を備える。マイクロ電子デバイスは、第2の水平方向においてメモリアレイと交互になるワード線出口領域を更に備える。各ワード線出口領域は、個々に、ワード線のうちの奇数ワード線と接触する第2の深部コンタクト構造体を含む第1のワード線出口サブ領域と、ワード線のうちの偶数ワード線と接触する追加の第2の深部コンタクト構造体を含む第2のワード線出口サブ領域と、を備える。
【0176】
更なる実施形態によれば、マイクロ電子デバイスを形成する方法は、メモリセルと、デジット線と、メモリセル及びデジット線を覆い、囲む少なくとも1つの分離材料と、デジット線と接触し、先細の側壁を個々に備える第1のコンタクト構造体と、少なくとも1つの分離材料を通って垂直方向に延在し、第1のコンタクト構造体と接触する第2のコンタクト構造体と、を備えるマイクロ電子デバイス構造体を形成することを含み、第2のコンタクト構造体の各々は、第1のコンタクト構造体と接触する第2のコンタクト構造体の下端部において、その上端部よりも小さい寸法を備える。方法は、制御ロジックデバイスと、制御ロジックデバイスを覆い、囲む少なくとも1つの追加の分離材料と、を備える追加のマイクロ電子デバイス構造体を形成することと、アセンブリを形成するために、追加のマイクロ電子デバイス構造体をマイクロ電子デバイス構造体に取り付けることであって、制御ロジックデバイスがアセンブリ内でメモリセルの上にある、取り付けることと、少なくとも1つの追加の分離材料を通って、第2のコンタクト構造体まで延在する第3のコンタクト構造体を形成することと、を更に含む。
【0177】
本開示の実施形態によるマイクロ電子デバイス(例えば、マイクロ電子デバイス250(
図10A~
図10D及び
図11))は、本開示の電子システムの実施形態において使用され得る。例えば、
図13は、本開示の実施形態による電子システム300を例示する概略ブロック図である。電子システム300は、例えば、コンピュータ又はコンピュータハードウェアコンポーネント、サーバ又はその他のネットワーキングハードウェアコンポーネント、携帯電話、デジタルカメラ、携帯情報端末(PDA:personal digital assistant)、ポータブルメディア(例えば、音楽)プレーヤー、例えば、iPAD(登録商標)又はSURFACE(登録商標)タブレットなどのWi-Fi又はセルラ対応タブレット、電子ブック、ナビゲーションデバイスなどを含み得る。電子システム300は、少なくとも1つのメモリデバイス302を含む。メモリデバイス302は、例えば、本明細書に以前に説明したマイクロ電子デバイス(例えば、マイクロ電子デバイス250(
図10A~
図10D及び
図11))を備え得る。電子システム300は、少なくとも1つの電子信号プロセッサデバイス304(「マイクロプロセッサ」としばしば称される)を更に含み得る。電子信号プロセッサデバイス304は、任意選択で、本明細書に以前に説明したマイクロ電子デバイス(例えば、マイクロ電子デバイス250(
図10A~
図10D及び
図11))を含み得る。メモリデバイス302及び電子信号プロセッサデバイス304は、
図13において2つ(2個)の別個のデバイスとして描かれているが、追加の実施形態では、メモリデバイス302及び電子信号プロセッサデバイス304の機能を有する単一の(例えば、唯一の)メモリ/プロセッサデバイスが電子システム300内に含まれる。このような実施形態では、メモリ/プロセッサデバイスは、本明細書で以前に説明したマイクロ電子デバイス(例えば、マイクロ電子デバイス250(
図10A~
図10D及び
図11))を含み得る。電子システム300は、例えば、マウス若しくはその他のポインティングデバイス、キーボード、タッチパッド、ボタン、又は制御パネルなどの、ユーザにより電子システム300に情報を入力するための1つ又は複数の入力デバイス306を更に含み得る。電子システム300は、例えば、モニタ、ディスプレイ、プリンタ、音声出力ジャック、スピーカなどの、情報(例えば、視覚出力又は音声出力)をユーザに出力するための1つ又は複数の出力デバイス308を更に含み得る。いくつかの実施形態では、入力デバイス306及び出力デバイス308は、電子システム300に情報を入力することと、ユーザに視覚情報を出力することの両方に使用され得る単一のタッチスクリーンデバイスを含む。入力デバイス306及び出力デバイス308は、メモリデバイス302及び電子信号プロセッサデバイス304のうちの1つ又は複数と電気的に連通し得る。
【0178】
したがって、少なくともいくつかの実施形態では、電子デバイスは、入力デバイスと、出力デバイスと、入力デバイス及び出力デバイスに動作可能に結合されたプロセッサデバイスと、プロセッサデバイスに動作可能に結合されたメモリデバイスと、を備える。メモリデバイスは、メモリセル、奇数デジット線、偶数デジット線、奇数ワード線、及び偶数ワード線、を備えるアレイ領域と、アレイ領域の第1の側にあり、奇数デジット線と接触する第1の深部コンタクト構造体の第1のグループを備える第1のデジット線出口サブ領域と、を備える。第1のグループの第1の深部コンタクト構造体は、個々に、奇数デジット線のうちの1つと接触する第1のコンタクト構造体と、第1のコンタクト構造体と接触し、第1のコンタクト構造体の最上部の水平方向区域よりも大きい最上部の水平方向区域を有する第2のコンタクト構造体と、第2のコンタクト構造体と接触し、第2のコンタクト構造体の最上部の水平方向区域よりも小さい最下部の水平方向区域を有する第3のコンタクト構造体と、を備える。メモリデバイスは、アレイ領域の第1の側とは反対側の第2の側にある第2のデジット線出口サブ領域であって、偶数デジット線と接触する第1の深部コンタクト構造体の第2のグループを備える、第2のデジット線出口サブ領域と、アレイ領域の第3の側にあり、奇数ワード線と接触する第2の深部コンタクト構造体の第1のグループを備える第1のワード線出口サブ領域と、アレイ領域の第3の側とは反対側の第4の側にある第2のワード線出口サブ領域であって、偶数ワード線と接触する第2の深部コンタクト構造体の第2のグループを備える、第2のワード線出口サブ領域と、メモリセルの垂直方向に上にあり、それと電気的に連通する制御ロジックデバイスと、を更に備える。
【0179】
本開示の追加の非限定的な例示的な実施形態を以下に記載する。
【0180】
実施形態1:マイクロ電子デバイスであって、第1のマイクロ電子デバイス構造体を備え、第1のマイクロ電子デバイス構造体が、アクセスデバイス及びストレージノードデバイスを備えるメモリセルを備えるメモリアレイと、アクセスデバイスに結合され、第1の方向においてデジット線出口領域まで延在するデジット線と、アクセスデバイスに結合され、第2の方向においてワード線出口領域まで延在するワード線と、を備え、マイクロ電子デバイスが更に、第1のマイクロ電子デバイス構造体に取り付けられた第2のマイクロ電子デバイス構造体であって、メモリセルの上にあり、メモリセルと電気的に連通する制御ロジックデバイスを備える、第2のマイクロ電子デバイス構造体と、デジット線出口領域内のデジット線と個々に接触し、制御ロジックデバイスのうちの少なくともいくつかと電気的に連通するコンタクト構造体と、を備え、コンタクト構造体のうちの少なくとも1つが、第1のマイクロ電子デバイス構造体と第2のマイクロ電子デバイス構造体との界面における第1の断面積と、デジット線のうちの1つの界面における第2の断面積と、を備え、第2の断面積が、第1の断面積よりも小さい、マイクロ電子デバイス。
【0181】
実施形態2:コンタクト構造体のうちの少なくとも1つが、デジット線のうちの1つと接触する第1の部分と、第1の部分と接触し、第1のマイクロ電子デバイス構造体と第2のマイクロ電子デバイス構造体との間の界面まで延在する第2の部分と、を備える、実施形態1に記載のマイクロ電子デバイス。
【0182】
実施形態3:コンタクト構造体のうちの少なくとも1つが、先細の側壁を更に備える、実施形態1又は実施形態2に記載のマイクロ電子デバイス。
【0183】
実施形態4:ワード線出口領域内のワード線と個々に接触する追加のコンタクト構造体を更に備え、追加のコンタクト構造体のうちの少なくとも1つが、第1のマイクロ電子デバイス構造体と第2のマイクロ電子デバイス構造体との界面における第3の断面積と、ワード線のうちの1つの界面における第4の断面積と、を備え、第4の断面積が、第3の断面積よりも小さい、実施形態1~3のいずれか1つに記載のマイクロ電子デバイス。
【0184】
実施形態5:コンタクト構造体の第1のコンタクト構造体が、コンタクト構造体の水平方向に隣接する第2のコンタクト構造体から第1の方向及び第2の方向において水平方向にオフセットされている、実施形態1~4のいずれか1つに記載のマイクロ電子デバイス。
【0185】
実施形態6:制御ロジックデバイスとメモリセルのストレージノードデバイスとの間の第1の距離が、制御ロジックデバイスとメモリセルのアクセスデバイスとの間の第2の距離よりも小さい、実施形態1~5のいずれか1つに記載のマイクロ電子デバイス。
【0186】
実施形態7:第1のマイクロ電子デバイス構造体のメモリセルの数が、第2のマイクロ電子デバイス構造体の制御ロジックデバイスのトランジスタの数よりも大きい、実施形態1~6のいずれか1つに記載のマイクロ電子デバイス。
【0187】
実施形態8:コンタクト構造体が、デジット線出口領域内のデジット線のうちの奇数デジット線と接触し、デジット線のうちの偶数デジット線が、追加のデジット線出口領域内の追加のコンタクト構造体と接触する、実施形態1~7のいずれか1つに記載のマイクロ電子デバイス。
【0188】
実施形態9:コンタクト構造体が、第2の方向においてよりも第1の方向において大きい寸法を示す、実施形態1~8のいずれか1つに記載のマイクロ電子デバイス。
【0189】
実施形態10:第1のマイクロ電子デバイス構造体と第2のマイクロ電子デバイス構造体との界面におけるコンタクト構造体のうちの少なくとも1つの寸法と、デジット線とコンタクト構造体のうちの少なくとも1つとの界面におけるコンタクト構造体のうちの少なくとも1つの寸法との比が、約1.5:1.0~約3.5:1.0の範囲内である、実施形態1~9のいずれか1つに記載のマイクロ電子デバイス。
【0190】
実施形態11:メモリデバイスであって、アレイ領域を備え、アレイ領域が、アクセスデバイス及びストレージノードデバイスを備えるメモリセルと、アクセスデバイスに結合され、第1の方向に延在するデジット線と、アクセスデバイスに結合され、第1の方向に直交する第2の方向に延在するワード線と、メモリセルの上にあり、メモリセルと電気的に連通する制御ロジックデバイスと、を備え、メモリデバイスが更に、第1の方向におけるアレイ領域と水平方向に交互になるデジット線出口領域を備え、デジット線出口領域が個々に、デジット線に近接するアレイ領域を越えて延在する、デジット線の部分と、第1の深部コンタクト構造体と、を備え、第1の深部コンタクト構造体が個々に、デジット線と接触する第1の部分と、第1の部分と接触する第2の部分と、第2の部分と接触する第3の部分と、を備え、第2の部分が、第2の部分と第3の部分との界面において第3の部分よりも大きい水平方向断面積を有し、メモリデバイスが更に、第2の方向におけるアレイ領域と水平方向に交互になるワード線出口領域、を備え、ワード線出口領域が個々に、ワード線に近接するアレイ領域を越えて延在する、ワード線の部分と、第2の深部コンタクト構造体と、を備え、第2の深部コンタクト構造体が個々に、ワード線と接触する第1の追加の部分と、第1の追加の部分と接触する第2の追加の部分と、第2の追加の部分と接触する第3の追加の部分と、を備え、第2の追加の部分が、第2の追加の部分と第3の追加の部分との界面において第3の追加の部分よりも大きい断面積を有する、メモリデバイス。
【0191】
実施形態12:第1の深部コンタクト構造体の第2の部分と第3の部分との間の界面が、第2の深部コンタクト構造体の第2の追加の部分と第3の追加の部分との間の界面よりも大きい、実施形態11に記載のメモリデバイス。
【0192】
実施形態13:第1の深部コンタクト構造体の第2の部分と第3の部分との間の界面が、アクセスデバイスよりも制御ロジックデバイスに近い、実施形態11又は実施形態12に記載のメモリデバイス。
【0193】
実施形態14:第1の深部コンタクト構造体のうちのいくつかが、第1の深部コンタクト構造体のうちの他のいくつかに対して、第2の方向において水平方向に千鳥状である、実施形態11~13のいずれか1つに記載のメモリデバイス。
【0194】
実施形態15:第1の深部コンタクト構造体が、個々に、楕円形の水平方向断面形状を示す、実施形態11~14のいずれか1つに記載のメモリデバイス。
【0195】
実施形態16:第1の深部コンタクト構造体の各々の第3の追加の部分が、第1の方向においてよりも第2の方向において大きい寸法を示し、第2の深部コンタクト構造体の各々の第3の追加の部分が、第2の方向においてよりも第1の方向の方向において大きい寸法を示す、実施形態11~15のいずれか1つに記載のメモリデバイス。
【0196】
実施形態17:第1の深部コンタクト構造体のうちのいくつかが、第1の方向において互いに水平方向に整列され、第1の深部コンタクト構造体のうちの他のいくつかから第1の方向において水平方向にオフセットされている、実施形態11~16のいずれか1つに記載のメモリデバイス。
【0197】
実施形態18:第1の深部コンタクト構造体が、第1の方向において互いに水平方向に整列された第1の深部コンタクト構造体の第1のグループを備える第1の深部コンタクト構造体の第1の行と、第1の方向において互いに水平方向に整列された第1の深部コンタクト構造体の第2のグループを備える第1の深部コンタクト構造体の第2の行であって、第1の深部コンタクト構造体の第2のグループが、第1の方向において、第1の深部コンタクト構造体の第1のグループから水平方向にオフセットされている、第2の行と、を備える、実施形態11~17のいずれか1つに記載のメモリデバイス。
【0198】
実施形態19:第1の行内で互いに隣接する第1の深部コンタクト構造体のうちの2つの間の距離が、第2の行内で互いに水平方向に隣接する第1の深部コンタクト構造体のうちの他の2つの間の追加距離と実質的に同じである、実施形態18に記載のメモリデバイス。
【0199】
実施形態20:マイクロ電子デバイスを形成する方法であって、マイクロ電子デバイス構造体を形成することを含み、マイクロ電子デバイス構造体が、メモリセルと、デジット線と、メモリセル及びデジット線を覆い、囲む少なくとも1つの分離材料と、デジット線と接触し、個々に先細の側壁を備える第1のコンタクト構造体と、少なくとも1つの分離材料を通って垂直方向に延在し、第1のコンタクト構造体と接触する第2のコンタクト構造体であって、第2のコンタクト構造体の各々が、第1のコンタクト構造体のうちの1つと接触する第2のコンタクト構造体の上端部においてよりもその下端部において小さい寸法を備える、第2のコンタクト構造体と、を備え、方法が更に、制御ロジックデバイスと、制御ロジックデバイスを覆い、囲む少なくとも1つの追加の分離材料と、を備える追加のマイクロ電子デバイス構造体を形成することと、アセンブリを形成するために、追加のマイクロ電子デバイス構造体をマイクロ電子デバイス構造体に取り付けることであって、制御ロジックデバイスが、アセンブリ内のメモリセルの上にある、取り付けることと、少なくとも1つの追加の分離材料を通って、第2のコンタクト構造体まで延在する第3のコンタクト構造体を形成することと、を含む、方法。
【0200】
実施形態21:少なくとも1つの追加の分離材料を通って、第2のコンタクト構造体まで延在する第3のコンタクト構造体を形成することが、第3のコンタクト構造体を、第3のコンタクト構造体と接触する第2のコンタクト構造体のうちの1つの上端部よりも相対的に小さい追加の下端部を各々有するように形成することを含む、実施形態20に記載の方法。
【0201】
実施形態22:マイクロ電子デバイス構造体を形成することが、第2のコンタクト構造体の上端部を、約40nm~約70nmの範囲内の水平方向幅を有するように形成することと、第2のコンタクト構造体の各々の下端部を、約20nm~約50nmの範囲内の追加の水平方向幅を有するように形成することと、を含む、実施形態20又は実施形態21に記載の方法。
【0202】
実施形態23:第3のコンタクト構造体を形成することが、第3のコンタクト構造体の第1の行を形成することと、デジット線が平行に延在する水平方向において、コンタクト構造体の第1の行から水平方向にオフセットされた第3のコンタクト構造体の第2の行を形成することと、を含む、実施形態20~22のいずれか1つに記載の方法。
【0203】
実施形態24:第3のコンタクト構造体を形成することは、第3のコンタクト構造体の第1の行内の第3のコンタクト構造体を、デジット線が平行に延在する水平方向に実質的に垂直な追加の水平方向において、互いに水平方向にオフセットするように形成することを含む、実施形態23に記載の方法。
【0204】
実施形態25:追加のマイクロ電子デバイス構造体をマイクロ電子デバイス構造体に取り付けることは、メモリセルのストレージノードデバイスが、マイクロ電子デバイス構造体のアクセスデバイスよりも、追加のマイクロ電子デバイス構造体の近くに位置するように、追加のマイクロ電子デバイス構造体をマイクロ電子デバイス構造体に取り付けることを含む、実施形態20~24のいずれか1つに記載の方法。
【0205】
実施形態26:マイクロ電子デバイス構造体を形成することが、第1のコンタクト構造体の各々を、第1の方向において約20nm~約40nmの範囲内の水平方向寸法を有する下部境界を備えるように形成することを含む、実施形態20~25のいずれか1つに記載の方法。
【0206】
実施形態27:第1のコンタクト構造体の各々の下部境界を、第1の方向に直交する第2の方向において、約30nm~約50nmの範囲内の追加の水平方向寸法を有するように形成することを更に含む、実施形態26に記載の方法。
【0207】
実施形態28:電子システムであって、入力デバイスと、出力デバイスと、入力デバイス及び出力デバイスに動作可能に接続されたプロセッサデバイスと、プロセッサデバイスに動作可能に接続されたメモリデバイスと、を備え、前記メモリデバイスが、メモリセル、奇数デジット線、偶数デジット線、奇数ワード線、及び偶数ワード線を備える、アレイ領域と、アレイ領域の第1の側にあり、奇数デジット線と接触する第1の深部コンタクト構造体の第1のグループを備える第1のデジット線出口サブ領域であって、第1のグループの第1の深部コンタクト構造体が、奇数デジット線のうちの1つと接触する第1のコンタクト構造体と、第1のコンタクト構造体と接触し、第1のコンタクト構造体の最上部の水平方向区域よりも大きい最上部の水平方向区域を有する第2のコンタクト構造体と、第2のコンタクト構造体と接触し、第2のコンタクト構造体の最上部の水平方向区域よりも小さい最下部の水平方向区域を有する、第3のコンタクト構造体と、を個々に備える、第1のデジット線出口サブ領域と、アレイ領域の第1の側とは反対側の第2の側にある第2のデジット線出口サブ領域で、偶数デジット線と接触する第1の深部コンタクト構造体の第2のグループを備える、第2のデジット線出口サブ領域と、アレイ領域の第3の側にあり、奇数ワード線と接触する第2の深部コンタクト構造体の第1のグループを備える、第1のワード線出口サブ領域と、アレイ領域の第3の側の反対側の第4の側にある第2のワード線出口サブ領域であって、偶数ワード線と接触する第2の深部コンタクト構造体の第2のグループを備える、第2のワード線出口サブ領域と、メモリセルの垂直方向に上にあり、メモリセルと電気的に連通する制御ロジックデバイスと、を備える、電子システム。
【0208】
実施形態29:追加のアレイ領域を更に備え、第1のデジット線出口サブ領域が、アレイ領域と追加のアレイ領域との間にある、実施形態28に記載の電子システム。
【0209】
実施形態30:第1の深部コンタクト構造体の第1のグループの1つおきの第1の深部コンタクト構造体が、互いに水平方向に整列されている、実施形態28又は実施形態29に記載の電子システム。
【0210】
実施形態31:第2の深部コンタクト構造体の第1のグループの第2の深部コンタクト構造体が、第1の深部コンタクト構造体の第1のグループの第1の深部コンタクト構造体よりも小さい、実施形態28~30のいずれか1つに記載の電子システム
【0211】
実施形態32:メモリセルが、ダイナミックランダムアクセスメモリ(DRAM)セルを含む、実施形態28~31のいずれか1つに記載の電子システム。
【0212】
実施形態33:マイクロ電子デバイスであって、メモリセルを備えるメモリアレイと、メモリセルに結合され、第1の水平方向に延在するデジット線と、メモリセルに結合され、第2の水平方向に延在するワード線と、第1の水平方向においてメモリアレイと交互になるデジット線出口領域を備え、各デジット線出口領域が、デジット線のうちの奇数デジット線と接触する第1の深部コンタクト構造体を含む第1のデジット線出口サブ領域で、第2の水平方向において互いに水平方向に隣接する第1の深部コンタクト構造体のうちの少なくともいくつかが、第1の水平方向において互いに水平方向にオフセットされている、第1のデジット線出口サブ領域と、デジット線のうちの偶数デジット線と接触する追加の第1の深部コンタクト構造体を含む第2のデジット線出口サブ領域と、を個々に備え、前記マイクロ電子デバイスが更に、デジット線出口領域第2の水平方向においてメモリアレイと交互になるワード線出口領域を備え、各ワード線出口領域が、ワード線のうちの奇数ワード線と接触する第2の深部コンタクト構造体を含む第1のワード線出口サブ領域と、ワード線のうちの偶数ワード線と接触する追加の第2の深部コンタクト構造体を含む第2のワード線出口サブ領域と、を個々に備える、マイクロ電子デバイス。
【0213】
実施形態34:第1の深部コンタクト構造体の側壁が、先細である、実施形態33に記載のマイクロ電子デバイス。
【0214】
実施形態35:第2のデジット線出口サブ領域が、メモリアレイの第1のデジット線出口サブ領域とは反対側の水平方向側に位置する、実施形態33又は実施形態34に記載のマイクロ電子デバイス。
【0215】
実施形態36:第1の水平方向において互いに水平方向に隣接する第2の深部コンタクト構造体のうちの少なくともいくつかが、第2の水平方向において互いに水平方向にオフセットされている、実施形態33~35のいずれか1つに記載のマイクロ電子デバイス。
【0216】
特定の例示的な実施形態が図面と関連して記載されてきたが、当業者は、開示によって包含される実施形態が本明細書に明示的に示され記載される実施形態に限定されないことを認識し理解するだろう。むしろ、本明細書に記載される実施形態への多くの追加、削除及び変更が、法的な均等物を含む、以下の添付の請求の範囲に記載されるものなどの、本開示に包含される実施形態の範囲から逸脱することなく、なされ得る。加えて、開示された1つの実施形態のフィーチャを、別の開示される実施形態のフィーチャと組み合わせてもよく、これは、開示の範囲内に依然として包含される。
【手続補正書】
【提出日】2024-06-14
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】0001
【補正方法】変更
【補正の内容】
【0001】
「関連出願へのクロスリファレンス」
この出願は、2022年9月16日に出願され、日本を指定して2023年4月20日に国際特許公開WO2023/064663A1として英語で公開された国際特許出願PCT/US2022/076554の国内段階移行出願であり、それは、2021年10月13日に出願された米国特許出願第17/500,599号に対する特許協力条約第8条に基づく利益を主張するものである。
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】0024
【補正方法】変更
【補正の内容】
【0024】
本明細書で使用するとき、「導電性材料」は、金属(例えば、タングステン(W)、チタン(Ti)、モリブデン(Mo)、ニオブ(Nb)、バナジウム(V)、ハフニウム(Hf)、タンタル(Ta)、クロム(Cr)、ジルコニウム(Zr)、鉄(Fe)、ルテニウム(Ru)、オスミウム(Os)、コバルト(Co)、ロジウム(Rh)、イリジウム(Ir)、ニッケル(Ni)、パラジウム(Pd)、白金(Pt)、銅(Cu)、銀(Ag)、金(Au)、アルミニウム(Al))、合金(例えば、Co基合金、Fe基合金、Ni基合金、Fe及びNi基合金、Co及びNi基合金、Fe及びCo基合金、Co及びNi及びFe基合金、Al基合金、Cu基合金、マグネシウム(Mg)基合金、Ti基合金、鋼、低炭素鋼、ステンレス鋼)、導電性金属含有材料(例えば、導電性金属窒化物、導電性金属ケイ化物、導電性金属炭化物、導電性金属酸化物)、及び導電的にドープされた半導体材料(例えば、導電的にドープされたポリシリコン、導電的にドープされたゲルマニウム(Ge)、導電的にドープされたシリコンゲルマニウム(SiGe))のうちの1つ又は複数などの導電性材料を意味し、それを含む。加えて、「導電性構造体」は、導電性材料から形成され、導電性材料を含む構造体を意味し、それを含む。
【国際調査報告】