特表2024-538221非同期入力によって制御される効率的な動的電圧ストレススキャンを伴うメモリ
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-10-18
(54)【発明の名称】非同期入力によって制御される効率的な動的電圧ストレススキャンを伴うメモリ
(51)【国際特許分類】
G11C 29/02 20060101AFI20241010BHJP
【ＦＩ】
G11C29/02
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2024523910
(86)(22)【出願日】2022-10-11
(11)【特許番号】
(45)【特許公報発行日】2024-09-27
(85)【翻訳文提出日】2024-04-22
(86)【国際出願番号】 US2022046341
(87)【国際公開番号】W WO2023080996
(87)【国際公開日】2023-05-11
(31)【優先権主張番号】17/517,386
(32)【優先日】2021-11-02
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】595020643
【氏名又は名称】クゥアルコム・インコーポレイテッド
【氏名又は名称原語表記】ＱＵＡＬＣＯＭＭ ＩＮＣＯＲＰＯＲＡＴＥＤ
(74)【代理人】
【識別番号】110003708
【氏名又は名称】弁理士法人鈴榮特許綜合事務所
(72)【発明者】
【氏名】ラジ、プラディープ
(72)【発明者】
【氏名】サフ、ラーフル
(72)【発明者】
【氏名】グプタ、シャラド・クマー
(72)【発明者】
【氏名】ジュン、チョルミン
【テーマコード（参考）】
5L206
【Ｆターム（参考）】
5L206AA02
5L206AA16
5L206AA17
5L206DD36
5L206EE03
(57)【要約】
保持を伴わないスリープモード制御信号のアサートに応じて、ビットセルアレイとメモリ周辺機器との両方の電源が切断される、保持を伴わないスリープモードを実施するように構成されたメモリが提供される。保持を伴わないスリープモード制御信号はまた、ビットセルアレイの電源を切断するために、ＤＶＳスキャンの間アサートされる。メモリは、保持を伴わないスリープモード制御信号のアサートが、ＤＶＳスキャンの間、メモリ周辺機器の電源を切断させることを防止するために、ＤＶＳスキャン制御信号のアサートに応じる電力管理回路を含む。したがって、ビットセルアレイからのリーク電流がビットセルアレイの電源切断によって防止されるので、メモリ周辺機器は、ＤＶＳスキャンによって完全にテストされ得る。
【特許請求の範囲】
【請求項1】
メモリであって、ビットセルアレイと、
前記ビットセルアレイとメモリ電源電圧のためのノードとの間に結合されたビットセルアレイヘッドスイッチと、
メモリ電力ドメイン部分を含むメモリ周辺機器と、
前記メモリ電力ドメイン部分と前記メモリ電源電圧のための前記ノードとの間に結合されたメモリ周辺機器ヘッドスイッチと、
前記メモリのための保持を伴わないスリープモードの間、前記ビットセルアレイ及び前記メモリ電力ドメイン部分の電源をオフにするために、前記ビットセルアレイヘッドスイッチ及び前記メモリ周辺機器ヘッドスイッチをオフに切り替えるように構成された電力管理回路とを備え、前記電力管理回路は、前記メモリのスキャンの間、前記ビットセルアレイの電源をオフにし、前記メモリ電力ドメイン部分の電源オンを維持するために、前記ビットセルアレイヘッドスイッチのみをオフに切り替えるように更に構成されている、メモリ。
【請求項2】
前記ビットセルアレイヘッドスイッチは、スリープコア信号のアサートに応じて、オフに切り替わるように構成されており、前記メモリ周辺機器ヘッドスイッチは、周辺機器スリープ信号のアサートに応じて、オフに切り替わるように構成されており、前記電力管理回路は、前記メモリのための前記保持を伴わないスリープモードの間、保持を伴わないスリープモード制御信号のアサートに応じて、前記スリープコア信号と前記周辺機器スリープ信号との両方をアサートするように更に構成されており、前記電力管理回路は、前記メモリの前記スキャンの間、前記保持を伴わないスリープモード制御信号のアサートに応じて、前記スリープコア信号をアサートし、前記周辺機器スリープ信号をアサートしないように更に構成されている、請求項１に記載のメモリ。
【請求項3】
電力管理回路は、コア電力ドメイン制御信号をメモリ電力ドメイン制御信号にレベルシフトするように構成された第１のレベルシフタと、
動的電圧ストレス（ＤＶＳ）スキャン制御信号をアサートするために、前記メモリ電力ドメイン制御信号を処理するように構成された第１の論理ゲートと、を更に含み、前記電力管理回路は、前記周辺機器スリープ信号のアサートを防止するために、前記ＤＶＳスキャン制御信号のアサートに応ずるように更に構成されている、請求項２に記載のメモリ。
【請求項4】
前記電力管理回路は、前記周辺機器スリープ信号の前記アサートを防止するために、前記ＤＶＳスキャン制御信号を処理するように構成された第２の論理ゲートを更に含む、請求項３に記載のメモリ。
【請求項5】
前記メモリ周辺機器は、コア電力ドメイン部分を更に含み、前記メモリは、前記コア電力ドメイン部分と前記メモリ電源電圧のための前記ノードとの間に結合された１つのコア電力ドメインヘッドスイッチを更に備え、前記コア電力ドメインヘッドスイッチは、コア電力ドメイン周辺機器スリープ信号のアサートに応じて、前記コア電力ドメイン部分の電源を切断するために、オフに切り替わるように構成されており、前記電力管理回路は、前記ＤＶＳスキャン制御信号がアサートされない間、前記保持を伴わないスリープモード制御信号の前記アサートに応じて、前記コア電力ドメイン周辺機器スリープ信号をアサートするように更に構成されており、前記電力管理回路は、前記ＤＶＳスキャン制御信号がアサートされる間、前記保持を伴わないスリープモード制御信号の前記アサートに応じて、前記コア電力ドメイン周辺機器スリープ信号をアサートしないように更に構成されている、請求項３に記載のメモリ。
【請求項6】
前記電力管理回路は、前記保持を伴わないスリープモード制御信号をメモリ電力ドメイン信号にレベルシフトするように構成された第２のレベルシフタを更に含み、前記第２の論理ゲートは、前記周辺機器スリープ信号の前記アサートを防止するために、前記メモリ電力ドメイン信号を用いて前記ＤＶＳスキャン制御信号を処理するように構成されている、請求項４に記載のメモリ。
【請求項7】
前記電力管理回路は、保持を伴うスリープモード制御信号のアサートに応じて、前記周辺機器スリープ信号をアサートすることと前記スリープコア信号をアサートしないこととの両方をアサートするように更に構成されている、請求項４に記載のメモリ。
【請求項8】
前記電力管理回路は、前記保持を伴うスリープモード制御信号を、保持を伴うメモリ電力ドメインスリープモード制御信号にレベルシフトするように構成された第２のレベルシフタと、
前記保持を伴うメモリ電力ドメインスリープモード制御信号を用いて前記第２の論理ゲートの出力信号を処理するように構成された第３の論理ゲートと、を更に含む、請求項７に記載のメモリ。
【請求項9】
前記電力管理回路は、クロック信号が循環していない間、前記ＤＶＳスキャン制御信号の前記アサートを防止するように構成されたラッチを更に含み、前記ラッチは、前記クロック信号の立ち上がりエッジに応じて、前記ＤＶＳスキャン制御信号の前記アサートを可能にするように更に構成されている、請求項４に記載のメモリ。
【請求項10】
前記ラッチは、交差結合されたＮＡＮＤゲートの対を備える、請求項９に記載のメモリ。
【請求項11】
前記電力管理回路は、前記交差結合されたＮＡＮＤゲートの対における第１のＮＡＮＤゲートへの入力を駆動するために、前記クロック信号を反転させるように構成されたインバータを更に含む、請求項１０に記載のメモリ。
【請求項12】
前記ビットセルアレイヘッドスイッチ及び前記メモリ周辺機器ヘッドスイッチは各々、少なくとも１つのｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタを備える、請求項１に記載のメモリ。
【請求項13】
メモリのための動作方法であって、動的電圧ストレススキャン制御信号がアサートされない間、保持を伴わないスリープモード制御信号のアサートに応じて、前記メモリ内のビットセルアレイ及びメモリ周辺機器の電源を切断することと、
前記保持を伴わないスリープモード制御信号と前記動的電圧ストレススキャン制御信号との両方のアサートに応じて、前記メモリ周辺機器に給電しつつ、前記メモリ内の前記ビットセルアレイの電源を切断することと、
前記保持を伴わないスリープモード制御信号と前記動的電圧ストレススキャン制御信号との両方の前記アサートに続いて、前記メモリ周辺機器が給電され、前記ビットセルアレイの電源がオフにされている間、前記メモリ周辺機器の動的電圧ストレススキャンを実行することと、を含む、方法。
【請求項14】
コア電力ドメイン制御信号をメモリ電力ドメイン制御信号にレベルシフトすることと、前記メモリ電力ドメイン制御信号のアサートに応じて、前記動的電圧ストレススキャン制御信号をアサートすることと、を更に含む、請求項１３に記載の方法。
【請求項15】
前記動的電圧ストレススキャン制御信号の前記アサートを、クロック信号のアサートの後にのみ生じるようにゲート制御することを更に含む、請求項１４に記載の方法。
【請求項16】
前記メモリ周辺機器の電源を切断することは、メモリ電力ドメイン部分及びコア電力ドメイン部分の電源を切断することを含む、請求項１３に記載の方法。
【請求項17】
前記動的電圧ストレススキャン制御信号がアサートされない間、前記保持を伴わないスリープモード制御信号の前記アサートに応じて、ワード線ドライバの電源を切断することを更に含む、請求項１３に記載の方法。
【請求項18】
前記保持を伴わないスリープモード制御信号と前記動的電圧ストレススキャン制御信号との両方の前記アサートに応じて、前記ワード線ドライバの給電を維持することを更に含む、請求項１７に記載の方法。
【請求項19】
メモリであって、メモリ電力ドメイン部分を含むメモリ周辺機器と、
メモリ電源電圧のためのノードと前記メモリ電力ドメイン部分との間に結合された周辺機器ヘッドスイッチと、
コア電力ドメイン制御信号のアサートに応じて、動的電圧ストレススキャン制御信号をアサートするように構成された第１の論理ゲートを含む電力管理回路とを備え、前記電力管理回路は、前記動的電圧ストレススキャン制御信号がデアサートされている間、保持を伴わないスリープモード制御信号のアサートに応じて、前記周辺機器ヘッドスイッチをオフに切り替えるように構成されており、前記電力管理回路は、前記保持を伴わないスリープモード制御信号と前記動的電圧ストレススキャン制御信号との両方のアサートに応じて、前記周辺機器ヘッドスイッチをオンに維持するように更に構成されている、メモリ。
【請求項20】
前記メモリは、前記コア電力ドメイン制御信号を受信するように構成された複数の端子を含む集積回路に含まれており、前記電力管理回路は、前記コア電力ドメイン制御信号をメモリ電力ドメイン制御信号にレベルシフトするように構成された第１のレベルシフタを更に含み、前記第１の論理ゲートは、前記メモリ電力ドメイン制御信号のアサートに応じて、前記動的電圧ストレススキャン制御信号をアサートするように更に構成されている、請求項１９に記載のメモリ。
【請求項21】
前記電力管理回路は、前記動的電圧ストレススキャン制御信号の前記アサートに応じて、前記周辺機器ヘッドスイッチがオフに切り替わるのを防止するために、前記動的電圧ストレススキャン制御信号を処理するように構成された第２の論理ゲートを更に含む、請求項１９に記載のメモリ。
【請求項22】
前記電力管理回路が、保持を伴うスリープモード制御信号のアサートに応じて、前記周辺機器ヘッドスイッチをオフに切り替えるように更に構成されている、請求項１９に記載のメモリ。
【請求項23】
前記メモリは、セルラー電話に含まれている、請求項１９に記載のメモリ。【発明の詳細な説明】
【技術分野】
【0001】
[0001] 本出願はメモリに関し、より詳細には、非同期入力によって制御される動的電圧ストレス（ＤＶＳ）スキャンを伴うメモリに関する。
【背景技術】
【0002】
[0002] 動的電圧ストレス（ＤＶＳ）スキャンは、集積回路製造業者がその埋め込みメモリ機能をテストするための重要なツールである。ＤＶＳスキャンの間、電源電圧は、障害を明らかにするために増加される。例えば、メモリトランジスタは、最終的に機能しなくなる弱い誘電体層を有する場合がある。しかし、弱い誘電体層にもかかわらず、メモリは、機能しており、したがって、顧客に販売されることがあり、その結果、やがて故障が発生して、費用のかかる返品を伴う。ＤＶＳスキャンは、高品質の製品が供給され得るように、そのような障害を明らかにする。
【0003】
[0003] 完全なＤＶＳスキャンが重要であるにもかかわらず、既存のメモリ設計では、適用され得る電源電圧増加を制限していた。したがって、当技術分野では、改善されたＤＶＳスキャンのために構成されたメモリが必要である。
【発明の概要】
【0004】
[0004] 本開示の一態様によれば、ビットセルアレイと、ビットセルアレイとメモリ電源電圧のためのノードとの間に結合されたビットセルアレイヘッドスイッチと、メモリ電力ドメイン部分を含むメモリ周辺機器と、メモリ電力ドメイン部分とメモリ電源電圧のためのノードとの間に結合されたメモリ周辺機器ヘッドスイッチと、メモリのための保持を伴わないスリープモードの間、ビットセルアレイ及びメモリ電力ドメイン部分の電源をオフにするために、ビットセルアレイヘッドスイッチ及びメモリ周辺機器ヘッドスイッチをオフに切り替えるように構成された電力管理回路であって、メモリのスキャンの間、ビットセルアレイの電源をオフにし、メモリ電力ドメイン部分の電源オンを維持するために、ビットセルアレイヘッドスイッチのみをオフに切り替えるように更に構成された電力管理回路と、を含む、メモリが提供される。
【0005】
[0005] 本開示の別の態様によれば、動的電圧ストレススキャン制御信号がアサートされない間、保持を伴わないスリープモード制御信号のアサートに応じて、メモリ内のビットセルアレイ及びメモリ周辺機器の電源を切断するステップと、保持を伴わないスリープモード制御信号と動的電圧ストレススキャン制御信号との両方のアサートに応じて、メモリ周辺機器に給電しつつ、メモリ内のビットセルアレイの電源を切断するステップと、保持を伴わないスリープモード制御信号と動的電圧ストレススキャン制御信号との両方のアサートに続いて、メモリ周辺機器が給電され、ビットセルアレイの電源がオフにされている間、メモリ周辺機器の動的電圧ストレススキャンを実行するステップと、を含む、メモリのための動作方法が提供される。
【0006】
[0006] 本開示の更に別の態様によれば、メモリ電力ドメイン部分を含むメモリ周辺機器と、メモリ電源電圧のためのノードとメモリ電力ドメイン部分との間に結合された周辺機器ヘッドスイッチと、コア電力ドメイン制御信号のアサートに応じて、動的電圧ストレススキャン制御信号をアサートするように構成された第１の論理ゲートを含む電力管理回路であって、電力管理回路が、動的電圧ストレススキャン制御信号がデアサートされる間、保持を伴わないスリープモード制御信号のアサートに応じて周辺機器ヘッドスイッチをオフに切り替えるように構成されており、電力管理回路が、保持を伴わないスリープモード制御信号と動的電圧ストレススキャン制御信号との両方のアサートに応じて、周辺機器ヘッドスイッチをオンに維持するように更に構成されている、電力管理回路と、を含む、メモリが提供される。
【0007】
[0007] これら及び追加の有利な特徴は、以下の詳細な説明を通じてより理解される場合がある。
【図面の簡単な説明】
【0008】
【図1】[0008]本開示の一態様による、改善されたＤＶＳスキャンのために構成された埋め込みメモリを有する集積回路を示す。
【図5】[0012] 本開示の一態様による、改善されたＤＶＳスキャンのために構成されたメモリの動作方法を示すフローチャートである。
【図6】[0013] 本開示の一態様による、改善されたＤＶＳスキャンのために構成されたメモリを組み込んだいくつかの例示的な電子システムを示す図である。
【0009】
[0014] 本開示の実装形態及びそれらの利点は、以下の詳細な説明を参照することによって最良に理解される。各図のうちの１つ又は複数に示される同様の要素を識別するために同様の参照番号が使用されることを理解されたい。
【発明を実施するための形態】
【0010】
[0015] 改善されたＤＶＳスキャンを伴う集積回路メモリが提供される。この改善されたＤＶＳスキャンの有利な特徴をより良く理解するために、成功したＤＶＳスキャンが解決すべき課題について考える。例えば、集積回路メモリは、典型的には、本明細書においてＭＸ電力ドメインとして示されるそれ自体の電力ドメインに分離され、一方、集積回路のコア論理は、本明細書においてＣＸ電力ドメインとして示されるコア電力ドメインに分離される。ＭＸ電源電圧は、ＭＸ電力ドメインに給電する。同様に、ＣＸ電源電圧は、ＣＸ電力ドメインに給電する。メモリは、メモリ周辺機器（書き込みドライバ、アドレスデコーダなど）によって制御されるビットセルアレイを含む。メモリ周辺機器の一部はＣＸ電力ドメインにあり、残りの部分はＭＸ電力ドメインにある。
【0011】
[0016] メモリが典型的なＤＶＳスキャンによってテストされる間、ビットセルとメモリ周辺機器との両方が給電される。上昇したＭＸ供給電圧に起因して、実質的なリーク電流が、典型的には、ＤＶＳスキャンの間にビットセルから伝導する。加えて、メモリ周辺機器は、ＭＸ電力ドメインとＣＸ電力ドメインとの両方から電流を消費する。ビットセルリークとメモリ周辺機器による電流引き込みが相まって、損害を与える温度スパイクが生じる可能性がある。したがって、ＤＶＳスキャンがメモリに損害を与えることを防止するために、従来、ＭＸ電源電圧の増加が制限されている。電源電圧の増加に対するこの制限は、メモリ温度を安全な範囲内に維持するが、弱められたＤＶＳは、障害を明らかにすることができず、顧客の使用の間に望ましくない故障が発生し、費用のかかる返品を伴う。
【0012】
[0017] 複雑さ及びＤＶＳスキャンレイテンシを制限するために、ＤＶＳスキャンが、通常（非ＤＶＳスキャン）動作の間に使用されるメモリスリープモードのための制御信号と互換性を有すると有利である。その点に関して、コア論理電力ドメイン（ＣＸ電力ドメイン）及びメモリ電力ドメイン（ＭＸ電力ドメイン）を有する集積回路は、通常、メモリスリープモードの間、ビットセルアレイ及びメモリ周辺機器が電源オンにされるか、それとも電源オフにされるかを制御する電力管理回路を含む。電力管理回路は、コア論理電力ドメインにおいて発生するスリープモードのためのスリープ制御信号に応じる。例えば、コア論理が、メモリがスリープモードに置かれ得るような動作条件であると判断した場合、コア論理は、電力管理回路にスリープモード制御信号をアサートし得る。
【0013】
[0018] アサートされたスリープモード制御信号に応じる電力管理回路に関して、信号は、本明細書では、論理真状態がアクティブハイ又はアクティブロー規則によって表されるかどうかにかかわらず、信号が論理的に真であるときに「アサートされる」とみなされる。アクティブハイ規約では、ＣＸ電力ドメイン制御信号は、ＣＸ電源電圧まで充電されることによってアサートされる。したがって、そのような信号は、接地に放電されることによってデアサートされる。しかし、アクティブロー規約では、ＣＸ電力ドメイン制御信号は、接地に放電されることによってアサートされる。したがって、アクティブロー信号は、電源電圧まで充電されることによってデアサートされる。以下の説明では、コア論理が、一般性を失うことなく、スリープモード制御信号に対してアクティブロー規約を使用するものと仮定する。
【0014】
[0019] 一般に、集積回路メモリのスリープモードには２つのタイプがある。保持を伴わないスリープモードでは、ビットセルとメモリ周辺機器との両方の電源が切断される。保持を伴わないスリープモードをアクティブ化するために、コア論理は、本明細書では簡潔のために「ｓｌｐ＿ｎｒｅｔ＿ｎ制御信号」と表されることもある保持を伴わないアクティブロースリープモード制御信号（ｓｌｐ＿ｎｒｅｔ＿ｎ）をアサートし得る。電力管理回路は、ビットセルアレイ及びメモリ周辺機器の電源を切断することによって、アサートされた保持を伴わないスリープモード制御信号に応じる。ビットセルは、電源を切られるので、ビットセルの記憶されたビットを保持することができず、したがって、保持を伴わないスリープモードの「保持を伴わない」という呼称。保持を伴うスリープモードでは、コア論理は、本明細書では簡潔のために「ｓｌｐ＿ｒｅｔ＿ｎ制御信号」と表される保持を伴うアクティブロースリープモード制御信号（ｓｌｐ＿ｒｅｔ＿ｎ）をアサートし得る。電力管理回路は、アサートされた保持を伴うスリープモード制御信号に応じて、メモリ周辺機器のみの電源を切断するが、ビットセルアレイは給電されたままである。ビットセルアレイは給電されたままであるので、ビットセルは、その記憶されたバイナリコンテンツを保持し得、したがって、保持を伴うスリープモードの「保持を伴う」という局面。
【0015】
[0020] いずれのスリープモード制御信号も、従来のＤＶＳスキャンの間アサートされない。例えば、ｓｌｐ＿ｎｒｅｔ＿ｎ制御信号がアサートされた場合、ビットセルアレイとメモリ周辺機器との両方の電源が切断され、いずれのスキャンインテストベクトルによってもテストされ得ない。同様に、ｓｌｐ＿ｒｅｔ＿ｎ制御信号がアサートされた場合、メモリ周辺機器の電源が切断され、テストされ得ない。保持を伴うスリープモードも、保持を伴わないスリープモードも、従来のＤＶＳスキャンの間アクティブであり得るので、ビットセルアレイとメモリ周辺機器との両方が給電され、したがって、前述のような損害を与える温度上昇が発生し得る。
【0016】
[0021] ビットセルリークと、ＤＶＳスキャンの間にメモリの損害を引き起こす、メモリ周辺機器によって引き込まれる電流との組合せに対処するために、保持を伴わないスリープモード制御信号ｓｌｐ＿ｎｒｅｔ＿ｎがアサートされる間に改善されたＤＶＳスキャンが行われ得る集積回路メモリが提供される。そうするために、メモリの電力管理回路は、アサートされたｓｌｐ＿ｎｒｅｔ＿ｎ制御信号がメモリ周辺機器のシャットダウンをトリガすることを阻止することによって、制御信号（例えば、非同期制御信号）のアサートに応じるように構成されている。メモリ周辺機器の電源オフは阻止されるが、電力管理回路は、ビットセルアレイの電源をオフにすることによって、アサートされたｓｌｐ＿ｎｒｅｔ＿ｎ制御信号に依然として応じる。したがって、ビットセルリークは、解消され、メモリ周辺機器による電流引き込みと結合して、ＤＶＳスキャンの間に損害を与える温度スパイクを引き起こすことはなくなる。したがって、電源電圧（複数可）は、十分にブーストされ、ＤＶＳスキャンの間十分な持続時間にわたって、周辺機器内の障害を明らかにし得る。ＤＶＳスキャンは、ビットセルアレイの電源がオフにされている間のメモリ周辺機器の有利な給電の１つの例示的な使用にすぎないことに留意されたい。したがって、本明細書で説明するメモリ制御は、ＤＶＳスキャンに加えて他のタイプのメモリスキャンにも適用可能であることが諒解されよう。
【0017】
[0022] 次に図面を参照すると、コア論理回路１０５及び関連する埋め込みスタティックランダムアクセスメモリ（ＳＲＡＭ）１０６を有する例示的なシステムオンチップ（ＳｏＣ）集積回路１００が図１に示されている。コア論理回路１０５は、コア（ＣＸ）電力ドメイン内に位置しており、したがって、ＣＸ電源電圧によって給電される。ＳＲＡＭ１０６は、ビットセルアレイ１１０と、メモリ周辺機器１１５と、ワード線（ＷＬ）ドライバ１２５とを含む。ビットセルアレイ１１０及びＷＬドライバ１２５は、メモリ（ＭＸ）電力ドメイン内に位置しており、したがって、ＭＸ電源電圧によって給電される。メモリ周辺機器１１５は、ＭＸ電力ドメイン内のＭＸ電力ドメイン部分と、ＣＸ電力ドメイン内のＣＸ電力ドメイン部分とを有する。メモリ周辺機器１１５は、書込みドライバ、アドレスデコーダなど、ビットセルアレイ１１０からの読取り及び書込みのための構成要素を含む。
【0018】
[0023] ＳＲＡＭ１０６の通常動作の間、コア論理１０５は、メモリスリープモードを呼び出さない。しかし、休止期間の間、コア論理１０５は、保持を伴わないスリープモード制御信号（ｓｌｐ＿ｎｒｅｔ＿ｎ）をアサートすることによって、ＳＲＡＭ１０６の電源を完全に切り得る。電力管理回路１２０は、ＳＲＡＭ１０６に給電するヘッドスイッチをオフに切り替えるためにヘッドスイッチ制御信号をアサートすることによって、保持を伴わないスリープモード制御信号のアサートに応じる。各ヘッドスイッチは、単一のｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタによって表される。例えば、ビットセルアレイ１１０は、ＰＭＯＳトランジスタＰ１を通してＭＸ電源電圧のためのノードに結合している。トランジスタＰ１は、ビットセルアレイヘッドスイッチの一例である。同様に、ＷＬドライバ１２５は、ＰＭＯＳトランジスタＰ４を通してＭＸ電源電圧のためのノードに結合している。メモリ周辺機器１１５のＣＸ部分は、ＰＭＯＳトランジスタＰ２を通してＣＸ電源電圧のためのノードに結合しており、メモリ周辺機器１１５のＭＸ部分は、ＰＭＯＳトランジスタＰ３を通してＭＸ電源電圧のためのノードに結合している。トランジスタＰ２及びＰ３は、周辺機器ヘッドスイッチの例である。
【0019】
[0024] ヘッドスイッチの各々は、図示されるような単一のＰＭＯＳトランジスタの代わりに、複数のＰＭＯＳトランジスタによって実装され得ることが理解されよう。ｓｌｐ＿ｎｒｅｔ＿ｎ制御信号のアサートに応じて、保持を伴わないスリープモードの間、トランジスタＰ１をオフに切り替えるために、電力管理回路１２０は、トランジスタＰ１のゲートを駆動するアクティブハイＭＸ電力ドメインコアスリープ信号（ｓｌｐ＿ｃｏｒｅ）をアサートする。したがって、トランジスタＰ１はオフに切り替わり、ビットセルアレイ１１０の電源を切断する。同様に、電力管理回路１２０は、ｓｌｐ＿ｎｒｅｔ＿ｎ制御信号のアサートに応じて、メモリ周辺機器１１５のＭＸ部分の電源を切断するためにトランジスタＰ３のゲートを駆動するアクティブハイＭＸ電力ドメイン周辺機器スリープ信号（ｓｌｐ＿ｐｅｒｉ）をアサートする。同様に、電力管理回路１２０は、ｓｌｐ＿ｎｒｅｔ＿ｎ制御信号のアサートに応じて、メモリ周辺機器１１５のＣＸ部分の電源を切断するためにトランジスタＰ２のゲートを駆動するアクティブハイＣＸ電力ドメイン周辺機器スリープ信号（ｓｌｐ＿ｐｅｒｉ＿ＣＸ）をアサートする。最後に、電力管理回路１２０はまた、ｓｌｐ＿ｎｒｅｔ＿ｎ制御信号のアサートに応じて、ＷＬドライバ１２５の電源を切断するためにトランジスタＰ４のゲートを駆動するアクティブハイＭＸ電力ドメインワード線ドライバスリープ信号（ｓｌｐ＿ｗｌ）をアサートする。
【0020】
[0025] この代わりに、コア論理１０５が、保持を伴うスリープモードが呼び出されるべきであると判定した場合、コア論理１０５は、ｓｌｐ＿ｒｅｔ＿ｎ制御信号をアサートし得る。ｓｌｐ＿ｒｅｔ＿ｎ制御信号のアサートに応じて、電力管理回路１２０は、ｓｌｐ＿ｗｌ信号、ｓｌｐ＿ｐｅｒｉ＿ＣＸ信号、及びｓｌｐ＿ｐｅｒｉ信号をアサートして、メモリ周辺機器１１５及びＷＬドライバ１２５への電力を遮断する。しかし、電力管理回路１２０は、ｓｌｐ＿ｒｅｔ＿ｎ制御信号のアサートに応じてｓｌｐ＿ｃｏｒｅ信号をアサートすることはない。したがって、ビットセルアレイ１１０は、そのビットセルがそれらの記憶されたバイナリコンテンツを保持し得るように、給電されたままである。
【0021】
[0026] メモリ周辺機器１１５のＤＶＳスキャンを呼び出すために、ＤＶＳテスタ又はスキャンツール（図示せず）は、ＳＲＡＭ１０６が機能している（スリープモードがアクティブでない）間に、ＤＶＳスキャン制御信号（図１には示されておらず、以下で更に説明される）のアサートをトリガし得る。ＤＶＳスキャン制御信号のアサートをトリガするために、ＤＶＳテスタ又はスキャンツールが、集積回路１００への他の非同期制御信号のためにも使用され得る複数の端子１４０を介して受信される非同期制御信号（ＡＣＣ）内の非同期制御ビットをアサートすると好都合である。このように、集積回路１００への入力／出力インターフェースは、本明細書で開示される改善されたＤＶＳスキャンに対応するように修正される必要はない。より一般的には、電力管理回路１２０は、ＣＸ電力ドメイン制御信号のアサートに応じてＤＶＳスキャン制御信号をアサートする。したがって、代替実装形態は、ＡＣＣ制御信号以外の他のタイプの制御信号を使用し得ることが諒解されよう。ＡＣＣ信号をアサートすることに加えて、ＤＶＳテスタはまた、ｓｌｐ＿ｎｒｅｔ＿ｎ制御信号のアサートをトリガし得る。通常動作の間、電力管理回路１２０は、ビットセルアレイ１１０だけでなくメモリ周辺機器１１５及びＷＬドライバ１２５の電源もオフにすることによって、ｓｌｐ＿ｎｒｅｔ＿ｎ制御信号のアサートに応じる。しかしながら、電力管理回路１２０は、ビットセルアレイ１１０のみの電源をオフにすることによって、ＤＶＳスキャン制御信号とｓｌｐ＿ｎｒｅｔ＿ｎ制御信号との両方のアサートに応じるように構成されている。したがって、メモリ周辺機器１１５は、ｓｌｐ＿ｎｒｅｔ＿ｎ制御信号のアサートにもかかわらず、ＤＶＳスキャンの間給電されたままである。このようにして、トランジスタＰ１のみがオフに切り替わり、トランジスタＰ２、Ｐ３、及びＰ４はオンのままである。先に述べたように、トランジスタＰ１、Ｐ２、Ｐ３、及びＰ４の各々は、代替実装形態では複数のヘッドスイッチトランジスタを備え得る。したがって、ビットセルアレイ１１０、メモリ周辺機器１１５のＣＸ部分、メモリ周辺機器１１５のＭＸ部分、及びＷＬドライバ１２５の各々のために少なくとも１つのヘッドスイッチがある。トランジスタＰ１がオフであり、トランジスタＰ１、Ｐ３、及びＰ４がオンである状態では、メモリ周辺機器１１５のＤＶＳスキャンは、電源電圧の増大の制限を必要とせずに進行し得る。
【0022】
[0027] 電力管理回路１２０によって管理されるようなこの有利なＤＶＳスキャンなしでは、ＣＸ電源電圧及びＭＸ電源電圧は、ＳＲＡＭ１０６のＤＶＳスキャンの間、ロバストに上昇させることができない。メモリ周辺機器１１５のＤＶＳスキャンの間に使用される増大される電源電圧の実際のレベルは、プロセスノードに依存する。例示的な一実装形態では、従来のＤＶＳスキャン中の増大される電源電圧は、１．４Ｖまでしか上昇させることができなかった。しかし、本明細書で説明するように、電力管理回路１２０がＤＶＳスキャン制御信号に応じる場合、ＤＶＳスキャンは、代わりに、１．６Ｖ電源電圧レベルを用いて、より長い持続時間にわたって実行され得る。このようにして、ＳＲＡＭ１０６のＤＶＳスキャンは、他の場合には検出されないままである障害を明らかにするのに十分にロバストであり得る。
【0023】
[0028] 次に、電力管理回路１２０の例示的な実装形態についてより詳細に説明する。図２は、ｓｌｐ＿ｎｒｅｔ＿ｎ制御信号に応じてコアスリープ信号ｓｌｐ＿ｃｏｒｅを生成する電力管理回路１２０の第１の部分２００を示す。ｓｌｐ＿ｎｒｅｔ＿ｎ制御信号は、ＣＸ電力ドメイン信号であることに留意されたい。保持を伴うスリープモードでは、ＣＸ電力ドメインの電源は切断され得るが、ＭＸ電力ドメインは給電されたままである。ＣＸ電力ドメインの電源が切断されるときに第１の部分２００がＣＸ電力ドメイン制御信号に対して望ましくなく応じないようにするために、ＳＲＡＭ１０６は、ＣＸ電力ドメインの電源が切断されるときにアサートされるアクティブハイのＭＸ電力ドメイン制御信号（ｃｌａｍｐ＿ｍｅｍ）を受信する。
【0024】
[0029] ＣＸ電力ドメインの電源がオフにされているにもかかわらず、コアスリープ信号ｓｌｐ＿ｃｏｒｅのための所望のバイナリ状態の保持を助けるために、電力管理回路１２０は、ｃｌａｍｐ＿ｍｅｍ信号をラッチし、ＭＸ電力ドメインからＣＸ電力ドメインにレベルシフトするラッチングレベルシフタ２１０を含む。レベルシフタ２１０はまた、インバータ２３０によって反転されたｃｌａｍｐ＿ｍｅｍ信号の反転バージョンを受信する。ｃｌａｍｐ＿ｍｅｍ信号のレベルシフトバージョンは、ソースがＣＸ電源電圧のためのノードに接続されたＰＭＯＳトランジスタＰ５のゲートを駆動する。トランジスタＰ５のドレインは、ｃｌａｍｐ＿ｍｅｍ信号がデアサートされたときにＣＸ電源電圧に等しくなるｃｌａｍｐ＿ｎｏｒ信号のためのノードとして働く。この実装形態では、ｃｌａｍｐ＿ｍｅｍ信号はアクティブハイ信号であり、したがって、接地されることによってデアサートされる。ｃｌａｍｐ＿ｎｏｒ信号は、ｃｌａｍｐ＿ｍｅｍ信号が論理０であるときのみ、ＣＸ電源電圧に等しくなる。
【0025】
[0030] ｃｌａｍｐ＿ｎｏｒ信号は、インバータ２１５、ＮＯＲゲート２２０、及びＮＯＲゲート２２５に給電する。以下の説明では、ｃｌａｍｐ＿ｎｏｒ信号をＣＸ電源電圧まで充電させるために、ｃｌａｍｐ＿ｍｅｍ信号が接地に放電される（ＣＸ電力ドメインの電源が切断されていない）と仮定する。インバータ２１５は、保持を伴わないスリープモード制御信号（ｓｌｐ＿ｎｒｅｔ＿ｎ）を、ｃｌａｍｐ＿ｍｅｍ信号を用いてＮＯＲゲート２２５によって処理された反転信号に反転させるように機能する。更に、ＮＯＲゲート２２０は、ｓｌｐ＿ｎｒｅｔ＿ｎ制御信号とｃｌａｍｐ＿ｍｅｍ信号とのＮＯＲ演算を行う。ＮＯＲゲート２２０及び２２５はそれぞれ、ｃｌａｍｐ＿ｍｅｍ信号がデアサートされる間、インバータとして動作する。ｓｌｐ＿ｎｒｅｔ＿ｎ制御信号が次いでアサートされる場合（ｓｌｐ＿ｎｒｅｔ＿ｎ制御信号が、アサートされたときに接地されるようなアクティブロー信号であり得ることを想起されたい）、ＮＯＲゲート２２０の出力はＣＸ電源電圧にアサートされるが、ＮＯＲゲート２２５の出力は接地される。ラッチングレベルシフタ２０５は、ＮＯＲゲート２２０の出力をＣＸ電力ドメインからＭＸ電力ドメインにシフトする。レベルシフタ２０５の出力信号２３５は、ｃｌａｍｐ＿ｍｅｍ信号がデアサートされる間、ｓｌｐ＿ｎｒｅｔ＿ｎ制御信号のアサートに応じてＭＸ電源電圧まで充電される。インバータの対２４０及び２４５は、コアスリープ信号ｓｌｐ＿ｃｏｒｅを形成するために出力信号２３５をバッファする。したがって、コアスリープ信号ｓｌｐ＿ｃｏｒｅは、ｃｌａｍｐ＿ｍｅｍ信号がデアサートされる間、ｓｌｐ＿ｎｒｅｔ＿ｎ制御信号のアサートに応じて、ＭＸ電源電圧に等しくなるようにアサートされる。アサートされたコアスリープ信号ｓｌｐ＿ｃｏｒｅは、ｓｌｐ＿ｎｒｅｔ＿ｎ制御信号のアサートに応じてビットセルアレイ１１０の電源が切断されるように、トランジスタＰ１（図１）によって表されるようにヘッドスイッチ（複数可）を遮断する。
【0026】
[0031] ＮＯＲゲート２２５の出力信号は、ｃｌａｍｐ＿ｍｅｍ信号がデアサートされている限り、ｓｌｐ＿ｎｒｅｔ＿ｎ制御信号に等しい。逆に、ＮＯＲゲート２２０の出力信号は、ｃｌａｍｐ＿ｍｅｍ信号がデアサートされている限り、ｓｌｐ＿ｎｒｅｔ＿ｎ制御信号の補数に等しい。レベルシフタ２０５は、ｓｌｐ＿ｎｒｅｔ＿ｎ制御信号のこの補数をレベルシフトしているので、レベルシフタ２０５の出力は、ｓｌｐ＿ｎｒｅｔ＿ｎ制御信号自体をレベルシフトする代わりにｓｌｐ＿ｎｒｅｔ＿ｎ制御信号の補数をレベルシフトしていることを示すために「反転バブル」を伴って示されている。
【0027】
[0032] ｓｌｐ＿ｎｒｅｔ＿ｎ制御信号がデアサートされる（そのアクティブロー実装に起因してＣＸ電源まで充電される）場合、ＮＯＲゲート２２０の出力は放電され、ＮＯＲゲート２２５の出力はＣＸ電源電圧まで充電される。レベルシフタ２０５の出力信号２３５は、したがって、接地に放電され、コアスリープ信号ｓｌｐ＿ｃｏｒｅを接地する。したがって、ｓｌｐ＿ｎｒｅｔ＿ｎ制御信号がデアサートされる間、ビットセルアレイ１１０が給電される。
【0028】
[0033] ｓｌｐ＿ｎｒｅｔ＿ｎ制御信号に応じるとともにｓｌｐ＿ｒｅｔ＿ｎ制御信号に応じて、ｓｌｐ＿ｐｅｒｉ及びｓｌｐ＿ｐｅｒｉ＿ＣＸ信号を生成するための電力管理回路１２０の部分３００が、図３に示されている。ｓｌｐ＿ｎｒｅｔ＿ｎ制御信号に応じる電力管理回路１２０の部分２００に関して説明したように、出力信号２３５が生成されたことを想起されたい。ＮＡＮＤゲート３３０などの論理ゲートは、本明細書では簡潔にするためにＤＶＳ＿ＳＬＰ信号としても示されるＤＶＳスキャン制御信号を用いて出力信号２３５を処理する。本明細書で更に説明されるように、電力管理回路１２０は、アサートされたｓｌｐ＿ｎｒｅｔ＿ｎ制御信号がメモリ周辺機器１１５への電力の遮断を引き起こさないように、ＤＶＳスキャンの間、ＤＶＳ＿ＳＬＰ信号をアサートする。本明細書では、一般性を失うことなく、ＤＶＳ＿ＳＬＰ信号は、ＭＸ電源電圧まで充電されることによって、通常動作の間デアサートされるように、アクティブロー信号であると仮定する。したがって、通常（非ＤＶＳスキャン）動作の間、ＮＡＮＤゲート３３０は、出力信号２３５の反転バージョンを用いてＮＡＮＤゲート３３５を駆動するためにインバータとして機能する。本明細書で更に説明するように、ＮＡＮＤゲート３３５は、出力信号２３５の反転バージョンと、保持を伴うスリープモード制御信号（ｓｌｐ＿ｒｅｔ＿ｎ）のレベルシフトバージョン（ｌｓ＿ｓｌｐ＿ｒｅｔ＿ｎ）とのＮＡＮＤ演算を行う。保持を伴わないスリープモードの間、ｌｓ＿ｓｌｐ＿ｒｅｔ＿ｎ信号は、ＮＡＮＤゲート３３５がインバータとして働くように、ＭＸ電源電圧まで充電される。したがって、ＮＡＮＤゲート３３５の出力信号３４０は、保持を伴わないスリープモードの間、出力信号２３５に等しくなる（ＤＶＳ＿ＳＬＰ信号はアサートされない）。ＮＡＮＤゲート３３０は、周辺機器スリープ信号のアサートを防止するためにＤＶＳスキャン制御信号を処理するように構成された第２の論理ゲートの一例である。ＮＡＮＤゲート３３５は、保持を伴うメモリ電力ドメインスリープモード制御信号（例えば、ｌｓ＿ｓｌｐ＿ｒｅｔ＿ｎ）を用いて第２の論理ゲートの出力信号を処理するように構成された第３の論理ゲートの一例である。
【0029】
[0034] ＮＡＮＤゲート３４５は、出力信号３４０とｓｌｐ＿ｗｌ信号とのＮＡＮＤ演算を行う。本明細書で更に説明されるように、ｓｌｐ＿ｗｌ信号は、それが保持を伴うか、それとも伴わないかにかかわらず、スリープモードの間、ＭＸ電源電圧にアサートされる。したがって、ＮＡＮＤゲート３４５は、出力信号３４０をｓｌｐ＿ｐｅｒｉ信号の補数（ｓｌｐ＿ｎ＿ｐｅｒｉ）に反転させるために、保持を伴わないスリープモードの間、インバータとして機能する。インバータ３５０は、ｓｌｐ＿ｐｅｒｉ信号を形成するために相補信号ｓｌｐ＿ｎ＿ｐｅｒｉを反転させる。したがって、保持を伴わないスリープモードの間、ｓｌｐ＿ｐｅｒｉ信号は、メモリ周辺機器１１５のＭＸ電力ドメイン部分への電力を遮断するために、ＭＸ電源電圧にアサートされる。
【0030】
[0035] ラッチングレベルシフタ３６０は、ｓｌｐ＿ｐｅｒｉ信号をＭＸ電力ドメインからＣＸ電力ドメインにレベルシフトする。直列に配置されたインバータの対３６５及び３７０は、ｓｌｐ＿ｐｅｒｉ＿ＣＸ信号を形成するためにレベルシフタ３６０の出力信号をバッファする。したがって、保持を伴わないスリープモードの間、ｓｌｐ＿ｐｅｒｉ＿ＣＸ信号は、メモリ周辺機器１１５のＣＸ電力ドメイン部分への電力を遮断するために、ＣＸ電源電圧にアサートされる。したがって、メモリ周辺機器１１５は、保持を伴わないスリープモードの間、電源を切断される。
【0031】
[0036] インバータ３１０、ＮＯＲゲート３２０、及びＮＯＲゲート３１５は、ｃｌａｍｐ＿ｎｏｒ信号によって給電される。保持を伴うスリープモードでは、保持を伴うスリープモード制御信号（ｓｌｐ＿ｒｅｔ＿ｎ）は、接地に放電されることによってアサートされる。インバータ３１０は、ＮＯＲゲート３１５を駆動するためにｓｌｐ＿ｒｅｔ＿ｎ制御信号を反転させる。ＮＯＲゲート３１５はまた、ｃｌａｍｐ＿ｍｅｍ信号を受信する。したがって、ＣＸ電力ドメインが給電されている場合、ＮＯＲゲート３１５は、ｓｌｐ＿ｒｅｔ＿ｎ制御信号を再生するためにインバータ３１０からの反転された出力信号を反転させるためのインバータとして働く。別のＮＯＲゲート３２０は、ｓｌｐ＿ｒｅｔ＿ｎ制御信号とｃｌａｍｐ＿ｍｅｍ信号とのＮＯＲ演算を行う。したがって、ＣＸ電力ドメインが給電されたままである場合、ＮＯＲゲート３２０は、ｓｌｐ＿ｒｅｔ＿ｎ制御信号の反転バージョンを与えるためにｓｌｐ＿ｒｅｔ＿ｎ制御信号を反転させるためのインバータとして働く。ラッチングレベルシフタ３０５は、ｓｌｐ＿ｒｅｔ＿ｎ制御信号の反転バージョンをＣＸ電力ドメインからＭＸ電力ドメインにレベルシフトする（したがって、レベルシフタ３０５の出力ノードは、反転バブルを伴って示されている）。次に、レベルシフタ３０５の出力信号は、保持を伴うスリープモードの間、ＭＸ電源電圧にアサートされる。ＮＯＲゲート３２５は、レベルシフタ３０５の出力信号とｃｌａｍｐ＿ｍｅｍ信号とのＮＯＲ演算を行う。したがって、ＮＯＲゲート３２５は、レベルシフタ３０５の出力信号をｓｌｐ＿ｒｅｔ＿ｎ制御信号のレベルシフトバージョンｌｓ＿ｓｌｐ＿ｒｅｔ＿ｎに反転させるために、ＣＸ電力ドメインが給電されたままである間、インバータとして働く。
【0032】
[0037] 通常動作中（ＤＶＳスキャンが非アクティブである）、ＤＶＳ＿ＳＬＰ信号は、ＮＡＮＤゲート３３０が出力信号２３５を反転させるように、ＭＸ電源まで充電される。したがって、出力信号２３５はｓｌｐ＿ｎｒｅｔ＿ｎ制御信号のレベルシフトされ反転されたバージョンであるので、出力信号２３５は、保持を伴うスリープモードの間、接地に放電される。次いで、ＮＡＮＤゲート３３０の出力信号は、保持を伴うスリープモードの間、ＭＸ電源電圧まで充電される。ＮＡＮＤゲート３３０の出力信号をこのように充電することによって、ＮＡＮＤゲート３３５を強制的にインバータとして機能させる。したがって、ＮＡＮＤゲート３３５の出力信号３４０は、保持を伴うスリープモードの間、ＭＸ電源電圧まで充電される。本明細書で更に説明されるように、ｓｌｐ＿ｗｌ制御信号は、保持を伴うスリープモードの間アサートされ、それによって、ＮＡＮＤゲート３４５は、出力信号３４０を反転させて、ＮＡＮＤゲート３４５の出力信号を接地に放電させる。したがって、ｓｌｐ＿ｐｅｒｉ信号及びｓｌｐ＿ｐｅｒｉ＿ＣＸ信号はどちらも、保持を伴わないスリープモードについて説明したのと同様に、保持を伴うスリープモードの間、メモリ周辺機器１１５への電力を遮断するために充電される。しかしながら、ビットセルアレイ１１０は、保持を伴うスリープモードがアクティブである間、ｓｌｐ＿ｎｒｅｔ＿ｎ制御信号がデアサートされる（ＣＸ電源電圧まで充電される）ので、給電されたままである。
【0033】
[0038] ＤＶＳスキャンへの遷移は、本明細書で更に説明されるように、ＳＲＡＭ１０６の機能（非スリープ）動作モードから生じる。そのような機能モードの間、ビットセルアレイ１１０及びメモリ周辺機器１１５は給電され、したがって、ｓｌｐ＿ｎｒｅｔ＿ｎ制御信号及びｓｌｐ＿ｒｅｔ＿ｎ制御信号は、ＣＸ電源電圧まで充電される。しかし、ｓｌｐ＿ｎｒｅｔ＿ｎ制御信号は、ＤＶＳスキャンに遷移する間放電される。ｓｌｐ＿ｎｒｅｔ＿ｎ制御信号が放電されるので、出力信号２３５はＭＸ電源まで充電される。ＤＶＳ＿ＳＬＰ信号は、機能モードからＤＶＳスキャンに遷移する際に接地に放電されることによってアサートされる。出力信号２３５がアサートされる間、ＤＶＳ＿ＳＬＰ信号を接地に放電することによってこのようにアサートすると、ＮＡＮＤゲート３３０の出力信号が強制的にＭＸ電源電圧まで充電される。ｓｌｐ＿ｒｅｔ＿ｎ制御信号のレベルシフトバージョンｌｓ＿ｓｌｐ＿ｒｅｔ＿ｎはまた、ＤＶＳスキャンの間、ＭＸ電源まで充電される。したがって、ＮＡＮＤゲート３４５の出力信号３４０は、ＤＶＳスキャンの間、接地に放電され、それによって、ＮＡＮＤゲート３３５の出力が強制的にＭＸ電源電圧にアサートされる。したがって、ｓｌｐ＿ｐｅｒｉ及びｓｌｐ＿ｐｅｒｉ＿ＣＸ信号は、ＤＶＳスキャンの間、接地されることによってデアサートされ、それによって、ｓｌｐ＿ｎｒｅｔ＿ｎ制御信号のアサートにかかわらず、メモリ周辺機器１１５を給電されたままにする。このことは、ｓｌｐ＿ｎｒｅｔ＿ｎ及びｓｌｐ＿ｒｅｔ＿ｎ制御信号によるスリープモードの制御の変更又は修正を必要とせずにＤＶＳスキャンが機能し得るので、複雑さを制限することに関して非常に有利である。
【0034】
[0039] ＤＶＳスキャン制御信号（ＤＶＳ＿ＳＬＰ）及びｓｌｐ＿ｗｌ信号を生成するための電力管理回路１２０の部分４００が図４に示されている。ＤＶＳ＿ＳＬＰ信号の生成に関して、集積回路１００などの集積回路は、典型的には、集積回路１００がユーザによって所望されるように構成され得るように、端子１４０（図１に示される）などのいくつかの非同期制御ピン又は端子を含む。したがって、ＤＶＳ＿ＳＬＰ信号が、端子１４０を通して外部ＤＶＳテスタ（図示せず）によって制御される非同期制御（ＡＣＣ）信号に応じてアサートされると好都合である。部分４００では、３つの１ビット非同期制御信号が、ＡＣＣ信号を生成するために外部ＤＶＳテスタによって使用される。したがって、ＡＣＣ信号は３ビット幅であるが、代替実装形態では他のビット幅が使用され得ることが諒解されよう。ＮＡＮＤゲート４３０は、ＡＣＣ制御信号ビットのＮＡＮＤ演算を行う。したがって、ＮＡＮＤゲート４３０の出力信号は、ＡＣＣ制御信号ビットのアサートに応じて、ＣＸ電源電圧まで放電される。ＮＯＲゲート４２５は、アクティブローのスキャン制御信号ｓｃａｎ＿ｎとＮＡＮＤゲート４３０の出力信号とのＮＯＲ演算を行う。このようにして、非ＤＶＳスキャン動作モード中のＡＣＣ信号のアサートは、ＤＶＳスキャンをアクティブ化することを防止される。ｓｃａｎ＿ｎ信号が放電されるので、ＮＯＲゲート４２５の出力信号は、外部ＤＶＳテスタによるＡＣＣ制御信号のアサートに応じてＣＸ電源電圧にアサートされる。インバータ４２０は、ＮＯＲゲート４２５の出力信号を反転させる。したがって、インバータ４２０の出力信号は、ＡＣＣ信号及びｓｃａｎ＿ｎ信号のアサートに応じて接地に放電される。ＮＯＲゲート４１０は、インバータ４２０の出力信号とｃｌａｍｐ＿ｍｅｍ信号とのＮＯＲ演算を行う（以下の説明では、ｃｌａｍｐ＿ｍｅｍ信号は、ＣＸ電力ドメインが最初に給電されることに起因して放電されると仮定する）。したがって、ＮＯＲゲート４１０の出力信号は、ＤＶＳスキャンをトリガするために、ＡＣＣ制御信号のアサートに応じてＣＸ電源にアサートされる。ＮＯＲゲート４１５は、ｃｌａｍｐ＿ｍｅｍ信号とＮＯＲゲート４２５の出力信号とのＮＯＲ演算を行う。したがって、ＮＯＲゲート４１５の出力信号は、ＤＶＳスキャンの間、ＡＣＣ制御信号のアサートに応じて、接地に放電される。ＮＡＮＤゲート４３０、ＮＯＲゲート４２５、インバータ４２０、ＮＯＲゲート４１５、及びＮＯＲゲート４１０はすべてｃｌａｍｐ＿ｎｏｒ信号によって給電され、したがってｃｌａｍｐ＿ｍｅｍ信号がデアサートされている限り給電される。
【0035】
[0040] ラッチングレベルシフタ４０５は、ＮＯＲゲート４１０の出力信号をＣＸ電力ドメインからＭＸ電力ドメインにレベルシフトする。したがって、レベルシフタ４０５の出力信号は、ＡＣＣ制御信号及びｓｃａｎ＿ｎ信号のアサートに応じて、ＭＸ電源電圧にアサートされる。ＮＡＮＤゲート４６０は、ＤＶＳスキャン制御信号ＤＶＳ＿ＳＬＰを形成するために、レベルシフタ４０５の出力信号とインバータ４５０の出力信号とのＮＡＮＤ演算を行う。インバータ４５５は、ｓｌｐ＿ｗｌ信号を形成するために、インバータ４５０の出力信号を反転させる。したがって、インバータ４５０の出力信号は、ＳＲＡＭ１０６が機能している間、ＭＸ電源電圧にアサートされ、それによって、ＮＡＮＤゲート４６０をインバータとして機能させる。したがって、ＮＡＮＤゲート４６０は、ｓｃａｎ＿ｎ信号がアサートされる間、ＡＣＣ制御信号のアサートに応じてＤＶＳ＿ＳＬＰ信号を接地に放電する。レベルシフタ４０５はまた、本明細書では第１のレベルシフタとして示されることがある。レベルシフタ４０５の出力信号はまた、本明細書ではメモリ電力ドメイン制御信号として示されることがある。ＮＡＮＤゲート４６０は、ＤＶＳ＿ＳＬＰ信号をアサートするためにメモリ電力ドメイン制御信号を処理するように構成された第１の論理ゲートの一例である。レベルシフタ３０５はまた、本明細書では第２のレベルシフタとして示されることがある。
【0036】
[0041] 電源切断状態からの電源投入において、ＳＲＡＭ１０６は、保持を伴わないスリープモードにおいて電源を投入するようにプログラムされ得る。ｓｌｐ＿ｎｒｅｔ＿ｎ制御信号は、次いで、ＳＲＡＭ１０６を機能動作モードに遷移させるために、ＳＲＡＭ１０６の電源を投入する間充電される。しかしながら、ＡＣＣ信号及びｓｃａｎ＿ｎ信号はＣＸ電力ドメイン信号であることに留意されたい。ＣＸ電力ドメインは、最初、メモリ電源投入の間不安定であるので、ｓｌｐ＿ｎｒｅｔ＿ｎ制御信号及びｓｃａｎ＿ｎ信号が依然として放電されている間、ＡＣＣ制御信号がアサートされることが可能である。ＡＣＣ制御信号の意図しないアサートは、ＤＶＳ＿ＳＬＰ信号の意図しないアサートを引き起こす可能性がある。ＤＶＳ＿ＳＬＰ信号の意図しないアサートは、ｓｌｐ＿ｎｒｅｔ＿ｎ制御信号を充電する前に、メモリ周辺機器１１５の電源オンをトリガし得る。次いで、メモリ周辺機器１１５は、ＤＶＳ＿ＳＬＰ信号の意図しないアサートからｓｌｐ＿ｎｒｅｔ＿ｎ制御信号の意図的な充電までの遅延の間リークを増大させ得る。ＳＲＡＭ１０６の電源を投入する間、ｓｌｐ＿ｎｒｅｔ＿ｎ制御信号が充電されるまでメモリ周辺機器１１５の電源がオンになるのを防止するために、ＤＶＳ＿ＳＬＰ信号のアサートはクロック信号（ｃｌｋ）によってゲート制御される。したがって、ＤＶＳ＿ＳＬＰ信号は、クロック信号のトリガクロックエッジ（例えば、立ち上がりエッジ）に続いてアサートされるだけでよい。
【0037】
[0042] このクロックゲーティングを実行するために、部分４００は、ＮＡＮＤゲート４４０及び４３５の交差結合された対によって形成されるようなセットリセットラッチ４６５を含む。ＰＭＯＳトランジスタＰ７のドレインにも接続されたＮＭＯＳトランジスタＭ２のドレインに接続されたＰＭＯＳトランジスタＰ６のドレインは、ＮＡＮＤゲート４３５への入力ノードとして機能する。インバータ４４５は、ラッチ４６５内のＮＡＮＤゲート４４０を駆動するために、電力管理回路１２０の部分３００からの出力信号３４０を反転させる。トランジスタＭ２のソースは、ＮＭＯＳトランジスタＭ１を通して接地に結合する。相補信号ｓｌｐ＿ｎ＿ｐｅｒｉは、トランジスタＭ１及びＰ７のゲートを駆動する。ＳＲＡＭ１０６の機能モードの間、ｓｌｐ＿ｗｌ信号は接地に放電され、相補信号ｓｌｐ＿ｎ＿ｐｅｒｉはＭＸ電源電圧まで充電される。したがって、機能モードからＤＶＳスキャンへの遷移時に、トランジスタＭ１はオンになり、トランジスタＰ７はオフになる。
【0038】
[0043] ＳＲＡＭ１０６の電源投入の間、ｓｌｐ＿ｗｌ信号は最初、ＭＸ電源電圧まで充電され得る。したがって、インバータ４５０からの出力信号は接地に放電される。インバータ４５０の出力信号は、ＰＭＯＳトランジスタＰ８のゲート及びＰＭＯＳトランジスタＰ９のゲートを駆動する。トランジスタＰ８及びＰ９のソースは、ＭＸ電源電圧用のノードに結合している。トランジスタＰ８のドレインは、トランジスタＰ６のソースに結合している。同様に、トランジスタＰ９のドレインは、トランジスタＰ７のソースに結合している。ｓｌｐ＿ｗｌ制御信号が充電されている場合、トランジスタＰ８及びＰ９は導通している。クロック信号が直列に結合されたトランジスタＰ６及びＭ２のゲートを駆動するので、トランジスタＰ６及びＭ２は、トランジスタＰ８及びＭ１が導通している間、インバータとして機能する。クロック信号が循環する前に、クロック信号は放電され、それによって、トランジスタＰ６がオンになってＮＡＮＤゲート４３５への入力信号をＭＸ電源電圧まで充電する。インバータ４５０の出力信号が放電されるので、ＮＡＮＤゲート４４０の出力信号はＭＸ電源電圧まで充電される。したがって、ＮＡＮＤゲート４３５の出力信号は、ＳＲＡＭ１０６の電源投入中にクロック信号がローである間放電される。ＮＡＮＤゲート４３５のこのように放電された出力信号は、ＤＶＳ＿ＳＬＰ信号が、放電されることによってアサートされるかどうかにかかわらず、ＮＡＮＤゲート４４０の出力信号を強制的にＭＸ電源まで充電させる。したがって、ｓｌｐ＿ｗｌ信号は、クロック信号が循環する前に充電され続ける。
【0039】
[0044] クロック信号の立ち上がりエッジ（クロック信号が接地からＭＸ電源電圧に遷移する）において、トランジスタＰ６のドレインは接地に放電される。これにより、ＮＡＮＤゲート４３５の出力信号はＭＸ電源電圧まで充電される。次に、ＮＡＮＤゲート４３５の出力信号を充電することによって、ＮＡＮＤゲート４４０がインバータとして機能する。すでに説明されたように、ＤＶＳスキャン制御信号ＤＶＳ＿ＳＬＰが充電されている間、ｓｌｐ＿ｎｒｅｔ＿ｎ制御信号を充電することによって、出力信号３４０が放電され、次に、インバータ４４５の出力信号がＭＸ電源電圧まで充電される。したがって、ＮＡＮＤゲート４４０の出力信号は、ｓｌｐ＿ｎｒｅｔ＿ｎ制御信号が充電されるときにクロック信号の立ち上がりエッジにおいて放電され、それによって、インバータ４５０の出力信号がＭＸ電源電圧まで充電され、ｓｌｐ＿ｗｌ信号が放電される。次いで、インバータ４５０の出力信号をＭＸ電源電圧まで充電することによって、ＮＡＮＤゲート４６０がインバータとして機能し、それによって、ＤＶＳ＿ＳＬＰ信号が放電され得る。ＤＶＳ＿ＳＬＰ信号は、クロックの立ち上がりエッジ（及びｓｌｐ＿ｎｒｅｔ＿ｎ制御信号の充電）まで放電することができないので、ｓｌｐ＿ｎｒｅｔ＿ｎ制御信号の後続の意図的な充電の前のＡＣＣ制御信号の意図的でないアサートからのメモリ周辺機器１１５の潜在的なリークは、ＤＶＳ＿ＳＬＰ信号のクロックゲーティングによって解決される。
【0040】
[0045] 次に、改善されたＤＶＳスキャンのために構成されたメモリのための動作方法について、図５のフローチャートに関して説明する。本方法は、動的電圧ストレススキャン制御信号がアサートされない間、保持を伴わないスリープモード制御信号のアサートに応じて、メモリ内のビットセルアレイ及びメモリ周辺機器の電源を切断する行為５００を含む。保持を伴わないスリープモードの間、ビットセルアレイ１１０及びメモリ周辺機器１１５の電源を切断するために、ｓｌｐ＿ｃｏｒｅ制御信号、ｓｌｐ＿ｐｅｒｉ＿ＣＸ制御信号、及びｓｌｐ＿ｐｅｒｉ制御信号をアサートすることは、行為５００の一例である。ＤＶＳ＿ＳＬＰ信号は、動的電圧ストレススキャン信号の一例である。
【0041】
[0046] 方法はまた、保持を伴わないスリープモード制御信号と動的電圧ストレススキャン制御信号との両方のアサートに応じて、メモリ周辺機器に給電しつつ、メモリ内のビットセルアレイの電源を切断する行為５０５を含む。ＤＶＳスキャン中にメモリ周辺機器１１５が給電されている間、ビットセルアレイ１１０の電源を切断するために、ｓｌｐ＿ｃｏｒｅ制御信号のみをアサートすることは、行為５０５の一例である。
【0042】
[0047] 最後に、方法は、保持を伴わないスリープモード制御信号と動的電圧ストレススキャン制御信号との両方のアサートに続いて、メモリ周辺機器が給電され、ビットセルアレイの電源がオフにされている間、メモリ周辺機器の動的電圧ストレススキャンを実行する行為５１０を含む。外部ＤＶＳテスタによるメモリ周辺機器１１５のＤＶＳスキャンは、行為５１０の一例である。
【0043】
[0048] 本明細書で開示される改善されたＤＶＳスキャンのために構成されたメモリは、様々な電子システムに組み込まれてもよい。例えば、図６に示されるように、セルラー電話６００、ラップトップコンピュータ６０５、及びタブレットＰＣ６１０はすべて、本開示に係るＤＶＳスキャンに対して構成されたメモリを含み得る。音楽プレーヤ、ビデオプレーヤ、通信デバイス、及びパーソナルコンピュータなどの他の例示的な電子システムも、本開示に従って構築されたメモリを伴って構成され得る。
【0044】
[0049] ここで、以下の一連の例示的な条項において本開示のいくつかの態様が要約される。
条項１． メモリであって、
ビットセルアレイと、
ビットセルアレイとメモリ電源電圧のためのノードとの間に結合されたビットセルアレイヘッドスイッチと、
メモリ電力ドメイン部分を含むメモリ周辺機器と、
メモリ電力ドメイン部分とメモリ電源電圧のためのノードとの間に結合されたメモリ周辺機器ヘッドスイッチと、
メモリのための保持を伴わないスリープモードの間、ビットセルアレイ及びメモリ電力ドメイン部分の電源をオフにするために、ビットセルアレイヘッドスイッチ及びメモリ周辺機器ヘッドスイッチをオフに切り替えるように構成された電力管理回路であって、電力管理回路は、メモリのスキャンの間、ビットセルアレイの電源をオフにし、メモリ電力ドメイン部分の電源オンを維持するために、ビットセルアレイヘッドスイッチのみをオフに切り替えるように更に構成されている、電力管理回路と、を備える、メモリ。
条項２．ビットセルアレイヘッドスイッチは、スリープコア信号のアサートに応じて、オフに切り替わるように構成されており、メモリ周辺機器ヘッドスイッチは、周辺機器スリープ信号のアサートに応じて、オフに切り替わるように構成されており、電力管理回路は、メモリのための保持を伴わないスリープモードの間、保持を伴わないスリープモード制御信号のアサートに応じて、スリープコア信号と周辺機器スリープ信号との両方をアサートするように更に構成されており、
電力管理回路は、メモリのスキャンの間、保持を伴わないスリープモード制御信号のアサートに応じて、スリープコア信号をアサートし、周辺機器スリープ信号をアサートしないように更に構成されている、条項１に記載のメモリ。
条項３． 電力管理回路は、
コア電力ドメイン制御信号をメモリ電力ドメイン制御信号にレベルシフトするように構成された第１のレベルシフタと、
ＤＶＳスキャン制御信号をアサートするために、メモリ電力ドメイン制御信号を処理するように構成された第１の論理ゲートとを更に含み、電力管理回路は、ＤＶＳスキャン制御信号のアサートに応じて、周辺機器スリープ信号のアサートを防止するように更に構成されている、条項２に記載のメモリ。
条項４． 電力管理回路は、
周辺機器スリープ信号のアサートを防止するために、ＤＶＳスキャン制御信号を処理するように構成された第２の論理ゲートを更に含む、条項３に記載のメモリ。
条項５． メモリ周辺機器は、コア電力ドメイン部分を更に含み、メモリは、
コア電力ドメイン部分とメモリ電源電圧のためのノードとの間に結合されたコア電力ドメインヘッドスイッチであって、コア電力ドメイン周辺機器スリープ信号のアサートに応じて、コア電力ドメイン部分の電源を切断するために、オフに切り替わるように構成されている、コア電力ドメインヘッドスイッチを更に備え、電力管理回路は、ＤＶＳスキャン制御信号がアサートされない間、保持を伴わないスリープモード制御信号のアサートに応じて、コア電力ドメイン周辺機器スリープ信号をアサートするように更に構成されており、電力管理回路は、ＤＶＳスキャン制御信号がアサートされる間、保持を伴わないスリープモード制御信号のアサートに応じて、コア電力ドメイン周辺機器スリープ信号をアサートしないように更に構成されている、条項２に記載のメモリ。
条項６． 電力管理回路は、
保持を伴わないスリープモード制御信号をメモリ電力ドメイン信号にレベルシフトするように構成された第２のレベルシフタを更に含み、第２の論理ゲートは、周辺機器スリープ信号のアサートを防止するために、メモリ電力ドメイン信号を用いてＤＶＳスキャン制御信号を処理するように構成されている、条項３及び４のいずれかに記載のメモリ。
条項７． 電力管理回路は、保持を伴うスリープモード制御信号のアサートに応じて、周辺機器スリープ信号をアサートすることとスリープコア信号をアサートしないこととの両方をアサートするように更に構成されている、条項４及び５のいずれかに記載のメモリ。
条項８． 電力管理回路は、
保持を伴うスリープモード制御信号を、保持を伴うメモリ電力ドメインスリープモード制御信号にレベルシフトするように構成された第２のレベルシフタと、
保持を伴うメモリ電力ドメインスリープモード制御信号を用いて第２の論理ゲートの出力を処理するように構成された第３の論理ゲートと、を更に含む、条項７に記載のメモリ。
条項９． 電力管理回路は、
クロック信号が循環していない間、ＤＶＳスキャン制御信号のアサートを防止するように構成されたラッチを更に含み、ラッチは、クロック信号の立ち上がりエッジに応じて、ＤＶＳスキャン制御信号のアサートを可能にするように更に構成されている、条項４から８のいずれかに記載のメモリ。
条項１０． ラッチは、交差結合されたＮＡＮＤゲートの対を備える、条項９に記載のメモリ。
条項１１． 電力管理回路は、交差結合されたＮＡＮＤゲートの対における第１のＮＡＮＤゲートへの入力を駆動するために、クロック信号を反転させるように構成されたインバータを更に含む、条項１０に記載のメモリ。
条項１２． ビットセルアレイヘッドスイッチ及びメモリ電力ドメインヘッドスイッチは各々、少なくとも１つのｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタを備える、条項１から１１のいずれかに記載のメモリ。
条項１３． メモリのための動作方法であって、
動的電圧ストレススキャン制御信号がアサートされない間、保持を伴わないスリープモード制御信号のアサートに応じて、メモリ内のビットセルアレイ及びメモリ周辺機器の電源を切断することと、
保持を伴わないスリープモード制御信号と動的電圧ストレススキャン制御信号との両方のアサートに応じて、メモリ周辺機器に給電しつつ、メモリ内のビットセルアレイの電源を切断することと、
保持を伴わないスリープモード制御信号と動的電圧ストレススキャン制御信号との両方のアサートに続いて、メモリ周辺機器が給電され、ビットセルアレイが電力オフされている間に、メモリ周辺機器の動的電圧ストレススキャンを実行することと、を含む、方法。
条項１４．
コア電力ドメイン制御信号をメモリ電力ドメイン制御信号にレベルシフトすることと、
メモリ電力ドメイン制御信号のアサートに応じて、動的電圧ストレススキャン制御信号をアサートすることと、を更に含む、条項１３に記載の方法。
条項１５．
動的電圧ストレススキャン制御信号のアサートを、クロック信号のアサートの後にのみ生じるようにゲート制御することを更に含む、条項１４に記載の方法。
条項１６． メモリ周辺機器の電源を切断することは、メモリ電力ドメイン部分及びコア電力ドメイン部分の電源を切断することを含む、条項１３から１５のいずれかに記載の方法。
条項１７．
動的電圧ストレススキャン制御信号がアサートされない間、保持を伴わないスリープモード制御信号のアサートに応じて、ワード線ドライバの電源を切断することを更に含む、条項１３から１６のいずれかに記載の方法。
条項１８．
保持を伴わないスリープモード制御信号と動的電圧ストレススキャン制御信号との両方のアサートに応じて、ワード線ドライバの給電を維持することを更に含む、条項１７に記載の方法。
条項１９． メモリであって、
メモリ電力ドメイン部分を含むメモリ周辺機器と、
メモリ電源電圧のためのノードとメモリ電力ドメイン部分との間に結合された周辺機器ヘッドスイッチと、
コア電力ドメイン制御信号のアサートに応じて、動的電圧ストレススキャン制御信号をアサートするように構成された第１の論理ゲートを含む電力管理回路と、を備え、電力管理回路は、動的電圧ストレススキャン制御信号がデアサートされる間、保持を伴わないスリープモード制御信号のアサートに応じて、周辺機器ヘッドスイッチをオフに切り替えるように構成されており、電力管理回路は、保持を伴わないスリープモード制御信号と動的電圧ストレススキャン制御信号との両方のアサートに応じて、周辺機器ヘッドスイッチをオンに維持するように更に構成されている、メモリ。
条項２０． メモリは、コア電力ドメイン制御信号を受信するように構成された複数の端子を含む集積回路に含まれており、電力管理回路は、
コア電力ドメイン制御信号をメモリ電力ドメイン制御信号にレベルシフトするように構成された第１のレベルシフタを更に含み、第１の論理ゲートは、メモリ電力ドメイン制御信号のアサートに応じて、動的電圧ストレススキャン制御信号をアサートするように更に構成されている、条項１９に記載のメモリ。
条項２１． 電力管理回路は、動的電圧ストレススキャン制御信号のアサートに応じて、周辺機器ヘッドスイッチがオフに切り替わるのを防止するために、動的電圧ストレススキャン制御信号を処理するように構成された第２の論理ゲートを更に含む、条項１９に記載のメモリ。
条項２２． 電力管理回路は、保持を伴うスリープモード制御信号のアサートに応じて、周辺機器ヘッドスイッチをオフに切り替えるように更に構成されている、条項１９に記載のメモリ。
条項２３． メモリは、セルラー電話に含まれている、条項１９から２２のいずれかのメモリ。
条項１． メモリであって、
ビットセルアレイと、
ビットセルアレイとメモリ電源電圧のためのノードとの間に結合されたビットセルアレイヘッドスイッチと、
メモリ電力ドメイン部分を含むメモリ周辺機器と、
メモリ電力ドメイン部分とメモリ電源電圧のためのノードとの間に結合されたメモリ周辺機器ヘッドスイッチと、
メモリのための保持を伴わないスリープモードの間、ビットセルアレイ及びメモリ電力ドメイン部分の電源をオフにするために、ビットセルアレイヘッドスイッチ及びメモリ周辺機器ヘッドスイッチをオフに切り替えるように構成された電力管理回路であって、電力管理回路は、メモリのスキャンの間、ビットセルアレイの電源をオフにし、メモリ電力ドメイン部分の電源オンを維持するために、ビットセルアレイヘッドスイッチのみをオフに切り替えるように更に構成されている、電力管理回路と、を備える、メモリ。
条項２．ビットセルアレイヘッドスイッチは、スリープコア信号のアサートに応じて、オフに切り替わるように構成されており、メモリ周辺機器ヘッドスイッチは、周辺機器スリープ信号のアサートに応じて、オフに切り替わるように構成されており、電力管理回路は、メモリのための保持を伴わないスリープモードの間、保持を伴わないスリープモード制御信号のアサートに応じて、スリープコア信号と周辺機器スリープ信号との両方をアサートするように更に構成されており、
電力管理回路は、メモリのスキャンの間、保持を伴わないスリープモード制御信号のアサートに応じて、スリープコア信号をアサートし、周辺機器スリープ信号をアサートしないように更に構成されている、条項１に記載のメモリ。
条項３． 電力管理回路は、
コア電力ドメイン制御信号をメモリ電力ドメイン制御信号にレベルシフトするように構成された第１のレベルシフタと、
ＤＶＳスキャン制御信号をアサートするために、メモリ電力ドメイン制御信号を処理するように構成された第１の論理ゲートとを更に含み、電力管理回路は、ＤＶＳスキャン制御信号のアサートに応じて、周辺機器スリープ信号のアサートを防止するように更に構成されている、条項２に記載のメモリ。
条項４． 電力管理回路は、
周辺機器スリープ信号のアサートを防止するために、ＤＶＳスキャン制御信号を処理するように構成された第２の論理ゲートを更に含む、条項３に記載のメモリ。
条項５． メモリ周辺機器は、コア電力ドメイン部分を更に含み、メモリは、
コア電力ドメイン部分とメモリ電源電圧のためのノードとの間に結合されたコア電力ドメインヘッドスイッチであって、コア電力ドメイン周辺機器スリープ信号のアサートに応じて、コア電力ドメイン部分の電源を切断するために、オフに切り替わるように構成されている、コア電力ドメインヘッドスイッチを更に備え、電力管理回路は、ＤＶＳスキャン制御信号がアサートされない間、保持を伴わないスリープモード制御信号のアサートに応じて、コア電力ドメイン周辺機器スリープ信号をアサートするように更に構成されており、電力管理回路は、ＤＶＳスキャン制御信号がアサートされる間、保持を伴わないスリープモード制御信号のアサートに応じて、コア電力ドメイン周辺機器スリープ信号をアサートしないように更に構成されている、条項２に記載のメモリ。
条項６． 電力管理回路は、
保持を伴わないスリープモード制御信号をメモリ電力ドメイン信号にレベルシフトするように構成された第２のレベルシフタを更に含み、第２の論理ゲートは、周辺機器スリープ信号のアサートを防止するために、メモリ電力ドメイン信号を用いてＤＶＳスキャン制御信号を処理するように構成されている、条項３及び４のいずれかに記載のメモリ。
条項７． 電力管理回路は、保持を伴うスリープモード制御信号のアサートに応じて、周辺機器スリープ信号をアサートすることとスリープコア信号をアサートしないこととの両方をアサートするように更に構成されている、条項４及び５のいずれかに記載のメモリ。
条項８． 電力管理回路は、
保持を伴うスリープモード制御信号を、保持を伴うメモリ電力ドメインスリープモード制御信号にレベルシフトするように構成された第２のレベルシフタと、
保持を伴うメモリ電力ドメインスリープモード制御信号を用いて第２の論理ゲートの出力を処理するように構成された第３の論理ゲートと、を更に含む、条項７に記載のメモリ。
条項９． 電力管理回路は、
クロック信号が循環していない間、ＤＶＳスキャン制御信号のアサートを防止するように構成されたラッチを更に含み、ラッチは、クロック信号の立ち上がりエッジに応じて、ＤＶＳスキャン制御信号のアサートを可能にするように更に構成されている、条項４から８のいずれかに記載のメモリ。
条項１０． ラッチは、交差結合されたＮＡＮＤゲートの対を備える、条項９に記載のメモリ。
条項１１． 電力管理回路は、交差結合されたＮＡＮＤゲートの対における第１のＮＡＮＤゲートへの入力を駆動するために、クロック信号を反転させるように構成されたインバータを更に含む、条項１０に記載のメモリ。
条項１２． ビットセルアレイヘッドスイッチ及びメモリ電力ドメインヘッドスイッチは各々、少なくとも１つのｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタを備える、条項１から１１のいずれかに記載のメモリ。
条項１３． メモリのための動作方法であって、
動的電圧ストレススキャン制御信号がアサートされない間、保持を伴わないスリープモード制御信号のアサートに応じて、メモリ内のビットセルアレイ及びメモリ周辺機器の電源を切断することと、
保持を伴わないスリープモード制御信号と動的電圧ストレススキャン制御信号との両方のアサートに応じて、メモリ周辺機器に給電しつつ、メモリ内のビットセルアレイの電源を切断することと、
保持を伴わないスリープモード制御信号と動的電圧ストレススキャン制御信号との両方のアサートに続いて、メモリ周辺機器が給電され、ビットセルアレイが電力オフされている間に、メモリ周辺機器の動的電圧ストレススキャンを実行することと、を含む、方法。
条項１４．
コア電力ドメイン制御信号をメモリ電力ドメイン制御信号にレベルシフトすることと、
メモリ電力ドメイン制御信号のアサートに応じて、動的電圧ストレススキャン制御信号をアサートすることと、を更に含む、条項１３に記載の方法。
条項１５．
動的電圧ストレススキャン制御信号のアサートを、クロック信号のアサートの後にのみ生じるようにゲート制御することを更に含む、条項１４に記載の方法。
条項１６． メモリ周辺機器の電源を切断することは、メモリ電力ドメイン部分及びコア電力ドメイン部分の電源を切断することを含む、条項１３から１５のいずれかに記載の方法。
条項１７．
動的電圧ストレススキャン制御信号がアサートされない間、保持を伴わないスリープモード制御信号のアサートに応じて、ワード線ドライバの電源を切断することを更に含む、条項１３から１６のいずれかに記載の方法。
条項１８．
保持を伴わないスリープモード制御信号と動的電圧ストレススキャン制御信号との両方のアサートに応じて、ワード線ドライバの給電を維持することを更に含む、条項１７に記載の方法。
条項１９． メモリであって、
メモリ電力ドメイン部分を含むメモリ周辺機器と、
メモリ電源電圧のためのノードとメモリ電力ドメイン部分との間に結合された周辺機器ヘッドスイッチと、
コア電力ドメイン制御信号のアサートに応じて、動的電圧ストレススキャン制御信号をアサートするように構成された第１の論理ゲートを含む電力管理回路と、を備え、電力管理回路は、動的電圧ストレススキャン制御信号がデアサートされる間、保持を伴わないスリープモード制御信号のアサートに応じて、周辺機器ヘッドスイッチをオフに切り替えるように構成されており、電力管理回路は、保持を伴わないスリープモード制御信号と動的電圧ストレススキャン制御信号との両方のアサートに応じて、周辺機器ヘッドスイッチをオンに維持するように更に構成されている、メモリ。
条項２０． メモリは、コア電力ドメイン制御信号を受信するように構成された複数の端子を含む集積回路に含まれており、電力管理回路は、
コア電力ドメイン制御信号をメモリ電力ドメイン制御信号にレベルシフトするように構成された第１のレベルシフタを更に含み、第１の論理ゲートは、メモリ電力ドメイン制御信号のアサートに応じて、動的電圧ストレススキャン制御信号をアサートするように更に構成されている、条項１９に記載のメモリ。
条項２１． 電力管理回路は、動的電圧ストレススキャン制御信号のアサートに応じて、周辺機器ヘッドスイッチがオフに切り替わるのを防止するために、動的電圧ストレススキャン制御信号を処理するように構成された第２の論理ゲートを更に含む、条項１９に記載のメモリ。
条項２２． 電力管理回路は、保持を伴うスリープモード制御信号のアサートに応じて、周辺機器ヘッドスイッチをオフに切り替えるように更に構成されている、条項１９に記載のメモリ。
条項２３． メモリは、セルラー電話に含まれている、条項１９から２２のいずれかのメモリ。
【0045】
[0050] 当業者には現時点で理解されるように、目下の特定の適用例に応じて、本開示のデバイスの材料、装置、構成及び使用方法において、また、それらに対して、多くの修正、代替、及び変形を、その範囲から逸脱することなく行うことができる。このことに照らして、本明細書で示され説明された特定の実施形態は、それらのいくつかの例のためにすぎないので、本開示の範囲はそのような特定の実装形態の範囲に限定されるべきではなく、むしろ、以下に添付される特許請求の範囲及びそれらの機能的等価物の範囲と完全に同じであるべきである。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【国際調査報告】