特表 2024-538272 熱放散のためのモノリシックシリコン構造体を含む半導体デバイスアセンブリ及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-10-18

(54)【発明の名称】熱放散のためのモノリシックシリコン構造体を含む半導体デバイスアセンブリ及びその製造方法

(51)【国際特許分類】

   H01L 25/04 20230101AFI20241010BHJP

   H01L 25/07 20060101ALI20241010BHJP

【ＦＩ】

H01L25/04 Z

H01L25/08 C

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2024525328

(86)(22)【出願日】2022-10-17

(85)【翻訳文提出日】2024-06-18

(86)【国際出願番号】 US2022046915

(87)【国際公開番号】W WO2023076066

(87)【国際公開日】2023-05-04

(31)【優先権主張番号】63/274,427

(32)【優先日】2021-11-01

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】17/719,241

(32)【優先日】2022-04-12

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】595168543

【氏名又は名称】マイクロン テクノロジー，インク．

(74)【代理人】

【識別番号】110004185

【氏名又は名称】インフォート弁理士法人

(72)【発明者】

【氏名】パリク クナル アール．

(57)【要約】

半導体デバイスアセンブリは、その上面に複数の電気コンタクトを含む第１の半導体デバイスと、上面と接触する下面を有するモノリシックシリコン構造体であって、下面からモノリシックシリコン構造体の本体中に延伸するキャビティと、キャビティ内に配置された第２の半導体デバイスであって、第１の複数の相互接続部であって複数の電気コンタクトの内の対応する１つに動作可能に各々結合される、第１の複数の相互接続部と、第２の半導体デバイスの上面の第２の複数の相互接続部であって、キャビティからモノリシックシリコン構造体の頂面まで延伸する複数のＴＳＶの内の対応するＴＳＶに動作可能に各々結合される第２の複数の相互接続部と、を有する第２の半導体デバイスと、前記モノリシックシリコン構造体の上方に配置された第３の半導体デバイスであって、前記複数のＴＳＶの内の対応する１つに動作可能に各々結合される第３の複数の相互接続部を含む第３の半導体デバイスと、を含む。

【特許請求の範囲】

【請求項1】

その上面に複数の電気コンタクトを含む第１の半導体デバイスと、
前記第１の半導体デバイスの前記上面と接触する下面を有するモノリシックシリコン構造体であって、前記下面から前記モノリシックシリコン構造体の本体中に延伸するキャビティを含む、モノリシックシリコン構造体と、
前記キャビティ内に配置された第２の半導体デバイスであって、
第１の複数の相互接続部であって前記複数の電気コンタクトの内の対応する１つに動作可能に各々結合される、第１の複数の相互接続部と、
前記第１の複数の相互接続部の反対側で前記第２の半導体デバイスの上面の第２の複数の相互接続部であって、前記キャビティから前記モノリシックシリコン構造体の頂面まで延伸する複数のＴＳＶの内の対応するＴＳＶに動作可能に各々結合される第２の複数の相互接続部と、
を有する第２の半導体デバイスと、
前記モノリシックシリコン構造体の上方に配置された第３の半導体デバイスであって、前記複数のＴＳＶの内の対応する１つに動作可能に各々結合される第３の複数の相互接続部を含む第３の半導体デバイスと、
を含む、半導体デバイスアセンブリ。

【請求項2】

前記モノリシックシリコン構造体は、前記第１の半導体デバイスのプラン区域にサイズ及び形状が対応するプラン区域を有する、請求項１に記載の半導体デバイスアセンブリ。

【請求項3】

前記第１の半導体デバイスの前記上面は、前記モノリシックシリコン構造体の前記下面と直接接触する複数の熱コンタクトを含む、請求項１に記載の半導体デバイスアセンブリ。

【請求項4】

前記モノリシックシリコン構造体の前記下面は、対応する複数の熱パッドを含み、前記対応する複数の熱パッドは、前記複数の熱コンタクトの内の対応する１つ以上と各々直接接触する、請求項３に記載の半導体デバイスアセンブリ。

【請求項5】

前記複数の熱パッドの各々は、金属－金属接合によって前記複数の熱コンタクトの内の前記対応する１つ以上に結合される、請求項４に記載の半導体デバイスアセンブリ。

【請求項6】

前記モノリシックシリコン構造体の前記下面は、誘電体接合によって前記第１の半導体デバイスの前記上面に接合される、請求項１に記載の半導体デバイスアセンブリ。

【請求項7】

前記キャビティは第１のキャビティであり、前記モノリシック構造体は、前記モノリシックシリコン構造体の前記下面から前記本体中に延伸する第２のキャビティを含み、前記半導体デバイスアセンブリは、前記第２のキャビティ内に配置され、第４の複数の相互接続部を含む第４の半導体デバイスであって、前記第４の複数の相互接続部は、前記複数の電気コンタクトの内の対応する１つに動作可能に各々結合される、第４の半導体デバイスを更に含む、請求項１に記載の半導体デバイスアセンブリ。

【請求項8】

前記第２の半導体デバイスは、電気的に結合されたメモリデバイスの垂直スタックを含む、請求項１に記載の半導体デバイスアセンブリ。

【請求項9】

前記第１の半導体デバイスの前記上面及び前記モノリシックシリコン構造体の前記下面の内の１つ以上は再配線層を含む、請求項１に記載の半導体デバイスアセンブリ。

【請求項10】

上面を含む第１の半導体デバイスと、
前記第１の半導体デバイスの前記上面と接触する下面を有するモノリシックシリコン構造体であって、前記下面から前記モノリシックシリコン構造体の本体中に延伸するキャビティを含む、モノリシックシリコン構造体と、
前記第１の半導体デバイスに直接結合され、前記第２の半導体デバイスの裏面及び複数の側壁が前記キャビティ内に完全に取り囲まれるように前記キャビティ内に配置された第２の半導体デバイスと、
前記モノリシックシリコン構造体の頂面に配置された第３の半導体デバイスと、
を含み、
前記モノリシックシリコン構造体は複数のＴＳＶを含み、前記複数のＴＳＶは前記キャビティと前記モノリシックシリコン構造体の前記頂面との間で延伸し、かつ、前記第２の半導体デバイスと前記第３の半導体デバイスとを電気的に結合する、
半導体デバイスアセンブリ。

【請求項11】

前記第３の半導体デバイスは、モールド材料によって封止される、請求項１０に記載の半導体デバイスアセンブリ。

【請求項12】

前記第３の半導体デバイスは、前記第１のモノリシックシリコン構造体の上方に配置される第２のモノリシックシリコン構造体の第２のキャビティによって取り囲まれる、請求項１０に記載の半導体デバイスアセンブリ。

【請求項13】

前記第２の半導体デバイスの裏面は、接着材料によって前記キャビティの内面に接着される、請求項１０に記載の半導体デバイスアセンブリ。

【請求項14】

前記複数のＴＳＶは前記接着材料を通って延伸する、請求項１３に記載の半導体デバイスアセンブリ。

【請求項15】

前記第２の半導体デバイスは、前記モノリシックシリコン構造体の前記下面と同一平面上にある接合面を有する、請求項１０に記載の半導体デバイスアセンブリ。

【請求項16】

前記モノリシックシリコン構造体は、前記第１の半導体デバイスの外面と同一平面上にある複数の外面を含む、請求項１０に記載の半導体デバイスアセンブリ。

【請求項17】

上面を含む第１の半導体デバイスと、
前記第１の半導体デバイスの上面によって直接担持された第２の半導体デバイスと、
前記第１の半導体デバイスの前記上面と接触する下面を有するモノリシックシリコン構造体であって、前記下面から前記モノリシックシリコン構造体の本体中に延伸し、前記第２の半導体デバイスを囲うキャビティを含むモノリシックシリコン構造体と、
前記モノリシックシリコン構造体の頂面に配置された第３の半導体デバイスと、
を含み、
前記モノリシックシリコン構造体は複数のＴＳＶを含み、前記複数のＴＳＶは前記キャビティと前記モノリシックシリコン構造体の前記頂面との間で延伸し、かつ、前記第２の半導体デバイスと前記第３の半導体デバイスとを電気的に結合する、
半導体デバイスアセンブリ。

【請求項18】

前記複数のＴＳＶは第１の複数のＴＳＶであり、前記第２の半導体デバイスは第２の複数のＴＳＶを含み、前記第２の複数のＴＳＶは前記第１の半導体デバイスと前記第１の複数のＴＳＶとの間で延伸する、請求項１７に記載の半導体デバイスアセンブリ。

【請求項19】

前記第３の半導体デバイスはモールド材料によって封止される、請求項１７に記載の半導体デバイスアセンブリ。

【請求項20】

前記第３の半導体デバイスは、前記第１のモノリシックシリコン構造体の上方に配置された第２のモノリシックシリコン構造体の第２のキャビティによって取り囲まれる、請求項１７に記載の半導体デバイスアセンブリ。

【発明の詳細な説明】

【技術分野】

【0001】

関連出願へのクロスリファレンス
本出願は２０２１年１１月１日に出願された米国仮特許出願番号６３／２７４，４２７への優先権を主張するものであり、当該出願の開示内容は参照により本明細書にその全体が組み込まれる。

【0002】

本出願は、Ｋｕｎａｌ Ｒ． Ｐａｒｅｋｈにより２０２１年１１月１日に出願され“ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＤＥＶＩＣＥ ＡＳＳＥＭＢＬＩＥＳ ＩＮＣＬＵＤＩＮＧ ＭＯＮＯＬＩＴＨＩＣ ＳＩＬＩＣＯＮ ＳＴＲＵＣＴＵＲＥＳ ＦＯＲ ＴＨＥＲＭＡＬ ＤＩＳＳＩＰＡＴＩＯＮ ＡＮＤ ＭＥＴＨＯＤＳ ＯＦ ＭＡＫＩＮＧ ＴＨＥ ＳＡＭＥ”と題する米国特許出願に関連する主題を含む。その開示内容が参照により本明細書に組み込まれる関連出願は、Ｍｉｃｒｏｎ Ｔｅｃｈｎｏｌｏｇｙ， Ｉｎｃ．に譲渡されており、米国出願番号６３／２７４，４２６および６３／２７４，４４７として識別される。

【0003】

技術分野
本開示は、一般的に、半導体デバイスアセンブリに関し、より詳細には、熱放散のためのモノリシックシリコン構造体を含む半導体デバイスアセンブリ及びその製造方法に関する。

【背景技術】

【0004】

マイクロ電子デバイスは、一般的に、非常に小さなコンポーネントを高密度に備えた集積回路を含むダイ（すなわち、チップ）を有する。通常、ダイは、集積回路に電気的に接続された非常に小さなボンドパッドのアレイを含む。ボンドパッドは、供給電圧、信号等がそれを通じて集積回路とやり取りされる外部電気コンタクトである。ダイが形成された後、それらは、様々な電源線、信号線、グランド線に、より簡単に接続され得る電気端子のより大きなアレイにボンドパッドを接続するために“パッケージ化”される。ダイをパッケージ化するための従来のプロセスは、ダイ上のボンドパッドをリード、ボールパッド、又はその他のタイプの電気端子のアレイに電気的に接続することと、ダイを環境要因（例えば、湿気、微粒子、静電気、及び物理的影響）から保護するためにダイを封止することとを含む。

【図面の簡単な説明】

【0005】

【図1】本開示の一実施形態に従った熱放散のためのモノリシックシリコン構造体の簡略化された概略断面図である。

【図2】本開示の実施形態に従った製造プロセスの様々な段階における半導体デバイスアセンブリの簡略化された概略断面図である。

【図3】本開示の実施形態に従った製造プロセスの様々な段階における半導体デバイスアセンブリの簡略化された概略断面図である。

【図4】本開示の実施形態に従った製造プロセスの様々な段階における半導体デバイスアセンブリの簡略化された概略断面図である。

【図5】本開示の実施形態に従った製造プロセスの様々な段階における半導体デバイスアセンブリの簡略化された概略断面図である。

【図6】本開示の実施形態に従った製造プロセスの様々な段階における半導体デバイスアセンブリの簡略化された概略断面図である。

【図7】本開示の実施形態に従った製造プロセスの様々な段階における半導体デバイスアセンブリの簡略化された概略断面図である。

【図8】本開示の実施形態に従った製造プロセスの様々な段階における半導体デバイスアセンブリの簡略化された概略断面図である。

【図9】本開示の実施形態に従った製造プロセスの様々な段階における半導体デバイスアセンブリの簡略化された概略断面図である。

【図10】本開示の実施形態に従った製造プロセスの様々な段階における半導体デバイスアセンブリの簡略化された概略断面図である。

【図11】本開示の実施形態に従った製造プロセスの様々な段階における熱放散のためのモノリシックシリコン構造体の簡略化された概略断面図である。

【図12】本開示の実施形態に従った製造プロセスの様々な段階における熱放散のためのモノリシックシリコン構造体の簡略化された概略断面図である。

【図13】本開示の実施形態に従った製造プロセスの様々な段階における熱放散のためのモノリシックシリコン構造体の簡略化された概略断面図である。

【図14】本開示の実施形態に従った製造プロセスの様々な段階における熱放散のためのモノリシックシリコン構造体の簡略化された概略断面図である。

【図15】本開示の実施形態に従った製造プロセスの様々な段階における半導体デバイスアセンブリの簡略化された概略断面図である。

【図16】本開示の実施形態に従った製造プロセスの様々な段階における半導体デバイスアセンブリの簡略化された概略断面図である。

【図17】本開示の実施形態に従った製造プロセスの様々な段階における半導体デバイスアセンブリの簡略化された概略断面図である。

【図18】本開示の実施形態に従った製造プロセスの様々な段階における半導体デバイスアセンブリの簡略化された概略断面図である。

【図19】本開示の実施形態に従った製造プロセスの様々な段階における半導体デバイスアセンブリの簡略化された概略断面図である。

【図20】本開示の実施形態に従った製造プロセスの様々な段階における半導体デバイスアセンブリの簡略化された概略断面図である。

【図21】本開示の実施形態に従った製造プロセスの様々な段階における熱放散のためのモノリシックシリコン構造体の簡略化された概略断面図である。

【図22】本開示の実施形態に従った製造プロセスの様々な段階における熱放散のためのモノリシックシリコン構造体の簡略化された概略断面図である。

【図23】本開示の実施形態に従った製造プロセスの様々な段階における熱放散のためのモノリシックシリコン構造体の簡略化された概略断面図である。

【図24】本開示の実施形態に従った製造プロセスの様々な段階における熱放散のためのモノリシックシリコン構造体の簡略化された概略断面図である。

【図25】本開示の実施形態に従った製造プロセスの様々な段階における熱放散のためのモノリシックシリコン構造体の簡略化された概略断面図である。

【図26】本開示の一実施形態に従った半導体デバイスアセンブリの簡略化された概略断面図である。

【図27】本開示の一実施形態に従って構成された半導体デバイスアセンブリを含むシステムを示す概略図である。

【発明を実施するための形態】

【0006】

半導体デバイスの幾つかの実施形態、並びに関連するシステム及び方法の具体的詳細が以下に説明される。関連技術の当業者であれば、本明細書に説明する方法の適切な段階がウエハレベル又はダイレベルで実施され得ることを認識するであろう。それ故、使用される文脈に応じて、用語“基板”は、ウエハレベルの基板又は個片化されたダイレベルの基板を指し得る。更に、文脈が別段の指示をしない限り、本明細書に開示する構造体は、従来の半導体製造技術を使用して形成され得る。材料は、例えば、化学気相堆積、物理気相堆積、原子層堆積、メッキ、無電解メッキ、スピンコーティング、及び／又はその他の適切な技術を使用して堆積され得る。同様に、材料は、例えば、プラズマエッチング、ウェットエッチング、化学機械平坦化、又はその他の適切な技術を使用して除去され得る。

【0007】

幾つかの半導体デバイスアセンブリは、アセンブリ内の１つ以上の半導体デバイスからの熱の抽出を支援するように構成された構造体を含む。これらの構造体は、銅、銀、アルミニウム、又はそれらの合金等の高熱伝導率を有する金属から形成されることが多い。これらの金属の熱膨張係数（ＣＴＥ）は、アセンブリ内の半導体デバイスのＣＴＥとは大きく異なり得るため、熱サイクルに起因する層間剥離、亀裂、又はその他のタイプの機械的損傷がこれらのアセンブリに課題を提起し得る。更に、これらの金属から構造体を形成するために、及びアセンブリ内に追加のデバイスを収容するように成形するために使用される製造技術は、その他の殆どのアセンブリプロセスに使用されるものとは異なる工作機械を必要とし、それらが組み込まれるアセンブリの費用が大幅に増加し得る。

【0008】

これらの欠点及びその他の欠点に対処するために、本願の様々な実施形態は、マルチダイ構造体の下部ダイの表面とアセンブリの外側（例えば、上部）表面との間に熱放散のためのモノリシックシリコン構造体が設けられた半導体デバイスアセンブリを提供する。モノリシックシリコン構造体は、それを部分的又は完全に貫通して延伸するキャビティを含み得、キャビティ内に追加の半導体デバイス（例えば、ダイ、ダイスタック、パッケージ、アセンブリ等）が設けられ得る。追加の半導体デバイスは、（例えば、酸化物－酸化物結合、ハイブリッド結合、接着剤、又は相互接続等によって）モノリシックシリコン構造体が取り付けられる下部ダイの同じ表面に電気的に結合され得る。モノリシックシリコン構造体は、その高熱伝導率と、その熱膨張係数の下部ダイの熱膨張係数との厳密な一致とのために、他の熱管理構造体と関連付けられる損傷のリスクを伴うことなく、熱管理の向上を提供する。

【0009】

図１は、本開示の一実施形態に従ったモノリシックシリコン構造体１００の簡略化された概略部分断面図である。モノリシックシリコン構造体１００は、モノリシックシリコン構造体１００の厚さの少なくとも途中まで（例えば、本体中に）延伸する１つ以上のキャビティ（２つが図示されている）を含む。構造体１００は、例えば、（例えば、マスキング及び指向性エッチング、レーザーアブレーション等によって）キャビティがその中に形成されているブランクシリコンウエハから形成され得る。構造体１００は、後続のウエハレベルの処理ステップのためにウエハレベルに維持され得、又は後続の処理ステップの前に任意選択で個片化され得る。

【0010】

本開示の一態様に従えば、モノリシックシリコン構造体１００には、より大きな半導体デバイスアセンブリへの組み込みの前に、そのキャビティ内に半導体デバイスが事前に実装され得る。図２は、本開示の一実施形態に従って幾つかの半導体デバイスが配置されたモノリシックシリコン構造体１００の簡略化された概略断面図である。図２を参照すると分かるように、半導体デバイス１０２（例えば、個々のダイ、相互接続されたダイの垂直スタック、デバイスパッケージ、デバイスアセンブリ等）がモノリシックシリコン構造体１００のキャビティ中に配置されている。各半導体デバイス１０２は、半導体デバイスの裏面とキャビティの対向する内面との間の接着剤（例えば、サーマルインターフェース材料）によって、対応するキャビティ内に固定され得る。キャビティは、半導体デバイス１０２をキャビティ内に配置するプロセスを容易にするために、（例えば、接着剤、アンダーフィル、又は封止剤等で任意選択で充填される）小さなギャップ１０３が半導体デバイス１０２を囲み続けるようにサイズが決められ得る。他の実施形態では、半導体デバイス１０２とキャビティとの外形寸法を注意深く一致させることを通じて、ギャップ１０３を最小限にし得、又は排除さえし得る。半導体デバイス１０２及びモノリシックシリコン構造体１００のより大きなアセンブリへの組み込みを容易にするために、モノリシックシリコン構造体１００と整列された（例えば、銅、銀、アルミニウム、又は金属－金属接合操作と適合するその他の金属を含む）１つ以上の熱パッド１０５を含む再配線層１０４と、半導体デバイス１０２に動作可能に結合された１つ以上の相互接続部１０６（例えば、パッド、ピラー、ＵＢＭ、ピン、はんだボール等）とが形成され得る。他の実施形態では、再配線層は省略され得、半導体デバイス１０２には、モノリシックシリコン構造体１００中への実装の前に（例えば、モノリシックシリコン構造体１００の接合面と同一平面上にある）相互接続部が設けられ得る。

【0011】

図３を参照すると、実装されたモノリシックシリコン構造体１００が、本開示の一実施形態に従った、別の半導体デバイス（例えば、アセンブリ内の前述の下部半導体デバイス）への接合に備えて整列されて図示されている。下部半導体デバイス１１０は、電気コンタクト１０７及び熱コンタクト１０８が配置された誘電体層１０９を含む。実装されたモノリシックシリコン構造体１００は、図４の開示の一実施形態に従って図示されるように、半導体デバイスアセンブリ４００を形成するために、熱パッド１０５が熱コンタクト１０７に結合され、相互接続部１０６が電気コンタクト１０８に結合されるように下部半導体デバイス１１０に接合され得る。接合操作はハイブリッド接合操作であり得、ハイブリッド接合操作では、再配線層１０４の誘電体と下部半導体デバイス１１０の上方に形成された誘電体層１０９との間に誘電体－誘電体接合（例えば、酸化物－酸化物接合）が形成され、熱パッド１０５と熱コンタクト１０７との対応するもの同士の間、及び相互接続部１０６と電気コンタクト１０８との対応するもの同士の間に金属－金属接合が形成される。

【0012】

前述の例示的な実施形態では、半導体デバイスアセンブリ４００はハイブリッド接合操作を通じて形成されるものとして説明されているが、他の実施形態では、実装されたモノリシックシリコン構造体と下部半導体デバイスとの間の接合は、接着層（例えば、サーマルインターフェース材料（ＴＩＭ））、アンダーフィルの有無に関わらないはんだ相互接続部、又は当業者によく知られているその他の任意の接合方法を用いて達成され得る。

【0013】

本開示の追加の態様に従えば、半導体デバイスアセンブリ４００は、任意選択で、アセンブリの高さを低減するために、及び／又は追加の接続性の選択肢を提供するために、半導体デバイス１０２がその中に配置されたキャビティの上にあるモノリシックシリコン構造体１００の部分を除去するための更なる処理を受け得る。これに関して、図５は、半導体デバイスアセンブリ５００の簡略化された概略断面図であり、図５では、図４に示したようなアセンブリは、半導体デバイス１０２の裏面を露出するために、及びアセンブリ５００の全体の高さを低減するために、モノリシックシリコン構造体１００から材料の一部分を除去するための（例えば、化学機械研磨（ＣＭＰ）、研削等による）裏面薄化操作を受けている。

【0014】

半導体デバイス１０２が更なる接続性のための裏面コンタクトを含む実施形態では、半導体デバイス１０２の裏面を覆うモノリシックシリコン構造体１００から材料の一部分を除去することにより、追加のデバイスを半導体デバイスアセンブリ中に組み込むことが可能になり得る。そうした一構成が図６に示されており、図６には半導体デバイスアセンブリ６００の簡略化された概略断面図が示されている。図６を参照すると分かるように、図５に示したようなアセンブリは、（例えば、従来のフリップチップ相互接続部、はんだボールアレイ、ハイブリッド接合等を通じて）半導体デバイス１０２の露出した裏面コンタクトに接続された追加の半導体デバイス１１１（例えば、個々のダイ、相互接続されたダイの垂直スタック、デバイスパッケージ、デバイスアセンブリ等）を有している。追加の半導体デバイス１１１は、それに機械的保護を提供するために、モールド材料の層１１２によってその後封止され得る。

【0015】

或いは、図６に示すように、追加の半導体デバイスを半導体デバイス１０２の露出した裏面コンタクトに個別に接続するのではなく、別の実施形態では、良好な熱性能を維持しながら高密度のデバイスを備えたアセンブリを提供するために、１つ以上の追加の事前実装されたモノリシックシリコン構造体（例えば、図２に示すようなもの）が、図５に示した半導体アセンブリ５００に接合され得る。そうしたアセンブリの１つが図７に示されており、図７には、半導体デバイスアセンブリ７００の簡略化された概略断面図が示されており、半導体デバイスアセンブリ７００において、図５に示したようなアセンブリは、接合された半導体デバイスが実装された追加のモノリシックシリコン構造体１１３を有している。

【0016】

当業者には容易に理解されるように、本開示の一態様に従って、更に別の実装されたモノリシックシリコン構造体に接合するために、追加の実装されたモノリシックシリコン構造体それ自体が、その中の半導体デバイスの裏面コンタクトを露出するための別の裏面薄化操作を受け得るように、図５及び図７に示したプロセスは反復的に繰り返され得る。

【0017】

代替的又は追加的に、そのキャビティ内に実装された半導体デバイスの裏面を覆うモノリシックシリコン構造体の材料を完全に除去する裏面薄化操作ではなく、別の実施形態では、そのキャビティ内に実装された半導体デバイスの裏面を覆うモノリシックシリコン構造体の材料は、半導体デバイスの裏面コンタクトに接続するために、薄化された材料を通るビア（例えば、シリコン貫通ビア（ＴＳＶ））の形成を可能するのに十分に薄化されるだけでよい。このことは、図８を参照するとより容易に理解され得、図８には、キャビティ内の半導体デバイスの裏面を覆う材料の一部分を除去する裏面薄化操作を受けており、また、更なる接続性を促進するために半導体デバイスの裏面コンタクトと接触するように、薄化された材料を通って延伸するＴＳＶ１１４を提供するＴＳＶ形成操作（例えば、シリコン材料を通る開口部を形成すること、開口部を不動態化すること、裏面コンタクトを露出するために開口部の底部からパッシベーション部を除去すること、開口部中に導体をメッキすること等）を更に受けている図４のようなアセンブリが示されている。

【0018】

図９を参照すると、半導体デバイスアセンブリ９００の簡略化された概略断面図が示されており、図９において、図８に示したようなアセンブリは、（例えば、従来のフリップチップ相互接続部、はんだボールアレイ、ハイブリッド接合等を通じて）モノリシックシリコン構造体１００を通って半導体デバイス１０２まで延伸するＴＳＶ１１４に接続された追加の半導体デバイス１１１（例えば、個々のダイ、相互接続されたダイの垂直スタック、デバイスパッケージ、デバイスアセンブリ等）を有している。追加の半導体デバイス１１１は、図６を参照して上でより詳細に説明したように、それに機械的保護を提供するためにモールド材料の層１１２によって封止され得る。

【0019】

或いは、図９に示したように追加の半導体デバイスをＴＳＶ１１４に個別に接続するのではなく、別の実施形態では、良好な熱性能を維持しながら高密度のデバイスを備えたアセンブリを提供するために、１つ以上の追加の事前実装されたモノリシックシリコン構造体（例えば、図２に示すようなもの）が、図８に示した半導体アセンブリに接合され得る。そうしたアセンブリの１つが図１０に示されており、図１０には、半導体デバイスアセンブリ１００の簡略化された概略断面図が示されており、半導体デバイスアセンブリ１００において、図８に示したようなアセンブリは、接合された半導体デバイスが実装された追加のモノリシックシリコン構造体１１３を有している。

【0020】

上述したように、モノリシックシリコン構造体は、シリコン内に開口部又はキャビティを形成するための従来のエッチング技術を介して、ブランクのシリコンウエハから製造され得る。代替的又は追加的に、モノリシックシリコン構造体を製造するための方法は、本開示の様々な実施形態に従って、以下に更に詳細に説明するように、高度に制御可能で高速のエッチングプロセスを含み得る。

【0021】

図１１を参照すると、本開示の一実施形態に従った形成プロセスの一ステップにおける、モノリシックシリコン構造体が形成される前駆体構造体が簡略化された部分断面図で示されている。前駆体構造体はシリコンウエハ１１００を含み、シリコンウエハ１１００上にパッシベーション層１１０１（例えば、誘電体材料）が形成され、シリコンウエハ１１００内に１つ以上の熱パッド１１０２が形成される。マスク層１１０３は、シリコンウエハ１１００内に形成されるキャビティに対応するパターンでパッシベーション層１１０１の上方に形成される。より具体的には、マスク層１１０３は、キャビティが形成されるシリコンウエハ１１００内の領域の上にある（例えば、狭い柱状又はフィン状構造体に対応する）小さな開口部のパターンを含む。図１２を参照すると分かるように、小さな開口部１１０４は、キャビティが形成される場所から材料の幾らかを除去するために、シリコンウエハ１１００の厚さに少なくとも部分的にエッチングされ得る。キャビティ全体ではなく、キャビティからより少量の材料をエッチングする利点は、マスク開口部が最終的なキャビティ開口部のフルサイズに対応する場合よりも、指向性エッチング操作をより迅速に完了し得ることである。シリコンウエハ１１００から材料のこれらの“スライバ”を異方性エッチングした後、キャビティが形成されるシリコンウエハ１１００から残りの材料を除去するために、後続の等方性（例えば、ウェット）エッチング操作が実施され得る。こうした操作の結果が図１３に示されており、図１３は、本開示の一実施形態に従ったこの２ステップの異方性及び等方性エッチングプロセスによって形成されたキャビティ１１０５を示す。マスク層１１０３の残留物を（例えば、化学的及び／又は機械的除去プロセスを介して）除去した後、図１４に示すように、熱パッド１１０２及びキャビティ１１０５を備えたモノリシックシリコン構造体１４００は、図２～図１０を参照して上でより詳細に以前に説明したプロセスを受ける準備ができている。

【0022】

モノリシックシリコン構造体をアセンブリ内の下部半導体デバイスに取り付ける前に、図１又は図１４のようなモノリシックシリコン構造体に半導体デバイスを事前実装する代わりに、本開示の幾つかの実施形態は、モノリシックシリコン構造体を半導体デバイスに取り付けることと、モノリシックシリコン構造体内のキャビティを露出するためにモノリシックシリコン構造体の裏側を薄くすることと、その後、キャビティの内部に半導体デバイスを配置することとを含み得る。半導体デバイスアセンブリを形成するためのそうした一アプローチは、本開示の様々な実施形態に従って、図１５～図２０のプロセスの様々な段階で示されている。

【0023】

図１５を参照すると、開示の一態様に従って、下部半導体デバイス１４０１に接合された後の図１４のモノリシックシリコン構造体１４００が示されている。この点に関して、モノリシックシリコン構造体１４００は、熱パッド１１０２が下部半導体デバイス１４０１の熱コンタクト１４０２に結合されるように、下部半導体デバイス１４０１に接合される。接合操作はハイブリッド接合操作であり得、ハイブリッド接合操作では、モノリシックシリコン構造体の誘電体１１０１と、下部半導体デバイス１４０１の上方に形成された誘電体層１４０３との間に誘電体－誘電体接合（例えば、酸化物－酸化物接合）が形成され、熱パッド１１０２と熱パッド１１０２との対応するもの同士の間に金属－金属接合が形成される。

【0024】

モノリシックシリコン構造体１４００は、下部半導体デバイス１４０１に接合した後、図１６に示すように、キャビティ１１０５を露出するために、モノリシックシリコン構造体１４００から材料の一部分を除去するように（例えば、化学機械研磨（ＣＭＰ）、研削等による）裏面薄化処理を受け得る。キャビティ１１０５がこうして開かれると、半導体デバイス（例えば、個々のダイ、相互接続されたダイの垂直スタック、デバイスパッケージ、デバイスアセンブリ等）１７０１がキャビティ１１０５内に配置され得、図１７に示すように、半導体デバイスアセンブリを産出するために、封止材（例えば、モールド材料）１７０２が半導体デバイス１７０１の上方に（及び任意選択で、半導体デバイス１７０１とキャビティ１１０５との相対的なサイズに応じて周囲に）配置され得る。後続の処理ステップ（例えば、アセンブリ１７００をウエハレベル又はパネルレベルから個片化すること、薄化すること、及び下部半導体デバイス１４０１に外部接続部を設けること等）は、この時点で実施され得る（開示の明確性を保つために説明されていない）。

【0025】

或いは、半導体デバイスアセンブリ１７００は、アセンブリ１７００を薄化するために、及び／又は追加の接続性のためにアセンブリを準備するために、図４及び図５を参照して上で説明したプロセスと同様に、封止材料１７０２の上にある部分を除去し、半導体デバイス１７０１の裏面を露出するための追加の処理操作を受け得る。これに関して、図１８は、半導体デバイスアセンブリ１８００の簡略化された概略断面図であり、図１８では、図１７に示したようなアセンブリは、半導体デバイス１７０１の裏面を露出する（及び任意選択で平坦化する）ために、並びにアセンブリ１８００の全体の高さを低減するために、封止材１７０２の上にある部分を除去するための（例えば、化学機械研磨（ＣＭＰ）、研削等による）裏面薄化処理を受けている。

【0026】

半導体デバイス１７０１が更なる接続性のための裏面コンタクトを含む実施形態では、半導体デバイス１７０１の裏面を覆う封止材１７０２から材料の一部分を除去することにより、図６及び図７に関して上により詳細に説明したように、追加のデバイスを半導体デバイスアセンブリ中に組み込むことが可能になり得る。この点に関して、追加の半導体デバイスは、半導体デバイス１７０１の露出した裏面コンタクトに直接取り付けられ得、（例えば、図６に示した構成と同様に）モールド材料の層によってその後封止され得る。或いは、追加の半導体デバイスを半導体デバイス１７０１の露出した裏面コンタクトに個別に接続するのではなく、別の実施形態では、良好な熱性能を維持しながら高密度のデバイスを備えたアセンブリを提供するために、１つ以上の追加の事前実装されたモノリシックシリコン構造体（例えば、図２に示したようなもの）が、図１８に示した半導体アセンブリ１８００に接合され得る。更に別の実施形態では、良好な熱性能を維持しながら高密度のデバイスを備えたアセンブリを提供するために、図１８のアセンブリ１８００に対して図１８までに示したプロセス（例えば、別のモノリシックシリコン構造体１４００をアセンブリ１８００の上方に配置すること、モノリシックシリコン構造体１４００内のキャビティ１１０５を開放するためにモノリシックシリコン構造体１４００を薄化すること、露出したキャビティ内に追加の半導体デバイスを配置すること、モールド材料で封止すること、及び任意選択で、上にあるモールド材料を薄化すること）が図１８のアセンブリ１８００上で繰り返し実施され得る。当業者であれば容易に理解できるように、前述のプロセスは、所望のデバイス密度が達成されるまで半導体デバイスの追加のティアが設けられ得るように混合され得、適合され得、繰り返し反復され得る。

【0027】

半導体デバイスアセンブリは、まだ薄くされていない、又は（例えば、図示する向きのその下面上に）裏面コンタクトが設けられていない下部半導体デバイス１４０１の上方に形成されるものとして図示されている。図１９は、本開示の一態様に従って、下部半導体デバイス１４０１が薄くされ得、ＴＳＶ及び裏面コンタクトが設けられ得るプロセスを説明する。図１９を参照すると分かるように、半導体デバイスアセンブリ１８００は、モノリシックシリコン構造体１４００及び半導体デバイス１７０１の露出した裏面の上方に配置された接着剤の層１９０２によって一時的なキャリアウエハ１９０１に接合されている。キャリアウエハ１９０１により機械的に支持されながら、下部半導体デバイス１４０１の裏面は、アセンブリの全高を低減するために、及び下部半導体デバイス１４０１の残りの厚さを通るＴＳＶ１９０３の形成を可能にするために、（例えば、ＣＭＰ、研削等によって）薄化され得る。はんだボールアレイ１９０４を担持するコンタクト等の裏面コンタクト（例えば、パッド、ピラー、アンダーバンプメタライゼーション（ＵＢＭ）等）は、当業者に知られている多くの方法の内の何れか１つを使用して形成され得る。別の実施形態では、下部半導体デバイス１４０１を薄化した後にビア１９０４を形成するのではなく、処理の初期段階で下部半導体デバイス１４０１内に既に形成されている埋め込みＴＳＶが、図１９に示す薄化操作によって単に露出され得る。薄化及びコンタクト形成が完了すると、一時的なキャリアウエハ１９０１及び接着剤１９０２は除去され得、図２０に示すように、完成した半導体デバイスアセンブリ２０００をもたらす。

【0028】

前述のモノリシックシリコン構造体のシリコン材料は高熱伝導率を享受しているが、状況によっては、アセンブリ内の構造体と半導体デバイスとの間のＣＴＥの差を最小限にしながら、その熱管理能力を更に強化するために、銅、銀、アルミニウム、又はその他の高熱伝導性金属をモノリシックシリコン構造体の幾らかの領域に含むことが有利であり得る。これに関して、図２１～図２６は、金属製熱抽出構造体を含むモノリシックシリコン構造体の一実施形態の製造及び組み込みを説明する。

【0029】

図２１を参照すると、本開示の一実施形態に従った形成プロセスの一ステップにおける、モノリシックシリコン構造体が形成される前駆体構造体が簡略化された部分断面図で示されている。前駆体構造体は、任意選択で１つ以上の熱パッド（図示されず）がその中に形成され得るパッシベーション層２１０１（例えば、誘電体材料）がその上に形成されたシリコンウエハ２１００を含む。マスク層２１０２は、シリコンウエハ２１００内に形成されるキャビティ及び金属製熱抽出構造体の両方に対応するパターンで、パッシベーション層２１０１の上方に形成される。より具体的には、マスク層２１０２は、キャビティが形成されるシリコンウエハ２１００内の領域と金属製熱抽出構造体が形成されるシリコンウエハ２１００内の領域との両方の上にある（例えば、狭い柱状又はフィン状構造体に対応する）小さな開口部のパターンを含む。

【0030】

図２２を参照すると分かるように、小さな開口部２１０３は、キャビティが形成される場所から材料の幾らかを除去するために、及び金属製熱抽出構造体がその中でメッキされ得る開口部を創出するために、シリコンウエハ２１００の厚さに少なくとも部分的にエッチングされ得る。シリコンウエハ２１００からこれらの材料の“スライバ”を異方性エッチングした後、キャビティが形成される領域内と金属製熱抽出構造体２１０５が残される領域内との両方で小さい開口部２１０３を金属製構造体で充填するために、メッキ操作がその後形成され得る。余分な金属材料は（例えば、ＣＭＰ操作、研削操作、ウェットエッチング操作等によって）除去され得、別のマスク構造体２１０６がシリコンウエハ２１００の上方に配置され得、開口部は、キャビティが形成される領域内の金属材料を露出するが、金属製熱抽出構造体２１０５を露出しない。

【0031】

キャビティが形成されるシリコンウエハ２１００から金属構造体及び残りのシリコン材料を除去するために、後続の等方性（例えば、ウェット）エッチング操作が実施され得る。こうした操作の結果は図２５に示されており、図２５は、本開示の一実施形態に従ったこのプロセスによって形成されたキャビティ２１０７及び金属製熱抽出構造体２１０５を示す。マスク層２１０６の残留物を（例えば、化学的及び／又は機械的除去プロセスを介して）除去した後、金属製熱抽出構造体２１０５及びキャビティ２１０７を含むモノリシックシリコン構造体２５００は、図２～図１０及び／又は図１５～図２０を参照して上でより詳細に説明したプロセスを受ける準備ができている。これに関して、図２６は、本開示の一実施形態に従った半導体デバイスアセンブリ２６００の簡略化された概略断面図を示す。アセンブリ２６００は、下部半導体デバイス２６０２から（例えば、下部半導体デバイス２６０２内の熱コンタクトとの接触を通じて）熱を抽出するための金属製熱抽出構造体２１０５が配置されたモノリシックシリコン構造体２５００を含む。アセンブリ２６００は、モノリシックシリコン構造体のキャビティ内に、下部半導体デバイス２６０２に結合された１つ以上の半導体デバイス（２つが図示されている）を更に含む。

【0032】

当業者には容易に理解されるように、前述の例は、単一の下部半導体デバイスが単一のモノリシック構造体に接合された部分断面図を用いて説明されているが、本開示の実施形態は、個々のアセンブリが個片化され得るウエハレベルの中間構造体を提供するために、複数の下位半導体デバイスを含む個片化されていないウエハがウエハレベルのモノリシックシリコン構造体に接合されるウエハレベルの処理を企図する。或いは、別の実施形態では、個片化されたモノリシックシリコン構造体は、複数の下部半導体デバイスを含む個片化されていないウエハに個別に接合され得る。更に別の実施形態では、個片化されたモノリシックシリコン構造体は、個片化された下部半導体デバイスに個別に接合され得る。

【0033】

前述の例示的な実施形態では、モノリシックシリコン構造体は、下部半導体デバイス上の対応する熱コンタクトと接触する熱パッド又は金属製熱抽出構造体を含むものとして図示及び説明されているが、他の実施形態では、これらの機構は省略され得、モノリシックシリコン構造体は、中間の金属構造体を何ら介さずに下部半導体デバイスの表面に接合され得る。

【0034】

前述の例示的な実施形態では、モノリシックシリコン構造体は、その中に同様にサイズが決められた半導体デバイスを有する同じ深さ及びプラン区域の２つのキャビティを含むものとして図示及び説明されているが、当業者であれば、キャビティの数がこれに限定されず、他の実施形態におけるモノリシックシリコン構造体は、異なるサイズ及び形状の半導体デバイス（又は受動回路コンポーネントを含むその他の電気コンポーネント）を収容するために、より多くの又はより少ないキャビティ、異なるプラン区域及び／又は深さのキャビティを有し得ることを容易に理解するであろう。

【0035】

更に、前述の例示的な実施形態では、モノリシックシリコン構造体は、当該モノリシックシリコン構造体と同じプラン区域を有する下部半導体ダイの上方に配置されるものとして図示及び説明されているが、当業者であれば、モノリシックシリコン構造体がその他の構成（例えば、複数の下側ダイへの接合、デバイス基板への接合等）で用いられ得、それらが搭載されるデバイスと同じプラン区域を有する必要はないことを容易に理解するであろう。

【0036】

本開示の一態様に従えば、上で図示及び説明した半導体デバイスアセンブリは、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）ダイ、否定論理積（ＮＡＮＤ）メモリダイ、否定論理和（ＮＯＲ）メモリダイ、磁気ランダムアクセスメモリ（ＭＲＡＭ）ダイ、相変化メモリ（ＰＣＭ）ダイ、強誘電体ランダムアクセスメモリ（ＦｅＲＡＭ）ダイ、又はスタティックランダムアクセスメモリ（ＳＲＡＭ）ダイ等のメモリダイを含み得る。複数のダイが単一のアセンブリ内に設けられる実施形態では、半導体デバイスは、同じ種類のメモリダイ（例えば、両方ともＮＡＮＤ、両方ともＤＲＡＭ等）又は異なる種類のメモリダイ（例えば、１つのＤＲＡＭと１つのＮＡＮＤ等）であり得る。本開示の別の態様に従えば、上で図示及び説明したアセンブリの半導体ダイは、ロジックダイ（例えば、コントローラダイ、プロセッサダイ等）、又はロジックダイとメモリダイの混合（例えば、メモリコントローラダイとそれにより制御されるメモリダイ）を含み得る。

【0037】

上に説明した半導体デバイス及び半導体デバイスアセンブリの内の何れか１つは、無数のより大きな及び／又はより複雑なシステムの何れにも組み込まれ得、その代表的な例は、図２７に概略的に示したシステム２７００である。システム２７００は、半導体デバイスアセンブリ（例えば、又は個別の半導体デバイス）２７０２、電源２７０４、ドライバ２７０６、プロセッサ２７０８、及び／又はその他のサブシステム若しくはコンポーネント２７１０を含み得る。半導体デバイスアセンブリ２７０２は、上に説明した半導体デバイスの機構とほぼ同様の機構を含み得る。もたらされたシステム２７００は、メモリストレージ、データ処理、及び／又はその他の適切な機能等、多種多様な機能の内の何れをも実施し得る。したがって、代表的なシステム２７００は、非限定的に、ハンドヘルドデバイス（例えば、携帯電話、タブレット、デジタルリーダ、及びデジタルオーディオプレーヤ）、コンピュータ、車両、電気製品、並びにその他の製品を含み得る。システム２７００のコンポーネントは、単一のユニット内に収容されてもよく、又は（例えば、通信ネットワークを通じて）複数の相互接続されたユニットに分散されてもよい。システム２７００のコンポーネントはまた、リモートデバイスと、多種多様なコンピュータ可読媒体の内の何れのものとを含み得る。

【0038】

メモリデバイスを含む本明細書で論じるデバイスは、シリコン、ゲルマニウム、シリコンゲルマニウム合金、ガリウムヒ素、窒化ガリウム等の半導体基板又はダイ上に形成され得る。他の場合、基板は、シリコンオングラス（ＳＯＧ）若しくはシリコンオンサファイア（ＳＯＰ）等のシリコンオンインシュレータ（ＳＯＩ）基板、又は別の基板上の半導体材料のエピタキシャル層であってもよい。基板又は基板のサブ領域の導電率は、リン、ホウ素、又はヒ素を含むがこれらに限定されない様々な化学種を使用したドーピングを通じて制御され得る。ドーピングは、基板の最初の形成又は成長中に、イオン注入又は任意のその他のドーピング手段によって実施され得る。

【0039】

本明細書に説明する機能は、ハードウェア、プロセッサにより実行されるソフトウェア、ファームウェア、又はそれらの任意の組み合わせで実装され得る。他の例及び実装は、開示及び添付の特許請求の範囲内にある。機能を実装する機構は、機能の一部分が異なる物理的位置で実装されるように分散されることを含め、様々な位置に物理的に設置されてもよい。

【0040】

特許請求の範囲を含め、本明細書で使用するとき、項目のリスト（例えば、“少なくとも１つの”又は“１つ以上の”等の句が先頭に付けられた項目のリスト）で使用されるような“又は”は、例えば、Ａ、Ｂ、又はＣの内の少なくとも１つのリストがＡ又はＢ又はＣ又はＡＢ又はＡＣ又はＢＣ又はＡＢＣ（すなわち、Ａ及びＢ及びＣ）を意味するような包括的なリストを指し示す。また、本明細書で使用するとき、句“に基づいて”は、条件の閉集合を指すものとして解釈されるべきではない。例えば、“条件Ａに基づいて”と説明される例示的なステップは、本開示の範囲から逸脱することなく、条件Ａと条件Ｂとの両方に基づき得る。言い換えれば、本明細書で使用するとき、句“に基づいて”は、句“少なくとも一部分に基づいて”と同じように解釈されるであろう。

【0041】

本明細書で使用するとき、用語“垂直”、“横”、“上部”、“下部”、“上方”、及び“下方”は、図に示された向きを考慮した半導体デバイス内の機構の相対的な方向又は位置を指し得る。例えば、“上部”又は“最上部”は、別の機構よりもページの再上部により近く位置付けられた機構を指し得る。これらの用語は、しかしながら、頂部／底部、上方に／下に、上方／下方、上／下、及び左／右が向きに応じて交換され得る、反転又は傾斜した向き等、その他の向きを有する半導体デバイスを含むように広く解釈されるべきである。

【0042】

上に説明した方法は可能な実装を説明すること、及び操作及びステップは再配置又は修正され得ること、及びその他の実装が可能であることに留意すべきである。更に、方法の内の２つ以上からの実施形態は組み合わされ得る。

【0043】

上記より、発明の特定の実施形態が説明の目的で本明細書に説明されたが、発明の範囲から逸脱することなく様々な修正がなされ得ることは理解されるであろう。むしろ、前述の説明では、本技術の実施形態に対する完全で実行可能な説明を提供するために、多数の具体的詳細が論じられている。当業者であれば、しかしながら、開示が、具体的詳細の内の１つ以上がなくても実践され得ることを認識するであろう。他の実例では、技術の他の態様を分かりにくくすることを避けるために、メモリシステム及びデバイスとしばしば関連付けられるよく知られた構造体又は操作は示されておらず、又は詳細には説明されていない。一般的に、本明細書に開示する具体的な実施形態に加えて、様々なその他のデバイス、システム、及び方法が本技術の範囲内にあり得ることを理解すべきである。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【国際調査報告】