特表 2024-538777 マイクロ電子デバイスを形成する方法、並びに関連するマイクロ電子デバイス、メモリデバイス、及び電子システム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-10-23

(54)【発明の名称】マイクロ電子デバイスを形成する方法、並びに関連するマイクロ電子デバイス、メモリデバイス、及び電子システム

(51)【国際特許分類】

   H10B 43/50 20230101AFI20241016BHJP

   H10B 41/50 20230101ALI20241016BHJP

   H01L 21/336 20060101ALI20241016BHJP

   H10B 41/27 20230101ALI20241016BHJP

   H10B 43/27 20230101ALI20241016BHJP

   H01L 21/02 20060101ALI20241016BHJP

   H01L 21/3205 20060101ALI20241016BHJP

   H01L 21/768 20060101ALI20241016BHJP

   H01L 21/8234 20060101ALI20241016BHJP

   H01L 21/8238 20060101ALI20241016BHJP

   H01L 27/00 20060101ALI20241016BHJP

   H10B 41/40 20230101ALI20241016BHJP

   H10B 43/40 20230101ALI20241016BHJP

【ＦＩ】

H10B43/50

H10B41/50

H01L29/78 371

H10B41/27

H10B43/27

H01L21/02 B

H01L21/88 J

H01L21/90 A

H01L27/088 E

H01L27/088 D

H01L27/092 G

H01L27/092 F

H01L27/00 301B

H10B41/40

H10B43/40

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2024522240

(86)(22)【出願日】2022-09-19

(85)【翻訳文提出日】2024-06-04

(86)【国際出願番号】 US2022076662

(87)【国際公開番号】W WO2023064667

(87)【国際公開日】2023-04-20

(31)【優先権主張番号】17/500,773

(32)【優先日】2021-10-13

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】595168543

【氏名又は名称】マイクロン テクノロジー，インク．

(74)【代理人】

【識別番号】110004185

【氏名又は名称】インフォート弁理士法人

(72)【発明者】

【氏名】パリク クナル アール．

(72)【発明者】

【氏名】パリク アンジェラ エス．

【テーマコード（参考）】

5F033

5F048

5F083

5F101

【Ｆターム（参考）】

5F033HH11

5F033HH19

5F033HH25

5F033HH32

5F033HH35

5F033HH36

5F033JJ11

5F033JJ19

5F033JJ25

5F033JJ32

5F033JJ35

5F033JJ36

5F033KK19

5F033KK28

5F033KK34

5F033MM30

5F033PP06

5F033PP14

5F033PP15

5F033PP26

5F033QQ07

5F033QQ09

5F033QQ11

5F033QQ14

5F033QQ19

5F033QQ21

5F033QQ25

5F033QQ37

5F033QQ48

5F033RR01

5F033RR03

5F033RR04

5F033RR06

5F033RR08

5F033SS07

5F033SS11

5F033SS21

5F033TT07

5F033VV16

5F048AA01

5F048AB01

5F048AB03

5F048AC01

5F048AC03

5F048BA01

5F048BA19

5F048BA20

5F048BB05

5F048BB08

5F048BB09

5F048BB11

5F048BC03

5F048BC18

5F048BD07

5F048BF02

5F048BF03

5F048BF06

5F048BF07

5F048BF12

5F048BF15

5F048BF16

5F048CB01

5F048CB03

5F048CB04

5F083EP02

5F083EP18

5F083EP76

5F083ER22

5F083GA10

5F083GA27

5F083HA06

5F083JA04

5F083JA19

5F083JA37

5F083JA39

5F083JA40

5F083JA42

5F083KA01

5F083KA05

5F083KA11

5F083LA03

5F083LA04

5F083LA05

5F083LA07

5F083LA10

5F083LA21

5F083MA06

5F083MA16

5F083PR05

5F083PR33

5F083ZA01

5F083ZA12

5F101BA01

5F101BA45

5F101BD16

5F101BD30

5F101BD34

5F101BE07

(57)【要約】

マイクロ電子デバイスを形成する方法は、犠牲構造体と、犠牲構造体と垂直方向に交互になる絶縁性構造体と、を備える予備スタック構造体を備える第１のマイクロ電子デバイス構造体を形成することを含む。制御ロジック回路を備える第２のマイクロ電子デバイス構造体が、形成される。第１のマイクロ電子デバイス構造体は、アセンブリを形成するために、第２のマイクロ電子デバイス構造体に取り付けられる。アセンブリを形成した後、犠牲構造体は、スタック構造体を形成するために、導電性構造体で少なくとも部分的に置換される。コンタクト構造体が、スタック構造体を通って延在するように形成される。コンタクト構造体のうちの１つ又は複数は、制御ロジック回路に結合される。導電線構造体は、スタック構造体の上に形成される。導電線構造体のうちの１つ又は複数は、コンタクト構造体のうちの１つ又は複数に結合される。マイクロ電子デバイス、メモリデバイス、及び電子システムも記載される。

【特許請求の範囲】

【請求項1】

マイクロ電子デバイスを形成する方法であって、
犠牲構造体と、前記犠牲構造体と垂直方向に交互になる絶縁性構造体と、を備える予備スタック構造体を備える第１のマイクロ電子デバイス構造体を形成することと、
制御ロジック回路を備える第２のマイクロ電子デバイス構造体を形成することと、
アセンブリを形成するために、前記第１のマイクロ電子デバイス構造体を前記第２のマイクロ電子デバイス構造体に取り付けることと、
前記アセンブリを形成した後、導電性構造体と、前記絶縁性構造体の残りの部分と、を備えるスタック構造体を形成するために、前記犠牲構造体を前記導電性構造体で少なくとも部分的に置き換えることと、
前記スタック構造体を通って延在するコンタクト構造体を形成することであって、前記コンタクト構造体のうちの１つ又は複数が、前記制御ロジック回路に結合される、形成することと、
前記スタック構造体の上に導電線構造体を形成することであって、前記導電線構造体のうちの１つ又は複数が、前記コンタクト構造体のうちの前記１つ又は複数に結合される、形成することと、を含む、方法。

【請求項2】

第１のマイクロ電子デバイス構造体を形成することが、前記第１のマイクロ電子デバイス構造体を、
前記予備スタック構造体の下にあるベース構造体と、
前記予備スタック構造体を通って延在するセルピラー構造体と、
前記予備スタック構造体を通って延在する犠牲コンタクト構造体と、
前記犠牲コンタクト構造体と前記予備スタック構造体及び前記ベース構造体の各々との間に介在する絶縁性ライナ材料と、を更に備えるように形成することを更に含む、請求項１に記載の方法。

【請求項3】

前記第１のマイクロ電子デバイス構造体を前記第２のマイクロ電子デバイス構造体に取り付ける前に、
前記第１のマイクロ電子デバイス構造体を垂直方向に反転させることと、
前記第１のマイクロ電子デバイス構造体を垂直方向に反転させた後、前記セルピラー構造体に結合された１つ又は複数のソース構造体を形成することと、
前記１つ又は複数のソース構造体の上に分離材料を形成することと、を更に含む、請求項２に記載の方法。

【請求項4】

前記第１のマイクロ電子デバイス構造体を前記第２のマイクロ電子デバイス構造体に取り付けることが、前記分離材料を前記制御ロジック回路を覆う追加の分離材料に接合することを含む、請求項３に記載の方法。

【請求項5】

前記スタック構造体を通って延在するコンタクト構造体を形成することが、
コンタクト開口部を形成するために、前記犠牲コンタクト構造体を除去することと、
前記制御ロジック回路と動作可能に関連付けられた導電性ルーティング構造体の部分を露出させる延在するコンタクト開口部を形成するために、前記コンタクト開口部内に露出した前記絶縁性ライナ材料の底部分を除去することと、
前記延在するコンタクト開口部を導電性材料で充填することと、を含む、請求項２に記載の方法。

【請求項6】

第２のマイクロ電子デバイス構造体を形成することが、
トランジスタと、前記トランジスタの上にあり、前記トランジスタに結合された導電性ルーティング構造体と、を備えるように、前記制御ロジック回路を形成することと、
前記制御ロジック回路の前記導電性ルーティング構造体の上にある犠牲パッド構造体を形成することと、を含む、請求項１に記載の方法。

【請求項7】

前記スタック構造体を通って延在するコンタクト構造体を形成することが、
前記スタック構造体を通って前記犠牲パッド構造体まで延在する第１のコンタクト開口部を形成することと、
第２のコンタクト開口部を形成するために、前記第１のコンタクト開口部を通して前記犠牲パッド構造体を除去することであって、前記第２のコンタクト開口部の各々が、
前記スタック構造体を通って延在する上部領域、及び
前記上部領域と連続し、前記スタック構造体の下にある下部領域を備え、前記下部領域の水平方向断面積が、前記上部領域の水平方向断面積よりも大きい、除去することと、
前記第２のコンタクト開口部を導電性材料で充填することと、を含む、請求項６に記載の方法。

【請求項8】

第１のコンタクト開口部を形成することが、
前記アセンブリを形成した後、初期コンタクト開口部を形成するために、前記予備スタック構造体を通って延在する犠牲コンタクト構造体を除去することと、
前記第１のコンタクト開口部を形成するために、前記初期コンタクト開口部と前記犠牲パッド構造体との間に介在する絶縁性材料を通って、前記初期コンタクト開口部を延在させることと、を含む、請求項７に記載の方法。

【請求項9】

前記スタック構造体を通って延在するコンタクト構造体を形成することが、前記スタック構造体の前記導電性構造体の形成と同時に、前記コンタクト構造体のうちの少なくともいくつかを形成することを含む、請求項１に記載の方法。

【請求項10】

前記スタック構造体と前記制御ロジック回路との間に介在する１つ又は複数のソース構造体を通って延在するように、前記コンタクト構造体を形成することを更に含む、請求項１～９のいずれか一項に記載の方法。

【請求項11】

前記アセンブリを形成するために、前記第１のマイクロ電子デバイス構造体を前記第２のマイクロ電子デバイス構造体に取り付ける前に、前記１つ又は複数のソース構造体を形成することを更に含む、請求項１０に記載の方法。

【請求項12】

前記導電線構造体の上に、前記導電線構造体と電気的に連通して導電性ルーティング構造体を形成することと、
前記導電性ルーティング構造体の上に、前記導電性ルーティング構造体と電気的に連通して導電性パッド構造体を形成することと、を更に含む、請求項１～９のいずれか一項に記載の方法。

【請求項13】

マイクロ電子デバイスであって、
制御ロジック回路の上にあり、導電性構造体と、前記導電性構造体と垂直方向に交互になる絶縁性構造体と、を備えるスタック構造体と、
前記制御ロジック回路と前記スタック構造体との間に介在するソース構造体と、
前記スタック構造体の上にある導電線構造体と、
前記スタック構造体及び前記ソース構造体を通って延在し、前記制御ロジック回路及び前記導電線構造体のうちのいくつかに結合されたコンタクト構造体と、を備え、前記コンタクト構造体のうちの少なくとも１つが、
前記スタック構造体及び前記ソース構造体を通って延在する上部領域と、
前記ソース構造体の下にあり、前記上部領域の水平方向断面積よりも大きい水平断面積を有する下部領域と、を備える、マイクロ電子デバイス。

【請求項14】

前記スタック構造体を通って延在し、前記ソース構造体及び前記導電線構造体のうちのいくつかの他の導電線構造体に結合されたメモリセルのストリングを更に備える、請求項１３に記載のマイクロ電子デバイス。

【請求項15】

前記コンタクト構造体のうちの前記少なくとも１つが、前記上部領域及び前記下部領域を含む実質的にモノリシックな構造体を含む、請求項１３に記載のマイクロ電子デバイス。

【請求項16】

前記スタック構造体が、追加の絶縁性構造体と、前記追加の絶縁性構造体と垂直方向に交互になる更なる絶縁性構造体と、を含む領域を更に備え、前記領域が、前記導電性構造体と、前記絶縁性構造体と、を含む前記スタック構造体の追加の領域に水平方向に隣接し、
前記コンタクト構造体のうちの前記少なくとも１つが、前記スタック構造体の前記領域の水平方向区域内に位置付けられる、請求項１３に記載のマイクロ電子デバイス。

【請求項17】

前記スタック構造体を通って延在し、前記ソース構造体に結合された追加のコンタクト構造体を更に備え、前記追加のコンタクト構造体のうちの少なくとも１つが、前記スタック構造体の前記追加の領域の水平方向区域内に位置付けられる、請求項１６に記載のマイクロ電子デバイス。

【請求項18】

前記制御ロジック回路が、相補型金属酸化膜半導体（ＣＭＯＳ）回路を含む、請求項１３～１７のいずれか一項に記載のマイクロ電子デバイス。

【請求項19】

前記導電線構造体の上にあり、前記導電線構造体に結合された導電性ルーティング構造体と、
前記導電性ルーティング構造体の上にあり、前記導電性ルーティング構造体に結合された導電性パッド構造体と、を更に備える、請求項１３～１７のいずれか一項に記載のマイクロ電子デバイス。

【請求項20】

メモリデバイスであって、
メモリアレイ領域を備え、前記メモリアレイ領域が、
導電性構造体と、前記導電性構造体に垂直方向に隣接する絶縁性構造体と、を各々備える階層を備えるスタック構造体と、
前記スタック構造体を通って垂直方向に延在するメモリセルのストリングを備えるメモリアレイと、
前記スタック構造体の垂直方向に下にあり、前記メモリセルのストリングと電気的に連通するソース構造体と、
前記スタック構造体の垂直方向に上にあり、前記メモリセルのストリングと電気的に連通するデジット線構造体と、
前記メモリアレイから水平方向に位置ずれし、前記スタック構造体及び前記ソース構造体を通って垂直方向に延在するコンタクト構造体と、
前記コンタクト構造体の側壁を実質的に覆う絶縁性ライナ材料であって、コンタクト構造体と前記スタック構造体及び前記ソース構造体の各々との間に介在する、絶縁性ライナ材料と、を備え、
前記メモリデバイスが更に、
前記メモリアレイ領域の垂直方向に下にある制御ロジック領域であって、前記コンタクト構造体と電気的に連通し、前記メモリセルのストリングに対する制御動作を実行するように構成された制御ロジックデバイスを備える、制御ロジック領域と、
前記メモリアレイ領域の垂直方向に上にある相互接続領域と、を備え、前記相互接続領域が、
前記デジット線構造体及び前記コンタクト構造体と電気的に連通する導電性ルーティング構造体と、
前記導電性ルーティング構造体の上にあり、前記導電性ルーティング構造体と電気的に連通する導電性パッド構造体と、を備える、メモリデバイス。

【請求項21】

前記ソース構造体の垂直方向に下にありかつ前記制御ロジックデバイスと電気的に連通する追加の導電性ルーティング構造体に、前記コンタクト構造体が物理的に接触する、請求項２０に記載のメモリデバイス。

【請求項22】

前記コンタクト構造体が、各々、
前記ソース構造体の垂直方向に下にある下部領域と、
前記下部領域と一体であり、前記ソース構造体及び前記スタック構造体を通って垂直方向に延在する上部領域であって、前記下部領域の水平方向寸法よりも小さい水平方向寸法を有する、上部領域と、を備える、請求項２０に記載のメモリデバイス。

【請求項23】

前記スタック構造体を通って垂直方向に延在し、前記ソース構造体と電気的に連通する追加のコンタクト構造体を更に備え、前記追加のコンタクト構造体のうちの少なくともいくつかが、前記メモリアレイと前記コンタクト構造体のうちの少なくともいくつかとの間に水平方向に介在する、請求項２０に記載のメモリデバイス。

【請求項24】

前記追加のコンタクト構造体の最下境界が、前記コンタクト構造体の最下境界の垂直方向に上にある、請求項２３に記載のメモリデバイス。

【請求項25】

前記制御ロジックデバイスが、相補型金属酸化膜半導体（ＣＭＯＳ）回路を備え、前記制御ロジックデバイスのうちの少なくともいくつかが、前記メモリアレイの水平方向区域内に位置付けられる、請求項２０～２４のいずれか一項に記載のメモリデバイス。

【請求項26】

前記スタック構造体の前記導電性構造体が、タングステンを含む、請求項２０～２４のいずれか一項に記載のメモリデバイス。

【請求項27】

前記スタック構造体が、
水平方向に隣接し、前記導電性構造体の垂直方向境界内に実質的に限定された追加の絶縁性構造体と、
前記追加の絶縁性構造体と垂直方向に交互になる更なる絶縁性構造体であって、水平方向に隣接し、前記絶縁性構造体の垂直方向境界内に実質的に限定される、更なる絶縁性構造体と、を更に備える、請求項２６に記載のメモリデバイス。

【請求項28】

前記追加の絶縁性構造体が、各々、誘電体窒化物材料を含み、
前記絶縁性構造体及び前記更なる絶縁性構造体が、各々、誘電体酸化物材料を含む、請求項２７に記載のメモリデバイス。

【請求項29】

電子システムであって、
入力デバイスと、
出力デバイスと、
前記入力デバイス及び前記出力デバイスに動作可能に接続されたプロセッサデバイスと、
前記プロセッサデバイスに動作可能に接続されたメモリデバイスと、を備え、前記メモリデバイスが、
絶縁性構造体と垂直方向に交互になる導電性構造体を備えるスタック構造体と、
前記スタック構造体の下にあるソース構造体と、
前記スタック構造体の上にあるデジット線構造体と、
前記スタック構造体を通って延在し、前記ソース構造体及び前記デジット線構造体に結合されたメモリセルのストリングと、
前記スタック構造体及び前記ソース構造体を通って延在する導電性コンタクト構造体と、
前記ソース構造体の下にあり、前記導電性コンタクト構造体に結合された制御ロジック回路と、
前記デジット線構造体の上にあり、前記導電性コンタクト構造体に結合された導電性ルーティング構造体と、を備える、電子システム。

【請求項30】

前記メモリデバイスが、３次元ＮＡＮＤフラッシュメモリデバイスを含む、請求項２９に記載の電子システム。

【発明の詳細な説明】

【技術分野】

【0001】

［関連出願へのクロスリファレンス］
この出願は、２０２１年１０月１３日に出願された「ＭＥＴＨＯＤＳ ＯＦ ＦＯＲＭＩＮＧ ＭＩＣＲＯＥＬＥＣＴＲＯＮＩＣ ＤＥＶＩＣＥＳ， ＡＮＤ ＲＥＬＡＴＥＤ ＭＩＣＲＯＥＬＥＣＴＲＯＮＩＣ ＤＥＶＩＣＥＳ， ＭＥＭＯＲＹ ＤＥＶＩＣＥＳ， ＡＮＤ ＥＬＥＣＴＲＯＮＩＣ ＳＹＳＴＥＭＳ」に関する米国特許出願１７／５００，７７３の出願日の利益を主張するものであり、その開示は、この参照によりその全体が本明細書に組み込まれる。

【0002】

本開示は、様々な実施形態において、一般に、マイクロ電子デバイスの設計及び製作の分野に関する。より具体的には、本開示は、マイクロ電子デバイスを形成する方法、並びに関連するマイクロ電子デバイス、メモリデバイス、及び電子システムに関する。

【背景技術】

【0003】

マイクロ電子デバイスの設計者は、個々のフィーチャの寸法を低減することにより、且つ隣接するフィーチャ間の分離距離を低減することにより、マイクロ電子デバイス内のフィーチャの集積又は密度のレベルを向上させることを望む場合が多い。加えて、マイクロ電子デバイスの設計者は、コンパクトであるのみならず、性能の利点、及び簡略化され、製作がより容易でより安価な設計を提供するアーキテクチャを設計することを望む場合が多い。

【0004】

マイクロ電子デバイスの一例はメモリデバイスである。メモリデバイスは、一般に、コンピュータ又はその他の電子デバイス内の内部集積回路として提供される。不揮発性メモリデバイス（例えば、ＮＡＮＤフラッシュメモリデバイス）を含むがこれらに限定されない多くのタイプのメモリデバイスが存在する。不揮発性メモリデバイス内のメモリ密度を向上させる１つの方法は、垂直メモリアレイ（「３次元（３Ｄ）メモリアレイ」とも称される）アーキテクチャを利用することである。従来の垂直メモリアレイは、導電性構造体及び誘電体材料の階層を含む１つ又は複数のデッキ（例えば、スタック構造体）の開口部を通って延在する垂直メモリストリングを含む。各垂直メモリストリングは、垂直方向に積み重ねられたメモリセルの直列の組合せに直列に結合された少なくとも１つの選択デバイスを含み得る。そうした構成は、トランジスタの従来の平面（例えば、二次元）配置を用いる構造体と比較して、ダイ上にアレイを上向きに（例えば、垂直方向に）構築することによって、ダイ面積（すなわち、消費される活性表面の長さ及び幅）の単位内により多くの数のスイッチングデバイス（例えば、トランジスタ）を位置させることを可能にする。

【0005】

メモリデバイス（例えば、不揮発性メモリデバイス）のメモリアレイの下にあるベース制御ロジック構造体内の制御ロジックデバイスは、メモリデバイスのメモリセル上の動作（例えば、アクセス動作、読み出し動作、書き込み動作）を制御するために使用されてきた。制御ロジックデバイスのアセンブリは、ルーティング及び相互接続構造体を介して、メモリアレイのメモリセルと電気的に連通して提供され得る。しかしながら、ベース制御ロジック構造体の上にメモリアレイを形成するための処理条件（例えば、温度、圧力、材料）は、ベース制御ロジック構造体内の制御ロジックデバイスの構成及び性能を制限する場合がある。加えて、ベース制御ロジック構造体内で用いられる異なる制御ロジックデバイスの数量、寸法、及び配置はまた、メモリデバイスのサイズ（例えば、水平方向のフットプリント）の低減、及び／又は性能の向上（例えば、より高速のメモリセルのオン／オフ速度、より低い閾値スイッチング電圧）を望ましくない形で妨げる場合がある。

【発明の概要】

【0006】

いくつかの実施形態では、マイクロ電子デバイスを形成する方法は、犠牲構造体と、犠牲構造体と垂直方向に交互になる絶縁性構造体と、を備える予備スタック構造体を備える第１のマイクロ電子デバイス構造体を形成することを含む。制御ロジック回路を備える第２のマイクロ電子デバイス構造体が、形成される。第１のマイクロ電子デバイス構造体は、アセンブリを形成するために、第２のマイクロ電子デバイス構造体に取り付けられる。アセンブリを形成した後、導電性構造体と絶縁性構造体の残りの部分とを備えるスタック構造体を形成するために、犠牲構造体は導電性構造体で少なくとも部分的に置換される。コンタクト構造体が、スタック構造体を通って延在するように形成される。コンタクト構造体のうちの１つ又は複数は、制御ロジック回路に結合される。導電線構造体は、スタック構造体の上に形成される。導電線構造体のうちの１つ又は複数は、コンタクト構造体のうちの１つ又は複数に結合される。

【0007】

追加の実施形態では、マイクロ電子デバイスは、スタック構造体と、ソース構造体と、導電線構造体と、コンタクト構造体と、を備える。スタック構造体は、制御ロジック回路の上にあり、導電性構造体と、導電性構造体と垂直方向に交互になる絶縁性構造体と、を備える。ソース構造体は、制御ロジック回路とスタック構造体との間に介在する。導電線構造体は、スタック構造体の上にある。コンタクト構造体は、スタック構造体及びソース構造体を通って延在し、制御ロジック回路及び導電線構造体のうちのいくつかに結合される。コンタクト構造体のうちの少なくとも１つは、スタック構造体及びソース構造体を通って延在する上部領域と、ソース構造体の下にあり、上部領域の水平方向断面積よりも大きい水平方向断面積を有する下部領域と、を備える。

【0008】

更なる実施形態では、メモリデバイスは、メモリアレイ領域と、メモリアレイ領域の垂直方向に下にある制御ロジック領域と、メモリアレイ領域の垂直方向に上にある相互接続領域と、を備える。メモリアレイ領域は、導電性構造体と、導電性構造体に垂直方向に隣接する絶縁性構造体と、を各々備える階層を備えるスタック構造体と、スタック構造体を通って垂直方向に延在するメモリセルのストリングを備えるメモリアレイと、スタック構造体の垂直方向に下にあり、メモリセルのストリングと電気的に連通するソース構造体と、スタック構造体の垂直方向に上にあり、メモリセルのストリングと電気的に連通するデジット線構造体と、メモリアレイから水平方向に位置ずれし、スタック構造体及びソース構造体を通って垂直方向に延在するコンタクト構造体と、コンタクト構造体の側壁を実質的に覆う絶縁性ライナ材料であって、コンタクト構造体とスタック構造体及びソース構造体の各々との間に介在する絶縁性ライナ材料と、を備える。制御ロジックは、コンタクト構造体と電気的に連通し、メモリセルのストリングに対する制御動作を実行するように構成された制御ロジックデバイスを備える。相互接続領域は、デジット線構造体及びコンタクト構造体と電気的に連通する導電性ルーティング構造体と、導電性ルーティング構造体の上にあり、導電性ルーティング構造体電気的に連通する導電性パッド構造体と、を備える。

【0009】

更なる実施形態では、電子システムは、入力デバイスと、出力デバイスと、入力デバイス及び出力デバイスに動作可能に接続されたプロセッサデバイスと、プロセッサデバイスに動作可能に接続されたメモリデバイスと、を含む。メモリデバイスは、スタック構造体と、ソース構造体と、デジット線構造体と、導電性コンタクト構造体と、制御ロジック回路体と、導電性ルーティング構造体と、を備える。スタック構造体は、絶縁性構造体と垂直方向に交互になる導電性構造体を備える。ソース構造体は、スタック構造体の下にある。デジット線構造体は、スタック構造体の上にある。メモリセルのストリングは、スタック構造体を通って延在し、ソース構造体及びデジット線構造体に結合される。導電性コンタクト構造体は、スタック構造体及びソース構造体を通って延在する。制御ロジック回路は、ソース構造体の下にあり、導電性コンタクト構造体に結合される。導電性ルーティング構造体は、デジット線構造体の上にあり、導電性コンタクト構造体に結合される。

【図面の簡単な説明】

【0010】

【図1A】本開示の実施形態による、マイクロ電子デバイスを形成する方法の異なる処理段階を例示する簡略化された部分断面図である。

【図1B】本開示の実施形態による、マイクロ電子デバイスを形成する方法の異なる処理段階を例示する簡略化された部分断面図である。

【図1C】本開示の実施形態による、マイクロ電子デバイスを形成する方法の異なる処理段階を例示する簡略化された部分断面図である。

【図1D】本開示の実施形態による、マイクロ電子デバイスを形成する方法の異なる処理段階を例示する簡略化された部分断面図である。

【図1E】本開示の実施形態による、マイクロ電子デバイスを形成する方法の異なる処理段階を例示する簡略化された部分断面図である。

【図1F】本開示の実施形態による、マイクロ電子デバイスを形成する方法の異なる処理段階を例示する簡略化された部分断面図である。

【図2A】本開示の追加の実施形態による、マイクロ電子デバイスを形成する方法の異なる処理段階を例示する簡略化された部分断面図である。

【図2B】本開示の追加の実施形態による、マイクロ電子デバイスを形成する方法の異なる処理段階を例示する簡略化された部分断面図である。

【図2C】本開示の追加の実施形態による、マイクロ電子デバイスを形成する方法の異なる処理段階を例示する簡略化された部分断面図である。

【図2D】本開示の追加の実施形態による、マイクロ電子デバイスを形成する方法の異なる処理段階を例示する簡略化された部分断面図である。

【図2E】本開示の追加の実施形態による、マイクロ電子デバイスを形成する方法の異なる処理段階を例示する簡略化された部分断面図である。

【図2F】本開示の追加の実施形態による、マイクロ電子デバイスを形成する方法の異なる処理段階を例示する簡略化された部分断面図である。

【図3】本開示の一実施形態による、電子システムの概略ブロック図である。

【発明を実施するための形態】

【0011】

以下の説明は、本開示の実施形態の完全な説明を提供するために、材料組成、形状、及びサイズなどの具体的な詳細を提供する。しかしながら、本開示の実施形態は、これらの具体的な詳細を用いることなく実践され得ることを当業者は理解するであろう。実際、本開示の実施形態は、該当業界で用いられる従来のマイクロ電子デバイス製作技法と併せて実践され得る。加えて、以下に提供する説明は、マイクロ電子デバイス（例えば、メモリデバイス）を製造するための完全なプロセスフローを形成するものではない。以下に説明する構造体は、完全なマイクロ電子デバイスを形成するものではない。本開示の実施形態を理解するのに必要なプロセス動作及び構造体のみを以下に詳細に説明する。構造体から完全なマイクロ電子デバイスを形成するための追加の動作は、従来の製作技法によって実行され得る。

【0012】

本明細書で提示する図面は、例示のみを目的とし、任意の特定の材料、コンポーネント、構造体、デバイス、又はシステムの実際の外観を意味しない。例えば、製造技法及び／又は公差の結果として、図面に描かれる形状からの変化が想定される。したがって、本明細書に記載の実施形態は、例示するような特定の形状又は領域に限定されるものとして解釈すべきではなく、例えば、製造からもたらされる形状の逸脱を含む。例えば、ボックス形状として例示又は説明される領域は、未加工の及び／又は非線形のフィーチャを有し得、円形として例示又は説明される領域は、いくつかの未加工の及び／又は線形のフィーチャを含み得る。更に、例示する鋭角は丸みを帯び得、その逆も然りである。したがって、図に例示する領域は、本質的に概略的であり、それらの形状は、領域の正確な形状を例示することを意図せず、本特許請求の範囲を限定しない。図面は必ずしも一定の縮尺のものではない。加えて、図間で共通の要素は、同じ数値指定を保持し得る。

【0013】

本明細書で使用するとき、「メモリデバイス」は、メモリ機能を示すマイクロ電子デバイスを意味し、それを含むが、必ずしもメモリ機能に限定されるものではない。別の言い方をすれば、非限定的な例としてのみ、用語「メモリデバイス」は、従来のメモリ（例えば、従来の不揮発性メモリ、従来の揮発性メモリ）を含むだけでなく、特定用途向け集積回路（ＡＳＩＣ：ａｐｐｌｉｃａｔｉｏｎ ｓｐｅｃｉｆｉｃ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）（例えば、システムオンチップ（ＳｏＣ：ｓｙｓｔｅｍ ｏｎ ａ ｃｈｉｐ））、ロジックとメモリを組み合わせたマイクロ電子デバイス、及びメモリを組み込んだグラフィック処理装置（ＧＰＵ：ｇｒａｐｈｉｃｓ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）も含む。

【0014】

本明細書で使用するとき、用語「構成された」及び「構成」は、所定の方式で少なくとも１つのフィーチャを使用することを容易にする少なくとも１つのフィーチャ（例えば、少なくとも１つの構造体、少なくとも１つの材料、少なくとも１つの領域、少なくとも１つのデバイスのうちの１つ又は複数）のサイズ、形状、材料組成、材料分布、向き、及び配置を指す。

【0015】

本明細書で使用するとき、用語「垂直」、「縦」、「水平」、及び「横」は、構造体の主平面に対するものであり、必ずしも地球の重力場によって定義されない。「水平」又は「横」方向は、構造体の主平面に実質的に平行な方向である一方、「垂直」又は「縦」方向は、構造体の主平面に実質的に垂直な方向である。構造体の主平面は、構造体の他の表面と比較して相対的に大きい面積を有する構造体の表面によって定義される。図面を参照すると、「水平」又は「横」方向は、示された「Ｚ」軸に垂直であり得、示された「Ｘ」軸に平行であり得、且つ／又は示された「Ｙ」軸に平行であり得る。また「垂直」又は「縦」方向は、示された「Ｚ」軸に平行であり得、示された「Ｘ」軸に垂直であり得、示された「Ｙ」軸に垂直であり得る。

【0016】

本明細書で使用するとき、相互に「隣接する」と説明されるフィーチャ（例えば、構造体、材料、領域、デバイス）は、相互に最も近接して（例えば、最も近い）位置する開示した個体（又は複数の個体）のフィーチャを意味し、それを含む。「隣接する」フィーチャの開示した個体（又は複数の個体）と一致しない追加のフィーチャ（例えば、追加の領域、追加の構造体、追加のデバイス）は、「隣接する」フィーチャ間に配設され得る。別の言い方をすれば、「隣接する」フィーチャは、「隣接する」フィーチャ間に他のフィーチャが挟まらないように、互いに直接隣り合って位置付けられ得、又は「隣接する」フィーチャは、少なくとも１つの「隣接する」フィーチャと関連付けられた個体以外の個体を有する少なくとも１つのフィーチャが「隣接する」フィーチャ間に位置付けられるように、互いに間接的に隣り合って位置付けられ得る。したがって、互いに「垂直方向に隣接する」と説明されるフィーチャは、互いに最も垂直方向に近接して（例えば、垂直方向に最も近い）位置する開示した個体（又は複数の個体）のフィーチャを意味し、それを含む。更に、相互に「水平方向に隣接する」と説明されるフィーチャは、相互に最も水平方向に近接して（例えば、水平方向に最も近い）位置する開示した個体（又は複数の個体）のフィーチャを意味し、それを含む。

【0017】

本明細書で使用するとき、「下にある」、「下方の」、「下部の」、「底部の」、「上方の」、「上部の」、「頂部の」、「前の」、「後の」、「左の」、及び「右の」などの空間的に相対的な用語は、図に例示するようなある要素又はフィーチャの別の要素又はフィーチャとの関係を説明するための説明を容易にするために使用され得る。特に明記されていない限り、空間的に相対的な用語は、図に描かれる向きに加えて、材料の異なる向きを包含することを意図する。例えば、図中の材料を反転した場合、他の要素又はフィーチャの「下方の」又は「下にある」又は「下の」又は「の底部の」として説明した要素は、他の要素又はフィーチャの「上方の」又は「の頂部の」に向けられるであろう。したがって、用語「下方の」は、当該用語が使用される文脈に依存して、上方及び下方の両方の向きを包含し得、このことは当業者に明らかであろう。材料は、他の方法で方向付けられ（例えば、９０度回転され、反転され、逆にされ）得、本明細書で使用する空間的に相対的な記述子は、それに応じて解釈され得る。

【0018】

本明細書で使用するとき、単数形「ａ」、「ａｎ」、及び「ｔｈｅ」は、文脈より明らかにそうでないと示されない限り、複数形をも含むことを意図する。

【0019】

本明細書で使用するとき、「及び／又は」及び「且つ／又は」は、関連する列挙された項目のうちの１つ又は複数のあらゆる全ての組合せを含む。

【0020】

本明細書で使用するとき、語句「～に結合される」は、直接的なオーミック接続を介して、又は間接的な接続を介して（例えば、別の構造体を介して）電気的に接続されるなど、互いに動作可能に接続された構造体を指す。

【0021】

本明細書で使用するとき、所与のパラメータ、特質、又は条件に関する用語「実質的に」は、所与のパラメータ、特質、又は条件が許容可能な公差内などのある程度の変動を満たすことを当業者が理解するであろう程度を意味し、それを含む。例として、実質的に満たす特定のパラメータ、特質、又は条件に依存して、パラメータ、特質、又は条件は、少なくとも９０．０パーセント満たし得、少なくとも９５．０パーセント満たし得、少なくとも９９．０パーセント満たし得、少なくとも９９．９パーセント満たし得、又は１００．０パーセントさえも満たし得る。

【0022】

本明細書で使用するとき、特定のパラメータに対する数値に関する「約」又は「およそ」は、当該数値を含み、当業者が理解するであろう当該数値からの分散の程度は、特定のパラメータに対する許容可能な公差内にある。例えば、数値に関する「約」又は「およそ」は、数値の９５．０パーセント～１０５．０パーセントの範囲内、数値の９７．５パーセント～１０２．５パーセントの範囲内、数値の９９．０パーセント～１０１．０パーセントの範囲内、数値の９９．５パーセント～１００．５パーセントの範囲内、又は数値の９９．９パーセント～１００．１パーセントの範囲など、数値の９０．０パーセント～１１０．０パーセントの範囲内の追加の数値を含み得る。

【0023】

本明細書で使用するとき、「導電性材料」は、金属（例えば、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、ニオブ（Ｎｂ）、バナジウム（Ｖ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、クロム（Ｃｒ）、ジルコニウム（Ｚｒ）、鉄（Ｆｅ）、ルテニウム（Ｒｕ）、オスミウム（Ｏｓ）、コバルト（Ｃｏ）、ロジウム（Ｒｈ）、イリジウム（Ｉｒ）、ニッケル（Ｎｉ）、パラジウム（Ｐａ）、白金（Ｐｔ）、銅（Ｃｕ）、銀（Ａｇ）、金（Ａｕ）、アルミニウム（Ａｌ））、合金（例えば、Ｃｏ基合金、Ｆｅ基合金、Ｎｉ基合金、Ｆｅ及びＮｉ基合金、Ｃｏ及びＮｉ基合金、Ｆｅ及びＣｏ基合金、Ｃｏ及びＮｉ及びＦｅ基合金、Ａｌ基合金、Ｃｕ基合金、マグネシウム（Ｍｇ）基合金、Ｔｉ基合金、鋼、低炭素鋼、ステンレス鋼）、導電性金属含有材料（例えば、導電性金属窒化物、導電性金属ケイ化物、導電性金属炭化物、導電性金属酸化物）、及び導電的にドープされた半導体材料（例えば、導電的にドープされたポリシリコン、導電的にドープされたゲルマニウム（Ｇｅ）、導電的にドープされたシリコンゲルマニウム（ＳｉＧｅ））のうちの１つ又は複数などの導電性材料を意味し、それを含む。加えて、「導電性構造体」は、導電性材料から形成され、導電性材料を含む構造体を意味し、それを含む。

【0024】

本明細書で使用するとき、「絶縁性材料」は、電気的絶縁性材料、少なくとも１つの誘電体酸化物材料（例えば、酸化ケイ素（ＳｉＯ_ｘ）、ホスホシリケートガラス、ボロシリケートガラス、ボロホスホシリケートガラス、フルオロシリケートガラス、酸化アルミニウム（ＡｌＯ_ｘ）、酸化ハフニウム（ＨｆＯ_ｘ）、酸化ニオブ（ＮｂＯ_ｘ）、酸化チタン（ＴｉＯ_ｘ）、酸化ジルコニウム（ＺｒＯ_ｘ）、酸化タンタル（ＴａＯ_ｘ）、及び酸化マグネシウム（ＭｇＯ_ｘ）のうちの１つ又は複数）、少なくとも１つの誘電体窒化物材料（例えば、窒化ケイ素（ＳｉＮ_ｙ））、少なくとも１つの誘電体酸窒化物材料（例えば、酸窒化ケイ素（ＳｉＯ_ｘＮ_ｙ））、少なくとも１つの誘電体酸炭化物材料（例えば、酸炭化ケイ素（ＳｉＯ_ｘＣ_ｙ））、少なくとも１つの水素化誘電体酸炭化物材料（例えば、水素化酸炭化ケイ素（ＳｉＣ_ｘＯ_ｙＨ_ｚ））、及び少なくとも１つの誘電体カルボキシ窒化物材料（例えば、カルボキシ窒化ケイ素（ＳｉＯ_ｘＣ_ｚＮ_ｙ））、のうちのこのような１つ又は複数を意味し、それを含む。本明細書で「ｘ」、「ｙ」、及び「ｚ」のうちの１つ又は複数を含む式（例えば、ＳｉＯ_ｘ、ＡｌＯ_ｘ、ＨｆＯ_ｘ、ＮｂＯ_ｘ、ＴｉＯ_ｘ、ＳｉＮ_ｙ、ＳｉＯ_ｘＮ_ｙ、ＳｉＯ_ｘＣ_ｙ、ＳｉＣ_ｘＯ_ｙＨ_ｚ、ＳｉＯ_ｘＣ_ｚＮ_ｙ）は、ある元素の「ｘ」個の原子、別の元素の「ｙ」個の原子、及び追加の元素（存在する場合）の「ｚ」個の原子を、別の元素（例えば、Ｓｉ、Ａｌ、Ｈｆ、Ｎｂ、Ｔｉ）の原子一個ごとに対する平均比として含む材料を表す。式は相対的な原子比を表し、厳密な化学的構造ではないため、絶縁性材料は、１つ若しくは複数の化学量論的化合物及び／又は１つ若しくは複数の非化学量論的化合物を含み得、「ｘ」、「ｙ」、及び「ｚ」（存在する場合）の値は、整数であり得、又は非整数であり得る。本明細書で使用するとき、用語「非化学量論的化合物」は、明確に定義された自然数の比で表すことができず、定比例の法則に反する元素組成を有する化合物を意味し、それを含む。加えて、「絶縁性構造体」は、絶縁性材料から形成され、絶縁性材料を含む構造体を意味し、それを含む。

【0025】

本明細書で使用するとき、用語「均質」は、フィーチャ（例えば、材料、構造体）に含まれる要素の相対量が、フィーチャの異なる部分（例えば、異なる水平部分、異なる垂直部分）全体にわたって変化しないことを意味する。逆に、本明細書で使用するとき、用語「不均質」は、フィーチャ（例えば、材料、構造）に含まれる要素の相対量がフィーチャの異なる部分にわたって変化することを意味する。フィーチャが不均質である場合、フィーチャに含まれる１つ又は複数の要素の量は、フィーチャの異なる部分にわたって、段階的に変化（例えば、急激に変化）し得るか、又は連続的に変化（例えば、直線状、対物線状など、徐々に変化）し得る。フィーチャは、例えば、少なくとも２つの異なる材料のスタックから形成され得、それを含み得る。

【0026】

文脈で別段示されない限り、本明細書に記載の材料は、スピンコーティング、ブランケットコーティング、化学気相堆積（ＣＶＤ：ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）、プラズマ強化ＣＶＤ（ＰＥＣＶＤ：ｐｌａｓｍａ ｅｎｈａｎｃｅｄ ＣＶＤ）、原子層堆積（ＡＬＤ：ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）、プラズマ強化ＡＬＤ（ＰＥＡＬＤ：ｐｌａｓｍａ ｅｎｈａｎｃｅｄ ＡＬＤ）、物理気相堆積（ＰＶＤ：ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）（例えば、スパッタリング）、又はエピタキシャル成長を含むがこれらに限定されない、任意の好適な技法によって形成され得る。形成される具体的な材料に依存して、材料を堆積又は成長させるための技法は、当業者によって選択され得る。加えて、文脈で別段示されない限り、本明細書に記載の材料の除去は、エッチング（例えば、乾式エッチング、湿式エッチング、蒸気エッチング）、イオンミリング、研磨平坦化（例えば、化学機械的平坦化（ＣＭＰ：ｃｈｅｍｉｃａｌ－ｍｅｃｈａｎｉｃａｌ ｐｌａｎａｒｉｚａｔｉｏｎ））、又はその他の既知の方法を含むがこれらに限定されない、任意の好適な技法によって達成され得る。

【0027】

図１Ａ～図１Ｆは、本開示の実施形態による、マイクロ電子デバイス（例えば、３Ｄ ＮＡＮＤフラッシュメモリデバイスなどのメモリデバイス）を形成する方法の、異なる処理段階を例示する簡略化された部分断面図である。以下に提供する説明と共に、本明細書に記載の方法及び構造体が様々なデバイス及び電子システムを形成するために使用され得ることは、当業者には容易に分かるであろう。

【0028】

図１Ａを参照すると、第１のマイクロ電子デバイス構造体１００は、第１のベース構造体１０２と、第１のベース構造体１０２の上及び／又はその中のソース階層１０４と、ソース階層１０４の上の予備スタック構造体１１０と、予備スタック構造体１１０を通って垂直方向に（例えば、Ｚ方向に）延在するセルピラー構造体１２０及び犠牲コンタクト構造体１２２と、予備スタック構造体１１０の上にある第１の分離材料１２５と、を含むように形成され得る。第１のマイクロ電子デバイス構造体１００はまた、以下で更に詳細に説明するように、追加のフィーチャ（例えば、構造体、材料、領域、デバイス）を含むように形成される。

【0029】

第１のマイクロ電子デバイス構造体１００の第１のベース構造体１０２は、ベース材料又は構造物を含み、その上に第１のマイクロ電子デバイス構造体１００の追加のフィーチャ（例えば、材料、構造体、デバイス）が形成される。第１のベース構造体１０２は、例えば、半導体材料（例えば、シリコン材料、このような単結晶シリコン又は多結晶シリコン（本明細書では「ポリシリコン」とも称される）、シリコンゲルマニウム、ゲルマニウム、ヒ化ガリウム、窒化ガリウム、リン化ガリウム、リン化インジウム、窒化インジウムガリウム、及び窒化アルミニウムガリウムのうちの１つ又は複数）、支持構造体上のベース半導体材料、ガラス材料（例えば、ボロシリケートガラス（ＢＳＰ：ｂｏｒｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）、ホスホシリケートガラス（ＰＳＧ：ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）、フルオロシリケートガラス（ＦＳＧ：ｆｌｕｏｒｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）、ボロホスホシリケートガラス（ＢＰＳＧ：ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）、アルミノシリケートガラス、アルカリ土類ボロアルミノシリケートガラス、石英、チタニアシリケートガラス、及びソーダ石灰ガラスのうちの１つ又は複数）、及びセラミック材料（例えば、多結晶窒化アルミニウム（ｐ－ＡｌＮ：ｐｏｌｙ－ａｌｕｍｉｎｕｍ ｎｉｔｒｉｄｅ）、シリコンオン多結晶窒化アルミニウム（ＳＯＰＡＮ：ｓｉｌｉｃｏｎ ｏｎ ｐｏｌｙ－ａｌｕｍｉｎｕｍ ｎｉｔｒｉｄｅ）、窒化アルミニウム（ＡｌＮ：ａｌｕｍｉｎｕｍ ｎｉｔｒｉｄｅ）、酸化アルミニウム（例えば、サファイア、α－Ａｌ_２Ｏ_３）、及び炭化ケイ素のうちの１つ又は複数）のうちの１つ又は複数から形成され得、それを含み得る。例えば、第１のベース構造体１０２は、従来のシリコン基板（例えば、従来のシリコンウェハ）、又は半導体材料を含む別のバルク基板を含み得る。

【0030】

ソース階層１０４は、少なくとも１つのソース材料１０６を含み得る。ソース材料１０６は、導電性材料から形成され得、それを含み得る。いくつかの実施形態では、ソース材料１０６は、導電的にドープされた半導体材料、例えば、シリコン材料のうちの１つ又は複数の導電的にドープされた形態、例えば、単結晶シリコン又は多結晶シリコン、シリコンゲルマニウム材料、ゲルマニウム材料、ヒ化ガリウム材料、窒化ガリウム材料、及びリン化インジウム材料から形成され、それを含む。非限定的な例として、ソース材料１０６は、少なくとも１つのドーパント（例えば、少なくとも１つのｎ型ドーパント、少なくとも１つのｐ型ドーパント、及び少なくとも１つの他のドーパントのうちの１つ又は複数）でドープされたシリコン（例えば、多結晶シリコン）から形成され得、それを含み得る。いくつかの実施形態では、ソース材料１０６は、第１のベース構造体１０２の上面に形成される。追加の実施形態では、少なくとも１つの材料（例えば、少なくとも１つの絶縁性材料）が、第１のベース構造体１０２とソース材料１０６との間に形成される。非限定的な例として、誘電体酸化物材料（例えば、二酸化ケイ素（ＳｉＯ_２）などのＳｉＯ_ｘ）が、第１のベース構造体１０２とソース材料１０６との間に（例えば、垂直方向におけるそれらの間に）形成され得る。更なる実施形態では、ソース材料１０６は、第１のベース構造体１０２内に少なくとも部分的に形成される。非限定的な例として、ソース材料１０６は、第１のベース構造体１０２の半導体材料の導電的にドープされた領域を備え得る。別の非限定的な例として、ソース材料１０６の第１の部分は、第１のベース構造体１０２の最上面の上方に位置し得、ソース材料１０６の第２の部分は、第１のベース構造体１０２の最上面の下方に位置し得る。更なる実施形態では、ソース階層１０４は、図１Ａの処理段階においてソース材料１０６を含まない。例えば、ソース材料１０６は、以下で更に詳細に説明するように、後続の処理段階において形成され得る。

【0031】

予備スタック構造体１１０は、犠牲構造体１１２と、犠牲構造体１１２と垂直方向に（例えば、Ｚ方向に）交互になる絶縁性構造体１１４と、を含むように形成され得る。犠牲構造体１１２及び絶縁性構造体１１４は、階層１１６内に配置され得、階層１１６の各々は、個々に、絶縁性構造体１１４のうちの少なくとも１つと垂直方向に隣接する犠牲構造体１１２のうちの少なくとも１つを含む。予備スタック構造体１１０は、任意の所望の量の階層１１６、例えば、１６個（１６）以上の階層１１６、３２個（３２）以上の階層１１６、６４個（６４）以上の階層１１６、１２８個（１２８）以上の階層１１６の、又は２５６個（２５６）以上の階層１１６を含むように形成され得る。

【0032】

予備スタック構造体１１０の階層１１６の犠牲構造体１１２は、絶縁性構造体１１４の追加の材料（例えば、少なくとも１つの追加の絶縁性材料）に対して選択的に除去され得る、少なくとも１つの材料（例えば、少なくとも１つの絶縁性材料）から形成され得、それを含み得る。犠牲構造体１１２の材料組成は、絶縁性構造体１１４の材料組成とは異なる。犠牲構造体１１２は、第１のエッチャントへの共通の（例えば、集合的、相互の）曝露中に、絶縁性構造体１１４に対して選択的にエッチング可能であり得、絶縁性構造体１１４は、第２の異なるエッチャントへの共通の曝露中に、犠牲構造体１１２に対して選択的にエッチング可能であり得る。本明細書で使用するとき、材料が別の材料のエッチング速度よりも少なくとも約３倍（３×）速い、例えば、約５倍（５×）速い、例えば、約１０倍（１０×）速い、約２０倍（２０×）速い、又は約４０倍（４０×）速いエッチング速度を示す場合、材料は、別の材料に対して「選択的にエッチング可能」である。非限定的な例として、犠牲構造体１１２は、絶縁性材料、例えば、少なくとも１つの誘電体酸化物材料（例えば、ＳｉＯｘ、ホスホシリケートガラス、ボロシリケートガラス、ボロホスホシリケートガラス、フルオロシリケートガラス、ＡｌＯ_ｘ、ＨｆＯ_ｘ、ＮｂＯ_ｘ、ＴｉＯ_ｘ、ＺｒＯ_ｘ、ＴａＯ_ｘ、及びＭｇＯ_ｘのうちの１つ又は複数）、少なくとも１つの誘電体窒化物材料（例えば、ＳｉＮ_ｙ）、少なくとも１つの誘電体酸窒化物材料（例えば、ＳｉＯ_ｘＮ_ｙ）、及び少なくとも１つの誘電体カルボキシ窒化物材料（例えば、ＳｉＯ_ｘＣ_ｚＮ_ｙ）のうちの１つ又は複数から形成され得、それを含み得る。いくつかの実施形態では、犠牲構造体１１２の各々は、誘電体窒化物材料、例えば、ＳｉＮ_ｙ（例えば、Ｓｉ_３Ｎ_４）から形成され、それを含む。犠牲構造体１１２の各々は、個々に、実質的に均質であり得るか、又は実質的に不均質であり得る。

【0033】

予備スタック構造体１１０の階層１１６の絶縁性構造体１１４は、少なくとも１つの絶縁性材料、少なくとも１つの誘電体酸化物材料（例えば、ＳｉＯ_ｘ、ホスホシリケートガラス、ボロシリケートガラス、ボロホスホシリケートガラス、フルオロシリケートガラス、ＡｌＯ_ｘ、ＨｆＯ_ｘ、ＮｂＯ_ｘ、ＴｉＯ_ｘ、ＺｒＯ_ｘ、ＴａＯ_ｘ、及びＭｇＯ_ｘのうちの１つ又は複数）、少なくとも１つの誘電体窒化物材料（例えば、ＳｉＮ_ｙ）、少なくとも１つの誘電体酸窒化物材料（例えば、ＳｉＯ_ｘＮ_ｙ）、及び少なくとも１つの誘電体カルボキシ窒化物材料（例えば、ＳｉＯ_ｘＣ_ｚＮ_ｙ）のうちのこのような１つ又は複数から形成され得、これらを含み得る。いくつかの実施形態では、絶縁性構造体１１４の各々は、誘電体酸化物材料、例えば、ＳｉＯ_ｘ（例えば、ＳｉＯ_２）から形成され、それを含む。絶縁性構造体１１４の各々は、個々に、実質的に均質であり得るか、又は実質的に不均質であり得る。

【0034】

セルピラー構造体１２０は、各々個々に、材料のスタックから形成され得、それを含み得る。非限定的な例として、セルピラー構造体１２０の各々は、電荷遮断材料、例えば、第１の誘電体酸化物材料（例えば、ＳｉＯ_２などのＳｉＯ_ｘ、Ａｌ_２Ｏ_３などのＡｌＯ_ｘ）、電荷捕獲材料、例えば、誘電体窒化物材料（例えば、Ｓｉ_３Ｎ_４などのＳｉＮ_ｙ）、トンネル誘電体材料、例えば、第２の酸化物誘電体材料（例えば、ＳｉＯ_２などのＳｉＯ_ｘ）、チャネル材料、例えば、半導体材料（例えば、多結晶Ｓｉなどのシリコン）、及び誘電体充填材料（例えば、誘電体酸化物、誘電体窒化物、空気）を含むように形成され得る。電荷遮断材料は、セルピラー構造体１２０の水平境界を少なくとも部分的に画定する予備スタック構造体１１０の階層１１６の犠牲構造体１１２及び絶縁性構造体１１４の表面の上に又はそれを覆って形成され得る。電荷捕獲材料は、電荷遮断材料によって水平方向に囲まれ得る。トンネル誘電体材料は、電荷捕獲材料によって水平方向に囲まれ得る。チャネル材料は、トンネル誘電体材料によって水平方向に囲まれ得る。誘電体充填材料は、チャネル材料によって水平方向に囲まれ得る。図１Ａに示すように、セルピラー構造体１２０は、予備スタック構造体１１０を通って、予備スタック構造体１１０の下にあるソース階層１０４まで又はその中に、垂直方向に（例えば、Ｚ方向に）延在するように形成され得る。例えば、セルピラー構造体１２０は、個々に、予備スタック構造体１１０の上面から、予備スタック構造体１１０の階層１１６を通って、ソース階層１０４のソース材料１０６（形成されている場合）まで又はその中に、垂直方向に延在し得る。

【0035】

犠牲コンタクト構造体１２２は、以下で更に詳細に説明するように、第１のマイクロ電子デバイス構造体１００及び絶縁性ライナ材料１２４の他の材料、並びに第１のマイクロ電子デバイス構造体１００から部分的に形成されたアセンブリの追加の材料に対して選択的に除去され得る少なくとも１つの材料（例えば、少なくとも１つの誘電体材料）から形成され得、それを含み得る。例えば、犠牲コンタクト構造体１２２は、絶縁性構造体１１４、第１の分離材料１２５、及び犠牲コンタクト構造体１２２を囲むように形成された少なくとも１つの絶縁性ライナ材料１２４に対して、エッチャントへの共通の（例えば、集合的、相互の）曝露中に、選択的にエッチング可能であり得る。犠牲コンタクト構造体１２２の材料組成は、絶縁性構造体１１４、第１の分離材料１２５、及び絶縁性ライナ材料１２４の材料組成とは異なる。非限定的な例として、犠牲コンタクト構造体１２２は、少なくとも１つの絶縁性材料、例えば、１つ又は複数の少なくとも１つの誘電体酸化物材料（例えば、ＳｉＯ_ｘ、ホスホシリケートガラス、ボロシリケートガラス、ボロホスホシリケートガラス、フルオロシリケートガラス、ＡｌＯ_ｘ、ＨｆＯ_ｘ、ＮｂＯ_ｘ、ＴｉＯ_ｘ、ＺｒＯ_ｘ、ＴａＯ_ｘ、及びＭｇＯ_ｘのうちの１つ又は複数）、少なくとも１つの誘電体窒化物材料（例えば、ＳｉＮ_ｙ）、少なくとも１つの誘電体酸窒化物材料（例えば、ＳｉＯ_ｘＮ_ｙ）、及び少なくとも１つの誘電体カルボキシ窒化物材料（例えば、ＳｉＯ_ｘＣ_ｚＮ_ｙ）から形成され得、それを含み得る。いくつかの実施形態では、犠牲コンタクト構造体１２２は、少なくとも１つの誘電体窒化物材料（例えば、Ｓｉ_３Ｎ_４などのＳｉＮ_ｙ）及び少なくとも１つの誘電体酸窒化物材料（例えば、ＳｉＯ_ｘＮ_ｙ）のうちの１つ又は複数から形成され、それを含む。犠牲コンタクト構造体１２２は、個々に、実質的に均質であるように形成され得、又は犠牲コンタクト構造体１２２は、個々に、不均質であるように形成され得る。

【0036】

図１Ａに示すように、犠牲コンタクト構造体１２２は、セルピラー構造体１２０のアレイから、水平方向に（例えば、Ｘ方向に）位置ずれするように形成され得る。加えて、犠牲コンタクト構造体１２２は、予備スタック構造体１１０を通って、予備スタック構造体１１０の下にあるソース階層１０４まで又はその中に、垂直方向に（例えば、Ｚ方向に）延在するように形成され得る。例えば、犠牲コンタクト構造体１２２は、個々に、予備スタック構造体１１０の上面から、予備スタック構造体１１０の階層１１６を通って、ソース階層１０４のソース材料１０６（形成されている場合）まで又はその中に、垂直方向に延在し得る。いくつかの実施形態では、個々の犠牲コンタクト構造体１２２について、その最下境界（例えば、最下面）は、ソース階層１０４のソース材料１０６の最上境界（例えば、最上面）の、垂直方向に下方に位置するように形成される。追加の実施形態では、個々の犠牲コンタクト構造体１２２について、その最下境界は、ソース階層１０４のソース材料１０６の最上境界に又はその上方に、実質的に垂直方向に位置するように形成される。

【0037】

絶縁性ライナ材料１２４は、犠牲コンタクト構造体１２２の少なくとも側面（例えば、側壁）の上に実質的に連続的に延在し、それを実質的に覆うように形成され得る。絶縁性ライナ材料１２４は、犠牲コンタクト構造体１２２と予備スタック構造体１１０の階層１１６の犠牲構造体１１２（及び絶縁性構造体１１４）との間に、水平方向に介在し得る。図１Ａに示すように、絶縁性ライナ材料１２４はまた、犠牲コンタクト構造体１２２の最下面の下に実質的に連続的に延在し、それを実質的に覆うように形成され得る。個々の犠牲コンタクト構造体１２２について、最下面は、絶縁性ライナ材料１２４の上に又はそれを覆って位置し得る。個々の犠牲コンタクト構造体１２２の側面の上に実質的に連続的に延在し、それを実質的に覆う絶縁性ライナ材料１２４の部分は、犠牲コンタクト構造体１２２の最下面の下に実質的に連続的に延在し、それを実質的に覆う絶縁性ライナ材料１２４の追加の部分と一体且つ連続的であり得る。絶縁性ライナ材料１２４は、犠牲コンタクト構造体１２２の隣接する表面から離れて外方に延在する所望の厚さを示すように形成され得る。非限定的な例として、絶縁性ライナ材料１２４の厚さは、約８ｎｍ以上であり得、例えば、約８ナノメートル（ｎｍ）～約２０ｎｍ、約１０ｎｍ～約１８ｎｍ、又は約１０ｎｍ～約１５ｎｍの範囲内であり得る。

【0038】

絶縁性ライナ材料１２４は、少なくとも１つの絶縁性材料、例えば、少なくとも１つの誘電体酸化物材料（例えば、ＳｉＯ_ｘ、ホスホシリケートガラス、ボロシリケートガラス、ボロホスホシリケートガラス、フルオロシリケートガラス、ＡｌＯ_ｘ、ＨｆＯ_ｘ、ＮｂＯ_ｘ、ＴｉＯ_ｘ、ＺｒＯ_ｘ、ＴａＯ_ｘ、及びＭｇＯ_ｘのうちの１つ又は複数）、少なくとも１つの誘電体窒化物材料（例えば、ＳｉＮ_ｙ）、少なくとも１つの誘電体酸窒化物材料（例えば、ＳｉＯ_ｘＮ_ｙ）、及び少なくとも１つの誘電体カルボキシ窒化物材料（例えば、ＳｉＯ_ｘＣ_ｚＮ_ｙ）のうちの１つ又は複数から形成され得、それを含み得る。絶縁性ライナ材料１２４の材料組成は、犠牲コンタクト構造体１２２の材料組成とは異なるため、犠牲コンタクト構造体１２２は、エッチャントへの共通の（例えば、集合的、相互の）曝露中に、絶縁性ライナ材料１２４に対して選択的にエッチング可能である。いくつかの実施形態では、絶縁性ライナ材料１２４の各々は、少なくとも１つの誘電体酸化物材料（例えば、ＳｉＯ_２などのＳｉＯ_ｘ）から形成され、それを含む。

【0039】

絶縁性ライナ材料１２４は、予備スタック構造体１１０を通って、少なくとも、予備スタック構造体１１０の下にあるソース階層１０４まで（例えば、それまで、その中に、それを越えて）、垂直方向に（例えば、Ｚ方向に）延在するように形成され得る。例えば、絶縁性ライナ材料１２４は、個々に、予備スタック構造体１１０の上面から、予備スタック構造体１１０の階層１１６を通って、ソース階層１０４のソース材料１０６（形成されている場合）まで、その中に、又はそれを越えて、垂直方向に延在し得る。いくつかの実施形態では、絶縁性ライナ材料１２４の最下境界（例えば、最下面）は、ソース階層１０４のソース材料１０６の最上境界（例えば、最上面）の、垂直方向に下方に位置するように形成される。追加の実施形態では、絶縁性ライナ材料１２４の最下境界は、ソース階層１０４のソース材料１０６の最上境界に又はその上方に、実質的に垂直方向に位置するように形成される。

【0040】

引き続き図１Ａを参照すると、第１の分離材料１２５は、予備スタック構造体１１０の上に又はそれを覆って形成され得る。第１の分離材料１２５は、セルピラー構造体１２０及びその中の犠牲コンタクト構造体１２２を含む予備スタック構造体１１０の水平方向区域（例えば、ＸＹ平面内）の実質的に全体にわたって実質的に連続的に水平方向に延在する実質的に平面の最上境界（例えば、最上面）を示し得る。第１の分離材料１２５は、以下で更に詳細に説明するように、後続の接合プロセスに用いられ得る。第１の分離材料１２５は、少なくとも１つの絶縁性材料から形成され得、それを含み得る。第１の分離材料１２５の材料組成は、予備スタック構造体１１０の階層１１６の絶縁性構造体１１４の材料組成と実質的に同じであり得るか、又は絶縁性構造体１１４の材料組成とは異なり得る。第１の分離材料１２５は、予備スタック構造体１１０の最上階層１１６の犠牲構造体１１２の垂直方向に上にある絶縁性構造体１１４の絶縁性材料の一部分を備え得、且つ／又は、予備スタック構造体１１０の最上階層１１６の犠牲構造体１１２の上に又はそれを覆って形成された追加の絶縁性材料を備え得る。いくつかの実施形態では、第１の分離材料１２５は、誘電体酸化物材料、例えば、ＳｉＯ_ｘ（例えば、ＳｉＯ_２）から形成され、それを含む。第１の分離材料１２５は、実質的に均質であり得、又は第１の分離材料１２５は、不均質であり得る。

【0041】

次に図１Ｂを参照すると、第１のマイクロ電子デバイス構造体１００（図１Ａ）に後で取り付けられる第２のマイクロ電子デバイス構造体１２６が形成され得る。第２のマイクロ電子デバイス構造体１２６は、第２のベース構造体１２８と、第２のベース構造体１２８の少なくとも部分的に上にある制御ロジック領域１３０と、を含むように形成され得る。制御ロジック領域１３０は、トランジスタ１３２と、第１のルーティング構造体１４０と、第１のコンタクト構造体１４２と、第２の分離材料１４８と、を含み得る。第２のマイクロ電子デバイス構造体１２６の制御ロジック領域１３０は、以下で更に詳細に説明するように、第２のマイクロ電子デバイス構造体１２６及び第１のマイクロ電子デバイス構造体１００（図１Ａ）を使用して後で形成されるマイクロ電子デバイス（例えば、３Ｄ ＮＡＮＤフラッシュメモリデバイスなどのメモリデバイス）内で用いられ得る。第２のマイクロ電子デバイス構造体１２６のトランジスタ１３２、第１のルーティング構造体１４０、及び第１のコンタクト構造体１４２は、以下でも更に詳細に説明するように、制御ロジック領域１３０の様々な制御ロジックデバイス１４４の制御ロジック回路を形成し得る。

【0042】

第２のマイクロ電子デバイス構造体１２６の第２のベース構造体１２８（例えば、半導体ウェハ）は、ベース材料又は構造物を備え、その上に第２のマイクロ電子デバイス構造体１２６の追加のフィーチャ（例えば、材料、構造体、デバイス）が形成される。第２のベース構造体１２８は、半導体構造（例えば、半導体ウェハ）、又は支持構造体上のベース半導体材料を含み得る。例えば、第２のベース構造体１２８は、従来のシリコン基板（例えば、従来のシリコンウェハ）、又は半導体材料を含む別のバルク基板を含み得る。いくつかの実施形態では、第２のベース構造体１２８は、シリコンウェハを含む。加えて、第２のベース構造体１２８は、その中に且つ／又はその上に形成された１つ又は複数の層、構造体、及び／又は領域を含み得る。例えば、第２のベース構造体１２８は、導電的にドープされた領域及びドープされていない領域を含み得る。

【0043】

制御ロジック領域１３０のトランジスタ１３２は、制御ロジック領域１３０の第２のベース構造体１２８の部分と第１のルーティング構造体１４０との間に、垂直方向に挟まるように形成され得る。トランジスタ１３２は、第２のベース構造体１２８内の導電的にドープされた領域１３４（例えば、トランジスタ１３２のソース領域及びドレイン領域として機能する）と、第２のベース構造体１２８内にあり、導電性ドープ領域１３４間に水平方向に介在するチャネル領域１３６と、チャネル領域１３６の垂直方向に上にあるゲート構造体１３８と、を含むように形成され得る。トランジスタ１３２はまた、ゲート構造体１３８とチャネル領域１３６との間に垂直方向に（例えば、Ｚ方向に）挟まるように形成されたゲート誘電体材料（例えば、誘電体酸化物）を含み得る。

【0044】

制御ロジック領域１３０のトランジスタ１３２について、第２のベース構造体１２８内の導電的にドープされた領域１３４は、１つ又は複数の望ましいドーパント（例えば、化学種）でドープされ得る。いくつかの実施形態では、制御ロジック領域１３０内の個々のトランジスタ１３２の導電的にドープされた領域１３４は、少なくとも１つのＮ型ドーパント（例えば、リン、ヒ素、アンチモン、及びビスマスのうちの１つ又は複数）でドープされる。このような実施形態のうちのいくつかでは、トランジスタ１３２のチャネル領域１３６は、少なくとも１つのＰ型ドーパント（例えば、ホウ素、アルミニウム、及びガリウムのうちの１つ又は複数）でドープされる。このような実施形態のうちのいくつかの他の実施形態では、トランジスタ１３２のチャネル領域１３６は、実質的にドープされない。追加の実施形態では、制御ロジック領域１３０内の個々のトランジスタ１３２の導電的にドープされた領域１３４は、少なくとも１つのＰ型ドーパント（例えば、ホウ素、アルミニウム、ガリウムのうちの１つ又は複数）でドープされる。このような追加の実施形態のうちのいくつかでは、トランジスタ１３２のチャネル領域１３６は、少なくとも１つのＮ型ドーパント（例えば、リン、ヒ素、アンチモン、ビスマスのうちの１つ又は複数）でドープされる。このような追加の実施形態のうちのいくつかの他の実施形態では、トランジスタ１３２のチャネル領域１３６は、実質的にドープされない。

【0045】

ゲート構造体１３８は、個々に、制御ロジック領域１３０の複数のトランジスタ１３２間で水平方向に（例えば、Ｙ方向に）に延在し、制御ロジック領域１３０の複数のトランジスタ１３２によって用いられ得る。ゲート構造体１３８は、導電性材料から形成され得、それを含み得る。非限定的な例として、ゲート構造体１３８は、少なくとも１つの金属、少なくとも１つの合金、及び少なくとも１つの導電性金属含有材料（例えば、導電性金属窒化物、導電性金属ケイ化物、導電性金属炭化物、導電性金属酸化物）のうちの１つ又は複数から形成され得、それを含み得る。ゲート構造体１３８は、個々に、実質的に均質であり得、又はゲート構造体１３８は個々に、不均質であり得る。

【0046】

第１のルーティング構造体１４０は、第２のベース構造体１２８の垂直方向に（例えば、Ｚ方向に）上にあり得、トランジスタ１３２のうちの少なくともいくつかに電気的に接続され得る。第１のルーティング構造体１４０は、第２のマイクロ電子デバイス構造体１２６及び第１のマイクロ電子デバイス構造体１００（図１Ａ）を使用して後で形成されるマイクロ電子デバイスのためのローカルルーティング構造体として機能し得る。第１のコンタクト構造体１４２の第１のグループ１４２Ａは、トランジスタ１３２のうちの少なくともいくつかの間を垂直方向に延在し、それらを第１のルーティング構造体１４０のうちの１つ又は複数に結合し得る。加えて、第１のコンタクト構造体１４２の第２のグループ１４２Ｂは、第１のルーティング構造体１４０のうちのいくつかの間に垂直方向に延在し、それらを互いに結合し得る。

【0047】

第１のルーティング構造体１４０は各々個々に、導電性材料から形成され得、それを含み得る。非限定的な例として、第１のルーティング構造体１４０は、少なくとも１つの金属、少なくとも１つの合金、及び少なくとも１つの導電性金属含有材料（例えば、導電性金属窒化物、導電性金属ケイ化物、導電性金属炭化物、導電性金属酸化物）のうちの１つ又は複数から形成され得、それを含み得る。いくつかの実施形態では、第１のルーティング構造体１４０は、個々に、Ｃｕから形成され、それを含む。追加の実施形態では、第１のルーティング構造体１４０は、個々に、Ｗから形成され、それを含む。

【0048】

第１のコンタクト構造体１４２（その第１のグループ１４２Ａ及び第２のグループ１４２Ｂを含む）は、各々個々に、導電性材料から形成され得、それを含み得る。非限定的な例として、第１のルーティング構造体１４０は、少なくとも１つの金属、少なくとも１つの合金、及び少なくとも１つの導電性金属含有材料（例えば、導電性金属窒化物、導電性金属ケイ化物、導電性金属炭化物、導電性金属酸化物）のうちの１つ又は複数から形成され得、それを含み得る。いくつかの実施形態では、第１のコンタクト構造体１４２は、個々に、Ｃｕから形成され、それを含む。追加の実施形態では、第１のコンタクト構造体１４２は、個々に、Ｗから形成され、それを含む。更なる実施形態では、第１のコンタクト構造体１４２の第１のグループ１４２Ａの第１のコンタクト構造体１４２は、個々に、第１の導電性材料（例えば、Ｗ）から形成され、それを含む。第１のコンタクト構造体１４２の第２のグループ１４２Ｂの第１のコンタクト構造体１４２は、個々に、第２の異なる導電材料（例えば、Ｃｕ）から形成され、それを含む。

【0049】

以前に述べたように、トランジスタ１３２、第１のルーティング構造体１４０、及び第１のコンタクト構造体１４２は、制御ロジック領域１３０の様々な制御ロジックデバイス１４４の制御ロジック回路を形成し得る。いくつかの実施形態では、制御ロジックデバイス１４４は、相補型金属酸化膜半導体（ＣＭＯＳ：ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ－ｏｘｉｄｅ－ｓｅｍｉｃｏｎｄｕｃｔｏｒ）回路を含む。制御ロジックデバイス１４４は、第２のマイクロ電子デバイス構造体１２６及び第１のマイクロ電子デバイス構造体１００（図１Ａ）を使用して後で形成されるマイクロ電子デバイス（例えば、３Ｄ ＮＡＮＤフラッシュメモリデバイスなどのメモリデバイス）の他のコンポーネント（例えば、メモリセル）の様々な動作を制御するように構成され得る。非限定的な例として、制御ロジックデバイス１４４は、チャージポンプ（例えば、Ｖ_ＣＣＰチャージポンプ、Ｖ_{ＮＥＧＷＬ}チャージポンプ、ＤＶＣ２チャージポンプ）、遅延ロックループ（ＤＬＬ：ｄｅｌａｙ－ｌｏｃｋｅｄ ｌｏｏｐ）回路（例えば、リングオシレータ）、Ｖ_ｄｄレギュレータ、ドライバ（例えば、ストリングドライバ）、ページバッファ、デコーダ（例えば、ローカルデッキデコーダ、列デコーダ、行デコーダ）、センスアンプ（例えば、イコライゼーション（ＥＱ：ｅｑｕａｌｉｚａｔｉｏｎ）アンプ、アイソレーション（ＩＳＯ：ｉｓｏｌａｔｉｏｎ）アンプ、ＮＭＯＳセンスアンプ（ＮＳＡ：ＮＭＯＳ ｓｅｎｓｅ ａｍｐｌｉｆｉｅｒ）、ＰＭＯＳセンスアンプ（ＰＳＡ：ＰＭＯＳ ｓｅｎｓｅ ａｍｐｌｉｆｉｅｒ））、修復回路（例えば、列修復回路、行修復回路）、Ｉ／Ｏデバイス（例えば、ローカルＩ／Ｏデバイス）、メモリテストデバイス、アレイマルチプレクサ（ＭＵＸ：ｍｕｌｔｉｐｌｅｘｅｒ）、誤り検査及び訂正（ＥＣＣ：ｅｒｒｏｒ ｃｈｅｃｋｉｎｇ ａｎｄ ｃｏｒｒｅｃｔｉｏｎ）デバイス、セルフリフレッシュ／ウェアレベリングデバイス、並びにその他のチップ／デッキ制御回路のうちの１つ又は複数（例えば、各々）を含み得る。

【0050】

引き続き図１Ｂを参照すると、第２の分離材料１４８は、トランジスタ１３２、第１のルーティング構造体１４０、及び第１のコンタクト構造体１４２の部分を覆い、囲むように形成され得る。いくつかの実施形態では、第２の分離材料１４８は、その最上面が第２のマイクロ電子デバイス構造体１２６の最上部の第１のルーティング構造体１４０の最上面と実質的に同一平面となるように形成される。したがって、第１のルーティング構造体１４０の最上面は、第２の分離材料１４８によって覆われない。追加の実施形態では、第２の分離材料１４８は、第２の分離材料１４８の最上面が最上部の第１のルーティング構造体１４０の最上面の垂直方向に上にあるように、第２のマイクロ電子デバイス構造体１２６の最上部の第１のルーティング構造体１４０の最上面の実質的に覆うように形成される。

【0051】

第２の分離材料１４８は、少なくとも１つの絶縁性材料から形成され得、それを含み得る。非限定的な例として、第２の分離材料１４８は、少なくとも１つの誘電体酸化物材料（例えば、ＳｉＯ_ｘ、ホスホシリケートガラス、ボロシリケートガラス、ボロホスホシリケートガラス、フルオロシリケートガラス、ＡｌＯ_ｘ、ＨｆＯ_ｘ、ＮｂＯ_ｘ、及びＴｉＯ_ｘのうちの１つ又は複数）、少なくとも１つの誘電体窒化物材料（例えば、ＳｉＮ_ｙ）、少なくとも１つの誘電体酸窒化物材料（例えば、ＳｉＯ_ｘＮ_ｙ）、少なくとも１つの誘電体カルボキシ窒化物材料（例えば、ＳｉＯ_ｘＣ_ｚＮ_ｙ）、及びアモルファスカーボンのうちの１つ又は複数から形成され得、それを含み得る。第２の分離材料１４８の材料組成は、第１のマイクロ電子デバイス構造体１００（図１Ａ）の第１の分離材料１２５（図１Ａ）の材料組成と実質的に同じであり得、又は第２の分離材料１４８の材料組成は、第１のマイクロ電子デバイス構造体１００（図１Ａ）の第１の分離材料１２５（図１Ａ）の材料組成とは異なり得る。いくつかの実施形態では、第２の分離材料１４８は、ＳｉＯ_ｘ（例えば、ＳｉＯ_２）から形成され、それを含む。第２の分離材料１４８は、実質的に均質であり得、又は第２の分離材料１４８は、不均質であり得る。

【0052】

次に図１Ｃを参照すると、第１のマイクロ電子デバイス構造体１００（図１Ａ）は、第１のマイクロ電子デバイス構造体アセンブリ１６２を形成するために、第３のマイクロ電子デバイス構造体１５０に取り付けられ（例えば、接合され）得る。第３のマイクロ電子デバイス構造体１５０は、第３のベース構造体１５２と、第３のベース構造体１５２の上にあるか、それを覆っているか、又はその中にある、第３の分離材料１５４と、を含み得る。第１のマイクロ電子デバイス構造体アセンブリ１６２は、反転され（例えば、Ｚ方向に上下を逆にされ）得、第１のベース構造体１０２（図１Ａ）の少なくとも一部分が除去され得る。次いで、１つ又は複数のソース構造体１５８が、ソース階層１０４内に形成され得、第４の分離材料１６０が、ソース構造体１５８の上に又はそれを覆って形成され得る。

【0053】

第３のマイクロ電子デバイス構造体１５０の第３のベース構造体１５２は、ベース材料又は構造物を備え、その上に、形成されたものの追加のフィーチャ（例えば、材料、構造体、デバイス）。いくつかの実施形態では、第３のベース構造体１５２は、ウェハを含む。第３のベース構造体１５２は、半導体材料（例えば、シリコン材料、このような単結晶シリコン又は多結晶シリコン（本明細書では「ポリシリコン」とも呼ばれる）、シリコンゲルマニウム、ゲルマニウム、ヒ化ガリウム、窒化ガリウム、リン化ガリウム、リン化インジウム、窒化インジウムガリウム、及び窒化アルミニウムガリウムのうちの１つ又は複数）、支持構造体上のベース半導体材料、ガラス材料（例えば、ボロシリケートガラス（ＢＳＰ）、ホスホシリケートガラス（ＰＳＧ）、フルオロシリケートガラス（ＦＳＧ）、ボロホスホシリケートガラス（ＢＰＳＧ）、アルミノシリケートガラス、アルカリ土類ボロアルミノシリケートガラス、石英、チタニアシリケートガラス、及びソーダ石灰ガラスのうちの１つ又は複数）、及びセラミック材料（例えば、多結晶窒化アルミニウム（ｐ－ＡｌＮ）、シリコンオン多結晶窒化アルミニウム（ＳＯＰＡＮ）、窒化アルミニウム（ＡｌＮ）、酸化アルミニウム（例えば、サファイア、α－Ａｌ_２Ｏ_３）、及び炭化ケイ素のうちの１つ又は複数）のうちの１つ又は複数から形成され得、それを含み得る。非限定的な例として、第３のベース構造体１５２は、半導体ウェハ（例えば、シリコンウェハ）、ガラスウェハ、又はセラミックウェハを含み得る。第３のベース構造体１５２は、その中に且つ／又はその上に形成された１つ又は複数の層、構造体、及び／又は領域を含み得る。第３のベース構造体１５２は、以下で更に詳細に説明するように、第２のマイクロ電子デバイス構造体１２６への後続の取り付けのための第１のマイクロ電子デバイス構造体アセンブリ１６２の安全な取り扱いを容易にするように構成され得る。

【0054】

第３のマイクロ電子デバイス構造体１５０の第３の分離材料１５４は、少なくとも１つの絶縁性材料から形成され得、それを含み得る。第３のマイクロ電子デバイス構造体１５０の第３の分離材料１５４の材料組成は、第１のマイクロ電子デバイス構造体１００（図１Ａ）の第１の分離材料１２５の材料組成と実質的に同じであり得、又は第３の分離材料１５４の材料組成は、第１の分離材料１２５の材料組成とは異なり得る。いくつかの実施形態では、第３の分離材料１５４は、誘電体酸化物材料、例えば、ＳｉＯ_ｘ（例えば、ＳｉＯ_２）から形成され、それを含む。第３の分離材料１５４は、実質的に均質であり得、又は第３の分離材料１５４は、不均質であり得る。

【0055】

第３のマイクロ電子デバイス構造体１５０を第１のマイクロ電子デバイス構造体１００（図１Ａ）に取り付けるために、第３のマイクロ電子デバイス構造体１５０が、垂直方向に反転され（例えば、Ｚ方向に上下を逆にされ）得、その第３の分離材料１５４が、第１のマイクロ電子デバイス構造体１００（図１Ａ）の第１の分離材料１２５と物理的に接触して提供され得、第３の分離材料１５４及び第１の分離材料１２５が、第３の分離材料１５４と第１の分離材料１２５との間に接合（例えば、酸化物と酸化物との接合）を形成するために、アニール条件に曝され得る。非限定的な例として、第３の分離材料１５４及び第１の分離材料１２５は、第３の分離材料１５４と第１の分離材料１２５との間に酸化物と酸化物との接合を形成するために、約４００℃以上（例えば、約４００℃～約８００℃の範囲内、約８００℃超）の温度に曝され得る。いくつかの実施形態では、第１の分離材料１２５及び第３の分離材料１５４は、第１の分離材料１２５と第３の分離材料１５４との間に酸化物と酸化物との接合を形成するために、約８００℃超の少なくとも１つの温度に曝され得る。

【0056】

第３の分離材料１５４を第１の分離材料１２５に接合することは、第１の接続された分離構造体１５６を形成し得る。図１Ｃでは、第１の接続された分離構造体１５６の第１の分離材料１２５及び第３の分離材料１５４が破線によって互いに区別されているが、第１の分離材料１２５と第３の分離材料１５４とは、互いに一体且つ連続的であり得る。別の言い方をすれば、第１の接続された分離構造体１５６は、第１の領域（例えば、垂直方向の上部領域）として第１の分離材料１２５を含み、第２の領域（例えば、垂直方向の下部領域）として第３の分離材料１５４を含む実質的にモノリシックな構造体であり得る。第１の接続された分離構造体１５６について、その第１の分離材料１２５は、その第３の分離材料１５４にボンドラインを用いずに取り付けられ得る。

【0057】

引き続き図１Ｃを参照すると、第３のマイクロ電子デバイス構造体１５０を第１のマイクロ電子デバイス構造体１００（図１Ａ）に取り付けた後、第１のベース構造体１０２（図１Ａ）が、（例えば、従来の剥離プロセス及び／又は従来の研磨プロセスを通じて）少なくとも部分的に除去され得る。材料除去プロセスは、第１のマイクロ電子デバイス構造体１００（図１Ａ）のソース階層１０４の材料（例えば、ソース材料１０６（図１Ａ））、及び絶縁性ライナ材料１２４の部分を露出させ（例えば、覆わないようにし）得る。ソース階層１０４の材料は、以下で更に詳細に説明するように、ソース階層１０４のソース構造体１５８を形成するために処理（例えば、アニール、エッチング）され得る。図１Ｃに示すように、ソース構造体１５８の最上境界（例えば、最上面）は、絶縁性ライナ材料１２４の部分の最上境界（例えば、最上面）と実質的に同一平面上に形成され得る。ソース構造体１５８は、セルピラー構造体１２０に結合され得る。

【0058】

第１のベース構造体１０２（図１Ａ）の除去に続いて、ソース材料１０６（図１Ａ）（及び任意選択で、以下で更に詳細に説明するように、１つ又は複数の追加の材料）の領域が存在する場合、これが除去（例えば、エッチング）されて、ソース階層１０４のソース構造体１５８を形成し得る。任意選択で、ソース材料（例えば、ドープされた多結晶シリコン）及び／又は結束材料（例えば、導電性材料、例えば、少なくとも１つの金属、少なくとも１つの合金、及び少なくとも１つの導電性金属含有材料のうちの１つ又は複数を含む金属材料）の追加の量（例えば、追加の体積）が、第１のベース構造体１０２（図１Ａ）の除去に続いて、ソース構造体１５８に対する材料除去プロセスの前に、ソース材料１０６の上に又はそれを覆って形成され得る。形成される場合、ソース材料及び／又は結束材料は、ソース階層１０４のソース構造体１５８の部分となり得る。いくつかの実施形態では、結束材料が形成され、タングステン（Ｗ）、窒化タングステン（ＷＮ_ｘ）、及びケイ化タングステン（ＷＳｉ_ｘ）のうちの１つ又は複数から形成され、それを含む。加えて、ソース材料１０６（図１Ａ）（及び存在する場合、追加量のソース材料）は、任意選択で、結束材料（存在する場合）の形成前及び／又は形成後にアニール（例えば、熱的にアニール）され得る。ソース材料１０６（図１Ａ）（及び存在する場合、追加量のソース材料）をアニールすることは、例えば、ソース材料１０６（図１Ａ）（及び存在する場合、追加量のソース材料）内のドーパントの活性化を促進又は強化し得る。

【0059】

本明細書で以前に考察したように、いくつかの実施形態では、ソース材料１０６（図１Ａ）は、図１Ａを参照して以前に説明した処理段階において形成されない。代わりに、ソース構造体１５８のソース材料は、第１のベース構造体１０２（図１Ａ）の除去後に形成され得る。いくつかのそのような実施形態では、ソース材料は、図１Ａにおいてソース構造体１５８を通って垂直方向に延在するように示される絶縁性ライナ材料１２４（及びそれによって囲まれた犠牲コンタクト構造体１２２）の部分を実質的に覆うように形成される。絶縁性ライナ材料１２４（及び犠牲コンタクト構造体１２２）の水平方向区域（例えば、ＸＹ平面内）の垂直方向に上にあり、その中にあるソース材料の部分は、絶縁性ライナ材料１２４の部分を露出させる（例えば、覆わないようにする）ために、ソース構造体１５８の形成中に除去（例えば、エッチング）され得る。したがって、ソース構造体１５８の最上境界（例えば、最上面）は、絶縁性ライナ材料１２４の最上境界（例えば、最上面）の垂直方向に上にあり得る。このような実施形態では、ソース構造体１５８の上に又はそれを覆って後で形成される第４の分離材料１６０は、材料除去プロセスの結果として、ソース構造体１５８を通って垂直方向に延在する開口部を充填（例えば、実質的に充填）する。追加の実施形態では、絶縁性ライナ材料１２４（及び犠牲コンタクト構造体１２２）の水平方向区域（例えば、ＸＹ平面内）の垂直方向に上にあり、その中にあるソース材料の部分は、ソース構造体１５８の形成中に除去されない（例えば、維持される）。このような実施形態では、絶縁性ライナ材料１２４（及び犠牲コンタクト構造体１２２）の水平方向区域の垂直方向に上にあり、その中にあるソース構造体１５８の部分は、図１Ｅを参照して以下で説明する処理段階などの後続の処理段階において除去される（例えば、エッチングされる）。

【0060】

加えて、絶縁性ライナ材料１２４及び犠牲コンタクト構造体１２２は、図１Ａの処理段階において形成されるものとして本明細書で説明されているが、本開示はそのように限定されない。絶縁性ライナ材料１２４及び犠牲コンタクト構造体１２２は、例えば、図１Ｃの処理段階において形成され得る。例えば、第１のベース構造体１０２（図１Ａ）の除去に続いて、ソース材料１０６（図１Ａ）（及び／又は第１のベース構造体１０２（図１Ａ）の除去後に形成されたソース材料）及び予備スタック構造体１１０を通って、第１の接続された分離構造体１５６まで又はその中に垂直方向に延在するように、コンタクト開口部が形成され得る。その後、絶縁性ライナ材料１２４及び犠牲コンタクト構造体１２２が、コンタクト開口部内に形成され得る。このような実施形態では、絶縁性ライナ材料１２４及び犠牲コンタクト構造体１２２の先細りは、図１Ｃに描かれている先細りの仕方に対して逆であってもよい。例えば、個々の犠牲コンタクト構造体１２２の水平方向区域（例えば、ＸＹ平面内）は、図１Ｃに描かれている様式で増加するのではなく、第１の接続された分離構造体１５６に向かう方向（例えば、負のＺ方向）に減少し得る。

【0061】

引き続き図１Ｃを参照すると、ソース階層２０４のソース構造体１５８が、セルピラー構造体１２０に結合され得る。いくつかの実施形態では、ソース構造体１５８は、セルピラー構造体１２０に直接物理的に接触する。追加の実施形態では、導電性コンタクト構造体は、ソース構造体１５８とセルピラー構造体１２０との間に垂直方向に挟まるように形成され得る。加えて、ソース構造体１５８は、以下で更に詳細に説明するように、続いて、第１のマイクロ電子デバイス構造体アセンブリ１６２を使用して形成されるマイクロ電子デバイス（例えば、３Ｄ ＮＡＮＤフラッシュメモリデバイスなどのメモリデバイス）の追加のフィーチャに結合され得る。

【0062】

引き続き図１Ｃを参照すると、第４の分離材料１６０は、少なくとも、ソース構造体１５８の最上面の上に又はそれを覆って形成され得る。いくつかの実施形態では、第４の分離材料１６０は、絶縁性ライナ材料１２４の最上面の上にも形成される。第４の分離材料１６０は、セルピラー構造体１２０及びその中の犠牲コンタクト構造体１２２を含む予備スタック構造体１１０の水平方向区域（例えば、ＸＹ平面内）の実質的に全体にわたって実質的に連続的に水平方向に延在する実質的に平面の最上境界（例えば、最上面）を示し得る。第４の分離材料１６０は、以下で更に詳細に説明するように、後続の接合プロセスに用いられ得る。第４の分離材料１６０は、少なくとも１つの絶縁性材料から形成され得、それを含み得る。第４の分離材料１６０の材料組成は、第２のマイクロ電子デバイス構造体１２６（図１Ｂ）の第２の分離材料１４８（図１Ｂ）の材料組成と実質的に同じであり得るか、又は第２のマイクロ電子デバイス構造体１２６（図１Ｂ）の第２の分離材料１４８（図１Ｂ）の材料組成とは異なり得る。いくつかの実施形態では、第４の分離材料１６０は、誘電体酸化物材料、例えば、ＳｉＯ_ｘ（例えば、ＳｉＯ_２）から形成され、それを含む。第４の分離材料１６０は、実質的に均質であり得、又は第４の分離材料１６０は、不均質であり得る。

【0063】

次に図１Ｄを参照すると、第４の分離材料１６０の形成に続いて、第１のマイクロ電子デバイス構造体アセンブリ１６２が、垂直方向に反転され（例えば、Ｚ方向に上下を逆にされ）、第２のマイクロ電子デバイス構造体１２６に取り付けられて（例えば、接合されて）、第２のマイクロ電子デバイス構造体アセンブリ１６４を形成し得る。代替として、第２のマイクロ電子デバイス構造体１２６は、垂直方向に反転され（例えば、Ｚ方向に上下を逆にされ）、第１のマイクロ電子デバイス構造体アセンブリ１６２に取り付けられて、第２のマイクロ電子デバイス構造体アセンブリ１６４を形成し得る。

【0064】

第１のマイクロ電子デバイス構造体アセンブリ１６２を第２のマイクロ電子デバイス構造体１２６に取り付けるために、第１のマイクロ電子デバイス構造体アセンブリ１６２の第４の分離材料１６０が、第２のマイクロ電子デバイス構造体１２６の少なくとも第２の分離材料１４８と物理的に接触させられ得る。その後、第４の分離材料１６０と第２の分離材料１４８との間に接合（例えば、酸化物と酸化物との接合）を形成するために、第４の分離材料１６０及び第２の分離材料１４８が、アニール条件に曝され得る。非限定的な例として、第４の分離材料１６０及び第２の分離材料１４８は、第４の分離材料１６０と第２の分離材料１４８との間に酸化物と酸化物との接合を形成するために、約４００℃以上（例えば、約４００℃～約８００℃の範囲内、約８００℃超）の温度に曝され得る。いくつかの実施形態では、第４の分離材料１６０及び第２の分離材料１４８は、第４の分離材料１６０と第２の分離材料１４８との間に酸化物と酸化物との接合を形成するために、約８００℃超の少なくとも１つの温度に曝される。

【0065】

第４の分離材料１６０を第２の分離材料１４８に接合することは、第２の接続された分離構造体１６６を形成し得る。図１Ｄでは、第２の接続された分離構造体１６６の第４の分離材料１６０及び第２の分離材料１４８が破線によって互いに区別されているが、第４の分離材料１６０と第２の分離材料１４８とは、互いに一体且つ連続的であり得る。別の言い方をすれば、第２の接続された分離構造体１６６は、その第１の領域（例えば、垂直方向の上部領域）として第４の分離材料１６０を含み、その第２の領域（例えば、垂直方向の下部領域）として第２の分離材料１４８を含む、実質的にモノリシックな構造体であり得る。第２の接続された分離構造体１６６について、その第４の分離材料１６０は、その第２の分離材料１４８に、ボンドラインを用いずに取り付けられ得る。

【0066】

図１Ｄに示すように、いくつかの実施形態では、第４の分離材料１６０は、第２のマイクロ電子デバイス構造体１２６の最上部の第１のルーティング構造体１４０に直接物理的に接触する。追加の実施形態、例えば、第２の分離材料１４８が最上部の第１のルーティング構造体１４０の最上面を実質的に覆うように形成される実施形態では、第４の分離材料１６０は、最上部の第１のルーティング構造体１４０に直接物理的に接触しない。例えば、第２の分離材料１４８（例えば、第２の接続された分離構造体１６６の下部領域として機能する）は、最上部の第１のルーティング構造体１４０と第４の分離材料１６０（例えば、第２の接続された分離構造体１６６の上部領域として機能する）との間に介在し得る。

【0067】

次に図１Ｅを参照すると、第３のベース構造体１５２（図１Ｄ）及び第１の接続された分離構造体１５６（図１Ｄ）の少なくとも一部分が除去され得、予備スタック構造体１１０（図１Ｄ）からスタック構造体１６７が形成され得る。加えて、第２のコンタクト構造体１７８が、犠牲コンタクト構造体１２２（図１Ｄ）を使用して、制御ロジック領域１３０内の第１のルーティング構造体１４０のうちのいくつかまで垂直方向に延在するように形成され得、第３のコンタクト構造体１８０は、スタック構造体１６７を通って、ソース階層１０４内のソース構造体１５８まで垂直方向に延在するように形成され得る。更に、導電線構造体１８４が、スタック構造体１６７の上に形成され得、絶縁線構造体１８６が、導電線構造体１８４の上に形成され得、第４のコンタクト構造体１８８が、絶縁線構造体１８６を通って、導電線構造体１８４まで垂直方向に延在するように形成され得る。次いで、第１の導電性パッド構造体１９０が、第４のコンタクト構造体１８８の上に、それと電気的に連通して形成され得る。

【0068】

第３のベース構造体１５２（図１Ｄ）及び第１の接続された分離構造体１５６（図１Ｄ）は、従来の材料除去プロセス、例えば、従来の切り離しプロセス及び従来の研磨プロセスのうちの１つ又は複数を通じて除去され得る。いくつかの実施形態では、材料除去プロセスは、予備スタック構造体１１０（図１Ｄ）、犠牲コンタクト構造体１２２（図１Ｄ）、絶縁性ライナ材料１２４、及びセルピラー構造体１２０を露出させるために、第３のベース構造体１５２（図１Ｄ）及び第１の接続された分離構造体１５６（図１Ｄ）を実質的に除去する。追加の実施形態では、材料除去プロセス後に、第１の接続された分離構造体１５６（図１Ｄ）のうちの少なくともいくつかが残る。いくつかのそのような実施形態では、犠牲コンタクト構造体１２２（図１Ｄ）の水平方向区域の垂直方向に上にあり、その中にある第１の接続された分離構造体１５６（図１Ｄ）の部分は、犠牲コンタクト構造体１２２（図１Ｄ）を露出させるために、除去され得る。

【0069】

少なくとも第３のベース構造体１５２（図１Ｄ）の除去に続いて、第２のマイクロ電子デバイス構造体アセンブリ１６４は、予備スタック構造体１１０（図１Ｄ）の犠牲構造体１１２（図１Ｄ）を導電性構造体１６８で少なくとも部分的に置き換え、スタック構造体１６７を形成するために、いわゆる「置換ゲート」又は「ゲートラスト」処理動作が施され得る。スタック構造体１６７は、導電性構造体１６８と、導電性構造体１６８と垂直方向に（例えば、Ｚ方向に）交互になる追加の絶縁性構造体１７０と、を含むように形成され得る。導電性構造体１６８及び追加の絶縁性構造体１７０は、階層１７２内に配置され得、階層１７２の各々は、個々に、追加の絶縁性構造体１７０のうちの少なくとも１つに垂直方向に隣接する導電性構造体１６８のうちの少なくとも１つを含む。

【0070】

スタック構造体１６７の階層１７２の導電性構造体１６８は、導電性材料から形成され得、それを含み得る。非限定的な例として、導電性構造体１６８は、各々個々に、少なくとも１つの金属、少なくとも１つの合金、及び少なくとも１つの導電性金属含有材料（例えば、導電性金属窒化物、導電性金属ケイ化物、導電性金属炭化物、導電性金属酸化物）のうちの１つ又は複数を含む金属材料から形成され得、それを含み得る。いくつかの実施形態では、導電性構造体１６８は、Ｗから形成され、それを含む。導電性構造体１６８の各々は、個々に、実質的に均質であり得、又は導電性構造体１６８のうちの１つ若しくは複数は、個々に、実質的に不均質であり得る。

【0071】

任意選択で、１つ又は複数のライナ材料（例えば、絶縁性ライナ材料、導電性ライナ材料）が、導電性構造体１６８の周囲に形成され得る。ライナ材料は、例えば、１つ又は複数の金属（例えば、チタン、タンタル）、合金、金属窒化物（例えば、窒化タングステン、窒化チタン、窒化タンタル）、及び金属酸化物（例えば、酸化アルミニウム）から形成され得、それを含み得る。いくつかの実施形態では、ライナ材料は、導電性構造体１６８の形成のためのシード材料として用いられる少なくとも１つの導電性材料を含む。いくつかの実施形態では、ライナ材料は窒化チタンを含む。更なる実施形態では、ライナ材料は酸化アルミニウムを更に含む。非限定的な例として、酸化アルミニウムは、絶縁性構造体１１４に直接近接して形成され得、窒化チタンは、酸化アルミニウムに直接近接して形成され得、タングステンは、窒化チタンに直接近接して形成され得る。説明を明瞭且つ容易に理解するために、ライナ材料は図１Ｅに例示されていないが、ライナ材料は、導電性構造体１６８の周囲に配設され得ることが理解されるであろう。

【0072】

スタック構造体１６７の階層１７２の追加の絶縁性構造体１７０は、「置換ゲート」処理動作後の予備スタック構造体１１０（図１Ｄ）の絶縁性構造体１１４（図１Ｄ）の残余（例えば、残余部分、除去されていない部分）に対応し得る。したがって、追加の絶縁性構造体１７０は、少なくとも１つの絶縁性材料、少なくとも１つの誘電体酸化物材料（例えば、ＳｉＯ_ｘ、ホスホシリケートガラス、ボロシリケートガラス、ボロホスホシリケートガラス、フルオロシリケートガラス、ＡｌＯ_ｘ、ＨｆＯ_ｘ、ＮｂＯ_ｘ、ＴｉＯ_ｘ、ＺｒＯ_ｘ、ＴａＯ_ｘ、及びＭｇＯ_ｘのうちの１つ又は複数）、少なくとも１つの誘電体窒化物材料（例えば、ＳｉＮ_ｙ）、少なくとも１つの誘電体酸窒化物材料（例えば、ＳｉＯ_ｘＮ_ｙ）、及び少なくとも１つの誘電体カルボキシ窒化物材料（例えば、ＳｉＯ_ｘＣ_ｚＮ_ｙ）のうちのこのような１つ又は複数から形成され得、それを含み得る。いくつかの実施形態では、追加の絶縁性構造体１７０の各々は、誘電体酸化物材料、例えば、ＳｉＯ_ｘ（例えば、ＳｉＯ_２）から形成され、それを含む。

【0073】

置換ゲート処理動作を使用してスタック構造体１６７を形成するために、予備スタック構造体１１０（図１Ｄ）を通って垂直方向に延在するようにスロット（例えば、スリット、トレンチ）が形成されて、個別のブロックを形成し得る。その後、導電性構造体１６８を形成するために、予備スタック構造体１１０（図１Ｄ）の犠牲構造体１１２（図１Ｄ）の部分がスロットを通して選択的に除去（例えば、選択的にエッチング、浸食）され、導電性材料で置換され得る。導電性構造体１６８のうちのいくつかは、第１のマイクロ電子デバイス構造体１００を使用して後で形成されるマイクロ電子デバイス（例えば、３Ｄ ＮＡＮＤフラッシュメモリデバイスなどのメモリデバイス）のアクセス線構造体（例えば、ワード線構造体）として機能し得、導電性構造体１６８のうちの他のものは、後で形成されるマイクロ電子デバイスのための選択ゲート構造体として機能し得る。導電性構造体１６８の形成に続いて、スロットが、誘電体材料で充填され得る。

【0074】

任意選択で、予備スタック構造体１１０（図１Ｄ）の１つ又は複数のセクション（例えば、水平方向セクション）は、置換ゲート処理動作を受けなくてもよい。このようなセクションは、例えば、セルピラー構造体１２０のアレイの水平方向区域（例えば、ＸＹ平面内）の外側に位置付けられ得る。置換ゲート処理動作を受けない予備スタック構造体１１０（図１Ｄ）のセクション内では、犠牲構造体１１２及び絶縁性構造体１１４の階層１１６が維持され得る。その結果、予備スタック構造体１１０（図１Ｄ）から形成されたスタック構造体１６７は、導電性構造体１６８の階層１７２及び追加の絶縁性構造体１７０を含む１つ又は複数の第１のセクションと、第１のセクションから水平方向に位置ずれし、犠牲構造体１１２及び絶縁性構造体１１４の階層１１６を含む１つ又は複数の第２のセクションと、を含み得る。いくつかのそのような実施形態では、セルピラー構造体１２０は、導電性構造体１６８の階層１７２及び追加の絶縁性構造体１７０を含むスタック構造体１６７の第１のセクション内に位置付けられ、第２のコンタクト構造体１７８及び第３のコンタクト構造体１８０のうちの１つ又は複数は、犠牲構造体１１２及び絶縁性構造体１１４の階層１１６を含むスタック構造体１６７の第２のセクション内に位置付けるように形成される。例えば、図１Ｅに示すように、第２のコンタクト構造体１７８は、スタック構造体１６７内の犠牲構造体１１２及び絶縁性構造体１１４の階層１１６を通って垂直方向に延在し、それらによって水平方向に囲まれるように形成され得る。追加の実施形態では、スタック構造体１６７は、置換ゲート処理動作に続いて、犠牲構造体１１２及び絶縁性構造体１１４の階層１１６のいずれも実質的に含まないように形成される。このような実施形態では、セルピラー構造体１２０、第２のコンタクト構造体１７８、及び第３のコンタクト構造体１８０は、各々、導電性構造体１６８及び追加の絶縁性構造体１７０の階層１７２を通って垂直方向に延在し、それらによって水平方向に囲まれる。

【0075】

引き続き図１Ｅを参照すると、セルピラー構造体１２０とスタック構造体１６７の階層１７２の導電性構造体１６８との交点は、予備スタック構造体１１０内で互いに直列に結合された垂直方向に延在するメモリセル１７４のストリングを画定し得る。いくつかの実施形態では、スタック構造体１６７の異なる階層１７２内の導電性構造体１６８とセルピラー構造体１２０との交点に形成されたメモリセル１７４は、いわゆる「ＭＯＮＯＳ」（金属－酸化物－窒化物－酸化物－半導体）メモリセルを含む。追加の実施形態では、メモリセル１７４は、いわゆる「ＴＡＮＯＳ」（窒化タンタル－酸化アルミニウム－窒化物－酸化物－半導体）メモリセル、又はいわゆる「ＢＥＴＡＮＯＳ」（バンド／バリア設計ＴＡＮＯＳ）メモリセルを含み、これらの各々は、ＭＯＮＯＳメモリセルのサブセットである。更なる実施形態では、メモリセル１７４は、電荷蓄積構造体としてフローティングゲート（例えば、金属フローティングゲート）を含む、いわゆる「フローティングゲート」メモリセルを含む。フローティングゲートは、セルピラー構造体１２０の中央構造体とスタック構造体１６７の異なる階層１７２の導電性構造体１６８との間に水平方向に挟まり得る。

【0076】

図１Ｅに示すように、制御ロジック領域１３０内の制御ロジックデバイス１４４は、垂直方向に延在するメモリセル１７４のストリングを含むメモリアレイの水平方向の区域内に少なくとも部分的に（例えば、実質的に）位置付けられ得る。したがって、制御ロジックデバイス１４４がＣＭＯＳ回路から形成され、それを含むいくつかの実施形態では、制御ロジック領域１３０は、「ＣＭＯＳアンダーアレイ」（「ＣｕＡ」）構成を有するものとして特徴付けられ得る。

【0077】

第２のコンタクト構造体１７８を形成するために、犠牲コンタクト構造体１２２（図１Ｄ）が選択的に除去（例えば、選択的に浸食）されて、コンタクト開口部を形成し得る。その後、コンタクト開口部の下端部（例えば、底部）の水平方向区域間及び水平方向区域内に垂直方向に介在する絶縁性ライナ材料１２４及び第２の接続された分離構造体１６６の少なくとも部分が、コンタクト開口部を垂直方向に延在し、制御ロジック領域１３０内の第１のルーティング構造体１４０のうちのいくつか（例えば、いくつかの垂直方向に最上部の第１のルーティング構造体１４０）の部分を露出させるために、パンチスルーエッチングを施され得る。次いで、第２のコンタクト構造体１７８が、第１のルーティング構造体１４０のうちのいくつかに結合されるように（したがって、第２のコンタクト構造体１７８に結合された第１のルーティング構造体１４０のうちのいくつかを利用してロジック回路を制御するように）、延在するコンタクト開口部内に形成され得る。

【0078】

犠牲コンタクト構造体１２２（図１Ｄ）は、第２のマイクロ電子デバイス構造体アセンブリ１６４を、第２のマイクロ電子デバイス構造体アセンブリ１６４の他の露出したフィーチャ、例えば、絶縁性ライナ材料１２４の露出した部分を実質的に除去することなく、犠牲コンタクト構造体１２２（図１Ｄ）の露出した部分を選択的に除去するように調合された少なくとも１つのエッチャント（例えば、少なくとも１つの湿式エッチャント）で処理することによって、コンタクト開口部を形成するために選択的に除去され得る。非限定的な例として、犠牲コンタクト構造体１２２（図１Ｄ）及び絶縁性ライナ材料１２４の材料組成に応じて、エッチャントは、水酸化テトラメチルアンモニウム（ＴＭＡＨ）、リン酸（Ｈ_３ＰＯ_４）、硫酸（Ｈ_２ＳＯ_４）、塩酸（ＨＣｌ）、硝酸（ＨＮＯ_３）、及び別の材料のうちの１つ又は複数を含み得る。犠牲コンタクト構造体１２２（図１Ｄ）が誘電体窒化物材料（例えば、Ｓｉ_３Ｎ_４などのＳｉＮ_ｙ）及び誘電体酸窒化物材料（例えば、ＳｉＯ_ｘＮ_ｙ）のうちの１つ又は複数を含むいくつかの実施形態では、犠牲コンタクト構造体１２２（図１Ｄ）は、Ｈ_３ＰＯ_４を含む湿式エッチャントを使用して、絶縁性ライナ材料１２４に対して選択的に除去される。

【0079】

いくつかの実施形態では、コンタクト開口部を垂直方向に延在し、第１のルーティング構造体１４０のうちのいくつかの部分を露出させるために用いられるパンチスルーエッチングは、絶縁性ライナ材料１２４及び第２の接続された分離構造体１６６以外の材料も除去する。非限定的な例として、ソース階層１０４のソース構造体１５８の部分がコンタクト開口部の下端部（例えば、底部）の水平方向区域間及び水平方向区域内に垂直方向に介在するいくつかの実施形態では、パンチスルーエッチングは、ソース構造体１５８も除去し得る。追加の実施形態、例えば、ソース構造体１５８の部分がコンタクト開口部の下端部（例えば、底部）の水平方向区域間及び水平方向区域内に垂直方向に介在しない実施形態では、パンチスルーエッチングは、絶縁性ライナ材料１２４及び第２の接続された分離構造体１６６のみを実質的に除去する。

【0080】

第２のコンタクト構造体１７８は、導電性材料から形成され得、それを含み得る。非限定的な例として、第２のコンタクト構造体１７８は、各々個々に、少なくとも１つの金属、少なくとも１つの合金、及び少なくとも１つの導電性金属含有材料（例えば、導電性金属窒化物、導電性金属ケイ化物、導電性金属炭化物、導電性金属酸化物）のうちの１つ又は複数から形成され得、それを含み得る。いくつかの実施形態では、第２のコンタクト構造体１７８は、各々個々に、Ｗから形成され、それを含む。第２のコンタクト構造体１７８の各々は、実質的に均質であり得、又は第２のコンタクト構造体１７８のうちの１つ若しくは複数は、個々に、不均質であり得る。

【0081】

いくつかの実施形態では、第２のコンタクト構造体１７８を形成するために延在するコンタクト開口部を導電性材料で充填することは、スタック構造体１６７の導電性構造体１６８を形成するために、犠牲構造体１１２（図１Ｅ）の除去から生じる空隙を導電性材料で充填することと実質的に同時に（例えば、実質的に同時に）実行される。別の言い方をすれば、導電性構造体１６８を形成するために使用される置換ゲートプロセスは、第２のコンタクト構造体１７８を形成するためにも使用され得る。追加の実施形態では、第２のコンタクト構造体１７８は、スタック構造体１６７の導電性構造体１６８と実質的に同時に形成されない。例えば、第２のコンタクト構造体１７８は、導電性構造体１６８の形成後に形成され得、又は第２のコンタクト構造体１７８は、導電性構造体１６８の形成前に形成され得る。

【0082】

第２のコンタクト構造体１７８は、スタック構造体１６７を通って、少なくともスタック構造体１６７の下にある制御ロジック領域１３０内の第１のルーティング構造体１４０のうちのいくつか（例えば、いくつかの垂直方向に最上部の第１のルーティング構造体１４０）まで（例えば、それまで、その中に）、垂直方向に（例えば、Ｚ方向に）延在するように形成され得る。例えば、図１Ｅに示すように、第２のコンタクト構造体１７８は、個々に、スタック構造体１６７の少なくとも最上境界（例えば最上面）から、スタック構造体１６７の階層１１６（及び／又は階層１７２）を通って、制御ロジック領域１３０内の垂直方向最上部の第１のルーティング構造体１４０まで又はその中に、垂直方向に延在し得る。いくつかの実施形態では、個々の第２のコンタクト構造体１７８について、その最下境界（例えば、最下面）は、それに最も近接する第１のルーティング構造体１４０の最上境界（例えば、最上面）の垂直方向に下方に位置するように形成される。追加の実施形態では、個々の第２のコンタクト構造体１７８について、その最下境界は、それに最も近い第１のルーティング構造体１４０の最上境界において、実質的に垂直方向に位置するように形成される。

【0083】

引き続き図１Ｅを参照すると、第３のコンタクト構造体１８０は、スタック構造体１６７を通って、ソース階層１０４内のソース構造体１５８まで又はその中に、垂直方向に延在するように形成され得る。いくつかの実施形態では、第３のコンタクト構造体１８０のうちの少なくともいくつかは、導電性構造体１６８の階層１７２及びスタック構造体１６７の追加の絶縁性構造体１７０を通って垂直方向に延在し、それらによって水平方向に囲まれる。追加の実施形態では、第３のコンタクト構造体１８０のうちの少なくともいくつかは、犠牲構造体１１２の階層１１６及びスタック構造体１６７の絶縁性構造体１１４を通って垂直方向に延在し、それらによって水平方向に囲まれる。第３のコンタクト構造体１８０の最上境界（例えば、最上面）は、スタック構造体１６７の最上境界に又はその上方に位置し得、第３のコンタクト構造体１８０の最下境界（例えば、最下面）は、ソース階層１０４内のソース構造体１５８の最上境界（例えば、最上面）に又は下方に位置し得る。図１Ｅに示すように、いくつかの実施形態では、第３のコンタクト構造体１８０のうちの１つ又は複数が、スタック構造体１６７の上方に形成された第５の分離材料１７６（例えば、絶縁性材料）を通って、スタック構造体１６７を通って、ソース構造体１５８まで垂直方向に延在する。

【0084】

第３のコンタクト構造体１８０は、各々個々に、導電性材料、例えば、少なくとも１つの金属、少なくとも１つの合金、及び少なくとも１つの導電性金属含有材料（例えば、導電性金属窒化物、導電性金属ケイ化物、導電性金属炭化物、導電性金属酸化物）のうちの１つ又は複数から形成され得、それを含み得る。いくつかの実施形態では、第３のコンタクト構造体１８０は、各々個々に、Ｗから形成され、それを含む。第３のコンタクト構造体１８０の各々は、実質的に均質であり得、又は第３のコンタクト構造体１８０のうちの１つ若しくは複数は、個々に、不均質であり得る。

【0085】

いくつかの実施形態では、第３のコンタクト構造体１８０は、第２のコンタクト構造体１７８及びスタック構造体１６７の導電性構造体１６８の形成と実質的に同時に（例えば、実質的に同時に）形成される。別の言い方をすれば、導電性構造体１６８及び第２のコンタクト構造体１７８を形成するために使用される置換ゲートプロセスは、第３のコンタクト構造体１８０を形成するためにも使用され得る。追加の実施形態では、第３のコンタクト構造体１８０は、導電性構造体１６８及び第２のコンタクト構造体１７８のうちの１つ又は複数と実質的に同時に形成されない。例えば、第３のコンタクト構造体１８０は、導電性構造体１６８及び第２のコンタクト構造体１７８のうちの１つ若しくは複数の形成後に形成され得、又は、第３のコンタクト構造体１８０は、導電性構造体１６８及び第２のコンタクト構造体１７８のうちの１つ若しくは複数の形成前に形成され得る。

【0086】

図１Ｅに示すように、絶縁性ライナ構造体１８２は、導電性構造体１６８及び追加の絶縁性構造体１７０の階層１７２を通って垂直方向に延在し、それらによって水平方向に囲まれるように形成された少なくとも第３のコンタクト構造体１８０の側面（例えば、側壁）の上に実質的に連続的に延在し、それを実質的に覆うように形成され得る。絶縁性ライナ構造体１８２は、第３のコンタクト構造体１８０とスタック構造体１６７の階層１７２の導電性構造体１６８及び追加の絶縁性構造体１７０との間に、水平方向に介在し得る。絶縁性ライナ構造体１８２は、少なくとも１つの絶縁性材料、例えば、少なくとも１つの誘電体酸化物材料（例えば、ＳｉＯ_ｘ、ホスホシリケートガラス、ボロシリケートガラス、ボロホスホシリケートガラス、フルオロシリケートガラス、ＡｌＯ_ｘ、ＨｆＯ_ｘ、ＮｂＯ_ｘ、ＴｉＯ_ｘ、ＺｒＯ_ｘ、ＴａＯ_ｘ、及びＭｇＯ_ｘのうちの１つ又は複数）、少なくとも１つの誘電体窒化物材料（例えば、ＳｉＮ_ｙ）、少なくとも１つの誘電体酸窒化物材料（例えば、ＳｉＯ_ｘＮ_ｙ）、及び少なくとも１つの誘電体カルボキシ窒化物材料（例えば、ＳｉＯ_ｘＣ_ｚＮ_ｙ）のうちの１つ又は複数から形成され得、それを含み得る。いくつかの実施形態では、絶縁性ライナ構造体１８２の各々は、少なくとも１つの誘電体酸化物材料（例えば、ＳｉＯ_２などのＳｉＯ_ｘ）から形成され、それを含む。追加の実施形態、例えば、第３のコンタクト構造体１８０が、犠牲構造体１１２及び絶縁性構造体１１４の階層１１６を通って垂直方向に延在し、それらによって水平方向に囲まれるように形成される実施形態では、絶縁性ライナ構造体１８２は省略され得る（例えば、第３のコンタクト構造体１８０の側面の上に実質的に連続的に延在し、それを実質的に覆うように形成されなくてよい）。

【0087】

導電線構造体１８４は、スタック構造体１６７の垂直方向に上にあるように形成され得る。導電線構造体１８４のうちのいくつかは、デジット線構造体（例えば、データ線構造体、ビット線構造体）として用いられ得、セルピラー構造体１２０（したがって、垂直方向に延在するメモリセル１７４のストリング）の上に、それと電気的に連通して形成され得る。導電線構造体１８４のうちの他のものは、ルーティング構造体として用いられ得、第２のコンタクト構造体１７８の上に、それと電気的に連通して形成され得る。少なくとも、セルピラー構造体１２０の上に、それと電気的に連通して形成された導電線構造体１８４は、Ｙ方向に平行に延在する水平方向に細長い形状を示し得る。本明細書で使用するとき、用語「平行」は、実質的に平行であることを意味する。

【0088】

導電線構造体１８４は、導電性材料から形成され得、それを含み得る。非限定的な例として、導電線構造体１８４は、各々個々に、少なくとも１つの金属、少なくとも１つの合金、及び少なくとも１つの導電性金属含有材料（例えば、導電性金属窒化物、導電性金属ケイ化物、導電性金属炭化物、導電性金属酸化物）のうちの１つ又は複数を含む金属材料から形成され得、それを含み得る。いくつかの実施形態では、導電線構造体１８４は、各々個々に、Ｗから形成され、それを含む。導電線構造体１８４の各々は、個々に、実質的に均質であり得、又は導電線構造体１８４のうちの１つ若しくは複数は、個々に、実質的に不均質であり得る。

【0089】

絶縁線構造体１８６は、導電線構造体１８４の上に又はそれを覆って形成され得る。絶縁線構造体１８６は、導電線構造体１８４の絶縁性キャップ構造体（例えば、誘電体キャップ構造体）として機能し得る。絶縁線構造体１８６は、第１の水平方向（例えば、Ｙ方向）に平行に延在する水平方向に細長い形状を有し得る。絶縁線構造体１８６の水平方向の寸法、水平方向の経路、及び水平方向の間隔は、導電線構造体１８４の水平方向の寸法、水平方向の経路、及び水平方向の間隔と実質的に同じであり得る。

【0090】

絶縁線構造体１８６は、絶縁性材料から形成され得、それを含み得る。非限定的な例として、絶縁線構造体１８６は、各々個々に、ＳｉＮ_ｙ（例えば、Ｓｉ_３Ｎ_４）などの誘電体窒化物材料から形成され得、それを含み得る。絶縁線構造体１８６は、各々、実質的に均質であり得、又は絶縁線構造体１８６のうちの１つ若しくは複数は、不均質であり得る。

【0091】

第４のコンタクト構造体１８８は、絶縁線構造体１８６を通って垂直方向に延在するように形成され得、導電線構造体１８４と接触し得る。各第４のコンタクト構造体１８８について、その第１の部分は、絶縁線構造体１８６のうちの１つの垂直方向に上にあり得、その第２の部分は、絶縁線構造体１８６を通って垂直方向に延在し、導電線構造体１８４のうちの１つと接触（例えば、物理的に接触、電気的に接触）し得る。個々の第４のコンタクト構造体１８８は、個々の絶縁線構造体１８６（したがって、個々の導電線構造体１８４）とＸ方向に少なくとも部分的に（例えば実質的に）水平方向に整列し得る。例えば、Ｘ方向における第４のコンタクト構造体１８８の水平方向中心線は、Ｘ方向における絶縁線構造体１８６の水平方向中心線と実質的に整列し得る。加えて、第４のコンタクト構造体１８８は、絶縁線構造体１８６（したがって、導電線構造体１８４）に沿ったＹ方向の所望の位置に形成され得る。いくつかの実施形態では、第４のコンタクト構造体１８８のうちの少なくともいくつかは、Ｙ方向において互いに異なる位置に提供される。例えば、第４のコンタクト構造体１８８のうちの第１のものは、絶縁線構造体１８６のうちの第２のもののＹ方向における長さに沿った第４のコンタクト構造体１８８のうちの第２のものの位置と比べると、絶縁線構造体１８６のうちの第１のもののＹ方向における長さに沿った異なる位置に提供され得る。別の言い方をすれば、第４のコンタクト構造体１８８のうちの少なくともいくつか（例えば、全て）は、Ｙ方向に互いから水平方向に位置ずれし得る。追加の実施形態では、第４のコンタクト構造体１８８のうちの２つ以上が、Ｙ方向に互いに水平方向に整列される。

【0092】

第４のコンタクト構造体１８８は、各々個々に、導電性材料から形成され得、それを含み得る。非限定的な例として、第４のコンタクト構造体１８８は、少なくとも１つの金属、少なくとも１つの合金、及び少なくとも１つの導電性金属含有材料（例えば、導電性金属窒化物、導電性金属ケイ化物、導電性金属炭化物、導電性金属酸化物）のうちの１つ又は複数から形成され得、それを含み得る。いくつかの実施形態では、第４のコンタクト構造体１８８は、Ｃｕから形成され、それを含む。追加の実施形態では、第４のコンタクト構造体１８８は、Ｗから形成され、それを含む。

【0093】

第４のコンタクト構造体１８８の形成は、第２のマイクロ電子デバイス構造体アセンブリ１６４を使用して後で形成されるマイクロ電子デバイス（例えば、３Ｄ ＮＡＮＤフラッシュメモリデバイスなどのメモリデバイス）のメモリアレイ領域１９１を形成し得る。メモリアレイ領域１９１は、ソース構造体１５８を含むソース階層１０４と、スタック構造体１６７と、セルピラー構造体１２０と、第２のコンタクト構造体１７８と、第３のコンタクト構造体１８０と、導電線構造体１８４と、絶縁線構造体１８６と、第４のコンタクト構造体１８８と、を含み得る。

【0094】

引き続き図１Ｅを参照すると、第１の導電性パッド構造体１９０は、第４のコンタクト構造体１８８の上に又はそれを覆って形成され得る。第１の導電性パッド構造体１９０は、導電線構造体１８４、絶縁線構造体１８６、及び第４のコンタクト構造体１８８を覆い、囲むように形成された絶縁性材料（例えば、追加の分離材料）内のアパーチャ内に形成され得、それを実質的に充填し得る。第１の導電性パッド構造体１９０は、複数の絶縁線構造体１８６の上（したがって、複数の導電線構造体１８４の上）に水平方向に延在するように形成され得る。個々の第１の導電性パッド構造体１９０は、個々の第４のコンタクト構造体１８８に結合され得る。第１の導電性パッド構造体１９０は、以下で更に詳細に説明するように、第４のコンタクト構造体１８８を、第２のマイクロ電子デバイス構造体アセンブリ１６４を使用して形成されることになるマイクロ電子デバイスの追加のフィーチャに結合するために用いられ得る。

【0095】

第１の導電性パッド構造体１９０は、各々個々に、導電性材料から形成され得、それを含み得る。非限定的な例として、第１の導電性パッド構造体１９０は、少なくとも１つの金属、少なくとも１つの合金、及び少なくとも１つの導電性金属含有材料（例えば、導電性金属窒化物、導電性金属ケイ化物、導電性金属炭化物、導電性金属酸化物）のうちの１つ又は複数から形成され得、それを含み得る。第１の導電性パッド構造体１９０の材料組成は、第４のコンタクト構造体１８８の材料組成と実質的に同じであり得、又は第１の導電性パッド構造体１９０の材料組成は、第４のコンタクト構造体１８８の材料組成とは異なり得る。いくつかの実施形態では、第１の導電性パッド構造体１９０は、Ｃｕから形成され、それを含む。

【0096】

次に図１Ｆを参照すると、いわゆるバックエンド（ＢＥＯＬ：ｂａｃｋ ｅｎｄ ｏｆ ｌｉｎｅ）構造体が、相互接続領域１９７を形成するために、第１の導電性パッド構造体１９０の上に形成され得る。ＢＥＯＬ構造体は、第２のルーティング構造体１９２と、第２の導電性パッド構造体１９３と、第５のコンタクト構造体１９４と、を含み得る。第２のルーティング構造体１９２は、第１の導電性パッド構造体１９０の垂直方向に上にある。第２の導電性パッド構造体１９３は、第２のルーティング構造体１９２の垂直方向に上にあり得る。第５のコンタクト構造体１９４のうちのいくつかは、第２のルーティング構造体１９２と第１の導電性パッド構造体１９０との間に垂直方向に延在し、それらを結合し得る。第５のコンタクト構造体１９４のうちのいくつかの他のものは、第２のルーティング構造体１９２と第２の導電性パッド構造体１９３との間に垂直方向に延在し、それらを結合し得る。追加の実施形態では、第２の導電性パッド構造体１９３のうちの１つ又は複数は、第２のルーティング構造体１９２のうちの１つ又は複数と直接物理的に接触するように形成される。

【0097】

第２のルーティング構造体１９２、第２の導電性パッド構造体１９３、及び第５のコンタクト構造体１９４は、各々、導電性材料から形成され得、それを含み得る。非限定的な例として、第２のルーティング構造体１９２、第２の導電性パッド構造体１９３、及び第５のコンタクト構造体１９４は、各々個々に、少なくとも１つの金属、少なくとも１つの合金、及び少なくとも１つの導電性金属含有材料（例えば、導電性金属窒化物、導電性金属ケイ化物、導電性金属炭化物、導電性金属酸化物）のうちの１つ又は複数から形成され得、それを含み得る。いくつかの実施形態では、第２のルーティング構造体１９２は、Ｃｕから形成され、それを含み、第２の導電性パッド構造体１９３は、Ａｌから形成され、それを含み、第５のコンタクト構造体１９４は、Ｗから形成され、それを含む。

【0098】

引き続き図１Ｆを参照すると、第６の分離材料１９５は、第２のルーティング構造体１９２、第２の導電性パッド構造体１９３、及び第５のコンタクト構造体１９４を覆い、囲むように形成され得る。いくつかの実施形態では、第６の分離材料１９５は、少なくとも１つの誘電体酸化物材料、例えば、ＳｉＯ_ｘ（例えば、ＳｉＯ_２）から形成され、それを含む。追加の実施形態では、第６の分離材料１９５は、少なくとも１つの低ｋ誘電体材料、例えば、ＳｉＯ_ｘＣ_ｙ、ＳｉＯ_ｘＮ_ｙ、ＳｉＣ_ｘＯ_ｙＨ_ｚ、及びＳｉＯ_ｘＣ_ｚＮ_ｙのうちの１つ又は複数から形成され、それを含む。第６の分離材料１９５は、実質的に均質であり得、又は第６の分離材料１９５は、不均質であり得る。加えて、１つ又は複数の開口部１９６が、第２の導電性パッド構造体１９３のうちの１つ又は複数を露出するように、第６の分離材料１９５内に形成され得る。開口部１９６は、例えば、相対的にデバイスの１つ又は複数の追加の構造体（例えば、ボンドワイヤなどのワイヤ）による第２の導電性パッド構造体１９３へのアクセスを容易にし得る。

【0099】

図１Ｆに示すように、相互接続領域１９７の形成は、マイクロ電子デバイス１９８（例えば、３Ｄ ＮＡＮＤフラッシュメモリデバイスなどのメモリデバイス）の形成が実行され得る。マイクロ電子デバイス１９８は、制御ロジック領域１３０と、制御ロジック領域１３０の垂直方向に上にあるメモリアレイ領域１９１と、制御ロジック領域１３０の垂直方向に上にある相互接続領域１９７と、を含み得る。いくつかの実施形態では、第２の導電性パッド構造体１９３、第２のルーティング構造体１９２、及び第１の導電性パッド構造体１９０は、マイクロ電子デバイス１９８のためのグローバルルーティング構造体として機能する。第２の導電性パッド構造体１９３は、例えば、外部バスからグローバル信号を受信し、第２のルーティング構造体１９２及び第１の導電性パッド構造体１９０を介して、マイクロ電子デバイス１９８の他のコンポーネント（例えば、構造体、デバイス）にグローバル信号を中継するように構成され得る。

【0100】

図１Ａ～図１Ｆを参照して上述した処理動作は、従来のマイクロ電子デバイスのためのアレイ（例えば、メモリセルアレイ、メモリ要素アレイ、アクセスデバイスアレイ）の従来の形成及び／又は従来の処理によって課されるサーマルバジェット制約から通常であれば生じ得る、従来の制御ロジックデバイスの構成及び関連する従来のマイクロ電子デバイスの性能（例えば、速度、データ転送速度、消費電力）に対する制限を解決する。例えば、本開示の方法を介してマイクロ電子デバイス１９８を形成することによって、制御ロジック領域１３０内の制御ロジックデバイス１４４の構成は、メモリアレイ領域１９１のフィーチャ（例えば、メモリセル、メモリ要素、アクセスデバイス）を形成するために必要な処理条件（例えば、温度、圧力、材料）によって制限されない。

【0101】

したがって、本開示の実施形態によれば、マイクロ電子デバイスを形成する方法は、犠牲構造体と、犠牲構造体と垂直方向に交互になる絶縁性構造体と、を備える予備スタック構造体を備える第１のマイクロ電子デバイス構造体を形成することを含む。制御ロジック回路を備える第２のマイクロ電子デバイス構造体が、形成される。第１のマイクロ電子デバイス構造体は、アセンブリを形成するために、第２のマイクロ電子デバイス構造体に取り付けられる。アセンブリを形成した後、犠牲構造体は、導電性構造体と絶縁性構造体の残りの部分と、を備えるスタック構造体を形成するために、導電性構造体で少なくとも部分的に置換される。コンタクト構造体が、スタック構造体を通って延在するように形成される。コンタクト構造体のうちの１つ又は複数は、制御ロジック回路に結合される。導電線構造体は、スタック構造体の上に形成される。導電線構造体のうちの１つ又は複数は、コンタクト構造体のうちの１つ又は複数に結合される。

【0102】

追加の実施形態では、本開示のマイクロ電子デバイスは、図１Ｆに描かれる処理段階におけるマイクロ電子デバイス１９８とは異なる構成を有するように形成される。非限定的な例として、図２Ａ～図２Ｆは、本開示の追加の実施形態による、マイクロ電子デバイスを形成する方法を例示する簡略化された部分断面図である。マイクロ電子デバイスを形成する方法は、マイクロ電子デバイス１９８の形成に関連して、図１Ａ～図１Ｆを参照して以前に説明した処理動作のうちのいくつか及びフィーチャのうちのいくつかを組み込む。図２Ａ～図２Ｆに描かれ、以下に更に詳細に説明される処理段階は、例えば、図１Ｆを参照して以前に説明したマイクロ電子デバイス１９８を形成するために、図１Ａ～図１Ｆを参照して以前に説明した処理動作の代わりに、且つ／又はそれと組み合わせて実行される様々な処理動作を含み得る。図２Ａ～図２Ｆ及び関連する以下の説明全体を通じて、図１Ａ～図１Ｆのうちの１つ又は複数を参照して以前に説明したマイクロ電子デバイス構造体１００のフィーチャと機能的に同様のフィーチャ（例えば、構造体、材料、領域、デバイス）は、１００ずつ増加する同様の参照番号を用いて言及される。繰り返しを避けるために、図２Ａ～図２Ｆに示す全てのフィーチャは、本明細書に詳細には説明されない。むしろ、以下に別段の説明がない限り、図２Ａ～図２Ｆでは、図１Ａ～図１Ｆのうちの１つ又は複数を参照して以前に説明したフィーチャの参照番号の１００の増分である参照番号により指定されるフィーチャは、以前に説明したフィーチャと実質的に同様であると理解されよう。

【0103】

図２Ａを参照すると、第１のマイクロ電子デバイス構造体２００が形成され得る。第１のマイクロ電子デバイス構造体２００は、図１Ａを参照して以前に説明した処理段階における第１のマイクロ電子デバイス構造体１００のフィーチャ（例えば、構造体、材料、領域、デバイス）と実質的に同様であり、実質的に同じ様式で形成されたフィーチャ（例えば、構造体、材料、領域、デバイス）を含み得る。例えば、第１のマイクロ電子デバイス構造体２００は、第１のベース構造体２０２と、第１のベース構造体２０２の上及び／又はその中のソース階層２０４と、ソース階層２０４の上にあり、犠牲構造体２１２及び絶縁性構造体２１４の階層２１６を含む予備スタック構造体２１０と、予備スタック構造体２１０を通って垂直方向に（例えば、Ｚ方向）に延在するセルピラー構造体２２０と、予備スタック構造体２１０の上にある第１の分離材料２２５と、を含むように形成され得る。任意選択で、ソース階層２０４は、図１Ａの処理段階においてその中に形成されるソース材料２０６を含み得る。更なる実施形態では、図２Ｃの各々を参照して更に詳細に説明するように、ソース材料２０６の形成は、後の処理段階まで遅延（例えば、延期）される。加えて、第１のマイクロ電子デバイス構造体２００は、任意選択で、予備スタック構造体１１０を通って垂直方向に延在する犠牲コンタクト構造体２２２及び絶縁性ライナ材料２２４を含むように形成され得る。いくつかの実施形態では、犠牲コンタクト構造体２２２及び絶縁性ライナ材料２２４は、図２Ａの処理段階において形成される。追加の実施形態では、犠牲コンタクト構造体２２２及び絶縁性ライナ材料２２４は、図２Ａの処理段階においては形成されない。例えば、図２Ｃを参照して更に詳細に説明するように、犠牲コンタクト構造体２２２及び絶縁性ライナ材料２２４の形成は、後の処理段階まで遅延（例えば、延期）され得る。別の例として、図２Ｅを参照して更に詳細に説明するように、図２Ａ～図２Ｆを参照して本明細書で説明するマイクロ電子デバイスの形成方法から、少なくとも、犠牲コンタクト構造体２２２（及び任意選択で絶縁性ライナ材料２２４）の形成が省略され得る。

【0104】

次に図２Ｂを参照すると、第２のマイクロ電子デバイス構造体２２６が、形成され得る。第２のマイクロ電子デバイス構造体２２６は、図１Ｂを参照して以前に説明した処理段階における第２のマイクロ電子デバイス構造体１２６のフィーチャ（例えば、構造体、材料、領域、デバイス）と実質的に同様であり、実質的に同じ様式で形成されたフィーチャ（例えば、構造体、材料、領域、デバイス）を含み得るが、第２のマイクロ電子デバイス構造体２２６がまた、その垂直方向最上部の第１のルーティング構造体２４０の上に１つ又は複数の犠牲パッド構造体２４９を含むように形成され得ることはこの限りではない。図２Ｂに示すように、第２のマイクロ電子デバイス構造体２２６は、第２のベース構造体２２８と、トランジスタ２３２（個々に、導電的にドープされた領域２３４、チャネル領域２３６、及びゲート構造体２３８を含む）、第１のルーティング構造体２４０、第１のコンタクト構造体２４２、及び第２の分離材料２４８を含む制御ロジック領域２３０と、を含み得る。第２のマイクロ電子デバイス構造体２２６のトランジスタ２３２、第１のルーティング構造体２４０、及び第１のコンタクト構造体２４２は、制御ロジック領域２３０の様々な制御ロジックデバイス２４４の制御ロジック回路を形成し得る。

【0105】

犠牲パッド構造体２４９は、望ましい幾何学的構成（例えば、形状、寸法）及び水平方向位置（例えば、Ｘ方向及びＹ方向にある）を有するように形成され得る。犠牲パッド構造体２４９の幾何学的構成及び水平方向位置は、少なくとも部分的に、第１のマイクロ電子デバイス構造体２００及び第２のマイクロ電子デバイス構造体２２６を使用して後で形成されるアセンブリ内に、後で形成される（例えば、図２Ａの処理段階において形成されるか、又はその後で形成されるかにかかわらず、犠牲コンタクト構造体２２２（図２Ａ）を使用して、又は、犠牲コンタクト構造体２２２（図２Ａ）を使用せずに）コンタクト開口部の幾何学的構成及び水平方向位置に依存する。第２のマイクロ電子デバイス構造体２２６の個々の犠牲パッド構造体２４９は、後で形成されるコンタクト開口部が犠牲パッド構造体２４９の水平方向区域内（例えば、ＸＹ平面内）に位置付けられることを可能にする、幾何学的構成及び水平方向位置を有するように形成され得る。非限定的な例として、個々の犠牲パッド構造体２４９は、図２Ｄを参照して以下で更に詳細に説明するように、第１のマイクロ電子デバイス構造体２００（図２Ａ）を使用して形成されたアセンブリを第２のマイクロ電子デバイス構造体２２６に取り付けた後、個々の犠牲コンタクト構造体２２２（図２Ａ）が犠牲パッド構造体２４９の水平方向区域内に位置付けられることを可能にする、幾何学的構成及び水平方向位置を有するように形成され得る。いくつかの実施形態では、１つ又は複数の第１のコンタクト構造体２４２は、犠牲パッド構造体２４９のうちの１つ又は複数から第１のルーティング構造体２４０のうちの１つ又は複数まで垂直方向に延在する。

【0106】

犠牲パッド構造体２４９は、少なくとも１つの材料（例えば、少なくとも１つの誘電体材料）から形成され得、それを含み得、この材料は、第２の分離材料２４８などの第２のマイクロ電子デバイス構造体２２６の他の材料に対して選択的に除去され得、また以下で更に詳細に説明するように、第１のマイクロ電子デバイス構造体２００及び第２のマイクロ電子デバイス構造体２２６から部分的に形成されたアセンブリの追加の材料に対して選択的に除去され得る。犠牲パッド構造体２４９の材料組成は、犠牲コンタクト構造体２２２（図２Ａ）の材料組成（図２Ａの処理段階において形成されるか、又はその後で形成されるかにかかわらず）と実質的に同じであり得、又は犠牲パッド構造体２４９の材料組成は、犠牲コンタクト構造体２２２（図２Ａ）の材料組成とは異なり得る。非限定的な例として、犠牲パッド構造体２４９は、少なくとも１つの絶縁性材料、例えば、１つ又は複数の少なくとも１つの誘電体酸化物材料（例えば、ＳｉＯ_ｘ、ホスホシリケートガラス、ボロシリケートガラス、ボロホスホシリケートガラス、フルオロシリケートガラス、ＡｌＯ_ｘ、ＨｆＯ_ｘ、ＮｂＯ_ｘ、ＴｉＯ_ｘ、ＺｒＯ_ｘ、ＴａＯ_ｘ、及びＭｇＯ_ｘのうちの１つ又は複数）、少なくとも１つの誘電体窒化物材料（例えば、ＳｉＮ_ｙ）、少なくとも１つの誘電体酸窒化物材料（例えば、ＳｉＯ_ｘＮ_ｙ）、及び少なくとも１つの誘電体カルボキシ窒化物材料（例えば、ＳｉＯ_ｘＣ_ｚＮ_ｙ）から形成され得、それを含み得る。いくつかの実施形態では、犠牲パッド構造体２４９は、少なくとも１つの誘電体窒化物材料（例えば、Ｓｉ_３Ｎ_４などのＳｉＮ_ｙ）及び少なくとも１つの誘電体酸窒化物材料（例えば、ＳｉＯ_ｘＮ_ｙ）のうちの１つ又は複数から形成され、それを含む。犠牲パッド構造体２４９は、個々に、実質的に均質であるように形成され得、又は犠牲パッド構造体２４９は、個々に、不均質であるように形成され得る。

【0107】

引き続き図２Ｂを参照すると、第２の分離材料２４８は、トランジスタ２３２、第１のルーティング構造体２４０、第１のコンタクト構造体２４２、及び犠牲パッド構造体２４９の部分を覆い、囲むように形成され得る。いくつかの実施形態では、第２の分離材料２４８は、その最上面が犠牲パッド構造体２４９の最上面と実質的に同一平面となるように形成される。したがって、犠牲パッド構造体２４９の最上面は、第２の分離材料２４８によって覆われない。追加の実施形態では、第２の分離材料２４８は、第２の分離材料２４８の最上面が犠牲パッド構造体２４９の最上面の垂直方向に上にあるように、犠牲パッド構造体２４９の最上面を実質的に覆うように形成される。

【0108】

次に図２Ｃを参照すると、第１のマイクロ電子デバイス構造体２００（図２Ａ）は、第１のマイクロ電子デバイス構造体アセンブリ２６２を形成するために、第３のマイクロ電子デバイス構造体２５０に取り付けられ（例えば、接合され）得る。第１のマイクロ電子デバイス構造体アセンブリ２６２は、図１Ｃを参照して以前に説明した処理段階における第１のマイクロ電子デバイス構造体アセンブリ１６２のフィーチャ（例えば、構造体、材料、領域、デバイス）と実質的に同様であり、実質的に同じ様式で形成されたフィーチャ（例えば、構造体、材料、領域、デバイス）を含み得る。例えば、第３のマイクロ電子デバイス構造体２５０（第３のベース構造体２５２、及び第３のベース構造体２５２の上にあるか、それを覆っているか、又はその中の、第３の分離材料２５４を含む）は、第１のマイクロ電子デバイス構造体アセンブリ１６２に対して、（例えば、第１の接続された分離構造体２５６の形成をもたらす酸化物と酸化物との接合によって）第１のマイクロ電子デバイス構造体２００（図２Ａ）に取り付けられ得、第１のマイクロ電子デバイス構造体アセンブリ２６２は、反転され（例えば、Ｚ方向に上下を逆にされ）得、第１のベース構造体２０２（図２Ａ）の少なくとも一部分が除去され得、１つ又は複数のソース構造体２５８が、ソース階層２０４内に形成され得、第４の分離材料２６０が、ソース構造体２５８の上に又はそれを覆って形成され得る。

【0109】

任意選択で、絶縁性ライナ材料２２４及び犠牲コンタクト構造体２２２が、図２Ａを参照して以前に説明した処理段階において形成されなかった場合、絶縁性ライナ材料２２４及び犠牲コンタクト構造体２２２は、図２Ｃの処理段階において形成され得る。例えば、第１のベース構造体２０２（図２Ａ）の除去に続いて、ソース材料２０６（図２Ａ）（及び／又は第１のベース構造体２０２（図２Ａ）の除去後に形成されたソース材料）及び予備スタック構造体２１０を通って、第１の接続された分離構造体２５６まで又はその中に垂直方向に延在するように、コンタクト開口部が形成され得る。その後、絶縁性ライナ材料２２４及び犠牲コンタクト構造体２２２が、コンタクト開口部内に形成され得る。このような実施形態では、絶縁性ライナ材料２２４及び犠牲コンタクト構造体２２２の先細りは、図２Ｃに描かれている先細りの仕方に対して逆であってもよい。例えば、個々の犠牲コンタクト構造体２２２の水平方向区域は、図２Ｃに描かれている様式で増加するのではなく、第１の接続された分離構造体２５６に向かう方向に（例えば、負のＺ方向に）減少し得る。

【0110】

次に図２Ｄを参照すると、第４の分離材料２６０の形成に続いて、第１のマイクロ電子デバイス構造体アセンブリ２６２が、垂直方向に反転され（例えば、Ｚ方向に上下を逆にされ）、第２のマイクロ電子デバイス構造体２２６に取り付けられて（例えば、接合されて）、第２のマイクロ電子デバイス構造体アセンブリ２６４を形成し得る。第２のマイクロ電子デバイス構造体アセンブリ２６４は、図１Ｄを参照して以前に説明した処理段階における第２のマイクロ電子デバイス構造体アセンブリ１６４のフィーチャ（例えば、構造体、材料、領域、デバイス）と実質的に同様であり、実質的に同じ様式で形成されたフィーチャ（例えば、構造体、材料、領域、デバイス）を含み得る。加えて、第２のマイクロ電子デバイス構造体アセンブリ２６４はまた、犠牲パッド構造体２４９を含む。

【0111】

犠牲コンタクト構造体２２２（及び絶縁性ライナ材料２２４）が、図２Ｄの処理段階の前に（例えば、図２Ａを参照して以前に説明した処理段階において、図２Ｃを参照して以前に説明した処理段階において）形成される場合、第２のマイクロ電子デバイス構造体アセンブリ２６４の形成は、犠牲コンタクト構造体２２２が犠牲パッド構造体２４９の水平方向区域内に位置付けられることをもたらし得る。個々の犠牲コンタクト構造体２２２は、個々の犠牲パッド構造体２４９の垂直方向に（例えば、Ｚ方向に）上にあり、水平方向区域（例えば、ＸＹ平面内）に位置付けられ得る。

【0112】

図２Ｄに示すように、いくつかの実施形態では、第４の分離材料２６０（第２のマイクロ電子デバイス構造体アセンブリ２６４の形成後の第２の接続された分離構造体２６６の一部分として機能する）は、犠牲パッド構造体２４９に直接物理的に接触する。追加の実施形態、例えば、第２の分離材料２４８（第２のマイクロ電子デバイス構造体アセンブリ２６４の形成後の第２の接続された分離構造体２６６の追加部分として機能する）が犠牲パッド構造体２４９の最上面を実質的に覆うように形成される実施形態では、第４の分離材料２６０は、犠牲パッド構造体２４９に直接物理的に接触しない。例えば、第２の分離材料２４８は、犠牲パッド構造体２４９と第４の分離材料２６０との間に介在し得る。

【0113】

次に図２Ｅを参照すると、第３のベース構造体２５２（図２Ｄ）及び第１の接続された分離構造体２５６（図２Ｄ）の少なくとも一部分が、除去され得、スタック構造体２６７が、予備スタック構造体２１０（図２Ｄ）から形成され得、第２のコンタクト構造体２７８が、犠牲パッド構造体２４９（図２Ｄ）（及び、以前に形成されている場合には犠牲コンタクト構造体２２２（図２Ｄ））を使用して形成され得、第３のコンタクト構造体２８０、導電線構造体１８４、絶縁線構造体１８６、第４のコンタクト構造体１８８、及び第１の導電性パッド構造体１９０の各々が、形成され得る。図２Ｅに示すように、第２のコンタクト構造体２７８は、マイクロ電子デバイス１９８（図１Ｆ）のために形成された第２のコンタクト構造体１７８（図１Ｅ及び図１Ｆ）とは異なる構成を示すように形成され得る。例えば、以下で更に詳細に説明するように、個々の第２のコンタクト構造体２７８は、個々の犠牲パッド構造体２４９（図２Ｄ）を使用して形成された第１の領域２７８Ａ（例えば、下部領域）と、第１の領域２７８Ａの上にあり、第１の領域２７８Ａの水平方向区域内に実質的に限定された第２の領域２７８Ｂ（例えば、上部領域）と、を含むように形成され得る。第１の領域２７８Ａは、スタック構造体２６７の下にあり得、第２の領域２７８Ｂは、スタック構造体２６７を通って第１の領域２７８Ａまで、垂直方向に延在し得る。第２の領域２７８Ｂは、個々の犠牲コンタクト構造体２２２（図２Ｄ）を使用して形成され得るか、又は個々の犠牲コンタクト構造体２２２（図２Ｄ）を使用せずに形成され得る。第２のコンタクト構造体２７８とは別に、図２Ｅの処理段階における第２のマイクロ電子デバイス構造体アセンブリ２６４のフィーチャ（例えば、構造体、材料、領域、デバイス）は、図１Ｅを参照して以前に説明した処理段階における第２のマイクロ電子デバイス構造体アセンブリ１６４のフィーチャ（例えば、構造体、材料、領域、デバイス）と実質的に同様であり得、実質的に同じ様式で形成され得る。

【0114】

個々の第２のコンタクト構造体２７８について、その第２の領域２７８Ｂは、スタック構造体２６７を通って個々の犠牲パッド構造体２４９（図２Ｄ）の上部境界まで、垂直方向に延在するように形成されたコンタクト開口部の上部分の境界（例えば、垂直方向境界、水平方向境界）内に位置決めされ得、その第１の領域２７８Ａは、犠牲パッド構造体２４９（図２Ｄ）を除去（例えば、浸食）することによって形成されたコンタクト開口部の下部分の境界（例えば、垂直方向境界、水平方向境界）内に位置決めされ得る。第１の領域２７８Ａの幾何学的構成（例えば、形状、寸法）は、犠牲パッド構造体２４９（図２Ｄ）の幾何学的構成と実質的に同じであり得、第２の領域２７８Ｂの幾何学的構成は、犠牲パッド構造体２４９（図２Ｄ）まで延在するように形成された予備コンタクト開口部の幾何学的構成と実質的に同じであり得る。図２Ｅに示すように、個々の第２のコンタクト構造体２７８について、第１の領域２７８Ａは、第２の領域２７８Ｂの垂直方向に（例えば、Ｚ方向に）下にあり得、第１の領域２７８Ａは、第２の領域２７８Ｂの水平方向境界を越えて水平方向に（例えば、Ｘ方向に、Ｙ方向に）に延在し得る。各第２のコンタクト構造体２７８について、その第１の領域２７８Ａは、その第２の領域２７８Ｂと一体且つ連続的であり得る。別の言い方をすれば、各第２のコンタクト構造体２７８は、第１の領域２７８Ａ及び第２の領域２７８Ｂを含む実質的にモノリシックな構造体となるように形成され得る。

【0115】

第２のコンタクト構造体２７８（その第１の領域２７８Ａ及び第２の領域２７８Ｂを含む）は、導電性材料から形成され得、それを含み得る。非限定的な例として、第２のコンタクト構造体２７８は、各々個々に、少なくとも１つの金属、少なくとも１つの合金、及び少なくとも１つの導電性金属含有材料（例えば、導電性金属窒化物、導電性金属ケイ化物、導電性金属炭化物、導電性金属酸化物）のうちの１つ又は複数から形成され得、それを含み得る。いくつかの実施形態では、第２のコンタクト構造体２７８は、各々個々に、Ｗから形成され、それを含む。第２のコンタクト構造体２７８の各々は、実質的に均質であり得、又は第２のコンタクト構造体２７８のうちの１つ又は複数は、個々に、不均質であり得る。

【0116】

第２のコンタクト構造体２７８を形成するために、犠牲コンタクト構造体２２２（図２Ｄ）が事前に形成されている場合、選択的に除去（例えば、選択的に浸食）して、絶縁性ライナ材料１２４によって個々に囲まれた初期コンタクト開口部（例えば、第１のコンタクト開口部）を形成し得る。犠牲コンタクト構造体２２２（図２Ｄ）が以前に形成されていない場合には、開口部が、少なくともスタック構造体２７２及びソース構造体２５８を通って垂直方向に延在するように形成され得、次いで、初期接触開口部を形成するために、絶縁性ライナ材料１２４が、開口部内で形成され得る。初期コンタクト開口部の形成に続いて、初期コンタクト開口部の下端部（例えば、底部）の水平方向区域間及び水平方向区域内に垂直方向に介在する絶縁性ライナ材料１２４及び第２の接続された分離構造体１６６の少なくとも部分が、犠牲パッド構造体２４９（図２Ｄ）のうちのいくつかまで垂直方向に延在し、その部分を露出させる延在するコンタクト開口部（例えば、第２の契約開口部）を形成するために、パンチスルーエッチングを施され得る。次いで、犠牲パッド構造体２４９（図２Ｄ）は、最終的なコンタクト開口部（例えば、第３のコンタクト開口部、更に延在するコンタクト開口部）を形成するために、延在するコンタクト開口部を通して除去（例えば、浸食）され得る。次いで、第２のコンタクト構造体１７８が、最終的なコンタクト開口部内に形成され得る。

【0117】

犠牲コンタクト構造体２２２（図２Ｄ）は、事前に形成されている場合、第２のマイクロ電子デバイス構造体アセンブリ２６４を、第２のマイクロ電子デバイス構造体アセンブリ１６４の他の露出したフィーチャ、例えば、絶縁性ライナ材料２２４の露出した部分を実質的に除去することなく、犠牲コンタクト構造体２２２（図２Ｄ）の露出した部分を選択的に除去するように調合された少なくとも１つのエッチャント（例えば、少なくとも１つの湿式エッチャント）で処理することによって、初期コンタクト開口部を形成するために選択的に除去され得る。非限定的な例として、犠牲コンタクト構造体２２２（図２Ｄ）及び絶縁性ライナ材料２２４の材料組成に応じて、エッチャントは、ＴＭＡＨ、Ｈ_３ＰＯ_４、Ｈ_２ＳＯ_４、ＨＣｌ、ＨＮＯ_３、及び別の材料のうちの１つ又は複数を含み得る。犠牲コンタクト構造体２２２（図１Ｄ）が誘電体窒化物材料（例えば、Ｓｉ_３Ｎ_４などのＳｉＮ_ｙ）及び誘電体酸窒化物材料（例えば、ＳｉＯ_ｘＮ_ｙ）のうちの１つ又は複数を含むいくつかの実施形態では、犠牲コンタクト構造体１２２（図２Ｄ）は、Ｈ_３ＰＯ_４を含む湿式エッチャントを使用して、絶縁性ライナ材料２２４に対して選択的に除去される。

【0118】

犠牲コンタクト構造体２２２（図２Ｄ）が以前に形成されていない場合、少なくともスタック構造体２７２及びソース構造体２５８を通って垂直方向に延在するように形成された開口部は、本明細書では詳細に説明されない従来のプロセス（例えば、従来のマスキングプロセス、従来の材料除去プロセス）を使用して形成され得る。その後、絶縁性ライナ材料２２４は、追加の従来のプロセス（例えば、従来の材料堆積プロセス、従来の材料除去プロセス）を使用して、開口部内に形成され、初期コンタクト開口部を形成し得るが、これらについても本明細書では詳細に説明しない。

【0119】

いくつかの実施形態では、初期コンタクト開口部を垂直方向に延在し、犠牲パッド構造体２４９（図２Ｄ）の部分を露出させるために用いられるパンチスルーエッチングは、初期コンタクト開口部内に露出した絶縁性ライナ材料２２４の部分（例えば、底部分）、及び絶縁性ライナ材料２２４の部分の下にある第２の接続された分離構造体２６６の一部分を除去する。初期コンタクト開口部に先行する開口部が犠牲パッド構造体２４９（図２Ｄ）まで延在するように形成される実施形態などの追加の実施形態では、パンチスルーエッチングは、実質的に、犠牲パッド構造体２４９（図２Ｄ）の部分を露出させるために、初期コンタクト開口部内に露出する絶縁性ライナ材料２２４の部分（例えば、底部分）のみを除去する。

【0120】

パンチスルーエッチングに続いて犠牲パッド構造体２４９（図２Ｄ）を除去するために、第２のマイクロ電子デバイス構造体アセンブリ２６４は、第２のマイクロ電子デバイス構造体アセンブリ２６４の他の露出したフィーチャ（例えば、絶縁性ライナ材料２２４の露出した部分、第２の接続された分離構造体２６６の露出した部分）を実質的に除去することなく、犠牲パッド構造体２４９（図２Ｄ）の露出した部分を選択的に除去するように調合された少なくとも１つの追加のエッチャント（例えば、少なくとも１つの追加の湿式エッチャント）で処理され得る。非限定的な例として、犠牲パッド構造体２４９（図２Ｄ）、絶縁性ライナ材料２２４、及び第２の接続された分離構造体２６６の材料組成に応じて、エッチャントは、ＴＭＡＨ、Ｈ_３ＰＯ_４、Ｈ_２ＳＯ_４、ＨＣｌ、ＨＮＯ_３、及び別の材料のうちの１つ又は複数を含み得る。犠牲パッド構造体２４９（図２Ｄ）が誘電体窒化物材料（例えば、Ｓｉ_３Ｎ_４などのＳｉＮ_ｙ）及び誘電体酸窒化物材料（例えば、ＳｉＯ_ｘＮ_ｙ）のうちの１つ又は複数を含むいくつかの実施形態では、犠牲パッド構造体２４９（図２Ｄ）は、Ｈ_３ＰＯ_４を含む湿式エッチャントを使用して、延在するコンタクト開口部を通して選択的に除去される。

【0121】

犠牲パッド構造体２４９（図２Ｄ）の除去に続いて、結果として生じる最終的なコンタクト開口部は、本明細書では詳細に説明しない従来のプロセス（例えば、従来の材料堆積プロセス、従来の材料除去プロセス）を使用して、第２のコンタクト構造体２７８（その第１の領域２７８Ａ及び第２の領域２７８Ｂを含む）を形成するために、導電性材料で充填（例えば、実質的に充填）され得る。いくつかの実施形態では、第２のコンタクト構造体２７８を形成するために最終的なコンタクト開口部を導電性材料で充填することは、スタック構造体２６７の導電性構造体２６８を形成するために、犠牲構造体２１２（図２Ｅ）の除去から生じる空隙を導電性材料で充填することと実質的に同時に（例えば、実質的に同時に）実行される。別の言い方をすれば、導電性構造体２６８を形成するために使用される置換ゲートプロセスは、第２のコンタクト構造体２７８を形成するためにも使用され得る。追加の実施形態では、第２のコンタクト構造体２７８は、スタック構造体２６７の導電性構造体２６８と実質的に同時に形成されない。例えば、第２のコンタクト構造体２７８は、導電性構造体２６８の形成後に形成され得、又は第２のコンタクト構造体２７８は、導電性構造体２６８の形成前に形成され得る。

【0122】

次に図２Ｆを参照すると、ＢＥＯＬ構造体が、相互接続領域２９７を形成し、マイクロ電子デバイス２９８（例えば、３Ｄ ＮＡＮＤフラッシュメモリデバイスなどのメモリデバイス）の形成を実行するために、第１の導電性パッド構造体２９０の上に形成され得る。第２のコンタクト構造体２７８（その第１の領域２７８Ａ及び第２の領域２７８Ｂを含む）とは別に、マイクロ電子デバイス２９８は、図１Ｆを参照して以前に説明した処理段階におけるマイクロ電子デバイス１９８のフィーチャ（例えば、構造体、材料、領域、デバイス）と実質的に同様であり、実質的に同じ様式で形成されたフィーチャ（例えば、構造体、材料、領域、デバイス）を含み得る。マイクロ電子デバイス２９８は、例えば、制御ロジック領域２３０と、制御ロジック領域２３０の垂直方向に上にあるメモリアレイ領域２９１と、制御ロジック領域２３０の垂直方向に上にある相互接続領域２９７と、を含み得る。相互接続領域２９７のＢＥＯＬ構造体は、第１の導電性パッド構造体２９０の垂直方向に上にある第２のルーティング構造体２９２と、第２のルーティング構造体２９２の垂直方向に上にある第２の導電性パッド構造体２９３と、第２のルーティング構造体２９２を第１の導電性パッド構造体２９０及び第２の導電性パッド構造体２９３に結合する第５のコンタクト構造体２９４と、を含み得る。加えて、相互接続領域２９７はまた、第２のルーティング構造体２９２、第２の導電性パッド構造体２９３、及び第５のコンタクト構造体２９４を覆い、囲むように形成された第６の分離材料２９５と、任意選択で、第２の導電性パッド構造体２９３の１つ又は複数を露出させるために、第６の分離材料２９５内に形成された開口部２９６と、を含み得る。

【0123】

したがって、本開示の実施形態による、マイクロ電子デバイスは、スタック構造体と、ソース構造体と、導電線構造体と、コンタクト構造体と、を備える。スタック構造体は、制御ロジック回路の上にあり、導電性構造体と、導電性構造体と垂直方向に交互になる絶縁性構造体と、を備える。ソース構造体は、制御ロジック回路とスタック構造体との間に介在する。導電線構造体は、スタック構造体の上にある。コンタクト構造体は、スタック構造体及びソース構造体を通って延在し、制御ロジック回路及び導電線構造体のうちのいくつかに結合される。コンタクト構造体のうちの少なくとも１つは、スタック構造体及びソース構造体を通って延在する上部領域と、ソース構造体の下にあり、上部領域の水平方向断面積よりも大きい水平方向断面積を有する下部領域と、を備える。

【0124】

更に、本開示の実施形態によれば、メモリデバイスは、メモリアレイ領域と、メモリアレイ領域の垂直方向に下にある制御ロジック領域と、メモリアレイ領域の垂直方向に上にある相互接続領域と、を備える。メモリアレイ領域は、導電性構造体と、導電性構造体に垂直方向に隣接する絶縁性構造体と、を各々備える階層を備えるスタック構造体と、スタック構造体を通って垂直方向に延在するメモリセルのストリングを備えるメモリアレイと、スタック構造体の垂直方向に下にあり、メモリセルのストリングと電気的に連通するソース構造体と、スタック構造体の垂直方向に上にあり、メモリセルのストリングと電気的に連通するデジット線構造体と、メモリアレイから水平方向に位置ずれし、スタック構造体及びソース構造体を通って垂直方向に延在するコンタクト構造体と、コンタクト構造体の側壁を実質的に覆う絶縁性ライナ材料であって、コンタクト構造体とスタック構造体及びソース構造体の各々との間に介在する絶縁性ライナ材料と、を備える。制御ロジックは、コンタクト構造体と電気的に連通し、メモリセルのストリングに対する制御動作を実行するように構成された制御ロジックデバイスを備える。相互接続領域は、デジット線構造体及びコンタクト構造体と電気的に連通する導電性ルーティング構造体と、導電性ルーティング構造体の上にあり、導電性ルーティング構造体電気的に連通する導電性パッド構造体と、を備える。

【0125】

本開示の実施形態によるマイクロ電子デバイス（例えば、マイクロ電子デバイス１９８（図１Ｆ）、マイクロ電子デバイス２９８（図２Ｆ））は、本開示の電子システムの実施形態において使用され得る。例えば、図３は、本開示の実施形態による例示的な電子システム３００の概略ブロック図である。電子システム３００は、例えば、コンピュータ又はコンピュータハードウェアコンポーネント、サーバ又はその他のネットワーキングハードウェアコンポーネント、携帯電話、デジタルカメラ、携帯情報端末（ＰＤＡ：ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ）、ポータブルメディア（例えば、音楽）プレーヤ、例えば、ｉＰａｄ（登録商標）又はＳＵＲＦＡＣＥ（登録商標）タブレットなどのＷｉ－Ｆｉ又はセルラ対応タブレット、電子ブック、ナビゲーションデバイス等を含み得る。電子システム３００は、少なくとも１つのメモリデバイス３０２を含む。メモリデバイス３０２は、例えば、本明細書で以前に説明したマイクロ電子デバイス（例えば、マイクロ電子デバイス１９８（図１Ｆ）、マイクロ電子デバイス２９８（図２Ｆ））を含み得る。電子システム３００は、少なくとも１つの電子信号プロセッサデバイス３０４（「マイクロプロセッサ」としばしば称される）を更に含み得る。電子信号プロセッサデバイス３０４は、任意選択で、本明細書に以前に説明したマイクロ電子デバイス（例えば、マイクロ電子デバイス１９８（図１Ｆ）、マイクロ電子デバイス２９８（図２Ｆ））を含み得る。メモリデバイス３０２及び電子信号プロセッサデバイス３０４は、図３において２つ（２個）の別個のデバイスとして描かれているが、追加の実施形態では、メモリデバイス３０２及び電子信号プロセッサデバイス３０４の機能を有する単一の（例えば、唯一の）メモリ／プロセッサデバイスが電子システム３００内に含まれる。このような実施形態では、メモリ／プロセッサデバイスは、本明細書で以前に説明したマイクロ電子デバイス（例えば、マイクロ電子デバイス１９８（図１Ｆ）、マイクロ電子デバイス２９８（図２Ｆ））を含み得る。電子システム３００は、例えば、マウス若しくはその他のポインティングデバイス、キーボード、タッチパッド、ボタン、又は制御パネルなどの、ユーザにより電子システム３００に情報を入力するための１つ又は複数の入力デバイス３０６を更に含み得る。電子システム３００は、例えば、モニタ、ディスプレイ、プリンタ、オーディオ出力ジャック、及び／又はスピーカーなどの、情報（例えば、視覚又は音声出力）をユーザに出力するための１つ又は複数の出力デバイス３０８を更に含み得る。いくつかの実施形態では、入力デバイス３０６及び出力デバイス３０８は、電子システム３００に情報を入力することと、ユーザに視覚情報を出力することの両方に使用され得る単一のタッチスクリーンデバイスを含む。入力デバイス３０６及び出力デバイス３０８は、メモリデバイス３０２及び電子信号プロセッサデバイス３０４のうちの１つ又は複数と電気的に連通し得る。

【0126】

したがって、本開示の実施形態によれば、電子システムは、入力デバイスと、出力デバイスと、入力デバイス及び出力デバイスに動作可能に接続されたプロセッサデバイスと、プロセッサデバイスに動作可能に接続されたメモリデバイスと、を含む。メモリデバイスは、スタック構造体と、ソース構造体と、デジット線構造体と、導電性コンタクト構造体と、制御ロジック回路体と、導電性ルーティング構造体と、を備える。スタック構造体は、絶縁性構造体と垂直方向に交互になる導電性構造体を備える。ソース構造体は、スタック構造体の下にある。デジット線構造体は、スタック構造体の上にある。メモリセルのストリングは、スタック構造体を通って延在し、ソース構造体及びデジット線構造体に結合される。導電性コンタクト構造体は、スタック構造体及びソース構造体を通って延在する。制御ロジック回路は、ソース構造体の下にあり、導電性コンタクト構造体に結合される。導電性ルーティング構造体は、デジット線構造体の上にあり、導電性コンタクト構造体に結合される。

【0127】

本開示の構造体、デバイス、及び方法は、従来の構造体、従来のデバイス、及び従来の方法と比較して、マイクロ電子デバイスの性能の向上、コスト（例えば、製造コスト、材料コスト）の低減、コンポーネントの小型化の向上、及びパッケージング密度の向上のうちの１つ又は複数を有利に促進する。本開示の構造体、デバイス、及び方法はまた、従来の構造体、従来のデバイス、及び従来の方法と比較して、延在性、効率性、及び単純性を改善し得る。

【0128】

本開示の追加の非限定的な例示的な実施形態を以下に記載する。

【0129】

実施形態１：マイクロ電子デバイスを形成する方法であって、犠牲構造体と、犠牲構造体と垂直方向に交互になる絶縁性構造体と、を備える予備スタック構造体を備える第１のマイクロ電子デバイス構造体を形成することと、制御ロジック回路を備える第２のマイクロ電子デバイス構造体を形成することと、アセンブリを形成するために、第１のマイクロ電子デバイス構造体を第２のマイクロ電子デバイス構造体に取り付けることと、アセンブリを形成した後、導電性構造体と、絶縁性構造体の残りの部分と、を備えるスタック構造体を形成するために、犠牲構造体を導電性構造体で少なくとも部分的に置き換えることと、スタック構造体を通って延在するコンタクト構造体を形成することであって、コンタクト構造体のうちの１つ又は複数が、制御ロジック回路に結合される、形成することと、スタック構造体の上に導電線構造体を形成することであって、導電線構造体のうちの１つ又は複数が、コンタクト構造体のうちの１つ又は複数に結合される、形成することと、を含む、方法。

【0130】

実施形態２：第１のマイクロ電子デバイス構造体を形成することが、第１のマイクロ電子デバイス構造体を、予備スタック構造体の下にあるベース構造体と、予備スタック構造体を通って延在するセルピラー構造体と、予備スタック構造体を通って延在する犠牲コンタクト構造体と、犠牲コンタクト構造体と予備スタック構造体及びベース構造体の各々との間に介在する絶縁性ライナ材料と、を更に備えるように形成することを更に含む、実施形態１に記載の方法。

【0131】

実施形態３：第１のマイクロ電子デバイス構造体を第２のマイクロ電子デバイス構造体に取り付ける前に、第１のマイクロ電子デバイス構造体を垂直方向に反転させることと、第１のマイクロ電子デバイス構造体を垂直方向に反転させた後、セルピラー構造体に結合された１つ又は複数のソース構造体を形成することと、１つ又は複数のソース構造体の上に分離材料を形成することと、を更に含む、実施形態２に記載の方法。

【0132】

実施形態４：第１のマイクロ電子デバイス構造体を第２のマイクロ電子デバイス構造体に取り付けることが、分離材料を制御ロジック回路を覆う追加の分離材料に接合することを含む、実施形態３に記載の方法。

【0133】

実施形態５：スタック構造体を通って延在するコンタクト構造体を形成することが、コンタクト開口部を形成するために、犠牲コンタクト構造体を除去することと、制御ロジック回路と動作可能に関連付けられた導電性ルーティング構造体の部分を露出させる延在するコンタクト開口部を形成するために、コンタクト開口部内に露出した絶縁性ライナ材料の底部分を除去することと、延在するコンタクト開口部を導電性材料で充填することと、を含む、実施形態２～４のいずれか１つに記載の方法。

【0134】

実施形態６：第２のマイクロ電子デバイス構造体を形成することが、トランジスタと、トランジスタの上にあり、トランジスタに結合された導電性ルーティング構造体と、を備えるように、制御ロジック回路を形成することと、制御ロジック回路の導電性ルーティング構造体の上にある犠牲パッド構造体を形成することと、を含む、実施形態１に記載の方法。

【0135】

実施形態７：スタック構造体を通って延在するコンタクト構造体を形成することが、スタック構造体を通って犠牲パッド構造体まで延在する第１のコンタクト開口部を形成することと、第２のコンタクト開口部を形成するために、第１のコンタクト開口部を通して犠牲パッド構造体を除去することであって、第２のコンタクト開口部の各々が、スタック構造体を通って延在する上部領域、及び上部領域と連続し、スタック構造体の下にある下部領域を備え、下部領域の水平方向断面積が、上部領域の水平方向断面積よりも大きい、除去することと、第２のコンタクト開口部を導電性材料で充填することと、を含む、実施形態６に記載の方法。

【0136】

実施形態８：第１のコンタクト開口部を形成することが、アセンブリを形成した後、初期コンタクト開口部を形成するために、予備スタック構造体を通って延在する犠牲コンタクト構造体を除去することと、第１のコンタクト開口部を形成するために、初期コンタクト開口部と犠牲パッド構造体との間に介在する絶縁性材料を通って、初期コンタクト開口部を延在させることと、を含む、実施形態７に記載の方法。

【0137】

実施形態９：スタック構造体を通って延在するコンタクト構造体を形成することが、スタック構造体の導電性構造体の形成と同時に、コンタクト構造体のうちの少なくともいくつかを形成することを含む、実施形態１～８のいずれか１つに記載の方法。

【0138】

実施形態１０：スタック構造体と制御ロジック回路との間に介在する１つ又は複数のソース構造体を通って延在するように、コンタクト構造体を形成することを更に含む、実施形態１～９のいずれか１つに記載の方法。

【0139】

実施形態１１：アセンブリを形成するために、第１のマイクロ電子デバイス構造体を第２のマイクロ電子デバイス構造体に取り付ける前に、１つ又は複数のソース構造体を形成することを更に含む、実施形態１０に記載の方法。

【0140】

実施形態１２：導電線構造体の上に、導電線構造体と電気的に連通して導電性ルーティング構造体を形成することと、導電性ルーティング構造体の上に、導電性ルーティング構造体と電気的に連通して導電性パッド構造体を形成することと、を更に含む、実施形態１～１１のいずれか１つに記載の方法。

【0141】

実施形態１３：マイクロ電子デバイスであって、制御ロジック回路の上にあり、導電性構造体及び導電性構造体と垂直方向に交互になる絶縁性構造体を備えるスタック構造体と、制御ロジック回路とスタック構造体との間に介在するソース構造体と、スタック構造体の上にある導電線構造体と、スタック構造体及びソース構造体を通って延在し、制御ロジック回路及び導電線構造体のうちのいくつかに結合されたコンタクト構造体と、を備え、コンタクト構造体のうちの少なくとも１つが、スタック構造体及びソース構造体を通って延在する上部領域と、ソース構造体の下にあり、上部領域の水平方向断面積よりも大きい水平断面積を有する下部領域と、を備える、マイクロ電子デバイス。

【0142】

実施形態１４：スタック構造体を通って延在し、ソース構造体及び導電線構造体のうちのいくつかの他の導電線構造体に結合されたメモリセルのストリングを更に備える、実施形態１３に記載のマイクロ電子デバイス。

【0143】

実施形態１５：コンタクト構造体のうちの少なくとも１つが、上部領域及び下部領域を含む実質的にモノリシックな構造体を含む、実施形態１３又は１４に記載のマイクロ電子デバイス。

【0144】

実施形態１６：スタック構造体が、追加の絶縁性構造体と、追加の絶縁性構造体と垂直方向に交互になる更なる絶縁性構造体と、を含む領域を更に備え、領域が、導電性構造体と、絶縁性構造体と、を含むスタック構造体の追加の領域に水平方向に隣接し、コンタクト構造体のうちの少なくとも１つが、スタック構造体の領域の水平方向区域内に位置付けられる、実施形態１３～１５のいずれか１つに記載のマイクロ電子デバイス。

【0145】

実施形態１７：スタック構造体を通って延在し、ソース構造体に結合された追加のコンタクト構造体を更に備え、追加のコンタクト構造体のうちの少なくとも１つが、スタック構造体の追加の領域の水平方向区域内に位置付けられる、実施形態１６に記載のマイクロ電子デバイス。

【0146】

実施形態１８：制御ロジック回路が、相補型金属酸化膜半導体（ＣＭＯＳ）回路を含む、実施形態１３～１７のいずれか１つに記載のマイクロ電子デバイス。

【0147】

実施形態１９：導電線構造体の上にあり、導電線構造体に結合された導電性ルーティング構造体と、導電性ルーティング構造体の上にあり、導電性ルーティング構造体に結合された導電性パッド構造体と、を更に備える、実施形態１３～１８のいずれか１つに記載のマイクロ電子デバイス。

【0148】

実施形態２０：メモリデバイスであって、メモリアレイ領域を備え、メモリアレイ領域が、導電性構造体及び導電性構造体に垂直方向に隣接する絶縁性構造体を各々備える階層を備えるスタック構造体と、スタック構造体を通って垂直方向に延在するメモリセルのストリングを備えるメモリアレイと、スタック構造体の垂直方向に下にあり、メモリセルのストリングと電気的に連通するソース構造体と、スタック構造体の垂直方向に上にあり、メモリセルのストリングと電気的に連通するデジット線構造体と、メモリアレイから水平方向に位置ずれし、スタック構造体及びソース構造体を通って垂直方向に延在するコンタクト構造体と、コンタクト構造体の側壁を実質的に覆う絶縁性ライナ材料であって、コンタクト構造体とスタック構造体及びソース構造体の各々との間に介在する、絶縁性ライナ材料と、を備え、メモリデバイスが更に、メモリアレイ領域の垂直方向に下にある制御ロジック領域であって、コンタクト構造体と電気的に連通し、メモリセルのストリングに対する制御動作を実行するように構成された制御ロジックデバイスを備える、制御ロジック領域と、メモリアレイ領域の垂直方向に上にある相互接続領域と、を備え、相互接続領域が、デジット線構造体及びコンタクト構造体と電気的に連通する導電性ルーティング構造体と、導電性ルーティング構造体の上にあり、導電性ルーティング構造体と電気的に連通する導電性パッド構造体と、を備える、メモリデバイス。

【0149】

実施形態２１：ソース構造体の垂直方向に下にありかつ制御ロジックデバイスと電気的に連通する追加の導電性ルーティング構造体に、コンタクト構造体が物理的に接触する、実施形態２０に記載のメモリデバイス。

【0150】

実施形態２２：コンタクト構造体が、各々、ソース構造体の垂直方向に下にある下部領域と、下部領域と一体であり、ソース構造体及びスタック構造体を通って垂直方向に延在する上部領域であって、下部領域の水平方向寸法よりも小さい水平方向寸法を有する、上部領域と、を備える、実施形態２０に記載のメモリデバイス。

【0151】

実施形態２３：スタック構造体を通って垂直方向に延在し、ソース構造体と電気的に連通する追加のコンタクト構造体を更に備え、追加のコンタクト構造体のうちの少なくともいくつかが、メモリアレイとコンタクト構造体のうちの少なくともいくつかとの間に水平方向に介在する、実施形態２０～２２のいずれか１つに記載のメモリデバイス。

【0152】

実施形態２４：追加のコンタクト構造体の最下境界が、コンタクト構造体の最下境界の垂直方向に上にある、実施形態２３に記載のメモリデバイス。

【0153】

実施形態２５：制御ロジックデバイスが、相補型金属酸化膜半導体（ＣＭＯＳ）回路を備え、制御ロジックデバイスのうちの少なくともいくつかが、メモリアレイの水平方向区域内に位置付けられる、実施形態２０～２４のいずれか１つに記載のメモリデバイス。

【0154】

実施形態２６：スタック構造体の導電性構造体が、タングステンを含む、実施形態２０～２５のいずれか１つに記載のメモリデバイス。

【0155】

実施形態２７：スタック構造体が、水平方向に隣接し、導電性構造体の垂直方向境界内に実質的に限定された追加の絶縁性構造体と、追加の絶縁性構造体と垂直方向に交互になる更なる絶縁性構造体であって、水平方向に隣接し、絶縁性構造体の垂直方向境界内に実質的に限定される、更なる絶縁性構造体と、を更に備える、実施形態２６に記載のメモリデバイス。

【0156】

実施形態２８：追加の絶縁性構造体が、各々、誘電体窒化物材料を含み、絶縁性構造体及び更なる絶縁性構造体が、各々、誘電体酸化物材料を含む、実施形態２７に記載のメモリデバイス。

【0157】

実施形態２９：電子システムであって、入力デバイスと、出力デバイスと、入力デバイス及び出力デバイスに動作可能に接続されたプロセッサデバイスと、プロセッサデバイスに動作可能に接続されたメモリデバイスと、を備え、メモリデバイスが、絶縁性構造体と垂直方向に交互になる導電性構造体を備えるスタック構造体と、スタック構造体の下にあるソース構造体と、スタック構造体の上にあるデジット線構造体と、スタック構造体を通って延在し、ソース構造体及びデジット線構造体に結合されたメモリセルのストリングと、スタック構造体及びソース構造体を通って延在する導電性コンタクト構造体と、ソース構造体の下にあり、導電性コンタクト構造体に結合された制御ロジック回路と、デジット線構造体の上にあり、導電性コンタクト構造体に結合された導電性ルーティング構造体と、を備える、電子システム。

【0158】

実施形態３０：メモリデバイスが、３次元ＮＡＮＤフラッシュメモリデバイスを含む、実施形態２９に記載の電子システム。

【0159】

本開示は、様々な変更及び代替形態が可能であるが、具体的な実施形態は、例として図面に示され、本明細書で詳細に説明されている。しかしながら、本開示は、開示した特定の形態に限定されない。むしろ、本開示は、以下の添付の特許請求の範囲及びそれらの法的均等物の範囲内にある全ての変更、均等物、及び代替物を網羅すべきである。例えば、一実施形態に関連して開示した要素及びフィーチャは、本開示の他の実施形態に関連して開示した要素及びフィーチャと組み合わされ得る。

【図1A】

【図1B】

【図1C】

【図1D】

【図1E】

【図1F】

【図2A】

【図2B】

【図2C】

【図2D】

【図2E】

【図2F】

【図3】

【手続補正書】

【提出日】2024-06-14

【手続補正1】

【補正対象書類名】明細書

【補正対象項目名】０００１

【補正方法】変更

【補正の内容】

【0001】

［関連出願へのクロスリファレンス］
この出願は、２０２１年１０月１３日に出願された米国特許出願１７／５００，７７３の特許協力条約８条に基づく利益を主張する、２０２２年９月１９日に出願され日本国を指定国とし国際特許公開ＷＯ ２０２３／０６４６６７ Ａ１として英語で２０２３年４月２０日に公開された国際特許出願ＰＣＴ／ＵＳ２０２２／０７６６６２の国内段階への移行である。

【手続補正2】

【補正対象書類名】明細書

【補正対象項目名】００２３

【補正方法】変更

【補正の内容】

【0023】

本明細書で使用するとき、「導電性材料」は、金属（例えば、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、ニオブ（Ｎｂ）、バナジウム（Ｖ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、クロム（Ｃｒ）、ジルコニウム（Ｚｒ）、鉄（Ｆｅ）、ルテニウム（Ｒｕ）、オスミウム（Ｏｓ）、コバルト（Ｃｏ）、ロジウム（Ｒｈ）、イリジウム（Ｉｒ）、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銅（Ｃｕ）、銀（Ａｇ）、金（Ａｕ）、アルミニウム（Ａｌ））、合金（例えば、Ｃｏ基合金、Ｆｅ基合金、Ｎｉ基合金、Ｆｅ及びＮｉ基合金、Ｃｏ及びＮｉ基合金、Ｆｅ及びＣｏ基合金、Ｃｏ及びＮｉ及びＦｅ基合金、Ａｌ基合金、Ｃｕ基合金、マグネシウム（Ｍｇ）基合金、Ｔｉ基合金、鋼、低炭素鋼、ステンレス鋼）、導電性金属含有材料（例えば、導電性金属窒化物、導電性金属ケイ化物、導電性金属炭化物、導電性金属酸化物）、及び導電的にドープされた半導体材料（例えば、導電的にドープされたポリシリコン、導電的にドープされたゲルマニウム（Ｇｅ）、導電的にドープされたシリコンゲルマニウム（ＳｉＧｅ））のうちの１つ又は複数などの導電性材料を意味し、それを含む。加えて、「導電性構造体」は、導電性材料から形成され、導電性材料を含む構造体を意味し、それを含む。

【手続補正3】

【補正対象書類名】明細書

【補正対象項目名】００９８

【補正方法】変更

【補正の内容】

【0098】

引き続き図１Ｆを参照すると、第６の分離材料１９５は、第２のルーティング構造体１９２、第２の導電性パッド構造体１９３、及び第５のコンタクト構造体１９４を覆い、囲むように形成され得る。いくつかの実施形態では、第６の分離材料１９５は、少なくとも１つの誘電体酸化物材料、例えば、ＳｉＯ_ｘ（例えば、ＳｉＯ_２）から形成され、それを含む。追加の実施形態では、第６の分離材料１９５は、少なくとも１つの低ｋ誘電体材料、例えば、ＳｉＯ_ｘＣ_ｙ、ＳｉＯ_ｘＮ_ｙ、ＳｉＣ_ｘＯ_ｙＨ_ｚ、及びＳｉＯ_ｘＣ_ｚＮ_ｙのうちの１つ又は複数から形成され、それを含む。第６の分離材料１９５は、実質的に均質であり得、又は第６の分離材料１９５は、不均質であり得る。加えて、１つ又は複数の開口部１９６が、第２の導電性パッド構造体１９３のうちの１つ又は複数を露出するように、第６の分離材料１９５内に形成され得る。開口部１９６は、例えば、相対的により大きなデバイスの１つ又は複数の追加の構造体（例えば、ボンドワイヤなどのワイヤ）による第２の導電性パッド構造体１９３へのアクセスを容易にし得る。

【手続補正4】

【補正対象書類名】明細書

【補正対象項目名】０１０３

【補正方法】変更

【補正の内容】

【0103】

図２Ａを参照すると、第１のマイクロ電子デバイス構造体２００が形成され得る。第１のマイクロ電子デバイス構造体２００は、図１Ａを参照して以前に説明した処理段階における第１のマイクロ電子デバイス構造体１００のフィーチャ（例えば、構造体、材料、領域、デバイス）と実質的に同様であり、実質的に同じ様式で形成されたフィーチャ（例えば、構造体、材料、領域、デバイス）を含み得る。例えば、第１のマイクロ電子デバイス構造体２００は、第１のベース構造体２０２と、第１のベース構造体２０２の上及び／又はその中のソース階層２０４と、ソース階層２０４の上にあり、犠牲構造体２１２及び絶縁性構造体２１４の階層２１６を含む予備スタック構造体２１０と、予備スタック構造体２１０を通って垂直方向に（例えば、Ｚ方向）に延在するセルピラー構造体２２０と、予備スタック構造体２１０の上にある第１の分離材料２２５と、を含むように形成され得る。任意選択で、ソース階層２０４は、図１Ａの処理段階においてその中に形成されるソース材料２０６を含み得る。更なる実施形態では、図２Ｃを参照して更に詳細に説明するように、ソース材料２０６の形成は、後の処理段階まで遅延（例えば、延期）される。加えて、第１のマイクロ電子デバイス構造体２００は、任意選択で、予備スタック構造体１１０を通って垂直方向に延在する犠牲コンタクト構造体２２２及び絶縁性ライナ材料２２４を含むように形成され得る。いくつかの実施形態では、犠牲コンタクト構造体２２２及び絶縁性ライナ材料２２４は、図２Ａの処理段階において形成される。追加の実施形態では、犠牲コンタクト構造体２２２及び絶縁性ライナ材料２２４は、図２Ａの処理段階においては形成されない。例えば、図２Ｃを参照して更に詳細に説明するように、犠牲コンタクト構造体２２２及び絶縁性ライナ材料２２４の形成は、後の処理段階まで遅延（例えば、延期）され得る。別の例として、図２Ｅを参照して更に詳細に説明するように、図２Ａ～図２Ｆを参照して本明細書で説明するマイクロ電子デバイスの形成方法から、少なくとも、犠牲コンタクト構造体２２２（及び任意選択で絶縁性ライナ材料２２４）の形成が省略され得る。

【国際調査報告】