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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-10-28
(54)【発明の名称】表示基板及び表示装置
(51)【国際特許分類】
   G09F 9/30 20060101AFI20241018BHJP
   G09G 3/20 20060101ALI20241018BHJP
   G09G 3/3233 20160101ALI20241018BHJP
   H05B 33/14 20060101ALI20241018BHJP
   H10K 77/10 20230101ALI20241018BHJP
   H10K 50/80 20230101ALI20241018BHJP
   H10K 59/35 20230101ALI20241018BHJP
   H10K 59/121 20230101ALI20241018BHJP
   H10K 59/131 20230101ALI20241018BHJP
   H10K 59/80 20230101ALI20241018BHJP
   H10K 59/122 20230101ALI20241018BHJP
   H10K 59/123 20230101ALI20241018BHJP
   H10K 59/82 20230101ALI20241018BHJP
【FI】
G09F9/30 338
G09F9/30 365
G09F9/30 348A
G09G3/20 611D
G09G3/20 670J
G09G3/3233
H05B33/14 Z
H10K77/10
H10K50/80
H10K59/35
H10K59/121
H10K59/131
H10K59/80
H10K59/122
H10K59/123
H10K59/82
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2023577769
(86)(22)【出願日】2022-10-19
(85)【翻訳文提出日】2023-12-15
(86)【国際出願番号】 CN2022126073
(87)【国際公開番号】W WO2023066279
(87)【国際公開日】2023-04-27
(31)【優先権主張番号】202111220749.3
(32)【優先日】2021-10-20
(33)【優先権主張国・地域又は機関】CN
(81)【指定国・地域】
(71)【出願人】
【識別番号】510280589
【氏名又は名称】京東方科技集團股▲ふん▼有限公司
【氏名又は名称原語表記】BOE TECHNOLOGY GROUP CO.,LTD.
【住所又は居所原語表記】No.10 Jiuxianqiao Rd.,Chaoyang District,Beijing 100015,CHINA
(71)【出願人】
【識別番号】519385216
【氏名又は名称】北京京▲東▼方技▲術▼▲開▼▲発▼有限公司
【氏名又は名称原語表記】BEIJING BOE TECHNOLOGY DEVELOPMENT CO.,LTD.
【住所又は居所原語表記】Room 407,Building 1,No.9 Dize Road,BDA,Beijing,100176,CHINA
(74)【代理人】
【識別番号】100108453
【弁理士】
【氏名又は名称】村山 靖彦
(74)【代理人】
【識別番号】100110364
【弁理士】
【氏名又は名称】実広 信哉
(72)【発明者】
【氏名】▲劉▼ 旭
(72)【発明者】
【氏名】王 ▲紅▼▲麗▼
(72)【発明者】
【氏名】▲喬▼ 勇
(72)【発明者】
【氏名】▲呉▼ 新▲銀▼
【テーマコード(参考)】
3K107
5C080
5C094
5C380
【Fターム(参考)】
3K107AA01
3K107AA05
3K107BB01
3K107CC41
3K107DD18
3K107DD39
3K107DD89
3K107EE04
3K107EE07
3K107EE57
3K107FF15
3K107HH00
3K107HH05
5C080AA06
5C080BB05
5C080CC03
5C080DD10
5C080DD29
5C080JJ02
5C080JJ03
5C080JJ04
5C080JJ06
5C080KK02
5C080KK08
5C080KK23
5C080KK43
5C080KK47
5C094AA05
5C094BA03
5C094BA27
5C094DA13
5C094DA15
5C094DB01
5C380AA01
5C380AB06
5C380AB34
5C380AC07
5C380AC08
5C380AC11
5C380AC12
5C380AC13
5C380BA10
5C380BA19
5C380BB08
5C380BD01
5C380CC06
5C380CC07
5C380CC26
5C380CC33
5C380CC39
5C380CC66
5C380CD012
5C380CD015
5C380CD017
5C380CD024
5C380CF05
5C380CF62
(57)【要約】
表示基板(20)及び表示装置(40)を提供する。該表示基板(20)は、ベース基板(100)と、順次積層された第1絶縁層(301)、第1導電層(201)、第2絶縁層(302)、及び第2導電層(202)と、を含む。該第1絶縁層(301)は第1窪み構造(G1)を含み、該第1導電層(201)は第1導電構造(21)を含み、該第1導電構造(21)は、該ベース基板(100)に近い底面(21a)と、該ベース基板(100)から離れた頂面(21b)と、該底面(21a)と該頂面(21b)との間に位置する第1側面(21c)と、を含み、該第2絶縁層(302)は第1ビア(V1)を含み、該第2導電層(202)は第2導電構造(22)を含み、該第1ビア(V1)の該ベース基板(100)での正投影と該第1窪み構造(G1)の該ベース基板(100)での正投影とが、少なくとも部分的に重なり、該第1ビア(V1)は該第1導電構造(21)の第1側面(21c)の少なくとも一部を露出させ、該第2導電構造(22)は該第1導電構造(21)の第1側面(21c)の少なくとも一部に接触し、該第1導電構造(21)の第1側面(21c)は突出曲面(21d)を含み、該第2導電構造(22)は該突出曲面(21d)の少なくとも一部を覆い、該第1導電構造(21)は、該第1窪み構造(G1)中に位置し、該突出曲面(21d)に接続された接続部(21f)を含み、ベース基板(100)の板面に平行する方向において、該突出曲面(21d)は該接続部(21f)に対して該第1窪み構造(G1)の中央部に向かって突出する。該表示基板(20)は表示性能を効果的に向上させることができる。
【特許請求の範囲】
【請求項1】
表示基板であって、
ベース基板と、
前記ベース基板上に順次設けられた第1絶縁層、第1導電層、第2絶縁層、第2導電層と、を含み、
前記第1絶縁層は第1窪み構造を含み、前記第1導電層は第1導電構造を含み、前記第1導電構造は、前記ベース基板に近い底面と、前記ベース基板から離れた頂面と、前記底面と前記頂面との間に位置する第1側面と、を含み、
前記第2絶縁層は第1ビアを含み、前記第2導電層は第2導電構造を含み、
前記第1ビアの前記ベース基板での正投影と前記第1窪み構造の前記ベース基板での正投影とが、少なくとも部分的に重なり、
前記第1ビアは前記第1導電構造の第1側面の少なくとも一部を露出させ、前記第2導電構造は、前記第1導電構造の第1側面の前記少なくとも一部に接触し、
前記第1導電構造の第1側面は突出曲面を含み、前記第2導電構造は前記突出曲面の少なくとも一部を覆い、
前記第1導電構造は、前記第1窪み構造中に位置し、前記突出曲面に接続された接続部を含み、前記ベース基板の板面に平行する方向において、前記突出曲面は前記接続部に対して前記第1窪み構造の中央部に向かって突出する、表示基板。
【請求項2】
前記第2導電構造は第1突出部を含み、前記第1突出部の前記ベース基板での正投影が前記第1窪み構造の前記ベース基板での正投影内にあり、
前記第1突出部は前記第1導電構造の第1側面の少なくとも一部に接触する、請求項1に記載の表示基板。
【請求項3】
前記第1窪み構造の前記ベース基板での正投影と前記第1ビアの前記ベース基板での正投影とが、少なくとも部分的に重なる、請求項1又は2に記載の表示基板。
【請求項4】
前記第1導電構造は前記底面と前記頂面との間に位置する第2側面をさらに含み、前記第1側面は前記第2側面に対向し、
前記第1側面の前記ベース基板に垂直な方向の寸法が、前記第2側面の前記ベース基板に垂直な方向の寸法よりも大きい、請求項1~3のいずれか1項に記載の表示基板。
【請求項5】
前記第1側面は、前記第1絶縁層の前記ベース基板から離れた側に位置する第1側面部分を含み、
前記第1側面部分における前記第2導電構造で覆われていない部分の前記ベース基板に垂直な方向の寸法が、前記第2側面の前記ベース基板に垂直な方向の寸法よりも大きい、請求項4に記載の表示基板。
【請求項6】
前記第1導電構造の頂面の前記第1側面に直接接続された少なく一部は前記第2導電層から分離している、請求項4又は5に記載の表示基板。
【請求項7】
前記表示基板は第1断面を有し、前記第1窪み構造の前記第1断面内において基準方向の寸法はbとされ、前記基準方向は前記ベース基板の板面に平行し、
前記第1断面内において、前記第1ビアと前記第1窪み構造との重なり領域の前記基準方向の寸法はcとされ、前記第1導電構造の第1側面の前記第2導電構造で覆われた部分の、ベース基板に垂直な方向の寸法はdとされ、前記第1導電構造における前記第1絶縁層の前記ベース基板から離れた側に位置し、かつ前記第2導電構造に接触する接触部の、前記ベース基板に垂直な方向の寸法はeとされ、
c/bは0.1よりも大きく、
d/eは0.3よりも大きい、請求項4~6のいずれか1項に記載の表示基板。
【請求項8】
c/bは0.15よりも大きく、d/eは0.8よりも小さい、請求項7に記載の表示基板。
【請求項9】
c/bは0.19よりも小さく、d/eは0.5よりも小さい、請求項7又は8に記載の表示基板。
【請求項10】
前記第1断面内において、前記第1窪み構造の最大深さをi、前記第1窪み構造の前記第1断面内における1つの側辺と前記ベース基板の板面とがなす角をj、前記第2導電構造における前記第1導電構造に接触する部分の、前記ベース基板に垂直な方向の厚さをkとすると、
d/e<0.0273*i*sin(j)/kである、請求項7~9のいずれか1項に記載の表示基板。
【請求項11】
c/b<0.0102*i*sin(j)/kである、請求項10に記載の表示基板。
【請求項12】
前記第1側面の前記ベース基板に垂直な方向の寸法をn、前記第2側面の前記ベース基板に垂直な方向の寸法をeとすると、
0.1*(n/e)/sin(j)>(d/n)である、請求項10又は11に記載の表示基板。
【請求項13】
0.08*(n/e)/sin(j)>d/nである、請求項11又は12に記載の表示基板。
【請求項14】
前記接触部は前記第1窪み構造に面する第2突出部を含み、前記第2突出部の前記ベース基板での正投影が前記第1窪み構造の前記ベース基板での正投影内にあり、
前記第1断面内において、前記第2突出部の前記ベース基板に垂直な方向の寸法が、前記第1導電層における前記第1窪み構造の側面に位置する部分の、前記第1窪み構造の前記側面に垂直な方向の寸法よりも大きい、請求項7~13のいずれか1項に記載の表示基板。
【請求項15】
第1絶縁層は、第1窪み構造と間隔を置いた第2窪み構造をさらに含み、
前記第1導電構造は前記底面と前記頂面との間に位置する第2側面をさらに含み、前記第1側面は前記第2側面に対向し、
前記第2側面の前記ベース基板での正投影と前記第2窪み構造の前記ベース基板での正投影とが、少なくとも部分的に重なり、
前記第1ビアは、さらに前記第2側面の少なくとも一部を露出させ、前記第2導電構造は前記第1導電構造の第2側面の少なくとも一部を覆う、請求項1~14のいずれか1項に記載の表示基板。
【請求項16】
前記ベース基板に垂直な方向において、前記第1導電構造の第1側面における前記第2導電構造で覆われた部分の寸法と前記第2側面における前記第2導電構造で覆われた部分の寸法とは異なる、請求項15に記載の表示基板。
【請求項17】
前記第1ビアの前記ベース基板での正投影と前記第1窪み構造の前記ベース基板での正投影との重なり寸法と、前記第1ビアの前記ベース基板での正投影と前記第2窪み構造の前記ベース基板での正投影との重なり寸法とは異なる、請求項15又は16に記載の表示基板。
【請求項18】
表示基板であって、
ベース基板と、
前記ベース基板上に順次設けられた第1絶縁層、第1導電層、第2絶縁層、第2導電層と、を含み、
前記第1導電層は第1導電構造を含み、前記第2導電層は第2導電構造を含み、
前記第1導電構造は、前記ベース基板に近い底面と、前記ベース基板から離れた頂面と、前記底面と前記頂面との間に位置する第1側面と、を含み、
前記第2絶縁層は第1ビアを含み、前記第2導電構造は前記第1ビアを介して前記第1導電構造に接触し、
前記第2導電構造は第1突出部を含み、前記第1ビアは前記第1導電構造の第1側面の少なくとも一部を露出させ、前記第1突出部は、記第1導電構造の第1側面の前記少なくとも一部に接触し、
前記第1絶縁層は、互いに離間している第1窪み構造及び第2窪み構造を含み、前記第1導電構造は前記底面と前記頂面との間に位置する第2側面をさらに含み、前記第1側面は前記第2側面に対向し、前記第1導電構造の少なくとも一部は、前記第1窪み構造及び前記第2窪み構造のそれぞれに位置する、表示基板。
【請求項19】
前記第1導電構造は、前記第1窪み構造に面する第2突出部を含み、前記第2突出部の前記ベース基板での正投影が前記第1窪み構造の前記ベース基板での正投影内にある、請求項18に記載の表示基板。
【請求項20】
前記表示基板は、前記ベース基板上に位置する複数のサブ画素をさらに含み、前記複数のサブ画素は、第1方向に沿う複数の画素行及び第2方向に沿う複数の画素列として配列され、前記第1方向と前記第2方向とは異なり、
前記第1導電層は、前記第1導電構造と間隔を置いて配置された第1信号線及び第2信号線をさらに含み、前記第1信号線及び前記第2信号線は前記第2方向に延びており、
前記第1突出部の前記ベース基板での正投影と前記第1信号線の前記ベース基板での正投影との前記第1方向の距離をl、前記第2信号線の前記ベース基板での正投影と前記第1信号線の前記ベース基板での正投影との前記第1方向の距離をmとし、
前記表示基板は、前記ベース基板に垂直な第1断面を含み、前記第1断面内において、前記第1導電構造における前記第1絶縁層の前記ベース基板から離れた側に位置する部分の、前記ベース基板に垂直な方向の寸法をeとし、前記第1側面における前記第1突出部で覆われた部分の前記ベース基板に垂直な方向の寸法をdとすると、
l/m>0.9(d/e)である、請求項18又は19に記載の表示基板。
【請求項21】
l/m>1.2*(d/e)である、請求項20に記載の表示基板。
【請求項22】
前記表示基板は、前記ベース基板上に位置する複数のサブ画素をさらに含み、前記複数のサブ画素は、第1方向に沿う複数の画素行及び第2方向に沿う複数の画素列として配列され、前記第1方向と前記第2方向とは異なり、
前記第2絶縁層は複数のビアを含み、前記複数のビアは前記第1方向及び前記第2方向において複数のビア行及び複数のビア列として配列され、前記複数のビアは複数の前記第1ビアを含み、
前記複数のビア行は第1ビア行を含み、前記第1ビア行には、ビア1つおきに3つの連続する前記第1ビアは存在する、請求項18~21のいずれか1項に記載の表示基板。
【請求項23】
前記複数のビア列は第1ビア列を含み、前記第1ビア列には、すべてのビアは前記第1ビアであるか、又はビア1つおきに1つの前記第1ビアは存在する、請求項22に記載の表示基板。
【請求項24】
前記複数の画素列は、前記第1方向において隣接する第1画素列及び第2画素列を含み、
前記第1信号線は、前記第1画素列のサブ画素に接続され、第1信号を供給し、前記第2信号線は、前記第2画素列のサブ画素に接続され、第2信号を供給し、
前記第1画素列の発光素子では、前記ベース基板に近い側の電極の前記ベース基板での正投影が、前記第1信号線の前記ベース基板での正投影及び前記第2信号線の前記ベース基板での正投影のそれぞれと少なくとも部分的に重なる、請求項18~23のいずれか1項に記載の表示基板。
【請求項25】
前記表示基板は、前記画素電極の前記ベース基板から離れた側に位置する画素定義層を含み、前記画素定義層は複数の画素開口部領域を含み、前記複数の画素開口部領域は前記複数のサブ画素に1対1で対応し、
前記複数の画素開口部領域の前記ベース基板での正投影が、前記第1突出部の前記ベース基板での正投影から分離している、請求項18~24のいずれか1項に記載の表示基板。
【請求項26】
前記画素定義層は複数の凸起部を含み、前記複数の凸起部は前記複数の画素開口部領域の間に位置し、
前記複数の凸起部は、同一の画素開口部領域を取り囲んで設けられた第1凸起部、第2凸起部、及び第3凸起部を含み、前記第1凸起部、前記第2凸起部、及び前記第3凸起部の前記ベース基板での正投影の中心が接続されて三角形となる、請求項25に記載の表示基板。
【請求項27】
前記第1凸起部は隣接する4つの画素開口部領域の間に位置し、前記第2凸起部及び前記第3凸起部は、それぞれ隣接する2つの画素開口部領域の間に位置し、
前記第1凸起部の前記ベース基板での正投影の面積が、前記第2凸起部の前記ベース基板での正投影の面積及び前記第3凸起部の前記ベース基板での正投影の面積のそれぞれよりも大きい、請求項26に記載の表示基板。
【請求項28】
前記第1導電層の前記ベース基板に近い側に位置する第3導電層をさらに含み、
前記表示基板は、前記ベース基板上に位置する複数のサブ画素をさらに含み、前記複数のサブ画素は、第1方向に沿う複数の画素行及び第2方向に沿う複数の画素列として配列され、前記第1方向と前記第2方向とは異なり、
前記第3導電層はシールド電極と第1コンデンサ電極を含み、前記シールド電極は、前記第1方向に延びている部分と、前記シールド電極が存在するサブ画素の前記第1コンデンサ電極に向かって延びている部分と、を含む、請求項18~27のいずれか1項に記載の表示基板。
【請求項29】
前記第1導電層の前記ベース基板に近い側に位置する第3導電層をさらに含み、
前記表示基板は、前記ベース基板上に位置する複数のサブ画素をさらに含み、前記複数のサブ画素は、第1方向に沿う複数の画素行及び第2方向に沿う複数の画素列として配列され、前記第1方向と前記第2方向とは異なり、
前記第1導電層は、前記第2方向に延びている第1リセット電圧線を含み、前記第3導電層は、前記第1方向に延びている第2リセット電圧線を含み、前記第1リセット電圧線と前記第2リセット電圧線は電気的に接続されており、
前記表示基板は、前記第3導電層の前記ベース基板に近い側に位置する半導体層をさらに含み、前記半導体層は接続部を含み、前記接続部は、前記第1リセット電圧線をサブ画素におけるリセットトランジスタの第1極に電気的に接続し、
前記接続部の前記ベース基板での正投影が、前記第1リセット電圧線の前記ベース基板での正投影及び前記リセットトランジスタの第1極の前記ベース基板での正投影のいずれとも重なり合う、請求項28に記載の表示基板。
【請求項30】
前記表示基板は、前記ベース基板上に位置する複数のサブ画素をさらに含み、前記複数のサブ画素は、第1方向に沿う複数の画素行及び第2方向に沿う複数の画素列として配列され、前記第1方向と前記第2方向とは異なり、
前記表示基板は、前記第1方向に延びている第1ゲートリセット電圧線及び第1画素電極リセット電圧線と、前記第2方向に延びている第2ゲートリセット電圧線及び第2画素電極リセット電圧線と、をさらに含み、
前記第1ゲートリセット電圧線及び前記第2ゲートリセット電圧線は第2ビアを介して電気的に接続され、前記第1画素電極リセット電圧線及び前記第2画素電極リセット電圧線は第3ビアを介して電気的に接続され、
前記第1ゲートリセット電圧線及び前記第2ゲートリセット電圧線は、駆動トランジスタのゲートにリセット電圧信号を供給することに用いられ、前記第1画素電極リセット電圧線及び第2画素電極リセット電圧線は、画素電極にリセット電圧信号を供給することに用いられる、請求項18~29のいずれか1項に記載の表示基板。
【請求項31】
前記第2画素電極リセット電圧線は、第4ビアを介して画素電極リセットトランジスタの第1極に電気的に接続され、前記第4ビア及び前記第3ビアの前記ベース基板での正投影が互いに分離している、請求項30に記載の表示基板。
【請求項32】
前記第2ゲートリセット電圧線は、第5ビアを介してゲートリセットトランジスタの第1極に電気的に接続され、前記第5ビア及び前記第2ビアの前記ベース基板での正投影が互いに分離している、請求項30又は31に記載の表示基板。
【請求項33】
前記表示基板は、前記ベース基板上に位置する複数のサブ画素をさらに含み、前記複数のサブ画素は、第1方向に沿う複数の画素行及び第2方向に沿う複数の画素列として配列され、前記第1方向と前記第2方向とは異なり、
各サブ画素は第1コンデンサ電極を含み、前記表示基板は、前記第2方向に延びている複数本のデータ線をさらに含み、
前記第1方向において隣接する2つのサブ画素の第1コンデンサ電極は接続部によって接続され、前記複数本のデータ線は、それぞれ前記ベース基板に垂直な方向において複数の接続部と重なり合い、
前記接続部は、対応するデータ線と重なり合う第1部分と、前記対応するデータ線と重なり合わない第2部分と、を含み、
前記第1部分の前記第2方向の寸法が、前記第2部分の前記第2方向の寸法よりも大きく、
前記表示基板は、前記第2方向に延びているリセット電圧線をさらに含み、前記第2部分及び前記リセット電圧線は、前記ベース基板に垂直な方向において重なる、請求項18~32のいずれか1項に記載の表示基板。
【請求項34】
表示基板であって、
ベース基板と、
前記ベース基板上に順次設けられた第1金属層、第2金属層、第1導電層、及び第2導電層と、を含み、
前記表示基板は、前記ベース基板上に位置しかつ第1方向において隣接する第1サブ画素及び第2サブ画素をさらに含み、前記第1サブ画素は第1画素回路を有し、前記第2サブ画素は第2画素回路を有し、前記第1画素回路及び第2画素回路はそれぞれコンデンサを含み、前記コンデンサは、前記第2金属層に位置する第1コンデンサ電極と、第1金属層に位置する第2コンデンサ電極と、を含み、
前記第1画素回路の第1コンデンサ電極及び前記第2画素回路の第1コンデンサ電極は、互いに接続されて一体型コンデンサ電極ブロックとなり、
前記コンデンサ電極ブロックは第1開口部と第2開口部を有し、前記第1開口部の前記ベース基板での正投影と前記第1画素回路の第2コンデンサ電極の前記ベース基板での正投影とが重なり合い、前記第2開口部の前記ベース基板での正投影と前記第2画素回路の第2コンデンサ電極の前記ベース基板での正投影とが重なり合い、前記第1開口部の前記ベース基板での正投影の面積と前記第2開口部の前記ベース基板での正投影の面積とは異なる、表示基板。
【請求項35】
前記第2導電層は、第2方向に延びているリセット電圧線、第1データ線、第2データ線、第1電源線、及び第2電源線を含み、前記第1方向と前記第2方向とは異なり、
前記第1画素回路及び前記第2画素回路の各々は駆動トランジスタとデータ書き込みトランジスタを含み、
前記リセット電圧線は、前記第1画素回路及び前記第2画素回路の画素電極又は駆動トランジスタのゲートにリセット電圧を供給するように構成され、前記第1データ線及び前記第2データ線は、それぞれ前記第1画素回路及び前記第2画素回路のデータ書き込みトランジスタにデータ電圧を供給するように構成され、
前記第1電源線及び前記第2電源線それぞれは、前記第1画素回路及び前記第2画素回路の駆動トランジスタに電源線電圧を供給するように構成され、
前記リセット電圧線は、前記第1データ線と前記第2データ線との間に位置し、
前記第1データ線及び第2データ線はいずれも前記第1電源線と前記第2電源線との間に位置し、
前記第1電源線及び前記第2電源線は、いずれも閉鎖された透かし彫り領域を有する、請求項34に記載の表示基板。
【請求項36】
前記第1サブ画素の画素電極の前記ベース基板での正投影は、前記リセット電圧線、前記第1データ線、前記第2データ線、前記第1電源線、及び前記第2電源線の前記ベース基板での正投影のいずれとも重なり合う、請求項35に記載の表示基板。
【請求項37】
複数のサブ画素をさらに含み、前記複数のサブ画素は、前記ベース基板上に位置し、かつ前記第1方向及び第2方向において複数の画素行及び複数の画素列として配列され、前記第1方向と前記第2方向とは異なり、
前記第1導電層は、前記複数のサブ画素に1対1で対応して接続され、電源線電圧を供給する複数の接続電極をさらに含み、
前記複数のサブ画素は第1サブ画素を含み、前記表示基板は、前記第2方向に延びているリセット電圧線をさらに含み、前記リセット電圧線は、前記第1サブ画素に接続されてリセット電圧を供給し、
前記第1突出部の前記ベース基板での正投影は、前記第1サブ画素が対応して接続する接続電極の前記ベース基板での正投影と前記リセット電圧線の前記ベース基板での正投影との間に位置する、請求項34~36のいずれか1項に記載の表示基板。
【請求項38】
前記第1方向において、前記第1突出部と前記リセット電圧線との距離が、前記第1突出部と前記接続電極との距離よりも小さい、請求項37に記載の表示基板。
【請求項39】
前記接続電極は、本体部と、前記第1方向に延びている延び部と、を含み、前記延び部の前記第2方向の寸法が、前記本体部の前記第2方向の寸法よりも小さく、
前記第2方向において、前記第1導電構造及び前記接続電極の延び部は少なくとも部分的に重なる、請求項38に記載の表示基板。
【請求項40】
前記第2導電層は、前記複数の電源線電極は前記複数の接続電極に1対1で対応して接続され、前記電源線電圧を供給する複数の電源線電極を含み、
各画素列に対応する電源線電極は互いに接続されて一体構造になり、前記第2方向に延びている複数本の電源線を形成する、請求項37~39のいずれか1項に記載の表示基板。
【請求項41】
前記第2導電層は、それぞれ前記複数の画素列に1対1で対応して接続され、データ信号を供給し、前記第2方向に延びている複数本のデータ線をさらに含み、
前記複数本のデータ線は複数のデータ線群に分けられ、各データ線群は2本のデータ線を含み、
隣接する2つの画素列の間には1つのデータ線群が設けられ、隣接するデータ線群の間に2本の電源線が介在している、請求項40に記載の表示基板。
【請求項42】
前記第2方向に延びている複数本のリセット電圧線を含み、
前記複数本のリセット電圧線は、前記第1方向に交互に設けられた第1リセット電圧線及び第2リセット電圧線を含み、前記第1リセット電圧線及び前記第2リセット電圧線それぞれは第1リセット電圧及び第2リセット電圧を供給するように構成され、
隣接する第1リセット電圧線と第2リセット電圧線との間には2つの画素列が介在している、請求項41に記載の表示基板。
【請求項43】
前記複数本のリセット電圧線は前記第1導電層に位置し、
隣接するデータ線群の間にある2本の電源線の間に1本の第1リセット電圧線又は第2リセット電圧線が提供され、
前記複数本のリセット電圧線のいずれかの前記ベース基板での正投影と、前記複数本の電源線のいずれかの前記ベース基板での正投影とが分離している、請求項35~42のいずれか1項に記載の表示基板。
【請求項44】
前記複数本のリセット電圧線は、前記第2導電層に位置し、複数のデータ線群に1対1で対応して設けられ、各リセット電圧線は、対応するデータ線群の2本のデータ線の間に位置する、請求項42又は43に記載の表示基板。
【請求項45】
隣接するデータ線群の間にある2本の電源線は互いに接続されて一体構造になり、それによって、前記2本の電源線では前記第1方向において隣接する2つの電源線電極は互いに接続されて一体電源線電極群になり、
前記表示基板は複数の第2導電構造を含み、前記複数の第2導電構造は前記複数の電源線電極に1対1で対応して設けられ、
前記電源線電極群は透かし彫り領域を含み、前記透かし彫り領域には2つの第2導電構造が設けられる、請求項44に記載の表示基板。
【請求項46】
前記第2導電層は、前記第2方向に延びており、前記透かし彫り領域を2つのサブ透かし彫り領域に分割する接続線をさらに含み、
前記2つの第2導電構造は、それぞれ前記2つのサブ透かし彫り領域内に設けられ、かつ、それぞれ前記接続線の両側に位置する、請求項45に記載の表示基板。
【請求項47】
前記第1導電層の前記ベース基板に近い側に位置する第3導電層と、前記第3導電層と前記第2金属層との間に位置する半導体層と、をさらに含み、前記第2金属層は、前記第3導電層の前記ベース基板に近い側に位置し、
前記サブ画素はリセットトランジスタを含み、前記リセットトランジスタは、前記発光素子の第1電極をリセットするように構成され、前記リセットトランジスタは、前記半導体層内に位置するアクティブ層を含み、
前記表示基板は、それぞれ前記第2金属層に位置する第1リセット制御線及び前記第3導電層に位置する第2リセット制御線を含み、前記第1リセット制御線及び前記第2リセット制御線は、それぞれ前記リセットトランジスタに対してゲート電圧制御を行うように構成され、前記第1リセット制御線及び前記第2リセット制御線の前記ベース基板での正投影は少なくとも部分的に重なる、請求項37~46のいずれか1項に記載の表示基板。
【請求項48】
表示基板であって、
ベース基板と、
前記ベース基板上に位置する複数のサブ画素と、を含み、
前記複数のサブ画素のそれぞれは発光素子を発光駆動することに用いられる画素回路を含み、前記複数のサブ画素の複数の画素回路は、第1方向に延びている複数の画素行及び第2方向に延びている複数の画素列として配列され、前記第1方向と前記第2方向とは異なり、
前記画素回路は駆動トランジスタと蓄積コンデンサを含み、前記駆動トランジスタは、前記発光素子に接続され、前記発光素子を流れる駆動電流を制御するように構成され、
前記蓄積コンデンサは第1コンデンサ電極と第2コンデンサ電極を含み、前記第1コンデンサ電極は、第1電源線電圧を受信するように構成され、
前記複数のサブ画素は第1サブ画素を含み、前記第1サブ画素はシールド電極をさらに含み、前記シールド電極及び前記第1サブ画素の第1コンデンサ電極は、一体構造として同層に設けられ、前記シールド電極は第1遮断部と第2遮断部を含み、前記第2遮断部は前記第2方向に沿って前記第1コンデンサ電極から延びており、前記第1遮断部は、前記第1方向に沿って前記第2遮断部から延びており、
前記表示基板は半導体パターンをさらに含み、前記半導体パターンは前記駆動トランジスタのアクティブ層と同一の半導体層に位置し、前記ベース基板に垂直な方向において、前記第1遮断部と前記半導体パターンは少なくとも部分的に重なる、表示基板。
【請求項49】
前記画素回路は別のトランジスタをさらに含み、前記別のトランジスタは、ゲートと、第1極と、第2極と、を含み、前記別のトランジスタの第1極及び第2極は、それぞれ前記駆動トランジスタの第2極及びゲートに接続され、
前記半導体パターンは、別のトランジスタのアクティブ層の少なくとも一部として構成される、請求項48に記載の表示基板。
【請求項50】
前記別のトランジスタは第1ゲートと第2ゲートを含み、前記別のトランジスタのアクティブ層は、前記ベース基板での正投影と前記第1ゲートの前記ベース基板での正投影とが重なり合う第1部分と、前記ベース基板での正投影と前記第2ゲートの前記ベース基板での正投影とが重なり合う第2部分と、前記第1部分と前記第2部分との間に位置し、前記第1部分と前記第2部分を接続する第3部分と、を含み、
前記半導体パターンは、前記別のトランジスタのアクティブ層の第3部分として構成される、請求項49に記載の表示基板。
【請求項51】
前記第1遮断部は、前記ベース基板での正投影が前記半導体パターンの前記ベース基板での正投影と重なり合う第1副部と、前記ベース基板での正投影が前記半導体パターンの前記ベース基板での正投影と重なり合っておらず第2副部を含み、
前記第1副部の前記第2方向の寸法が、前記第2副部の前記第2方向の寸法よりも大きい、請求項50に記載の表示基板。
【請求項52】
前記第1コンデンサ電極の前記ベース基板から離れた側に位置する電源線をさらに含み、前記電源線は、前記第1サブ画素の第1コンデンサ電極に電気的に接続され、前記第1電源線電圧を供給するように構成される、請求項49~51のいずれか1項に記載の表示基板。
【請求項53】
前記第1サブ画素は接続電極をさらに含み、前記接続電極は、前記第1サブ画素の駆動トランジスタのゲートと別のトランジスタの第2極とを電気的に接続することに用いられ、
前記第1サブ画素の接続電極の前記ベース基板での正投影と前記第1サブ画素のシールド電極の第2遮断部の前記ベース基板での正投影とは、前記第1方向において少なくとも部分的に重なり合う、請求項52に記載の表示基板。
【請求項54】
前記第1サブ画素の接続電極の前記ベース基板での正投影は、前記第2方向において、前記第1サブ画素の第1コンデンサ電極とシールド電極とで構成される一体構造の前記ベース基板での正投影の範囲内にある、請求項53に記載の表示基板。
【請求項55】
前記画素回路はデータ書き込みトランジスタをさらに含み、前記データ書き込みトランジスタは前記駆動トランジスタに接続され、
前記表示基板はデータ線をさらに含み、前記データ線は、前記データ書き込みトランジスタの第1極に電気的に接続され、前記データ信号を供給するように構成され、
前記第1サブ画素の第2遮断部の前記ベース基板での正投影は、前記第1サブ画素の接続電極の前記ベース基板での正投影と前記データ線の前記ベース基板での正投影との間にある、請求項53又は54に記載の表示基板。
【請求項56】
請求項1~55のいずれか1項に記載の表示基板を含む、表示装置。
【発明の詳細な説明】
【技術分野】
【0001】
本願は、2021年10月20日に提出された、中国特許出願番号が202111220749.3の優先権を主張しており、当該中国特許出願で開示された内容はここで本願の一部として引用されている。
【0002】
本開示の実施例は、表示基板及び表示装置に関する。
【背景技術】
【0003】
有機発光ダイオード(OLED:Organic Light Emitting Diode)ディスプレイは、能動発光、高コントラスト、高速応答、軽量・薄型など、多くの利点を持ち、主要な次世代ディスプレイの1つとなっている。高解像度製品の急速な発展に伴い、ディスプレイの表示基板の構造設計、例えば画素や信号線の配置などの要求が高まっている。
【発明の概要】
【0004】
本開示の少なくとも1つの実施例は、ベース基板と、前記ベース基板上に順次設けられた第1絶縁層、第1導電層、第2絶縁層、第2導電層と、を含む表示基板を提供する。前記第1絶縁層は第1窪み構造を含み、前記第1導電層は第1導電構造を含み、前記第1導電構造は、前記ベース基板に近い底面と、前記ベース基板から離れた頂面と、前記底面と前記頂面との間に位置する第1側面と、を含み、前記第2絶縁層は第1ビアを含み、前記第2導電層は第2導電構造を含み、前記第1ビアの前記ベース基板での正投影と前記第1窪み構造の前記ベース基板での正投影とが、少なくとも部分的に重なり、前記第1ビアは前記第1導電構造の第1側面の少なくとも一部を露出させ、前記第2導電構造は、前記第1導電構造の第1側面の前記少なくとも一部に接触し、前記第1導電構造の第1側面は突出曲面を含み、前記第2導電構造は前記突出曲面の少なくとも一部を覆い、前記第1導電構造は、前記第1窪み構造中に位置し、前記突出曲面に接続された接続部を含み、前記ベース基板の板面に平行する方向において、前記突出曲面は前記接続部に対して前記第1窪み構造の中央部に向かって突出する。
【0005】
いくつかの例では、前記第2導電構造は第1突出部を含み、前記第1突出部の前記ベース基板での正投影が前記第1窪み構造の前記ベース基板での正投影内にあり、前記第1突出部は前記第1導電構造の第1側面の少なくとも一部に接触する。
【0006】
いくつかの例では、前記第1窪み構造の前記ベース基板での正投影と前記第1ビアの前記ベース基板での正投影とが、少なくとも部分的に重なる。
【0007】
いくつかの例では、前記第1導電構造は前記底面と前記頂面との間に位置する第2側面をさらに含み、前記第1側面は前記第2側面に対向し、前記第1側面の前記ベース基板に垂直な方向の寸法が、前記第2側面の前記ベース基板に垂直な方向の寸法よりも大きい。
【0008】
いくつかの例では、前記第1側面は、前記第1絶縁層の前記ベース基板から離れた側に位置する第1側面部分を含み、前記第1側面部分における前記第2導電構造で覆われていない部分の前記ベース基板に垂直な方向の寸法が、前記第2側面の前記ベース基板に垂直な方向の寸法よりも大きい。
【0009】
いくつかの例では、前記第1導電構造の頂面における前記第1側面に直接接続された少なく一部は前記第2導電層から分離している。
【0010】
いくつかの例では、前記表示基板は第1断面を有し、前記第1窪み構造の前記第1断面内であって基準方向の寸法はbとされ、前記基準方向は前記ベース基板の板面に平行し、前記第1断面内において、前記第1ビアと前記第1窪み構造との重なり領域の前記基準方向の寸法はcとされ、前記第1導電構造の第1側面における前記第2導電構造で覆われた部分の、ベース基板に垂直な方向の寸法はdとされ、前記第1導電構造における前記第1絶縁層の前記ベース基板から離れた側に位置し、かつ前記第2導電構造に接触する接触部の、前記ベース基板に垂直な方向の寸法はeとされ、c/bは0.1よりも大きく、d/eは0.3よりも大きい。
【0011】
いくつかの例では、c/bは0.15よりも大きく、d/eは0.8よりも小さい。
【0012】
いくつかの例では、c/bは0.19よりも小さく、d/eは0.5よりも小さい。
【0013】
いくつかの例では、前記第1断面内において、前記第1窪み構造の最大深さをi、前記第1窪み構造の前記第1断面内における1つの側辺と前記ベース基板の板面とがなす角をj、前記第2導電構造における前記第1導電構造に接触する部分の、前記ベース基板に垂直な方向の厚さをkとすると、d/e<0.0273*i*sin(j)/kである。
【0014】
いくつかの例では、c/b<0.0102*i*sin(j)/kである。
【0015】
いくつかの例では、前記第1側面の前記ベース基板に垂直な方向の寸法をn、前記第2側面の前記ベース基板に垂直な方向の寸法をeとすると、0.1*(n/e)/sin(j)>(d/n)である。
【0016】
いくつかの例では、0.08*(n/e)/sin(j)>d/nである。
【0017】
いくつかの例では、前記接触部は前記第1窪み構造に面する第2突出部を含み、前記第2突出部の前記ベース基板での正投影が前記第1窪み構造の前記ベース基板での正投影内にあり、前記第1断面内において、前記第2突出部の前記ベース基板に垂直な方向の寸法が、前記第1導電層における前記第1窪み構造の側面に位置する部分の、前記第1窪み構造の前記側面に垂直な方向の寸法よりも大きい。
【0018】
いくつかの例では、第1絶縁層は、第1窪み構造と間隔を置いた第2窪み構造をさらに含み、前記第1導電構造は前記底面と前記頂面との間に位置する第2側面をさらに含み、前記第1側面は前記第2側面に対向し、前記第2側面の前記ベース基板での正投影と前記第2窪み構造の前記ベース基板での正投影とが、少なくとも部分的に重なり、前記第1ビアはさらに前記第2側面の少なくとも一部を露出させ、前記第2導電構造は前記第1導電構造の第2側面の少なくとも一部を覆う。
【0019】
いくつかの例では、前記ベース基板に垂直な方向において、前記第1導電構造の第1側面における前記第2導電構造で覆われた部分の寸法と前記第2側面における前記第2導電構造で覆われた部分の寸法とは異なる。
【0020】
いくつかの例では、前記第1ビアの前記ベース基板での正投影と前記第1窪み構造の前記ベース基板での正投影との重なり寸法と、前記第1ビアの前記ベース基板での正投影と前記第2窪み構造の前記ベース基板での正投影との重なり寸法とは異なる。
【0021】
本開示の少なくとも1つの実施例はまた、ベース基板と、前記ベース基板上に順次設けられた第1絶縁層、第1導電層、第2絶縁層、第2導電層と、を含み、前記第1導電層は第1導電構造を含み、前記第2導電層は第2導電構造を含み、前記第1導電構造は、前記ベース基板に近い底面と、前記ベース基板から離れた頂面と、前記底面と前記頂面との間に位置する第1側面と、を含み、前記第2絶縁層は第1ビアを含み、前記第2導電構造は前記第1ビアを介して前記第1導電構造に接触し、前記第2導電構造は第1突出部を含み、前記第1ビアは前記第1導電構造の第1側面の少なくとも一部を露出させ、前記第1突出部は、記第1導電構造の第1側面の前記少なくとも一部に接触し、前記第1絶縁層は、互いに離間している第1窪み構造及び第2窪み構造を含み、前記第1導電構造は前記底面と前記頂面との間に位置する第2側面をさらに含み、前記第1側面は前記第2側面に対向し、前記第1導電構造の少なくとも一部は、前記第1窪み構造及び前記第2窪み構造のそれぞれに位置する、表示基板を提供する。
【0022】
いくつかの例では、前記第1導電構造は、前記第1窪み構造に面する第2突出部を含み、前記第2突出部の前記ベース基板での正投影が前記第1窪み構造の前記ベース基板での正投影内にある。
【0023】
いくつかの例では、前記表示基板は、前記ベース基板上に位置する複数のサブ画素をさらに含み、前記複数のサブ画素は、第1方向に沿う複数の画素行及び第2方向に沿う複数の画素列として配列され、前記第1方向と前記第2方向とは異なり、前記第1導電層は、前記第1導電構造と間隔を置いて配置された第1信号線及び第2信号線をさらに含み、前記第1信号線及び前記第2信号線は前記第2方向に延びており、前記第1突出部の前記ベース基板での正投影と前記第1信号線の前記ベース基板での正投影との前記第1方向の距離をl、前記第2信号線の前記ベース基板での正投影と前記第1信号線の前記ベース基板での正投影との前記第1方向の距離をmとし、前記表示基板は、前記ベース基板に垂直な第1断面を含み、前記第1断面内において、前記第1導電構造における前記第1絶縁層の前記ベース基板から離れた側に位置する部分の、前記ベース基板に垂直な方向の寸法をeとし、前記第1側面における前記第1突出部で覆われた部分の前記ベース基板に垂直な方向の寸法をdとすると、l/m>0.9(d/e)である。
【0024】
いくつかの例では、l/m>1.2*(d/e)である。
【0025】
いくつかの例では、前記表示基板は、前記ベース基板上に位置する複数のサブ画素をさらに含み、前記複数のサブ画素は、第1方向に沿う複数の画素行及び第2方向に沿う複数の画素列として配列され、前記第1方向と前記第2方向とは異なり、前記第2絶縁層は複数のビアを含み、前記複数のビアは前記第1方向及び前記第2方向において複数のビア行及び複数のビア列として配列され、前記複数のビアは複数の前記第1ビアを含み、前記複数のビア行は第1ビア行を含み、前記第1ビア行には、ビア1つおきに3つの連続する前記第1ビアは存在する。
【0026】
いくつかの例では、前記複数のビア列は第1ビア列を含み、前記第1ビア列には、すべてのビアは前記第1ビアであるか、又はビア1つおきに1つの前記第1ビアは存在する。
【0027】
いくつかの例では、前記複数の画素列は、前記第1方向において隣接する第1画素列及び第2画素列を含み、前記第1信号線は、前記第1画素列のサブ画素に接続され、第1信号を供給し、前記第2信号線は、前記第2画素列のサブ画素に接続され、第2信号を供給し、前記第1画素列の発光素子では、前記ベース基板に近い側の電極の前記ベース基板での正投影が、前記第1信号線の前記ベース基板での正投影及び前記第2信号線の前記ベース基板での正投影のそれぞれと少なくとも部分的に重なる。
【0028】
いくつかの例では、前記表示基板は、前記画素電極の前記ベース基板から離れた側に位置する画素定義層を含み、前記画素定義層は複数の画素開口部領域を含み、前記複数の画素開口部領域は前記複数のサブ画素に1対1で対応し、前記複数の画素開口部領域の前記ベース基板での正投影が、前記第1突出部の前記ベース基板での正投影から分離している。
【0029】
いくつかの例では、前記画素定義層は複数の凸起部を含み、前記複数の凸起部は前記複数の画素開口部領域の間に位置し、前記複数の凸起部は、同一の画素開口部領域を取り囲んで設けられた第1凸起部、第2凸起部、及び第3凸起部を含み、前記第1凸起部、前記第2凸起部、及び前記第3凸起部の前記ベース基板での正投影の中心が接続されて三角形となる。
【0030】
いくつかの例では、前記第1凸起部は隣接する4つの画素開口部領域の間に位置し、前記第2凸起部及び前記第3凸起部は、それぞれ隣接する2つの画素開口部領域の間に位置し、前記第1凸起部の前記ベース基板での正投影の面積が、前記第2凸起部の前記ベース基板での正投影の面積及び前記第3凸起部の前記ベース基板での正投影の面積のそれぞれよりも大きい。
【0031】
いくつかの例では、前記表示基板は、前記第1導電層の前記ベース基板に近い側に位置する第3導電層をさらに含み、前記表示基板は、前記ベース基板上に位置する複数のサブ画素をさらに含み、前記複数のサブ画素は、第1方向に沿う複数の画素行及び第2方向に沿う複数の画素列として配列され、前記第1方向と前記第2方向とは異なり、前記第3導電層はシールド電極と第1コンデンサ電極を含み、前記シールド電極は、前記第1方向に延びている部分と、前記シールド電極が存在するサブ画素の前記第1コンデンサ電極に向かって延びている部分と、を含む。
【0032】
いくつかの例では、前記表示基板は、前記第1導電層の前記ベース基板に近い側に位置する第3導電層をさらに含み、前記表示基板は、前記ベース基板上に位置する複数のサブ画素をさらに含み、前記複数のサブ画素は、第1方向に沿う複数の画素行及び第2方向に沿う複数の画素列として配列され、前記第1方向と前記第2方向とは異なり、前記第1導電層は、前記第2方向に延びている第1リセット電圧線を含み、前記第3導電層は、前記第1方向に延びている第2リセット電圧線を含み、前記第1リセット電圧線と前記第2リセット電圧線は電気的に接続されており、前記表示基板は、前記第3導電層の前記ベース基板に近い側に位置する半導体層をさらに含み、前記半導体層は接続部を含み、前記接続部は、前記第1リセット電圧線をサブ画素におけるリセットトランジスタの第1極に電気的に接続し、前記接続部の前記ベース基板での正投影が、前記第1リセット電圧線の前記ベース基板での正投影及び前記リセットトランジスタの第1極の前記ベース基板での正投影のいずれとも重なり合う。
【0033】
いくつかの例では、前記表示基板は、前記ベース基板上に位置する複数のサブ画素をさらに含み、前記複数のサブ画素は、第1方向に沿う複数の画素行及び第2方向に沿う複数の画素列として配列され、前記第1方向と前記第2方向とは異なり、前記表示基板は、前記第1方向に延びている第1ゲートリセット電圧線及び第1画素電極リセット電圧線と、前記第2方向に延びている第2ゲートリセット電圧線及び第2画素電極リセット電圧線と、をさらに含み、前記第1ゲートリセット電圧線及び前記第2ゲートリセット電圧線は第2ビアを介して電気的に接続され、前記第1画素電極リセット電圧線及び前記第2画素電極リセット電圧線は第3ビアを介して電気的に接続され、前記第1ゲートリセット電圧線及び前記第2ゲートリセット電圧線は、駆動トランジスタのゲートにリセット電圧信号を供給することに用いられ、前記第1画素電極リセット電圧線及び第2画素電極リセット電圧線は、画素電極にリセット電圧信号を供給することに用いられる。
【0034】
いくつかの例では、前記第2画素電極リセット電圧線は、第4ビアを介して画素電極リセットトランジスタの第1極に電気的に接続され、前記第4ビア及び前記第3ビアの前記ベース基板での正投影が互いに分離している。
【0035】
いくつかの例では、前記第2ゲートリセット電圧線は、第5ビアを介してゲートリセットトランジスタの第1極に電気的に接続され、前記第5ビア及び前記第2ビアの前記ベース基板での正投影が互いに分離している。
【0036】
いくつかの例では、前記表示基板は、前記ベース基板上に位置する複数のサブ画素をさらに含み、前記複数のサブ画素は、第1方向に沿う複数の画素行及び第2方向に沿う複数の画素列として配列され、前記第1方向と前記第2方向とは異なり、各サブ画素は第1コンデンサ電極を含み、前記表示基板は、前記第2方向に延びている複数本のデータ線をさらに含み、前記第1方向において隣接する2つのサブ画素の第1コンデンサ電極は接続部によって接続され、前記複数本のデータ線は、それぞれ前記ベース基板に垂直な方向において複数の接続部と重なり合い、前記接続部は、対応するデータ線と重なり合う第1部分と、前記対応するデータ線と重なり合わない第2部分と、を含み、前記第1部分の前記第2方向の寸法が、前記第2部分の前記第2方向の寸法よりも大きく、前記表示基板は、前記第2方向に延びているリセット電圧線をさらに含み、前記第2部分及び前記リセット電圧線は、前記ベース基板に垂直な方向において重なる。
【0037】
本開示の少なくとも1つの実施例はまた、ベース基板と、前記ベース基板上に順次設けられた第1金属層、第2金属層、第1導電層、及び第2導電層と、を含み、前記表示基板は、前記ベース基板上に位置しかつ第1方向において隣接する第1サブ画素及び第2サブ画素をさらに含み、前記第1サブ画素は第1画素回路を有し、前記第2サブ画素は第2画素回路を有し、前記第1画素回路及び第2画素回路はそれぞれコンデンサを含み、前記コンデンサは、前記第2金属層に位置する第1コンデンサ電極と、第1金属層に位置する第2コンデンサ電極と、を含み、前記第1画素回路の第1コンデンサ電極及び前記第2画素回路の第1コンデンサ電極は、互いに接続されて一体型コンデンサ電極ブロックとなり、前記コンデンサ電極ブロックは第1開口部と第2開口部を有し、前記第1開口部の前記ベース基板での正投影と前記第1画素回路の第2コンデンサ電極の前記ベース基板での正投影とが重なり合い、前記第2開口部の前記ベース基板での正投影と前記第2画素回路の第2コンデンサ電極の前記ベース基板での正投影とが重なり合い、前記第1開口部の前記ベース基板での正投影の面積と前記第2開口部の前記ベース基板での正投影の面積とは異なる、表示基板を提供する。
【0038】
いくつかの例では、前記第2導電層は、第2方向に延びているリセット電圧線、第1データ線、第2データ線、第1電源線、及び第2電源線を含み、前記第1方向と前記第2方向とは異なり、前記第1画素回路及び前記第2画素回路の各々は駆動トランジスタとデータ書き込みトランジスタを含み、前記リセット電圧線は、前記第1画素回路及び前記第2画素回路の画素電極又は駆動トランジスタのゲートにリセット電圧を供給するように構成され、前記第1データ線及び前記第2データ線は、それぞれ前記第1画素回路及び前記第2画素回路のデータ書き込みトランジスタにデータ電圧を供給するように構成され、前記第1電源線及び前記第2電源線それぞれは、前記第1画素回路及び前記第2画素回路の駆動トランジスタに電源線電圧を供給するように構成され、前記リセット電圧線は、前記第1データ線と前記第2データ線との間に位置し、前記第1データ線及び第2データ線はいずれも前記第1電源線と前記第2電源線との間に位置し、前記第1電源線及び前記第2電源線は、いずれも閉鎖された透かし彫り領域を有する。
【0039】
いくつかの例では、前記第1サブ画素の画素電極の前記ベース基板での正投影は、前記リセット電圧線、前記第1データ線、前記第2データ線、前記第1電源線、及び前記第2電源線の前記ベース基板での正投影のいずれとも重なり合う。
【0040】
いくつかの例では、前記表示基板複数のサブ画素をさらに含み、前記複数のサブ画素は、前記ベース基板上に位置し、かつ前記第1方向及び第2方向において複数の画素行及び複数の画素列として配列され、前記第1方向と前記第2方向とは異なり、前記第1導電層は複数の接続電極をさらに含み、前記複数の接続電極は、前記複数のサブ画素に1対1で対応して接続され、電源線電圧を供給し、前記複数のサブ画素は第1サブ画素を含み、前記表示基板は、前記第2方向に延びているリセット電圧線をさらに含み、前記リセット電圧線は、前記第1サブ画素に接続されてリセット電圧を供給し、前記第1突出部の前記ベース基板での正投影は、前記第1サブ画素が対応して接続する接続電極の前記ベース基板での正投影と前記リセット電圧線の前記ベース基板での正投影との間に位置する。
【0041】
いくつかの例では、前記第1方向において、前記第1突出部と前記リセット電圧線との距離が、前記第1突出部と前記接続電極との距離よりも小さい。
【0042】
いくつかの例では、前記接続電極は、本体部と、前記第1方向に延びている延び部と、を含み、前記延び部の前記第2方向の寸法が、前記本体部の前記第2方向の寸法よりも小さく、前記第2方向において、前記第1導電構造及び前記接続電極の延び部は少なくとも部分的に重なる。
【0043】
いくつかの例では、前記第2導電層は複数の電源線電極を含み、前記複数の電源線電極は前記複数の接続電極に1対1で対応して接続され、前記電源線電圧を供給し、各画素列に対応する電源線電極は互いに接続されて一体構造になり、前記第2方向に延びている複数本の電源線を形成する。
【0044】
いくつかの例では、前記第2導電層は前記第2方向に延びている複数本のデータ線をさらに含み、前記複数本のデータ線は、それぞれ前記複数の画素列に1対1で対応して接続され、データ信号を供給し、前記複数本のデータ線は複数のデータ線群に分けられ、各データ線群は2本のデータ線を含み、隣接する2つの画素列の間には1つのデータ線群が設けられ、隣接するデータ線群の間に2本の電源線が介在している。
【0045】
いくつかの例では、前記表示基板は、前記第2方向に延びている複数本のリセット電圧線をさらに含み、前記複数本のリセット電圧線は、前記第1方向に交互に設けられた第1リセット電圧線及び第2リセット電圧線を含み、前記第1リセット電圧線及び前記第2リセット電圧線は、それぞれ、第1リセット電圧及び第2リセット電圧を供給するように構成され、隣接する第1リセット電圧線と第2リセット線との間には2つの画素列が介在している。
【0046】
いくつかの例では、前記複数本のリセット電圧線は前記第1導電層に位置し、隣接するデータ線群の間にある2本の電源線の間に1本の第1リセット電圧線又は第2リセット電圧線が提供され、前記複数本のリセット電圧線のいずれかの前記ベース基板での正投影と、前記複数本の電源線のいずれかの前記ベース基板での正投影とが分離している。
【0047】
いくつかの例では、前記複数本のリセット電圧線は、前記第2導電層に位置し、複数のデータ線群に1対1で対応して設けられ、各リセット電圧線は、対応するデータ線群の2本のデータ線の間に位置する。
【0048】
いくつかの例では、隣接するデータ線群の間にある2本の電源線は互いに接続されて一体構造になり、それによって、前記2本の電源線では前記第1方向において隣接する2つの電源線電極は互いに接続されて一体電源線電極群になり、前記表示基板は複数の第2導電構造を含み、前記複数の第2導電構造は前記複数の電源線電極に1対1で対応して設けられ、前記電源線電極群は透かし彫り領域を含み、前記透かし彫り領域には2つの第2導電構造が設けられる。
【0049】
いくつかの例では、前記第2導電層は接続線をさらに含み、前記接続線は前記第2方向に延びており、前記透かし彫り領域を2つのサブ透かし彫り領域に分割し、前記2つの第2導電構造は、それぞれ前記2つのサブ透かし彫り領域内に設けられ、かつ、それぞれ前記接続線の両側に位置する。
【0050】
いくつかの例では、前記表示基板は、前記第1導電層の前記ベース基板に近い側に位置する第3導電層と、前記第3導電層と前記第2金属層との間に位置する半導体層と、をさらに含み、前記第2金属層は、前記第3導電層の前記ベース基板に近い側に位置し、前記サブ画素はリセットトランジスタを含み、前記リセットトランジスタは、前記発光素子の第1電極をリセットするように構成され、前記リセットトランジスタは、前記半導体層内に位置するアクティブ層を含み、前記表示基板は、それぞれ前記第2金属層に位置する第1リセット制御線及び前記第3導電層に位置する第2リセット制御線を含み、前記第1リセット制御線及び前記第2リセット制御線は、それぞれ前記リセットトランジスタに対してゲート電圧制御を行うように構成され、前記第1リセット制御線及び前記第2リセット制御線の前記ベース基板での正投影は少なくとも部分的に重なる。
【0051】
本開示の少なくとも1つの実施例はまた、ベース基板と、前記ベース基板上に位置する複数のサブ画素と、を含み、前記複数のサブ画素のそれぞれは画素回路を含み、前記画素回路は発光素子を発光駆動することに用いられ、前記複数のサブ画素の複数の画素回路は、第1方向に延びている複数の画素行及び第2方向に延びている複数の画素列として配列され、前記第1方向と前記第2方向とは異なり、前記画素回路は駆動トランジスタと蓄積コンデンサを含み、前記駆動トランジスタは、前記発光素子に接続され、前記発光素子を流れる駆動電流を制御するように構成され、前記蓄積コンデンサは第1コンデンサ電極と第2コンデンサ電極を含み、前記第1コンデンサ電極は、第1電源線電圧を受信するように構成され、前記複数のサブ画素は第1サブ画素を含み、前記第1サブ画素はシールド電極をさらに含み、前記シールド電極及び前記第1サブ画素の第1コンデンサ電極は、一体構造として同層に設けられ、前記シールド電極は第1遮断部と第2遮断部を含み、前記第2遮断部は前記第2方向に沿って前記第1コンデンサ電極から延びており、前記第1遮断部は、前記第1方向に沿って前記第2遮断部から延びており、前記表示基板は半導体パターンをさらに含み、前記半導体パターンは前記駆動トランジスタのアクティブ層と同一の半導体層に位置し、前記ベース基板に垂直な方向において、前記第1遮断部と前記半導体パターンは少なくとも部分的に重なる、表示基板を提供する。
【0052】
いくつかの例では、前記画素回路は別のトランジスタをさらに含み、前記別のトランジスタは、ゲートと、第1極と、第2極と、を含み、前記別のトランジスタの第1極及び第2極は、それぞれ前記駆動トランジスタの第2極及びゲートに接続され、前記半導体パターンは、別のトランジスタのアクティブ層の少なくとも一部として構成される、表示基板を提供する。
【0053】
いくつかの例では、前記別のトランジスタは第1ゲートと第2ゲートを含み、前記別のトランジスタのアクティブ層は、前記ベース基板での正投影と前記第1ゲートの前記ベース基板での正投影とが重なり合う第1部分と、前記ベース基板での正投影と前記第2ゲートの前記ベース基板での正投影とが重なり合う第2部分と、前記第1部分と前記第2部分との間に位置し、前記第1部分と前記第2部分を接続する第3部分と、を含み、前記半導体パターンは、前記別のトランジスタのアクティブ層の第3部分として構成される。
【0054】
いくつかの例では、前記第1遮断部は第1副部と第2副部を含み、前記第1副部の前記ベース基板での正投影は、前記半導体パターンの前記ベース基板での正投影と重なり合い、前記第2副部の前記ベース基板での正投影は、前記半導体パターンの前記ベース基板での正投影と重なり合っておらず、前記第1副部の前記第2方向の寸法が、前記第2副部の前記第2方向の寸法よりも大きい。
【0055】
いくつかの例では、前記表示基板は、前記第1コンデンサ電極の前記ベース基板から離れた側に位置する電源線をさらに含み、前記電源線は、前記第1サブ画素の第1コンデンサ電極に電気的に接続され、前記第1電源線電圧を供給するように構成される。
【0056】
いくつかの例では、前記第1サブ画素は接続電極をさらに含み、前記接続電極は、前記第1サブ画素の駆動トランジスタのゲートと別のトランジスタの第2極とを電気的に接続することに用いられ、前記第1サブ画素の接続電極の前記ベース基板での正投影と前記第1サブ画素のシールド電極の第2遮断部の前記ベース基板での正投影とは、前記第1方向において少なくとも部分的に重なり合う。
【0057】
いくつかの例では、前記第1サブ画素の接続電極の前記ベース基板での正投影は、前記第2方向において、前記第1サブ画素の第1コンデンサ電極とシールド電極とで構成される一体構造の前記ベース基板での正投影の範囲内にある。
【0058】
いくつかの例では、前記画素回路はデータ書き込みトランジスタをさらに含み、前記データ書き込みトランジスタは前記駆動トランジスタに接続され、前記表示基板はデータ線をさらに含み、前記データ線は、前記データ書き込みトランジスタの第1極に電気的に接続され、前記データ信号を供給するように構成され、前記第1サブ画素の第2遮断部の前記ベース基板での正投影が、前記第1サブ画素の接続電極の前記ベース基板での正投影と前記データ線の前記ベース基板での正投影との間にある。
【0059】
本開示の少なくとも1つの実施例はまた、以上のいずれかの実施例による表示基板を含む、表示装置を提供する。
【0060】
本開示の実施例の技術的解決手段をより明確に説明するために、以下では、実施例の図面を簡単に説明するが、以下の説明における図面は本開示の一部の実施例に過ぎず、本開示を限定するものではないことは明らかである。
【図面の簡単な説明】
【0061】
図1】表示基板を示す模式図である。
図2】本開示の少なくとも1つの実施例による表示基板の模式図1である。
図3】本開示の少なくとも1つの実施例による表示基板の模式図2である。
図4】本開示の少なくとも1つの実施例による表示基板の模式図3である。
図5A】本開示の少なくとも1つの実施例による画素回路の模式図である。
図5B図5Aに示す画素回路の具体的な実装例の回路図である。
図5C】本開示の少なくとも1つの実施例による画素回路のタイミング信号図である。
図6A】本開示の少なくとも1つの実施例による表示基板の模式図4である。
図6B図6Aの切断線A-A’に沿う断面図である。
図7】本開示の少なくとも1つの実施例による表示基板の模式図5である。
図8A】本開示の少なくとも1つの実施例による表示基板の模式図6である。
図8B】本開示の少なくとも1つの実施例による表示基板の模式図7である。
図8C】本開示の少なくとも1つの実施例による表示基板の模式図8である。
図9A】本開示の少なくとも1つの実施例による表示基板の模式図9である。
図9B】本開示の少なくとも1つの実施例による表示基板の模式図10である。
図9C】本開示の少なくとも1つの実施例による表示基板の模式図11である。
図9D】本開示の少なくとも1つの実施例による表示基板の模式図12である。
図10A】本開示の少なくとも1つの実施例による表示基板の模式図13である。
図10B】本開示の少なくとも1つの実施例による表示基板の模式図14である。
図10C】本開示の少なくとも1つの実施例による表示基板の模式図15である。
図11】本開示の少なくとも1つの実施例による表示基板の模式図16である。
図12A】本開示の少なくとも1つの実施例による表示基板の模式図17である。
図12B】本開示の少なくとも1つの実施例による表示基板の模式図18である。
図12C】本開示の少なくとも1つの実施例による表示基板の模式図19である。
図13A】本開示の少なくとも1つの実施例による表示基板の模式図20である。
図13B図13Aの切断線B-B’に沿う断面図である。
図14】本開示の少なくとも1つの実施例による表示基板の模式図21である。
図15】本開示の少なくとも1つの実施例による表示基板の模式図22である。
図16A】本開示の少なくとも1つの実施例による表示基板の模式図23である。
図16B】本開示の少なくとも1つの実施例による表示基板の模式図24である。
図16C】本開示の少なくとも1つの実施例による表示基板の模式図25である。
図17A】本開示の少なくとも1つの実施例による表示基板の模式図26である。
図17B】本開示の少なくとも1つの実施例による表示基板の模式図27である。
図18A】本開示の少なくとも1つの実施例による表示基板の模式図28である。
図18B】本開示の少なくとも1つの実施例による表示基板の模式図29である。
図18C】本開示の少なくとも1つの実施例による表示基板の模式図30である。
図19A】本開示の少なくとも1つの実施例による表示基板の模式図31である。
図19B】本開示の少なくとも1つの実施例による表示基板の模式図32である。
図19C】本開示の少なくとも1つの実施例による表示基板の模式図33である。
図20】本開示の少なくとも1つの実施例による表示パネルの模式図である。
図21】本開示の少なくとも1つの実施例によるタッチ表示パネルの模式図である。
図22】本開示の少なくとも1つの実施例による表示装置の模式図である。
【発明を実施するための形態】
【0062】
本開示の実施例の目的、技術的解決手段、利点をより明確にするために、以下、本開示の実施例の技術的解決手段について、本開示の実施例の図面を参照して明確かつ完全に説明する。明らかに、説明される実施例は、本開示の一部の実施例であり、全ての実施例ではない。記載された本開示の実施例に基づいて、当業者が創造的な労力を必要とせずに取得する他のすべての実施例は、本開示の保護範囲に属する。
【0063】
別段に定義されない限り、本開示で使用される技術用語又は科学用語は、当業者が理解する一般的な意味であるべきである。本開示で使用される「第1」、「第2」同様の用語は、いかなる順序、数又は重要性をも表すものではなく、単に異なる構成要素を区別するために使用される。同様に、「1つ」や「一」あるいは「該」などの類似語も、数量を制限することを示すのではなく、少なくとも1つ存在することを示している。「含む」又は「備える」等のような用語は、その用語の前に出現する要素又は物が、その用語の後に出現する要素又は物及びその均等物を包含し、他の要素又は物を排除しないことを意味する。「接続」や「連結」などのような用語は、物理的あるいは機械的な接続に限定されるものではなく、直接的であるか間接的であるかを問わず、電気的な接続を含んでもよい。「上」、「下」、「左」、「右」等は相対的な位置関係のみを表すものであり、この相対的な位置関係は、記述対象の絶対的な位置が変更された場合にも、それに応じて変更されることがある。
【0064】
図1は表示基板の一例の構造模式図である。図1に示すように、該表示基板は、ベース基板(図示せず)上に順次設けられた第1絶縁層301’、第1導電層201’、第2絶縁層302’、及び第2導電層202’を含む。該第2絶縁層302’には、ビアV1’が形成されており、該第2導電層202’は該ビアV1’を介して該第1導電層201’に電気的に接続される。
【0065】
図1に示すように、該第2導電層202’は第1導電層201’の上面にラップされるだけで、ラップ面積が限られており、接触抵抗が大きく、電気信号の高速伝送に不利である。
【0066】
本開示の少なくとも1つの実施例は、ベース基板と、前記ベース基板上に順次設けられた第1絶縁層、第1導電層、第2絶縁層、及び第2導電層と、を含む表示基板を提供する。前記第1絶縁層は第1窪み構造を含み、前記第1導電層は第1導電構造を含み、前記第1導電構造は、前記ベース基板に近い底面と、前記ベース基板から離れた頂面と、前記底面と前記頂面との間に位置する第1側面と、を含み、前記第2絶縁層は第1ビアを含み、前記第2導電層は第2導電構造を含み、前記第2導電構造は第1ビアを介して前記第1導電構造に接触し、前記第1ビアの前記ベース基板での正投影と前記第1窪み構造の前記ベース基板での正投影とが、少なくとも部分的に重なり、前記第1ビアは前記第1導電構造の第1側面の少なくとも一部を露出させ、前記第2導電構造は、前記第1導電構造の第1側面の前記少なくとも一部に接触する。
【0067】
本開示の少なくとも1つの実施例による表示基板では、第1ビアが設けられることで、前記第1導電構造の第1側面の少なくとも一部を露出させ、それによって、第2導電構造は、第1導電構造の上面に加えて、第1導電構造の第1側面と接触し、第1導電構造と第2導電構造との接触面積を効果的に増大し、接触抵抗を低下させ、電気信号の伝送効率を高めるだけではなく、該第1導電構造の側面を保護する役割を果たし、例えば該側面を水蒸気浸食から保護することもでき、さらに、このような構成により、第2導電構造の縦方向(ベース基板に垂直な方向)での断面積を増大し、第1導電構造が基板の他の導電構造に与える干渉を効果的にシールドするとともに、該第2導電構造の両側にある信号線同士の干渉も低減する。
【0068】
本開示の少なくとも1つの実施例はまた、ベース基板と、前記ベース基板上に順次設けられた第1絶縁層、第1導電層、第2絶縁層、及び第2導電層と、を含む表示基板を提供する。前記表示基板は、複数のサブ画素をさらに含み、前記複数のサブ画素は、前記ベース基板上に位置し、第1方向及び第2方向において複数の画素行及び複数の画素列として排列され、前記第1方向と前記第2方向とは異なる。前記第1導電層は、互いに離間している第1導電構造、第1信号線、及び第2信号線を含み、前記第1信号線及び前記第2信号線は前記第2方向に延びており、前記第2導電層は第2導電構造を含み、前記第1導電構造は、前記ベース基板に近い底面と、前記ベース基板から離れた頂面と、前記底面と前記頂面との間に位置する第1側面と、を含み、前記第2絶縁層は第1ビアを含み、前記第2導電構造は前記第1ビアを介して前記第1導電構造に接触し、前記第2導電構造は第1突出部を含み、前記第1ビアは前記第1導電構造の第1側面の少なくとも一部を露出させ、前記第1突出部は、記第1導電構造の第1側面の前記少なくとも一部に接触し、前記第1突出部の前記ベース基板での正投影が、前記第1信号線の前記ベース基板での正投影と前記第2信号線の前記ベース基板での正投影との間にある。
【0069】
本開示の少なくとも1つの実施例による表示基板では、第2導電構造の第1突出部が第1導電構造の第1側面に接触するように構成されることによって、第1導電構造と第2導電構造との接触面積を増大し、両方の接触抵抗を低下させ、また、該第2導電構造の縦方向断面積を効果的に増大し、第1導電構造が基板の他の導電構造に与える干渉を効果的にシールドし、また、該第1突出部が第1信号線と第2信号線との間に設けられることによって、第1信号線と第2信号線との間の互相干渉も低減できる。
【0070】
本開示の少なくとも1つの実施例はまた、ベース基板と、前記ベース基板上に順次設けられた第1絶縁層、第1導電層、第2絶縁層、及び第2導電層と、前記第2導電層の前記ベース基板から離れた側に位置する画素電極と、を含む、表示基板を提供し、前記画素電極は発光素子の第1電極として構成され、前記画素電極は前記第2導電構造に電気的に接続される。前記第1絶縁層は第1窪み構造を含み、前記第1導電層は第1導電構造を含み、前記第2導電層は第2導電構造を含み、前記第1導電構造は、前記ベース基板に近い底面と、前記ベース基板から離れた頂面と、前記底面と前記頂面との間に位置する第1側面と、を含み、前記第2絶縁層は第1ビアを含み、前記第2導電構造は前記第1ビアを介して前記第1導電構造に接触し、前記第1ビアの前記ベース基板での正投影と前記第1窪み構造の前記ベース基板での正投影とが、少なくとも部分的に重なり、前記第2導電構造は第1突出部を含み、前記第1ビアは前記第1導電構造の第1側面の少なくとも一部を露出させ、前記第1突出部は、記第1導電構造の第1側面の前記少なくとも一部に接触する。
【0071】
本開示の少なくとも1つの実施例による表示基板では、第2導電構造の第1突出部が第1導電構造の第1側面に接触するように構成されることによって、第1導電構造と第2導電構造との接触面積を効果的に増大し、接触抵抗を低下させ、電気信号の伝送効率を高め、さらに、この構成により、第2導電構造の縦方向(ベース基板に垂直な方向)での断面積を増大し、第1導電構造が基板の他の導電構造に与える干渉をシールドするだけではなく、該第2導電構造の両側にある信号線同士の互相干渉も低減する。
【0072】
本開示の少なくとも1つの実施例はまた、ベース基板と、前記ベース基板上に順次設けられた第1絶縁層、第1導電層、第2絶縁層、第2導電層と、を含む表示基板を提供する。前記第1絶縁層は第1窪み構造を含み、前記第1導電層は第1導電構造を含み、前記第1導電構造は、前記ベース基板に近い底面と、前記ベース基板から離れた頂面と、前記底面と前記頂面との間に位置する第1側面と、を含み、前記第2絶縁層は第1ビアを含み、前記第2導電層は第2導電構造を含み、前記第1ビアの前記ベース基板での正投影と前記第1窪み構造の前記ベース基板での正投影とが、少なくとも部分的に重なり、前記第1ビアは前記第1導電構造の第1側面の少なくとも一部を露出させ、前記第2導電構造は、前記第1導電構造の第1側面の前記少なくとも一部に接触し、前記第1導電構造の第1側面は突出曲面を含み、前記第2導電構造は前記突出曲面の少なくとも一部を覆い、前記第1導電構造は、前記第1窪み構造中に位置し、前記突出曲面に接続された接続部を含み、前記ベース基板の板面に平行する方向において、前記突出曲面は前記接続部に対して前記第1窪み構造の中央部に向かって突出する。
【0073】
本開示の少なくとも1つの実施例による表示基板では、上記の構成によって、第1導電構造と第2導電構造との接触面積を効果的に増大し、接触抵抗を低下させることができるだけではなく、該第2導電構造の該第1側面とラップした部分の傾きを効果的に低減させ、該第2導電構造が急勾配すぎることで破断することを回避する。
【0074】
本開示の少なくとも1つの実施例はまた、ベース基板と、前記ベース基板上に順次設けられた第1絶縁層、第1導電層、第2絶縁層、第2導電層と、を含む表示基板を提供する。前記第1導電層は第1導電構造を含み、前記第2導電層は第2導電構造を含み、前記第1導電構造は、前記ベース基板に近い底面と、前記ベース基板から離れた頂面と、前記底面と前記頂面との間に位置する第1側面と、を含み、前記第2絶縁層は第1ビアを含み、前記第2導電構造は前記第1ビアを介して前記第1導電構造に接触し、前記第2導電構造は第1突出部を含み、前記第1ビアは前記第1導電構造の第1側面の少なくとも一部を露出させ、前記第1突出部は、記第1導電構造の第1側面の前記少なくとも一部に接触し、前記第1絶縁層は、互いに離間している第1窪み構造及び第2窪み構造を含み、前記第1導電構造は前記底面と前記頂面との間に位置する第2側面をさらに含み、前記第1側面は前記第2側面に対向し、前記第1導電構造の少なくとも一部は、前記第1窪み構造及び前記第2窪み構造のそれぞれに位置する。
【0075】
本開示の少なくとも1つの実施例による表示基板では、上記の構成によって、第1導電構造の両側に対する第2絶縁層の接触関係を同様にし、第1導電構造の両側で受ける力を均一にし、第2絶縁層が第1導電構造から分離することを回避し、また、第1導電構造の少なくとも一部が第1窪み構造と第2窪み構造に位置することによって、第1導電構造と第1絶縁層との接続強度を高め、膜分離を回避することができる。
【0076】
本開示の少なくとも1つの実施例はまた、ベース基板と、前記ベース基板上に順次設けられた第1金属層、第2金属層、第1導電層、及び第2導電層と、を含む表示基板を提供する。前記表示基板は、前記ベース基板上に位置しかつ第1方向において隣接する第1サブ画素及び第2サブ画素をさらに含み、前記第1サブ画素は第1画素回路を有し、前記第2サブ画素は第2画素回路を有し、前記第1画素回路及び第2画素回路はそれぞれコンデンサを含み、前記コンデンサは、前記第2金属層に位置する第1コンデンサ電極と、第1金属層に位置する第2コンデンサ電極と、を含み、前記第1画素回路の第1コンデンサ電極及び前記第2画素回路の第1コンデンサ電極は、互いに接続されて一体型コンデンサ電極ブロックとなり、前記コンデンサ電極ブロックは第1開口部と第2開口部を有し、前記第1開口部の前記ベース基板での正投影と前記第1画素回路の第2コンデンサ電極の前記ベース基板での正投影とが重なり合い、前記第2開口部の前記ベース基板での正投影と前記第2画素回路の第2コンデンサ電極の前記ベース基板での正投影とが重なり合い、前記第1開口部の前記ベース基板での正投影の面積と前記第2開口部の前記ベース基板での正投影の面積とは異なる。
【0077】
通常第1方向において隣接するサブ画素の色が異なり、ターンオン電圧及びデータ信号が全て異なるので、これらの両方の充電速度のバランスを取るために、駆動回路を調整して、表示の均一性を高める必要がある。これらの両方のコンデンサ電極の開口部サイズが異なり、すなわち、2つのサブ画素は異なるコンデンサ電極及び蓄積コンデンサを有することによって、充電速度が異なり、表示の均一性向上に寄与する。
【0078】
例えば、前記第1開口部の前記ベース基板での正投影面積は、前記第2開口部の前記ベース基板での正投影面積よりも小さい。
【0079】
なお、本開示の側面は頂面が窪んだものであってもよく、頂面に連続していてもよい。
【0080】
本開示の少なくとも1つの実施例はまた、ベース基板と、前記ベース基板上に位置する複数のサブ画素と、を含む、表示基板を提供する。前記複数のサブ画素のそれぞれは画素回路を含み、前記画素回路は発光素子を発光駆動することに用いられ、前記複数のサブ画素の複数の画素回路は、第1方向及び第2方向において複数の画素行及び複数の画素列として配列され、前記第1方向と前記第2方向とは異なり、前記画素回路は駆動トランジスタと蓄積コンデンサを含み、前記駆動トランジスタは、前記発光素子に接続され、前記発光素子を流れる駆動電流を制御するように構成され、前記蓄積コンデンサは第1コンデンサ電極と第2コンデンサ電極を含み、前記第1コンデンサ電極は第1電源線電圧を受信するように構成され、前記複数のサブ画素は第1サブ画素を含み、前記第1サブ画素はシールド電極をさらに含み、前記シールド電極及び前記第1サブ画素の第1コンデンサ電極は、一体構造として同層に設けられ、前記シールド電極は第1遮断部と第2遮断部を含み、前記第2遮断部は前記第2方向に沿って前記第1コンデンサ電極から延びており、前記第1遮断部は、前記第1方向に沿って前記第2遮断部から延びており、前記表示基板は半導体パターンをさらに含み、前記半導体パターンは前記駆動トランジスタのアクティブ層と同一の半導体層に位置し、前記ベース基板に垂直な方向において、前記第1遮断部と前記半導体パターンは少なくとも部分的に重なる。
【0081】
半導体層の性質が光照射により変化して不安定になりやすいが、半導体パターンを遮断するための第1遮断部が設けられることによって、当該半導体パターンの安定性を高めることができる。例えば、該半導体パターンは、トランジスタのアクティブ層の一部、例えば該アクティブ層の半導体領域や導体化領域であってもよく、このような場合、上記の構成は、トランジスタの安定性を効果的に高めることができる。
【0082】
図2は、本開示の少なくとも1つの実施例による表示基板の模式図である。図2に示すように、該表示基板20は、ベース基板100と、前記ベース基板100上に順次設けられた第1絶縁層301、第1導電層201、第2絶縁層302、及び第2導電層202と、を含む。図2においては、第1絶縁層101はベース基板100上に直接位置することが示されているが、これは本開示を制限するものではない。他の例では、第1絶縁層101とベース基板100との間に他の膜層、例えば他の絶縁層や導電層がさらに設けられていてもよい。
【0083】
図2に示すように、該第1絶縁層301は窪み構造G1(本開示の第1窪み構造の一例)を含み、該窪み構造G1は、該第1絶縁層301を貫通又は貫通しなくてもよい。例えば、図2に示すように、該窪み構造G1はビアであってもよく、別の例では、該窪み構造G1は溝であってもよい。本開示は、該窪み構造G1の具体的な構造を制限しない。
【0084】
該第1導電層201は第1導電構造21を含み、該第1導電構造21は窪み構造G2を含む。例えば、図2に示すように、該窪み構造G2は、該第1導電構造21が該窪み構造G1を覆うことにより形成され、該第1導電構造21は該第窪み構造G1に充填されて該窪み構造G2を形成する。ベース基板100に垂直な方向において、窪み構造G1と窪み構造G2は少なくとも部分的に重なる。
【0085】
該第1導電構造21は、ベース基板100に近い底面21aと、ベース基板100から離れた頂面21bと、該底面21aと頂面21bとの間に位置する第1側面21cと、を含む。該第1側面21cは、該第1導電構造21が下へ窪んで形成される。図2に示すように、該第1側面21cは、該窪み構造G2の1つの側壁であってもよく、該第1側面21cにおける該第2導電構造22に接触する部分は該第1絶縁層301の上面のベース基板から離れた側に位置する。該第1側面21c及び該頂面21bは、該第1導電構造21の同側に位置し、直接接続され、該第1側面21c及び該底面21aは、それぞれ該第1導電構造21の両側に位置する。
【0086】
該第2絶縁層302はビアV1(本開示の第1ビアの一例)を含み、該第2導電層202は第2導電構造22を含み、該第2導電構造22はビアV1を介して第1導電構造21に接触し、該ビアV1のベース基板での正投影と該窪み構造G1のベース基板での正投影は、少なくとも部分的に重なり、該ビアV1は該第1導電構造21の第1側面21cの少なくとも一部を露出させ、該第2導電構造22は該第1導電構造21の第1側面21cの少なくとも一部に接触する。
【0087】
該ビアV1が設けられて、該第1導電構造21の第1側面21cの少なくとも一部を露出させることによって、該第2導電構造22は、該第1導電構造21の上面21bに加えて、第1導電構造21の第1側面21cに接触し、それによって、第1導電構造21と第2導電構造22との接触面積を効果的に増大し、接触抵抗を低下させ、電気信号の伝送効率を高め、さらに、この構成により、第2導電構造22の縦方向(ベース基板に垂直な方向)での断面積を増大し、第1導電構造が基板の他の導電構造に与える干渉を効果的にシールドすることができるだけではなく、該第2導電構造の両側にある信号線同士の互相干渉も低減する。
【0088】
例えば、図2に示すように、窪み構造G1のベース基板での正投影とビアV1のベース基板での正投影は少なくとも部分的に重なり、このようにして、第2絶縁層302における窪み構造G1と重なり合う部分は下へ窪み、該第1導電構造21の第1側面21cを露出させ、それにより、第2導電構造22は該第1導電構造21の頂面21bに加えて、他の第1側面21cに接触する。
【0089】
図2に示すように、該第2導電構造22は突出部220(本開示の第1突出部の一例)を含み、該突出部220は下へ突出し、すなわち、ベース基板100に向かって突出し、該突出部220のベース基板100での正投影は該窪み構造G1のベース基板での正投影内にある。該突出部220は該第1導電構造21の第1側面21cの少なくとも一部に接触する。該突出部220は、該第2導電構造22の縦方向での断面積を効果的に増大する。
【0090】
図2に示すように、該第1導電構造21の第1側面21cは突出曲面21dを含み、該第2導電構造22の突出部220は該突出曲面の少なくとも一部を覆う。
【0091】
図2に示すように、該第1導電構造21は、該第1窪み構造G1中に位置し、かつ該突出曲面21dに接続された接続部21fを含み、ベース基板100の板面に平行する方向において、該突出曲面21dは該接続部21fに対して該第1窪み構造G1の中央部に向かって突出する。
【0092】
該第1側面21cにおける該第2導電構造22に接触する少なくとも一部を突出曲面にすることによって、接触面積をさらに増大することができるだけではなく、該第2導電構造22における該第1側面21cとラップした部分の傾きを低減させ、該突出部220が急勾配すぎることで破断することを回避する。
【0093】
例えば、図2に示す断面(本開示の第1断面の一例)内において、該突出曲面の接線と該第1導電構造21の頂面21bとがなす角は、70度よりも大きく、また、上から下に向かうに従って小さくなる。
【0094】
図2に示すように、該第1導電構造21は、第1絶縁層301のベース基板から離れた側に位置し、第2導電構造22に接触する接触部211を含み、該接触部211は、例えば該第1導電構造21の該第2導電構造22に接触する範囲内の縦方向の切断部であると考えられる。
【0095】
図2に示すように、該接触部211は、該窪み構造G1に面する突出部210(本開示の第2突出部の一例)を含み、該突出部210のベース基板での正投影は、該窪み構造G1のベース基板での正投影内にある。例えば、図2に示すように、該突出部210は、該接触部211の該窪み構造G1に近い端部であって、該接触部211の頂面における底面に対して窪み構造G1に向かって突出する部分である。図2に示すように、該突出部210における窪み構造G1に面する表面は該第1側面21cの一部である。
【0096】
例えば、図2に示すように、ベース基板の板面に平行する基準方向Fにおいて、該突出部210の最大寸法は、該第1導電構造21における該窪み構造G1の側面(側壁)を覆う部分の最大厚さよりも大きい。
【0097】
図2に示すように、該接触部211における窪み構造G1に近い側面は該第1側面21cの一部であり、すなわち、該第1側面21cにおける該第1絶縁層301の上面の、ベース基板から離れた側に位置する部分であり、該部分は第1側面部分とされる。該第1導電構造21は、窪み構造G1から離れた第2側面21dをさらに含む。該第1側面部分のベース基板に垂直な方向の寸法は、該第2側面21dのベース基板に垂直な方向の寸法よりも大きい。図2に示すように、該第2側面21dは第2導電構造22に接触しない。例えば、該第1導電構造21の頂面21bにおける第2側面21に接続された少なくとも一部は該第2導電層202から分離している。
【0098】
第1側面部分は第2導電構造22に接触するが、第2側面21dは第2導電構造22に接触しないため、第1側面部分の縦方向寸法を大きく設定することによって、第2導電構造22における該第1導電構造21の頂面21bに接触する部分の平坦度を向上させ、後続の作製プロセスの歩留まりを向上させるのに有利である。
【0099】
図2に示す断面内であって基準方向Fにおいて、突出部210の最大寸法は、該第1導電層21における該窪み構造G1の側面を覆う部分(すなわち、窪み構造G2の窪み構造G1内に位置する側壁)の最大厚さよりも大きく、該基準方向Fはベース基板の板面に平行する。このような構成により、該突出部220は突出部210にラップしやすくなる。
【0100】
例えば、図2に示すように、該表示基板20は第1断面、すなわち図2に示す断面を有し、該窪み構造G1は、該第1断面内であって基準方向Fに沿う寸法をbとし、該第1断面内では、該ビアV1と窪み構造G1との重なり領域の該基準方向Fの寸法はcとされる。例えば、図2に示すように、窪み構造又はビア構造と他の構造との重なり領域を計算する際に、該窪み構造又はビア構造の該第1断面内の最低点の間の距離を該窪み構造又はビア構造の範囲とする。以下の各実施例でも同様であるので、詳細な説明を省略する。
【0101】
該第1導電構造21の第1側面21cにおける第2導電構造22で覆われた部分の、ベース基板100に垂直な方向の寸法をd、該第1導電構造21の接触部211の、前記ベース基板に垂直な方向の寸法をeとする。
【0102】
例えば、該第1側面21cにおける該第2導電構造22で覆われていない部分の、前記ベース基板に垂直な方向の寸法(n-d)は、該第2側面21dの前記ベース基板に垂直な方向の寸法eよりも大きい。
【0103】
例えば、c/bは0.1よりも大きく、d/eは0.3よりも大きい。
【0104】
該第1導電構造21の第1側面21cにおける該第2導電構造22で覆われた部分の寸法と該第1側面21cの寸法との比r1は、該ビアV1と窪み構造G1との重なり合い寸法と該窪み構造G1の寸法との比r2に正比例し、つまり、ビアV1と窪み構造G1との重なり合いの比r2が大きいほど、第2導電構造22で覆われた第1導電構造21の第1側面21cの寸法が大きい。上記の構成によって、第2導電構造22は第1導電構造21の側面を効果的に被覆し、これらの両方の接触抵抗を効果的に低下させる。
【0105】
例えば、第2導電層202と第1導電層201は、材質が異なる。例えば、第2導電層202はITO/AG/ITOの積層構造を含み、第1導電層201はTI/AL/TIの積層構造を含む。
【0106】
例えば、c/bは0.15よりも大きく、d/eは0.8よりも小さい。
【0107】
例えば、c/bは0.19よりも小さく、d/eは0.5よりも小さい。
【0108】
例えば、該第2導電構造22が発光素子の画素電極(例えば正極)として構成される場合、該第2導電構造22の表面に発光材料が形成されており、該発光材料の性能が該第2導電構造22の表面の平坦度による影響を受けることから、該第2導電構造22の平坦度が低すぎると、発光素子の発光効率が低下する。ビアV1と窪み構造G1との重なり合い寸法を所定の範囲内でできるだけ小さくすると、第2導電構造22の平坦度を高め、表示基板の表示性能を向上させるのに有利である。
【0109】
例えば、図2に示すように、該第1断面内において、窪み構造G1の最大深さをi、該窪み構造G1の該第1断面内の1つの側辺とベース基板の板面とがなす角をj、該第2導電構造22における該第1導電構造21に接触する部分の前記ベース基板に垂直な方向の寸法をkとする。図2に示すように、該窪み構造G1は、該第1断面内の形状が逆台形である。例えば、該側辺は、該窪み構造G1における該突出部210に近い側の側辺である。
【0110】
例えば、d/e<0.0273*i*sin(j)/kである。
【0111】
例えば、c/b<0.0102*i*sin(j)/kである。
【0112】
該第1側面21cにおける覆われた部分の寸法は窪み構造G1の深さ、窪み構造G1の底角と正の相関を持ち、第2導電層202の厚さと負の相関を持ち、所定の範囲内でd/e又はc/bを小さくすると、ビアV1と窪み構造G1との重なり合い部分を減少させ、第2導電構造22の下向きの突出部220の寸法を減少させ、第2導電層22の平坦度を高めることができる。
【0113】
例えば、第1側面21cのベース基板に垂直な方向の寸法をn、該第2側面部分のベース基板100に垂直な方向の寸法をeとすると。例えば、0.1*(n/e)/sin(j)>(d/n)である。
【0114】
第2側面21dの寸法に対する第1側面21cの寸法の比(n/e)が大きいほど、覆うべき面積が大きく、すなわち、n/eはd/nに比例し、該窪み構造G1の底角が大きいほど、該窪み構造G1の対応する側壁の傾きが大きくなり、水蒸気が表面に滞在しにくく、これを覆うニーズが低下し、すなわち、sin(j)はd/nに反比例する。n/e及びsin(j)の値に応じてd/nの値を調整することによって、第1導電構造の露出側面を十分に保護し、水蒸気による腐食を低減させ、第1導電構造の耐用年数を延ばす。
【0115】
例えば、0.08*(n/e)/sin(j)>d/nである。
【0116】
上記の構成によって、第1側面21cにおける覆われた部分の寸法はより小さくなり、第2導電構造22の平坦度は向上する。
【0117】
一例では、b=2.821μm、c=0.599μm、c/b=0.212、d=0.3339μm、e=0.5872μm、d/e=0.569である。
【0118】
別の示例では、b=2.816μm、c=0.6465、c/b=0.2296、d=0.5603μm、e=0.8477、d/e=0.661μmである。
【0119】
図3は、本開示の別の実施例による表示基板の模式図である。図3に示すように、第1絶縁層301は、窪み構造G1と間隔を置いて配置された窪み構造G3(本開示の第2窪み構造の一例)をさらに含み、該窪み構造G2は、該第1絶縁層301を貫通又は貫通しなくてもよい。例えば、図3に示すように、該窪み構造G2はビアであってもよく、別の例では、該窪み構造G2は溝であってもよい。本開示は、該窪み構造G2の具体的な構造を制限しない。
【0120】
図3に示すように、例えば、該第1導電構造21は窪み構造G4をさらに含む。例えば、該窪み構造G4は、該第1導電構造21が該窪み構造G3を覆うことにより形成され、該第1導電構造21は該第窪み構造G3に充填されて該窪み構造G4を形成する。ベース基板100に垂直な方向において、窪み構造G3と窪み構造G4は、少なくとも部分的に重なる。
【0121】
図3に示すように、該第1導電構造21は、底面21aと頂面21bとの間に位置する第2側面21eをさらに含み、該第2側面21eは該第1側面21cに対向する。例えば、該第2側面21e及び該第1側面21cは該頂面21bによって接続される。
【0122】
例えば、該第2側面21eのベース基板での正投影と、窪み構造G3のベース基板での正投影とは、少なくとも部分的に重なる。該第1ビアV1はまた、第2側面21eの少なくとも一部を露出させ、該第2導電構造22はまた、該第1導電構造21の第2側面21eの少なくとも一部を覆う。
【0123】
該窪み構造G1及び窪み構造G3は、それぞれ該ビアV1の両側に位置し、かつ、いずれも該ビアV1のベース基板に垂直な方向の少なくとも一部と重なり、それによって、第2絶縁層302は下へ窪んで、該第1側面21c及び第2側面21eの一部をそれぞれ露出させ、すなわち、該第1導電構造21は、該ビアV1内で上へ凸起した形態を持ち、該第2導電構造23は、該第1導電構造の頂面21b、第1側面21c、及び第2側面21eのいずれにも接触し、それによって、接触面積をさらに増大し、接触抵抗を低下させ、シールド能力や保護能力を高める。
【0124】
例えば、図3に示す断面内において、第1導電構造21は、第1側面21cにおける第2導電構造22で覆われた部分の寸法と第2側面21eにおける該第2導電構造22で覆われた部分の寸法とが異なる。
【0125】
例えば、図3に示すように、該ビアV1のベース基板での正投影と該窪み構造G1のベース基板での正投影との重なり面積と、該ビアV1のベース基板での正投影と該窪み構造G2のベース基板での正投影との重なり面積とは、異なる。
【0126】
例えば、図3に示すように、ベース基板の板面に平行する基準方向Fにおいて、該ビアV1のベース基板での正投影と該窪み構造G1のベース基板での正投影との重なり寸法c1と、該ビアV1のベース基板での正投影と該窪み構造G2のベース基板での正投影との重なり寸法c2とは、異なる。
【0127】
図4は、本開示の少なくとも1つの実施例による表示基板の平面模式図であり、図2及び図3に示す断面構造は、例えば、図4に示す表示基板の断面構造であってもよい。
【0128】
図4に示すように、該表示基板20は、表示領域110と、表示領域110外の非表示領域103と、を含んでもよい。例えば、非表示領域103は、表示領域110の外周領域に位置する。該表示基板20は、表示領域110内の複数のサブ画素Pを含む。例えば、該複数のサブ画素はアレイ状に配置され、例えば、第1方向D1及び第2方向D2において複数の画素行及び複数の画素列として配列される。該第1方向D1及び第2方向D2は異なり、例えば両方は直交する。例えば、該画素行及び画素列は必ずしも厳格な直線に沿って延びるわけではなく、曲線(例えば折れ線)に沿って延びてもよく、この曲線は、全体的には、それぞれ第1方向D1又は第2方向D2に沿って延びている。
【0129】
各サブ画素は、発光素子を発光駆動する画素回路を含み、複数の画素回路は、第1方向D1及び第2方向D2にアレイ状に配列される。例えば、サブ画素は、従来のRGBの方式で画素ユニットを構成し、フルカラー表示を達成させ、本開示は、サブ画素の排列方式やフルカラー表示を達成させる方式を制限しない。
【0130】
例えば、図4に示すように、該表示基板20は、表示領域110内に位置し第1方向D1に延びているリード線(例えばゲート線11)と、第2方向D2に延びている複数本のリード線(例えばデータ線12)と、をさらに含み、該複数本の横方向リード線と複数本の縦方向リード線は互いに交差しており、表示領域110において複数の画素領域を画定し、画素領域ごとに1つのサブ画素100が設けられている。図2には、ゲート線11、データ線12及びサブ画素100の表示基板での位置関係が大体示されているが、具体的には、実際のニーズに応じて設計してもよい。
【0131】
該画素回路は、例えば、2T1C(すなわち、2つのトランジスタと1つのコンデンサ)画素回路、4T2C、5T1C、7T1CなどのnTmC(n、mは正の整数)画素回路である。別の実施例では、該画素回路は、補償サブ回路をさらに含んでもよく、該補償サブ回路は、内部補償サブ回路又は外部補償サブ回路を含み、補償サブ回路は、トランジスタやコンデンサなどを含んでもよい。例えば、必要に応じて、該画素回路は、リセット回路、発光制御サブ回路や検出回路などをさらに含んでもよい。例えば、該表示基板は、非表示領域内に位置するゲート駆動回路13及びデータ駆動回路14をさらに含んでもよい。該ゲート駆動回路13は、ゲート線11を介して画素回路に接続され、各種走査信号を供給し、該データ駆動回路14は、データ線12を介して画素回路に接続され、データ信号を供給する。図4に示すゲート駆動回路13とデータ駆動回路14、ゲート線11とデータ線12の表示基板での位置関係は例示的なものに過ぎず、実際の配置位置は必要に応じて設計されてもよい。
【0132】
例えば、表示基板20は制御回路(図示せず)をさらに含んでもよい。例えば、該制御回路は、データ駆動回路14を制御して該データ信号を印加するとともに、ゲート駆動回路を制御して該走査信号を印加するように構成される。該制御回路の一例はタイミング制御回路(T-con)である。制御回路は、様々な形態であってもよく、例えばプロセッサやメモリを含み、メモリは実行可能コードを含み、プロセッサは該実行可能コードを実行することで上記の検出方法を実行する。
【0133】
例えば、プロセッサは、中央処理装置(CPU)、又はデータ処理能力/又は命令実行能力を備えた他の形態の処理装置であってもよく、例えば、マイクロプロセッサ、プログラマブルロジックコントローラ(PLC)などを含んでもよい。
【0134】
例えば、記憶装置は、揮発性メモリ/又は不揮発性メモリのような様々な形態のコンピュータ可読記憶媒体を含むことができる1つ又は複数のコンピュータプログラム製品を含んでもよい。揮発性メモリは、例えば、ランダムアクセスメモリ(RAM)及び/又はキャッシュメモリ(キャッシュ)等を含んでもよい。不揮発性メモリは、例えば、読み出し専用メモリ(ROM)、ハードディスク、フラッシュメモリなどを含んでもよい。コンピュータ可読記憶媒体には、プロセッサによって実行されて所望の機能を達成させることができる1つ又は複数のコンピュータプログラム命令が記憶されてもよい。コンピュータ可読記憶媒体には、様々なアプリケーションプログラムや様々なデータも記憶され得る。
【0135】
該画素回路は、駆動サブ回路、データ書き込みサブ回路、補償サブ回路、及び記憶サブ回路を含んでもよく、必要に応じて、発光制御サブ回路、リセット回路などをさらに含んでもよい。図5Aは、画素回路の一例の模式図を示す。
【0136】
図5Aに示すように、該画素回路は、駆動サブ回路122、データ書き込みサブ回路126、及び補償サブ回路128を含む。
【0137】
例えば、該駆動サブ回路122は、制御端子(すなわち、制御電極)122a、第1端子122b、及び第2端子122cを含み、かつ、発光素子120に接続されるように構成され、かつ、該制御電極での電圧に応じて、発光素子120を駆動するための駆動電流を制御するように構成される。駆動サブ回路122の制御端子122aは第1ノードN1に接続され、駆動サブ回路122の第1端子122bは第2ノードN2に接続され、駆動サブ回路122の第2端子122cは第3ノードN3に接続される。
【0138】
例えば、データ書き込みサブ回路126は、駆動サブ回路122に接続され、第1走査信号に応答してデータ信号を駆動サブ回路122の第1端子122bに書き込むように構成される。例えば、図5Aに示すように、該データ書き込み回路126は、制御端子126a、第1端子126b、及び第2端子126cを含み、該制御端子126aは、第1走査信号Ga1を受信するように構成され、第1端子126bは、データ信号Vdを受信するように構成され、第2端子126cは、駆動サブ回路122の第1端子122b(すなわち、第2ノードN2)に接続される。該データ書き込みサブ回路126は、該第1走査信号Ga1に応答して該データ信号Vdを駆動サブ回路122の第1端子122bに書き込むように構成される。例えば、データ書き込みサブ回路126の第1端子126bは、データ線12に接続され、該データ信号Vdを受信し、制御端子126aは、走査線であるゲート線11に接続され、該第1走査信号Ga1を受信する。例えば、データ書き込み及び補償段階では、データ書き込みサブ回路126は、第1走査信号Ga1に応答してオンになり、データ信号を駆動サブ回路122の第1端子122b(第2ノードN2)に書き込むとともに、データ信号を記憶することができ、それによって、例えば発光段階においては、該データ信号に基づいて、発光素子120を発光駆動する駆動電流を生成することができる。
【0139】
例えば、補償サブ回路128は、駆動サブ回路122に接続され、第2走査信号に応答して駆動サブ回路122を補償するように構成され、該第2走査信号は、第1走査信号と同一であるか、又は異なってもよい。例えば、図5Aに示すように、該補償サブ回路128は、制御端子128a、第1端子128b、及び第2端子128cを含み、補償サブ回路128の制御端子128aは、第2走査信号Ga2を受信するように構成され、補償サブ回路128の第1端子128b及び第2端子128cは、それぞれ、駆動サブ回路122の第2端子122c及び制御端子122aに電気的に接続され、補償サブ回路128は、該第2走査信号Ga2に応答して該駆動サブ回路122に対して閾値補償を行うように構成される。
【0140】
例えば、該画素回路は、記憶サブ回路127、第1発光制御サブ回路123、第2発光制御サブ回路124、並びに、第1リセットサブ回路125及び第2リセットサブ回路129をさらに含む。
【0141】
例えば、第1走査信号Ga1は第2走査信号Ga2と同じであってもよい。例えば第1走査信号Ga1は、第2走査信号Ga2と同様な信号出力端に接続されてもよい。例えば、第1走査信号Ga1は、第2走査信号Ga2と同様な走査線を介して伝送されてもよい。
【0142】
別の例では、第1走査信号Ga1は、第2走査信号Ga2と異なってもよい。例えば、第1走査信号Ga1は、第2走査信号Ga2とは異なる信号出力端に接続されてもよい。例えば、第1走査信号Ga1及び第2走査信号Ga2は、それぞれ、異なる走査線を介して伝送されてもよい。
【0143】
記憶サブ回路127は、第1端子(第1記憶電極ともいう)127aと第2端子(第2記憶電極ともいう)127bを含み、該記憶サブ回路の第1端子127aは、第1電源線電圧VDDを受信するように構成され、記憶サブ回路の第2端子127bは駆動サブ回路の制御端子122aに電気的に接続される。例えば、データ書き込み及び補償段階では、補償サブ回路128は、該第2走査信号Ga2に応答してオンになり、データ書き込みサブ回路126によって書き込まれたデータ信号を該記憶サブ回路127に記憶してもよく、また、補償サブ回路128は、駆動サブ回路122の制御端子122aと第2端子122cとを電気的に接続してもよく、それによって、駆動サブ回路122の閾値電圧の関連情報も該記憶サブ回路に記憶され、例えば発光段階では、記憶されたデータ信号及び閾値電圧を利用して駆動サブ回路122を制御し、駆動サブ回路122の出力を補償することが可能とされる。
【0144】
例えば、記憶サブ回路127は、駆動サブ回路122の制御端子122a及び第1電圧端子VDDに電気的に接続され、データ書き込みサブ回路126によって書き込まれたデータ信号を記憶するように構成される。例えば、データ書き込み及び補償段階において、補償サブ回路128は、該第2走査信号Ga2に応答してオンになり、データ書き込みサブ回路126によって書き込まれたデータ信号を該記憶サブ回路127に記憶してもよい。例えば、また、データ書き込み及び補償段階においては、補償サブ回路128は、駆動サブ回路122の制御端子122aと第2端子122cを電気的に接続してもよく、それによって、駆動サブ回路122の閾値電圧の関連情報も該記憶サブ回路に記憶され、例えば発光段階では記憶されたデータ信号及び閾値電圧を利用して駆動サブ回路122を制御し、駆動サブ回路122の出力を補償することが可能とされる。
【0145】
例えば、第1発光制御サブ回路123は、駆動サブ回路122の第1端子122b(第2ノードN2)及び第1電圧端子VDDに接続され、かつ、第1発光制御信号EM1に応答して、第1電圧端子VDDの第1電源線電圧を駆動サブ回路122の第1端子122bに印加するように構成される。例えば、図5Aに示すように、第1発光制御サブ回路123は、第1発光制御端子EM1、第1電圧端子VDD及び第2ノードN2に接続される。
【0146】
例えば、第2発光制御サブ回路124は、第2発光制御端子EM2、発光素子120の第1端子134及び駆動サブ回路122の第2端子122cに接続され、かつ、第2発光制御信号に応答して、駆動電流を発光素子122に印加可能にするように構成される。
【0147】
例えば、発光段階においては、第2発光制御サブ回路123は、第2発光制御端子EM2による第2発光制御信号EM2に応答してオンになり、それによって、駆動サブ回路122は第2発光制御サブ回路123を介して発光素子120に電気的に接続され、発光素子120を駆動して駆動電流の制御下で発光させることができ、非発光段階においては、第2発光制御サブ回路123は、第2発光制御信号EM2に応答してオフになり、電流が発光素子120を流れて発光させることを回避し、それによって、表示装置のコントラストを高めることができる。
【0148】
また、例えば、初期化段階においては、第2発光制御サブ回路124は、第2発光制御信号に応答してオンになり、リセット回路と組み合わせて駆動サブ回路122及び発光素子120をリセットしてもよい。
【0149】
例えば、第2発光制御信号EM2は、第1発光制御信号EM1と同じであってもよく、例えば第2発光制御信号EM2は、第1発光制御信号EMとは同じ信号出力端に接続されてもよく、例えば、第2発光制御信号EM2は、第1発光制御信号EMとは同じ発光制御線を介して伝送されてもよい。
【0150】
別の例では、第2発光制御信号EM2は、第1発光制御信号EM1と異なってもよい。例えば、第2発光制御信号EM2及び第1発光制御信号EM1は、それぞれ、異なる信号出力端に接続されてもよい。例えば、第2発光制御信号EM2及び第1発光制御信号EM1は、それぞれ、異なる発光制御線を介して伝送されてもよい。
【0151】
例えば、第1リセットサブ回路125は、第1リセット電圧端子Vinit1及び駆動サブ回路122の制御端子122a(第1ノードN1)に接続され、かつ、第1リセット制御信号Rst1に応答して、第1リセット電圧Vinit1を駆動サブ回路122の制御端子122aに印加するように構成される。
【0152】
例えば、第2リセットサブ回路129は、第2リセット電圧端子Vinit2及び発光素子122の第1端子122b(第4ノードN4)に接続され、かつ、第2リセット制御信号Rst2に応答して、第2リセット電圧Vinit2を発光素子120の第1端子134に印加するように構成される。例えば、該第1リセット電圧Vinit1及び該第2リセット電圧Vinit2は、同じ電圧信号であってもよく、異なる電圧信号であってもよい。例えば、該第1リセット電圧端子Vinit1及び第2リセット電圧端子Vinit2は、同じリセット電圧を受信するように、同一のリセット電圧源端子(例えば非表示領域にあるもの)に接続されてもよい。
【0153】
例えば、第1リセットサブ回路125及び第2リセットサブ回路129は、それぞれ、第1リセット制御信号Rst1及び第2リセット制御信号Rst2に応答してオンになり、第2リセット電圧Vinit2を第1ノードN1、第1リセット電圧Vinit1を発光素子120の第1端子134に印加してもよく、それによって、駆動サブ回路122、補償サブ回路128及び発光素子120をリセットし、前の発光段階による影響を解消することができる。
【0154】
例えば、各行のサブ画素の第2リセット制御信号Rst2は、当該行のサブ画素の第1走査信号Ga1と同じ信号であってもよく、これらの両方は同一のゲート線11を介して伝送されてもよい。例えば、各行のサブ画素の第1リセット制御信号Rst1は、前の行のサブ画素の第1走査信号Ga1と同じであってもよく、これらの両方は同一のゲート線11を介して伝送されてもよい。
【0155】
例えば、発光素子120は、第1端子(第1電極又は画素電極ともいう)134と第2端子(第2電極ともいう)135を含み、発光素子120の第1端子134は第4ノードに接続され、発光素子120の第2端子135は、第2電圧端子VSSに接続されるように構成される。例えば、一例では、図5Aに示すように、駆動サブ回路122の第2端子122cは、第2発光制御サブ回路124を介して第4ノードN4に接続されてもよい。本開示の実施例は、このような場合を含むが、これに限定されない。
【0156】
なお、本開示の実施例の説明において、第1ノードN1、第2ノードN2、第3ノードN3、及び第4ノードN4は必須な部材であるとは限らず、表示回路図における関連回路が接続される集合点である。
【0157】
なお、本開示の実施例の説明において、符号Vdは、データ信号端子もデータ信号のレベルも表すことができ、同様に、符号Ga1、Ga2は、第1走査信号、第2走査信号も第1走査信号端子と第2走査信号端子も表すことができ、Rst1、Rst2は、リセット制御端子もリセット制御信号も表すことができ、符号Vinit1、Vinit2は、第1リセット電圧端子と第2リセット電圧端子も第1リセット電圧と第2リセット電圧も表すことができ、符号VDDは、第1電圧端子も第1電源線電圧も表すことができ、符号VSSは、第2電圧端子も第2電源線電圧も表すことができる。以下の各実施例においても同様であるので、詳細な説明を省略する。
【0158】
図5Bは、図5Aに示す画素回路の具体的な実装の一例の回路図である。図5Bに示すように、該画素回路は、第1~第7トランジスタT1、T2、T3、T4、T5、T6、T7と、蓄積コンデンサCstと、を含む。
【0159】
例えば、図5Bに示すように、駆動サブ回路122は、第1トランジスタT1(すなわち、駆動トランジスタ)として実装されてもよい。第1トランジスタT1のゲートは、駆動サブ回路122の制御端子122aとして、第1ノードN1に接続され、第1トランジスタT1の第1極は、駆動サブ回路122の第1端子122bとして、第2ノードN2に接続され、第1トランジスタT1の第2極は、駆動サブ回路122の第2端子122cとして、第3ノードN3に接続される。
【0160】
例えば、図5Bに示すように、データ書き込みサブ回路126は、第2トランジスタT2として実装されてもよい。第2トランジスタT2のゲートは、第1走査線(第1走査信号端子Ga1)に接続され、第1走査信号を受信し、第2トランジスタT2の第1極は、データ線(データ信号端子Vd)に接続され、データ信号を受信し、第2トランジスタT2の第2極は駆動サブ回路122の第1端子122b(第2ノードN2)に接続される。
【0161】
例えば、図5Bに示すように、補償サブ回路128は、第3トランジスタT3(すなわち、補償トランジスタ)として実装されてもよい。第3トランジスタT3のゲート、第1極、及び第2極は、それぞれ、該補償サブ回路の制御端子128a、第1端子128b、及び第2端子128cとして機能する。第3トランジスタT3のゲートは、第2走査線(第2走査信号端子Ga2)に接続され、第2走査信号を受信するように構成され、第3トランジスタT3の第1極は、駆動サブ回路122の第2端子122c(第3ノードN3)に接続され、第3トランジスタT3の第2極は、駆動サブ回路122の制御端子122a(第1ノードN1)に接続される。例えば、図5Bに示すように、記憶サブ回路127は、蓄積コンデンサCstとして実装されてもよく、該蓄積コンデンサCstは、第1コンデンサ電極Caと第2コンデンサ電極Cbを含み、該第1コンデンサ電極Caは第1電圧端子VDDに接続され、該第2コンデンサ電極Cbは駆動サブ回路122の制御端子122aに接続される。
【0162】
例えば、図5Bに示すように、第1発光制御サブ回路123は、第4トランジスタT4として実装されてもよい。第4トランジスタT4のゲートは、第1発光制御線(第1発光制御端子EM1)に接続され、第1発光制御信号を受信し、第4トランジスタT4の第1極は、第1電圧端子VDDに接続され、第1電源線電圧を受信し、第4トランジスタT4の第2極は、駆動サブ回路122の第1端子122b(第2ノードN2)に接続される。
【0163】
例えば、発光素子120は、具体的には、発光ダイオード(LED)として実装され、例えば有機発光ダイオード(OLED)、量子ドット発光ダイオード(QLED)、又は無機発光ダイオード、例えばマイクロ発光ダイオード(Micro LED)又はマイクロOLEDであってもよい。例えば、発光素子120は、トップエミッション構造、ボトムエミッション構造、又は両面放射構造であってもよい。該発光素子120は、赤色光、緑色光、青色光や白色光などを発し得る。本開示の実施例は、発光素子の具体的な構造を制限しない。
【0164】
例えば、該発光素子120は、第1電極134、第2電極135、及び第1電極134と第2電極135との間に介在している有機機能層を含み、該有機機能層は発光層を含むが、必要に応じて、正孔注入層、正孔輸送層、電子注入層、電子輸送層などを含んでもよい。
【0165】
例えば、発光素子120の第1電極134(画素電極ともいう。例えば正極)は、第4ノードN4に接続され、第2発光制御サブ回路124を介して駆動サブ回路122の第2端子122cに接続されるように構成され、発光素子120の第2電極135(例えば負極)は、第2電圧端子VSSに接続され、第2電源線電圧VSSを受信するように構成され、駆動サブ回路122の第2端子122cから発光素子120への回路により発光素子の輝度が決まる。例えば第2電圧端子は接地してもよく、すなわち、VSSは0Vであってもよい。例えば、第2電圧電源線の電圧VSSは、負の電圧であってもよい。
【0166】
例えば、第2発光制御サブ回路124は、第5トランジスタT5として実装されてもよい。第5トランジスタT5のゲートは、第2発光制御線(第2発光制御端子EM2)に接続され、第2発光制御信号を受信し、第5トランジスタT5の第1極は、駆動サブ回路122の第2端子122c(第3ノードN3)に接続され、第5トランジスタT5の第2極は、発光素子120の第1端子134(第4ノードN4)に接続される。
【0167】
例えば、第1リセットサブ回路125は、第6トランジスタT6として実装されてもよく、第2リセットサブ回路は、第7トランジスタT7として実装されてもよい。第6トランジスタT6のゲートは、第1リセット制御端子Rst1に接続され、第1リセット制御信号Rst1を受信するように構成され、第6トランジスタT6の第1極は、第1リセット電圧端子Vinit1に接続され、第1リセット電圧Vinit1を受信し、第6トランジスタT6の第2極は、第1ノードN1に接続されるように構成される。第7トランジスタT7のゲートは、第2リセット制御端子Rst2に接続され、第2リセット制御信号Rst2を受信するように構成され、第7トランジスタT7の第1極は、第2リセット電圧端子Vinit2に接続され、第2リセット電圧Vinit2を受信するように構成され、第7トランジスタT7の第2極は、第4ノードN4に接続されるように構成される。
【0168】
なお、本開示の実施例で使用されるトランジスタは、すべて、薄膜トランジスタ、電界効果トランジスタや特性が同じ他のスイッチングデバイスであってもよいが、本開示の実施例では、薄膜トランジスタを例として説明する。ここで使用されるトランジスタのソースとドレインは、構造的に対称であってもよく、このため、そのソースとドレインは、構造上同様である。本開示の実施例では、トランジスタのゲート以外の両極を区別するために、その一方を第1極、他方を第2極とする。
【0169】
さらに、トランジスタは、特性によっては、N型トランジスタとP型トランジスタに分けられる。トランジスタがP型トランジスタである場合、オン電圧はローレベル電圧(例えば、0V、-5V、-10V又は他の適切な電圧)、オフ電圧はハイレベル電圧(例えば、5V、10V又は他の適切な電圧)であり、トランジスタがN型トランジスタである場合、オン電圧はハイレベル電圧(例えば、5V、10V又は他の適切な電圧)、オフ電圧はローレベル電圧(例えば、0V、-5V、-10V又は他の適切な電圧)である。例えば、図5Bに示すように、該第1~第7トランジスタT1-T7は、すべて、P型トランジスタ、例えば低温ポリシリコン薄膜トランジスタである。しかし、本開示の実施例では、トランジスタのタイプについて制限はなく、トランジスタのタイプが変化すると、回路における接続関係がその分調整されればよい。
【0170】
以下、図5Cに示す信号タイミング図を参照して、図5Bに示す画素回路の作動原理について説明する。図5Cに示すように、フレーム毎の画像の表示には、それぞれ、初期化段階1、データ書き込み及び補償段階2、及び発光段階3という3つの段階が含まれている。
【0171】
図5Cに示すように、本実施例では、第1走査信号Ga1及び第2走査信号Ga2は同じ信号を用い、第1発光制御信号EM1及び第2発光制御信号EM2は同じ信号を用い、かつ、第2リセット制御信号Rst2及び第1走査信号Ga1/第2走査信号Ga2の波形が同じであり、すなわち、第2リセット制御信号Rst2、第1走査信号Ga1/第2走査信号Ga2は、同じ信号を用いてもよい。自行のサブ画素の第1リセット信号Rst1と前行のサブ画素の第1走査信号Ga1/第2走査信号Ga2とは、波形が同じであり、すなわち、同じ信号を用いる。ただし、これは本開示を制限するものではなく、他の実施例では、第1走査信号Ga1、第2走査信号Ga2、第1リセット制御信号Rst1、第2リセット制御信号Rst2として異なる信号が使用され、第1発光制御信号EM1及び第2発光制御信号EM2として異なる信号がそれぞれ使用されてもよい。
【0172】
初期化段階1においては、第1リセット制御信号Rst1を入力して第6トランジスタT6をオンにし、第1リセット電圧Vinit1を第1トランジスタT1のゲートに印加し、該第1ノードN1をリセットする。
【0173】
データ書き込み及び補償段階2において、第1走査信号Ga1、第2走査信号Ga2及びデータ信号Vdを入力して、第2トランジスタT2及び第3トランジスタT3をオンにし、データ信号Vdを第2トランジスタT2によって第2ノードN2に書き込み、第1トランジスタT1及び第3トランジスタT3によって第1ノードN1を充電し、第1ノードN1の電位がVd+Vthになると、第1トランジスタT1をオフにし、ここで、Vthは第1トランジスタT1の閾値電圧である。該第1ノードN1の電位は、蓄積コンデンサCstに記憶されて維持され、つまり、データ信号及び閾値電圧Vthを含む電圧情報は、後の発光段階においてグレースケール表示データを供給することや第1トランジスタT1自体の閾値電圧を補償することのために、蓄積コンデンサCstに記憶される。
【0174】
データ書き込み及び補償段階2においては、第2リセット制御信号Rst2を入力して第7トランジスタT7をオンにし、第2リセット電圧Vinit2を第4ノードN4に印加し、該第4ノードN4をリセットしてもよい。例えば、該第4ノードN4のリセットは初期化段階1で行われてもよく、例えば、第1リセット制御信号Rst1及び第2リセット制御信号Rst2は異なってもよい。本開示の実施例はこれを制限しない。
【0175】
発光段階3においては、第1発光制御信号EM1及び第2発光制御信号EM2を入力して第4トランジスタT4、第5トランジスタT5、及び第1トランジスタT1をオンにし、第5トランジスタT5によって駆動電流をOLEDに印加して発光させる。OLEDを流れる駆動電流Iの値は以下の式によって得られる。
[式1]
I=K(VGS-Vth)=K[(Vdata+Vth-VDD)-Vth]=K(Vdata-VDD)
ここで、Kは第1トランジスタの導電率である。
【0176】
上記の式において、Vthは第1トランジスタT1の閾値電圧、VGSは第1トランジスタT1のゲートとソース(ここでは第1極)との間の電圧、Kは第1トランジスタT1自体に関連する定数値を表す。上記のIの計算式から明らかに、OLEDを流れる駆動電流Iは第1トランジスタT1の閾値電圧Vthに関係しなくなり、それによって、該画素回路への補償が達成され、プロセス及び長時間の操作により駆動トランジスタ(本開示の実施例では、第1トランジスタT1)の閾値電圧がドリフトするという問題が回避され、駆動トランジスタの駆動電流Iへの影響がなくなり、それによって、この駆動トランジスタを用いた表示装置の表示効果が向上し得る。
【0177】
以下、図5Bに示す画素回路を例にして、図6A~6B、図7図8A図8C図9A~9C、及び図10Aを参照して、本開示の少なくとも1つの実施例による表示基板の構造を例示的に説明する。
【0178】
図6Aは、本開示の少なくとも1つの実施例による表示基板20の模式図であり、図6Bは、図6Aの切断線A-A’に沿う断面図である。なお、明瞭さから、図6Bには、切断線において直接電気的接続の関係がない構造が省略されている。対照しやすさから、図8B及び9Bには、切断線A-A’の位置も示されている。
【0179】
図6Aに示すように、該表示基板20はベース基板100を含み、複数のサブ画素Pは該ベース基板100上に位置する。複数のサブ画素Pの画素回路は画素回路アレイとして構成され、例えば、該画素回路アレイは、行方向を第1方向D1、列方向を第2方向D2とする。いくつかの実施例では、各サブ画素の画素回路は、完全に同じ構造を有してもよく、すなわち、画素回路は、行方向と列方向において繰り返し配列される。
【0180】
説明の便宜上、図6Aには、2行5列サブ画素が例示されている。例えば、図6Aに示すように、サブ画素の画素回路の配列ルールは、その上方の画素電極(すなわち、発光素子の第1電極)の配列ルールと同じであってもよいし、異なってもよいが、説明の便宜上、ここでのサブ画素の配列の説明は画素回路の配列ルールを参照し、サブ画素の相対位置関係の説明は該サブ画素の画素回路の相対位置を参照し、例えば、隣接するサブ画素とは、画素回路における隣接するサブ画素を指す。以下の各実施例においても同様であるので、詳細な説明を省略する。
【0181】
図6A~6Bから分かるように、半導体層102、絶縁層401、導電層501、絶縁層402、導電層502、絶縁層403、導電層503、絶縁層404、導電層504は、ベース基板100上に順次設けられ、図6Aに示す表示基板の構造を形成する。
【0182】
図7は、図6Aに対応して、半導体層102及び導電層501を示しており、図8A及び図8Cには、導電層502のパターンが示されており、図8Bは、図7を基にして、該導電層502を示しており、図9Aは導電層503を示しており、図9Bは、図8Bを基にして、該導電層503を示しており、図10Aは、導電層504を示している。
【0183】
説明の便宜上、以下の説明においては、第nトランジスタTnのゲート、第1極、第2極、及びチャンネル領域は、それぞれ、Tng、Tns、Tnd、Tnaで表され、ここでnは1~7である。
【0184】
なお、本開示に記載された「同層に設けられる」とは、2つ(又は2つ以上)の構造が同一の堆積プロセスによって形成され、同一のパターニングプロセスによってパターン化され、同一の水平面にあるとは限らず、これらの材料が同一又は異なることを意味する。本開示における「一体構造」とは、2つ(又は2つ以上)の構造が、同一の堆積プロセスによって形成され、同一のパターニングプロセスによってパターン化されることによって形成された相互接続構造を意味し、これらの材料は同一又は異なる。
【0185】
例えば、図7に示すように、該導電層501は、それぞれのトランジスタのゲート、及び走査線や制御線を含む。該半導体層102は、第1~第7トランジスタT1-T7のアクティブ層T1a-T7aを含む。図7に示すように、該第1~第7トランジスタT1-T7のアクティブ層T1a-T7aは、互いに接続されて一体構造になる。例えば、各列のサブ画素の半導体層102は、互いに接続された一体構造であり、隣接する2列のサブ画素の半導体層は互いに離間している。
【0186】
例えば、図7に示すように、該導電層501は、第1~第7トランジスタT1-T7のゲートT1g-T7gを含む。例えば、該表示基板20では、セルフアライメントプロセスによって、第1導電層201をマスクとして該半導体層102に対して導体化処理(例えばドーピング処理)を行い、該半導体層102における該第1導電層201で覆われていない部分を導体化することで、各トランジスタのアクティブ層におけるチャンネル領域の両側にある部分を導体化し、該トランジスタの第1極及び第2極をそれぞれ形成する。
【0187】
例えば、図7に示すように、第3トランジスタT3及び第6トランジスタT6は、それぞれ、第1ゲートと第2ゲートを含むデュアルゲート構造を用い、このように、トランジスタのゲート制御能力を高め、リーク電流を低減させることができる。第3トランジスタT3及び第6トランジスタT6のいずれも第1トランジスタT1(すなわち、駆動トランジスタ)のゲート(すなわち、第1ノードN1)に直接接続されたトランジスタであるので、該第3トランジスタT3及び第6トランジスタT6の安定性が第1トランジスタT1のゲート(N1ノード)電圧の安定性に直接影響を及ぼす。デュアルゲート構造によって第3トランジスタT3及び第6トランジスタT6のゲート制御能力を高めると、トランジスタのリーク電流を低減させるのに寄与し、N1ノードの電圧を維持することに有利であり、それによって、補償段階においては、第1トランジスタT1の閾値電圧が十分に補償され、発光段階における表示基板の表示均一性が向上する。
【0188】
図7に示すように、該第3トランジスタT3は、第1ゲートT3g1、第2ゲートT3g2、及び該第1ゲートg1と第2ゲートT3g2にそれぞれ対応する第1チャンネル領域と第2チャンネル領域を含み、つまり、該第3トランジスタのアクティブ層は、ベース基板での正投影は第1ゲートT3g1のベース基板での正投影と重なり合う第1部分と、ベース基板での正投影は、第2ゲートT3g1のベース基板での正投影と重なり合う第2部分と、第3部分と、を含み。例えば、該第1ゲートT3g1は該第3トランジスタT3を制御する走査線220の本体部に位置し、該第2ゲートT3g2は、該走査線220の本体部から第2方向D2に沿って突出する突出部である。該第3トランジスタT3のアクティブ層は第3部分(本開示の半導体パターンの一例)をさらに含み、第3部分は、該アクティブ層の第1部分と第2部分との間に位置し、第1部分と第2部分を接続し、該第3部分は、該第1ゲートT3g1と第2ゲートT3g2との間に位置し、ゲートパターンで遮断されていないので、導電領域T3cに導体化される。該導電領域T3cと該第3トランジスタT3の第1極T3sは該第3トランジスタT3の第1チャンネル領域によって離間され、該導電領域T3cと該第3トランジスタT3の第2極T3dは、該第3トランジスタT3の第2チャンネル領域によって離間され、該導電領域T3cと該第3トランジスタT3の第1チャンネル領域、第2チャンネル領域とは一体構造であり、例えば、すべてポリシリコン材料を含む。同様に、第6トランジスタT6も、第1ゲートT6g1と第2ゲートT2gとの間に位置する導電領域T6cを含む。
【0189】
例えば、該第1導電層201は、互いに絶縁とされる複数本の走査線210、複数本のリセット制御線220、及び複数本の発光制御線230を含む。これらの信号線は、すべて図4に示すゲート線11の例としてもよい。
【0190】
走査線210は、対応する行のサブ画素における第2トランジスタT2のゲートT2gに電気的に接続されて(又は一体構造になる)、第1走査信号Ga1を供給し、リセット制御線220は、対応する行のサブ画素における第6トランジスタT6のゲートT6gに電気的に接続され、第1リセット制御信号Rst1を供給し、発光制御線230は、対応する行のサブ画素における第4トランジスタT4のゲートT4gに電気的に接続され、第1発光制御信号EM1を供給する。
【0191】
例えば、図7に示すように、該走査線210はまた、第3トランジスタT3のゲートに電気的に接続され、第2走査信号Ga2を供給し、すなわち、第1走査信号Ga1及び第2走査信号Ga2は、同一の信号であってもよい。該発光制御線230はまた、第5トランジスタT5のゲートT5gに電気的に接続され、第2発光制御信号EM2を供給し、すなわち、該第1発光制御信号EM1及び第2発光制御信号EM2は、同一の信号である。
【0192】
例えば、該第1ゲートT3g1は、第1方向D1に延びており、走査線210の一部となる。該第2ゲートT3g2は、第2方向D2に延びており、走査線210の第2方向D2に延びている延び部となる。
【0193】
例えば、図7に示すように、自行の画素回路の第7トランジスタT7のゲートは、次の行の画素回路(すなわち、走査線の走査順番によれば自行の走査線の後に順にオンとされる走査線を含む画素回路行)に対応するリセット制御線220に電気的に接続され、第2リセット制御信号Rst2を受信する。
【0194】
例えば、図8Aに示すように、該導電層502は第1コンデンサ電極Caを含む。該第1コンデンサ電極Caは、ベース基板100に垂直な方向において、第1トランジスタT1のゲートT1gと重なって、蓄積コンデンサCstを形成し、すなわち、該第1トランジスタT1のゲートT1gは、該蓄積コンデンサCstの第2コンデンサ電極Cbとして機能する。例えば、該第1コンデンサ電極Caは開口部222を含み、該開口部222は、該ゲートT1gが他の構造に電気的に接続されることを容易にするために、該第1トランジスタT1のゲートT1gの少なくとも一部を露出させる。例えば、同一の画素行にあるサブ画素の第1コンデンサ電極Caは、互いに接続されて一体構造になる。
【0195】
例えば、該導電層502は、第1方向D1に延びている複数本のリセット電圧線240をさらに含んでもよく、該複数本のリセット電圧線240は、複数行のサブ画素に1対1で対応して接続される。該リセット電圧線240は、対応する行のサブ画素における第6トランジスタT6の第1極に電気的に接続され、第1リセット電圧Vinit1を供給する。
【0196】
例えば、図8Bに示すように、自行のサブ画素における第7トランジスタT7の第1極は、次の行のサブ画素に対応するリセット電圧線240に電気的に接続され、第2リセット電圧Vinit2を受信する。以下では、図9Bを参照してこれについて詳細に説明する。
【0197】
例えば、図8A~8Bに示すように、該導電層502はシールド電極221をさらに含む。例えば、該シールド電極221は、ベース基板100に垂直な方向において、第2トランジスタT2の第1極T2sと重なって、該第2トランジスタT2の第1極T2sの信号を他の信号による干渉から保護する。該第2トランジスタT2の第1極T2sは、データ信号Vdを受信するように構成され、該データ信号Vdは該サブ画素の表示グレースケールを決めるため、該シールド電極221は、データ信号の安定性を高め、表示性能を向上させる。
【0198】
例えば、図8B及び図6Bを参照すると、該シールド電極221は、また、ベース基板100に垂直な方向において、第6トランジスタT6の第2極T6dと少なくとも部分的に重なり、それによって、該第2極T6dにおける信号の安定性を高め、第6トランジスタT6の安定性を高め、さらに第1トランジスタT1のゲート電圧を安定的にする。
【0199】
例えば、図8Bに示すように、該シールド電極221はまた、第1方向D1において該シールド電極211が属するサブ画素に隣接するサブ画素まで延び、ベース基板100に垂直な方向において、隣接するサブ画素における第3トランジスタT3の導電領域T3cと少なくとも部分的に重なり、それによって、該導電領域T3cにおける信号の安定性を高め、第3トランジスタT3の安定性を高め、さらに第1トランジスタT1のゲート電圧を安定的にする。
【0200】
図8Bに示すように、該シールド電極221の第1遮断部221aは、第1副部a1と第2副部a2を含み、該第1副部a1のベース基板での正投影は、隣接するサブ画素の第3トランジスタの導電領域T3cのベース基板での正投影と重なり合い、第2副部a2のベース基板での正投影は、該導電領域T3cのベース基板での正投影と重なり合っておらず、該第1副部の導電領域T31の第2方向D2の寸法は、第2副部a2の第2方向の寸法よりも大きい。このような構成によって、該第1副部a1の遮断面積や遮断効果に寄与する。
【0201】
例えば、該シールド電極221と、それに正対する(重なる)第2トランジスタT2の第1極T2s及び第6トランジスタT6の第2極T6dとによって、安定コンデンサが形成される。該シールド電極221は、一定の電圧をロードするように構成され、コンデンサの両端の電圧差が急変しないため、第2トランジスタT2の第1極T2s、第3トランジスタT3の導電領域T3c及び第6トランジスタT6の第2極T6dでの電圧の安定性が向上する。例えば、該シールド電極221は、導電層503内の電源線250に電気的に接続され、第1電源線電圧VDDをロードする。
【0202】
例えば、該シールド電極221は、L字形、V字形又はT字形であり、図8Aに示すように、該シールド電極221は、L字形であって、延び方向の異なる第1遮断部221aと第2遮断部221bを含む。該第2遮断部221bは、ベース基板100に垂直な方向において、第6トランジスタT6の第2極T6dと少なくとも部分的に重なり、該第1遮断部221aは、ベース基板100に垂直な方向において、第2トランジスタT2の第1極T2s及び隣接するサブ画素における第3トランジスタT3の導電領域T3cのそれぞれと少なくとも部分的に重なり、それによって、該導電領域T3を遮断して、トランジスタの安定性を高める。例えば、該第2遮断部221bは第2方向D2に延びており、該第1遮断部221aは第1方向D1に延びている。
【0203】
図8Cは、導電層502の別の例の平面模式図である。図8Cに示す実施例では、図8Aに示す実施例と比べて、主として、シールド電極221と第1コンデンサ電極Caは互いに接続されて一体構造になる点は相違する。図8Cに示すように、該シールド電極221の第2遮断部221bは、第1コンデンサ電極Caから第2方向D2に沿って延びており、第1遮断部221aは、第2遮断部221bから第1方向D1に沿って延びており、該第2遮断部221bは、第1コンデンサ電極Caまで下方へ延び、第1コンデンサ電極Caに接続されて一体構造になる。前記第1遮断部と第2遮断部との接続位置は前記第2遮断部の第2方向における中間位置であり、すなわち、該シールド電極はT字形である。
【0204】
第1コンデンサ電極Caは電源線250に電気的に接続されるように構成されるので、上記の構成によって、シールド電極221は、同層にある第1コンデンサ電極Caによって電源線250に接続され、それによって、ビア341を省略し、設計を簡素化させる。例えば、図9A~9Bに示すように、導電層503は、第2方向D2に延びている複数本の電源線250を含み、該複数本の電源線250は、第1電圧端子VDDに接続され、第1電源線電圧VDDを伝送する。例えば、該複数本の電源線250は、複数列のサブ画素に1対1で対応して電気的に接続され、第1電源線電圧VDDを供給する。該電源線250は、ビア342を介して、対応する列のサブ画素における第1コンデンサ電極Caに電気的に接続され、ビア343を介して第4トランジスタT4の第1極T4sに電気的に接続される。例えば、該電源線250はまた、ビア341を介してシールド電極221に電気的に接続され、それによって、シールド電極221に一定の電位を付与し、該シールド電極のシールド能力を高める。例えば、該ビア342及びビア341はいずれも第3絶縁層303を貫通し、該ビア343は、絶縁層401、絶縁層402、及び絶縁層403を貫通する。
【0205】
例えば、該導電層503はまた、第2方向D2に延びている複数本のデータ線12を含む。例えば、該複数本のデータ線12は、複数列のサブ画素に1対1で対応して電気的に接続され、データ信号Vdを供給する。例えば、該データ線12は、ビア346を介して、対応する列のサブ画素における第2トランジスタT2の第1極T2sに電気的に接続され、該データ信号を供給する。例えば、該ビア346は、絶縁層401、絶縁層402、及び絶縁層403を貫通する。例えば、図6A~6B、図9A~9Bに示すように、該導電層503は接続電極231をさらに含み、該接続電極231の一端は、第1コンデンサ電極Caの開口部222及び絶縁層のビア344を介して、該第1トランジスタT1のゲートT1g、すなわち第2コンデンサ電極Cbに電気的に接続され、その他端は、ビア345を介して該第3トランジスタT3の第2極T3dに電気的に接続され、それによって、該第2コンデンサ電極Cbは該第3トランジスタT3の第2極T3dに電気的に接続される。例えば、該ビア344は、絶縁層402及び絶縁層403を貫通する。例えば、該ビア345は、絶縁層401、絶縁層402、及び絶縁層403を貫通する。
【0206】
図9Bに示すように、接続電極231のベース基板での正投影は、第1方向D1において、シールド電極221の第2遮断部221bのベース基板での正投影と少なくとも部分的に重なり合い、すなわち、第1方向D1から見ると、該接続電極231の正投影は、該第2遮断部221bの正投影と少なくとも部分的に重なり合う。
【0207】
図9Bに示すように、該接続電極231は、その両側にあるシールド電極221の第2遮断部221bのいずれとも、このような重なり合う関係を持つ。
【0208】
上記の構成によって、接続電極231に対する第2遮断部のシールド保護作用を効果的に高めることができ、例えば、急変信号の一部をシールドし、急変信号が接続電極231の電位に影響して、駆動トランジスタのゲートの電位に影響することを回避する。
【0209】
例えば、図9Bに示すように、第2遮断部221bのベース基板での正投影は、接続電極231のベース基板での正投影とデータ線12のベース基板での正投影との間にあり、それによって、第2遮断部221bはデータ線12の急変信号をシールドし、急変信号による接続電極231の電位への影響を低減させることができる。
【0210】
例えば、図8C及び図9Bを参照して、接続電極231のベース基板での正投影は、第2方向D2において、第1コンデンサ電極Caとシールド電極221とで構成される一体構造のベース基板での正投影の範囲内にある。このようにして、該シールド電極221が8Cに示す構成である場合、該シールド電極221及び第1コンデンサ電極Caの両方によりシールド壁が形成され、それによって、接続電極231に対する信号シールド作用や保護作用が効果的に向上する。例えば、図6A~6B、図9A~9Bに示すように、該導電層503は接続電極232をさらに含み、該接続電極232は、ビア349を介して第5トランジスタT5の第2極T5dに電気的に接続され、ビア350を介して該第5トランジスタT5の第2極T5dを発光素子の画素電極134に電気的に接続することに用いられる。例えば、該ビア349は、絶縁層401、絶縁層402、及び絶縁層403を貫通する。
【0211】
例えば、図9A~9Bに示すように、該導電層503は接続電極233をさらに含み、該接続電極233の一端は、ビア348を介してリセット電圧線240に電気的に接続され、その他端は、ビア347を介して第6トランジスタT6の第1極T6sに電気的に接続され、それによって、該第6トランジスタT6の第1極T6sは該リセット電圧線240から第1リセット電圧Vinit1を受信することができる。例えば、該ビア348は、絶縁層403を貫通する。例えば該ビア347は、絶縁層401、絶縁層402、及び絶縁層403を貫通する。
【0212】
別の例では、図9Cに示すように、半導体層102は接続部104を含み、該接続部104は、導体化されて導体になり、接続部は、リセット電圧線240(本開示の第1リセット電圧線の一例)をサブ画素のリセットトランジスタ(すなわち、第6トランジスタT6)の第1極T6sに電気的に接続する。このような構成では、接続電極232及びビア347を省略することができ、設計を簡素化させる。
【0213】
例えば、前記接続部の前記ベース基板での正投影は、リセット電圧線240のベース基板での正投影及び該リセットトランジスタの第1極T6sのベース基板での正投影のいずれとも重なり合う。
【0214】
例えば、図9B~9Cに示すように、前の行のサブ画素における第7トランジスタT7の第1極は、自行のサブ画素における第6トランジスタT6の第1極に電気的に接続され、自行のサブ画素に対応するリセット電圧線240(すなわち、図9Bにおいては、最上方にあるリセット電圧線240)に電気的に接続され、第2リセット電圧Vinit2を受信し、自行のサブ画素における第7トランジスタT7の第1極は、次の行のサブ画素における第6トランジスタT6の第1極に電気的に接続され、次の行のサブ画素に対応するリセット電圧線240(すなわち、図9Bにおいては、中央にあるリセット電圧線240)に電気的に接続され、第2リセット電圧Vinit2を受信する。
【0215】
図9A~9Bに示すように、該導電層503は、第2方向D2に延びている複数本のリセット電圧線260をさらに含む。図9Bに示すように、各リセット電圧線260は、ビア351を介して、導電層502のリセット電圧線240に電気的に接続され、それによって、縦横に絡み合う網状導電構造が形成され、この網状導電構造は、抵抗を低下させ、電圧ドロップを下げることができ、リセット電圧を基板の各サブ画素に均一に伝達するのに有利である。
【0216】
例えば、図9Bに示すように、2本ずつの隣接するリセット電圧線260の間に2列のサブ画素は介在しており、すなわち、該リセット電圧線260とサブ画素列は1対1で対応して設けられるものではなく、それによって、配線密度を下げることができる。例えば、隣接する2列のサブ画素の間にある1組の信号線において、該リセット電圧線260及び電源線250は、それぞれデータ線12に直接隣接し、それぞれ該データ線12の両側に位置し、リセット電圧線260は、該データ線12の、該データ線12に電気的に接続されたサブ画素列から離れた側に位置する。
【0217】
図6A~6B、及び図10Aに示すように、導電層504は、発光素子の第1電極(すなわち、画素電極)134を含む。各サブ画素の発光素子の第1電極134は、ビア350を介して該サブ画素における接続電極232に電気的に接続され、それによって、該接続電極233によって第5トランジスタT5の第2極T5dに電気的に接続される。該ビア350は、例えば絶縁層504を貫通する。図10Aには、該第1電極134におけるビア350に接触する接触領域が丸で模式的に示されている。
【0218】
例えば、図6A~6Bに示すように、該表示基板20は、発光素子の第1電極上に位置する画素定義層405をさらに含んでもよい。画素定義層405には、画素電極134の少なくとも一部を露出させて表示基板の各サブ画素の画素開口部領域(すなわち、有効発光領域)600を画定するための開口部が形成されている。発光素子120の有機機能層136は、少なくとも該開口部内に形成され、第2電極135は、有機機能層136上に形成され、それによって、該発光素子120が得られる。例えば、該第2電極135は、共通電極で、該表示基板20全面に亘って配置される。例えば第1電極134は発光素子の正極、第2電極135は発光素子の負極である。図10Aには、各サブ画素の画素開口部領域600が矩形で模式的に示されているが、これは本開示を制限するものではない。
【0219】
図10Aに示すように、該導電層504は、第1方向D1に延びている複数本のリセット電圧線270をさらに含んでもよく、該リセット電圧線270は、例えば折れ線構造、例えば第1方向D1に延びているZ字形であってもよく、配線を考慮して第1電極134の形状に合わせるためである。
【0220】
例えば、該リセット電圧線270は、リセット電圧線260及び/又はリセット電圧線240に並列接続され、それによって、リセット電圧線の抵抗をさらに低下させ、リセット電圧線での電圧ドロップを下げる。例えば、該リセット電圧線270は、非表示領域においてリセット電圧線260及び/又はリセット電圧線240に電気的に接続される。該リセット電圧線270は必須なものではない。
【0221】
なお、本開示の実施例による表示基板の発光素子の第1電極の分布は、図10Aに示す形態に限定されず、他の画素電極の分布も可能である。図10Bは、本開示の別の実施例による発光素子の第1電極134の分布図であり、図10Cは、該第1電極と下方の画素回路との接続関係を示す。
【0222】
図10Bに示すように、4つずつの第1電極134から1つの電極群が構成され、該電極群における4つの第1電極134は、それぞれ、1つの青色画素、1つの赤色画素、及び2つの緑色画素に対応し、この2つの緑色画素は第1方向に対向配置され、この青色画素及び赤色画素は第2方向に対向配置される。例えば、図10Bに示すように、赤色画素のビア350と対応するビア349とは、ベース基板に垂直な方向において重ならない。
【0223】
この2つの緑色画素は、形状や面積が同じであり、かつ、青色画素、緑色画素、及び赤色画素のそれぞれの面積が異なる。例えば、効率が最も低い青色サブ画素は、面積が最大で、効率が最も高い赤色サブ画素は、面積が最小であり、それによって、色強度及び画像の鮮明さをより良好なものとする。
【0224】
例えば、各導電層の材料には、金(Au)、銀(Ag)、銅(Cu)、アルミ(Al)、モリブデン(Mo)、マグネシウム(Mg)、タングステン(W)、及び以上の金属を組み合わせた合金材料、又は導電性金属酸化物材料、例えばインジウムスズ酸化物(ITO)、インジウム亜鉛酸化物(IZO)、酸化亜鉛(ZnO)、酸化亜鉛アルミニウム(AZO)等、又は複数層の金属の積層構造、又は金属と導電性金属酸化物との積層構造が含まれてもよい。
【0225】
例えば、導電層504は、TI/AL/TIの積層構造を含む。
【0226】
例えば、導電層505の材料は、透明導電材料、例えば金属酸化物材料、例えばインジウムスズ酸化物(ITO)、インジウム亜鉛酸化物(IZO)、酸化亜鉛(ZnO)、酸化亜鉛アルミニウム(AZO)などである。例えば、導電層505は、ITO/AG/ITOの積層構造を含む。
【0227】
例えば、該発光素子120はトップエミッション構造であり、第1電極(すなわち、画素電極)134は反射性を持ち、第2電極135は、透過性又は半透過性を持つ。例えば、第1電極134は正極であり、第2電極135は負極である。例えば、第1電極134はITO/Ag/ITO積層構造であり、透明導電材料ITOは、高い仕事関数の材料であり、発光材料に直接接触すると正孔注入率を高めることができ、金属材料Agは、第1電極の反射率向上に有利である。例えば、第2電極135は、低い仕事関数の材料で、負極として機能し、例えば、半透過性金属又は金属合金材料、例えばAg/Mg合金材料である。
【0228】
例えば、各絶縁層の材料は、例えば無機絶縁層、例えば酸化ケイ素、窒化ケイ素、酸窒化ケイ素などのケイ素の酸化物、ケイ素の窒化物若しくはケイ素の窒素酸化物、又はアルミナ、窒化チタンなど、金属酸窒化物を含む絶縁材料である。
【0229】
例えば、画素定義層405の材料は、有機材料、例えばポリイミド(PI)、アクリレート、エポキシ樹脂、ポリメチルメタクリレート(PMMA)などの有機絶縁材料である。
【0230】
例えば、ベース基板100は、剛性基板、例えばガラス基板、ケイ素基板などであってもよいし、優れた耐熱性と耐久性を持つ可撓性材料、例えばポリイミド(PI)、ポリカーボネート(PC)、ポリエチレンテレフタレート(PET)、ポリエチレン、ポリアクリレート、ポリアリレート、ポリエーテルイミド、ポリエーテルスルホン、ポリエチレンテレフタレート(PET)、ポリエチレン(PE)、ポリプロピレン(PP)、ポリスルホン(PSF)、ポリメチルメタクリレート(PMMA)、トリアセチルセルロース(TAC)、環状オレフィンポリマー(COP)、及び環状オレフィンコポリマー(COC)などで形成されてもよい。
【0231】
例えば、該半導体層102の材料は、ケイ素系材料(アモルファスシリコンa-Si、ポリシリコンp-Siなど)、金属酸化物半導体(IGZO、ZnO、AZO、IZTOなど)、及び有機物材料(ヘキサチオフェン、ポリチオフェンなど)を含むが、これらに限定されない。
【0232】
例えば、該表示基板20は、図2に示す構造を含み、本実施例では、図2に示す接続構造が第1電極134と接続電極232との接続部位に設けられた場合を例にして説明するが、これは、本開示を制限するものではない。
【0233】
図6A~6Bに示すように、該接続電極232(本開示の第1導電構造の一例)は、ベース基板に近い底面232aと、ベース基板から離れた頂面232bと、該底面232aと頂面232bとの間に位置する第1側面232cと、を含む。接続電極232は、ビア350(本開示の第1ビアの一例)を介して発光素子の第1電極314(本開示の第2導電構造の一例)に電気的に接続される。ビア350とビア349(本開示の第1窪み構造の一例)とは、ベース基板に垂直な方向において、少なくとも部分的に重なり、それによって、絶縁層404(本開示の第2絶縁層の一例)は下へ窪み、ビア350は該接続電極232の第1側面232cの少なくとも一部を露出させ、また、発光素子の第1電極314は下へ窪み、また突出部314a(本開示の第1突出部の一例)を含み、該突出部314aは該第1側面232cの少なくとも一部に接触し、該第1側面232cにおける該ビア350を介して露出させた部分を覆う。
【0234】
図6A~6Bに示すように、該接続電極232及び該第1電極134は、いずれも、該接続電極232に直接接触する部分が、両側の信号線の間に位置する。
【0235】
図6A~6Bに示すように、該突出部314aは、前記サブ画素を含む画素列(本開示の第1画素列の一例)の両側の信号線の間に位置し、すなわち、左側の第1信号線と右側の第2信号線との間に位置し、該第1信号線は、例えば、該サブ画素に接続されたデータ線12又は電源線250であり、該第2信号線は、例えば、右側のリセット電圧線260、データ線12又は電源線250であり、該右側のデータ線12及び電源線250は、該画素列に隣接する画素列(本開示の第2画素列の一例)に接続され、すなわち、該突出部314aのベース基板100での正投影は、該第1信号線の該ベース基板での正投影と該第2信号線の該ベース基板での正投影との間にある。
【0236】
図6Aに示すように、該第1画素列の発光素子の第1電極134のベース基板での正投影は、その左側にある電源線250のベース基板での正投影及びその右側にあるデータ線12のベース基板での正投影のそれぞれと少なくとも部分的に重なる。
【0237】
図6Bに示すように、前記第1画素列の発光素子における前記ベース基板に近い側の電極の前記ベース基板での正投影は、それぞれ、前記第1信号線の前記ベース基板での正投影及び前記第2信号線の前記ベース基板での正投影のそれぞれと少なくとも部分的に重なる。
【0238】
第1電極134の突出部134aが接続電極232の第1側面232cに接触することによって、第1電極134と接続電極232との接触面積を増大し、両方の接触抵抗を下げるだけではなく、該第1電極134の縦方向断面積を効果的に増大し、また、該突出部134aが第1信号線と第2信号線との間に設けられることによって、第1信号線と第2信号線との間の互相干渉を低減させることもできる。例えば、データ線には高周波信号が伝送され、他の信号線の信号に干渉を与えやすい。例えば、該突出部134aは、一方の側のデータ線12が他方の側の信号線(例えば、データ線、電源線、リセット電圧線など)の信号に与える干渉を低減させることができる。
【0239】
図2及び図6A~6Bに示すように、図2に示す構造は、表示基板20の切断線A-A’に沿う断面構造の一部と見なされてもよく、すなわち、図6Bにおいて破線で囲まれた構造、図6Bにおける接続電極232、第1電極134、突出部134a、ビア350、ビア349は、それぞれ、図2における第1導電構造21、第2導電構造22、突出部220、ビアV1、及び窪み構造G1と見なされてもよい。図2の説明は図6Bにも同様であるので、ここでは詳細な説明を省略する。
【0240】
例えば、図6A~6Bに示すように、該接続電極232は、ビア349に面する突出部232tを含み、該突出部232tのベース基板での正投影は、ビア349のベース基板での正投影内にある。
【0241】
図6Aに示すように、該突出部134aのベース基板での正投影と、左側の電源線250(本開示の第1信号線の一例)のベース基板での正投影との基準方向F(例えば第1方向D1)の距離はlとされ、該基準方向Fはベース基板の板面、例えば第1方向D1に平行する。例えば、測定にあたって、該突出部134aの最低点について測定を行ってもよい。右側のデータ線12(本開示の第2信号線の一例)のベース基板での正投影と該電源線250のベース基板での正投影との該第基準方向Fの距離はmとされる。
【0242】
図6Bに示す断面内において、該接続電極232における絶縁層403のベース基板から離れた側に位置する部分の、ベース基板に垂直な方向の寸法をe、該第1側面232cにおける該突出部134aで覆われた部分の、ベース基板に垂直な方向の寸法をdとする。例えば、l/m>0.9(d/e)である。例えば、l/m>1.2*(d/e)である。
【0243】
突出部134aが電源線250から離れるほど、右側のデータ線12のシールドによるこの左側の電源線250への効果が悪く、該第1側面232cをより多く覆う必要がある。上記の構成によって、該突出部134aはデータ線12が電源線250の信号に与える干渉をより確実にシールドすることができる。
【0244】
例えば、図6A~6Bに示すように、複数の画素開口部領域600のベース基板での正投影は、突出部134aのベース基板での正投影から分離しており、すなわち、重なっておらず、それによって、突出部134aが設けられることによって、有効発光領域(すなわち、画素開口部領域)での発光材料が不平坦になり、色ズレなどの表示不良が発生することを回避する。
【0245】
図11は、本開示の別の実施例による表示基板の模式図であり、図には、導電層504及びビア349、ビア350のベース基板での正投影が示されており、図には、ビア350は中空丸で、ビア349は中実丸で模式的に示される。
【0246】
図11に示すように、絶縁層403は複数のビア349を含み、該複数のビア349は複数のサブ画素に1対1で対応し、該複数のビア349は、第1方向D1及び第2方向D2において複数のビア行及び複数のビア列として配列される。絶縁層404は複数のビア350を含み、該複数のビア350は複数のサブ画素に1対1で対応し、また、複数のビア349に1対1で対応する。複数のビア349は、第1方向D1及び第2方向D2において複数のビア行及び複数のビア列として配列される。
【0247】
例えば、サブ画素ごとに、ビア349とビア350の重なりの形態が異なる。図11に示すように、サブ画素P1を含む画素列は、ビア349及びビア350のベース基板での正投影が重なっておらず、このため、図2又は図6Bに示す構造を形成することができない。
【0248】
例えば、各行のサブ画素には、サブ画素1つおきに、3つの連続する隣接するサブ画素は図2又は図6Bに示す構造を有し、すなわち、各行のビア350には、1つのビア350おきに3つの連続するビア350は存在し、この3つのビア350のそれぞれは、ベース基板に垂直な方向において対応するビア349と重なり、図2又は図6Bに示す構造となる。この1つのビア350は、ベース基板に垂直な方向において、対応するビア349と重ならない。例えば、この1つのビアは赤色画素に対応する。
【0249】
例えば、複数列のサブ画素は1つの画素列を含み、この画素列の各サブ画素は、図2又は図6Bに示す構造(図11に示す1、3、4、5列目のサブ画素)を有するか、又はサブ画素1つおきに、図2又は図6Bに示す構造を有する1つのサブ画素は存在し、すなわち、1つのビア350列は存在し、各ビア350は、ベース基板に垂直な方向において、対応するビア349と重なり、図2又は図6Bに示す構造を形成し、又は1つのビア350おきに、ベース基板に垂直な方向において対応するビア349と重なるビア350は1つ存在し、図2又は図6Bに示す構造が形成される。
【0250】
図12A~12Cは、本開示の別の実施例による表示基板の模式図であり、図には、導電層504、画素定義層405及びビア349、ビア350のベース基板での正投影が示されており、図には、ビア350は中空丸で模式的に示され、ビア349は中実丸で模式的に示されている。
【0251】
該画素定義層405は、複数の画素開口部領域600及び非開口部領域を含み、例えば、該画素定義層405は、非開口部領域にあるか、又は間隔を置いて配置された複数の凸起部405aが形成されており、すなわち、画素定義層405は、不均一な厚さを有する。凸起部405aは、蒸着時にマスク板を支持する役割を果たす。いくつかの例では、該凸起部はスペーサ(spacer)とも呼ばれる。
【0252】
図12A~12Cに示すように、例えば、該凸起部は、円錐状であり、図12A~12Cにおいては、該凸起部405aの底部及び頂部のベース基板での正投影は、それぞれ、中空楕円及び中実楕円で示されている。
【0253】
例えば、ビア350のベース基板での正投影と画素定義層の最大厚さの部分の前記ベース基板での正投影(すなわち、該凸起部405aの頂部の正投影)は分離しており、すなわち、重ならない。このような構成によって、ビア350が設けられることにより該凸起部405aの頂部が不平坦になり、その支持機能が損なわれることを回避できる。例えば、凸起部405aが不平坦であれば、マスク板が傾斜し、蒸着により形成された有機機能層(発光層を含む)が不平坦になる。
【0254】
図12A~12Cに示すように、該凸起部405aの配置密度はさまざまである。例えば、1つの画素開口部領域600の周辺には、1つ(図12A参照)、2つ(図12B参照)又は3つ(図12C参照)の凸起部405aが設けられてもよい。凸起部の配置密度は、第1電極134間の隙間に応じて決定されてもよく、密度が高くなると、マスク板への支持安定性を高めることができる。
【0255】
図12Cに示すように、画素開口部領域600の周辺には、第1凸起部405a1、第2凸起部405a2、及び第3凸起部405a3の3つの凸起部405aが設けられており、該第1凸起部405a1、第2凸起部405a2、及び第3凸起部405a3は、該画素開口部領域600を取り囲んで設けられ、これらのベース基板での正投影の中心が接続されて三角形となる。
【0256】
例えば、図12Cに示すように、該第1凸起部405a1は、隣接する4つの画素開口部領域600の間に位置し、第2凸起部405a2、及び第3凸起部405a3は、それぞれ隣接する2つの画素開口部領域の間に位置する。例えば、第1凸起部405a1のベース基板での正投影の面積は、第2凸起部405a2のベース基板での正投影の面積及び第3凸起部405a3のベース基板での正投影の面積のそれぞれよりも大きい。
【0257】
例えば、図9Dに示すように、該表示基板は、図9Dにおいて左から1列目のサブ画素のように、ダミー領域(dμmmy area)をさらに含み、このダミー領域内の画素構造の構成は表示領域の構成とほぼ一致しているが、ダミー領域には、発光素子がなく、第1電極134(すなわち、第2導電構造)も存在せず、すなわち、該列のサブ画素には、第1導電構造の前記ベース基板での正投影と第2導電層の前記ベース基板での正投影とは分離している点は主に相違する。該ダミー領域はプロセスの均一性を向上させるために設けられるものである。
【0258】
図9Dに示すように、ダミー領域内の接続電極232(すなわち、第1導電構造)の配置方式は有効表示領域と同様であり、該接続電極232の接続方式も有効表示領域と同様であるので、ここでは詳細な説明を省略する。
【0259】
例えば、このような場合、ダミー領域内のサブ画素列(本開示の第3画素列の一例、図9Dには左から1列目のサブ画素)が接続するデータ線(本開示の第3信号線の一例)及び電源線(本開示の第4信号線の一例)は、互いに電気的に接続され、すなわち、該2本の信号線は、同じ信号、例えば電源線電圧信号が供給され、かつ、該画素列の同側に位置する。ダミー領域には、信号同士の干渉の問題がないため、シールドのために該第1電極134の突起部を設ける必要がない。
【0260】
以下、図5Bに示す画素回路を例にして、図13A~13B、図14図15図16A~16C、図17A~17B、図18A~18C及び図19A~19Cを参照して、本開示の別の実施例による表示基板の構造について例示的に説明する。
【0261】
図13Aは、本開示の別の実施例による表示基板20の模式図であり、図13Bは、図13Aの切断線B-B’に沿う断面図である。なお、明瞭さから、図13Bには、切断線において直接電気的接続の関係がない構造が省略されている。
【0262】
図13Aに示すように、該表示基板20はベース基板100を含み、複数のサブ画素は該ベース基板100上に位置する。複数のサブ画素Pの画素回路は、画素回路アレイとして構成され、例えば、該画素回路アレイは、行方向を第1方向D1、列方向を第2方向D2とする。いくつかの実施例では、各サブ画素の画素回路は、完全に同じ構造を有してもよく、すなわち、画素回路は、行方向及び列方向において繰り返し配列される。
【0263】
説明の便宜上、図13Aには、4列のサブ画素が例示されている。例えば、図13Aに示すように、サブ画素の画素回路の配列ルールは、その上方の画素電極(すなわち、発光素子の第1電極)の配列ルールと同じであってもよいし、異なってもよいが、説明の便宜上、ここでのサブ画素の配列の説明は画素回路の配列ルールを参照し、サブ画素の相対位置関係の説明は該サブ画素の画素回路の相対位置を参照し、例えば、隣接するサブ画素とは、画素回路における隣接するサブ画素を指す。以下の各実施例においても同様であるので、詳細な説明を省略する。
【0264】
例えば、図13A~13Bには、該表示基板20は、ベース基板100上に順次積層して設けられた半導体層105、絶縁層601、導電層711、絶縁層602、導電層712、絶縁層603、半導体層106、絶縁層604、導電層713、絶縁層605、導電層714、絶縁層606、導電層715、絶縁層607、及び導電層716を含む。
【0265】
図14は、図13Aに対応して、半導体層105及び導電層711(本開示の第1金属層の一例)を示しており、図15は、図14を基にして、導電層712のパターンを示しており、図16Aは、図15を基にして、半導体層106及び導電層713のパターンを示しており、図17Aは、導電層714を示しており、図17Bは、図16Aを基にして、該導電層714を示しており、図18Aは、導電層715を示しており、図18Bは、図17Bを基にして、該導電層715を示している。
【0266】
説明の便宜上、以下の説明においては、第nトランジスタTnのゲート、第1極、第2極、及びチャンネル領域は、それぞれ、Tng、Tns、Tnd、Tnaで表され、ここでnは1~7である。
【0267】
なお、本開示に記載された「同層に設けられる」とは、2つ(又は2つ以上)の構造が同一の堆積プロセスによって形成され、同一のパターニングプロセスによってパターン化され、同一の水平面にあるとは限らず、これらの材料が同一又は異なることを意味する。本開示における「一体構造」とは、2つ(又は2つ以上)の構造が、同一の堆積プロセスによって形成され、同一のパターニングプロセスによってパターン化されることによって形成された相互接続構造を意味し、これらの材料は同一又は異なる。
【0268】
例えば、図14に示すように、該半導体層105は、第1トランジスタT1、第2トランジスタT2、第4トランジスタT4、第5トランジスタT5、第7トランジスタT7のチャンネル領域(T1a、T2a、T4a、T5a、T7a)及び第1極(T1s、T2s、T4s、T5s、T7s)、第2極(T1d、T2d、T4d、T5d、T7d)を含む。
【0269】
例えば、該表示基板20では、セルフアライメントプロセスによって、導電層711をマスクとして該半導体層105に対して導体化処理(例えばドーピング処理)を行い、該半導体層105における該導電層711で覆われていない部分を導体化することで、半導体層における各トランジスタのチャンネル領域の両側にある部分を導体化し、該トランジスタの第1極及び第2極をそれぞれ形成する。例えば、半導体層105の材料は、低温ポリシリコン材料である。
【0270】
例えば、図14に示すように、該導電層711は、互いに絶縁とされる走査線710、リセット制御線720、及び発光制御線730を含む。これらの信号線は、すべて図4に示すゲート線11の例としてもよい。
【0271】
走査線710は、対応する行のサブ画素における第2トランジスタT2のゲートT2gに電気的に接続され(又は一体構造になる)、第1走査信号Ga1を供給し、リセット制御線720は、対応する行のサブ画素における第6トランジスタT6のゲートT6gに電気的に接続され、第1リセット制御信号Rst1を供給し、発光制御線730は、対応する行のサブ画素における第4トランジスタT4のゲートT4gに電気的に接続され、第1発光制御信号EM1を供給する。例えば、自行のサブ画素走査線710は、次の行のサブ画素のリセット制御線720として機能してもよい。
【0272】
例えば、図14に示すように、該発光制御線730はまた、第5トランジスタT5のゲートT5gに電気的に接続され、第2発光制御信号EM2を供給し、すなわち、該第1発光制御信号EM1及び第2発光制御信号EM2は、同一の信号である。
【0273】
例えば、図15に示すように、該導電層712(本開示の第2金属層の一例)は第1コンデンサ電極Caを含む。該第1コンデンサ電極Caは、ベース基板100に垂直な方向において、第1トランジスタT1のゲートT1gと重なり、蓄積コンデンサCstを形成し、すなわち、該第1トランジスタT1のゲートT1gは、該蓄積コンデンサCstの第2コンデンサ電極Cbとして機能する。例えば、該第1コンデンサ電極Caは開口部722を含み、該開口部722は、該ゲートT1gが他の構造に電気的に接続されることを容易にするために、該第1トランジスタT1のゲートT1gの少なくとも一部を露出させる。例えば、同一の画素行にあるサブ画素の第1コンデンサ電極Caは、互いに接続されて一体構造になる。
【0274】
図15に示すように、第1方向D1において隣接するサブ画素は、開口部722のサイズが一致せず、例えば、開口部722の大きなサブ画素は緑色画素、開口部722の小さなサブ画素は、赤色画素又は青色画素である。
【0275】
緑色画素は、赤色画素及び青色画素のターンオンとは、電圧もデータ信号も異なるので、該緑色画素の充電速度を高めて、表示の均一性を向上させるために、緑色画素の駆動回路を調整する必要がある。大きな開口部722を設けることによって、第1コンデンサ電極Caの面積を小さくし、緑色画素の蓄積コンデンサCstを小さくし、充電速度を速めることができる。別の実施例では、第2コンデンサ電極Cbの面積を小さくしたり、この駆動トランジスタのアスペクト比を調整したりするなど、他の方式によって、緑色画素の蓄積コンデンサを低減させることもできる。
【0276】
例えば、該導電層712は、第1方向D1に延びている第1補助制御線721、第2補助制御線725、リセット電圧線723、724をさらに含んでもよく、以下では、図16A及び図17A~17Bを参照してこれについて詳細に説明する。
【0277】
図16Aに示すように、半導体層106は、第3トランジスタT3及び第6トランジスタT6のチャンネル領域(T3a、T6a)、第3トランジスタT3及び第6トランジスタT6の第1極(T3s、T6s)、第3トランジスタT3及び第6トランジスタT6の第2極(T3d、T6d)を含む。導電層713は、第1方向D1に延びている走査線740及びリセット制御線750を含む。
【0278】
例えば、半導体層106の材料は、酸化物半導体、例えばIGZO、ZnO、AZO、IZTOなどの材料である。
【0279】
酸化物薄膜トランジスタには、リーク電流が小さいという利点がある。第3トランジスタT3及び第6トランジスタT6のいずれも第1トランジスタT1(すなわち、駆動トランジスタ)のゲートに直接接続されたトランジスタであるので、該第3トランジスタT3及び第6トランジスタT6の安定性が第1トランジスタT1のゲート(N1ノード)電圧の安定性に直接影響を及ぼす。第3トランジスタT3及び第6トランジスタとしてN型の金属酸化物薄膜トランジスタが使用されることによって、トランジスタのリーク電流を低減させることに寄与し、N1ノードの電圧を維持することに有利であり、それによって、補償段階においては、第1トランジスタT1の閾値電圧が十分に補償され、発光段階における表示基板の表示均一性が向上する。
【0280】
例えば、該表示基板20では、セルフアライメントプロセスによって、導電層713をマスクとして該半導体層106に対して導体化処理(例えばドーピング処理)を行い、該半導体層106における該導電層713で覆われていない部分を導体化することで、半導体層106における第3トランジスタT3及び第6トランジスタT6のチャンネル領域の両側にある部分を導体化し、該第3トランジスタT3及び第6トランジスタT6の第1極及び第2極をそれぞれ形成する。
【0281】
例えば、図13A~13B及び図16Aに示すように、ベース基板に垂直な方向において、走査線740と第1補助制御線721は少なくとも部分的に重なり、例えば、該第3トランジスタT3における該走査線740の下方に位置するチャンネル領域T3aのベース基板での正投影は、該第1補助制御線721のベース基板での正投影内にある。
【0282】
それによって、該第1補助制御線721は、遮光層として機能し、光が該第3トランジスタT3のチャンネル領域の背面から該チャンネル領域に入射されて、第3トランジスタT3の特性に悪影響を与えることを回避できる。例えば、酸化物半導体材料は光に敏感であるもので、該第3トランジスタT3に該酸化物半導体材料がチャンネル領域に使用される場合、光が該チャンネル領域に入射されると、第3トランジスタT3の閾値ドリフトが生じやすい。該第1補助制御線721が設けられることによって、該第3トランジスタT3の安定性を高め、さらに第1トランジスタT1のゲート電圧を安定的にすることができる。
【0283】
例えば、該走査線740及び第1補助制御線721は、同じ走査信号を受信するように構成され、該第3トランジスタT3は両面ゲート構造となり、それによって、第3トランジスタT3のゲート制御能力が高まり、さらに第1トランジスタT1のゲート電圧が安定的になる。
【0284】
例えば、図13A~13B及び図16Aに示すように、ベース基板に垂直な方向において、該リセット制御線750は少なくとも部分的に重なり、例えば、該第6トランジスタT6における該リセット制御線750の下方に位置するチャンネル領域T6aのベース基板での正投影は、該第2補助制御線725のベース基板での正投影内にある。
【0285】
それによって、該第2補助制御線725は、遮光層として、光が該第6トランジスタT6のチャンネル領域の背面から該チャンネル領域に入射されて、第6トランジスタT6の特性に悪影響を与えることを回避できる。例えば、酸化物半導体材料は光に敏感であるもので、該第6トランジスタT6に該酸化物半導体材料がチャンネル領域に使用される場合、光が該チャンネル領域に入射されると、第6トランジスタT6の閾値ドリフトが発生しやすい。該第2補助制御線725が設けられることによって、該第6トランジスタT6の安定性を高め、さらに第1トランジスタT1のゲート電圧を安定的にすることができる。
【0286】
例えば、該リセット制御線750及び第2補助制御線725は、同じ走査信号を受信するように構成され、該第6トランジスタT6は両面ゲート構造となり、それによって、第6トランジスタT6のゲート制御能力が高まり、第1トランジスタT1のゲート電圧が安定的になる。
【0287】
別の例では、第7トランジスタT7のアクティブ層は、半導体層106内に設けられてもよく、例えば酸化物半導体材料を用いる。第1トランジスタT7は発光素子120の第1電極134に直接電気的に接続されるため、このような構成によって、第7トランジスタT7のリーク電流を低減させ、第1電極134の電位の安定性を高め、発光の安定性を高めることができる。
【0288】
図16Bに示すように、このような場合、該導電層712は、補助制御線810(本開示の第1リセット制御線の一例)をさらに含み、該導電層713は、リセット制御線820(本開示の第2リセット制御線の一例)をさらに含み、該リセット制御線820及び補助制御線810は、第7トランジスタT7に対してゲート電圧制御を行うように構成される。例えば、該リセット制御線820及び補助制御線810は、同じ走査信号を受信するように構成され、該第7トランジスタT7は両面ゲート構造となり、それによって、第7トランジスタT7のゲート制御能力が高まり、さらに第1電極134の電圧が安定的になる。
【0289】
ベース基板に垂直な方向において、リセット制御線820と補助制御線810は少なくとも部分的に重なり、例えば、該第7トランジスタT7における該リセット制御線820の下方に位置するチャンネル領域のベース基板での正投影は、該補助制御線810のベース基板での正投影内にある。
【0290】
このような場合、第7トランジスタT7の接続方式を適宜調整する必要がある。例えば、第7トランジスタT7の第2極T7dと第5トランジスタT5の第2極T5dは、半導体層105において直接電気的に接続される代わりに、ビアを介して電気的に接続され、ここでは詳細な説明を省略する。
【0291】
図16Cは、本開示の更なる示例による表示基板の模式図を示し、図16Cに示すように、該表示基板は、半導体層105のベース基板100に近い側に位置する遮光層LSをさらに含み、該遮光層LSは、トランジスタのチャンネル領域を遮断することで、光(例えば背面又は側面から)のチャンネル領域への入射に起因するトランジスタの閾値ドリフトを回避することに用いられる。例えば、該遮光層LSは第1遮光パターンLS1を含み、該第1遮光パターンLS1は、第1トランジスタのチャンネル領域T1aに対応して設けられ、該チャンネル領域T1aのベース基板での正投影は該第1遮光パターンLS1内にあり、それによって、第1トランジスタのチャンネル領域が遮断され、第1ノードN1の安定性が向上する。
【0292】
例えば、該遮光層LSは第2遮光パターンLS2をさらに含んでもよく、該第2遮光パターンLS2は、第3トランジスタT3及び第6トランジスタT6のチャンネル領域に対応して設けられ、該第3トランジスタT3及び第6トランジスタT6のチャンネル領域のベース基板での正投影は該第2遮光パターンLS2内にあり、それによって、第3トランジスタT3及び第6トランジスタT6のチャンネル領域が遮断され、第3トランジスタT3及び第6トランジスタT6のリーク電流が効果的に低減され、第1ノードN1の安定性がさらに向上する。
【0293】
例えば、該遮光層LSの材料は、例えば、金属材料、又は有機若しくは無機の絶縁性遮光材料であってもよい。
【0294】
例えば、図13A~13B及び図17A~17Bに示すように、導電層714は接続電極701を含み、該接続電極701の一端は、第1コンデンサ電極Caの開口部722及び絶縁層のビア901を介して該第1トランジスタT1のゲートT1g、すなわち第2コンデンサ電極Cbに電気的に接続され、その他端は、ビア902を介して該第3トランジスタT3の第2極T3dに電気的に接続され、それによって、該第2コンデンサ電極Cbと該第3トランジスタT3の第2極T3dとを電気的に接続する。
【0295】
例えば、図13A~13B及び図17A~17Bに示すように、該導電層714は接続電極703をさらに含み、該接続電極703は、それぞれ、ビア904及びビア914を介して、第3トランジスタT3の第1極T3s及び第5トランジスタT5の第1極T5sに電気的に接続され、それによって、第3トランジスタT3の第1極T3sと第5トランジスタT5の第1極T5sとを電気的に接続する。
【0296】
例えば、該導電層714は接続電極704をさらに含み、該接続電極704は、ビア905を介して第5トランジスタT5の第2極T5d及び第7トランジスタT7の第2極T7dに電気的に接続され、それによって、該第5トランジスタT5の第2極T5d及び第7トランジスタT7の第2極T7dと発光素子120の第1電極134とを電気的に接続する。
【0297】
例えば、該導電層714は接続電極708をさらに含み、該接続電極708は、第1電源線電圧VDDをロードするように構成される。該接続電極708は、それぞれ、ビア909及びビア915を介して、第4トランジスタT4の第1極T4s及び第1コンデンサ電極Caに電気的に接続される。
【0298】
例えば、該導電層714は接続電極709をさらに含み、該接続電極709は、ビア908を介して第2トランジスタT2の第1極T2sに電気的に接続される。
【0299】
例えば、図17A~17Bに示すように、該導電層714は接続電極702をさらに含み、例えば、該接続電極702は、ビア903(本開示の第5ビアの一例)及びビア913のそれぞれを介して、第6トランジスタT6(本開示のゲートリセットトランジスタの一例)の第1極T6s及びリセット電圧線724(本開示の第1ゲートリセット電圧線の一例)に電気的に接続され、それによって、該第6トランジスタT6の第1極T6sとリセット電圧線724とを電気的に接続し、該第6トランジスタT6の第1極T6sが該リセット電圧線724から第1リセット電圧Vinit1を受信することを可能にする。
【0300】
例えば、図17A~17Bに示すように、該導電層714は接続電極707をさらに含み、該接続電極707は、ビア906(本開示の第4ビアの一例)及びビア907のそれぞれを介して、第7トランジスタT7(本開示の画素電極リセットトランジスタの一例)の第1極T7s及びリセット電圧線723(本開示の第1画素電極リセット電圧線の一例)に電気的に接続され、それによって、該第7トランジスタT7の第1極T7sとリセット電圧線723とを電気的に接続し、該第7トランジスタT7の第1極T7sが該リセット電圧線723から第2リセット電圧Vinit2を受信することを可能にする。
【0301】
例えば、図17A~17Bに示すように、該導電層714は、第2方向D2に延びているリセット電圧線760、780をさらに含む。第1方向D1において、リセット電圧線760及びリセット電圧線780は交互に設けられ、隣接するリセット電圧線760とリセット電圧線780との間に2列のサブ画素は存在しており、この2列のサブ画素における接続電極708は、例えば一体構造である。隣接する2列ずつのサブ画素は、1つのリセット電圧線760又は1つのリセット電圧線780を共用する。該リセット電圧線760は、第2リセット電圧Vinit2を供給するように構成され、該リセット電圧線780は、第1リセット電圧Vinit1を供給するように構成される。
【0302】
図17A~17Bに示すように、該リセット電圧線760(本開示の第2画素電極リセット電圧線の一例)は、隣接するサブ画素における接続電極707に電気的に接続され、例えば一体構造になり、それによって、横方向のリセット電圧線723に電気的に接続され、このようにして、縦横に絡み合う網状導電構造が形成され、この網状導電構造は、抵抗を低下させ、電圧ドロップを下げることができ、第2リセット電圧Vinit2を基板の各サブ画素に均一に伝達するのに有利である。
【0303】
図17A~17Bに示すように、該リセット電圧線780(本開示の第2ゲートリセット電圧線の一例)は、隣接するサブ画素における接続電極702に電気的に接続され、例えば一体構造になり、それによって、横方向のリセット電圧線724に電気的に接続され、このようにして、縦横に絡み合う網状導電構造が形成され、この網状導電構造は、抵抗を低下させ、電圧ドロップを下げることができ、第1リセット電圧Vinit1を基板の各サブ画素に均一に伝達するのに有利である。
【0304】
例えば、該導電層715は、第2方向D2に延びているデータ線12を含む。例えば、該複数本のデータ線12は、複数列のサブ画素に1対1で対応して電気的に接続され、データ信号Vdを供給し、各データ線12は、対応する1列のサブ画素における第2トランジスタT2の第1極T2sに電気的に接続され、該データ信号Vdを供給する。
【0305】
図18A~18Bに示すように、該データ線12は、ビア913を介して該接続電極709に電気的に接続され、それによって、第2トランジスタT2の第1極T2sに接続される。
【0306】
例えば、該導電層715は複数の電源線電極920をさらに含み、複数の電源線電極920は、複数のサブ画素に1対1で対応して設けられ、第1電源線電圧VDDを供給する。該電源線電極920は窪み構造を含み、該窪み構造は、他の導電構造(以下に記載の接続電極910)を設けることに用いられる。1列のサブ画素に対応する電源線電極920は、互いに接続されて一体構造になり、それによって、第2方向D2に延びている電源線770が得られる。
【0307】
図18A~18Bに示すように、各電源線770は、ビア914を介して、対応する1列のサブ画素における接続電極708に電気的に接続され、それによって、接続電極708を介して第1電源線電圧VDDを第4トランジスタT4の第1極T4s及び第1コンデンサ電極Caに伝送する。
【0308】
例えば、図18Bに示すように、隣接する2列のサブ画素の間には1つのデータ線群が設けられ、該データ線群は2本のデータ線12を含み、該2本のデータ線12は、それぞれ、この2列のサブ画素にデータ信号を供給する。隣接する2つのデータ線群の間に2列のサブ画素が介在している。
【0309】
該2本のデータ線12のベース基板100での正投影は、リセット電圧線760、780のベース基板での正投影のいずれとも重なっておらず、それによって、寄生容量の発生を回避する。
【0310】
隣接する電源線770は互いに間隔を置いて配置される。例えば、図18A~18Bに示すように、隣接する2本の電源線770の間に1つのデータ線群が設けられ、隣接するデータ線群の間に2本の電源線770が介在している。隣接する2つのデータ線群の間にある2本の電源線は互いに間隔を置いており、これは、下方のリセット電圧線780又はリセット電圧線760と重なり合って寄生容量を発生させることを回避するためである。言い換えれば、リセット電圧線780及びリセット電圧線760は、それぞれ、隣接する2本の電源線770の隙間に対応して設けられる。
【0311】
図13A~13B及び図18A~18Bに示すように、該導電層715は接続電極910をさらに含み、該接続電極910は、ビア911を介して接続電極704に電気的に接続され、それによって、該接続電極704と発光素子120の第1電極134とを電気的に接続する。図13A~13Bに示すように、該接続電極910は、ビア912を介して、発光素子120の第1電極134に電気的に接続される。
【0312】
上述した接続電極910、及び704は、アダプタ電極として、下方にあるトランジスタの第1極を引き出し、上方にある発光素子に電気的に接続し、このような構成によって、ベース基板に垂直な方向においてビアが直接貫通し、導電材料の充填深さが深すぎ、接続不良、線切れや凹凸が生じることを回避し、アダプタ電極が設けられることによって、ビアの深さを小さくし、コンタクト歩留まりが向上する。
【0313】
図18Cは、本開示の別の実施例による表示基板の模式図である。図18Cに示すように、この実施例では、リセット電圧線780は、垂直方向において上方へ導電層715まで移動して、隣接する2本の電源線770の間に位置するようになってもよい。図19A及び図19Bは、本開示の更なる実施例による表示基板の模式図である。図18A~18Bに示す実施例と比べて、この実施例では、リセット電圧線760、780の配置位置が変わる点は主に相違し、該リセット電圧線760、780は、導電層714内ではなく、導電層715内に位置し、また、データ線群の2本のデータ線12の間に位置する。
【0314】
図19Bに示すように、リセット電圧線780は、ビア918(本開示の第2ビアの一例)を介してリセット電圧線724に電気的に接続され、それによって、縦横に絡み合う網状リセット電圧線構造が形成される。リセット電圧線760は、ビア919(本開示の第3ビアの一例)を介して、リセット電圧線723に電気的に接続され、それによって、縦横に絡み合う網状リセット電圧線構造が形成される。
【0315】
図19Aに示すように、第1方向において、リセット電圧線760及びリセット電圧線780は交互に設けられ、かつ、データ線群の2本のデータ線12の間に交互に配置される。隣接するデータ線群の間にある2本の電源線770は一体構造として接続される。該2本の電源線770の隙間にはリセット電圧線760又はリセット電圧線780が設けられないので、該2本の電源線770を接続して一体構造にした場合は、寄生容量を招くことはない。
【0316】
例えば、図19Aに示すように、第1方向D1において、隣接する2つずつの電源線電極920は、互いに接続されて、一体となった電源線電極群777になり、該電源線電極群777は透かし彫り領域771を含み、該透かし彫り領域771は、この2つの電源線電極920に対応するサブ画素における接続電極910を設けることに用いられる。例えば、導電層715は接続線772をさらに含み、該接続線772は、第2方向D2に延びており、各透かし彫り領域771の中央部に位置し、1つの透かし彫り領域を2つのサブ透かし彫り領域に分割し、この透かし彫り領域771内の2つの接続電極910は、それぞれこの2つのサブ透かし彫り領域内に位置し、かつ、それぞれ該接続線772の両側に位置する。接続線772が設けられることによって、電源線770の抵抗の更なる低下に有利である。
【0317】
図13A~13Bに示すように、導電層206は発光素子120の第1電極134を含む。該表示基板20は、発光素子の第1電極134上に位置する画素定義層608をさらに含んでもよい。画素定義層308には、画素電極134の少なくとも一部を露出させて表示基板の各サブ画素の開口部領域(すなわち、有効発光領域)800を画定するための開口部が形成されている。発光素子120の発光層136は、少なくとも該開口部内に形成され(発光層136は、画素定義層の発光素子の第1電極から離れた側の表面を部分的に覆ってもよい)、第2電極135は発光層136に形成され、それによって、該発光素子120が得られる。例えば、該第2電極135は、共通電極で、該表示基板20の全面に亘って配置される。例えば画素電極134は発光素子の正極、第2電極135は発光素子の負極である。
【0318】
なお、本開示の実施例による表示基板の発光素子の第1電極の分布は、図13Aに示す形態に限定されず、他の画素電極の分布も可能である。図19Cに示すように、図10Bに示す発光素子の第1電極134の分布図も本実施例による表示基板に適用できる。
【0319】
例えば、各導電層の材料には、金(Au)、銀(Ag)、銅(Cu)、アルミ(Al)、モリブデン(Mo)、マグネシウム(Mg)、タングステン(W)、及び以上の金属を組み合わせた合金材料、又は導電性金属酸化物材料、例えばインジウムスズ酸化物(ITO)、インジウム亜鉛酸化物(IZO)、酸化亜鉛(ZnO)、酸化亜鉛アルミニウム(AZO)等、又は複数層の金属の積層構造、又は金属と導電性金属酸化物との積層構造が含まれてもよい。
【0320】
例えば、該発光素子120はトップエミッション構造であり、第1電極(すなわち、画素電極)134は反射性を持ち、第2電極135は、透過性又は半透過性を持つ。例えば、第1電極134は正極であり、第2電極135は負極である。例えば、第1電極134はITO/Ag/ITO積層構造であり、透明導電材料ITOは、高い仕事関数の材料であり、発光材料に直接接触すると正孔注入率を高めることができ、金属材料Agは、第1電極の反射率向上に有利である。例えば、第2電極135は、低い仕事関数の材料で、負極として機能し、例えば、半透過性金属又は金属合金材料、例えばAg/Mg合金材料である。
【0321】
例えば、各絶縁層の材料は、例えば無機絶縁層、例えば酸化ケイ素、窒化ケイ素、酸窒化ケイ素などのケイ素の酸化物、ケイ素の窒化物若しくはケイ素の窒素酸化物、又はアルミナ、窒化チタンなど、金属酸窒化物を含む絶縁材料である。
【0322】
例えば、画素定義層608の材料は、有機材料、例えばポリイミド(PI)、アクリレート、エポキシ樹脂、ポリメチルメタクリレート(PMMA)などの有機絶縁材料である。
【0323】
例えば、ベース基板100は、剛性基板、例えばガラス基板、ケイ素基板などであってもよいし、優れた耐熱性と耐久性を持つ可撓性材料、例えばポリイミド(PI)、ポリカーボネート(PC)、ポリエチレンテレフタレート(PET)、ポリエチレン、ポリアクリレート、ポリアリレート、ポリエーテルイミド、ポリエーテルスルホン、ポリエチレンテレフタレート(PET)、ポリエチレン(PE)、ポリプロピレン(PP)、ポリスルホン(PSF)、ポリメチルメタクリレート(PMMA)、トリアセチルセルロース(TAC)、環状オレフィンポリマー(COP)、及び環状オレフィンコポリマー(COC)などで形成されてもよい。
【0324】
例えば、該半導体層105、106の材料は、ケイ素系材料(アモルファスシリコンa-Si、ポリシリコンp-Si等)、例えば金属酸化物半導体(IGZO、ZnO、AZO、IZTO等)などの酸化物半導体材料及び有機物材料(ヘキサチオフェン、ポリチオフェンなど)を含むが、これらに限定されない。
【0325】
例えば、該表示基板20は、図2に示す構造を含み、本実施例では、図2に示す接続構造が接続電極704と接続電極910との接続部位に設けられた場合を例にして説明するが、これは、本開示を制限するものではない。
【0326】
図13A~13Bに示すように、該接続電極704(本開示の第1導電構造の一例)は、ベース基板に近い底面704aと、ベース基板から離れた頂面704bと、該底面704aと頂面704bとの間に位置する第1側面704cと、を含む。
【0327】
接続電極704は、ビア911(本開示の第1ビアの一例)を介して接続電極910(本開示の第2導電構造の一例)に電気的に接続される。ビア911とビア905(本開示の第1窪み構造の一例)とは、ベース基板に垂直な方向において、少なくとも部分的に重なり、それによって、絶縁層606(本開示の第2絶縁層の一例)は下へ窪み、ビア911は該接続電極704の第1側面704cの少なくとも一部を露出させ、また、接続電極910は下へ窪み、また突出部910a(本開示の第1突出部の別の例)を含み、該突出部910aは該第1側面704cの少なくとも一部に接触し、該第1側面704cにおける該ビア911を介して露出させた部分を覆う。
【0328】
図2及び図13A~13Bに示すように、図2に示す構造は、表示基板20の切断線B-B’に沿う断面構造の一部と見なされてもよく、すなわち、図13Bにおいて破線で囲まれた構造、図13Bにおける接続電極704、接続電極910、突出部910a、ビア911、ビア905は、それぞれ、図2における第1導電構造21、第2導電構造22、突出部220、ビアV1、及び窪み構造G1とみなされてもよい。図2の説明は図13Bにも同様であるので、ここでは詳細な説明を省略する。
【0329】
例えば、図13A~13Bに示すように、該接続電極704は、ビア905に面する突出部704tを含み、該突出部704tのベース基板での正投影は、ビア905のベース基板での正投影内にある。
【0330】
例えば、図13Bに示す断面内において、該ビア905の基準方向Fの寸法はbとされ、該基準方向Fはベース基板の板面に平行し、例えば第2方向D2である。ビア911とビア905との重なり領域の基準方向Fの寸法はcとされ、接続電極704の第1側面704cにおける接続電極910で覆われた部分の、ベース基板に垂直な方向の寸法はdとされる。
【0331】
図13Bに示すように、該接続電極704は、絶縁層605のベース基板から離れた側に位置し、接続電極910に接触された接触部724をさらに含み、該接触部724は、例えば、該接続電極704の該接続電極910との接触範囲内の縦方向切断部とみなされてもよい。該接触部724のベース基板に垂直な方向の寸法はeとされる。第1側面704cのベース基板に垂直な方向の寸法はnとされる。
【0332】
例えば、図13Bに示す断面内において、該ビア905の最大深さをi、該ビア905の1つの側辺とベース基板の板面とがなす角をj、該接続電極910における該接続電極704に接触する部分の、前記ベース基板に垂直な方向の寸法をkとする。例えば、d/e >2.1*i*sin(j)/kである。
【0333】
例えば、c/bは0.1よりも大きく、d/eは0.3よりも大きい。例えば、c/bは0.28よりも大きい。
【0334】
例えば、d/nは0.6よりも大きい。
【0335】
該第1側面704cにおける覆われた部分の寸法はビア905の深さ、ビア905の底角と正の相関を持ち、接続電極910の厚さと負の相関を持ち、所定の範囲内でd/e又はc/bを小さくすると、ビア911とビア905との重なり合い部分を減少させ、接続電極910の下向きの突出部910aの寸法を減少させ、接続電極910の平坦度を高め、さらに上方の画素電極の平坦度を高め、表示品質を向上させることができる。
【0336】
例えば、d/e>2.5*i*sin(j)/kである。
【0337】
上記の構成によって、接続電極910と接続電極704との縦方向の重なり合い面積を増大し、ビア911とビア905との平面面積を小さくするのに有利であり、平坦度を高めるために画素開口部領域800とビア911又はビア905との重なりをできるだけ避ける必要があることから、上記の構成では、表示基板の開口部率を効果的に高めることができる。
【0338】
一例では、b=56.8μm、c=8.1μm、c/b=0.143、d=2.9μm、e=14.1μm、d/e=0.206である。
【0339】
別の示例では、b=33.2μm、c=5.1μm、c/b=0.154、d=3.1μm、e=9.1μm、d/e=0.341である。
【0340】
更なる例では、b=99.1μm、c=26.0μm、c/b=0.262、d=12.8μm、e=22.5μm、d/e=0.569である。
【0341】
例えば、突出部910aの平均厚さは、接続電極910における接続電極704の頂面704bに接触する部分の平均厚さよりも小さい。
【0342】
例えば、各サブ画素については、該突出部910aは、当該サブ画素に接続されたリセット電圧線760/780と接続電極708との間に位置し、すなわち、該突出部910aのベース基板100での正投影は、該リセット電圧線760/780の該ベース基板での正投影と該接続電極708の該ベース基板での正投影との間に位置する。接続電極708には第1電源線電圧VDDがロードされるため、このような構成は、リセット電圧線760/780と接続電極708との間の信号干渉の低減に寄与する。
【0343】
図13A~13Bに示すように、図における左から1番目のサブ画素については、突出部910aは、当該列のサブ画素に接続されたリセット電圧線760と接続電極708との間に位置する。図13Aに示すように、該突出部910aのベース基板での正投影とリセット電圧線760のベース基板での正投影との基準方向F(例えば第1方向D1)の距離をs1、該突出部910aのベース基板での正投影と接続電極708のベース基板での正投影との基準方向Fの距離をs2とする。例えば、s1はs2よりも小さい。このような構成によって、リセット電圧線70に対して優れたシールド効果を果たすことができる。
【0344】
例えば、図17Bに示すように、接続電極708は、本体部から第1方向D1に延びている延び部708aを含み、該延び部708aは、該リセット電圧線706に向かって突出し、該延び部708aの第2方向D2の寸法は該本体部の第2方向D2の寸法よりも小さい。第2方向D2において、接続電極704と接続電極708の延び部708aとは、少なくとも部分的に重なる。このような構成は、接続電極708の電源線電圧信号がリセット電圧線706に与える干渉をシールドする効果をさらに高めるのに寄与する。
【0345】
本開示の少なくとも1つの実施例はまた、以上の表示基板20のいずれかを含む表示パネルを提供する。例えば、該表示パネルは、OLED表示パネルであり、このため、それに含まれる表示基板20はOLED表示基板である。該表示基板20は、発光素子を含んでもよく、含まなくてもよく、すなわち、該発光素子は、表示基板20を完成した後にパネル工場で形成されてもよい。該表示基板20自体が発光素子を含まない場合、本開示の実施例による表示パネルは、表示基板20に加えて、発光素子を含む。
【0346】
図20に示すように、例えば、該表示パネル30は、表示基板20上に設けられたパッケージ層801及びカバープレート802をさらに含み、該パッケージ層801は、表示基板20上の発光素子を封止して、外部の湿気や酸素が該発光素子及び駆動サブ回路に侵入してデバイスへダメージを与えることを防止するように構成される。例えば、パッケージ層801は、有機フィルム、無機フィルム、又は有機フィルムと無機フィルムが交互に積層された構造を含む。例えば、該パッケージ層801と表示基板20との間には、発光素子の製造前工程において残留する水蒸気やゾルを吸収するように構成されている吸水層(図示せず)がさらに設けられてもよい。カバープレート802は、例えば、ガラスカバープレートや可撓性カバープレートである。例えば、カバープレート802とパッケージ層801は一体構造としてもよい。
【0347】
本開示の少なくとも1つの実施例はまた、以上の表示基板20のいずれかを含む、タッチ表示パネルを提供する。以下、図21を参照して、該タッチ表示パネルが図6A~6Bに示す表示基板を含む場合を例にして、本開示の少なくとも1つの実施例によるタッチ表示パネルについて例示的に説明する。
【0348】
図21に示すように、該タッチ表示パネル50は、積層配置された表示基板20及びタッチ構造520を含み、また、表示基板20とタッチ構造520との間に位置する絶縁層406をさらに含む。例えば、該絶縁層406はパッケージ層406を含み、該パッケージ層406は、発光素子120を封止して、外部の湿気や酸素が該発光素子及び駆動回路に侵入して、例えば発光素子120などのデバイスへダメージを与えることを防止するように構成される。例えば、パッケージ層406は、単層構造又は多層構造であってもよく、例えば、有機フィルム、無機フィルム、又は有機フィルムと無機フィルムが交互に積層された多層構造を含む。例えば、該タッチ表示パネルは、パッケージ層406とタッチ構造520との間に位置する緩衝層(図示せず)をさらに含む。該緩衝層は、タッチ構造520と表示基板20との間の粘着力を高めるものである。
【0349】
図21に示すように、該タッチ構造520はタッチ電極521を含み、該タッチ電極521は、例えば塊状電極や金属グリッド電極である。
【0350】
ベース基板に垂直な方向において、表示基板の第2導電構造の突出部とタッチ電極は重なっておらず、すなわち、第2導電構造の突出部(例えば図21における突出部314a)のベース基板での正投影とタッチ電極のベース基板での正投影とは分離している。このような構成は、該突出部がタッチ電極の平坦度に影響することによる不良を回避するのに有利である。
【0351】
例えば、ベース基板に垂直した方向において、表示基板の第1導電構造(例えば図21における接続電極232)とタッチ電極は重なっておらず、すなわち、第1導電構造のベース基板での正投影とタッチ電極のベース基板での正投影とは分離している。
【0352】
本開示の少なくとも1つの実施例はまた、図22に示すように、上記の表示基板20のいずれか、表示パネル、又はタッチ表示パネルを含む表示装置40を提供し、本実施例における表示装置は、ディスプレイ、OLEDパネル、OLEDテレビ、電子ペーパー、携帯電話、タブレット、ノートパソコン、デジタルフォトフレーム、ナビゲーション装置など、表示機能を有する任意の製品又は部品であってもよい。
【0353】
以上は、本発明の例示的な実施形態にすぎず、本発明の保護範囲を限定するものではなく、本発明の保護範囲は、添付の特許請求の範囲によって定められる。
【符号の説明】
【0354】
20 表示基板
21 第1導電構造
21 第1導電層
21a 底面
21b 頂面
21b 上面
21c 第1側面
21d 突出曲面
21e 第2側面
21f 接続部
22 第2導電構造、第2導電層
30 表示パネル
40 表示装置
50 タッチ表示パネル
70 リセット電圧線
100 ベース基板
100 サブ画素
101 第1絶縁層
102 半導体層
103 非表示領域
104 接続部
105 半導体層
106 半導体層
110 表示領域
134 第1電極、第1端子、画素電極
134a 突出部
135 第2電極、第2端子
136 発光層
136 有機機能層
201 第1導電層
201’ 第1導電層
202 第2導電層
202’ 第2導電層
206 導電層
210 走査線、突出部
211 接触部
220 走査線、突出部
221 シールド電極
221a 第1遮断部
221b 第2遮断部
222 開口部
230 発光制御線
231 接続電極
232 接続電極
232a 底面
232b 頂面
232c 第1側面
232t 突出部
233 接続電極
240 リセット電圧線
250 電源線
260 リセット電圧線
270 リセット電圧線
301 第1絶縁層
301’ 第1絶縁層
302 第2絶縁層
302’ 第2絶縁層
303 第3絶縁層
308 画素定義層
314 第1電極
314a 突出部
341~351 ビア
401~404 絶縁層
405 画素定義層
405a 凸起部
405a1 第1凸起部
405a2 第2凸起部
405a3 第3凸起部
406 絶縁層、パッケージ層
501~505 導電層
520 タッチ構造
521 タッチ電極
600 画素開口部領域
601~607 絶縁層
608 画素定義層
701~704 接続電極
704a 底面
704b 頂面
704c 第1側面
704t 突出部
706 リセット電圧線
707 接続電極
708 接続電極
708a 延び部
709 接続電極
710 走査線
710 サブ画素走査線
711~716 導電層
720 リセット制御線
721 第1補助制御線
722 開口部
723 リセット電圧線
724 リセット電圧線
725 第2補助制御線
730 発光制御線
740 走査線
750 リセット制御線
760 リセット電圧線
770 電源線
771 領域
772 接続線
777 電源線電極群
780 リセット電圧線
800 画素開口部領域
801 パッケージ層
802 カバープレート
810 補助制御線
820 リセット制御線
901~909 ビア
910 接続電極
910a 突出部
911~919 ビア
920 電源線電極
図1
図2
図3
図4
図5A
図5B
図5C
図6A
図6B
図7
図8A
図8B
図8C
図9A
図9B
図9C
図9D
図10A
図10B
図10C
図11
図12A
図12B
図12C
図13A
図13B
図14
図15
図16A
図16B
図16C
図17A
図17B
図18A
図18B
図18C
図19A
図19B
図19C
図20
図21
図22
【国際調査報告】