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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-10-28
(54)【発明の名称】位相ロックループパルス切り捨て
(51)【国際特許分類】
H03L 7/085 20060101AFI20241018BHJP
H03L 7/089 20060101ALI20241018BHJP
H03L 7/14 20060101ALI20241018BHJP
【ＦＩ】
H03L7/085
H03L7/089
H03L7/14
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2024522642
(86)(22)【出願日】2022-10-18
(85)【翻訳文提出日】2024-04-16
(86)【国際出願番号】 EP2022078976
(87)【国際公開番号】W WO2023078674
(87)【国際公開日】2023-05-11
(31)【優先権主張番号】17/519,438
(32)【優先日】2021-11-04
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】390009531
【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【住所又は居所原語表記】Ｎｅｗ Ｏｒｃｈａｒｄ Ｒｏａｄ， Ａｒｍｏｎｋ， Ｎｅｗ Ｙｏｒｋ １０５０４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ
(74)【代理人】
【識別番号】100112690
【弁理士】
【氏名又は名称】太佐 種一
(74)【代理人】
【識別番号】100120710
【弁理士】
【氏名又は名称】片岡 忠彦
(74)【復代理人】
【識別番号】100104880
【弁理士】
【氏名又は名称】古部 次郎
(74)【復代理人】
【識別番号】100118108
【弁理士】
【氏名又は名称】久保 洋之
(72)【発明者】
【氏名】ボルケンハーゲン、ジョン
(72)【発明者】
【氏名】ケッセルリンク、グラント
(72)【発明者】
【氏名】シュトローム、ジェームズ
(72)【発明者】
【氏名】ステフェン、クリストファー
【テーマコード（参考）】
5J106
【Ｆターム（参考）】
5J106AA04
5J106BB10
5J106CC03
5J106CC26
5J106CC34
5J106CC42
5J106CC52
5J106GG04
5J106HH02
5J106JJ02
5J106KK06
5J106LL02
5J106SS01
(57)【要約】
位相ロックループは、位相周波数検出器とチャージポンプの間にパルスリミッタを含む。位相周波数検出器はクロックパルスを生成し、パルスリミッタに送信する。パルスリミッタは、クロックパルスが位相周波数検出器の最小パルス幅よりも大きいことを示す第１の信号を生成する。パルスリミッタは、パルスリミッタ内の複数のバッファのうちの１つのバッファを選択するパルスリミッタバッファ選択信号を受信する。パルスリミッタは、位相周波数検出器の最小パルス幅にパルスリミッタバッファ選択信号に関連する遅延期間を加えたものとして、切り捨てられたパルス幅を示す第２の信号を生成する。パルスリミッタはクロックパルスを切り捨てられたパルス幅に切り捨て、切り捨てられたクロックパルスをチャージポンプに送信する。
【特許請求の範囲】
【請求項1】
パルスリミッタ回路によって、遅延期間を示す遅延バッファ選択を受信することと、前記パルスリミッタ回路によって、位相周波数検出器からのパルスを受信することと、
前記パルスリミッタ回路によって、前記受信されたパルスの幅が前記位相周波数検出器の最小パルス幅に前記遅延期間を加えたものよりも大きいかどうかを判定することと、
前記パルスリミッタ回路によって、前記パルスを切り捨てることと、
前記パルスリミッタ回路によって、前記切り捨てられたパルスをチャージポンプに送信することと、
を含む、
位相ロックループパルス切り捨て方法。
【請求項2】
前記遅延バッファ選択は、単一の一連の遅延バッファの中から遅延バッファを選択する、請求項１に記載の方法。
【請求項3】
前記単一の一連の遅延バッファは、複数の選択不可能な遅延バッファと複数の選択可能な遅延バッファとを含む、請求項２に記載の方法。
【請求項4】
前記単一の一連の遅延バッファのそれぞれの前記遅延バッファは電気的に直列に接続されている、請求項３に記載の方法。
【請求項5】
ＸＯＲゲートが、前記単一の一連の遅延バッファの第１の選択不可能な遅延バッファに直列に電気的に接続されている、請求項４に記載の方法。
【請求項6】
前記パルスリミッタ回路によって、切り捨てがイネーブルかどうか、および前記位相ロックループがロックされているかどうかを判定することをさらに含む、請求項１に記載の方法。
【請求項7】
クロックパルスを生成し、クロックパルスをパルスリミッタに送信するように適合される位相周波数検出器を含み、前記パルスリミッタは、前記クロックパルスが前記位相周波数検出器の最小パルス幅よりも大きいことを示す第１の信号を生成するように適合され、前記パルスリミッタ内の複数のバッファのうちの１つのバッファを選択するパルスリミッタバッファ選択信号を受信するように適合され、切り捨てられたパルス幅を、前記位相周波数検出器の前記最小パルス幅に前記パルスリミッタバッファ選択信号に関連する遅延期間を加えたものとして示す第２の信号を生成するように適合され、前記クロックパルスを前記切り捨てられたパルス幅に切り捨てるように適合され、前記切り捨てられたクロックパルスをチャージポンプに送信するようにさらに適合される、
位相ロックループ。
【請求項8】
前記複数のバッファは電気的に直列に接続されている、請求項７に記載の位相ロックループ。
【請求項9】
前記複数のバッファは、複数の選択不可能なバッファと複数の選択可能なバッファを含む、請求項８に記載の位相ロックループ。
【請求項10】
前記パルスリミッタは、第１の選択不可能なバッファと電気的に直列に接続されたＸＯＲゲートを含む、請求項９に記載の位相ロックループ。
【請求項11】
前記パルスリミッタは、前記切り捨てられたクロックパルスが、切り捨てられたＵＰクロックパルスであることを示す、ＵＰ切り捨て信号を判定して格納する第１のラッチ
をさらに含む、
請求項１０に記載の位相ロックループ。
【請求項12】
前記パルスリミッタは、前記切り捨てられたクロックパルスが、切り捨てられたＤＷＭクロックパルスであることを示すＤＷＭ切り捨て信号を判定して格納する第２のラッチ
を含む、
請求項１１に記載の位相ロックループ。
【請求項13】
位相周波数検出器からＵＰ_ＰＲＥクロックパルスを受信する第１の遅延素子と、前記位相周波数検出器からＤＷＮ_ＰＲＥクロックパルスを受信する第２の遅延素子と、前記ＵＰ_ＰＲＥクロックパルスと前記ＤＷＮ_ＰＲＥクロックパルスを受信し、ＵＰ_ＰＲＥクロックパルスまたは前記ＤＷＮ_ＰＲＥクロックパルスが前記位相周波数検出器の最小パルス幅よりも大きいかどうかを示すＸＯＲ出力を生成するＸＯＲゲートと、
前記ＸＯＲゲートに電気的に直列に接続された複数の遅延バッファと、
切り捨てられたパルス幅を、前記位相周波数検出器の前記最小パルス幅に前記複数の遅延バッファのうちの１つを識別する遅延バッファ選択信号に関連付けられた遅延期間を加えたものとして示す遅延段階信号を出力するマルチプレクサと、
前記第１の遅延素子に電気的に接続され、前記切り捨てられたパルス幅を含む切り捨てられたＵＰクロックパルスをチャージポンプに出力する第１のＡＮＤゲートと、
前記第２の遅延素子に電気的に接続され、前記切り捨てられたパルス幅を含む切り捨てられたＤＷＮクロックパルスを前記チャージポンプに出力する第２のＡＮＤゲートと、
を含む、
位相ロックループ。
【請求項14】
前記遅延段階信号を受信し、前記ＸＯＲ出力を受信し、切り捨てイネーブル信号を受信し、前記第１のＡＮＤゲートおよび前記第２のＡＮＤゲートに送信されるＮＡＮＤ出力を生成する、ＮＡＮＤゲートをさらに含む、請求項１３に記載の位相ロックループ。
【請求項15】
前記複数の遅延バッファは、前記遅延バッファ選択信号によって選択不可能な複数の選択不可能な遅延バッファと、前記遅延バッファ選択信号によって選択可能な複数の選択可能な遅延バッファとを含む、請求項１４に記載の位相ロックループ。
【請求項16】
前記ＸＯＲゲートは、第１の選択不可能なバッファに電気的に直列に接続されている、請求項１５に記載の位相ロックループ。
【請求項17】
前記パルスリミッタは、前記切り捨てられたＵＰクロックパルスを前記チャージポンプに出力する前記第１のＡＮＤゲートによって、前記ＵＰ_ＰＲＥクロックパルスが切り捨てられたことを示すＵＰ切り捨て信号を判定して格納する第１のラッチをさらに含む、
請求項１６に記載の位相ロックループ。
【請求項18】
前記パルスリミッタは、前記切り捨てられたＤＷＮクロックパルスを前記チャージポンプに出力する第２のＡＮＤゲートによって、前記ＤＷＮ_ＰＲＥクロックパルスが切り捨てられたことを示すＤＷＮ切り捨て信号を判定して格納する第２のラッチを含む、
請求項１７に記載の位相ロックループ。
【請求項19】
前記第１のラッチは、前記ＵＰ_ＰＲＥクロックパルスを受信し、前記ＮＡＮＤ出力の論理反転を受信し、前記切り捨てイネーブル信号の論理反転を受信する、請求項１８に記載の位相ロックループ。
【請求項20】
前記第２のラッチは、前記ＤＷＮ_ＰＲＥクロックパルスを受信し、前記ＮＡＮＤ出力の前記論理反転を受信し、前記切り捨てイネーブル信号の前記論理反転を受信する、請求項１９に記載の位相ロックループ。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、一般に、プロセッサ、集積回路（ＩＣ）などの処理ユニットを含む電子システムに関し、より具体的には、ＰＬＬ位相周波数検出器から受信されるパルスを切り捨てる位相ロックループ（ＰＬＬ）に関する。
【背景技術】
【0002】
本発明の一態様では、位相ロックループパルス切り捨て方法が提示される。この方法は、パルスリミッタ回路で、遅延期間を示す遅延バッファ選択を受信することを含む。この方法はさらに、パルスリミッタ回路で、位相周波数検出器からパルスを受信することを含む。この方法はさらに、パルスリミッタ回路で、受信したパルスの幅が位相周波数検出器の最小パルス幅に遅延期間を加えたものよりも大きいかどうかを判定することを含む。この方法はさらに、パルスリミッタ回路で、パルスを切り捨てることを含む。この方法はさらに、パルスリミッタ回路で、切り捨てられたパルスをチャージポンプに送信することを含む。
【発明の概要】
【0003】
本発明の別の態様では、位相ロックループが提示される。位相ロックループは、クロックパルスを生成し、パルスリミッタに送信するように適合された位相周波数検出器を含む。パルスリミッタは、クロックパルスが位相周波数検出器の最小パルス幅よりも大きいことを示す第１の信号を生成するように適合される。パルスリミッタは、パルスリミッタ内の複数のバッファのうちの１つのバッファを選択するパルスリミッタバッファ選択信号を受信するように適合される。パルスリミッタは、切り捨てられたパルス幅を、位相周波数検出器の最小パルス幅にパルスリミッタバッファ選択信号に関連する遅延期間を加えたものとして示す第２の信号を生成するように適合される。パルスリミッタは、クロックパルスを切り捨てられたパルス幅に切り捨てるように適合される。パルスリミッタはさらに、切り捨てられたクロックパルスをチャージポンプに送信するように適合される。
【0004】
本発明の別の態様では、位相ロックループが提示される。位相ロックループは、位相周波数検出器からＵＰ_ＰＲＥクロックパルスを受信する第１の遅延素子と、ＤＷＮ_ＰＲＥクロックパルスを受信する第２の遅延素子を含む。位相ロックループは、ＵＰ_ＰＲＥクロックパルスとＤＷＮ_ＰＲＥクロックパルスを受信し、ＵＰ_ＰＲＥクロックパルスまたはＤＷＮ_ＰＲＥが位相周波数検出器の最小パルス幅よりも大きいかどうかを示すＸＯＲ出力を生成するＸＯＲゲートを含む。位相ロックループは、ＸＯＲゲートに電気的に直列に接続された複数の遅延バッファを含む。位相ロックループは、切り捨てられたパルス幅を、位相周波数検出器の最小パルス幅に複数の遅延バッファのうちの１つを識別する遅延バッファ選択信号に関連付けられた遅延期間を加えたものとして示す遅延段階信号を出力するマルチプレクサを含む。位相ロックループは、第１の遅延素子に電気的に接続され、切り捨てられたパルス幅を含む切り捨てられたＵＰクロックパルスをチャージポンプに出力する第１のＡＮＤゲートを含む。位相ロックループは、第２の遅延素子に電気的に接続され、切り捨てられたパルス幅を含む切り捨てられたＤＷＮクロックパルスをチャージポンプに出力する第２のＡＮＤゲートを含む。
【0005】
上記および他の実施形態、特徴、態様および利点は、以下の説明、補正された請求項、および添付の図面を参照することで、よりよく理解されるであろう。
【図面の簡単な説明】
【0006】
【図1】１つ以上の実施形態による、パルスリミッタを含む位相ロックループを図示しているブロック図である。
【図2】１つ以上の実施形態による、パルスリミッタを図示しているブロック論理図である。
【図3】１つ以上の実施形態による、パルスリミッタの特徴を図示しているブロック論理図である。
【図4】１つ以上の実施形態による、位相ロックループによって受信される基準クロック信号と、位相ロックループからの帰還クロック信号の波形図である。
【図5】１つ以上の実施形態に従って説明されるパルスリミッタを含まない位相ロックループの波形応答である。
【図6】１つ以上の実施形態に従って説明されるパルスリミッタを含む位相ロックループの波形応答である。
【図7】１つ以上の実施形態による、位相ロックループパルス切り捨て位相ロックループパルス切り捨て方法を図示しているブロック図である。
【0007】
一般的な方法に従い、図面に図示されている様々な特徴は、縮尺通りに描かれていない場合がある。したがって、様々な特徴の寸法は、明確性のために任意に拡大または縮小される場合がある。さらに、図面の一部は、所定のシステム、方法、または装置の構成要素のすべてを描写していない場合がある。最後に、同様の参照数字は、本明細書および図面全体を通して同様の特徴を示すために使用される場合がある。
【発明を実施するための形態】
【0008】
コンピュータ処理装置は、外部水晶発振器チップからクロックソースを得ることが多い。発振器クロック信号に関連するエラーは、処理装置自体の信頼性、もしくは処理装置を利用する上位のコンピュータシステムの信頼性、またはその両方に影響を与える場合がある。そのため、これらのコンピュータ処理装置は、発振器クロック信号を同期、フィルタ処理等をすること、もしくはエラーの影響を最小限に抑えること、またはその組み合わせを試み、位相ロックループを含む場合がある。最終的に、このエラーは、コンピュータシステムが故障することにつながる可能性があり、再起動などが必要になる可能性がある。このような休止時間といった災難からの復旧には時間がかかり、関連する業務に悪影響が及ぶとコストがかかる場合がある。したがって、冗長クロックスイッチ（ＲＣＳ）が設けられる場合がある。ＲＣＳは、処理装置に基準クロック出力を提供する。最初は、基準クロックは第１の発振器クロック信号から生成される。ＲＣＳが第１の発振器クロック信号に関連するエラーを検知した場合、ＲＣＳは第２の冗長発振器クロック信号から基準クロック出力を生成する。そのため、発振器クロック信号のエラーによる災難を低減または回避できる場合がある。
【0009】
典型的なＲＣＳは、２つの独立したクロックソースと、２つの独立したクロックソースを整列させて切り替える回路を含む。独立したクロックソースが完全に整列されていない場合、この切り替えイベントによって不要なジッターが位相ロックループに侵入し、さらなるエラーが発生する可能性がある。既知のＲＣＳは、２つのクロックソースを３１２．５ｐｓ以内に合わせるための複雑なアナログ回路を含む。３１２．５ｐｓのクロック位相の不確実性があるため、位相ロックループは、例えば切り替え時に発生する可能性のある３１２．５ｐｓの過渡ノイズまたはジッターに対抗するために、低ゲインの動作環境で構成されなければならない。しかし、低ゲインに設定された位相ロックループは一般にノイズの影響を受けやすいため、これは理想的ではない。したがって、低ゲイン動作環境用に構成される必要がなく、ノイズに応答するフェーズロックループが必要とされている。
【0010】
添付の図面に図示された例示的な実施形態の完全な理解を提供するために、多数の詳細が本明細書に記載されている。しかし、いくつかの実施形態は、具体的な詳細の多くがなくても実施されてもよく、特許請求の範囲は、請求項に具体的に記載された特徴および態様によってのみ限定される。さらに、周知の方法、構成要素、回路などは、本明細書に記載される実施形態のより適切な態様を不必要に不明瞭にしないように、網羅的に詳細に記載されていない。
【0011】
図１は、本発明の実施形態による、位相ロックループ（ＰＬＬ）１００のブロック図を示し、位相周波数検出器１０２、パルスリミッタ１０４、チャージポンプ１０６、ループフィルタ１０８、電圧制御発振器（ＶＣＯ）１１０、もしくは帰還分周器１１２またはその組み合わせを含んでもよい。位相周波数検出器１０２は、パルスリミッタ１０４に電気的に接続されている。パルスリミッタ１０４は、チャージポンプ１０６に電気的に接続されている。チャージポンプ１０６は、ループフィルタ１０８に電気的に接続されている。ループフィルタ１０８はＶＣＯ１１０に電気的に接続されている。ＶＣＯ１１０は帰還分周器１１２に電気的に接続されている。帰還分周器１１２は位相周波数検出器１０２に電気的に接続されている。
【0012】
位相周波数検出器１０２は、基準クロック信号１６の位相および周波数を、帰還分周器１１２からの帰還クロック信号１４の位相および周波数と比較する。位相周波数検出器１０２は、ＵＰ_ＰＲＥパルス１９とＤＷＮ_ＰＲＥパルス２０を含む出力を生成する。ＵＰ_ＰＲＥパルス１９は、インクリメント（ＩＮＣ）パルスなどとも呼ばれることがある。同様に、ＤＷＮ_ＰＲＥパルス２０は、デクリメント（ＤＥＣ）パルスなどとも呼ばれることがある。
【0013】
ＵＰ_ＰＲＥパルス１９とＤＷＮ_ＰＲＥパルス２０は、基準クロック信号１６と帰還クロック信号１４の位相差と周波数差を表す。帰還クロック信号１４の位相が基準クロック信号１６の位相より遅れている場合、ＵＰ_ＰＲＥパルス１９のパルス幅はＤＷＮ_ＰＲＥパルス２０のパルス幅より広く設定される。帰還クロック信号１４の位相が基準クロック信号１６の位相をリードしている場合、ＤＷＮ_ＰＲＥパルス２０のパルス幅はＵＰ_ＰＲＥパルス１９のパルス幅よりも広く設定される。帰還クロック信号１４の位相が基準クロック信号１６の位相とほぼ等しい場合、ＤＷＮ_ＰＲＥパルス２０のパルス幅はＵＰ_ＰＲＥパルス１９のパルス幅とほぼ等しくなる。この場合、ＵＰ_ＰＲＥパルス１９とＤＷＮ_ＰＲＥパルス２０の両方のパルス幅は、位相周波数検出器１０２によって生成される「最小パルス幅」と定義される。
【0014】
パルスリミッタ１０４は、位相周波数検出器１０２によって生成されたＵＰ_ＰＲＥパルス１９およびＤＷＮ_ＰＲＥパルス２０を低減、制限、またはその他の方法で切り捨ててもよい。パルスリミッタ１０４は、ＵＰパルス２１とＤＷＮパルス２２を含む出力を生成する。ＵＰパルス２１は、ＩＮＣパルスなどと呼ばれることもある。同様に、ＤＷＮパルス２２は、ＤＥＣパルスなどと呼ばれることもある。
【0015】
パルスリミッタ１０４がＵＰ_ＰＲＥパルス１９およびＤＷＮ_ＰＲＥパルス２０を切り捨てると、ＰＬＬ１００は、フィルタ処理され、制限され、抑制され、またはスロットルされる、過渡ノイズに対する応答を有し、したがってＰＬＬゲインを低下させる。パルスリミッタ１０４による切り捨ては、ＡＮＤゲート１１４への切り捨てイネーブル信号２９もしくはロック信号３０またはその両方によって無効にすることができる。すなわち、パルスリミッタ１０４による切り捨ては、切り捨てイネーブル信号２９とロック信号３０の両方に切り捨てが発生することを示すとき（例えば、切り捨てイネーブル信号２９が高「１」で、ロック信号３０が高「１」）に発生する。切り捨てイネーブル信号２９は、例えば、位相ロックループ１００の外部で制御される場合がある広帯域レジスタ（複数可）またはラッチ（複数可）によって生成される場合がある。ロック信号３０は、たとえば、位相ロックループ１００に内蔵され、ＰＬＬ１００がロックされたことを示す既知のロック検出器によって生成される場合がある。ＡＮＤゲート１１４は、切り捨てが発生するか否かを示すイネーブル信号３１を生成する。
【0016】
パルスリミッタ１０４による切り捨ては、遅延選択信号３２によって示されるような遅延素子の選択に基づいて構成可能とすることが可能である（すなわち、切り捨てられたＵＰ信号２１および切り捨てられたＤＷＮ信号２２のパルス幅が示される場合がある）。遅延選択信号３２は、図２に例示的に示されるように、ＵＰ_ＸＯＲ_ＤＷＮ信号２０７が遅延されるパルスリミッタ１０４の一連の遅延素子の量または数を示す。
【0017】
切り捨ては、ＰＬＬ１００がロック状態に収束しているときに無効にされ、ＰＬＬ１００がロックされているときに有効にされてもよい。これにより、ＰＬＬ１００が収束しているときには通常のゲイン動作が可能になり、ＰＬＬ１００がロックしているときには低ゲイン（すなわち、切り捨て）動作（例えば、過渡ノイズなどを透過することができる）が可能になる。言い換えれば、ＵＰパルス２１もしくはＤＷＮパルス２２またはその両方は、ＰＬＬ１００がロック状態に収束する間、それぞれＵＰ_ＰＲＥパルス１９およびＤＷＮ_ＰＲＥパルス２０に対して、切り捨てられない場合がある（例えば、ＵＰ_ＰＲＥパルス１９のパルス幅はＵＰパルス２１のパルス幅にほぼ等しく、もしくはＤＷＮ_ＰＲＥパルス２０のパルス幅はＤＷＮパルス２２のパルス幅にほぼ等しい、またはその両方）。同様に、ＵＰパルス２１もしくはＤＷＮパルス２２またはその両方は、ＰＬＬ１００がロックされているときに、ＵＰ_ＰＲＥパルス１９およびＤＷＮ_ＰＲＥパルス２０に対して、切り捨てられる場合がある（例えば、ＵＰ_ＰＲＥパルス１９のパルス幅がＵＰパルス２１のパルス幅よりも広い、もしくは、ＤＷＮ_ＰＲＥパルス２０のパルス幅がＤＷＮパルス２２のパルス幅よりも広い、またはその両方）。
【0018】
実施形態では、パルスリミッタ１０４は、ＵＰ_ＰＲＥパルス１９およびＤＷＮ_ＰＲＥパルス２０を切り捨てるための単一ブロックまたは単一の一連の遅延素子と、位相周波数検出器１０２の最小位相パルス幅を伝搬するための組み合わせ論理素子２５０とを含む。単一ブロックまたは単一の一連の遅延素子は、ＵＰ_ＰＲＥパルス１９およびＤＷＮ_ＰＲＥパルス２０の両方を切り捨ててもよいが、他の既知の切り捨てシステムは、ＩＮＣパルスとＤＥＣパルスをそれぞれ独立に切り捨てる専用のサブシステムを含んでもよい。このように、パルスリミッタ１０４の単一ブロックまたは単一の一連の遅延素子は、既知の切り捨てシステムのサイズを半分に縮小することができる。
【0019】
さらに、パルスリミッタ１０４による位相周波数検出器１０２の最小位相パルス幅の伝播は、先行技術の位相ロックループと比較した場合、遅延要素の数をさらに２Ｎ（ここで、Ｎは位相周波数検出器１０２内の遅延要素の数である）減らしてもよい。位相ロックループ１００において、組み合わせ論理素子２５０は、位相周波数検出器１０２の最小パルス幅が切り捨てられずに残されることを保証する場合があり、これにより遅延素子の全体数を減少させる。より具体的には、ＵＰ_ＸＯＲ_ＤＷＮ２０７を生成するＸＯＲゲート２０６、および切り捨てない信号２０１を生成するＮＡＮＤゲート２００は、位相周波数検出器１０２の最小パルス幅が切り捨てられずに残されることを保証する場合がある。ＵＰ_ＰＲＥパルス１９とＤＷＮ_ＰＲＥパルス２０の両方が真、高、「１」などである場合、ＸＯＲゲート２０６によって示されるように、切り捨ては起こらない場合がある。このように、ＵＰ_ＰＲＥパルス１９とＤＷＮ_ＰＲＥパルス２０の両方は、位相周波数検出器１０２の最小パルス幅の間、高になる。一般に、すべての位相周波数検出器は、チャージポンプが活発に刺激されることを保証するために最小パルス幅を有する。先行技術の位相ロックループでは、パルスリミッタ回路は通常、最小パルス幅の部分を含むＩＮＣパルスまたはＤＥＣパルス全体を切り捨てる。これに対抗するため、先行技術の位相ロックループは少なくともＮ個の遅延素子を含み、これは位相周波数検出器内（最小パルス幅を生成する）のＮ個の遅延素子のレプリカである。そうすれば、先行技術の位相ロックループのパルス制限回路は、最小位相周波数検出器のパルス幅がそのまま伝搬することを保証する（位相周波数検出器の遅延素子＝パルス制限器の遅延素子）。次に、先行技術の位相ロックループは、最小パルス幅を超えるものを切り捨てるために、通常、さらにＭ個の遅延素子を含む。合計でＮ＋Ｍ個の遅延素子が与えられる。ＩＮＣパルスとＤＥＣパルスの両方を切り捨てるため、先行技術の位相ロックループは通常、このような遅延素子の数を２倍（Ｎ＋Ｍ）にする。
【0020】
パルスリミッタ１０４の単一ブロックまたは単一の一連の遅延素子を使用することにより、トランジスタのミスマッチをなくす場合もある。先行技術の位相ロックループは、通常、専用のＩＮＣパルスリミッタ・ブロックと、別の専用のＤＥＣパルスリミッタ・ブロックとを含む。この構成では、物理的な製造に起因して、２つの同一のブロック間にトランジスタのミスマッチがある可能性がある。遅延素子を介した時間遅延が２つのブロック間で異なり、同じパルス幅設定でもＩＮＣパルスがＤＥＣパルスより切り捨てられる、あるいはその逆の現象が発生する可能性がある。チャージポンプへ行くＵＰ信号とＤＷＮ信号は、通常立ち下がりエッジを整列させる必要があり、２つの別々のリミッタブロックを持つことは、そのような整列を困難にし、トランジスタのミスマッチをより普及させる。ここで、位相ロックループ１００は、このようなトランジスタのミスマッチを低減または排除する、ＵＰパルスとＤＷＮパルスの両方を切り捨てるために、遅延素子２６０の１つのグループを使用する。
【0021】
ＵＰパルス２１とＤＷＮパルス２２はチャージポンプ１０６に送信される。ＵＰパルス２１もしくはＤＷＮパルス２２は、ＦＩＬＴイン信号２３と反転ＦＩＬＴＮイン信号２４をループフィルタ１０８へ、またはループフィルタ１０８からソースまたはシンクするために、チャージポンプ１０６を制御する。ＦＩＬＴイン信号２３とＦＩＬＴＮイン信号２４の量と方向（すなわち、ソースまたはシンク）に基づいて、ループフィルタ１０８は制御ＦＩＬＴアウト信号２５と制御反転ＦＩＬＴＮアウト信号２６を生産する。
【0022】
ＦＩＬＴアウト信号２５とＦＩＬＴＮアウト信号２６は、基準クロック信号１６を追跡する（すなわち、ＶＣＯ_アウト信号２７が基準クロック信号１６の位相および周波数を追跡する）出力ＶＣＯアウト信号２７を生産するようにＶＣＯ１１０を制御する。一般に、ＰＬＬ回路１００は、ＶＣＯアウト信号２７が基準クロック信号１６の位相および周波数を追跡する場合に「ロックされた」と呼ばれる。プロセスのミスマッチや回路性能により、ＰＬＬ１００がロックされていても、ＶＣＯアウト信号２７の位相と基準クロック信号１６の位相との間に小さな差が存在する場合がある。
【0023】
いくつかの実施形態では、ＶＣＯアウト信号２７は帰還クロック信号１４である（すなわち、ＰＬＬ１００は帰還分周器１１２を含まない）。他の実施形態では、帰還分周器１１２は、帰還クロック信号１４を生成するためにＶＣＯアウト信号２７を分周してもよい。
【0024】
図２は、１つ以上の実施形態による、パルスリミッタ１０４を図示しているブロック論理図である。パルスリミッタ１０４は、位相周波数検出器１０２の最小位相パルス幅を伝搬するための直列バッファおよび組み合わせ論理素子２５０の単一ブロック２６０を含んでもよい。
【0025】
組み合わせ論理素子２５０で適切なタイミングまたは十分なタイミングを達成するために、ＵＰ_ＰＲＥパルス１９が、バッファ２０２を通してＵＰ遅延パルス２０３を作成するために送信され、ＤＷＮ_ＰＲＥパルス２０がバッファ２０４を通してＤＷＮ遅延パルス２０５を生成するために送信される場合がある。
【0026】
組み合わせ論理素子２５０の１つは、ＸＯＲゲート２０６であってもよい。ＸＯＲゲート２０６は、ＵＰ_ＸＯＲ_ＤＷＮ信号２０７を生成してもよい。ＵＰ_ＸＯＲ_ＤＷＮ信号２０７は、位相周波数検出器１０２が最小パルス幅よりも大きいパルスを生成することをいつでも、または任意の実例で示すために使用されてもよい。
【0027】
ＵＰ_ＸＯＲ_ＤＷＮ信号２０７は、遅延した遅延段階信号２４５として選択されるマルチプレクサ出力信号（例えば、信号２３５、２３７、２３９、２４１、２４３など）のための複数の可能性マルチプレクサ（possibility multiplexers）のうちの選択されたマルチプレクサを示すために、遅延選択信号３２によって示されるように、Ｎが選択可能であるＮ個の遅延バッファを通して送信されてもよい。遅延した遅延段階信号２４５は、遅延選択＜０：５＞遅延選択信号３２によって示されるように、パルスが所望のパルス幅よりも大きいことを示すために使用される。描写されている例では、パルスリミッタ１０４は、遅延バッファ２１２、２１４、２１６、２１８、２２０、２２２、２２４、２２６、２２８、２３０、および２３２を含み、マルチプレクサ２３４、２３６、２３８、２４０、２４２、および２４４を含む。
【0028】
例示的な描写では、ＸＯＲゲート２０６はバッファ２１２に電気的に直列に接続されてもよい。ＸＯＲゲート２０６は、ＵＰ_ＸＯＲ_ＤＷＮ信号２０７を遅延させ、第１段階バッファ出力信号２１３を生成するバッファ２１２にＵＰ_ＸＯＲ_ＤＷＮ信号２０７を送信してもよい。バッファ２１２は、バッファ２１４に電気的に直列に接続されてもよい。バッファ２１２は、第１段階バッファ出力信号２１３をバッファ２１４に送信してもよく、バッファ２１４はこの受信信号を遅延させ、第２段階バッファ出力信号２１５を生成する。バッファ２１４は、バッファ２１６に電気的に直列に接続されてもよい。バッファ２１４は、第２段階バッファ出力信号２１５をバッファ２１６に送信してもよく、バッファ２１６はこの受信信号を遅延させ、第３段階バッファ出力信号２１７を生成する。バッファ２１６は、バッファ２１８に電気的に直列に接続されてもよい。バッファ２１６は、第３段階バッファ出力信号２１７をバッファ２１８に送信してもよく、バッファ２１８はこの受信信号を遅延させ、第４段階バッファ出力信号２１９を生成する。バッファ２１８は、バッファ２２０に電気的に直列に接続されてもよい。バッファ２１８は、第４段階バッファ出力信号２１９をバッファ２２０に送信してもよく、バッファ２２０はこの受信信号を遅延させ、第５段階バッファ出力信号２２１を生成する。
【0029】
さらに例示的な描写では、バッファ２２０は、バッファ２２２に電気的に直列に接続されてもよい。バッファ２２０は、第５段階バッファ出力信号２２１をバッファ２２２に送信してもよく、バッファ２２２はこの受信信号を遅延させ、第６段階バッファ出力信号２２３を生成する。バッファ２２０はさらに、マルチプレクサ２３４に電気的に並列に接続されてもよい。バッファ２２０は、第５段階バッファ出力信号２２１をマルチプレクサ２３４に送信してもよい。バッファ２２２は、バッファ２２４に電気的に直列に接続されてもよい。バッファ２２２は、第６段階バッファ出力信号２２３をバッファ２２４に送信してもよく、バッファ２２４はこの受信信号を遅延させ、第７段階バッファ出力信号２２５を生成する。バッファ２２２はさらに、マルチプレクサ２３４に並列に電気的に接続されてもよい。バッファ２２２は、第６段階バッファ出力信号２２３をマルチプレクサ２３４に送信してもよい。遅延選択信号＜０＞の受信後すぐに、マルチプレクサ２３４は、受信した第５段階バッファ出力信号２２１または第６段階バッファ出力信号２２３のいずれかをマルチプレクサ出力信号２３５としてマルチプレクサ２３６に出力する。
【0030】
さらに例示的な描写では、バッファ２２４は、バッファ２２６に電気的に直列に接続されてもよい。バッファ２２４は、第７段階バッファ出力信号２２５をバッファ２２６に送信してもよく、バッファ２２６はこの受信信号を遅延させ、第８段階バッファ出力信号２２７を生成する。バッファ２２４はさらに、マルチプレクサ２３６に電気的に並列に接続されてもよい。バッファ２２４は、第７段階バッファ出力信号２２５をマルチプレクサ２３６に送信してもよい。遅延選択信号＜１＞の受信後すぐに、マルチプレクサ２３６は、受信したマルチプレクサ出力信号２３５または第７段階バッファ出力信号２２５のいずれかをマルチプレクサ出力信号２３７としてマルチプレクサ２３８に出力する。
【0031】
さらに例示的な描写では、バッファ２２６は、バッファ２２８に電気的に直列に接続されてもよい。バッファ２２６は、第８段階バッファ出力信号２２７をバッファ２２８に送信してもよく、バッファ２２８はこの受信信号を遅延させ、第９段階バッファ出力信号２２９を生成する。バッファ２２６はさらに、マルチプレクサ２３８に電気的に並列に接続されてもよい。バッファ２２６は、第８段階バッファ出力信号２２７をマルチプレクサ２３８に送信してもよい。遅延選択信号＜２＞の受信後すぐに、マルチプレクサ２３８は、受信したマルチプレクサ出力信号２３７または第８段階バッファ出力信号２２７のいずれかをマルチプレクサ出力信号２３９としてマルチプレクサ２４０に出力する。
【0032】
さらに例示的な描写では、バッファ２２８は、バッファ２３０に電気的に直列に接続されてもよい。バッファ２２８は、第９段階バッファ出力信号２２９をバッファ２３０に送信してもよく、バッファ２３０はこの受信信号を遅延させ、第１０段階バッファ出力信号２３１を生成する。バッファ２２８はさらに、マルチプレクサ２４０に電気的に並列に接続されてもよい。バッファ２２８は、第９段階バッファ出力信号２２９をマルチプレクサ２４０に送信してもよい。遅延選択信号＜３＞の受信後すぐに、マルチプレクサ２４０は、受信したマルチプレクサ出力信号２３９または第９段階バッファ出力信号２２９のいずれかをマルチプレクサ出力信号２４１としてマルチプレクサ２４２に出力する。
【0033】
さらに例示的な描写では、バッファ２３０は、バッファ２３２に電気的に直列に接続されてもよい。バッファ２３０は、第１０段階バッファ出力信号２３１をバッファ２３２に送信してもよく、バッファ２３２はこの受信信号を遅延させ、第１１段階バッファ出力信号２３３を生成する。バッファ２３０はさらに、マルチプレクサ２４２に電気的に並列に接続されてもよい。バッファ２３０は、第１０段階バッファ出力信号２３１をマルチプレクサ２４２に送信してもよい。遅延選択信号＜４＞の受信後すぐに、マルチプレクサ２４２は、受信したマルチプレクサ出力信号２４１または第１０段階バッファ出力信号２３１のいずれかをマルチプレクサ出力信号２４３としてマルチプレクサ２４４に出力する。
【0034】
さらに例示的な描写では、バッファ２３２はマルチプレクサ２４４に電気的に並列に接続されてもよい。バッファ２３２は、第１１段階バッファ出力信号２３３をマルチプレクサ２４４に送信してもよい。遅延選択信号＜５＞の受信後すぐに、マルチプレクサ２４４は、受信したマルチプレクサ出力信号２４３または第１１段階バッファ出力信号２３３のいずれかを遅延した遅延段階信号２４５として出力する。
【0035】
別の組み合わせ論理素子２５０は、ＮＡＮＤゲート２００であってもよい。ＮＡＮＤゲート２００は、切り捨てない信号２０１を生成するために、遅延した遅延段階信号２４５、イネーブル信号３１、およびＵＰ_ＸＯＲ_ＤＷＮ信号２０７をＮＡＮＤしてもよい。
【0036】
さらに他の組み合わせ論理素子２５０は、ＡＮＤゲート２０８およびＡＮＤゲート２１０であってもよい。ＡＮＤゲート２０８は、ＵＰパルス２１を生成するために、切り捨てない信号２０１とＵＰ遅延パルス２０３を論理ＡＮＤしてもよい。同様に、ＡＮＤゲート２１０は、ＤＷＮパルス２２を生成するために、切り捨てない信号２０１とＤＷＮ遅延パルス２０５を論理ＡＮＤしてもよい。
【0037】
例示的な描写では、パルスリミッタ１０４は、以下の３つの基準が満たされるとき、ＵＰ_ＰＲＥパルス１９とＤＷＮ_ＰＲＥパルス２０の両方を切り捨てる：（１）イネーブル信号３１は、切り捨てが有効であることを示す。例えば、イネーブル信号３１が真、高、「１」などである、（２）ＵＰ_ＰＲＥパルス１９またはＤＷＮ_ＰＲＥパルス２０のいずれかが真、高、「１」などであるが、その両方ではなく、１つ以上の遅延バッファ２８０内の遅延素子の数よりも大きい時間である。例えば、位相周波数検出器１０２は、最小パルス幅よりも広いＵＰ_ＰＲＥパルス１９もしくはＤＷＮ_ＰＲＥパルス２０またはその両方を出力し、（３）ＵＰ_ＰＲＥパルス１９およびＤＷＮ_ＰＲＥパルス２０の両方が真、高、「１」などになる前に、ＵＰ遅延パルス２０３またはＤＷＮ遅延パルス２０５のいずれかが真、高、「１」などになる。例えば、ＵＰ_ＰＲＥパルス１９もしくはＤＷＮ_ＰＲＥパルス２０またはその両方は、単一ブロック２６０または一連の遅延素子の中にある選択されたバッファに関連する遅延を加えた最小パルスよりも大きいか、または広い。
【0038】
明確性のために、パルスリミッタ１０４は、ＩＮＣパルスの切り捨てのための専用のブロックまたは一連の遅延素子と、ＤＷＮパルスの切り捨てのための別の専用のブロックまたは一連の遅延素子とは対照的に、単一のブロック２６０または一連の遅延素子またはバッファ（例えば、バッファ２１２、２１４、２１６、２１８、２２０、２２２、２２４、２２６、２２８、２３０、もしくは２３２またはその組み合わせ）で、ＵＰ_ＰＲＥパルス１９とＤＷＮ_ＰＲＥパルス２０の両方の切り捨てを可能にする。これにより、位相ロックループに必要な総遅延素子の数が減少するだけでなく、ＵＰおよびＤＷＮの切り捨て信号に対するトランジスタのミスマッチの懸念も取り除く。
【0039】
さらなる明確性のために、単一のブロック２６０または一連の遅延要素は、遅延選択信号３２によって個別に選択可能でない１つ以上の遅延バッファ２７０と、遅延選択信号３２によって個別に選択可能な１つ以上の遅延バッファ２８０を含んでもよい。
【0040】
さらなる明確性のために、パルスリミッタ１０４は、有利な場合には、位相周波数検出器１０２の最小パルス幅が切り捨てられずに回路を伝搬することを可能にし、ループフィルタ１０８内での適切な充電を可能にする。
【0041】
図３は、１つ以上の実施形態による、パルスリミッタ１０４の特徴を図示しているブロック論理図である。いくつかの実施形態において、パルスリミッタ１０４は、ラッチ３３１およびラッチ３３３をさらに含んでもよい。ラッチ３３１は、ＵＰ_ＰＲＥパルス１９が切り捨てられたかどうかを判定し、指示してもよく、ラッチ３３３は、ＤＷＮ_ＰＲＥパルス２０が切り捨てられたかどうかを判定し、指示してもよい。ラッチ３３１およびラッチ３３３は、ＵＰ_ＰＲＥパルス１９もしくはＤＷＮ_ＰＲＥパルス２０またはその両方が切り捨てられたのがどの信号か、もしくはいつの信号かまたはその両方、もしくはいつかを効果的に識別することができる。
【0042】
パルスリミッタ１０４は、反転バッファ３００および反転バッファ３１０をさらに含んでもよい。反転バッファ３００は、ＮＡＮＤゲート２００に電気的に接続されてもよく、切り捨てない信号２０１を受信して遅延させ、さらに切り捨てない信号２０１を切り捨て信号３０１に論理反転させてもよい。反転バッファ３１０は、ＡＮＤゲート１１４に電気的に接続されてもよく、イネーブル信号３１を受信して遅延させ、さらにイネーブル信号３１を無効信号（not_enable signal）３１１に論理反転させてもよい。
【0043】
ラッチ３３１は、反転バッファ３００に電気的に接続され、そこから切り捨て信号３０１を受信してもよい。ラッチ３３１はさらに、反転バッファ３１０に電気的に接続され、そこから無効信号（not_enable signal）３１１を受信してもよい。ラッチ３３１はさらに、位相周波数検出器１０２に電気的に接続され、そこからＵＰ_ＰＲＥパルス１９を受信してもよい。ラッチ３３１は、切り捨て信号３０１の立ち上がりエッジによってクロックされてもよく、データ入力はＵＰ_ＰＲＥパルス１９であってもよい。このように、データ入力は、切り捨て信号３０１が真、高、「１」などのときにラッチされてもよい。その結果、出力ＵＰ_ＷＡＳ_ＴＲＵＮＣＡＴＥＤ信号３２０は、ＵＰ_ＰＲＥパルス１９が切り捨てられたことを反映する。ＵＰ_ＷＡＳ_ＴＲＵＮＣＡＴＥＤ信号３２０は、例えば、位相ロックループ１００が速度を上げるべきか遅くすべきかを決定するためなどに、外部構成要素によって使用できる。
【0044】
同様に、ラッチ３３３は、反転バッファ３００に電気的に接続され、そこから切り捨て信号３０１を受信してもよい。ラッチ３３３はさらに、反転バッファ３１０に電気的に接続され、そこから無効信号（not_enable signal）３１１を受信してもよい。ラッチ３３３はさらに、位相周波数検出器１０２に電気的に接続され、そこからＤＷＮ_ＰＲＥパルス２０を受信してもよい。ラッチ３３３は、切り捨て信号３０１の立ち上がりエッジによってクロックされてもよく、データ入力はＤＷＮ_ＰＲＥパルス２０であってもよい。このように、データ入力は、切り捨て信号３０１が真、高、「１」などのときにラッチされてもよい。その結果、出力ＤＷＮ_ＷＡＳ_ＴＲＵＮＣＡＴＥＤ信号３２２は、ＤＷＮ_ＰＲＥパルス２０が切り捨てられたことを反映する。ＤＷＮ_ＷＡＳ_ＴＲＵＮＣＡＴＥＤ信号３２２は、例えば、位相ロックループ１００が速度を上げるべきか遅くすべきかを決定するためなどに、外部構成要素によって使用できる。
【0045】
図４は、１つ以上の実施形態による、位相ルックループからの基準クロック信号１６および帰還クロック信号１４の例示的な周波数図である。この周波数図は、１サイクル１ナノ秒の基準クロック信号１６パルス拡張に対する例示的な位相ロックループ１００の応答を描写している。このような事象は、例えば、スイッチオーバ事象と同様であってよい。領域４００は、図５に描写されている例示的な位相ロックループ１００の波形応答の時間領域を定義する。
【0046】
図５は、切り捨てイネーブル信号２９が論理的に偽、低、「０」などに設定され、それによって切り捨てが無効であることを示す、位相ロックループ１００の例示的な波形応答である。位相ロックループ１００は、１ナノ秒の基準クロック信号１６のパルス拡張に対して、１ナノ秒のＤＷＮ_ＰＲＥパルス２０（すなわち、矢印４０２）と４０ピコ秒（たとえば、位相周波数検出器１０２の最小パルス幅）のＵＰ_ＰＲＥパルス１９（すなわち、矢印４０４）で応答する。この大きなＤＷＮ_ＰＲＥパルス２０は、例示的な２８０ｍＶの電圧制御発振器１１０の制御電圧シフトと、帰還クロック１４周波数の例示的な１Ｍｈｚ（１％）の変化をもたらす。既知のダウンストリームのクロックおよびデータリカバリ回路は、１％の瞬時の帰還クロック１４周波数の変化を追跡できない可能性が高く、巡回冗長検査（ＣＲＣ）が必要になる可能性が高い。
【0047】
図６は、切り捨てイネーブル信号２９が論理的に真、高、「１」などに設定され、それによって切り捨てが有効であることを示す、位相ロックループ１００の例示的な波形応答である。例示的に描写された波形応答において、パルスリミッタ１０４は、対応する遅延（例えば、約５０ピコ秒の遅延など）に対応する第５バッファ２２０（すなわち、第５段階バッファ出力信号２２１は、遅延選択信号３２によって遅延した遅延段階信号２４５となるように選択される）からタップするように構成される。このように、パルスリミッタ１０４は、設定された対応する遅延に位相周波数検出器１０２の最小パルス幅を加えたものよりも大きい任意のＵＰ_ＰＲＥパルス１９幅または任意のＤＷＮ_ＰＲＥパルス２０を切り捨てるように設定される。対応する遅延は、切り捨てられたＵＰパルス２１および切り捨てられたＤＷＮパルス２２の意図されたパルス幅であってもよい。したがって、描写された例では、パルスリミッタ１０４は、９０ピコ秒（すなわち、設定された対応する遅延５０ピコ秒に位相周波数検出器１０２の最小パルス幅４０ピコ秒を加えたもの）よりも大きいＵＰ_ＰＲＥパルス１９幅またはＤＷＮ_ＰＲＥパルス２０を切り捨てるように設定される。
【0048】
ＤＥＣ_ＰＲＥパルス２０（矢印４０２）は位相周波数検出器１０２のＤＥＣ_ＰＲＥパルス２０出力を表し、ＤＷＮパルス２２（矢印５０２）はパルスリミッタ１０４からの切り捨てられた出力を表す。位相周波数検出器１０２からの１ナノ秒のＤＥＣ_ＰＲＥパルス２０はパルスリミッタ１０４に送信され、その結果生じるＤＷＮパルス２２（矢印５０２）は５０ナノ秒に減少する。また、４０ピコ秒の位相周波数検出器１０２の最小パルス幅は、そのまま（例えば、４０ピコ秒など）位相ロックループ１００を通って伝搬されてもよいことに注意されたい。このような方法でＤＥＣ_ＰＲＥパルス２０およびＵＰ_ＰＲＥパルス１９をパルスリミッタ１０４で切り捨てることにより、電圧制御発振器１１０の制御電圧シフトが２７ｍＶ（例えば、桁数など）小さくなり、帰還クロック１４周波数の７ｋｈｚ、または０．００７％の変化（例えば、何桁も小さい変化）が例示的に小さくなる可能性がある。
【0049】
図７は、１つ以上の実施形態による、位相ロックループパルス切り捨て方法６００を図示しているブロック図である。方法６００は、パルスリミッタ１０４を含む位相ロックループ１００によって利用されてもよく、ブロック６０２で開始してもよい。方法６００は、位相周波数検出器１０２がＵＰ_ＰＲＥパルス１９もしくはＤＷＮ_ＰＲＥパルス２０またはその両方を生成してパルスリミッタ１０４に送信し、パルスリミッタ１０４が送信されたＵＰ_ＰＲＥパルス１９もしくは送信されたＤＷＮ_ＰＲＥパルス２０またはその両方を受信する（ブロック６０４）ことで継続してもよい。
【0050】
方法６００は、切り捨てが有効であるかどうかを判定すること（ブロック６０６）で継続してもよい。たとえば、イネーブル信号３１が、切り捨てが有効であることを示すことにより、切り捨てが有効になる場合がある。イネーブル信号３１は、ＰＬＬ１００がロック状態に収束しているときには切り捨てが無効であり、ＰＬＬ１００がロックされているときには有効であることを示す場合がある。
【0051】
方法６００は、切り捨てが無効である場合（ブロック６０８）、パルスリミッタ１０４が、受信したＵＰ_ＰＲＥパルス１９もしくは受信したＤＷＮ_ＰＲＥパルス２０またはその両方をチャージポンプ１０６に送信することで継続してもよい。あるいは、切り捨てが有効である場合、方法６００は、受信されたＵＰ_ＰＲＥパルス１９の幅もしくは受信されたＤＷＮ_ＰＲＥパルス２０の幅またはその両方が、事前に指定された遅延期間に位相周波数検出器１０２の最小パルス幅を加えたものよりも大きいかどうかをパルスリミッタ１０４が判定することで継続してもよい（ブロック６１２）。事前に指定された遅延期間は、遅延選択信号３２に関連する単一ブロック２６０または一連の遅延素子の１つ以上の遅延バッファ２８０の中で選択される特定の遅延バッファに関連してもよい。
【0052】
受信したＵＰ_ＰＲＥパルス１９の幅もしくは受信したＤＷＮ_ＰＲＥパルス２０の幅またはその両方が、事前に指定された遅延期間に位相周波数検出器１０２の最小パルス幅を加えた値以下である場合、方法６００は、ブロック６０８に戻って継続してもよい。あるいは、受信したＵＰ_ＰＲＥパルス１９の幅もしくは受信したＤＷＮ_ＰＲＥパルス２０の幅またはその両方が、事前に指定された遅延期間に位相周波数検出器１０２の最小パルス幅を加えたものよりも大きい場合、方法６００は、受信したＵＰ_ＰＲＥパルス１９の幅もしくは受信したＤＷＮ_ＰＲＥパルスの幅またはその両方を、事前に指定された遅延期間に位相周波数検出器１０２の最小パルス幅を加えたものの幅に切り捨てるか、またはそれに関連する幅に切り捨て、それによって、切り捨てられたＵＰパルス２１もしくは切り捨てられたＤＷＮパルス２２またはその両方をそれぞれ生成することで継続してもよい（ブロック６１４）。方法６００は、パルスリミッタ１０４が、切り捨てられたＵＰパルス２１もしくは切り捨てられたＤＷＮパルス２２またはその両方をチャージポンプ１０６に送信することで継続してもよく（ブロック６１６）、ブロック６１８で終了してもよい。
【0053】
図中のフローチャートおよびブロック図は、本発明の様々な実施形態によるシステム、方法、およびコンピュータプログラム製品が実行可能な実装の構成、機能、および動作を示している。これに関して、フローチャートまたはブロック図の各ブロックは、モジュール、セグメント、または命令の一部を表してよい。いくつかの代替の実施形態では、ブロックに示されている機能は、図に示されている順序とは異なる場合がある。例えば、連続して示される２つのブロックは、実際には、実質的に同時に実行されるか、またはブロックは、関係する機能に応じて逆の順序で実行される場合がある。
【0054】
本発明の様々な実施形態の説明は、例示の目的で提示されているが、網羅的であることを意図するものではなく、開示される実施形態に限定されることを意図するものでもない。本発明の範囲および精神から逸脱することなく、多くの修正および変更が可能であることは当業者には明らかであろう。本明細書で使用される用語は、実施形態の原理、市場で見られる技術に対する実際の適用または技術的改善を最もよく説明するため、または当業者が本明細書に記載の実施形態を理解できるようにするために選択された。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【手続補正書】
【提出日】2024-05-24
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
パルスリミッタ回路によって、遅延期間を示す遅延バッファ選択を受信することと、前記パルスリミッタ回路によって、位相周波数検出器からのパルスを受信することと、
前記パルスリミッタ回路によって、前記受信されたパルスの幅が前記位相周波数検出器の最小パルス幅に前記遅延期間を加えたものよりも大きいかどうかを判定することと、
前記パルスリミッタ回路によって、前記パルスを切り捨てることと、
前記パルスリミッタ回路によって、前記切り捨てられたパルスをチャージポンプに送信することと、
を含む、
位相ロックループパルス切り捨て方法。
【請求項2】
前記遅延バッファ選択は、単一の一連の遅延バッファの中から遅延バッファを選択する、請求項１に記載の方法。
【請求項3】
前記単一の一連の遅延バッファは、複数の選択不可能な遅延バッファと複数の選択可能な遅延バッファとを含む、請求項２に記載の方法。
【請求項4】
前記単一の一連の遅延バッファのそれぞれの前記遅延バッファは電気的に直列に接続されている、請求項３に記載の方法。
【請求項5】
ＸＯＲゲートが、前記単一の一連の遅延バッファの第１の選択不可能な遅延バッファに直列に電気的に接続されている、請求項４に記載の方法。
【請求項6】
前記パルスリミッタ回路によって、切り捨てがイネーブルかどうか、および前記位相ロックループがロックされているかどうかを判定することをさらに含む、請求項１に記載の方法。
【請求項7】
クロックパルスを生成し、クロックパルスをパルスリミッタに送信するように適合される位相周波数検出器を含み、前記パルスリミッタは、前記クロックパルスが前記位相周波数検出器の最小パルス幅よりも大きいことを示す第１の信号を生成するように適合され、前記パルスリミッタ内の複数のバッファのうちの１つのバッファを選択するパルスリミッタバッファ選択信号を受信するように適合され、切り捨てられたパルス幅を、前記位相周波数検出器の前記最小パルス幅に前記パルスリミッタバッファ選択信号に関連する遅延期間を加えたものとして示す第２の信号を生成するように適合され、前記クロックパルスを前記切り捨てられたパルス幅に切り捨てるように適合され、前記切り捨てられたクロックパルスをチャージポンプに送信するようにさらに適合される、
位相ロックループ。
【請求項8】
前記複数のバッファは電気的に直列に接続されている、請求項７に記載の位相ロックループ。
【請求項9】
前記複数のバッファは、複数の選択不可能なバッファと複数の選択可能なバッファを含む、請求項８に記載の位相ロックループ。
【請求項10】
前記パルスリミッタは、第１の選択不可能なバッファと電気的に直列に接続されたＸＯＲゲートを含む、請求項９に記載の位相ロックループ。
【請求項11】
前記パルスリミッタは、前記切り捨てられたクロックパルスが、切り捨てられたＵＰクロックパルスであることを示す、ＵＰ切り捨て信号を判定して格納する第１のラッチ
をさらに含む、
請求項１０に記載の位相ロックループ。
【請求項12】
前記パルスリミッタは、前記切り捨てられたクロックパルスが、切り捨てられたＤＷＭクロックパルスであることを示すＤＷＭ切り捨て信号を判定して格納する第２のラッチ
を含む、
請求項１１に記載の位相ロックループ。
【請求項13】
位相周波数検出器からＵＰ_ＰＲＥクロックパルスを受信する第１の遅延素子と、前記位相周波数検出器からＤＷＮ_ＰＲＥクロックパルスを受信する第２の遅延素子と、前記ＵＰ_ＰＲＥクロックパルスと前記ＤＷＮ_ＰＲＥクロックパルスを受信し、前記ＵＰ_ＰＲＥクロックパルスまたは前記ＤＷＮ_ＰＲＥクロックパルスが前記位相周波数検出器の最小パルス幅よりも大きいかどうかを示すＸＯＲ出力を生成するＸＯＲゲートと、
前記ＸＯＲゲートに電気的に直列に接続された複数の遅延バッファと、
切り捨てられたパルス幅を、前記位相周波数検出器の前記最小パルス幅に前記複数の遅延バッファのうちの１つを識別する遅延バッファ選択信号に関連付けられた遅延期間を加えたものとして示す遅延段階信号を出力するマルチプレクサと、
前記第１の遅延素子に電気的に接続され、前記切り捨てられたパルス幅を含む切り捨てられたＵＰクロックパルスをチャージポンプに出力する第１のＡＮＤゲートと、
前記第２の遅延素子に電気的に接続され、前記切り捨てられたパルス幅を含む切り捨てられたＤＷＮクロックパルスを前記チャージポンプに出力する第２のＡＮＤゲートと、
を含む、
位相ロックループ。
【請求項14】
前記遅延段階信号を受信し、前記ＸＯＲ出力を受信し、切り捨てイネーブル信号を受信し、前記第１のＡＮＤゲートおよび前記第２のＡＮＤゲートに送信されるＮＡＮＤ出力を生成する、ＮＡＮＤゲートをさらに含む、請求項１３に記載の位相ロックループ。
【請求項15】
前記複数の遅延バッファは、前記遅延バッファ選択信号によって選択不可能な複数の選択不可能な遅延バッファと、前記遅延バッファ選択信号によって選択可能な複数の選択可能な遅延バッファとを含む、請求項１４に記載の位相ロックループ。
【請求項16】
前記ＸＯＲゲートは、第１の選択不可能なバッファに電気的に直列に接続されている、請求項１５に記載の位相ロックループ。
【請求項17】
前記パルスリミッタは、前記切り捨てられたＵＰクロックパルスを前記チャージポンプに出力する前記第１のＡＮＤゲートによって、前記ＵＰ_ＰＲＥクロックパルスが切り捨てられたことを示すＵＰ切り捨て信号を判定して格納する第１のラッチをさらに含む、
請求項１６に記載の位相ロックループ。
【請求項18】
前記パルスリミッタは、前記切り捨てられたＤＷＮクロックパルスを前記チャージポンプに出力する前記第２のＡＮＤゲートによって、前記ＤＷＮ_ＰＲＥクロックパルスが切り捨てられたことを示すＤＷＮ切り捨て信号を判定して格納する第２のラッチを含む、
請求項１７に記載の位相ロックループ。
【請求項19】
前記第１のラッチは、前記ＵＰ_ＰＲＥクロックパルスを受信し、前記ＮＡＮＤ出力の論理反転を受信し、前記切り捨てイネーブル信号の論理反転を受信する、請求項１８に記載の位相ロックループ。
【請求項20】
前記第２のラッチは、前記ＤＷＮ_ＰＲＥクロックパルスを受信し、前記ＮＡＮＤ出力の前記論理反転を受信し、前記切り捨てイネーブル信号の前記論理反転を受信する、請求項１９に記載の位相ロックループ。
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】００５２
【補正方法】変更
【補正の内容】
【0052】
受信したＵＰ_ＰＲＥパルス１９の幅もしくは受信したＤＷＮ_ＰＲＥパルス２０の幅またはその両方が、事前に指定された遅延期間に位相周波数検出器１０２の最小パルス幅を加えた値以下である場合、方法６００は、ブロック６０８に戻って継続してもよい。あるいは、受信したＵＰ_ＰＲＥパルス１９の幅もしくは受信したＤＷＮ_ＰＲＥパルス２０の幅またはその両方が、事前に指定された遅延期間に位相周波数検出器１０２の最小パルス幅を加えたものよりも大きい場合、方法６００は、受信したＵＰ_ＰＲＥパルス１９の幅もしくは受信したＤＷＮ_ＰＲＥパルス２０の幅またはその両方を、事前に指定された遅延期間に位相周波数検出器１０２の最小パルス幅を加えたものの幅に切り捨てるか、またはそれに関連する幅に切り捨て、それによって、切り捨てられたＵＰパルス２１もしくは切り捨てられたＤＷＮパルス２２またはその両方をそれぞれ生成することで継続してもよい（ブロック６１４）。方法６００は、パルスリミッタ１０４が、切り捨てられたＵＰパルス２１もしくは切り捨てられたＤＷＮパルス２２またはその両方をチャージポンプ１０６に送信することで継続してもよく（ブロック６１６）、ブロック６１８で終了してもよい。
【手続補正3】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正の内容】
【図2】
【手続補正4】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正の内容】
【図3】
【国際調査報告】