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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-10-28
(54)【発明の名称】寄生抵抗が低減された２次元材料電界効果トランジスタ
(51)【国際特許分類】
H01L 21/336 20060101AFI20241018BHJP
H01L 29/786 20060101ALI20241018BHJP
【ＦＩ】
H01L29/78 301P
H01L29/78 301H
H01L29/78 301G
H01L29/78 618B
H01L29/78 618C
H01L29/78 617T
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2024524414
(86)(22)【出願日】2022-11-01
(85)【翻訳文提出日】2024-04-23
(86)【国際出願番号】 EP2022080464
(87)【国際公開番号】W WO2023088677
(87)【国際公開日】2023-05-25
(31)【優先権主張番号】17/455,937
(32)【優先日】2021-11-22
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】390009531
【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【住所又は居所原語表記】Ｎｅｗ Ｏｒｃｈａｒｄ Ｒｏａｄ， Ａｒｍｏｎｋ， Ｎｅｗ Ｙｏｒｋ １０５０４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ
(74)【代理人】
【識別番号】100112690
【弁理士】
【氏名又は名称】太佐 種一
(74)【代理人】
【識別番号】100120710
【弁理士】
【氏名又は名称】片岡 忠彦
(72)【発明者】
【氏名】チョン、カングオ
(72)【発明者】
【氏名】ゴール、アンドリュー
(72)【発明者】
【氏名】フロウギアー、ジュリアン
(72)【発明者】
【氏名】シエ、ルイロン
【テーマコード（参考）】
5F110
5F140
【Ｆターム（参考）】
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5F110AA04
5F110CC01
5F110DD05
5F110DD12
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5F110GG05
5F110GG22
5F110GG25
5F110GG42
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5F110GG44
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5F110HK04
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5F110HK21
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5F110HK33
5F110HK34
5F110HM02
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5F140BE10
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5F140BF15
5F140BG11
5F140BG12
5F140BG14
5F140BG27
5F140BG28
5F140BG30
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5F140BG38
5F140BJ05
5F140BJ07
5F140BJ17
5F140BJ20
5F140BK28
5F140BK29
5F140BK30
(57)【要約】
２次元材料で形成された電界効果トランジスタ・デバイスを形成するための手法を提供する。電界効果トランジスタ・デバイスは、基板上の２次元材料で構成されたチャネルと、チャネル上の、側壁スペーサの下および側壁スペーサの周囲に広がる、高誘電率ゲート誘電体とを含む。電界効果トランジスタは、高誘電率ゲート誘電体の内側でチャネルの上に金属ゲートを含む。ソース／ドレインが、基板上の２次元材料の一部の上にある。ソース／ドレインは、側壁スペーサに隣接し、二層金属で構成される。
【特許請求の範囲】
【請求項1】
２次元材料で形成された電界効果トランジスタ・デバイスであって、基板上の２次元材料の第１の部分で構成されるチャネルと、
前記チャネル上の、側壁スペーサの下に、および前記側壁スペーサに沿って広がる、高誘電率ゲート誘電体と、
前記高誘電率ゲート誘電体の内側の、前記チャネルの上の金属ゲートと、
前記基板上の前記２次元材料の第２の部分の上のソース／ドレインと
を備える、電界効果トランジスタ・デバイス。
【請求項2】
前記２次元材料の前記第２の部分の上の前記ソース／ドレインが二層金属で構成される、請求項１に記載の電界効果トランジスタ・デバイス。
【請求項3】
前記２次元材料の前記第２の部分の上の前記ソース／ドレインが、第１の金属の上にある第２の金属より低い前記２次元材料との電気接点抵抗率を有する、前記２次元材料の前記第２の部分の上の前記第１の金属で構成される、請求項１に記載の電界効果トランジスタ・デバイス。
【請求項4】
前記第２の金属が、前記第１の金属より低いバルク抵抗率を有する、請求項３に記載の電界効果トランジスタ・デバイス。
【請求項5】
前記第１の金属が、前記高誘電率ゲート誘電体の厚さの２倍未満の厚さを有する、請求項３に記載の電界効果トランジスタ・デバイス。
【請求項6】
前記チャネル上の前記高誘電率ゲート誘電体が前記側壁スペーサの下に広がり、前記側壁スペーサに隣接する前記ソース／ドレインの下に進まない、請求項１に記載の電界効果トランジスタ・デバイス。
【請求項7】
２次元材料で形成された電界効果トランジスタ・デバイスであって、基板上の２次元材料のより薄い部分で構成されるチャネルと、
前記チャネル上、および側壁スペーサの下部にある前記２次元材料の垂直部分上の高誘電率ゲート誘電体材料と、
前記チャネルの上の、前記高誘電率ゲート誘電体材料上の金属ゲートと、
前記基板上の前記２次元材料のより厚い部分の上のソース／ドレインと
を備える、電界効果トランジスタ・デバイス。
【請求項8】
前記側壁スペーサの前記下部にある前記２次元材料の前記垂直部分が、前記２次元材料のより薄い垂直部分で構成される、請求項７に記載の電界効果トランジスタ・デバイス。
【請求項9】
前記側壁スペーサにある前記２次元材料の前記垂直部分が、前記２次元材料のより薄い垂直部分である、請求項７に記載の電界効果トランジスタ・デバイス。
【請求項10】
前記２次元材料の前記より厚い部分の上のソース／ドレインが二層金属で構成される、請求項７に記載の電界効果トランジスタ・デバイス。
【請求項11】
前記基板上の前記２次元材料の前記より厚い部分の上の前記ソース／ドレインが、第１の金属の上にある第２の金属より低い前記２次元材料との電気接点抵抗率を有する、前記２次元材料の上の前記第１の金属で構成される、請求項７に記載の電界効果トランジスタ・デバイス。
【請求項12】
前記第２の金属が、前記第１の金属より低いバルク抵抗率を有する、請求項１１に記載の電界効果トランジスタ・デバイス。
【請求項13】
前記第１の金属が、前記高誘電率ゲート誘電体の厚さの２倍未満の厚さを有する、請求項１１に記載の電界効果トランジスタ・デバイス。
【請求項14】
前記チャネルの上の前記高誘電率ゲート誘電体材料上の前記金属ゲートが、前記側壁スペーサでの前記２次元材料の前記垂直部分上の前記高誘電率ゲート誘電体材料の内側にある、請求項７に記載の電界効果トランジスタ・デバイス。
【請求項15】
電界効果トランジスタのチャネル用の２次元材料を含む半導体構造体を形成する方法であって、非導電性面を有する基板上に２次元材料の層を堆積することと、
前記２次元材料の上に第１の金属材料の層を堆積することと、
前記第１の金属の上に、ハードマスク材料によって覆われた第２の金属の層を堆積することと、
前記ハードマスクおよび前記第２の金属の一部を除去することと、
側壁スペーサを、前記第２の金属および前記ハードマスクに形成することと、
前記第１の金属の露出部分および前記側壁スペーサの下の前記第１の金属の部分を除去することと、
前記２次元材料、前記側壁スペーサ、および前記ハードマスクの露出面の上に高誘電率ゲート誘電体材料を堆積することと、
金属ゲートを形成することと
を含む、方法。
【請求項16】
前記２次元材料、前記側壁スペーサ、および前記ハードマスクの露出面の上に高誘電率ゲート誘電体材料を堆積することが、コンフォーマルな堆積プロセスを使用して、前記側壁スペーサの下の前記高誘電率ゲート誘電体材料の部分をピンチオフすることをさらに含む、請求項１５に記載の方法。
【請求項17】
前記２次元材料の上の前記第１の金属材料が、前記第２の金属材料より低い前記２次元材料との電気接点抵抗率を有する、請求項１５に記載の方法。
【請求項18】
前記２次元材料の上の前記第１の金属材料の前記層が、前記第２の金属材料の前記層より薄い、請求項１５に記載の方法。
【請求項19】
前記２次元材料の上の前記第１の金属材料の前記層および前記第２の金属材料の前記層が、電界効果トランジスタのソース／ドレインを形成する、請求項１５に記載の方法。
【請求項20】
前記金属ゲートの下の前記高誘電率ゲート誘電体材料の下の前記２次元材料が、前記電界効果トランジスタのチャネルである、請求項１９に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、一般に、半導体デバイス形成の分野に関しており、より詳細には、チャネルに２次元材料を使用し、ソース／ドレインに二層金属を使用して電界効果トランジスタを形成することに関している。
【背景技術】
【0002】
半導体プロセス技術の継続的な革新は、より高い集積密度およびデバイスのスケーリングを可能にしている。半導体産業が５ナノメートル・テクノロジー・ノードに向かって進み、それを超えるにつれて、電界効果トランジスタ（ＦＥＴ：ｆｉｅｌｄ－ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒｓ）などのプレーナ半導体デバイス構造および非プレーナ半導体デバイス構造は、占有スペース当たりのデバイスの幅を増やすために、より小さい寸法に縮小されなければならない。
【0003】
半導体デバイスを使用するための極薄２次元（２Ｄ：２－ｄｉｍｅｎｓｉｏｎａｌ）材料の開発は、縮小されたデバイスのスペーシングおよびより小さいデバイスの寸法のための手段を提供する。２Ｄ材料は、次世代の小型化されたエレクトロニクス・デバイスおよびオプトエレクトロニクス・デバイスを製造することにおいて大きな可能性を有する、ナノ構造の低次元材料の新しい種類である。その一例がグラフェンであり、グラフェンは、高キャリア移動度、広い吸収スペクトル、および高速応答時間といったその並外れた電気的特性により、大きな注目を集めており、物理学、材料、ナノ工学、およびオプトエレクトロニクス応用において、広範な研究につながった。しかし、バンドギャップの欠如が、電子デバイスの応用の可能性を妨げ、他の２Ｄ層状材料を探索する上で大きな動機につながる。その中でも、ＭｏＳ２およびＷＳ２などの遷移金属ジカルコゲナイド（ＴＭＤ：ｔｒａｎｓｉｔｉｏｎ ｍｅｔａｌ ｄｉｃｈａｌｃｏｇｅｎｉｄｅｓ）は、可視範囲内の直接バンドギャップ、大きい吸収係数、大きい励起子結合エネルギー、および層間相互作用に対する感度などの並外れた特性のため、非常に注目されている。
【発明の概要】
【0004】
本発明の態様によれば、基板上の２次元材料から成るチャネルを含む２次元材料で形成された電界効果トランジスタ・デバイスが提供される。電界効果トランジスタ・デバイスは、チャネル上の、側壁スペーサの下および側壁スペーサの周囲に広がる、高誘電率（ｈｉｇｈ－ｋ）ゲート誘電体を含む。電界効果トランジスタは、高誘電率ゲート誘電体の内側でチャネルの上に金属ゲートを含む。本発明の実施形態は、２次元材料の一部の上に、側壁スペーサに隣接するソース／ドレインを含む、電界効果トランジスタ・デバイスを開示する。本発明の実施形態は、ソース／ドレインのための二層金属を提供する。
【0005】
本発明の別の態様によれば、チャネル用の２次元材料で形成された第２の電界効果トランジスタ・デバイスが提供される。チャネルは、基板上の２次元材料のより薄い部分で構成される。高誘電率ゲート誘電体材料は、チャネル上、および２次元材料の垂直部分上にある。第２の電界効果トランジスタは、チャネルの上の高誘電率ゲート誘電体材料上の金属ゲートを含む。ソース／ドレインは、基板上の２次元材料のより厚い部分にある。ソース／ドレインは、側壁スペーサの下部に隣接する。本発明の実施形態は、ソース／ドレインが二層金属で構成されることを開示する。２次元材料の垂直部分は、側壁スペーサの下部の２次元材料のより薄い部分である。
【0006】
本発明の別の態様によれば、非導電性面を含む基板の上に２次元材料の層を堆積することにより、チャネル用の２次元材料を含む電界効果トランジスタ・チャネルが提供される。この方法は、２次元材料の上に第１の金属材料の層を堆積することと、第１の金属の上に、ハードマスク材料によって覆われた第２の金属の層を堆積することとを含む。この方法は、ハードマスクの一部および第２の金属の一部を除去することを含む。側壁スペーサが、第２の金属およびハードマスクに形成される。この方法は、第１の金属の露出部分および側壁スペーサの下の第１の金属の部分を除去することと、２次元材料、側壁スペーサ、およびハードマスクの露出面の上に高誘電率ゲート誘電体材料を堆積することとを含む。さらに、この方法は、高誘電率誘電体材料の内側に金属ゲートを形成することを含む。
【0007】
本発明のさまざまな実施形態の上記および他の態様、特徴、および利点が、添付の図面と併用される以下の説明から、さらに明らかになるであろう。
【図面の簡単な説明】
【0008】
【図1】本発明の実施形態による、基板上に２次元（２Ｄ）材料、第１の金属、第２の金属、およびハードマスク（ＨＭ：ｈａｒｄｍａｓｋ）を堆積した後の半導体構造体の断面図である。
【図2】本発明の実施形態による、マスク材料を堆積し、第２の金属およびＨＭの一部を選択的に除去した後の半導体構造体の断面図である。
【図3】本発明の実施形態による、マスクを除去し、側壁スペーサを形成した後の半導体構造体の断面図である。
【図4】本発明の実施形態による、側壁スペーサの下の第１の金属の部分を除去した後の半導体構造体の断面図である。
【図5】本発明の実施形態による、半導体構造体の上に高誘電率ゲート誘電体材料を堆積した後の半導体構造体の断面図である。
【図6】本発明の実施形態による、金属ゲートを堆積して平坦化した後の半導体構造体の断面図である。
【図7】本発明の第２の実施形態による、基板上に２Ｄ材料、第１の金属、第２の金属、およびハードマスクを堆積した後の半導体構造体の断面図である。
【図8】本発明の第２の実施形態による、マスクをパターン形成し、ハードマスク、第２の金属、および第１の金属の一部を除去した後の半導体構造体の断面図である。
【図9】本発明の第２の実施形態による、マスクを除去し、側壁スペーサを形成した後の半導体構造体の断面図である。
【図10】本発明の第２の実施形態による、２Ｄ材料の一部を除去した後の半導体構造体の断面図である。
【図11】本発明の第２の実施形態による、２Ｄ材料の第２の層および犠牲材料を堆積した後の半導体構造体の断面図である。
【図12】本発明の第２の実施形態による、有機平坦化層（ＯＰＬ）を堆積し、凹ませた後の半導体構造体の断面図である。
【図13】本発明の第２の実施形態による、側壁スペーサの側壁上の犠牲材料および第２の２Ｄ材料の露出部分を除去した後の半導体構造体の断面図である。
【図14】本発明の第２の実施形態による、ＯＰＬおよび犠牲材料を除去した後の半導体構造体の断面図である。
【図15】本発明の実施形態による、高誘電率ゲート誘電体材料の層を堆積し、金属ゲートを形成した後の半導体構造体の断面図である。
【発明を実施するための形態】
【0009】
本発明の実施形態は、ナノシート・スタックの使用が、相補型金属酸化膜半導体（ＣＭＯＳ：ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ－ｏｘｉｄｅ－ｓｅｍｉｃｏｎｄｕｃｔｏｒ）デバイスを継続するためのデバイスのアーキテクチャおよび形成のためにますます普及していることを認識している。本発明の実施形態は、ナノシート・スタックを使用することが、ＣＭＯＳデバイスのスケーリングを拡張することにおける主要な推進要因であることを認識しているが、内部スペーサ形成中に一般的に発生する可能性があるゲート間のピンチオフのため、ＣＭＯＳデバイスのスケーリングのためのナノシート・スタックの使用は、４０ｎｍゲート・ピッチを超える拡張では制限されるようである。
【0010】
本発明の実施形態は、標準的なナノシートのシリコン・シートを含むナノシート・スタックをデバイスの（例えば、約５ｎｍの厚さの）チャネルに使用する現在のＣＭＯＳデバイスの形成が、現在のナノシート・スタックを使用して形成されたデバイスの短チャネル効果制限に起因して、ゲート・ピッチを４０ｎｍの範囲に制限するということを認識している。さらに、現在のナノシート・スタックをデバイスに使用すると、量子閉じ込め効果がデバイスの性能を低下させ始めるため、シリコン・チャネルの厚さを現在の約５ｎｍの厚さより薄くして、静電的デバイス制御を改善することができない。本発明の実施形態は、量子閉じ込め効果を開始することなく、静電的制御を改善するためにより薄いチャネルを提供することが望ましいということを認識している。
【0011】
本発明の実施形態は、より薄いチャネルを提供するための２次元（２Ｄ）材料の使用が研究されていることを認識している。トランジスタ・デバイスに２Ｄ材料を使用する際の主な課題のうちの１つは、非常に薄い２Ｄ材料の使用と共に発生する高い寄生抵抗である。２Ｄ材料は、原子１個または数個の厚さしかないという特性によって定義されるナノ材料の一種である。２Ｄ材料の例としては、グラフェン、炭素原子の単原子厚六角形またはハニカム配列シート、シリセン、二硫化モリブデン（ＭｏＳ２）、ホウ素、およびゲルマネンが挙げられるが、これらに限定されない。本発明の実施形態は、ソース／ドレインの接点抵抗が、２Ｄ材料で形成されたデバイスに発生する追加の寄生抵抗の１つの発生源であるということを認識している。
【0012】
本発明の実施形態は、デバイスのチャネルとして２Ｄ材料で形成された、電界効果トランジスタ（ＦＥＴ）のソース／ドレインのための二層金属を提供する。二層金属のソース／ドレインを含む電界効果デバイスは、デバイスの寄生抵抗を減らす。本発明の実施形態は、２Ｄ材料との接点に、二層金属内の第１の金属の上にある第２の金属層よりも低い２Ｄ材料への接点抵抗をもたらす第１の金属層を使用する、二層金属のソース／ドレインを提供する。第２の金属は、低バルク抵抗率の金属である。ソース／ドレインの二層金属における第１の金属層および第２の金属層の組み合わせは、２Ｄ材料を使用して形成された、これまでに開示されたＦＥＴデバイスと比較して、寄生抵抗を減らし、２Ｄ材料で形成されたＦＥＴデバイスの機能を改善する。
【0013】
さらに、本発明の実施形態は、高誘電率ゲート誘電体材料が、金属ゲートを取り囲む高誘電率ゲート誘電体材料に隣接する側壁スペーサの下で拡張する、２Ｄ材料から成るチャネルで形成されたＦＥＴデバイスの半導体構造体を開示する。側壁スペーサの下の高誘電率ゲート誘電体材料の拡張は、高誘電率ゲート誘電体材料の拡張の下の金属ゲートと２Ｄ材料の間の電気的結合を向上させる。高誘電率ゲート誘電体の拡張の下にある２Ｄ材料は、ＦＥＴデバイスのチャネルである２Ｄ材料の一部と直接接触する２Ｄ材料層の一部である。このようにして、側壁スペーサの下の高誘電率ゲート誘電体の拡張は、高誘電率ゲート誘電体の拡張の下の２Ｄ材料に追加のキャリアを生成し、ＦＥＴデバイスの性能を向上させる。
【0014】
本発明の実施形態は、ＦＥＴデバイスの静電特性を改善するために、チャネル内の２Ｄ材料が２Ｄ材料の非常に薄い層である、第２のＦＥＴデバイスも提供する。第２のＦＥＴデバイスは、外部デバイスの電気抵抗を減らすために、ソース／ドレインの下により厚い２Ｄ材料も含む。
【0015】
本発明の実施形態は、側壁スペーサ下にある高誘電率ゲート誘電体の拡張と共に２Ｄ材料のチャネルおよび二層金属のソース／ドレインを含むＦＥＴデバイスを形成する方法を開示する。この方法は、非導電性面を有する基板上に２Ｄ材料の非常に薄い層を堆積することを含む。この方法は、２Ｄ材料の上に第１の金属の層を堆積することと、第１の金属の上に第２の金属の層を堆積することとを含み、第２の金属は、第１の金属より５～１５倍厚い。第２の金属の上にハードマスクが堆積され、ハードマスクの上にマスクが堆積されてパターン形成される。この方法は、ハードマスクおよび第２の金属の一部を除去し、次に、残りのハードマスクおよび第２の金属の垂直側面に側壁スペーサを形成することを含む。硫酸エッチングなどのウェット・エッチング・プロセスは、第１の金属の露出部分を除去し、側壁スペーサの下に拡張する第１の金属の部分を横方向にエッチングする。この方法は、ハードマスク、スペーサ、および２Ｄ材料の露出面の上に、高誘電率ゲート誘電体材料の層をコンフォーマルに堆積することを含む。原子層堆積などのコンフォーマルな堆積プロセスを使用して、高誘電率ゲート誘電体材料が、側壁スペーサの下にある第１の金属のアンダーカットに堆積する。高誘電率ゲート誘電体材料は、側壁スペーサの下の拡張または高誘電率ゲート誘電体の脚部を形成するアンダーカット領域を満たす。この方法は、金属ゲート材料を堆積し、平坦化動作または研磨動作を実行して、ＦＥＴデバイスの２Ｄ材料のチャネルの上の高誘電率ゲート誘電体材料に金属ゲートを形成することを含む。
【0016】
添付の図面を参照する以下の説明は、特許請求の範囲およびそれと同等のものによって定義されているとおりに、本発明の実施形態例を包括的に理解することにおいて役立つように提供される。本発明のさまざまな実施形態の説明は、例示の目的で提示されているが、網羅的であることは意図されておらず、開示された実施形態に限定されない。説明された実施形態の範囲から逸脱することなく、多くの変更および変形が、当業者にとって明らかになるであろう。本明細書で使用された用語は、１つまたは複数の実施形態の原理、実際の適用、または産業で見られる技術を超える技術的改良を最も適切に説明するため、あるいは他の当業者が本明細書で開示された実施形態を理解できるようにするために選択されている。したがって、当業者は、本発明の範囲から逸脱することなく、本明細書に記載された実施形態のさまざまな変更および修正が行われ得るということを認識するであろう。示されたプロセス・ステップの一部は、統合されたプロセス・ステップとして組み合わせられ得る。加えて、明確かつ簡潔にするために、周知の機能および構造の説明が省略されることがある。
【0017】
以下の説明および特許請求の範囲において使用される用語および単語は、文献的意味に限定されず、単に、本発明の明確かつ一貫性のある理解を可能にするために使用される。したがって、本発明の実施形態例の以下の説明が、単に例示のために提供されており、添付の特許請求の範囲およびそれらと同等のものによって定義されている本発明を限定する目的で提供されていないということが、当業者にとって明らかであるはずである。
【0018】
単数形「ａ」、「ａｎ」、および「ｔｈｅ」は、文脈において特に明確に示されない限り、複数の指示対象を含むということが理解されるべきである。したがって、例えば、「構成要素の表面」への参照は、文脈において特に明確に示されない限り、そのような表面のうちの１つまたは複数への参照を含む。
【0019】
以下では、説明の目的で、「上側」、「下側」、「右」、「左」、「垂直」、「水平」、「上部」、「下部」、およびこれらの派生語などの用語は、作図において方向付けられたとおりに、開示された構造体および方法に関連するものとする。「上に（ａｂｏｖｅ）」、「覆っている」、「上に（ａｔｏｐ）」、「上に（ｏｎ ｔｏｐ）」、「上に位置する（ｐｏｓｉｔｉｏｎｅｄ ｏｎ）、または「上に位置する（ｐｏｓｉｔｉｏｎｅｄ ａｔｏｐ）」」などの用語は、第１の構造体などの第１の要素が、第２の構造体などの第２の要素の上に存在しており、インターフェイス構造体などの介在する要素が、第１の要素と第２の要素の間に存在してよいということを意味している。「直接的接触」という用語は、第１の構造体などの第１の要素および第２の構造体などの第２の要素が、これらの２つの要素のインターフェイスに中間の導電層、絶縁層、半導体層がいずれも存在せずに、接続されているということを意味している。
【0020】
本発明の実施形態の提示を曖昧にしないために、以下の詳細な説明では、当技術分野において知られた一部の処理ステップまたは動作が、提示および例示の目的で結合されていることがあり、場合によっては、詳細に説明されていないことがある。他の例では、当技術分野において知られた一部の処理ステップまたは動作が、全く説明されないことがある。以下の説明が、むしろ、本発明のさまざまな実施形態の際立った特徴または要素に重点を置いているということが、理解されるべきである。
【0021】
特許請求された構造体および方法の詳細な実施形態が、本明細書において開示される。以下で説明される方法のステップは、半導体チップ上に集積回路を製造するための完全なプロセス・フローを形成しない。本実施形態は、当技術分野で現在使用されている半導体チップおよびデバイスの集積回路製造技術と共に実践されることが可能であり、一般的に実践されているプロセス・ステップのうち、記載された実施形態の理解に必要なものだけが含まれる。図は、製造中の半導体ウェハーなどの半導体チップまたは基板の断面部分を表しており、一定の縮尺で描かれておらず、代わりに、説明された実施形態の特徴を例示するために描かれている。本明細書で開示された特定の構造体および機能の詳細は、制限として解釈されるべきではなく、単に、本開示の方法および構造体をさまざまに採用するように当業者に教えるための代表的な基礎として、解釈されるべきである。説明において、周知の特徴および技術の詳細は、提示された実施形態を不必要に分かりにくくするのを避けるために、省略されることがある。
【0022】
本明細書における「１つの実施形態」、「他の実施形態」、「別の実施形態」、「実施形態」などへの参照は、記載された実施形態が特定の特徴、構造体、または特性を含み得るが、必ずしもすべての実施形態が特定の特徴、構造体、または特性を含まなくてよいということを示している。さらに、そのような語句は必ずしも同じ実施形態を参照していない。また、特定の特徴、構造体、または特性がある実施形態に関連して説明される場合、明示的に説明されるかどうかにかかわらず、他の実施形態に関連してそのような特徴、構造体、または特性に影響を与えることは、当業者の知識の範囲内にあると理解される。本明細書では、第１、第２などの用語をさまざまな要素を説明するために使用できるが、それらの要素がこれらの用語によって制限されるべきではないということが、理解されるであろう。これらの用語は、ある要素を別の要素と区別するためにのみ使用される。したがって、本発明の概念の範囲を逸脱することなく、下で説明される第１の要素を、第２の要素と呼ぶことができる。
【0023】
金属材料および犠牲材料の堆積プロセスは、例えば、化学気相堆積（ＣＶＤ：ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）、物理気相堆積（ＰＶＤ：ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）、原子層堆積（ＡＬＤ：ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）、またはガス・クラスタ・イオン・ビーム（ＧＣＩＢ：ｇａｓ ｃｌｕｓｔｅｒ ｉｏｎ ｂｅａｍ）堆積を含む。ＣＶＤは、室温より高い温度（例えば、約２５℃～約９００℃）での気体反応物間の化学反応の結果として堆積された種が形成される、堆積プロセスである。この反応の固体生成物が表面に堆積され、この表面には、固体生成物の膜、被覆、または層が形成される。ＣＶＤプロセスの変形は、大気圧ＣＶＤ（ＡＰＣＶＤ：ａｔｍｏｓｐｈｅｒｉｃ ｐｒｅｓｓｕｒｅ ＣＶＤ）、低圧ＣＶＤ（ＬＰＣＶＤ：ｌｏｗ－ｐｒｅｓｓｕｒｅ ＣＶＤ）、プラズマ強化ＣＶＤ（ＰＥＣＶＤ：ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ）、および有機金属ＣＶＤ（ＭＯＣＶＤ：ｍｅｔａｌ－ｏｒｇａｎｉｃ ＣＶＤ）を含むが、これらに限定されず、これらの組み合わせが採用されてもよい。ＰＶＤを使用する代替の実施形態では、スパッタリング装置は、直流ダイオード・システム、高周波スパッタリング、マグネトロン・スパッタリング、またはイオン化金属プラズマ・スパッタリングを含んでよい。ＡＬＤを使用する代替の実施形態では、前駆的化学物質が、材料の表面と１つずつ反応し、薄膜を表面に堆積する。ガス・クラスタ・イオン・ビーム（ＧＣＩＢ）堆積を使用する代替の実施形態では、高圧ガスが真空中で膨張することが可能にされ、その後、クラスタに凝縮する。クラスタは、イオン化されて表面上に移動されることが可能であり、非常に異方的な堆積を実現する。
【0024】
本明細書で使用される選択的エッチングは、リソグラフィ、フォトリソグラフィ、極紫外線（ＥＵＶ：ｅｘｔｒｅｍｅ ｕｌｔｒａｖｉｏｌｅｔ）リソグラフィ・プロセス、または任意の他の既知の半導体パターン形成・プロセスのうちの１つを使用してパターン形成し、その後に１つまたは複数のエッチング・プロセスが続くことを含むが、これに限定されない。さまざまな材料は、本明細書では、除去されるか、または「エッチングされる」として参照され、エッチングは、通常、影響を受けない、リソグラフィ・プロセス中にマスクされた材料の他の保護された領域を残しながら、１つまたは複数の材料の除去を実施する１つまたは複数のプロセスのことを指す。エッチング・プロセスの一部の例としては、反応性イオン・エッチング（ＲＩＥ：ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈ）またはイオン・ビーム・エッチング（ＩＢＥ：ｉｏｎ ｂｅａｍ ｅｔｃｈ）を使用するドライ・エッチング・プロセス、ウェット化学エッチング・プロセス、あるいはこれらのエッチング・プロセスの組み合わせなどのプロセスが挙げられるが、これらに限定されない。ドライ・エッチングは、プラズマを使用して実行されてよい。イオン・ミリング、スパッタ・エッチング、または反応性イオン・エッチング（ＲＩＥ）は、ほぼ一方向からウェハーに接近する希ガスのエネルギー・イオンをウェハーに衝突させ、したがってこれらのプロセスは、異方的または方向性エッチング・プロセスである。
【0025】
ここで、図を参照する。各図は、本発明の１つまたは複数の実施形態による、製造の中間段階での半導体デバイスの概略断面図を提供する。このデバイスは、本発明のデバイスの図式表現を提供し、これらの図式表現は、デバイスの要素の縮尺に関して、正確であるととも、制限しているとも見なされるべきではない。
【0026】
図１は、本発明の実施形態による、基板１上に２Ｄ材料２、第１の金属３、第２の金属４、およびハードマスク（ＨＭ）５を堆積した後の半導体構造体の断面図を示している。さまざまな実施形態では、基板１は、二酸化ケイ素（ＳｉＯ２）の絶縁層を含むシリコン基板などの、半導体基板、ウェハー、または酸化物層を含むウェハーの一部である。基板１または基板１の表面は、電気絶縁性材料で構成されている。基板１は、２Ｄ材料２を使用して電界効果トランジスタ（ＦＥＴ）を形成するための十分な機械的特性（例えば、剛性、耐化学性、平坦性、半導体処理温度に耐える能力など）を与える任意の非導電材料で構成され得る。
【0027】
２Ｄ材料２は、ＦＥＴデバイスのチャネルとして使用するために、現在使用されているか、または開発中の任意の２Ｄ半導体材料であることができる。２Ｄ材料をＦＥＴのチャネルに使用することによって、シリコンベースの材料のチャネルを使用して実現され得るチャネルより薄いチャネルを実現する。２Ｄ材料２によって実現されたより薄いチャネルを使用することで、隣接するＦＥＴデバイス間のゲート・ピッチを改善することができる。例えば、２Ｄ材料２は、遷移金属ジカルコゲナイド材料であることができ、遷移金属は、元素周期表のグループＶＩ、Ｖ、およびＶＩからのものであり、ジカルコゲンは、硫黄、セレン、またはテルルなどの２分子のカルコゲン材料であることができるが、２Ｄ材料２は、これらの材料に限定されない。２Ｄ材料２は、ＭｏＳｅ２、ＭｏＴｅ２、ＷＳ２、およびＷＳｅ２のうちの１つであることができるが、他の実施形態では、異なる２Ｄ材料で構成されてよい。例えば、ＡＬＤを使用して、２Ｄ材料２の非常に薄い層が堆積され得るが、この堆積プロセスに限定されない。２Ｄ材料２の厚さは、０．７ｎｍ～３ｎｍの範囲にわたることができるが、これらの厚さに限定されない。図に示されているように、さまざまな実施形態では、２Ｄ材料２が基板１上に存在する。
【0028】
第１の金属３は、２Ｄ材料２上に存在する。第１の金属３は、２Ｄ材料２との電気接点抵抗率が低い金属材料であり得る。例えば、第１の金属３は、第２の金属よりも２Ｄ材料２との電気接点抵抗率が低い。さまざまな実施形態では、第１の金属３はビスマス（Ｂｉ）であるが、この金属材料に限定されない。第１の金属３は、例えば、ＡＬＤによって堆積され得る。第１の金属３の厚さは約３ｎｍであることができるが、他の例では、より薄いか、または厚くてよい。一部の実施形態では、第１の金属３の厚さは、高誘電率ゲート誘電体の厚さの２倍以下であるべきである。第１の金属３は、図５で後に堆積される高誘電率ゲート電極のピンチオフを可能にするのに十分な薄い層を提供する必要がある。
【0029】
第２の金属４は、低バルク抵抗率を有する金属材料である。第２の金属４は、ＦＥＴデバイスのソース／ドレインの接点の部分を形成する。例えば、第２の金属４は、内張り材料（例えば、窒化チタン）を含んでよいタングステンであることができるが、第２の金属４は、半導体処理ならびにＦＥＴの動作および適用に適合する低バルク抵抗率を有する別の金属材料であってよい。第２の金属４および第１の金属３は、ＦＥＴデバイスのソース／ドレイン用の二層金属構造体を形成することができる。第２の金属４は、第１の金属３よりも厚くなることができ、１５ｎｍ～５０ｎｍの範囲にわたる厚さを有することができるが、これらの厚さに限定されない。第２の金属４は、例えば、ＰＶＤ、ＣＶＤ、またはＡＬＤのうちの１つによって堆積されてよい。
【0030】
ＨＭ５は、第２の金属４上に存在する。ＨＭ５は、ＳｉＮなどの任意のハードマスク材料であることができるが、これに限定されない。ＨＭ５は、ＣＶＤ、ＰＶＤなどの任意の既知のハードマスク堆積方法によって堆積され得る。
【0031】
図２は、本発明の実施形態による、マスク材料を堆積し、第２の金属４およびＨＭ５の一部を選択的に除去した後の半導体構造体の断面図を示す。図に示されているように、図２は、基板１、２Ｄ材料２、第１の金属３、第２の金属４、ＨＭ５、およびマスク２１を含む。図に示されているように、エッチング・プロセス後のＨＭ５および第２の金属４の残存部分の上に、パターン形成されたマスク２１が残っている。マスク２１は、半導体プロセスにおいて使用される任意の適切なマスク材料（例えば、レジスト、ソフト・マスクなど）であることができる。
【0032】
ＲＩＥなどの異方的なエッチング・プロセスを使用して、ＨＭ５および第２の金属４の一部が、第１の金属３の上で除去される。第１の金属３は、エッチング・プロセス中に２Ｄ材料２を保護するバッファとして機能する。ＨＭ５および第２の金属４の一部は、後の処理ステップの後に２Ｄ材料２のチャネル領域になる部分の上で除去される。
【0033】
図３は、本発明の実施形態による、マスク２１を除去し、スペーサ３３を形成した後の半導体構造体の断面図を示している。図に示されているように、図３は、マスク２１を含まず、スペーサ３３を含む、図２の要素を含んでいる。
【0034】
さまざまな実施形態では、スペーサ３３は、ＡＬＤまたはＣＶＤなどのコンフォーマルな堆積プロセスを使用して堆積された側壁スペーサである。スペーサ３３は、ＦＥＴデバイスにおいて使用される任意の既知の側壁スペーサ材料で構成され得る。例えば、スペーサ３３は誘電体材料で構成されてよい。スペーサ材料の一部の例としては、窒化ケイ素（ＳｉＮ）、炭化ケイ素（ＳｉＣ）、酸窒化ケイ素（ＳｉＯＮ）、炭素ドープ酸化ケイ素（ＳｉＯＣ）、フッ素ドープ酸化ケイ素（ＳｉＯ：Ｆ）、炭窒化ケイ素（ＳｉＣＮ）、窒化ホウ素（ＢＮ）、窒化ケイ素ホウ素（ＳｉＢＮ）、炭窒化ケイ素ホウ素（ＳｉＢＣＮ）、酸炭窒化ケイ素（ＳｉＯＣＮ）、酸化ケイ素、およびこれらの組み合わせが挙げられるが、これらに限定されない。誘電体材料は、約７未満の誘電率を有する低誘電率材料であることができ、約５未満の誘電率を有する低誘電率材料であるのが好ましい。スペーサ３３は、堆積後に方向性エッチングを行うなどの、任意の適切な技術によって形成され得る。堆積は、原子層堆積（ＡＬＤ）、化学気相堆積（ＣＶＤ）を含んでよいが、これらに限定されない。方向性エッチングは、反応性イオン・エッチング（ＲＩＥ）を含んでよいが、これに限定されない。
【0035】
スペーサ３３は、約５ｎｍの横幅で堆積され得る。一部の例では、第２の金属４およびＨＭ５の側壁でのスペーサ３３の横幅は、さらに薄いか、またはさらに厚くなることができる。既知のスペーサ形成プロセスを使用して、第１の金属３およびＨＭ５の露出した水平表面上のスペーサ３３の部分が、スペーサ３３の側壁スペーサまでＲＩＥによって除去され得る。
【0036】
図４は、本発明の実施形態による、側壁スペーサ３３の下の第１の金属３の部分を除去した後の半導体構造体の断面図を示している。スペーサ３３に対して選択的な化学的性質を有する等方性エッチング・プロセス（例えば、ウェット・エッチング・プロセス）を使用して、スペーサ３３の下の第１の金属３の部分を除去する。例えば、スペーサ３３の下の第１の金属３の部分をエッチングするために、硫酸が使用されてよい。図４に示されているように、横方向のエッチングが、スペーサ３３の下の第１の金属３の部分を切り取るか、または除去する。横方向のアンダーカットは、スペーサ３３に隣接する第２の金属４のエッジまで水平に延びる。
【0037】
図５は、本発明の実施形態による、半導体構造体の上に高誘電率誘電体５５を堆積した後の半導体構造体の断面図を示している。図に示されているように、図５は、図４の要素および高誘電率誘電体５５を含んでいる。高誘電率誘電体５５は、相補型金属酸化膜半導体（ＣＭＯＳ）プロセスおよびデバイスの高誘電率ゲート誘電体材料に使用される任意の適切な材料で構成され得る。例えば、高誘電率ゲート誘電体５５は、酸化ハフニウム（例えば、ＨｆＯ２）、酸化ハフニウム・シリコン、酸窒化ハフニウム・シリコン（例えば、ＨｆＳｉＯＮ）、酸化ランタン（例えば、Ｌａ２Ｏ３）、酸化タンタル（例えば、ＴａＯ）、酸化チタン（例えば、ＴｉＯ）、および任意の他の適切な高誘電率誘電体材料などの金属酸化物材料のうちの１つであることができるが、これらに限定されない。一部の実施形態では、高誘電率誘電体５５は、ランタン、アルミニウム、マグネシウムなどのドーパントを含んでよい。ＡＬＤまたはＣＶＤなどのコンフォーマルな堆積プロセスを使用して、高誘電率誘電体５５の層が、ＨＭ５、２Ｄ材料２の露出面の上、スペーサ３３の周囲および下に堆積される。高誘電率誘電体５５のコンフォーマルな堆積プロセスの間に、２Ｄ材料２に隣接する、スペーサ３３の下のアンダーカット領域がピンチオフされて満たされる。スペーサ３３の下のアンダーカット領域を高誘電率誘電体５５で満たすことは、後で２Ｄ材料２を使用して堆積されるゲート電極により強い結合をもたらす。高誘電率誘電体５５は、ＨＭ５上でかなり薄い１．５ｎｍ～１０ｎｍの範囲内であることができる厚さを有してよいが、この範囲に限定されない。図に示されているように、高誘電率誘電体５５は、第１の金属３および第２の金属４で構成されるソース／ドレインの下に広がらない。
【0038】
図６は、本発明の実施形態による、金属ゲート６１を堆積して平坦化した後の半導体構造体の断面図を示している。図に示されているように、図６は、図５の要素および高誘電率誘電体５５の内側の金属ゲート６１を含んでいる。金属ゲート６１は高誘電率誘電体５５の上にあり、さまざまな実施形態では、金属ゲート６１は、ドープ多結晶またはアモルファス・シリコン、ゲルマニウム、シリコン・ゲルマニウム、金属（例えば、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ルテニウム（Ｒｕ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、プラチナ（Ｐｔ）、スズ（Ｓｎ）、銀（Ａｇ）、金（Ａｕ））、導電性金属複合材料（例えば、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）、炭化タンタル（ＴａＣ）、炭化チタン（ＴｉＣ）、炭化チタン・アルミニウム（ＴｉＡｌＣ）、ケイ化タングステン（ＷＳｉ）、窒化タングステン（ＷＮ）、酸化ルテニウム（ＲｕＯ２）、ケイ化コバルト（ＣｏＳｉ）、ケイ化ニッケル（ＮｉＳｉ））、遷移金属アルミナイド（例えば、Ｔｉ３Ａｌ、ＺｒＡｌ）、ＴａＭｇＣ、カーボン・ナノチューブ、導電性カーボン、グラフェン、またはこれらの材料の任意の適切な組み合わせを含むが、これらに限定されない、任意の適切な導電性材料を含むことができる。導電性材料は、堆積中または堆積後に取り込まれるドーパントをさらに含んでよい。一部の実施形態では、ゲートは、ゲート誘電体とゲート導体の間に仕事関数設定層をさらに含んでよい。仕事関数設定層は、仕事関数金属（ＷＦＭ：ｗｏｒｋｆｕｎｃｔｉｏｎ ｍｅｔａｌ）であることができる。ＷＦＭは、窒化チタン（ＴｉＮ）、窒化チタン・アルミニウム（ＴｉＡｌＮ）、窒化ハフニウム（ＨｆＮ）、窒化ハフニウム・ケイ素（ＨｆＳｉＮ）、窒化タンタル（ＴａＮ）、窒化タンタル・ケイ素（ＴａＳｉＮ）、窒化タングステン（ＷＮ）、窒化モリブデン（ＭｏＮ）、窒化ニオブ（ＮｂＮ）を含むが、これらに限定されない、窒化物、炭化チタン（ＴｉＣ）、炭化チタン・アルミニウム（ＴｉＡｌＣ）、炭化タンタル（ＴａＣ）、炭化ハフニウム（ＨｆＣ）を含むが、これらに限定されない、炭化物、およびこれらの組み合わせを含むが、これらに限定されない、任意の適切な材料であることができる。一部の実施形態では、導電性材料または複数の導電性材料の組み合わせが、ゲート導体およびＷＦＭの両方として機能することができる。ゲート導体およびＷＦＭは、原子層堆積（ＡＬＤ）、化学気相堆積（ＣＶＤ）、物理気相堆積（ＰＶＤ）、スパッタリング、めっき、蒸着、イオン・ビーム堆積、電子ビーム堆積、レーザー支援堆積、化学溶液堆積などを含むが、これらに限定されない、任意の適切なプロセスまたは複数のプロセスの任意の適切な組み合わせによって形成され得る。金属ゲート６１は、ＡＬＤ、ＣＶＤ、またはＰＶＤを使用して堆積され得る。高誘電率誘電体５５およびＨＭ５の上への金属ゲート６１の堆積の後に、化学機械平坦化（ＣＭＰ：ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｌａｎａｒｉｚａｔｉｏｎ）プロセスが発生し、ＨＭ５の上の金属ゲート６１および高誘電率誘電体５５の一部を除去することができる。ＣＭＰの後に、図６は、高誘電率誘電体５５の内側の金属ゲート６１、金属ゲート６１の下の高誘電率誘電体５５、およびスペーサ３３を含む。高誘電率誘電体５５は、スペーサ３３の内側垂直側壁に沿っているか、または隣接する。２Ｄ材料２は、第１の金属３および高誘電率誘電体５５の下の基板１上に存在する。ソース／ドレインは、第１の金属３および第２の金属４で構成されることが可能であり、一方、チャネルは、金属ゲート６１の下（例えば、金属ゲート６１の下にある高誘電率誘電体５５の下）の２Ｄ材料２内にある。
【0039】
図６に示された半導体構造体は、金属ゲート６１および高誘電率誘電体５５の下の２Ｄ材料２で構成されたチャネルを含むＦＥＴデバイスであることができる。スペーサ３３の下の２Ｄ材料２の領域は、金属ゲート６１のための拡張領域または高誘電率の脚部と見なされてよい。スペーサ３３の下の２Ｄ材料２の上にある脚部または高誘電率誘電体５５の一部は、ゲート・フリンジング効果を高めることができる。２Ｄ材料２の上の、金属ゲート６１に隣接するが下ではない材料の誘電率の増加と共に、ゲート・フリンジング容量が増加する。スペーサ３３を切り取り、相対的に低誘電率の誘電体スペーサ材料（例えば、ＳｉＯＣ）であるスペーサ３３の除去された部分を置き換えること、およびスペーサ３３を、スペーサ３３の下および２Ｄ材料２の上で（ゲート６１に隣接する）高誘電率誘電体５５に置き換えることによって、ゲート・フリンジング容量を増やす。この新しい半導体構造体は、金属ゲート６１の下部の角でゲート・フリンジング場を強化し、スペーサ３３の下の２Ｄ材料２内（例えば、２Ｄ材料２の拡張領域内）のキャリア密度を増やす。キャリア密度の増加と共に、高誘電率誘電体５５およびスペーサ３３の下の２Ｄ材料２の拡張領域内の抵抗が減少する。さらに、低誘電率誘電体材料をスペーサ３３に使用することによって、金属ゲート６１と、第１の金属３および第２の金属４に形成されたソース／ドレインとの間の寄生容量を最小限に抑えることができる。
【0040】
第１の金属３および第２の金属４の残存部分は、ＦＥＴデバイスのソースおよびドレインを形成する。第１の金属３が２Ｄ材料２とのより低い接点抵抗率をもたらし、二層金属の第２の金属が、低バルク抵抗率を有する金属である、二層金属構造体をＦＥＴデバイスのソース／ドレイン領域に使用することによって、２Ｄチャネル材料を使用するＦＥＴデバイスの寄生抵抗を減らす。例えば、第２の金属４は、第１の金属３より低いバルク抵抗率を有する。
【0041】
図７は、本発明の第２の実施形態による、基板１上に２Ｄ材料７２、第１の金属７３、第２の金属７４、およびハードマスク７５を堆積した後の半導体構造体の断面図を示している。２Ｄ材料７２、第１の金属７３、第２の金属７４、およびハードマスク７５は、２Ｄ材料２、第１の金属７３、第２の金属７４、およびＨＭ５と基本的に同じであり、図１に関して詳細に説明されたプロセスおよび材料のうちの１つを使用して堆積されてよい。２Ｄ材料７２は、２Ｄ材料２と同じ２Ｄ材料または異なる２Ｄ材料で構成されてよく、図１に関して説明されたプロセス（例えば、ＡＬＤまたはＣＶＤ）のうちの１つを使用して堆積されてよい。２Ｄ材料７２の厚さは、２Ｄ材料２の厚さより大きい。例えば、２Ｄ材料７２の厚さは、５ｎｍ～３０ｎｍであってよいが、これらの厚さに限定されない。
【0042】
図８は、本発明の第２の実施形態による、マスク８１をパターン形成し、ハードマスク７５、第２の金属７４、および第１の金属７３の一部を除去した後の半導体構造体の断面図を示している。マスク８１は、図２のマスク２１と同様のマスク材料または同じマスク材料であることができる。マスク８１をパターン形成した後に、例えばＲＩＥを使用して、ハードマスク７５、第２の金属７４、および第１の金属７３の一部が、２Ｄ材料７２の上で除去される。
【0043】
図９は、本発明の第２の実施形態による、マスク８１を除去し、スペーサ３３を形成した後の半導体構造体の断面図を示している。図３に関して前に説明された既知の側壁スペーサ形成プロセスを使用して、ＳｉＮ、ＳｉＣ、ＳｉＯＮ、ＳｉＯＣ、または図３に関して説明されたスペーサ材料のいずれかなどの、ただしこれらに限定されない、誘電体材料が、コンフォーマルな堆積プロセス（例えば、ＡＬＤ）を使用して半導体構造体の上に堆積され得る。ＲＩＥは、ＨＭ５および２Ｄ材料７２の上面からスペーサ材料を除去し、第１の金属７３、第２の金属７４、およびハードマスク７５の露出した垂直面に沿って、スペーサ９５を形成する。スペーサ３３と同様に、スペーサ９５の横幅は、約５ｎｍであってよいが、スペーサ９５の幅は、場合によっては、さらに大きいか、またはわずかに小さくてよい。
【0044】
図１０は、本発明の第２の実施形態による、２Ｄ材料７２の一部を除去した後の半導体構造体の断面図を示している。例えば、ＳＦ６＋Ｎ２プラズマまたはＲＩＥを含むプラズマ・エッチング・プロセスを使用して、２Ｄ材料７２の露出部分が除去される。エッチング・プロセスの後に、基板１の上面の一部が露出される。
【0045】
図１１は、本発明の実施形態による、２Ｄ材料１１２および犠牲材料１１３を堆積した後の半導体構造体の断面図を示している。２Ｄ材料の第２の非常に薄い層が、半導体構造体の上（例えば、基板１、２Ｄ材料１１２、スペーサ９５、およびハードマスク７５の一部の上）に堆積される。さまざまな実施形態では、２Ｄ材料１１２は２Ｄ材料７２と同じ材料である。１つの実施形態では、２Ｄ材料１１２は２Ｄ材料７２と異なる２Ｄ材料である。一部の実施形態では、２Ｄ材料１１２の厚さは、２Ｄ材料７２の厚さより大幅に薄い。２Ｄ材料１１２の一部（例えば、図１１の水平部）が、２Ｄトランジスタのチャネルになる。２Ｄ材料１１２を薄く保つことは、２Ｄトランジスタの良好な静電特性を実現するのに役立つ。一方、より厚い２Ｄ材料７２は、外部抵抗の低減に役立つ。基板１の上の２Ｄ材料１１２の厚さは、０．７ｎｍ～３ｎｍの範囲にわたることができるが、この範囲に限定されない。２Ｄ材料１１２は、堆積されると、基板１、２Ｄ材料７２、スペーサ９５、およびハードマスク７５の露出面上に存在する。２Ｄ材料１１２は、ハードマスク７５、スペーサ９５、基材板１の上面の上、ならびにスペーサ９５および２Ｄ材料７２の露出された垂直面に沿って存在する。
【0046】
犠牲材料１１３の層は、例えばＰＶＤ、ＣＶＤ、またはＡＬＤを使用して、２Ｄ材料１１２の上に堆積される。犠牲材料１１３の厚さは、３ｎｍ～１０ｎｍであってよい。犠牲材料１１３は、ＴｉＮなどの金属窒化物、またはスペーサ９５に沿って２Ｄ材料１１２の上部が除去されたときに２Ｄ材料１１２の下部または角を保護することができる（例えば、ＦＥＴデバイスのライン・プロセスのバックエンドの後またはライン・プロセスのバックエンド中に形成される接点または金属層との２Ｄ材料１１２の可能性のある短絡を防ぐ）別の犠牲材料であることができる。
【0047】
図１２は、本発明の第２の実施形態による、有機平坦化層（ＯＰＬ）１２０を堆積し、凹ませた後の半導体構造体の断面図を示している。図に示されているように、図１２は、犠牲材料１１３、２Ｄ材料１１２、スペーサ９５、ハードマスク７５、第２の金属７４、第１の金属３、２Ｄ材料７２、および基板１の内部にＯＰＬ１２０の残存部分を含む。ＯＰＬ１２０は、犠牲材料１１３の上に堆積される。既知のＯＰＬ除去プロセスを使用して、ＯＰＬ１２０の上部が、ハードマスク７５の上の犠牲材料１１３から、およびスペーサ９５の上の犠牲材料１１３の上側垂直部分から除去される。ＯＰＬ１２０を凹ませた後に、ＯＰＬ１２０の下部が、スペーサ９５の側壁の少なくとも一部を覆う犠牲材料１１３の内側に残る。ＯＰＬ１２０の残存量は、例えば、スペーサ９５の側壁の少なくとも１０％または１５％が覆われている限り、ＦＥＴデバイス形成にとって重要ではない。
【0048】
図１３は、本発明の第２の実施形態による、ハードマスク７５の上面およびスペーサ９５の上部から犠牲材料１１３および２Ｄ材料１１２の露出部分を除去した後の半導体構造体の断面図を示している。ＳＦ６ ＋ Ｎ２プラズマを含むプラズマ・エッチング・プロセスなどのエッチング・プロセスを使用して、犠牲材料１１３および２Ｄ材料１１２の露出部分が除去される。犠牲材料１１３および２Ｄ材料１１２は、ハードマスク７５の上面から除去され得る。２Ｄ材料１１２および犠牲材料１１３は、図に示されているように、上面のスペーサ９５から、およびスペーサ９５の垂直側壁の上部から除去される。エッチング・プロセスによって、２Ｄ材料１１２および犠牲材料１１３およびＯＰＬ１２０の上面と共に、スペーサ９５およびハードマスク７５の上部を露出する。残っている犠牲材料１１３および２Ｄ材料１１２の高さは、ＯＰＬ１２０の上面と同じである。
【0049】
図１４は、本発明の第２の実施形態による、ＯＰＬ１２０および犠牲材料１１３を除去した後の半導体構造体の断面図を示している。犠牲材料１１３を露出するために、従来の方法を使用してＯＰＬ１２０がはぎ取られる。犠牲材料１１３は、例えば、アンモニアおよび過酸化水素を含むウェット・エッチング溶液を使用して除去され得る。犠牲材料１１３を除去した後に、図１４に示されているように、２Ｄ材料１１２の非常に薄い層の部分が、基板１の上、およびスペーサ９５の側壁の下部に残る。
【0050】
図１５は、本発明の実施形態による、高誘電率ゲート誘電体１５１の層および金属ゲート１５２を堆積した後の半導体構造体の断面図を示している。示されているように、図１５は、高誘電率ゲート誘電体１５１の内側の金属ゲート１５２、スペーサ９５、基板１の一部の上およびスペーサ９５の下部での２Ｄ材料１１２、ＦＥＴデバイスのソース／ドレイン領域からの第２の金属７４および第１の金属７３の二層金属構造体の上のハードマスク７５、ならびに第１の金属７３の下の２Ｄ材料７２を含む。図に示されているように、デバイスのチャネルを形成する、基板１の中央部の上の、スペーサ９５の下部に沿った２Ｄ材料は、２Ｄ材料１１２に隣接する、第１の金属７３の下の基板１の上の２Ｄ材料７２より薄い。図９～図１５で説明されたプロセスを使用して、二層金属のソース／ドレイン（例えば、第１の金属７３および第２の金属７４）の下に２Ｄ材料のより薄い層を残しながら、２Ｄ材料のより薄い層がデバイスのチャネルを形成することができる。
【0051】
高誘電率ゲート誘電体１５１は、図５に関してすでに説明された高誘電率材料のいずれかであることができる。例えば、高誘電率ゲート誘電体１５１は、ＨｆＯ２であることができる。高誘電率ゲート誘電体１５１は、ＡＬＤまたはＣＶＤを使用して、１．５ｎｍ～１０ｎｍの範囲にわたる厚さで堆積されてよいが、この範囲に限定されない。金属ゲート１５２は、ＰＶＤ、ＣＶＤ、またはＡＬＤを使用して、図６に関して前述した金属ゲート材料（例えば、Ｗ）のうちの１つを用いて堆積されてよい。実施形態では、仕事関数金属は、金属ゲート１５２と共に堆積される。金属ゲート１５２を堆積した後に、ＣＭＰが、ハードマスク７５の上面から余分なゲート材料（例えば、高誘電率ゲート誘電体１５１および金属ゲート１５２）を除去する。２Ｄ材料１１２の非常に薄い層が、図１５に示されたＦＥＴデバイスのチャネルを形成する。示されているように、２Ｄ材料１１２のより薄い層が、スペーサ９５の下部で垂直に伸びている。高誘電率誘電体１５１が、スペーサ９５の上部および２Ｄ材料１１２の垂直部分を覆っている。第２の金属７４および第１の金属７３（例えば、ソース／ドレインの二層金属）の２つの残存部分によって、ＦＥＴデバイスのソース／ドレインが形成される。化学機械研磨（ＣＭＰ：ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈ）が、ハードマスク７５の上の高誘電率誘電体１５１および金属ゲート１５２の部分を除去する。
【0052】
２Ｄ材料７２の残存部分が、ソース／ドレイン領域内およびスペーサ９５の下のゲート拡張領域内の２Ｄ材料のより厚い層を形成し、外部電気抵抗を減らす。ＦＥＴデバイスのチャネル領域内の２Ｄ材料１１２のより薄い層が、高誘電率ゲート誘電体１５１および金属ゲート１５２の下に存在する。チャネルのより薄い２Ｄ材料が、２Ｄ材料で形成されたＦＥＴデバイスの静電特性を改善する。
【0053】
本明細書に記載された方法は、集積回路チップまたは半導体チップの製造において使用され得る。結果として得られた半導体チップは、製造者によって、生ウェハーの形態で（すなわち、複数のパッケージ化されていないチップを含んでいる単一のウェハーとして）、ベア・ダイとして、またはパッケージ化された形態で配布され得る。パッケージ化された形態の場合、半導体チップは、シング・チップ・パッケージ（マザーボードまたは他の上位のキャリアに取り付けられるリードを備えるプラスチック・キャリアなど）内またはマルチチップ・パッケージ（表面相互接続または埋め込み相互接続のいずれかまたはその両方を備えるセラミック・キャリアなど）内に取り付けられる。いずれの場合も、その後、半導体チップは、（ａ）マザーボードなどの中間製品または（ｂ）最終製品のいずれかの一部として、他の半導体チップ、個別の回路素子、または他の信号処理デバイス、あるいはその組み合わせと統合される。最終製品は、玩具および他の低価格の応用から、ディスプレイ、メモリ、キーボード、または他の入力デバイス、および中央処理装置を備えている高度なコンピュータ製品まで、半導体チップを含んでいる任意の製品であることができる。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【国際調査報告】