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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-10-28
(54)【発明の名称】高速メモリアクセスのためのシステム及び方法
(51)【国際特許分類】
G06F 12/1027 20160101AFI20241018BHJP
G06F 12/02 20060101ALI20241018BHJP
G06F 12/00 20060101ALI20241018BHJP
【ＦＩ】
G06F12/1027
G06F12/02 570A
G06F12/00 597U
G06F12/00 560B
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2024524438
(86)(22)【出願日】2022-10-06
(85)【翻訳文提出日】2024-04-23
(86)【国際出願番号】 US2022077661
(87)【国際公開番号】W WO2023081566
(87)【国際公開日】2023-05-11
(31)【優先権主張番号】17/453,572
(32)【優先日】2021-11-04
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】595020643
【氏名又は名称】クゥアルコム・インコーポレイテッド
【氏名又は名称原語表記】ＱＵＡＬＣＯＭＭ ＩＮＣＯＲＰＯＲＡＴＥＤ
(74)【代理人】
【識別番号】110003708
【氏名又は名称】弁理士法人鈴榮特許綜合事務所
(72)【発明者】
【氏名】ボエナパッリ、マドゥ・ヤシュワンス
(72)【発明者】
【氏名】スレーラム、サイ・プラニース
(72)【発明者】
【氏名】パラバダ、スレンドラ
【テーマコード（参考）】
5B160
5B205
【Ｆターム（参考）】
5B160AA12
5B160AB26
5B205MM51
5B205RR02
(57)【要約】
高速メモリアクセスのためのシステム及び方法が開示される。一態様では、例えば、外部メモリに記憶された部分論理物理（Ｌ２Ｐ）マッピングテーブル並びにローカルメモリ（例えば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ））に記憶されたローカルＬ２Ｐマッピングテーブルを有するユニバーサルファイルシステム（ＵＦＳ）メモリ（例えば、ＮＡＮＤフラッシュメモリ）などの外部メモリに結合する、例えば、システムオンチップ（ＳｏＣ）内の制御回路などのプロセッサである。制御回路は、ローカルＬ２Ｐマッピングテーブル内のエントリの何パーセントが、非アクティブと比較してアクティブであるかを評価し得る。非アクティブの数がアクティブの数を超える場合、制御回路は、ローカルＬ２Ｐマッピングテーブルにアクセスすることなく、読み取りコマンドを送信することができる。
【特許請求の範囲】
【請求項1】
外部キャッシュメモリを有するユニバーサルフラッシュストレージ（ＵＦＳ）メモリに結合するように構成されたメモリバスインタフェースであって、前記外部キャッシュメモリが、前記ＵＦＳメモリの部分論理－物理（Ｌ２Ｐ）マッピングテーブルを備える、メモリバスインタフェースと、前記ＵＦＳメモリのローカルＬ２Ｐマッピングテーブルを備えるローカルキャッシュメモリと、
前記メモリバスインタフェース及び前記ローカルキャッシュメモリに結合された制御回路であって、
前記ローカルキャッシュメモリ内の前記ローカルＬ２Ｐマッピングテーブルのアクティブ部分のアクティブサイズを決定し、
前記アクティブ部分の前記アクティブサイズをしきい値と比較する、
ように構成されている、制御回路と、
を備える、システムオンチップ（ＳｏＣ）。
【請求項2】
前記アクティブサイズを決定するように構成された前記制御回路が、前記ローカルキャッシュメモリ内の前記ローカルＬ２Ｐマッピングテーブルの非アクティブ部分の非アクティブサイズを決定することによって前記アクティブサイズを決定するように構成されている、請求項１に記載のＳｏＣ。
【請求項3】
前記しきい値が、前記ローカルキャッシュメモリ内の前記ローカルＬ２Ｐマッピングテーブルの非アクティブ部分の非アクティブサイズを含む、請求項１に記載のＳｏＣ。
【請求項4】
前記制御回路が、前記アクティブサイズが前記しきい値を満たさないとき、前記ローカルキャッシュメモリ内の前記ローカルＬ２Ｐマッピングテーブルを参照せずに、前記外部キャッシュメモリに読み取りコマンドを送信することによって、読み取りの呼出しを実行するように更に構成されている、請求項１に記載のＳｏＣ。
【請求項5】
前記制御回路が、前記読み取りコマンドに対して、前記外部キャッシュメモリ内の前記部分Ｌ２ＰマッピングテーブルからＬ２Ｐマップエントリを取り出すように更に構成されている、請求項４に記載のＳｏＣ。
【請求項6】
前記制御回路が、前記読み取りコマンドに対して、前記部分Ｌ２Ｐマッピングテーブルが前記読み取りコマンド内の論理アドレスに対するエントリを有さないとき、前記ＵＦＳメモリ内のＮＡＮＤメモリ要素に直接呼出しを発行するように更に構成されている、請求項４に記載のＳｏＣ。
【請求項7】
前記制御回路が、前記アクティブサイズが前記しきい値を超えるとき、前記ローカルキャッシュメモリ内の前記ローカルＬ２Ｐマッピングテーブル内のアドレスにアクセスするように更に構成されている、請求項１に記載のＳｏＣ。
【請求項8】
前記制御回路が、前記ローカルキャッシュメモリ内の前記ローカルＬ２Ｐマッピングテーブルを、前記ＵＦＳメモリ内のアドレステーブルに同期させるように更に構成されている、請求項１に記載のＳｏＣ。
【請求項9】
前記制御回路が、ホストパフォーマンスブーストが有効になっているかどうかを判定するように更に構成されている、請求項１に記載のＳｏＣ。
【請求項10】
前記アクティブサイズを決定するように構成された前記制御回路が、前記ローカルＬ２Ｐマッピングテーブルと前記部分Ｌ２Ｐマッピングテーブルとの間で、いくつのエントリが同一であるかに基づいて決定する、請求項１に記載のＳｏＣ。
【請求項11】
前記ローカルキャッシュメモリが、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）を含む、請求項１に記載のＳｏＣ。
【請求項12】
外部キャッシュメモリを有するユニバーサルフラッシュストレージ（ＵＦＳ）メモリに結合するように構成されたメモリバスインタフェースであって、前記外部キャッシュメモリが、前記ＵＦＳメモリの部分論理－物理（Ｌ２Ｐ）マッピングテーブルを備える、メモリバスインタフェースと、前記ＵＦＳメモリのローカルＬ２Ｐマッピングテーブルを備えるローカルキャッシュメモリと、
前記メモリバスインタフェース及び前記ローカルキャッシュメモリに結合された制御回路であって、
前記ローカルキャッシュメモリ内の前記ローカルＬ２Ｐマッピングテーブルの非アクティブ部分の非アクティブサイズを決定し、
前記非アクティブ部分の前記非アクティブサイズをしきい値と比較する、
ように構成されている、制御回路と、
を備える、システムオンチップ（ＳｏＣ）。
【請求項13】
前記非アクティブサイズを決定するように構成された前記制御回路が、前記ローカルキャッシュメモリ内の前記ローカルＬ２Ｐマッピングテーブルのアクティブ部分のアクティブサイズを決定することによって前記非アクティブサイズを決定するように構成されている、請求項１２に記載のＳｏＣ。
【請求項14】
前記しきい値が、前記ローカルキャッシュメモリ内の前記ローカルＬ２Ｐマッピングテーブルのアクティブ部分のアクティブサイズを含む、請求項１２に記載のＳｏＣ。
【請求項15】
前記制御回路が、前記非アクティブサイズが前記しきい値を満たさないとき、前記ローカルキャッシュメモリ内の前記ローカルＬ２Ｐマッピングテーブルを参照せずに、前記外部キャッシュメモリに読み取りコマンドを送信することによって、読み取りの呼出しを実行するように更に構成されている、請求項１２に記載のＳｏＣ。
【請求項16】
前記制御回路が、前記読み取りコマンドに対して、前記外部キャッシュメモリ内の前記部分Ｌ２ＰマッピングテーブルからＬ２Ｐマップエントリを取り出すように更に構成されている、請求項１５に記載のＳｏＣ。
【請求項17】
前記制御回路が、前記読み取りコマンドに対して、前記部分Ｌ２Ｐマッピングテーブルが前記読み取りコマンド内の論理アドレスに対するエントリを有さないとき、前記ＵＦＳメモリ内のＮＡＮＤメモリ要素に直接呼出しを発行するように更に構成されている、請求項１５に記載のＳｏＣ。
【請求項18】
前記制御回路が、前記非アクティブサイズが前記しきい値を超えるとき、前記ローカルキャッシュメモリ内の前記ローカルＬ２Ｐマッピングテーブル内のアドレスにアクセスするように更に構成されている、請求項１２に記載のＳｏＣ。
【請求項19】
前記制御回路が、前記ローカルキャッシュメモリ内の前記ローカルＬ２Ｐマッピングテーブルを、前記ＵＦＳメモリ内のアドレステーブルに同期させるように更に構成されている、請求項１２に記載のＳｏＣ。
【請求項20】
前記制御回路が、ホストパフォーマンスブースタが有効になっているかどうかを判定するように更に構成されている、請求項１２に記載のＳｏＣ。
【請求項21】
前記非アクティブサイズを決定するように構成された前記制御回路が、前記部分Ｌ２Ｐマッピングテーブル内のいくつのエントリが前記ローカルＬ２Ｐマッピングテーブル内で見つからないかに基づいて決定する、請求項１２に記載のＳｏＣ。
【請求項22】
ホストからメモリにアクセスする方法であって、リモートメモリデバイス内の外部キャッシュメモリ内の部分論理－物理（Ｌ２Ｐ）マッピングテーブルに対する、ホストに関連付けられたローカルキャッシュメモリ内のローカルＬ２Ｐマッピングテーブルのアクティブ部分のアクティブサイズを決定することと、
前記アクティブ部分の前記アクティブサイズをしきい値と比較することと、
を含む、方法。
【請求項23】
前記アクティブサイズを決定することが、前記ローカルキャッシュメモリ内の前記ローカルＬ２Ｐマッピングテーブルの非アクティブ部分の非アクティブサイズを決定することを含む、請求項２２に記載の方法。
【請求項24】
前記アクティブサイズを比較することが、前記アクティブサイズを、前記ローカルキャッシュメモリ内の前記ローカルＬ２Ｐマッピングテーブルの非アクティブ部分の非アクティブサイズと比較することを含む、請求項２２に記載の方法。
【請求項25】
前記アクティブサイズが前記しきい値を満たさないとき、前記ローカルキャッシュメモリ内の前記ローカルＬ２Ｐマッピングテーブルを参照せずに、前記外部キャッシュメモリに読み取りコマンドを送信することによって、読み取りの呼出しを実行することを更に含む、請求項２２に記載の方法。
【請求項26】
前記読み取りコマンドに対して、前記外部キャッシュメモリ内の前記部分Ｌ２ＰマッピングテーブルからＬ２Ｐマップエントリを取り出すことを更に含む、請求項２５に記載の方法。
【請求項27】
前記読み取りコマンドに対して、前記部分Ｌ２Ｐマッピングテーブルが前記読み取りコマンド内の論理アドレスに対するエントリを有さないとき、前記ＵＦＳメモリ内のＮＡＮＤメモリ要素に直接呼出しを発行することを更に含む、請求項２５に記載の方法。
【請求項28】
前記アクティブサイズが前記しきい値を超えるとき、前記ローカルキャッシュメモリ内の前記ローカルＬ２Ｐマッピングテーブル内のアドレスにアクセスすることを更に含む、請求項２２に記載の方法。
【請求項29】
ホストパフォーマンスブースタが有効になっているかどうかを判定することを更に含む、請求項２２に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
優先権出願
[0001] 本出願は、その全体が参照により本明細書に組み込まれる、２０２１年１１月４日に出願された「ＳＹＳＴＥＭＳ ＡＮＤ ＭＥＴＨＯＤＳ ＦＯＲ ＦＡＳＴ ＭＥＭＯＲＹ ＡＣＣＥＳＳ」と題する米国特許出願第１７／４５３，５７２号の優先権を主張する。
[0001] 本出願は、その全体が参照により本明細書に組み込まれる、２０２１年１１月４日に出願された「ＳＹＳＴＥＭＳ ＡＮＤ ＭＥＴＨＯＤＳ ＦＯＲ ＦＡＳＴ ＭＥＭＯＲＹ ＡＣＣＥＳＳ」と題する米国特許出願第１７／４５３，５７２号の優先権を主張する。
【0002】
Ｉ．開示の分野
[0002] 本開示の技術は、概して、ＮＡＮＤフラッシュメモリに記憶されたデータにアクセスすることに関する。
[0002] 本開示の技術は、概して、ＮＡＮＤフラッシュメモリに記憶されたデータにアクセスすることに関する。
【背景技術】
【0003】
ＩＩ．背景技術
[0003] 現代社会において豊富なコンピューティングデバイス、より具体的には、モバイル通信デバイスは、ますます一般的になってきている。これらのモバイル通信デバイスの普及は、一部が現在そのようなデバイス上で可能になっている多くの機能によって推進されている。そのようなデバイス内の処理能力の向上は、モバイル通信デバイスが、純粋な通信ツールから、高度なモバイルエンターテインメントセンターに進化し、これにより、強化されたユーザ体験を可能にすることを意味する。ほとんどすべてのコンピューティングデバイスは、データ及び動作命令を記憶するために様々なレベルのメモリに依存する。例えば、ＮＡＮＤフラッシュメモリにアクセスするシステムメモリがあってもよい。ＮＡＮＤフラッシュメモリへのアクセスは比較的遅いので、メモリアクセスを速くするためにアドレスマッピングを容易にするプロセッサに関連付けられたキャッシュメモリがあってもよい。メモリアクセスを改善するための様々な方法があるが、一見したところ、改善されたメモリアクセスのための余地が常にある。
[0003] 現代社会において豊富なコンピューティングデバイス、より具体的には、モバイル通信デバイスは、ますます一般的になってきている。これらのモバイル通信デバイスの普及は、一部が現在そのようなデバイス上で可能になっている多くの機能によって推進されている。そのようなデバイス内の処理能力の向上は、モバイル通信デバイスが、純粋な通信ツールから、高度なモバイルエンターテインメントセンターに進化し、これにより、強化されたユーザ体験を可能にすることを意味する。ほとんどすべてのコンピューティングデバイスは、データ及び動作命令を記憶するために様々なレベルのメモリに依存する。例えば、ＮＡＮＤフラッシュメモリにアクセスするシステムメモリがあってもよい。ＮＡＮＤフラッシュメモリへのアクセスは比較的遅いので、メモリアクセスを速くするためにアドレスマッピングを容易にするプロセッサに関連付けられたキャッシュメモリがあってもよい。メモリアクセスを改善するための様々な方法があるが、一見したところ、改善されたメモリアクセスのための余地が常にある。
【発明の概要】
【0004】
[0004] 発明を実施するための形態で開示する態様は、高速メモリアクセスのためのシステム及び方法を含む。特に、本開示の例示的な態様は、例えば、外部メモリに記憶された部分論理－物理（Ｌ２Ｐ）マッピングテーブル並びにローカルメモリ（例えば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ））に記憶されたローカルＬ２Ｐマッピングテーブルを有するユニバーサルフラッシュストレージ（ＵＦＳ）メモリ（例えば、ＮＡＮＤフラッシュメモリ）などの外部メモリに結合する、例えば、システムオンチップ（ＳｏＣ）内の制御回路などのプロセッサを企図する。制御回路は、ローカルＬ２Ｐマッピングテーブル内のエントリの何パーセントが、非アクティブと比較してアクティブであるかを評価し得る。非アクティブの数がアクティブの数を超える場合、制御回路は、ローカルＬ２Ｐマッピングテーブルにアクセスすることなく、読み取りコマンドを送信することができる。このようにローカルメモリをスキップすることは、外部メモリ内のより最新のエントリに依存し、これは、ＵＦＳメモリへのより高速なメモリ呼出しをもたらす可能性が高く、より良好なユーザ体験をもたらす。
【0005】
[0005] この点に関して、一態様では、ＳｏＣが開示される。ＳｏＣは、外部キャッシュメモリを有するＵＦＳメモリに結合するように構成されたメモリバスインタフェースを含む。外部キャッシュメモリは、ＵＦＳメモリの部分Ｌ２Ｐマッピングテーブルを含む。ＳｏＣはまた、ＵＦＳメモリのローカルＬ２Ｐマッピングテーブルを含むローカルキャッシュメモリを含む。ＳｏＣはまた、メモリバスインタフェース及びローカルキャッシュメモリに結合された制御回路を含む。制御回路は、ローカルキャッシュメモリ内のローカルＬ２Ｐマッピングテーブルのアクティブ部分のアクティブサイズを決定するように構成されている。制御回路はまた、アクティブ部分のアクティブサイズをしきい値と比較する、ように構成されている。
【0006】
[0006] 別の態様では、ＳｏＣが開示される。ＳｏＣは、外部キャッシュメモリを有するＵＦＳメモリに結合するように構成されたメモリバスインタフェースを含む。外部キャッシュメモリは、ＵＦＳメモリの部分Ｌ２Ｐマッピングテーブルを含む。ＳｏＣはまた、ＵＦＳメモリのローカルＬ２Ｐマッピングテーブルを含むローカルキャッシュメモリを含む。ＳｏＣはまた、メモリバスインタフェース及びローカルキャッシュメモリに結合された制御回路を含む。制御回路は、ローカルキャッシュメモリ内のローカルＬ２Ｐマッピングテーブルの非アクティブ部分の非アクティブサイズを決定するように構成されている。制御回路はまた、非アクティブ部分の非アクティブサイズをしきい値と比較する、ように構成されている。
【0007】
[0007] 別の態様では、ホストからメモリにアクセスする方法が開示される。本方法は、リモートメモリデバイス内の外部キャッシュメモリ内の部分Ｌ２Ｐマッピングテーブルに対する、ホストに関連付けられたローカルキャッシュメモリ内のローカルＬ２Ｐマッピングテーブルのアクティブ部分のアクティブサイズを決定することを含む。方法はまた、アクティブ部分のアクティブサイズをしきい値と比較することを含む。
【図面の簡単な説明】
【0008】
【図1】[0008] ホスト及びユニバーサルフラッシュストレージ（ＵＦＳ）メモリが関連付けられた従来のコンピューティングシステムのブロック図である。
【図2】[0009] ホストパフォーマンスブースタ（ＨＰＢ）を使用してメモリアクセス時間を改善し、本開示の例示的な態様を使用してメモリアクセス時間を更に改善することができる、ＵＦＳメモリが関連付けられた例示的なコンピューティングシステムのブロック図である。
【図3】[0010] キャッシュヒット及びキャッシュミスを伴う従来のメモリアクセス時間の信号対時間図である。
【図4】[0011] 本開示の例示的な態様の下でのメモリアクセスを示す、ホスト及びそれに関連付けられたＵＦＳメモリを有するコンピューティングデバイスのブロック図である。
【図5】[0012] 本開示の例示的な態様による、メモリアクセス時間の信号対時間図である。
【図6】[0013] レガシー及び有効にされたデバイスで動作する本開示の例示的な態様に関連するプロセスのフローチャートである。
【図7】[0014] 本開示の高速メモリアクセス態様に従って動作し得るホスト及びＵＦＳメモリを有するコンピューティングデバイスのブロック図である。
【発明を実施するための形態】
【0009】
[0015] 次に、図面を参照して、本開示のいくつかの例示的な態様について説明する。「例示的（exemplary）」という語は、「例、事例、又は例示としての役割を果たすこと」を意味するために本明細書で使用される。「例示的」として本明細書で説明したいずれの態様も、必ずしも他の態様よりも好ましい又は有利であると解釈されるべきではない。
【0010】
[0016] 発明を実施するための形態で開示する態様は、高速メモリアクセスのためのシステム及び方法を含む。特に、本開示の例示的な態様は、例えば、外部メモリに記憶された部分論理－物理（Ｌ２Ｐ）マッピングテーブル並びにローカルメモリ（例えば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ））に記憶されたローカルＬ２Ｐマッピングテーブルを有するユニバーサルフラッシュストレージ（ＵＦＳ）メモリ（例えば、ＮＡＮＤフラッシュメモリ）などの外部メモリに結合する、例えば、システムオンチップ（ＳｏＣ）内の制御回路などのプロセッサを企図する。制御回路は、ローカルＬ２Ｐマッピングテーブル内のエントリの何パーセントが、非アクティブと比較してアクティブであるかを評価し得る。非アクティブの数がアクティブの数を超える場合、制御回路は、ローカルＬ２Ｐマッピングテーブルにアクセスすることなく、読み取りコマンドを送信することができる。このようにローカルメモリをスキップすることは、外部メモリ内のより最新のエントリに依存し、これは、ＵＦＳメモリへのより高速なメモリ呼出しをもたらす可能性が高く、より良好なユーザ体験をもたらす。
【0011】
[0017] ホスト及びＵＦＳメモリを有するコンピューティングデバイスの簡単な概要を図１に示す。図２は、ホストパフォーマンスブースタ（ＨＰＢ）が有効にされ、本開示の例示的な態様を実装することができる同様のコンピューティングデバイスを示す。図３は、キャッシュミスをもたらすメモリ呼出しが性能に悪影響を及ぼし得る状況を示しており、図４から始まってより良く示されるように、本開示の例示的な態様がどのように性能を改善し得るかを強調している。
【0012】
[0018] この点に関して、図１は、ＵＦＳコントローラ１０４を内部に有するシステムオンチップ（ＳｏＣ）１０２を有するコンピューティングデバイス１００を示す。ＳｏＣ１０２は、３次元（３Ｄ）ＩＣ製造ＩＣ製造技術を使用して可能であるような異なる層上の、内部に複数の機能を有する単一の集積回路（ＩＣ）であってもよく、積層ダイのセット（例えば、フリップチップ構成）などであってもよい。ＳｏＣ１０２は、ＵＦＳバス１０８によってＵＦＳメモリ１０６に結合され得る。ＵＦＳメモリ１０６は、ＮＡＮＤメモリ要素１１０とＳＲＡＭメモリ要素１１２とを含み得る。ＮＡＮＤメモリ要素１１０は、内部にＬ２Ｐマッピングテーブル全体を記憶することができ、このＬ２Ｐマッピングテーブル全体は常に最新である。ＳＲＡＭメモリ要素１１２は、最後に（及び／又は最も頻繁に）アクセスされた論理アドレスに対応するエントリを有する部分Ｌ２Ｐマッピングテーブルを含む外部キャッシュを含み得る。ＮＡＮＤメモリ要素１１０は、ＳＲＡＭメモリ要素１１２と比較して、比較的遅い読み取り時間を有し得る。
【0013】
[0019] 使用時に、ＵＦＳコントローラ１０４は、物理アドレスを見つけるためにＳＲＡＭメモリ要素１１２に最初に問い合わせる読み取りコマンドを生成し得ることを理解されたい。部分Ｌ２Ｐマッピングテーブルが要求されたアドレスについてのＬ２Ｐマッピングを含む場合、ＵＦＳメモリ１０６は、ＳＲＡＭメモリ要素１１２からＬ２Ｐマップエントリを取り出す。次に、ＵＦＳメモリ１０６は、ＮＡＮＤメモリ要素１１０から論理ブロックを読み取り、データをＳｏＣ１０２に転送する（図３の一般的なシグナリングケース３００を参照）。しかしながら、部分Ｌ２Ｐマッピングテーブルが論理アドレスを含まない場合、ＵＦＳメモリ１０６は、読み取りコマンドを受信し、ＮＡＮＤメモリ要素１１０内のＬ２Ｐマッピングテーブル全体から物理アドレスを読み取る。ＵＦＳメモリ１０６は、ＳＲＡＭメモリ要素１１２内の部分Ｌ２Ｐマッピングテーブル内のエントリを記憶する。次に、Ｌ２ＰマップエントリがＳＲＡＭメモリ要素１１２から取り出される。次に、ＵＦＳメモリ１０６は、ＮＡＮＤメモリ要素１１０から論理ブロックを読み取り、データをＳｏＣ１０２に転送する（図３の一般的なシグナリングケース３１０を参照）。
【0014】
[0020] 部分Ｌ２Ｐマッピングテーブル内にエントリがあるとき、ＳＲＡＭメモリ要素１１２内に提供されるようなキャッシュを使用することは、ＮＡＮＤメモリ要素１１０内の論理ブロックにアクセスすることを速くし得るが、シグナリングケース３１０をもたらすキャッシュミスがある場合がある。ＮＡＮＤメモリ要素１１０内のＬ２Ｐマッピングテーブル全体からアドレスを取り出すための追加の時間は、ユーザ体験に悪影響を及ぼし、コンピューティングデバイス１００内の特定の動作に許容できないレイテンシを追加する場合がある。
【0015】
[0021] 性能を改善するために、業界は、図３のケース３２０及び３３０を用いて図２により良く示されるように、Ｌ２Ｐマッピングテーブル全体をＳｏＣに移動させるＨＰＢの概念を採用する方向に進んでいる。この点に関して、図２は、ＵＦＳコントローラ２０４を内部に有するＳｏＣ２０２を有するコンピューティングデバイス２００を示す。ＳｏＣ２０２は、ＵＦＳバス２０８によってＵＦＳメモリ２０６に結合され得る。ＵＦＳメモリ２０６は、ＮＡＮＤメモリ要素２１０とＳＲＡＭメモリ要素２１２とを含み得る。ＮＡＮＤメモリ要素２１０は、内部にＬ２Ｐマッピングテーブル全体を記憶することができ、このＬ２Ｐマッピングテーブル全体は常に最新である。ＳＲＡＭメモリ要素２１２は、最後に（及び／又は最も頻繁に）アクセスされた論理アドレスに対応するエントリを有する部分Ｌ２Ｐマッピングテーブルを含むキャッシュを含み得る。加えて、ＳｏＣ２０２はまた、ローカルＬ２Ｐマッピングテーブルを内部に記憶するＤＲＡＭ要素２１４を含み得る。ＤＲＡＭ要素２１４は、キャッシュとして機能し、ＳｏＣ２０２が物理アドレスへの即時アクセスを有することを可能にする。次いで、ＳｏＣ２０２は、読み取りコマンドと共に物理アドレスをＵＦＳメモリ２０６に送信することができる（図３の一般的なシグナリングケース３２０を参照）。
【0016】
[0022] しかしながら、ＤＲＡＭ要素２１４内のローカルＬ２Ｐマッピングテーブル内のエントリが古くなっているか、又は不正確である場合がある。例えば、時には、内部保守目的（例えば、リフレッシュ動作、ガベージコレクション、読み取りリクレイム、読み取りディスターブなど）のために、データをＮＡＮＤメモリ要素２１０の別の物理領域に移動させる必要がある。そのような場合、ＤＲＡＭ要素２１４内のローカルＬ２Ｐマッピングテーブルは、ＮＡＮＤメモリ要素２１０内のＬ２Ｐマッピングテーブル全体と同期していなくてもよい。従来、ＨＰＢは、ＵＦＳメモリ２０６がＳｏＣ２０２に更新を送信することを可能にする。しかしながら、この更新は周期的であり、瞬間的ではない。したがって、同期していないアドレスに向けられた読み取り動作は、同様にキャッシュミスをもたらし得る（図３のシグナリングケース３３０を一般的に参照）。そのようなキャッシュミスは、ユーザ体験に悪影響を与えることがあり、及び／又はコンピューティングデバイス２００に許容できないレイテンシをもたらす可能性がある。
【0017】
[0023] 図３は、シグナリングケース３００、３１０、３２０、及び３３０の比較を提供する。シグナリングケース３００は、読み取りコマンド３０２が発行されてＵＦＳメモリ１０６に送信されることから始まり、これは３０４において、ＳＲＡＭメモリ要素１１２内の部分Ｌ２ＰマッピングテーブルからＬ２Ｐマップエントリを取り出す。３０６において、部分Ｌ２Ｐマッピングテーブルからの論理アドレスを使用して、ＵＦＳメモリ１０６は、ＮＡＮＤメモリ要素１１０から論理ブロックを読み取り、データをＳｏＣ１０２に転送する。正確な縮尺ではないが、３０６のサイズは、３０４におけるＳＲＡＭメモリ要素１１２へのアクセスと比較して、ＮＡＮＤメモリ要素１１０へのアクセスの相対的な遅さを示す。
【0018】
[0024] シグナリングケース３１０は、コンピューティングデバイス１００のキャッシュミスを示し、読み取りコマンド３１２が発行されてＵＦＳメモリ１０６に送信されることから始まる。ＵＦＳメモリ１０６は、ＳＲＡＭメモリ要素１１２を調べ、マッピングエントリを見つけず、したがって、３１４において、ＮＡＮＤメモリ要素１１０内のＬ２Ｐマッピングテーブル全体からエントリを読み取り、ＳＲＡＭメモリ要素１１２内に記憶し、遅延を導入する。次に、３１６において、ＳＲＡＭメモリ要素１１２からアドレスが取り出される。３１８において、部分Ｌ２Ｐマッピングテーブルからの論理アドレスを使用して、ＵＦＳメモリ１０６は、ＮＡＮＤメモリ要素１１０から論理ブロックを読み取り、データをＳｏＣ１０２に転送する。キャッシュミスによってもたらされる追加の遅延は、許容できないことが判明する可能性がある。
【0019】
[0025] シグナリングケース３２０は、３２２において、ローカルＬ２Ｐマッピングテーブルから論理アドレスを取り出すためにＵＦＳコントローラ２０４がＤＲＡＭ要素２１４にアクセスすることから始まる。次いで、３２４において、論理アドレスを有する読み取りコマンドがＵＦＳメモリ２０６に送信される。３２６において、論理アドレスを使用して、ＵＦＳメモリ２０６は、ＮＡＮＤメモリ要素２１０から論理ブロックを読み取り、データをＳｏＣ２０２に転送する。このようにＨＰＢを使用することにより、シグナリングケース３１０のキャッシュミスによって引き起こされる遅延が低減される。しかしながら、シグナリングケース３３０に示されるように、依然としてキャッシュミスがある。
【0020】
[0026] シグナリングケース３３０は、３３２において、ローカルＬ２Ｐマッピングテーブルから論理アドレスを取り出すためにＵＦＳコントローラ２０４がＤＲＡＭ要素２１４にアクセスすることから始まる。次いで、３３４において、論理アドレスを有する読み取りコマンドがＵＦＳメモリ２０６に送信される。しかしながら、読み取りコマンドにおいて提供される論理アドレスは正しくなく、ＵＦＳデバイスは、３３６において、ＮＡＮＤメモリ要素２１０内のＬ２Ｐマッピングテーブル全体からＬ２Ｐエントリを読み取らなければならない。３３８において、Ｌ２Ｐマッピングテーブル全体からのアドレスを使用して、ＵＦＳメモリ２０６は、ＮＡＮＤメモリ要素２１０から論理ブロックを読み取り、データをＳｏＣ２０２に転送する。この場合も、このキャッシュミスは、許容できない遅延をもたらす可能性がある。
【0021】
[0027] 本開示の例示的な態様は、ローカルキャッシュ（例えば、ＤＲＡＭ）内のローカルＬ２Ｐマッピングテーブルの、どれだけが非アクティブであるかに対してどれだけがアクティブであるかを推定することによって、シグナリングケース３３０に示されるようなキャッシュミスが発生する確率を低減する。この推定に基づいて、ＳｏＣは、非アクティブ部分がアクティブ部分よりも小さいときにのみＨＰＢ方法論を使用する。本質的に、アクティブ部分が非アクティブ部分よりも大きいとき、ＳｏＣは、おそらくアドレスがアクティブ部分内にあり、したがって正確かつ最新である可能性が高いと判定する。逆に、非アクティブ部分がアクティブ部分よりも大きいとき、ＳｏＣは、おそらくアドレスが非アクティブ部分内にあり、正確でもなく最新でもない可能性が高く、したがって使用されるべきではないと判定する。そのような場合、外部キャッシュ（例えば、ＳＲＡＭ）内の部分Ｌ２Ｐマッピングテーブル及びその起こり得るキャッシュミスを使用する方が、ＨＰＢ方法論の可能性のあるキャッシュミスを使用するよりも効率的である。
【0022】
[0028] アクティブは、ＨＰＢ業界で定義された用語であり、本明細書で使用される場合、ローカルＬ２Ｐマッピングテーブル内のエントリが、部分Ｌ２Ｐマッピングテーブル内のエントリと同一であることを意味する。同様に、本明細書で使用される場合、非アクティブは、ローカルＬ２Ｐマッピングテーブル内のエントリが、部分Ｌ２Ｐマッピングテーブル内にエントリを有さないか、又は異なるエントリを有することを意味する。例示的な態様では、ＵＦＳメモリは、ＵＦＳメモリにおける保守アクティビティ（例えば、リフレッシュ動作）の後又はその間などに、アクティブ及び非アクティブアドレス又は領域をＳｏＣに転送する際に主導的に（デバイス制御モードが開始されると仮定して）行うことができる。これらの更新に基づいて、ＳｏＣは、ローカルキャッシュ（例えば、ＤＲＡＭ）内のローカルＬ２Ｐマッピングテーブルに対する更新を行うことができる。
【0023】
[0029] この点に関して、図４は、ＵＦＳホストコントローラ又は制御回路４０４を内部に有するＳｏＣ４０２を含むコンピューティングデバイス４００を示す。ＳｏＣ４０２は、ＵＦＳバスであり得るメモリバス４０８によってＵＦＳメモリ４０６に結合される。ＳｏＣ４０２は、ＵＦＳバスインタフェースであり得るメモリバスインタフェース４０８Ａを含み得る。同様に、ＵＦＳメモリ４０６は、メモリバスインタフェース４０８Ｂを含み得る。ＳｏＣ４０２は、ＵＦＳメモリ４０６のためのローカルＬ２Ｐマッピングテーブル４１２を記憶するローカルキャッシュメモリ、例えば、ＤＲＡＭ４１０を更に含み得る。例示的な態様では、ローカルＬ２Ｐマッピングテーブル４１２は、論理アドレス毎に物理アドレスを有するＬ２Ｐマッピングテーブル全体である。別の例示的な態様では、ローカルＬ２Ｐマッピングテーブル４１２は、部分Ｌ２Ｐマッピングテーブルである。ローカルＬ２Ｐマッピングテーブル４１２を有するＤＲＡＭ４１０の存在は、ＵＦＳメモリ４０６への読み取りコマンドに対してＨＰＢ方法論が可能であることを企図している。
【0024】
[0030] ＵＦＳメモリ４０６は、メモリコントローラ４１４、外部キャッシュメモリ、例えば、ＳＲＡＭ４１６、及びＮＡＮＤメモリ要素４１８を含むことができる。ＮＡＮＤメモリ要素４１８は、内部にＬ２Ｐマッピングテーブル４２０全体を記憶することができ、このＬ２Ｐマッピングテーブル４２０全体は常に最新である。ＳＲＡＭ４１６は、最後（及び／又は最も頻繁に）アクセスされた論理アドレスに対応するエントリを有するＵＦＳメモリ４０６の部分Ｌ２Ｐマッピングテーブル４２２を含む外部キャッシュであるか、又はそれを含み得る。
【0025】
[0031] 上述のように、本開示の例示的な態様は、ＤＲＡＭ４１０内のローカルＬ２Ｐマッピングテーブル４１２のアクティブ部分のアクティブサイズを決定することと、アクティブ部分のアクティブサイズをしきい値と比較することとを企図する。しきい値は、ローカルＬ２Ｐマッピングテーブル４１２の非アクティブ部分の非アクティブサイズであり得る。アクティブサイズを決定することができる様々な方法がある。例示的な態様では、回路４３０は、１つ又は複数のカウンタ、レジスタ、及びコンパレータを含み得る。ＵＦＳメモリ４０６からの更新があるとき、カウンタは各アクティブエントリをカウントし、任意選択で各非アクティブエントリをカウントする。次いで、コンパレータは、カウンタ（１つ又は複数）の値を、レジスタに記憶されたローカルＬ２Ｐマッピングテーブル４１２の総サイズと比較して、パーセンテージなどを決定することができる。同等に、本開示は、ローカルＬ２Ｐマッピングテーブル４１２の非アクティブ部分の非アクティブサイズを決定することと、非アクティブ部分の非アクティブサイズをしきい値と比較することとを企図する。同様に、非アクティブサイズを決定することができる様々な方法がある。
【0026】
[0032] 比較に基づいて、図５に示されるように、２つの可能性のあるシグナリングケース５００及び５１０が生じ得る。具体的には、シグナリングケース５００は、制御回路４０４が、例えば回路４３０を使用して、アクティブ部分が非アクティブ部分よりも大きいと判定したときに発生する。この判定から、制御回路４０４は、おそらくローカルＬ２Ｐマッピングテーブル４１２内の情報が正しい可能性が高いと推測し、すべての読み取りトランザクションについて、盲目的にローカルＬ２Ｐマッピングテーブル４１２に進む。したがって、シグナリングケース５００は、アクティブ部分がしきい値を超えるという判定の後、シグナリングケース３２０と同様に、５０２において、ＤＲＡＭ４１０内のローカルＬ２Ｐマッピングテーブル４１２から論理アドレスを取り出すことから始まり、次いで、５０４において、論理アドレスを含む読み取りコマンドをＵＦＳメモリ４０６に送信する。この一般的なプロセスは、図４の点線５００によって示されている。次に、ＵＦＳメモリ４０６は、ＮＡＮＤメモリ要素４１８から論理ブロックを読み取る。次いで、５０６において、読み取りデータがＳｏＣ４０２に転送される。
【0027】
[0033] しかしながら、制御回路４０４が、アクティブ部分のアクティブサイズがしきい値（例えば、非アクティブ部分の非アクティブサイズ）を超えないと判定したとき、ＨＰＢ方法論が存在するにもかかわらず、本開示の例示的な態様は、ＤＲＡＭ４１０内のローカルＬ２Ｐマッピングテーブル４１２の使用をスキップ又は省略し、シグナリングケース５１０を使用し得る。シグナリングケース５１０は、ランダム読み取りトランザクションがローカルＬ２Ｐマッピングテーブル４１２内に不正確なアドレスを有する可能性がおそらく高いという推測に基づいている。したがって、シグナリングケース５１０では、５１２において、制御回路４０４は、メモリバス４０８を介してＵＦＳメモリ４０６に、特にＳＲＡＭ４１６に読み取りコマンドを送信する。５１４において、ＳＲＡＭ４１６は、論理アドレスについて部分Ｌ２Ｐマッピングテーブル４２２をチェックする。次いで、５１６において、ＵＦＳメモリ４０６は、ＮＡＮＤメモリ要素４１８から論理ブロックを読み取り、読み取りデータはＳｏＣ４０２に転送される。シグナリングケース５１０は、シグナリングケース３３０のキャッシュミスを回避し、性能を改善する。
【0028】
[0034] 本開示に関連するプロセス６００のより完全な説明が、図６を参照して提供される。プロセス６００は、ＳｏＣ４０２内のファイルシステムからの読み取り要求開始から始まる（ブロック６０２）。ホストコントローラ又は制御回路４０４は、コマンド検索を開始する（ブロック６０４）。制御回路４０４は、ＨＰＢが有効であるかどうかを判定することができる（ブロック６０６）。
【0029】
[0035] ブロック６０６に対する回答が否定である場合、ＨＰＢは有効にされず、プロセス６００はレガシーモードに入り、メモリコントローラ４１４からアドレスをフェッチし（ブロック６０８）、これはＳＲＡＭ４１６へのエントリを更新し（ブロック６１０）、生ＮＡＮＤメモリ要素４１８からデータを読み取る（ブロック６１２）。このパスは、可能性のあるシグナリングケース３００及び３１０に対応することに留意されたい。
【0030】
[0036] しかしながら、ブロック６０６に対する回答がイエスである場合、ＨＰＢが有効にされ、プロセス６００は、ＤＲＡＭ４１０内のローカルＬ２Ｐマッピングテーブル４１２内のアクティブ部分のアクティブサイズを決定する（ブロック６１４）。同様に、図示されていないが、プロセス６００、特に制御回路４０４は、非アクティブ部分の非アクティブサイズを決定することができる。アクティブサイズのこの決定は、直接的に（例えば、いくつのアドレスがアクティブであるか）、又は間接的に行われ得る（例えば、いくつのアドレスが非アクティブであるかを見つけ、次いで、アドレスの総数から非アクティブアドレスの数を減算して、いくつのアドレスがアクティブであるかを決定する）。次いで、制御回路４０４は、アクティブサイズをしきい値と比較し得る（ブロック６１６）。上述したように、例示的なしきい値は、非アクティブアドレス又は非アクティブサブ領域の数である。このしきい値は、非アクティブアドレスのスケーリングされた値であってもよいことに留意されたい。例えば、アクティブサイズは非アクティブサイズの５５パーセントより大きい。別の例として、アクティブアドレスの数が非アクティブアドレスの数を超える場合、非アクティブアドレスの数は事実上しきい値である。
【0031】
[0037] 比較に基づいて、プロセス６００は分岐する。第１のパスにおいて、制御回路４０４は、ＤＲＡＭ４１０内のアクティブサイズが非アクティブサイズを超えていると判定した（ブロック６１８）。したがって、制御回路４０４は、ＤＲＡＭ４１０から、特にローカルＬ２Ｐマッピングテーブル４１２から物理アドレスをフェッチする（ブロック６２０）。物理アドレスを有する読み取りコマンドを受信すると、ＵＦＳメモリ４０６は、ＮＡＮＤメモリ要素４１８から生データを読み取るトランザクションを実行する（ブロック６２２）。
【0032】
[0038] 第２のパスにおいて、制御回路４０４は、ＤＲＡＭ４１０内のアクティブサイズがしきい値未満であると判定した（ブロック６２４）。したがって、制御回路４０４は、物理アドレスをＳＲＡＭ４１６からフェッチし（ブロック６２６）、特に、ＤＲＡＭ４１０の代わりに部分Ｌ２Ｐマッピングテーブル４２２からフェッチする。ＳＲＡＭ４１６にエントリがない場合、プロセスは、前述のようにレガシーモードに入ることによってアドレスを保護することができる。物理アドレスが特定されると、ＵＦＳメモリ４０６は、ＮＡＮＤメモリ要素４１８から生データを読み取るトランザクションを実行する（ブロック６２２）。
【0033】
[0039] 本明細書で開示する態様による高速メモリアクセスのためのシステム及び方法は、任意のプロセッサベースのデバイス内で提供されるか、これに一体化されてもよい。例には、限定はしないが、セットトップボックス、エンターテイメントユニット、ナビゲーションデバイス、通信デバイス、固定ロケーションデータユニット、モバイルロケーションデータユニット、全地球測位システム（ＧＰＳ）デバイス、モバイルフォン、セルラーフォン、スマートフォン、セッション開始プロトコル（ＳＩＰ）フォン、タブレット、ファブレット、サーバ、コンピュータ、ポータブルコンピュータ、モバイルコンピューティングデバイス、ウェアラブルコンピューティングデバイス（例えば、スマートウォッチ、ヘルス又はフィットネストラッカ、アイウェアなど）、デスクトップコンピュータ、携帯情報端末（ＰＤＡ）、モニタ、コンピュータモニタ、テレビ、チューナー、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、デジタルビデオプレーヤ、ビデオプレーヤ、デジタルビデオディスク（ＤＶＤ）プレーヤ、ポータブルデジタルビデオプレーヤ、自動車、車両部品、アビオニクスシステム、ドローン、及びマルチコプターが含まれる。
【0034】
[0040] この点に関して、図７は、図４～図６に示す高速メモリアクセスプロセスを採用することができるプロセッサベースシステム７００の一例を示す。ＵＦＳメモリを有するモバイル端末は、本開示の例示的な態様から恩恵を得ることが可能であるとして特に企図され得るが、本開示はそのように限定されず、ＮＡＮＤベースのメモリ要素を有するいかなるシステムにおいても有用であり得ることを理解されたい。
【0035】
[0041] 引き続き図７を参照すると、プロセッサベースシステム７００は、ＵＦＳバス７０８（例えば、ＵＦＳバス４０８）を通して、大容量ストレージ要素７０６（例えば、ＵＦＳメモリ４０６）と通信する、アプリケーションプロセッサ７０４（ホストと呼ばれることがある）を含む。アプリケーションプロセッサ７０４は、ディスプレイシリアルインタフェース（ＤＳＩ）バス７１２を通してディスプレイ７１０に、及び、カメラシリアルインタフェース（ＣＳＩ）バス７１６を通してカメラ７１４に、更に接続され得る。マイクロフォン７１８、スピーカー７２０、及びオーディオコーデック７２２など、様々なオーディオ要素が、シリアル低電力インターチップマルチメディアバス（ＳＬＩＭｂｕｓ）７２４を通して、アプリケーションプロセッサ７０４に結合され得る。加えて、オーディオ要素は、ＳＯＵＮＤＷＩＲＥバス７２６を通して互いに通信し得る。モデム７２８も、ＳＬＩＭｂｕｓ７２４及び／又はＳＯＵＮＤＷＩＲＥバス７２６に結合され得る。モデム７２８は、周辺構成要素相互接続（ＰＣＩ）若しくはＰＣＩエクスプレス（ＰＣＩｅ）バス７３０、及び／又はシステム電力管理インタフェース（ＳＰＭＩ）バス７３２を通して、アプリケーションプロセッサ７０４に更に接続され得る。
【0036】
[0042] 引き続き図７を参照すると、ＳＰＭＩバス７３２はまた、ローカルエリアネットワーク（ＬＡＮ又はＷＬＡＮ）ＩＣ（ＬＡＮ ＩＣ又はＷＬＡＮ ＩＣ）７３４、電力管理集積回路（ＰＭＩＣ）７３６、コンパニオンＩＣ（ブリッジチップと呼ばれることがある）７３８、及び無線周波数ＩＣ（ＲＦＩＣ）７４０に結合され得る。別個のＰＣＩバス７４２及び７４４もまた、アプリケーションプロセッサ７０４をコンパニオンＩＣ７３８及びＷＬＡＮ ＩＣ７３４に結合し得ることを理解されたい。アプリケーションプロセッサ７０４は、センサバス７４８を通してセンサ７４６に更に接続され得る。モデム７２８及びＲＦＩＣ７４０は、バス７５０を使用して通信し得る。
【0037】
[0043] 引き続き図７を参照すると、ＲＦＩＣ７４０は、無線周波数フロントエンド（ＲＦＦＥ）バス７５８を通して、アンテナチューナー７５２、スイッチ７５４、及び電力増幅器７５６など、１つ又は複数のＲＦＦＥ要素に結合し得る。加えて、ＲＦＩＣ７４０は、バス７６２を通して、エンベロープトラッキング電源（ＥＴＰＳ）７６０に結合し得、ＥＴＰＳ７６０は、電力増幅器７５６と通信し得る。集合的に、ＲＦＩＣ７４０を含むＲＦＦＥ要素は、ＲＦＦＥシステム７６４であると見なされ得る。ＲＦＦＥバス７５８は、クロックライン及びデータライン（図示せず）から形成され得ることを理解されたい。
【0038】
[0044] 本明細書において開示される態様に関連して説明された種々の例示的な論理ブロック、モジュール、回路、及びアルゴリズムが、電子ハードウェアとして、メモリ内に若しくは別のコンピュータ可読媒体内に記憶され、プロセッサ若しくは他の処理デバイスによって実行される命令として、又は両方の組み合わせとして実装される場合があることは、当業者には更に理解されよう。本明細書で説明されているマスタデバイス、及び追従デバイスは、例として、あらゆる回路、ハードウェア構成要素、ＩＣ、又はＩＣチップで用いられ得る。本明細書で開示するメモリは、任意のタイプ及びサイズのメモリであってもよく、所望の任意のタイプの情報を記憶するように構成されてもよい。この互換性について明確に説明するために、様々な例示的な構成要素、ブロック、モジュール、回路、及びステップについて、上記では概してそれらの機能に関して説明してきた。そのような機能がどのように実装されるかは、特定の適用例、設計上の選択、及び／又はシステム全体に課される設計制約によって決まる。当業者は、説明する機能を特定の用途毎に様々な方法で実装し得るが、そのような実装決定は、本開示の範囲からの逸脱を引き起こすものと解釈されるべきではない。
【0039】
[0045] 本明細書で開示する態様に関連して説明した様々な例示的な論理ブロック、モジュール、及び回路は、プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）若しくは他のプログラマブル論理デバイス、ディスクリートゲート若しくはトランジスタ論理、ディスクリートハードウェア構成要素、又は本明細書で説明する機能を実行するように設計されたそれらの任意の組み合わせを用いて実装又は実行され得る。プロセッサは、マイクロプロセッサであってもよいが、代替としてプロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、又はステートマシンであってもよい。プロセッサはまた、コンピューティングデバイスの組み合わせ（例えば、ＤＳＰ及びマイクロプロセッサの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアと連携する１つ又は複数のマイクロプロセッサ、又は任意の他のそのような構成）として実装されてもよい。
【0040】
[0046] 本明細書で開示する態様は、ハードウェアにおいて具現化されてもよい、及びハードウェア内に記憶され、例えば、ランダムアクセスメモリ（ＲＡＭ）、フラッシュメモリ、リードオンリーメモリ（ＲＯＭ）、電気的プログラマブルＲＯＭ（ＥＰＲＯＭ）、電気的消去可能プログラマブルＲＯＭ（ＥＥＰＲＯＭ）、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ－ＲＯＭ、又は当技術分野において知られている任意の他の形態のコンピュータ可読媒体の中に存在し得る命令において具現化されてもよい。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取ること及び記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替として、記憶媒体はプロセッサと一体化され得る。プロセッサ及び記憶媒体は、ＡＳＩＣの中に存在してもよい。ＡＳＩＣは、リモート局の中に存在してもよい。代替として、プロセッサ及び記憶媒体は、ディスクリート構成要素として、リモート局、基地局、又はサーバの中に存在してもよい。
【0041】
[0047] 本明細書の例示的な態様のいずれかで説明した動作ステップが、例及び説明を提供するために記載されていることにも留意されたい。説明する動作は、図示の順序以外の多数の異なる順序において実施され得る。更に、単一の動作ステップにおいて記載した動作は、実際にはいくつかの異なるステップにおいて実施され得る。加えて、例示的な態様において説明された１つ又は複数の動作ステップは組み合わせられる場合がある。当業者には容易に明らかになるように、フローチャート図に示される動作ステップには多数の異なる変更がなされる場合があることを理解されたい。当業者であれば、様々な異なる技術及び技法のいずれかを使用して情報及び信号が表され得ることも理解するであろう。例えば、上記の説明全体にわたって言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁場若しくは磁性粒子、光場若しくは光学粒子、又はそれらの任意の組み合わせによって表されてもよい。
【0042】
[0048] 本開示の上記の説明は、あらゆる当業者が本開示を作成又は使用することが可能となるように提供される。本開示に対する様々な変更は当業者には容易に明らかであり、本明細書で定義される一般原理は他の例に適用され得る。したがって、本開示は、本明細書で説明する例及び設計に限定することを意図するものでなく、本明細書で開示する原理及び新規の特徴と一致する最も広い範囲を与えられるべきである。
【0043】
[0049] 以下の番号付きの条項において、実装例について説明する。
１．
外部キャッシュメモリを有するユニバーサルフラッシュストレージ（ＵＦＳ）メモリに結合するように構成されたメモリバスインタフェースであって、外部キャッシュメモリが、ＵＦＳメモリのローカル論理－物理（Ｌ２Ｐ）マッピングテーブルを備える、メモリバスインタフェースと、
ＵＦＳメモリのローカルＬ２Ｐマッピングテーブルを備えるローカルキャッシュメモリと、
メモリバスインタフェース及びローカルキャッシュメモリに結合された制御回路であって、
ローカルキャッシュメモリ内のローカルＬ２Ｐマッピングテーブルのアクティブ部分のアクティブサイズを決定し、
アクティブ部分のアクティブサイズをしきい値と比較する、
ように構成されている、制御回路と、
を備える、システムオンチップ（ＳｏＣ）。
２． アクティブサイズを決定するように構成された制御回路が、ローカルキャッシュメモリ内のローカルＬ２Ｐマッピングテーブルの非アクティブ部分の非アクティブサイズを決定することによってアクティブサイズを決定するように構成されている、条項１に記載のＳｏＣ。
３． しきい値が、ローカルキャッシュメモリ内のローカルＬ２Ｐマッピングテーブルの非アクティブ部分の非アクティブサイズを含む、条項１又は２に記載のＳｏＣ。
４． 制御回路が、アクティブサイズがしきい値を満たさないとき、
ローカルキャッシュメモリ内のローカルＬ２Ｐマッピングテーブルを参照せずに、外部キャッシュメモリに読み取りコマンドを送信することによって、読み取りの呼出しを実行するように更に構成されている、条項１～３に記載のＳｏＣ。
５． 制御回路が、読み取りコマンドに対して、外部キャッシュメモリ内の部分Ｌ２ＰマッピングテーブルからＬ２Ｐマップエントリを取り出すように更に構成されている、条項４に記載のＳｏＣ。
６． 制御回路が、読み取りコマンドに対して、部分Ｌ２Ｐマッピングテーブルが読み取りコマンド内の論理アドレスに対するエントリを有さないとき、ＵＦＳメモリ内のＮＡＮＤメモリ要素に直接呼出しを発行するように更に構成されている、条項４又は５に記載のＳｏＣ。
７． 制御回路が、アクティブサイズがしきい値を超えるとき、ローカルキャッシュメモリ内のローカルＬ２Ｐマッピングテーブル内のアドレスにアクセスするように更に構成されている、条項１～６のいずれかに記載のＳｏＣ。
８． 制御回路が、ローカルキャッシュメモリ内のローカルＬ２Ｐマッピングテーブルを、ＵＦＳメモリ内のアドレステーブルに同期させるように更に構成されている、条項１～７のいずれかに記載のＳｏＣ。
９． 制御回路が、ホストパフォーマンスブーストが有効になっているかどうかを判定するように更に構成されている、条項１～８のいずれかに記載のＳｏＣ。
１０． アクティブサイズを決定するように構成された制御回路が、ローカルＬ２Ｐマッピングテーブルと部分Ｌ２Ｐマッピングテーブルとの間で、いくつのエントリが同一であるかに基づいて決定する、条項１～９のいずれかに記載のＳｏＣ。
１１． ローカルキャッシュメモリが、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）を含む、条項１～１０のいずれかに記載のＳｏＣ。
１２．
外部キャッシュメモリを有するユニバーサルフラッシュストレージ（ＵＦＳ）メモリに結合するように構成されたメモリバスインタフェースであって、外部キャッシュメモリが、ＵＦＳメモリの部分論理－物理（Ｌ２Ｐ）マッピングテーブルを備える、メモリバスインタフェースと、
ＵＦＳメモリのローカルＬ２Ｐマッピングテーブルを備えるローカルキャッシュメモリと、
メモリバスインタフェース及びローカルキャッシュメモリに結合された制御回路であって、
ローカルキャッシュメモリ内のローカルＬ２Ｐマッピングテーブルの非アクティブ部分の非アクティブサイズを決定し、
非アクティブ部分の非アクティブサイズをしきい値と比較する、
ように構成されている、制御回路と、
を備える、システムオンチップ（ＳｏＣ）。
１３． 非アクティブサイズを決定するように構成された制御回路が、ローカルキャッシュメモリ内のローカルＬ２Ｐマッピングテーブルのアクティブ部分のアクティブサイズを決定することによって非アクティブサイズを決定するように構成されている、条項１２に記載のＳｏＣ。
１４． しきい値が、ローカルキャッシュメモリ内のローカルＬ２Ｐマッピングテーブルのアクティブ部分のアクティブサイズを含む、条項１２又は１３に記載のＳｏＣ。
１５． 制御回路が、非アクティブサイズがしきい値を満たさないとき、
ローカルキャッシュメモリ内のローカルＬ２Ｐマッピングテーブルを参照せずに、外部キャッシュメモリに読み取りコマンドを送信することによって、読み取りの呼出しを実行するように更に構成されている、条項１２～１４のいずれかに記載のＳｏＣ。
１６． 制御回路が、読み取りコマンドに対して、外部キャッシュメモリ内の部分Ｌ２ＰマッピングテーブルからＬ２Ｐマップエントリを取り出すように更に構成されている、条項１５に記載のＳｏＣ。
１７． 制御回路が、読み取りコマンドに対して、部分Ｌ２Ｐマッピングテーブルが読み取りコマンド内の論理アドレスに対するエントリを有さないとき、ＵＦＳメモリ内のＮＡＮＤメモリ要素に直接呼出しを発行するように更に構成されている、条項１５に記載のＳｏＣ。
１８． 制御回路が、非アクティブサイズがしきい値を超えるとき、ローカルキャッシュメモリ内のローカルＬ２Ｐマッピングテーブル内のアドレスにアクセスするように更に構成されている、条項１２～１７のいずれかに記載のＳｏＣ。
１９． 制御回路が、ローカルキャッシュメモリ内のローカルＬ２Ｐマッピングテーブルを、ＵＦＳメモリ内のアドレステーブルに同期させるように更に構成されている、条項１２～１８のいずれかに記載のＳｏＣ。
２０． 制御回路が、ホストパフォーマンスブースタが有効になっているかどうかを判定するように更に構成されている、条項１２～１９のいずれかに記載のＳｏＣ。
２１． 非アクティブサイズを決定するように構成された制御回路が、部分Ｌ２Ｐマッピングテーブル内のいくつのエントリがローカルＬ２Ｐマッピングテーブル内で見つからないかに基づいて決定する、条項１２～２０のいずれかに記載のＳｏＣ。
２２． ホストからメモリにアクセスする方法であって、
リモートメモリデバイス内の外部キャッシュメモリ内の部分論理－物理（Ｌ２Ｐ）マッピングテーブルに対する、ホストに関連付けられたローカルキャッシュメモリ内のローカルＬ２Ｐマッピングテーブルのアクティブ部分のアクティブサイズを決定することと、
アクティブ部分のアクティブサイズをしきい値と比較することと、
を含む、方法。
２３． アクティブサイズを決定することが、ローカルキャッシュメモリ内のローカルＬ２Ｐマッピングテーブルの非アクティブ部分の非アクティブサイズを決定することを含む、条項２２に記載の方法。
２４． アクティブサイズを比較することが、アクティブサイズを、ローカルキャッシュメモリ内のローカルＬ２Ｐマッピングテーブルの非アクティブ部分の非アクティブサイズと比較することを含む、条項２２又は２３に記載の方法。
２５． アクティブサイズがしきい値を満たさないとき、
ローカルキャッシュメモリ内のローカルＬ２Ｐマッピングテーブルを参照せずに、外部キャッシュメモリに読み取りコマンドを送信することによって、読み取りの呼出しを実行することを更に含む、条項２２～２４のいずれかに記載の方法。
２６． 読み取りコマンドに対して、外部キャッシュメモリ内の部分Ｌ２ＰマッピングテーブルからＬ２Ｐマップエントリを取り出すことを更に含む、条項２５に記載の方法。
２７． 読み取りコマンドに対して、部分Ｌ２Ｐマッピングテーブルが読み取りコマンド内の論理アドレスに対するエントリを有さないとき、ＵＦＳメモリ内のＮＡＮＤメモリ要素に直接呼出しを発行することを更に含む、条項２５又は２６に記載の方法。
２８． アクティブサイズがしきい値を超えるとき、ローカルキャッシュメモリ内のローカルＬ２Ｐマッピングテーブル内のアドレスにアクセスすることを更に含む、条項２２～２７のいずれかに記載の方法。
２９． ホストパフォーマンスブースタが有効になっているかどうかを判定することを更に含む、条項２２～２８のいずれかに記載の方法。
１．
外部キャッシュメモリを有するユニバーサルフラッシュストレージ（ＵＦＳ）メモリに結合するように構成されたメモリバスインタフェースであって、外部キャッシュメモリが、ＵＦＳメモリのローカル論理－物理（Ｌ２Ｐ）マッピングテーブルを備える、メモリバスインタフェースと、
ＵＦＳメモリのローカルＬ２Ｐマッピングテーブルを備えるローカルキャッシュメモリと、
メモリバスインタフェース及びローカルキャッシュメモリに結合された制御回路であって、
ローカルキャッシュメモリ内のローカルＬ２Ｐマッピングテーブルのアクティブ部分のアクティブサイズを決定し、
アクティブ部分のアクティブサイズをしきい値と比較する、
ように構成されている、制御回路と、
を備える、システムオンチップ（ＳｏＣ）。
２． アクティブサイズを決定するように構成された制御回路が、ローカルキャッシュメモリ内のローカルＬ２Ｐマッピングテーブルの非アクティブ部分の非アクティブサイズを決定することによってアクティブサイズを決定するように構成されている、条項１に記載のＳｏＣ。
３． しきい値が、ローカルキャッシュメモリ内のローカルＬ２Ｐマッピングテーブルの非アクティブ部分の非アクティブサイズを含む、条項１又は２に記載のＳｏＣ。
４． 制御回路が、アクティブサイズがしきい値を満たさないとき、
ローカルキャッシュメモリ内のローカルＬ２Ｐマッピングテーブルを参照せずに、外部キャッシュメモリに読み取りコマンドを送信することによって、読み取りの呼出しを実行するように更に構成されている、条項１～３に記載のＳｏＣ。
５． 制御回路が、読み取りコマンドに対して、外部キャッシュメモリ内の部分Ｌ２ＰマッピングテーブルからＬ２Ｐマップエントリを取り出すように更に構成されている、条項４に記載のＳｏＣ。
６． 制御回路が、読み取りコマンドに対して、部分Ｌ２Ｐマッピングテーブルが読み取りコマンド内の論理アドレスに対するエントリを有さないとき、ＵＦＳメモリ内のＮＡＮＤメモリ要素に直接呼出しを発行するように更に構成されている、条項４又は５に記載のＳｏＣ。
７． 制御回路が、アクティブサイズがしきい値を超えるとき、ローカルキャッシュメモリ内のローカルＬ２Ｐマッピングテーブル内のアドレスにアクセスするように更に構成されている、条項１～６のいずれかに記載のＳｏＣ。
８． 制御回路が、ローカルキャッシュメモリ内のローカルＬ２Ｐマッピングテーブルを、ＵＦＳメモリ内のアドレステーブルに同期させるように更に構成されている、条項１～７のいずれかに記載のＳｏＣ。
９． 制御回路が、ホストパフォーマンスブーストが有効になっているかどうかを判定するように更に構成されている、条項１～８のいずれかに記載のＳｏＣ。
１０． アクティブサイズを決定するように構成された制御回路が、ローカルＬ２Ｐマッピングテーブルと部分Ｌ２Ｐマッピングテーブルとの間で、いくつのエントリが同一であるかに基づいて決定する、条項１～９のいずれかに記載のＳｏＣ。
１１． ローカルキャッシュメモリが、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）を含む、条項１～１０のいずれかに記載のＳｏＣ。
１２．
外部キャッシュメモリを有するユニバーサルフラッシュストレージ（ＵＦＳ）メモリに結合するように構成されたメモリバスインタフェースであって、外部キャッシュメモリが、ＵＦＳメモリの部分論理－物理（Ｌ２Ｐ）マッピングテーブルを備える、メモリバスインタフェースと、
ＵＦＳメモリのローカルＬ２Ｐマッピングテーブルを備えるローカルキャッシュメモリと、
メモリバスインタフェース及びローカルキャッシュメモリに結合された制御回路であって、
ローカルキャッシュメモリ内のローカルＬ２Ｐマッピングテーブルの非アクティブ部分の非アクティブサイズを決定し、
非アクティブ部分の非アクティブサイズをしきい値と比較する、
ように構成されている、制御回路と、
を備える、システムオンチップ（ＳｏＣ）。
１３． 非アクティブサイズを決定するように構成された制御回路が、ローカルキャッシュメモリ内のローカルＬ２Ｐマッピングテーブルのアクティブ部分のアクティブサイズを決定することによって非アクティブサイズを決定するように構成されている、条項１２に記載のＳｏＣ。
１４． しきい値が、ローカルキャッシュメモリ内のローカルＬ２Ｐマッピングテーブルのアクティブ部分のアクティブサイズを含む、条項１２又は１３に記載のＳｏＣ。
１５． 制御回路が、非アクティブサイズがしきい値を満たさないとき、
ローカルキャッシュメモリ内のローカルＬ２Ｐマッピングテーブルを参照せずに、外部キャッシュメモリに読み取りコマンドを送信することによって、読み取りの呼出しを実行するように更に構成されている、条項１２～１４のいずれかに記載のＳｏＣ。
１６． 制御回路が、読み取りコマンドに対して、外部キャッシュメモリ内の部分Ｌ２ＰマッピングテーブルからＬ２Ｐマップエントリを取り出すように更に構成されている、条項１５に記載のＳｏＣ。
１７． 制御回路が、読み取りコマンドに対して、部分Ｌ２Ｐマッピングテーブルが読み取りコマンド内の論理アドレスに対するエントリを有さないとき、ＵＦＳメモリ内のＮＡＮＤメモリ要素に直接呼出しを発行するように更に構成されている、条項１５に記載のＳｏＣ。
１８． 制御回路が、非アクティブサイズがしきい値を超えるとき、ローカルキャッシュメモリ内のローカルＬ２Ｐマッピングテーブル内のアドレスにアクセスするように更に構成されている、条項１２～１７のいずれかに記載のＳｏＣ。
１９． 制御回路が、ローカルキャッシュメモリ内のローカルＬ２Ｐマッピングテーブルを、ＵＦＳメモリ内のアドレステーブルに同期させるように更に構成されている、条項１２～１８のいずれかに記載のＳｏＣ。
２０． 制御回路が、ホストパフォーマンスブースタが有効になっているかどうかを判定するように更に構成されている、条項１２～１９のいずれかに記載のＳｏＣ。
２１． 非アクティブサイズを決定するように構成された制御回路が、部分Ｌ２Ｐマッピングテーブル内のいくつのエントリがローカルＬ２Ｐマッピングテーブル内で見つからないかに基づいて決定する、条項１２～２０のいずれかに記載のＳｏＣ。
２２． ホストからメモリにアクセスする方法であって、
リモートメモリデバイス内の外部キャッシュメモリ内の部分論理－物理（Ｌ２Ｐ）マッピングテーブルに対する、ホストに関連付けられたローカルキャッシュメモリ内のローカルＬ２Ｐマッピングテーブルのアクティブ部分のアクティブサイズを決定することと、
アクティブ部分のアクティブサイズをしきい値と比較することと、
を含む、方法。
２３． アクティブサイズを決定することが、ローカルキャッシュメモリ内のローカルＬ２Ｐマッピングテーブルの非アクティブ部分の非アクティブサイズを決定することを含む、条項２２に記載の方法。
２４． アクティブサイズを比較することが、アクティブサイズを、ローカルキャッシュメモリ内のローカルＬ２Ｐマッピングテーブルの非アクティブ部分の非アクティブサイズと比較することを含む、条項２２又は２３に記載の方法。
２５． アクティブサイズがしきい値を満たさないとき、
ローカルキャッシュメモリ内のローカルＬ２Ｐマッピングテーブルを参照せずに、外部キャッシュメモリに読み取りコマンドを送信することによって、読み取りの呼出しを実行することを更に含む、条項２２～２４のいずれかに記載の方法。
２６． 読み取りコマンドに対して、外部キャッシュメモリ内の部分Ｌ２ＰマッピングテーブルからＬ２Ｐマップエントリを取り出すことを更に含む、条項２５に記載の方法。
２７． 読み取りコマンドに対して、部分Ｌ２Ｐマッピングテーブルが読み取りコマンド内の論理アドレスに対するエントリを有さないとき、ＵＦＳメモリ内のＮＡＮＤメモリ要素に直接呼出しを発行することを更に含む、条項２５又は２６に記載の方法。
２８． アクティブサイズがしきい値を超えるとき、ローカルキャッシュメモリ内のローカルＬ２Ｐマッピングテーブル内のアドレスにアクセスすることを更に含む、条項２２～２７のいずれかに記載の方法。
２９． ホストパフォーマンスブースタが有効になっているかどうかを判定することを更に含む、条項２２～２８のいずれかに記載の方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【手続補正書】
【提出日】2024-04-23
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
外部キャッシュメモリを有するユニバーサルフラッシュストレージ（ＵＦＳ）メモリに結合するように構成されたメモリバスインタフェースであって、前記外部キャッシュメモリが、前記ＵＦＳメモリの部分論理－物理（Ｌ２Ｐ）マッピングテーブルを備える、メモリバスインタフェースと、前記ＵＦＳメモリのローカルＬ２Ｐマッピングテーブルを備えるローカルキャッシュメモリと、
前記メモリバスインタフェース及び前記ローカルキャッシュメモリに結合された制御回路であって、
前記ローカルキャッシュメモリ内の前記ローカルＬ２Ｐマッピングテーブルのアクティブ部分のアクティブサイズを決定し、
前記アクティブ部分の前記アクティブサイズをしきい値と比較する、
ように構成されている、制御回路と、
を備える、システムオンチップ（ＳｏＣ）。
【請求項2】
前記アクティブサイズを決定するように構成された前記制御回路が、前記ローカルキャッシュメモリ内の前記ローカルＬ２Ｐマッピングテーブルの非アクティブ部分の非アクティブサイズを決定することによって前記アクティブサイズを決定するように構成されている、請求項１に記載のＳｏＣ。
【請求項3】
前記しきい値が、前記ローカルキャッシュメモリ内の前記ローカルＬ２Ｐマッピングテーブルの非アクティブ部分の非アクティブサイズを含む、請求項１に記載のＳｏＣ。
【請求項4】
前記制御回路が、前記アクティブサイズが前記しきい値を満たさないとき、前記ローカルキャッシュメモリ内の前記ローカルＬ２Ｐマッピングテーブルを参照せずに、前記外部キャッシュメモリに読み取りコマンドを送信することによって、読み取りの呼出しを実行するように更に構成されている、請求項１に記載のＳｏＣ。
【請求項5】
前記制御回路が、前記読み取りコマンドに対して、前記外部キャッシュメモリ内の前記部分Ｌ２ＰマッピングテーブルからＬ２Ｐマップエントリを取り出すように更に構成されている、請求項４に記載のＳｏＣ。
【請求項6】
前記制御回路が、前記読み取りコマンドに対して、前記部分Ｌ２Ｐマッピングテーブルが前記読み取りコマンド内の論理アドレスに対するエントリを有さないとき、前記ＵＦＳメモリ内のＮＡＮＤメモリ要素に直接呼出しを発行するように更に構成されている、請求項４に記載のＳｏＣ。
【請求項7】
前記制御回路が、前記アクティブサイズが前記しきい値を超えるとき、前記ローカルキャッシュメモリ内の前記ローカルＬ２Ｐマッピングテーブル内のアドレスにアクセスするように更に構成されている、請求項１に記載のＳｏＣ。
【請求項8】
前記制御回路が、前記ローカルキャッシュメモリ内の前記ローカルＬ２Ｐマッピングテーブルを、前記ＵＦＳメモリ内のアドレステーブルに同期させるように更に構成されている、請求項１に記載のＳｏＣ。
【請求項9】
前記制御回路が、ホストパフォーマンスブーストが有効になっているかどうかを判定するように更に構成されている、請求項１に記載のＳｏＣ。
【請求項10】
前記アクティブサイズを決定するように構成された前記制御回路が、前記ローカルＬ２Ｐマッピングテーブルと前記部分Ｌ２Ｐマッピングテーブルとの間で、いくつのエントリが同一であるかに基づいて決定する、請求項１に記載のＳｏＣ。
【請求項11】
前記ローカルキャッシュメモリが、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）を含む、請求項１に記載のＳｏＣ。
【請求項12】
外部キャッシュメモリを有するユニバーサルフラッシュストレージ（ＵＦＳ）メモリに結合するように構成されたメモリバスインタフェースであって、前記外部キャッシュメモリが、前記ＵＦＳメモリの部分論理－物理（Ｌ２Ｐ）マッピングテーブルを備える、メモリバスインタフェースと、前記ＵＦＳメモリのローカルＬ２Ｐマッピングテーブルを備えるローカルキャッシュメモリと、
前記メモリバスインタフェース及び前記ローカルキャッシュメモリに結合された制御回路であって、
前記ローカルキャッシュメモリ内の前記ローカルＬ２Ｐマッピングテーブルの非アクティブ部分の非アクティブサイズを決定し、
前記非アクティブ部分の前記非アクティブサイズをしきい値と比較する、
ように構成されている、制御回路と、
を備える、システムオンチップ（ＳｏＣ）。
【請求項13】
前記非アクティブサイズを決定するように構成された前記制御回路が、前記ローカルキャッシュメモリ内の前記ローカルＬ２Ｐマッピングテーブルのアクティブ部分のアクティブサイズを決定することによって前記非アクティブサイズを決定するように構成されている、請求項１２に記載のＳｏＣ。
【請求項14】
前記しきい値が、前記ローカルキャッシュメモリ内の前記ローカルＬ２Ｐマッピングテーブルのアクティブ部分のアクティブサイズを含む、請求項１２に記載のＳｏＣ。
【請求項15】
前記制御回路が、前記非アクティブサイズが前記しきい値を満たさないとき、前記ローカルキャッシュメモリ内の前記ローカルＬ２Ｐマッピングテーブルを参照せずに、前記外部キャッシュメモリに読み取りコマンドを送信することによって、読み取りの呼出しを実行するように更に構成されている、請求項１２に記載のＳｏＣ。
【請求項16】
前記制御回路が、前記読み取りコマンドに対して、前記外部キャッシュメモリ内の前記部分Ｌ２ＰマッピングテーブルからＬ２Ｐマップエントリを取り出すように更に構成されている、請求項１５に記載のＳｏＣ。
【請求項17】
前記制御回路が、前記読み取りコマンドに対して、前記部分Ｌ２Ｐマッピングテーブルが前記読み取りコマンド内の論理アドレス対するエントリを有さないとき、前記ＵＦＳメモリ内のＮＡＮＤメモリ要素に直接呼出しを発行するように更に構成されている、請求項１５に記載のＳｏＣ。
【請求項18】
前記制御回路が、前記非アクティブサイズが前記しきい値を超えるとき、前記ローカルキャッシュメモリ内の前記ローカルＬ２Ｐマッピングテーブル内のアドレスにアクセスするように更に構成されている、請求項１２に記載のＳｏＣ。
【請求項19】
前記制御回路が、前記ローカルキャッシュメモリ内の前記ローカルＬ２Ｐマッピングテーブルを、前記ＵＦＳメモリ内のアドレステーブルに同期させるように更に構成されている、請求項１２に記載のＳｏＣ。
【請求項20】
前記制御回路が、ホストパフォーマンスブースタが有効になっているかどうかを判定するように更に構成されている、請求項１２に記載のＳｏＣ。
【請求項21】
前記非アクティブサイズを決定するように構成された前記制御回路が、前記部分Ｌ２Ｐマッピングテーブル内のいくつのエントリが前記ローカルＬ２Ｐマッピングテーブル内で見つからないかに基づいて決定する、請求項１２に記載のＳｏＣ。
【請求項22】
ホストからメモリにアクセスする方法であって、リモートメモリデバイス内の外部キャッシュメモリ内の部分論理－物理（Ｌ２Ｐ）マッピングテーブルに対する、ホストに関連付けられたローカルキャッシュメモリ内のローカルＬ２Ｐマッピングテーブルのアクティブ部分のアクティブサイズを決定することと、
前記アクティブ部分の前記アクティブサイズをしきい値と比較することと、
を含む、方法。
【請求項23】
前記アクティブサイズを決定することが、前記ローカルキャッシュメモリ内の前記ローカルＬ２Ｐマッピングテーブルの非アクティブ部分の非アクティブサイズを決定することを含む、請求項２２に記載の方法。
【請求項24】
前記アクティブサイズを比較することが、前記アクティブサイズを、前記ローカルキャッシュメモリ内の前記ローカルＬ２Ｐマッピングテーブルの非アクティブ部分の非アクティブサイズと比較することを含む、請求項２１に記載の方法。
【請求項25】
前記アクティブサイズが前記しきい値を満たさないとき、前記ローカルキャッシュメモリ内の前記ローカルＬ２Ｐマッピングテーブルを参照せずに、前記外部キャッシュメモリに読み取りコマンドを送信することによって、読み取りの呼出しを実行することを更に含む、請求項２２に記載の方法。
【請求項26】
前記読み取りコマンドに対して、前記外部キャッシュメモリ内の前記部分Ｌ２ＰマッピングテーブルからＬ２Ｐマップエントリを取り出すことを更に含む、請求項２５に記載の方法。
【請求項27】
前記読み取りコマンドに対して、前記部分Ｌ２Ｐマッピングテーブルが前記読み取りコマンド内の論理アドレスに対するエントリを有さないとき、前記ＵＦＳメモリ内のＮＡＮＤメモリ要素に直接呼出しを発行することを更に含む、請求項２５に記載の方法。
【請求項28】
前記アクティブサイズが前記しきい値を超えるとき、前記ローカルキャッシュメモリ内の前記ローカルＬ２Ｐマッピングテーブル内のアドレスにアクセスすることを更に含む、請求項２２に記載の方法。
【請求項29】
ホストパフォーマンスブースタが有効になっているかどうかを判定することを更に含む、請求項２２に記載の方法。
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】００４３
【補正方法】変更
【補正の内容】
【0043】
[0049] 以下の番号付きの条項において、実装例について説明する。
１．
外部キャッシュメモリを有するユニバーサルフラッシュストレージ（ＵＦＳ）メモリに結合するように構成されたメモリバスインタフェースであって、外部キャッシュメモリが、ＵＦＳメモリのローカル論理－物理（Ｌ２Ｐ）マッピングテーブルを備える、メモリバスインタフェースと、
ＵＦＳメモリのローカルＬ２Ｐマッピングテーブルを備えるローカルキャッシュメモリと、
メモリバスインタフェース及びローカルキャッシュメモリに結合された制御回路であって、
ローカルキャッシュメモリ内のローカルＬ２Ｐマッピングテーブルのアクティブ部分のアクティブサイズを決定し、
アクティブ部分のアクティブサイズをしきい値と比較する、
ように構成されている、制御回路と、
を備える、システムオンチップ（ＳｏＣ）。
２． アクティブサイズを決定するように構成された制御回路が、ローカルキャッシュメモリ内のローカルＬ２Ｐマッピングテーブルの非アクティブ部分の非アクティブサイズを決定することによってアクティブサイズを決定するように構成されている、条項１に記載のＳｏＣ。
３． しきい値が、ローカルキャッシュメモリ内のローカルＬ２Ｐマッピングテーブルの非アクティブ部分の非アクティブサイズを含む、条項１又は２に記載のＳｏＣ。
４． 制御回路が、アクティブサイズがしきい値を満たさないとき、
ローカルキャッシュメモリ内のローカルＬ２Ｐマッピングテーブルを参照せずに、外部キャッシュメモリに読み取りコマンドを送信することによって、読み取りの呼出しを実行するように更に構成されている、条項１～３に記載のＳｏＣ。
５． 制御回路が、読み取りコマンドに対して、外部キャッシュメモリ内の部分Ｌ２ＰマッピングテーブルからＬ２Ｐマップエントリを取り出すように更に構成されている、条項４に記載のＳｏＣ。
６． 制御回路が、読み取りコマンドに対して、部分Ｌ２Ｐマッピングテーブルが読み取りコマンド内の論理アドレスに対するエントリを有さないとき、ＵＦＳメモリ内のＮＡＮＤメモリ要素に直接呼出しを発行するように更に構成されている、条項４又は５に記載のＳｏＣ。
７． 制御回路が、アクティブサイズがしきい値を超えるとき、ローカルキャッシュメモリ内のローカルＬ２Ｐマッピングテーブル内のアドレスにアクセスするように更に構成されている、条項１～６のいずれかに記載のＳｏＣ。
８． 制御回路が、ローカルキャッシュメモリ内のローカルＬ２Ｐマッピングテーブルを、ＵＦＳメモリ内のアドレステーブルに同期させるように更に構成されている、条項１～７のいずれかに記載のＳｏＣ。
９． 制御回路が、ホストパフォーマンスブーストが有効になっているかどうかを判定するように更に構成されている、条項１～８のいずれかに記載のＳｏＣ。
１０． アクティブサイズを決定するように構成された制御回路が、ローカルＬ２Ｐマッピングテーブルと部分Ｌ２Ｐマッピングテーブルとの間で、いくつのエントリが同一であるかに基づいて決定する、条項１～９のいずれかに記載のＳｏＣ。
１１． ローカルキャッシュメモリが、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）を含む、条項１～１０のいずれかに記載のＳｏＣ。
１２．
外部キャッシュメモリを有するユニバーサルフラッシュストレージ（ＵＦＳ）メモリに結合するように構成されたメモリバスインタフェースであって、外部キャッシュメモリが、ＵＦＳメモリの部分論理－物理（Ｌ２Ｐ）マッピングテーブルを備える、メモリバスインタフェースと、
ＵＦＳメモリのローカルＬ２Ｐマッピングテーブルを備えるローカルキャッシュメモリと、
メモリバスインタフェース及びローカルキャッシュメモリに結合された制御回路であって、
ローカルキャッシュメモリ内のローカルＬ２Ｐマッピングテーブルの非アクティブ部分の非アクティブサイズを決定し、
非アクティブ部分の非アクティブサイズをしきい値と比較する、
ように構成されている、制御回路と、
を備える、システムオンチップ（ＳｏＣ）。
１３． 非アクティブサイズを決定するように構成された制御回路が、ローカルキャッシュメモリ内のローカルＬ２Ｐマッピングテーブルのアクティブ部分のアクティブサイズを決定することによって非アクティブサイズを決定するように構成されている、条項１２に記載のＳｏＣ。
１４． しきい値が、ローカルキャッシュメモリ内のローカルＬ２Ｐマッピングテーブルのアクティブ部分のアクティブサイズを含む、条項１２又は１３に記載のＳｏＣ。
１５． 制御回路が、非アクティブサイズがしきい値を満たさないとき、
ローカルキャッシュメモリ内のローカルＬ２Ｐマッピングテーブルを参照せずに、外部キャッシュメモリに読み取りコマンドを送信することによって、読み取りの呼出しを実行するように更に構成されている、条項１２～１４のいずれかに記載のＳｏＣ。
１６． 制御回路が、読み取りコマンドに対して、外部キャッシュメモリ内の部分Ｌ２ＰマッピングテーブルからＬ２Ｐマップエントリを取り出すように更に構成されている、条項１５に記載のＳｏＣ。
１７． 制御回路が、読み取りコマンドに対して、部分Ｌ２Ｐマッピングテーブルが読み取りコマンド内の論理アドレスに対するエントリを有さないとき、ＵＦＳメモリ内のＮＡＮＤメモリ要素に直接呼出しを発行するように更に構成されている、条項１５に記載のＳｏＣ。
１８． 制御回路が、非アクティブサイズがしきい値を超えるとき、ローカルキャッシュメモリ内のローカルＬ２Ｐマッピングテーブル内のアドレスにアクセスするように更に構成されている、条項１２～１７のいずれかに記載のＳｏＣ。
１９． 制御回路が、ローカルキャッシュメモリ内のローカルＬ２Ｐマッピングテーブルを、ＵＦＳメモリ内のアドレステーブルに同期させるように更に構成されている、条項１２～１８のいずれかに記載のＳｏＣ。
２０． 制御回路が、ホストパフォーマンスブースタが有効になっているかどうかを判定するように更に構成されている、条項１２～１９のいずれかに記載のＳｏＣ。
２１． 非アクティブサイズを決定するように構成された制御回路が、部分Ｌ２Ｐマッピングテーブル内のいくつのエントリがローカルＬ２Ｐマッピングテーブル内で見つからないかに基づいて決定する、条項１２～２０のいずれかに記載のＳｏＣ。
２２． ホストからメモリにアクセスする方法であって、
リモートメモリデバイス内の外部キャッシュメモリ内の部分論理－物理（Ｌ２Ｐ）マッピングテーブルに対する、ホストに関連付けられたローカルキャッシュメモリ内のローカルＬ２Ｐマッピングテーブルのアクティブ部分のアクティブサイズを決定することと、
アクティブ部分のアクティブサイズをしきい値と比較することと、
を含む、方法。
２３． アクティブサイズを決定することが、ローカルキャッシュメモリ内のローカルＬ２Ｐマッピングテーブルの非アクティブ部分の非アクティブサイズを決定することを含む、条項２２に記載の方法。
２４． アクティブサイズを比較することが、アクティブサイズを、ローカルキャッシュメモリ内のローカルＬ２Ｐマッピングテーブルの非アクティブ部分の非アクティブサイズと比較することを含む、条項２２又は２３に記載の方法。
２５． アクティブサイズがしきい値を満たさないとき、
ローカルキャッシュメモリ内のローカルＬ２Ｐマッピングテーブルを参照せずに、外部キャッシュメモリに読み取りコマンドを送信することによって、読み取りの呼出しを実行することを更に含む、条項２２～２４のいずれかに記載の方法。
２６． 読み取りコマンドに対して、外部キャッシュメモリ内の部分Ｌ２ＰマッピングテーブルからＬ２Ｐマップエントリを取り出すことを更に含む、条項２５に記載の方法。
２７． 読み取りコマンドに対して、部分Ｌ２Ｐマッピングテーブルが読み取りコマンド内の論理アドレスに対するエントリを有さないとき、ＵＦＳメモリ内のＮＡＮＤメモリ要素に直接呼出しを発行することを更に含む、条項２５又は２６に記載の方法。
２８． アクティブサイズがしきい値を超えるとき、ローカルキャッシュメモリ内のローカルＬ２Ｐマッピングテーブル内のアドレスにアクセスすることを更に含む、条項２２～２７のいずれかに記載の方法。
２９． ホストパフォーマンスブースタが有効になっているかどうかを判定することを更に含む、条項２２～２８のいずれかに記載の方法。
以下に本願の出願当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
外部キャッシュメモリを有するユニバーサルフラッシュストレージ（ＵＦＳ）メモリに結合するように構成されたメモリバスインタフェースであって、前記外部キャッシュメモリが、前記ＵＦＳメモリの部分論理－物理（Ｌ２Ｐ）マッピングテーブルを備える、メモリバスインタフェースと、
前記ＵＦＳメモリのローカルＬ２Ｐマッピングテーブルを備えるローカルキャッシュメモリと、
前記メモリバスインタフェース及び前記ローカルキャッシュメモリに結合された制御回路であって、
前記ローカルキャッシュメモリ内の前記ローカルＬ２Ｐマッピングテーブルのアクティブ部分のアクティブサイズを決定し、
前記アクティブ部分の前記アクティブサイズをしきい値と比較する、
ように構成されている、制御回路と、
を備える、システムオンチップ（ＳｏＣ）。
［Ｃ２］
前記アクティブサイズを決定するように構成された前記制御回路が、前記ローカルキャッシュメモリ内の前記ローカルＬ２Ｐマッピングテーブルの非アクティブ部分の非アクティブサイズを決定することによって前記アクティブサイズを決定するように構成されている、Ｃ１に記載のＳｏＣ。
［Ｃ３］
前記しきい値が、前記ローカルキャッシュメモリ内の前記ローカルＬ２Ｐマッピングテーブルの非アクティブ部分の非アクティブサイズを含む、Ｃ１に記載のＳｏＣ。
［Ｃ４］
前記制御回路が、前記アクティブサイズが前記しきい値を満たさないとき、
前記ローカルキャッシュメモリ内の前記ローカルＬ２Ｐマッピングテーブルを参照せずに、前記外部キャッシュメモリに読み取りコマンドを送信することによって、読み取りの呼出しを実行するように更に構成されている、Ｃ１に記載のＳｏＣ。
［Ｃ５］
前記制御回路が、前記読み取りコマンドに対して、前記外部キャッシュメモリ内の前記部分Ｌ２ＰマッピングテーブルからＬ２Ｐマップエントリを取り出すように更に構成されている、Ｃ４に記載のＳｏＣ。
［Ｃ６］
前記制御回路が、前記読み取りコマンドに対して、前記部分Ｌ２Ｐマッピングテーブルが前記読み取りコマンド内の論理アドレスに対するエントリを有さないとき、前記ＵＦＳメモリ内のＮＡＮＤメモリ要素に直接呼出しを発行するように更に構成されている、Ｃ４に記載のＳｏＣ。
［Ｃ７］
前記制御回路が、前記アクティブサイズが前記しきい値を超えるとき、前記ローカルキャッシュメモリ内の前記ローカルＬ２Ｐマッピングテーブル内のアドレスにアクセスするように更に構成されている、Ｃ１に記載のＳｏＣ。
［Ｃ８］
前記制御回路が、前記ローカルキャッシュメモリ内の前記ローカルＬ２Ｐマッピングテーブルを、前記ＵＦＳメモリ内のアドレステーブルに同期させるように更に構成されている、Ｃ１に記載のＳｏＣ。
［Ｃ９］
前記制御回路が、ホストパフォーマンスブーストが有効になっているかどうかを判定するように更に構成されている、Ｃ１に記載のＳｏＣ。
［Ｃ１０］
前記アクティブサイズを決定するように構成された前記制御回路が、前記ローカルＬ２Ｐマッピングテーブルと前記部分Ｌ２Ｐマッピングテーブルとの間で、いくつのエントリが同一であるかに基づいて決定する、Ｃ１に記載のＳｏＣ。
［Ｃ１１］
前記ローカルキャッシュメモリが、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）を含む、Ｃ１に記載のＳｏＣ。
［Ｃ１２］
外部キャッシュメモリを有するユニバーサルフラッシュストレージ（ＵＦＳ）メモリに結合するように構成されたメモリバスインタフェースであって、前記外部キャッシュメモリが、前記ＵＦＳメモリの部分論理－物理（Ｌ２Ｐ）マッピングテーブルを備える、メモリバスインタフェースと、
前記ＵＦＳメモリのローカルＬ２Ｐマッピングテーブルを備えるローカルキャッシュメモリと、
前記メモリバスインタフェース及び前記ローカルキャッシュメモリに結合された制御回路であって、
前記ローカルキャッシュメモリ内の前記ローカルＬ２Ｐマッピングテーブルの非アクティブ部分の非アクティブサイズを決定し、
前記非アクティブ部分の前記非アクティブサイズをしきい値と比較する、
ように構成されている、制御回路と、
を備える、システムオンチップ（ＳｏＣ）。
［Ｃ１３］
前記非アクティブサイズを決定するように構成された前記制御回路が、前記ローカルキャッシュメモリ内の前記ローカルＬ２Ｐマッピングテーブルのアクティブ部分のアクティブサイズを決定することによって前記非アクティブサイズを決定するように構成されている、Ｃ１２に記載のＳｏＣ。
［Ｃ１４］
前記しきい値が、前記ローカルキャッシュメモリ内の前記ローカルＬ２Ｐマッピングテーブルのアクティブ部分のアクティブサイズを含む、Ｃ１２に記載のＳｏＣ。
［Ｃ１５］
前記制御回路が、前記非アクティブサイズが前記しきい値を満たさないとき、
前記ローカルキャッシュメモリ内の前記ローカルＬ２Ｐマッピングテーブルを参照せずに、前記外部キャッシュメモリに読み取りコマンドを送信することによって、読み取りの呼出しを実行するように更に構成されている、Ｃ１２に記載のＳｏＣ。
［Ｃ１６］
前記制御回路が、前記読み取りコマンドに対して、前記外部キャッシュメモリ内の前記部分Ｌ２ＰマッピングテーブルからＬ２Ｐマップエントリを取り出すように更に構成されている、Ｃ１５に記載のＳｏＣ。
［Ｃ１７］
前記制御回路が、前記読み取りコマンドに対して、前記部分Ｌ２Ｐマッピングテーブルが前記読み取りコマンド内の論理アドレスに対するエントリを有さないとき、前記ＵＦＳメモリ内のＮＡＮＤメモリ要素に直接呼出しを発行するように更に構成されている、Ｃ１５に記載のＳｏＣ。
［Ｃ１８］
前記制御回路が、前記非アクティブサイズが前記しきい値を超えるとき、前記ローカルキャッシュメモリ内の前記ローカルＬ２Ｐマッピングテーブル内のアドレスにアクセスするように更に構成されている、Ｃ１２に記載のＳｏＣ。
［Ｃ１９］
前記制御回路が、前記ローカルキャッシュメモリ内の前記ローカルＬ２Ｐマッピングテーブルを、前記ＵＦＳメモリ内のアドレステーブルに同期させるように更に構成されている、Ｃ１２に記載のＳｏＣ。
［Ｃ２０］
前記制御回路が、ホストパフォーマンスブースタが有効になっているかどうかを判定するように更に構成されている、Ｃ１２に記載のＳｏＣ。
［Ｃ２１］
前記非アクティブサイズを決定するように構成された前記制御回路が、前記部分Ｌ２Ｐマッピングテーブル内のいくつのエントリが前記ローカルＬ２Ｐマッピングテーブル内で見つからないかに基づいて決定する、Ｃ１２に記載のＳｏＣ。
［Ｃ２２］
ホストからメモリにアクセスする方法であって、
リモートメモリデバイス内の外部キャッシュメモリ内の部分論理－物理（Ｌ２Ｐ）マッピングテーブルに対する、ホストに関連付けられたローカルキャッシュメモリ内のローカルＬ２Ｐマッピングテーブルのアクティブ部分のアクティブサイズを決定することと、
前記アクティブ部分の前記アクティブサイズをしきい値と比較することと、
を含む、方法。
［Ｃ２３］
前記アクティブサイズを決定することが、前記ローカルキャッシュメモリ内の前記ローカルＬ２Ｐマッピングテーブルの非アクティブ部分の非アクティブサイズを決定することを含む、Ｃ２２に記載の方法。
［Ｃ２４］
前記アクティブサイズを比較することが、前記アクティブサイズを、前記ローカルキャッシュメモリ内の前記ローカルＬ２Ｐマッピングテーブルの非アクティブ部分の非アクティブサイズと比較することを含む、Ｃ２２に記載の方法。
［Ｃ２５］
前記アクティブサイズが前記しきい値を満たさないとき、
前記ローカルキャッシュメモリ内の前記ローカルＬ２Ｐマッピングテーブルを参照せずに、前記外部キャッシュメモリに読み取りコマンドを送信することによって、読み取りの呼出しを実行することを更に含む、Ｃ２２に記載の方法。
［Ｃ２６］
前記読み取りコマンドに対して、前記外部キャッシュメモリ内の前記部分Ｌ２ＰマッピングテーブルからＬ２Ｐマップエントリを取り出すことを更に含む、Ｃ２５に記載の方法。
［Ｃ２７］
前記読み取りコマンドに対して、前記部分Ｌ２Ｐマッピングテーブルが前記読み取りコマンド内の論理アドレスに対するエントリを有さないとき、前記ＵＦＳメモリ内のＮＡＮＤメモリ要素に直接呼出しを発行することを更に含む、Ｃ２５に記載の方法。
［Ｃ２８］
前記アクティブサイズが前記しきい値を超えるとき、前記ローカルキャッシュメモリ内の前記ローカルＬ２Ｐマッピングテーブル内のアドレスにアクセスすることを更に含む、Ｃ２２に記載の方法。
［Ｃ２９］
ホストパフォーマンスブースタが有効になっているかどうかを判定することを更に含む、Ｃ２２に記載の方法。
１．
外部キャッシュメモリを有するユニバーサルフラッシュストレージ（ＵＦＳ）メモリに結合するように構成されたメモリバスインタフェースであって、外部キャッシュメモリが、ＵＦＳメモリのローカル論理－物理（Ｌ２Ｐ）マッピングテーブルを備える、メモリバスインタフェースと、
ＵＦＳメモリのローカルＬ２Ｐマッピングテーブルを備えるローカルキャッシュメモリと、
メモリバスインタフェース及びローカルキャッシュメモリに結合された制御回路であって、
ローカルキャッシュメモリ内のローカルＬ２Ｐマッピングテーブルのアクティブ部分のアクティブサイズを決定し、
アクティブ部分のアクティブサイズをしきい値と比較する、
ように構成されている、制御回路と、
を備える、システムオンチップ（ＳｏＣ）。
２． アクティブサイズを決定するように構成された制御回路が、ローカルキャッシュメモリ内のローカルＬ２Ｐマッピングテーブルの非アクティブ部分の非アクティブサイズを決定することによってアクティブサイズを決定するように構成されている、条項１に記載のＳｏＣ。
３． しきい値が、ローカルキャッシュメモリ内のローカルＬ２Ｐマッピングテーブルの非アクティブ部分の非アクティブサイズを含む、条項１又は２に記載のＳｏＣ。
４． 制御回路が、アクティブサイズがしきい値を満たさないとき、
ローカルキャッシュメモリ内のローカルＬ２Ｐマッピングテーブルを参照せずに、外部キャッシュメモリに読み取りコマンドを送信することによって、読み取りの呼出しを実行するように更に構成されている、条項１～３に記載のＳｏＣ。
５． 制御回路が、読み取りコマンドに対して、外部キャッシュメモリ内の部分Ｌ２ＰマッピングテーブルからＬ２Ｐマップエントリを取り出すように更に構成されている、条項４に記載のＳｏＣ。
６． 制御回路が、読み取りコマンドに対して、部分Ｌ２Ｐマッピングテーブルが読み取りコマンド内の論理アドレスに対するエントリを有さないとき、ＵＦＳメモリ内のＮＡＮＤメモリ要素に直接呼出しを発行するように更に構成されている、条項４又は５に記載のＳｏＣ。
７． 制御回路が、アクティブサイズがしきい値を超えるとき、ローカルキャッシュメモリ内のローカルＬ２Ｐマッピングテーブル内のアドレスにアクセスするように更に構成されている、条項１～６のいずれかに記載のＳｏＣ。
８． 制御回路が、ローカルキャッシュメモリ内のローカルＬ２Ｐマッピングテーブルを、ＵＦＳメモリ内のアドレステーブルに同期させるように更に構成されている、条項１～７のいずれかに記載のＳｏＣ。
９． 制御回路が、ホストパフォーマンスブーストが有効になっているかどうかを判定するように更に構成されている、条項１～８のいずれかに記載のＳｏＣ。
１０． アクティブサイズを決定するように構成された制御回路が、ローカルＬ２Ｐマッピングテーブルと部分Ｌ２Ｐマッピングテーブルとの間で、いくつのエントリが同一であるかに基づいて決定する、条項１～９のいずれかに記載のＳｏＣ。
１１． ローカルキャッシュメモリが、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）を含む、条項１～１０のいずれかに記載のＳｏＣ。
１２．
外部キャッシュメモリを有するユニバーサルフラッシュストレージ（ＵＦＳ）メモリに結合するように構成されたメモリバスインタフェースであって、外部キャッシュメモリが、ＵＦＳメモリの部分論理－物理（Ｌ２Ｐ）マッピングテーブルを備える、メモリバスインタフェースと、
ＵＦＳメモリのローカルＬ２Ｐマッピングテーブルを備えるローカルキャッシュメモリと、
メモリバスインタフェース及びローカルキャッシュメモリに結合された制御回路であって、
ローカルキャッシュメモリ内のローカルＬ２Ｐマッピングテーブルの非アクティブ部分の非アクティブサイズを決定し、
非アクティブ部分の非アクティブサイズをしきい値と比較する、
ように構成されている、制御回路と、
を備える、システムオンチップ（ＳｏＣ）。
１３． 非アクティブサイズを決定するように構成された制御回路が、ローカルキャッシュメモリ内のローカルＬ２Ｐマッピングテーブルのアクティブ部分のアクティブサイズを決定することによって非アクティブサイズを決定するように構成されている、条項１２に記載のＳｏＣ。
１４． しきい値が、ローカルキャッシュメモリ内のローカルＬ２Ｐマッピングテーブルのアクティブ部分のアクティブサイズを含む、条項１２又は１３に記載のＳｏＣ。
１５． 制御回路が、非アクティブサイズがしきい値を満たさないとき、
ローカルキャッシュメモリ内のローカルＬ２Ｐマッピングテーブルを参照せずに、外部キャッシュメモリに読み取りコマンドを送信することによって、読み取りの呼出しを実行するように更に構成されている、条項１２～１４のいずれかに記載のＳｏＣ。
１６． 制御回路が、読み取りコマンドに対して、外部キャッシュメモリ内の部分Ｌ２ＰマッピングテーブルからＬ２Ｐマップエントリを取り出すように更に構成されている、条項１５に記載のＳｏＣ。
１７． 制御回路が、読み取りコマンドに対して、部分Ｌ２Ｐマッピングテーブルが読み取りコマンド内の論理アドレスに対するエントリを有さないとき、ＵＦＳメモリ内のＮＡＮＤメモリ要素に直接呼出しを発行するように更に構成されている、条項１５に記載のＳｏＣ。
１８． 制御回路が、非アクティブサイズがしきい値を超えるとき、ローカルキャッシュメモリ内のローカルＬ２Ｐマッピングテーブル内のアドレスにアクセスするように更に構成されている、条項１２～１７のいずれかに記載のＳｏＣ。
１９． 制御回路が、ローカルキャッシュメモリ内のローカルＬ２Ｐマッピングテーブルを、ＵＦＳメモリ内のアドレステーブルに同期させるように更に構成されている、条項１２～１８のいずれかに記載のＳｏＣ。
２０． 制御回路が、ホストパフォーマンスブースタが有効になっているかどうかを判定するように更に構成されている、条項１２～１９のいずれかに記載のＳｏＣ。
２１． 非アクティブサイズを決定するように構成された制御回路が、部分Ｌ２Ｐマッピングテーブル内のいくつのエントリがローカルＬ２Ｐマッピングテーブル内で見つからないかに基づいて決定する、条項１２～２０のいずれかに記載のＳｏＣ。
２２． ホストからメモリにアクセスする方法であって、
リモートメモリデバイス内の外部キャッシュメモリ内の部分論理－物理（Ｌ２Ｐ）マッピングテーブルに対する、ホストに関連付けられたローカルキャッシュメモリ内のローカルＬ２Ｐマッピングテーブルのアクティブ部分のアクティブサイズを決定することと、
アクティブ部分のアクティブサイズをしきい値と比較することと、
を含む、方法。
２３． アクティブサイズを決定することが、ローカルキャッシュメモリ内のローカルＬ２Ｐマッピングテーブルの非アクティブ部分の非アクティブサイズを決定することを含む、条項２２に記載の方法。
２４． アクティブサイズを比較することが、アクティブサイズを、ローカルキャッシュメモリ内のローカルＬ２Ｐマッピングテーブルの非アクティブ部分の非アクティブサイズと比較することを含む、条項２２又は２３に記載の方法。
２５． アクティブサイズがしきい値を満たさないとき、
ローカルキャッシュメモリ内のローカルＬ２Ｐマッピングテーブルを参照せずに、外部キャッシュメモリに読み取りコマンドを送信することによって、読み取りの呼出しを実行することを更に含む、条項２２～２４のいずれかに記載の方法。
２６． 読み取りコマンドに対して、外部キャッシュメモリ内の部分Ｌ２ＰマッピングテーブルからＬ２Ｐマップエントリを取り出すことを更に含む、条項２５に記載の方法。
２７． 読み取りコマンドに対して、部分Ｌ２Ｐマッピングテーブルが読み取りコマンド内の論理アドレスに対するエントリを有さないとき、ＵＦＳメモリ内のＮＡＮＤメモリ要素に直接呼出しを発行することを更に含む、条項２５又は２６に記載の方法。
２８． アクティブサイズがしきい値を超えるとき、ローカルキャッシュメモリ内のローカルＬ２Ｐマッピングテーブル内のアドレスにアクセスすることを更に含む、条項２２～２７のいずれかに記載の方法。
２９． ホストパフォーマンスブースタが有効になっているかどうかを判定することを更に含む、条項２２～２８のいずれかに記載の方法。
以下に本願の出願当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
外部キャッシュメモリを有するユニバーサルフラッシュストレージ（ＵＦＳ）メモリに結合するように構成されたメモリバスインタフェースであって、前記外部キャッシュメモリが、前記ＵＦＳメモリの部分論理－物理（Ｌ２Ｐ）マッピングテーブルを備える、メモリバスインタフェースと、
前記ＵＦＳメモリのローカルＬ２Ｐマッピングテーブルを備えるローカルキャッシュメモリと、
前記メモリバスインタフェース及び前記ローカルキャッシュメモリに結合された制御回路であって、
前記ローカルキャッシュメモリ内の前記ローカルＬ２Ｐマッピングテーブルのアクティブ部分のアクティブサイズを決定し、
前記アクティブ部分の前記アクティブサイズをしきい値と比較する、
ように構成されている、制御回路と、
を備える、システムオンチップ（ＳｏＣ）。
［Ｃ２］
前記アクティブサイズを決定するように構成された前記制御回路が、前記ローカルキャッシュメモリ内の前記ローカルＬ２Ｐマッピングテーブルの非アクティブ部分の非アクティブサイズを決定することによって前記アクティブサイズを決定するように構成されている、Ｃ１に記載のＳｏＣ。
［Ｃ３］
前記しきい値が、前記ローカルキャッシュメモリ内の前記ローカルＬ２Ｐマッピングテーブルの非アクティブ部分の非アクティブサイズを含む、Ｃ１に記載のＳｏＣ。
［Ｃ４］
前記制御回路が、前記アクティブサイズが前記しきい値を満たさないとき、
前記ローカルキャッシュメモリ内の前記ローカルＬ２Ｐマッピングテーブルを参照せずに、前記外部キャッシュメモリに読み取りコマンドを送信することによって、読み取りの呼出しを実行するように更に構成されている、Ｃ１に記載のＳｏＣ。
［Ｃ５］
前記制御回路が、前記読み取りコマンドに対して、前記外部キャッシュメモリ内の前記部分Ｌ２ＰマッピングテーブルからＬ２Ｐマップエントリを取り出すように更に構成されている、Ｃ４に記載のＳｏＣ。
［Ｃ６］
前記制御回路が、前記読み取りコマンドに対して、前記部分Ｌ２Ｐマッピングテーブルが前記読み取りコマンド内の論理アドレスに対するエントリを有さないとき、前記ＵＦＳメモリ内のＮＡＮＤメモリ要素に直接呼出しを発行するように更に構成されている、Ｃ４に記載のＳｏＣ。
［Ｃ７］
前記制御回路が、前記アクティブサイズが前記しきい値を超えるとき、前記ローカルキャッシュメモリ内の前記ローカルＬ２Ｐマッピングテーブル内のアドレスにアクセスするように更に構成されている、Ｃ１に記載のＳｏＣ。
［Ｃ８］
前記制御回路が、前記ローカルキャッシュメモリ内の前記ローカルＬ２Ｐマッピングテーブルを、前記ＵＦＳメモリ内のアドレステーブルに同期させるように更に構成されている、Ｃ１に記載のＳｏＣ。
［Ｃ９］
前記制御回路が、ホストパフォーマンスブーストが有効になっているかどうかを判定するように更に構成されている、Ｃ１に記載のＳｏＣ。
［Ｃ１０］
前記アクティブサイズを決定するように構成された前記制御回路が、前記ローカルＬ２Ｐマッピングテーブルと前記部分Ｌ２Ｐマッピングテーブルとの間で、いくつのエントリが同一であるかに基づいて決定する、Ｃ１に記載のＳｏＣ。
［Ｃ１１］
前記ローカルキャッシュメモリが、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）を含む、Ｃ１に記載のＳｏＣ。
［Ｃ１２］
外部キャッシュメモリを有するユニバーサルフラッシュストレージ（ＵＦＳ）メモリに結合するように構成されたメモリバスインタフェースであって、前記外部キャッシュメモリが、前記ＵＦＳメモリの部分論理－物理（Ｌ２Ｐ）マッピングテーブルを備える、メモリバスインタフェースと、
前記ＵＦＳメモリのローカルＬ２Ｐマッピングテーブルを備えるローカルキャッシュメモリと、
前記メモリバスインタフェース及び前記ローカルキャッシュメモリに結合された制御回路であって、
前記ローカルキャッシュメモリ内の前記ローカルＬ２Ｐマッピングテーブルの非アクティブ部分の非アクティブサイズを決定し、
前記非アクティブ部分の前記非アクティブサイズをしきい値と比較する、
ように構成されている、制御回路と、
を備える、システムオンチップ（ＳｏＣ）。
［Ｃ１３］
前記非アクティブサイズを決定するように構成された前記制御回路が、前記ローカルキャッシュメモリ内の前記ローカルＬ２Ｐマッピングテーブルのアクティブ部分のアクティブサイズを決定することによって前記非アクティブサイズを決定するように構成されている、Ｃ１２に記載のＳｏＣ。
［Ｃ１４］
前記しきい値が、前記ローカルキャッシュメモリ内の前記ローカルＬ２Ｐマッピングテーブルのアクティブ部分のアクティブサイズを含む、Ｃ１２に記載のＳｏＣ。
［Ｃ１５］
前記制御回路が、前記非アクティブサイズが前記しきい値を満たさないとき、
前記ローカルキャッシュメモリ内の前記ローカルＬ２Ｐマッピングテーブルを参照せずに、前記外部キャッシュメモリに読み取りコマンドを送信することによって、読み取りの呼出しを実行するように更に構成されている、Ｃ１２に記載のＳｏＣ。
［Ｃ１６］
前記制御回路が、前記読み取りコマンドに対して、前記外部キャッシュメモリ内の前記部分Ｌ２ＰマッピングテーブルからＬ２Ｐマップエントリを取り出すように更に構成されている、Ｃ１５に記載のＳｏＣ。
［Ｃ１７］
前記制御回路が、前記読み取りコマンドに対して、前記部分Ｌ２Ｐマッピングテーブルが前記読み取りコマンド内の論理アドレスに対するエントリを有さないとき、前記ＵＦＳメモリ内のＮＡＮＤメモリ要素に直接呼出しを発行するように更に構成されている、Ｃ１５に記載のＳｏＣ。
［Ｃ１８］
前記制御回路が、前記非アクティブサイズが前記しきい値を超えるとき、前記ローカルキャッシュメモリ内の前記ローカルＬ２Ｐマッピングテーブル内のアドレスにアクセスするように更に構成されている、Ｃ１２に記載のＳｏＣ。
［Ｃ１９］
前記制御回路が、前記ローカルキャッシュメモリ内の前記ローカルＬ２Ｐマッピングテーブルを、前記ＵＦＳメモリ内のアドレステーブルに同期させるように更に構成されている、Ｃ１２に記載のＳｏＣ。
［Ｃ２０］
前記制御回路が、ホストパフォーマンスブースタが有効になっているかどうかを判定するように更に構成されている、Ｃ１２に記載のＳｏＣ。
［Ｃ２１］
前記非アクティブサイズを決定するように構成された前記制御回路が、前記部分Ｌ２Ｐマッピングテーブル内のいくつのエントリが前記ローカルＬ２Ｐマッピングテーブル内で見つからないかに基づいて決定する、Ｃ１２に記載のＳｏＣ。
［Ｃ２２］
ホストからメモリにアクセスする方法であって、
リモートメモリデバイス内の外部キャッシュメモリ内の部分論理－物理（Ｌ２Ｐ）マッピングテーブルに対する、ホストに関連付けられたローカルキャッシュメモリ内のローカルＬ２Ｐマッピングテーブルのアクティブ部分のアクティブサイズを決定することと、
前記アクティブ部分の前記アクティブサイズをしきい値と比較することと、
を含む、方法。
［Ｃ２３］
前記アクティブサイズを決定することが、前記ローカルキャッシュメモリ内の前記ローカルＬ２Ｐマッピングテーブルの非アクティブ部分の非アクティブサイズを決定することを含む、Ｃ２２に記載の方法。
［Ｃ２４］
前記アクティブサイズを比較することが、前記アクティブサイズを、前記ローカルキャッシュメモリ内の前記ローカルＬ２Ｐマッピングテーブルの非アクティブ部分の非アクティブサイズと比較することを含む、Ｃ２２に記載の方法。
［Ｃ２５］
前記アクティブサイズが前記しきい値を満たさないとき、
前記ローカルキャッシュメモリ内の前記ローカルＬ２Ｐマッピングテーブルを参照せずに、前記外部キャッシュメモリに読み取りコマンドを送信することによって、読み取りの呼出しを実行することを更に含む、Ｃ２２に記載の方法。
［Ｃ２６］
前記読み取りコマンドに対して、前記外部キャッシュメモリ内の前記部分Ｌ２ＰマッピングテーブルからＬ２Ｐマップエントリを取り出すことを更に含む、Ｃ２５に記載の方法。
［Ｃ２７］
前記読み取りコマンドに対して、前記部分Ｌ２Ｐマッピングテーブルが前記読み取りコマンド内の論理アドレスに対するエントリを有さないとき、前記ＵＦＳメモリ内のＮＡＮＤメモリ要素に直接呼出しを発行することを更に含む、Ｃ２５に記載の方法。
［Ｃ２８］
前記アクティブサイズが前記しきい値を超えるとき、前記ローカルキャッシュメモリ内の前記ローカルＬ２Ｐマッピングテーブル内のアドレスにアクセスすることを更に含む、Ｃ２２に記載の方法。
［Ｃ２９］
ホストパフォーマンスブースタが有効になっているかどうかを判定することを更に含む、Ｃ２２に記載の方法。
【国際調査報告】