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特表2024-539336集積回路、その製造方法、電力増幅器、および電子デバイス
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-10-28
(54)【発明の名称】集積回路、その製造方法、電力増幅器、および電子デバイス
(51)【国際特許分類】
H01L 21/338 20060101AFI20241018BHJP
H01L 21/337 20060101ALI20241018BHJP
H01L 21/205 20060101ALI20241018BHJP
【ＦＩ】
H01L29/80 H
H01L29/80 C
H01L21/205
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2024525500
(86)(22)【出願日】2021-10-28
(85)【翻訳文提出日】2024-06-05
(86)【国際出願番号】 CN2021126984
(87)【国際公開番号】W WO2023070428
(87)【国際公開日】2023-05-04
(81)【指定国・地域】
(71)【出願人】
【識別番号】503433420
【氏名又は名称】華為技術有限公司
【氏名又は名称原語表記】ＨＵＡＷＥＩ ＴＥＣＨＮＯＬＯＧＩＥＳ ＣＯ．，ＬＴＤ．
【住所又は居所原語表記】Ｈｕａｗｅｉ Ａｄｍｉｎｉｓｔｒａｔｉｏｎ Ｂｕｉｌｄｉｎｇ， Ｂａｎｔｉａｎ， Ｌｏｎｇｇａｎｇ Ｄｉｓｔｒｉｃｔ， Ｓｈｅｎｚｈｅｎ， Ｇｕａｎｇｄｏｎｇ ５１８１２９， Ｐ．Ｒ． Ｃｈｉｎａ
(74)【代理人】
【識別番号】100110364
【弁理士】
【氏名又は名称】実広 信哉
(74)【代理人】
【識別番号】100133569
【弁理士】
【氏名又は名称】野村 進
(72)【発明者】
【氏名】胡 彬
(72)【発明者】
【氏名】段 ▲煥▼涛
(72)【発明者】
【氏名】倪 茹雪
(72)【発明者】
【氏名】朱 ▲敏▼
【テーマコード（参考）】
5F045
5F102
【Ｆターム（参考）】
5F045AA04
5F045AB14
5F045AB17
5F045DA67
5F045HA16
5F102FA01
5F102GB01
5F102GC01
5F102GD01
5F102GD04
5F102GJ02
5F102GJ03
5F102GK04
5F102GK08
5F102GK09
5F102GL04
5F102GL09
5F102GM04
5F102GQ01
5F102GS04
5F102HC01
5F102HC21
(57)【要約】
集積回路、その製造方法、電力増幅器、および電子デバイスが提供される。集積回路は、基板（１）、基板（１）上に位置される第１の核生成層（２）、第１の核生成層（２）上に位置されるバッファ層（３）、バッファ層（３）上に位置されるチャネル層（４）、チャネル層（４）上に位置されるバリア層（５）、ならびにバリア層（５）上に別々に位置されるソース（６）、ドレイン（７）、およびゲート（８）を含む。バッファ層（３）の転位密度が１ｅ８ｃｍ－２未満であるため、結晶品質が改善されることができ、より高品質のエピタキシャル成長材料が取得されることができ、集積回路のデバイス性能および長期信頼性を改善する。
【特許請求の範囲】
【請求項1】
集積回路であって、基板と、
前記基板上に位置される第１の核生成層と、
前記第１の核生成層上に位置されるバッファ層と、
前記バッファ層上に位置されるチャネル層と、
前記チャネル層上に位置されるバリア層と、
前記バリア層上に別々に位置されるソース、ドレイン、およびゲートと、
を含み、
前記バッファ層の転位密度が１ｅ８ｃｍ－２未満である、集積回路。
【請求項2】
前記バッファ層の前記転位密度は、１ｅ６ｃｍ－２未満である、請求項１に記載の集積回路。
【請求項3】
前記第１の核生成層と前記バッファ層の間の格子不整合が２％未満である、請求項１に記載の集積回路。
【請求項4】
前記バッファ層はドープされたＧａＮまたはドープされたＡｌＧａＮを備え、前記第１の核生成層はＡｌＳｃＮまたはＡｌＩｎＮを備える、請求項１から３のいずれか一項に記載の集積回路。
【請求項5】
前記第１の核生成層中のＳｃまたはＩｎの原子百分率が４０％未満である、請求項４に記載の集積回路。
【請求項6】
前記第１の核生成層中のＳｃまたはＩｎの前記原子百分率が１５％から２０％の範囲である、請求項５に記載の集積回路。
【請求項7】
前記第１の核生成層中のＳｃの前記原子百分率が１８．７５％であるか、または前記第１の核生成層中のＩｎの前記原子百分率が１７％である、請求項６に記載の集積回路。
【請求項8】
前記第１の核生成層のものであり、前記基板と接触している表面におけるＳｃまたはＩｎの原子百分率が、前記第１の核生成層のものであり、前記バッファ層と接触している表面におけるＳｃまたはＩｎの原子百分率よりも小さい、請求項４に記載の集積回路。
【請求項9】
前記第１の核生成層中のＳｃの原子百分率が０％から１８％に変化するか、または前記第１の核生成層中のＩｎの原子百分率が０％から１７％に変化する、請求項８に記載の集積回路。
【請求項10】
前記第１の核生成層と前記バッファ層の間に位置される第２の核生成層をさらに備え、前記第２の核生成層中の粒界の量は、前記第１の核生成層中の粒界の量よりも少ない、請求項１から９のいずれか一項に記載の集積回路。
【請求項11】
前記バリア層を使用して形成される２次元電子ガスの表面密度が、１ｅ１３ｃｍ－２より大きい請求項１から１０のいずれか一項に記載の集積回路。
【請求項12】
前記バリア層を使用して形成された前記２次元電子ガスの前記表面密度が、２ｅ１３ｃｍ－２より大きい、請求項１１に記載の集積回路。
【請求項13】
前記チャネル層はＧａＮを備え、前記バリア層はＡｌＳｃＮ、ＡｌＩｎＮ、またはＡｌＮを備える、請求項１１または１２に記載の集積回路。
【請求項14】
前記基板が、ＳｉまたはＳｉＣを備える、請求項１から１３のいずれか一項に記載の集積回路。
【請求項15】
前記集積回路が、高電子移動度トランジスタである、請求項１から１４のいずれか一項に記載の集積回路。
【請求項16】
請求項１から１５のいずれか一項に記載の集積回路の製造方法であって、物理気相成長ＰＶＤプロセスまたはパルスレーザ堆積ＰＬＤプロセスを通して基板上に第１の核生成層を形成するステップと、
有機金属化学気相成長ＭＯＣＶＤプロセスを通して前記第１の核生成層上にバッファ層を形成するステップと、
前記ＭＯＣＶＤプロセスを通して前記バッファ層上にチャネル層を形成するステップと、
前記ＭＯＣＶＤプロセスまたは分子線エピタキシＭＢＥプロセスを通して前記チャネル層上にバリア層を形成するステップと、
前記バリア層上にソース、ドレイン、およびゲートを別々に形成するステップと
を含む、製造方法。
【請求項17】
基板上に第１の核生成層を形成する前記ステップの後に、前記方法が、前記ＭＯＣＶＤプロセスを通して前記第１の核生成層上に第２の核生成層を形成するステップ、
をさらに含む、請求項１６に記載の製造方法。
【請求項18】
基板上に第１の核生成層を形成する前記ステップの後に、前記方法が、不活性ガスの保護下で前記第１の核生成層に対して高温アニーリングプロセスを実施するステップ、
をさらに含む、請求項１６に記載の製造方法。
【請求項19】
基板上に第１の核生成層を形成する前記ステップが、前記基板上に前記第１の核生成層を形成するために、ＡｌＳｃＮまたはＡｌＩｎＮターゲットを使用して直接スパッタリングを行うステップ、Ａｌターゲット、Ｓｃターゲット、およびアンモニアガスまたは窒素ガスを使用して反応性スパッタリングを行うステップ、あるいはＡｌターゲット、Ｉｎターゲット、およびアンモニアガスまたは窒素ガスを使用して反応性スパッタリングを行うステップ、
を具体的に含む、請求項１６から１８のいずれか一項に記載の製造方法。
【請求項20】
前記Ａｌターゲット、前記Ｓｃターゲット、および前記アンモニアガスまたは前記窒素ガスが使用され反応性スパッタリングを行い、あるいは前記Ａｌターゲット、前記Ｉｎターゲット、および前記アンモニアガスまたは前記窒素ガスが使用され反応性スパッタリングを行い、前記基板上に前記第１の核生成層を形成するときに、前記Ｓｃターゲットまたは前記Ｉｎターゲットの反応性スパッタリング百分率が徐々に増加され、前記第１の核生成層中のＳｃまたはＩｎの原子百分率を前記基板から前記バッファ層に向かう方向に徐々に増加させる、請求項１９に記載の製造方法。
【請求項21】
回路基板および前記回路基板上に配置された請求項１から１５のいずれか一項に記載の集積回路を備える、電子デバイス。
【請求項22】
回路基板および前記回路基板上に配置された請求項１から１５のいずれか一項に記載の集積回路を備える、電力増幅器。
【発明の詳細な説明】
【技術分野】
【0001】
本出願は、半導体技術の分野に関し、特に、集積回路、その製造方法、電力増幅器、および電子デバイスに関する。
【背景技術】
【0002】
通常、有機金属化学気相成長（Ｍｅｔａｌ ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ，ＭＯＣＶＤ）法に基づくヘテロ基板上へのヘテロエピタキシャル成長を通して取得される集積回路では、集積回路の性能および信頼性を改善される必要がある。
【発明の概要】
【課題を解決するための手段】
【0003】
本出願は、性能および信頼性を改善するための集積回路、その製造方法、電力増幅器、および電子デバイスを提供する。
【0004】
第１の態様によれば、本出願は、基板１、基板上に位置される第１の核生成層、第１の核生成層上に位置されるバッファ層、バッファ層上に位置されるチャネル層、チャネル層上に位置されるバリア層、ならびにバリア層上に別々に位置されるソース、ドレイン、およびゲートを含む集積回路を提供する。バッファ層の転位密度は、１ｅ８ｃｍ－２未満である。具体的には、集積回路は、高電子移動度トランジスタ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ，ＨＥＭＴ）であってもよい。
【0005】
本願のこの実施形態で提供される集積回路では、バッファ層の転位密度が１ｅ８ｃｍ－２未満であるため、結晶品質が改善されることができ、より高品質のエピタキシャル成長材料が取得されることができ、集積回路のデバイス性能および長期信頼性を改善する。
【0006】
本出願の可能な実装形態では、バッファ層の転位密度が１ｅ６ｃｍ－２未満にさらに制御され得、結晶品質がさらに改善されることができ、より高品質のエピタキシャル成長材料が取得されることができ、集積回路のデバイス性能および長期信頼性を改善する。
【0007】
本出願の可能な実装形態では、第１の核生成層とバッファ層の間の格子不整合を２％未満に制御され得るので、結晶品質が改善されることができ、より高品質のエピタキシャル成長材料が取得されることができ、集積回路のデバイス性能および長期信頼性を改善する。
【0008】
本出願の可能な実装形態では、バッファ層は、ドープされたＧａＮまたはドープされたＡｌＧａＮを含み得、第１の核生成層は、ＡｌＳｃＮ材料、ＡｌＩｎＮ材料などを含み得る。バッファ層のドーピング材料は、Ｆｅ、Ｃなどであり得、バッファ層の抵抗率は、ＦｅまたはＣをドーピングすることによって改善され得る。第１の核生成層がＡｌＳｃＮ材料を使用するとき、ＡｌＳｃＮ中のＳｃ原子は、ＡｌとＮの間の原子間隔を増加させ、格子定数を増加させて、ＧａＮ材料との良好な格子整合を実現し、最小格子不整合を達成し得る。同様に、本出願では、第１の核生成層がＡｌＩｎＮ材料を使用するとき、ＡｌＩｎＮ中のＩｎ原子は、ＡｌとＮの間の原子間隔を増加させ、格子定数を増加させて、ＧａＮ材料との良好な格子整合を実現し、最小格子不整合を達成し得る。加えて、具体的には、第１の核生成層の材料中のＳｃまたはＩｎの百分率が調整され、ＧａＮ材料との良好な格子整合を実現し、最小の格子不整合を達成し得る。
【0009】
本出願の可能な実装形態では、第１の核生成層中のＳｃまたはＩｎの原子百分率は通常４０％未満なので、第１の核生成層とバッファ層の間の格子不整合は２％未満であり得る。加えて、第１の核生成層中のＳｃまたはＩｎの百分率が０％から徐々に増加するにつれて、ＧａＮとの格子不整合が徐々に減少する。
【0010】
本出願の可能な実装形態では、第１の核生成層中のＳｃまたはＩｎの原子百分率は、１５％から２０％の範囲であり得る。具体的には、第１の核生成層中のＳｃの原子百分率が１８．７５％、すなわちＡｌ０．８１２５Ｓｃ０．１８７５Ｎに達すると、ＡｌＳｃＮ材料の格子とＧａＮ材料の格子とが完全に一致し、原子間の不整合が最も小さくなる。第１の核生成層中のＩｎの原子百分率が１７％、すなわちＡｌ０．８３Ｉｎ０．１７Ｎに達すると、ＡｌＩｎＮ材料の格子とＧａＮ材料の格子とが完全に一致し、原子間の不整合が最も小さくなる。
【0011】
本出願の可能な実装形態では、第１の核生成層がＡｌＳｃＮまたはＡｌＩｎＮを使用することによって製造されるとき、第１の核生成層は、ＰＶＤまたはＰＬＤプロセスによって特に製造され得る。ＡｌＮがＭＯＣＶＤプロセスを通して核生成層として製造される場合と比較して、ＰＶＤおよびＰＬＤプロセスを通して製造される第１の核生成層は、基板上の選択性がより低く、すなわち、基板の品質に対する要求が低減され、その結果、後続のチャネル層の材料の成長は基板に依存しない。第１の核生成層は、わずかに低品質または通常品質の基板上への堆積によって取得され得る。取得された第１の核生成層が使用され、バッファ層としてドープされたＧａＮ材料を直接成長され得、次いでチャネル層としてのバッファ層に基づいて高品質のＧａＮ材料がエピタキシャル成長され得る。したがって、基板はＳｉＣまたはＳｉ材料を直接使用し得、その結果、大きな格子不整合を伴うＳｉ基板上に高品質のＧａＮエピタキシャル成長も実施されることができる。
【0012】
本出願の可能な実装形態では、基板がＳｉＣ材料を使用するとき、第１の核生成層がＡｌＳｃＮ材料、ＡｌＩｎＮ材料などを使用する場合と比較して、ＳｉＣの格子定数はＡｌＮの格子定数により近い。したがって、第１の核生成層の異なる位置におけるＳｃまたはＩｎの原子百分率が調整され得、具体的には、第１の核生成層のものである、基板と接触している表面におけるＳｃまたはＩｎの原子百分率は、第１の核生成層のものである、バッファ層と接触している表面におけるＳｃまたはＩｎの原子百分率よりも小さくなるように調整され、その結果、第１の核生成層のものである、基板と接触している表面の格子定数は、第１の核生成層のものである、バッファ層と接触している表面の格子定数よりも小さくなる。このようにして、第１の核生成層のものであり、基板と接触している表面の格子定数はＳｉＣの格子定数により近く、その結果、第１の核生成層と基板の間の接触界面における格子整合はより良好であり、第１の核生成層のものであり、バッファ層と接触している表面の格子定数はバッファ層の格子定数に近く、その結果、第１の核生成層とバッファ層の間の接触界面における格子整合はより良好であり、第１の核生成層およびバッファ層の格子欠陥を低減し、結晶品質を改善する。
【0013】
本出願の可能な実装形態では、第１の核生成層がＡｌＳｃＮ材料などを使用するとき、第１の核生成層中のＳｃの原子百分率は０％から１８％に変化し得るので、第１の核生成層は勾配層として使用される。勾配層のものありであり、基板と接触している表面の材料は、ＳｉＣの格子と最も一致するために、ＡｌＮである。勾配層中のＳｃの原子百分率は徐々に増加する。勾配層のものであり、バッファ層と接触している表面上のＡｌＳｃＮ中のＳｃの原子百分率は、ＧａＮの格子と一致するために、最大である。第１の核生成層がＡｌＩｎＮ材料などを使用するとき、第１の核生成層中のＩｎの原子百分率は０％から１７％に変化し得るので、第１の核生成層は勾配層として使用される。勾配層のものありであり、基板と接触している表面の材料は、ＳｉＣの格子と最も一致するために、ＡｌＮである。勾配層中のＩｎの原子百分率は徐々に増加し、勾配層のものであり、バッファ層と接触している表面上のＡｌＩｎＮ中のＩｎの原子百分率は、ＧａＮの格子と一致するために、最大である。
【0014】
本出願の可能な実装形態では、第１の核生成層を製造するためにＭＯＣＶＤプロセスを使用することと比較して、第１の核生成層を製造するためにＰＶＤまたはＰＬＤプロセスを使用することは、第１の核生成層の生成中に高い堆積速度をもたらし、２０％を超える生産能力を節約し、生産コストを大幅に削減することができる。加えて、ＰＶＤまたはＰＬＤプロセスは、８インチから１２インチ以上の基板を支持し得る。具体的には、基板上に第１の核生成層を形成するために、ＡｌＳｃＮまたはＡｌＩｎＮターゲットを使用して直接スパッタリングが行われてもよいし、あるいはＡｌターゲット、Ｓｃターゲット（またはＩｎターゲット）、およびアンモニアガスまたは窒素ガスを使用して反応性スパッタリングが行われてもよい。前述のプロセスを通して形成された第１の核生成層中のＳｃまたはＩｎの原子百分率は固定され得る。代替的に、Ａｌターゲット、Ｓｃターゲット（またはＩｎターゲット）、およびアンモニアガスまたは窒素ガスが使用されて反応性スパッタリングを行い、基板上に第１の核生成層を形成するとき、ＳｃターゲットまたはＩｎターゲットの反応性スパッタリング百分率が徐々に増加され、第１の核生成層中のＳｃまたはＩｎの原子百分率を基板からバッファ層に向かう方向に徐々に増加させ、勾配層を形成してもよい。漸進的な増加は、直線的な増加、段階的な増加、放物線的な増加などを含む、複数の増加傾向として理解され得る。厚い第１の核生成層は、ＰＶＤまたはＰＬＤプロセスを通して製造され得、第１の核生成層の厚さは、１０ｎｍから５００ｎｍ以内に制御さえ得る。
【0015】
ＰＶＤまたはＰＬＤを通して製造された第１の核生成層は、多結晶材料（多結晶材料は、複数の柱状材料からなり、柱状材料の間に粒界が存在し、粒界が欠陥を形成する）で作られているため、第１の核生成層は、多くの粒界を有し、結晶品質が悪く、結晶は主に垂直方向に配置される。したがって、核生成層の結晶品質を改善するために、ＰＶＤまたはＰＬＤプロセスを通して第１の核生成層が製造された後、不活性ガスの保護下で第１の核生成層に対して高温アニーリングプロセスが実行され、第１の核生成層の材料の結晶品質を改善し得る。代替的に、核生成層の結晶品質を改善するために、第１の核生成層がＰＶＤまたはＰＬＤプロセスを通して製造された後、第２の核生成層がＭＯＶＣＤプロセスを通して製造され得る。第２の核生成層は、準単結晶材料で作られ得る。本出願の可能な実装形態では、集積回路は、第１の核生成層とバッファ層の間に位置される第２の核生成層をさらに含み得る。第２の核生成層は、ＭＯＣＶＤプロセスを通して製造され、その結果、第２の核生成層内の粒界の量は第１の核生成層中の粒界の量よりも少なくなる。言い換えれば、第２の核生成層は結晶欠陥がより少なく、結晶品質がより良好である。このようにして、バッファ層が第２の核生成層上にエピタキシャル成長されると、より良好な結晶品質が取得されることができる。
【0016】
良好な結晶品質を伴う第２の核生成層が取得されることができることを確実にするために、第２の核生成層によって使用される材料は、第１の核生成層によって使用される材料と同じである必要がある。例えば、ＡｌＳｃＮがＰＶＤまたはＰＬＤプロセスを通して第１の核生成層として基板上に堆積された後、ＡｌＳｃＮはＭＯＣＶＤプロセスを通して第２の核生成層として成長され続け得る。加えて、第１の核生成層と第２の核生成層のものであり、互いに接触している表面におけるＳｃまたはＩｎの原子百分率は同じであることが好ましく、その結果、第１の核生成層と第２の核生成層の格子が完全に一致し、新たな格子欠陥が現れない。例えば、第１の核生成層中のＳｃの原子百分率が１８％である場合、第２の核生成層中のＳｃの原子百分率も１８％である。別の例では、第１の核生成層中のＳｃの原子百分率が０％から１８％に変化する場合、第２の核生成層中のＳｃの原子百分率は１８％である。加えて、ＭＯＶＣＤプロセスが使用されると膜層が遅く成長されるため、第２の核生成層の厚さは薄くてもよく、１００ｎｍ未満、具体的には数ｎｍから数十ｎｍに制御される。
【0017】
本出願の可能な実装形態では、バリア層の厚さが薄いときに２次元電子ガスのより高い表面密度を実現し、高周波での無線周波数ＨＥＭＴデバイスの適用を容易にするために、バリア層を使用して形成された２次元電子ガスの表面密度は１ｅ１３ｃｍ－２より大きい。さらに、バリア層を使用して形成される２次元電子ガスの表面密度は、２ｅ１３ｃｍ－２より大きく、バリア層の２次元電子ガスの表面密度をさらに改善する。
【0018】
本出願の可能な実装形態では、バリア層は、ＡｌＳｃＮ材料、ＡｌＩｎＮ材料、ＡｌＮ材料などを含み得る。これらの材料は、良好な圧電効果を有するため、バリア層の２次元電子ガス濃度が増大されることができ、デバイスにおけるバリア層の厚さの減少に起因するデバイス短チャネル効果が効果的に低減されることができる。加えて、バリア層としてＡｌＳｃＮまたはＡｌＩｎＮ材料が使用されることで、チャネル層とバリア層の間の格子不整合がさらに低減されることができ、結晶品質が改善されることができ、より高品質なエピタキシャル成長材料が取得されることができ、集積回路のデバイス性能および長期信頼性を改善する。具体的には、バリア層としてＡｌＳｃＮまたはＡｌＩｎＮ材料が使用されるとき、ＳｃまたはＩｎの原子百分率は、第１の核生成層におけるＳｃまたはＩｎの原子百分率と同じである。原子百分率は、格子不整合を低減するために、通常４０％未満、好ましくは１５％から２０％の範囲である。Ｓｃの最適原子百分率は１８％であり、Ｉｎの最適原子百分率は１７％である。
【0019】
第２の態様によれば、本出願は、基板１、基板上に位置される第１の核生成層、第１の核生成層上に位置されるバッファ層、バッファ層上に位置されるチャネル層、チャネル層上に位置されるバリア層、ならびにバリア層上に別々に位置されるソース、ドレイン、およびゲートを含む集積回路を提供する。バッファ層は、ドープされたＧａＮまたはドープされたＡｌＧａＮを含み得、第１の核生成層は、ＡｌＳｃＮ材料、ＡｌＩｎＮ材料などを含み得る。バッファ層のドーピング材料は、Ｆｅ、Ｃなどであり得、バッファ層の抵抗率は、ＦｅまたはＣをドーピングすることによって改善され得る。第１の核生成層がＡｌＳｃＮ材料を使用するとき、ＡｌＳｃＮ中のＳｃ原子は、ＡｌとＮの間の原子間隔を増加させ、格子定数を増加させて、ＧａＮ材料との良好な格子整合を実現し、最小格子不整合を達成し得、その結果、バッファ層の転位密度は、１ｅ８ｃｍ－２未満、さらには１ｅ６ｃｍ－２未満に低減される。同様に、本出願では、第１の核生成層がＡｌＩｎＮ材料を使用するとき、ＡｌＩｎＮ中のＩｎ原子は、ＡｌとＮの間の原子間隔を増加させ、格子定数を増加させて、ＧａＮ材料との良好な格子整合を実現し、最小格子不整合を達成し得る。加えて、具体的には、第１の核生成層の材料中のＳｃまたはＩｎの百分率が調整され、ＧａＮ材料との良好な格子整合を実現し、最小の格子不整合を達成し得、その結果、バッファ層の転位密度は１ｅ８ｃｍ－２未満、さらには１ｅ６ｃｍ－２未満に低減される。バッファ層と第１の核生成層の間の格子不整合が低減され、バッファ層の転位密度が低減されるので、結晶品質が改善されることができ、より高品質のエピタキシャル成長材料が取得されることができ、集積回路のデバイス性能および長期信頼性を改善する。
【0020】
本出願の可能な実装形態では、第１の核生成層中のＳｃまたはＩｎの原子百分率は通常４０％未満なので、第１の核生成層とバッファ層の間の格子不整合は２％未満であり得る。加えて、第１の核生成層中のＳｃまたはＩｎの百分率が０％から徐々に増加するにつれて、ＧａＮとの格子不整合が徐々に減少する。
【0021】
本出願の可能な実装形態では、第１の核生成層中のＳｃまたはＩｎの原子百分率は、１５％から２０％の範囲であり得る。具体的には、第１の核生成層中のＳｃの原子百分率が１８．７５％、すなわちＡｌ０．８１２５Ｓｃ０．１８７５Ｎに達すると、ＡｌＳｃＮ材料の格子とＧａＮ材料の格子とが完全に一致し、原子間の不整合が最も小さくなる。第１の核生成層中のＩｎの原子百分率が１７％、すなわちＡｌ０．８３Ｉｎ０．１７Ｎに達すると、ＡｌＩｎＮ材料の格子とＧａＮ材料の格子とが完全に一致し、原子間の不整合が最も小さくなる。
【0022】
本出願の可能な実装形態では、第１の核生成層がＡｌＳｃＮまたはＡｌＩｎＮを使用することによって製造されるとき、第１の核生成層は、ＰＶＤまたはＰＬＤプロセスによって特に製造され得る。ＡｌＮがＭＯＣＶＤプロセスを通して核生成層として製造される場合と比較して、ＰＶＤおよびＰＬＤプロセスを通して製造される第１の核生成層は、基板上の選択性がより低く、すなわち、基板の品質に対する要求が低減され、その結果、後続のチャネル層の材料の成長は基板に依存しない。第１の核生成層は、わずかに低品質または通常品質の基板上への堆積によって取得され得る。取得された第１の核生成層が使用され、バッファ層としてドープされたＧａＮ材料を直接成長され得、次いでチャネル層としてのバッファ層に基づいて高品質のＧａＮ材料がエピタキシャル成長され得る。したがって、基板はＳｉＣまたはＳｉ材料を直接使用し得、その結果、大きな格子不整合を伴うＳｉ基板上に高品質のＧａＮエピタキシャル成長も実施されることができる。
【0023】
本出願の可能な実装形態では、基板がＳｉＣ材料を使用するとき、第１の核生成層がＡｌＳｃＮ材料、ＡｌＩｎＮ材料などを使用する場合と比較して、ＳｉＣの格子定数はＡｌＮの格子定数により近い。したがって、第１の核生成層の異なる位置におけるＳｃまたはＩｎの原子百分率が調整され得、具体的には、第１の核生成層のものである、基板と接触している表面におけるＳｃまたはＩｎの原子百分率は、第１の核生成層のものである、バッファ層と接触している表面におけるＳｃまたはＩｎの原子百分率よりも小さくなるように調整され、その結果、第１の核生成層のものである、基板と接触している表面の格子定数は、第１の核生成層のものである、バッファ層と接触している表面の格子定数よりも小さくなる。このようにして、第１の核生成層のものであり、基板と接触している表面の格子定数はＳｉＣの格子定数により近く、その結果、第１の核生成層と基板の間の接触界面における格子整合はより良好であり、第１の核生成層のものであり、バッファ層と接触している表面の格子定数はバッファ層の格子定数に近く、その結果、第１の核生成層とバッファ層の間の接触界面における格子整合はより良好であり、第１の核生成層およびバッファ層の格子欠陥を低減し、結晶品質を改善する。
【0024】
本出願の可能な実装形態では、第１の核生成層がＡｌＳｃＮ材料などを使用するとき、第１の核生成層中のＳｃの原子百分率は０％から１８％に変化し得るので、第１の核生成層は勾配層として使用される。勾配層のものありであり、基板と接触している表面の材料は、ＳｉＣの格子と最も一致するために、ＡｌＮである。勾配層中のＳｃの原子百分率は徐々に増加する。勾配層のものであり、バッファ層と接触している表面上のＡｌＳｃＮ中のＳｃの原子百分率は、ＧａＮの格子と一致するために、最大である。第１の核生成層がＡｌＩｎＮ材料などを使用するとき、第１の核生成層中のＩｎの原子百分率は０％から１７％に変化し得るので、第１の核生成層は勾配層として使用される。勾配層のものありであり、基板と接触している表面の材料は、ＳｉＣの格子と最も一致するために、ＡｌＮである。勾配層中のＩｎの原子百分率は徐々に増加し、勾配層のものであり、バッファ層と接触している表面上のＡｌＩｎＮ中のＩｎの原子百分率は、ＧａＮの格子と一致するために、最大である。
【0025】
本出願の可能な実装形態では、第１の核生成層を製造するためにＭＯＣＶＤプロセスを使用することと比較して、第１の核生成層を製造するためにＰＶＤまたはＰＬＤプロセスを使用することは、第１の核生成層の生成中に高い堆積速度をもたらし、２０％を超える生産能力を節約し、生産コストを大幅に削減することができる。加えて、ＰＶＤまたはＰＬＤプロセスは、８インチから１２インチ以上の基板を支持し得る。具体的には、基板上に第１の核生成層を形成するために、ＡｌＳｃＮまたはＡｌＩｎＮターゲットを使用して直接スパッタリングが行われてもよいし、あるいはＡｌターゲット、Ｓｃターゲット（またはＩｎターゲット）、およびアンモニアガスまたは窒素ガスを使用して反応性スパッタリングが行われてもよい。前述のプロセスを通して形成された第１の核生成層中のＳｃまたはＩｎの原子百分率は固定され得る。代替的に、Ａｌターゲット、Ｓｃターゲット（またはＩｎターゲット）、およびアンモニアガスまたは窒素ガスが使用されて反応性スパッタリングを行い、基板上に第１の核生成層を形成するとき、ＳｃターゲットまたはＩｎターゲットの反応性スパッタリング百分率が徐々に増加され、第１の核生成層中のＳｃまたはＩｎの原子百分率を基板からバッファ層に向かう方向に徐々に増加させ、勾配層を形成してもよい。漸進的な増加は、直線的な増加、段階的な増加、放物線的な増加などを含む、複数の増加傾向として理解され得る。厚い第１の核生成層は、ＰＶＤまたはＰＬＤプロセスを通して製造され得、第１の核生成層の厚さは、１０ｎｍから５００ｎｍ以内に制御さえ得る。
【0026】
ＰＶＤまたはＰＬＤを通して製造された第１の核生成層は、多結晶材料（多結晶材料は、複数の柱状材料からなり、柱状材料の間に粒界が存在し、粒界が欠陥を形成する）で作られているため、第１の核生成層は、多くの粒界を有し、結晶品質が悪く、結晶は主に垂直方向に配置される。したがって、核生成層の結晶品質を改善するために、ＰＶＤまたはＰＬＤプロセスを通して第１の核生成層が製造された後、不活性ガスの保護下で第１の核生成層に対して高温アニーリングプロセスが実行され、第１の核生成層の材料の結晶品質を改善し得る。代替的に、核生成層の結晶品質を改善するために、第１の核生成層がＰＶＤまたはＰＬＤプロセスを通して製造された後、第２の核生成層がＭＯＶＣＤプロセスを通して製造され得る。第２の核生成層は、準単結晶材料で作られ得る。本出願の可能な実装形態では、集積回路は、第１の核生成層とバッファ層の間に位置される第２の核生成層をさらに含み得る。第２の核生成層は、ＭＯＣＶＤプロセスを通して製造され、その結果、第２の核生成層内の粒界の量は第１の核生成層中の粒界の量よりも少なくなる。言い換えれば、第２の核生成層は結晶欠陥がより少なく、結晶品質がより良好である。このようにして、バッファ層が第２の核生成層上にエピタキシャル成長されると、より良好な結晶品質が取得されることができる。
【0027】
良好な結晶品質を伴う第２の核生成層が取得されることができることを確実にするために、第２の核生成層によって使用される材料は、第１の核生成層によって使用される材料と同じである必要がある。例えば、ＡｌＳｃＮがＰＶＤまたはＰＬＤプロセスを通して第１の核生成層として基板上に堆積された後、ＡｌＳｃＮはＭＯＣＶＤプロセスを通して第２の核生成層として成長され続け得る。加えて、第１の核生成層と第２の核生成層のものであり、互いに接触している表面におけるＳｃまたはＩｎの原子百分率は同じであることが好ましく、その結果、第１の核生成層と第２の核生成層の格子が完全に一致し、新たな格子欠陥が現れない。例えば、第１の核生成層中のＳｃの原子百分率が１８％である場合、第２の核生成層中のＳｃの原子百分率も１８％である。別の例では、第１の核生成層中のＳｃの原子百分率が０％から１８％に変化する場合、第２の核生成層中のＳｃの原子百分率は１８％である。加えて、ＭＯＶＣＤプロセスが使用されると膜層が遅く成長されるため、第２の核生成層の厚さは薄くてもよく、１００ｎｍ未満、具体的には数ｎｍから数十ｎｍに制御される。
【0028】
本出願の可能な実装形態では、バリア層の厚さが薄いときに２次元電子ガスのより高い表面密度を実現し、高周波での無線周波数ＨＥＭＴデバイスの適用を容易にするために、バリア層を使用して形成された２次元電子ガスの表面密度は１ｅ１３ｃｍ－２より大きい。さらに、バリア層を使用して形成される２次元電子ガスの表面密度は、２ｅ１３ｃｍ－２より大きく、バリア層の２次元電子ガスの表面密度をさらに改善する。
【0029】
本出願の可能な実装形態では、バリア層は、ＡｌＳｃＮ材料、ＡｌＩｎＮ材料、ＡｌＮ材料などを含み得る。これらの材料は、良好な圧電効果を有するため、バリア層の２次元電子ガス濃度が増大されることができ、デバイスにおけるバリア層の厚さの減少に起因するデバイス短チャネル効果が効果的に低減されることができる。加えて、バリア層としてＡｌＳｃＮまたはＡｌＩｎＮ材料が使用されることで、チャネル層とバリア層の間の格子不整合がさらに低減されることができ、結晶品質が改善されることができ、より高品質なエピタキシャル成長材料が取得されることができ、集積回路のデバイス性能および長期信頼性を改善する。具体的には、バリア層としてＡｌＳｃＮまたはＡｌＩｎＮ材料が使用されるとき、ＳｃまたはＩｎの原子百分率は、第１の核生成層におけるＳｃまたはＩｎの原子百分率と同じである。原子百分率は、格子不整合を低減するために、通常４０％未満、好ましくは１５％から２０％の範囲である。Ｓｃの最適原子百分率は１８％であり、Ｉｎの最適原子百分率は１７％である。
【0030】
第３の態様によれば、本出願は、第１の態様または第２の態様のいずれかの事例で提供される集積回路のための製造方法を提供する。本方法は、物理気相成長ＰＶＤプロセスまたはパルスレーザ堆積ＰＬＤプロセスを通して基板上に第１の核生成層を形成するステップ、有機金属化学気相成長ＭＯＣＶＤプロセスを通して第１の核生成層上にバッファ層を形成するステップ、ＭＯＣＶＤプロセスを通してバッファ層上にチャネル層を形成するステップ、ＭＯＣＶＤプロセスまたは分子線エピタキシＭＢＥプロセスを通してチャネル層上にバリア層を形成するステップ、およびバリア層上にソース、ドレイン、およびゲートを別々に形成するステップを含む。
【0031】
ＡｌＮがＭＯＣＶＤプロセスを通して核生成層として製造される場合と比較して、ＰＶＤおよびＰＬＤプロセスを通して製造される第１の核生成層は、基板上の選択性がより低く、すなわち、基板の品質に対する要求が低減され、その結果、後続のチャネル層の材料の成長は基板に依存しない。第１の核生成層は、わずかに低品質または通常品質の基板上への堆積によって取得され得る。取得された第１の核生成層が使用され、バッファ層としてドープされたＧａＮ材料を直接成長され得、次いでチャネル層としてのバッファ層に基づいて高品質のＧａＮ材料がエピタキシャル成長され得る。したがって、基板はＳｉＣまたはＳｉ材料を直接使用し得、その結果、大きな格子不整合を伴うＳｉ基板上に高品質のＧａＮエピタキシャル成長も実施されることができる。
【0032】
加えて、第１の核生成層を製造するためにＭＯＣＶＤプロセスを使用することと比較して、第１の核生成層を製造するためにＰＶＤまたはＰＬＤプロセスを使用することは、第１の核生成層の生成中に高い堆積速度をもたらし、２０％を超える生産能力を節約し、生産コストを大幅に削減することができる。加えて、ＰＶＤまたはＰＬＤプロセスは、８インチから１２インチ以上の基板を支持し得る。
【0033】
本出願の可能な実装形態では、具体的には、基板１上に第１の核生成層を形成するために、ＡｌＳｃＮまたはＡｌＩｎＮターゲットを使用して直接スパッタリングが行われてもよいし、あるいはＡｌターゲット、Ｓｃターゲット（またはＩｎターゲット）、およびアンモニアガスまたは窒素ガスを使用して反応性スパッタリングが行われてもよい。前述のプロセスを通して形成された第１の核生成層中のＳｃまたはＩｎの原子百分率は固定され得る。代替的に、Ａｌターゲット、Ｓｃターゲット（またはＩｎターゲット）、およびアンモニアガスまたは窒素ガスが使用されて反応性スパッタリングを行い、基板上に第１の核生成層を形成するとき、ＳｃターゲットまたはＩｎターゲットの反応性スパッタリング百分率が徐々に増加され、第１の核生成層中のＳｃまたはＩｎの原子百分率を基板からバッファ層に向かう方向に徐々に増加させ、勾配層を形成してもよい。厚い第１の核生成層は、ＰＶＤまたはＰＬＤプロセスを通して製造され得、第１の核生成層の厚さは、１０ｎｍから５００ｎｍ以内に制御さえ得る。
【0034】
本出願の可能な実装形態では、ＰＶＤまたはＰＬＤを通して製造された第１の核生成層は多結晶材料で作られているため、第１の核生成層は多くの粒界を有し、結晶品質が悪く、結晶は主に垂直方向に配置される。したがって、核生成層の結晶品質を改善するために、第１の核生成層がＰＶＤまたはＰＬＤプロセスを通して製造された後、第２の核生成層がＭＯＶＣＤプロセスを通して製造され得る。第２の核生成層は、準単結晶材料で作られ得る。第２の核生成層の粒界の量は、第１の核生成層の粒界の量よりも少ない。言い換えれば、第２の核生成層は結晶欠陥がより少なく、結晶品質がより良好である。このようにして、バッファ層が第２の核生成層上にエピタキシャル成長されると、より良好な結晶品質が取得されることができる。
【0035】
良好な結晶品質を伴う第２の核生成層が取得されることができることを確実にするために、第２の核生成層によって使用される材料は、第１の核生成層によって使用される材料と同じである必要がある。例えば、ＡｌＳｃＮがＰＶＤまたはＰＬＤプロセスを通して第１の核生成層として基板上に堆積された後、ＡｌＳｃＮはＭＯＣＶＤプロセスを通して第２の核生成層として成長され続け得る。加えて、第１の核生成層と第２の核生成層のものであり、互いに接触している表面におけるＳｃまたはＩｎの原子百分率は同じであることが好ましく、その結果、第１の核生成層と第２の核生成層の格子が完全に一致し、新たな格子欠陥が現れない。例えば、第１の核生成層中のＳｃの原子百分率が１８％である場合、第２の核生成層中のＳｃの原子百分率も１８％である。別の例では、第１の核生成層中のＳｃの原子百分率が０％から１８％に徐々に遷移する場合、第２の核生成層中のＳｃの原子百分率は１８％である。加えて、ＭＯＶＣＤプロセスが使用されると膜層が遅く成長されるため、第２の核生成層の厚さは薄くてもよく、１００ｎｍ未満、具体的には数ｎｍから数十ｎｍに制御される。
【0036】
本出願の可能な実装形態では、基板上に第１の核生成層を形成した後、不活性ガスの保護下で第１の核生成層に対して高温アニーリングプロセスがさらに実行され、第１の核生成層の材料の結晶品質を改善し得る。具体的には、アニーリング温度は１５００度から１９００度内に制御されればよく、アニーリング温度は１６００度から１８００度内に制御されることが好ましい。アニーリング継続時間は、１時間から５時間以内、好ましくは２時間から３時間以内である。不活性ガスは、具体的には、アルゴンガスまたは窒素ガスであり得る。
【0037】
第４の態様によれば、電子デバイスが提供される。電子デバイスは、回路基板、および回路基板上に配置された第１の態様または第２の態様の実装形態による集積回路を含む。
【0038】
第５の態様によれば、電力増幅器が提供される。電力増幅器は、回路基板、および回路基板上に配置された第１の態様または第２の態様の実装形態による集積回路を含む。
【0039】
第３の態様から第５の態様のいずれか１つによって達成され得る技術的効果については、第１の態様または第２の態様の任意の可能な設計によって達成され得る技術的効果の説明を参照されたい。本明細書では詳細は再び説明されない。
【図面の簡単な説明】
【0040】
【図1a】無線周波数用途のためのデプリーションモードのＨＥＭＴデバイスの構造の概略図である。
【図1b】電力印加のためのエンハンスメントモードのＨＥＭＴデバイスの構造の概略図である。
【図2】ヘテロエピタキシャル構造の格子不整合および熱不整合の概略図である。
【図3a】ヘテロエピタキシャル構造に勾配層を追加する構造の概略図である。
【図3b】ヘテロエピタキシャル構造にバッファ層を追加する構造の概略図である。
【図4】本発明の一実施形態による集積回路の断面構造の概略図である。
【図5a】異なる材料間の格子定数の比較図である。
【図5b】第１の核生成層の厚さと第１の核生成層中のＳｃまたはＩｎの原子百分率の関係の概略図である。
【図5c】第１の核生成層の厚さと第１の核生成層中のＳｃまたはＩｎの原子百分率の関係の別の概略図である。
【図5d】多結晶材料で作られた第１の核生成層の構造の概略図である。
【図6a】本発明の一実施形態による別の集積回路の断面構造の概略図である。
【図6b】核生成層の厚さと核生成層中のＳｃまたはＩｎの原子百分率の関係の概略図である。
【図6c】核生成層の厚さと核生成層中のＳｃまたはＩｎの原子百分率の関係の別の概略図である。
【図7】本出願の一実施形態による集積回路のための製造方法の概略フローチャートである。
【図9】本出願の一実施形態による集積回路のための別の製造方法の概略フローチャートである。
【図11】本出願の一実施形態による集積回路のための別の製造方法の概略フローチャートである。
【発明を実施するための形態】
【0041】
本出願の目的、技術的解決策、および利点をより明確にするために、以下は、添付図面を参照して本出願を詳細にさらに説明する。
【0042】
ＧａＮ半導体材料は、ワイドバンドギャップ、高い破壊電界強度、高い分極係数、高い電子移動度、高い飽和電子ドリフト速度などの性能上の利点を有し、パワーエレクトロニクスおよび無線周波数の分野での大きな応用の見込みを有する。ＧａＮ系ＨＥＭＴデバイスは、ＡｌＧａＮ／ＧａＮヘテロ接合界面での分極効果により発生した２次元電子ガスを主に使用して、高い電子移動度を実現している。このデバイスは、高耐電圧、高電力密度、高加工速度などの利点を有する。
【0043】
本出願は、マイクロ波無線周波数デバイス、電力電子デバイスなどを含むマイクロエレクトロニクスの分野に適用されてもよく、光電子デバイスまたはマイクロエレクトロニクスの別の分野に拡張されてもよい。マイクロ波無線周波数デバイスは、主に電力増幅器としてＧａＮデバイスを使用する。電力増幅器の機能は、基地局のアクティブアンテナユニット（ａｃｔｉｖｅ ａｎｔｅｎｎａ ｕｎｉｔ、ＡＡＵ）内の無線周波数信号を増幅し、次いでアンテナを通して無線周波数信号を送信することである。電力電子デバイスは、主にＧａＮデバイスを電力スイッチとして使用し、携帯電話などの端末製品のための高速充電を可能にし、ＬＩＤＡＲのスイッチなどとして機能する。
【0044】
図１ａを参照されたい。現在主にデプリーションモード（Ｄ－Ｍｏｄｅ）ＨＥＭＴデバイスである、無線周波数（ＲＦ）用途のためのＨＥＭＴデバイスは、通常、基板として半絶縁ＳｉＣを使用する。次いで、核生成層としてＡｌＮ材料がエピタキシャル成長され、最後に電極が製造されＲＦ ＨＥＭＴデバイスを取得する。
【0045】
図１ｂを参照されたい。電力用途のためのＨＥＭＴデバイスは、基板の材料として主にＳｉを使用する。核生成層としてＳｉ材料に基づいて厚さ５０ ｎｍから３００ ｎｍの厚いＡｌＮ材料がエピタキシャル成長される。次いで、ＡｌＧａＮ材料がバッファ層としてエピタキシャル成長されたり、ＡｌＮ／ＧａＮの超格子がバッファ層としてエピタキシャル成長されたりして、Ｓｉと窒化物の格子不整合および熱膨張係数不整合をバッファする。次いで、ＧａＮ材料、ＡｌＧａＮ材料などがエピタキシャル成長され、さらにＡｌＧａＮバリア層上にｐ－ＧａＮ層が製造され、エンハンスメントモード（Ｅ－ｍｏｄｅ）のＨＥＭＴを実現する。
【0046】
図２を参照されたい。現在量産されているすべてのＧａＮ系ＨＥＭＴデバイスは、ヘテロ基板を使用しており、ＭＯＣＶＤ法を使用してＧａＮ材料がヘテロエピタキシャル成長される。ＲＦ ＨＥＭＴデバイスは、通常、半絶縁ＳｉＣを基板として使用する。ＳｉＣとＧａＮの間の格子不整合は約３．５％であり、ＧａＮとＳｉＣの間の熱不整合は３３．１％であるため、転位およびエピタキシャル層の亀裂の問題が引き起こされる可能性がある。この転位欠陥などもデバイス中に残り、デバイスの性能および長期信頼性に影響する。電力用途のためのＨＥＭＴデバイスは、通常、基板としてＳｉを使用する。ＧａＮとＳｉの間の格子不整合率は１６．９％に達し、ＧａＮとＳｉの間の熱膨張係数不整合（すなわち、熱的不整合）は５６％に達する。したがって、Ｓｉ基板上へのＧａＮのエピタキシャル成長およびＧａＮのヘテロ構造は、応力制御および欠陥制御に関して厳しい課題に直面している。
【0047】
エピタキシャル層材料の格子定数の違いにより、基板とＧａＮエピタキシャル層の間の界面に高密度転位欠陥が生じる。エピタキシャル成長プロセスでは、ほとんどの転位がエピタキシャル層を貫通し、これはエピタキシャル層の結晶品質に深刻に影響する。加えて、２つの層の熱膨張係数が一致しないため、エピタキシャル層が高温で成長した後の冷却プロセスにおいて、エピタキシャル層全体の内部応力が大きく蓄積し、反りが発生してエピタキシャル層に亀裂が発生する。基板のサイズが大きくなるにつれて、反りおよび亀裂現象はますます明白になる。
【0048】
現在、ＧａＮが基板上にヘテロエピタキシャル成長される際に存在する応力問題を解決するために、挿入層およびバッファ層が広く使用されている。２つの主流の応力調整解決策については、図３ａおよび図３ｂを参照されたい。このエピタキシャル構造は複雑であり、過度に厚いバッファ層または勾配層を必要とする。加えて、エピタキシャル成長したＧａＮ層のエッジ上に亀裂が容易に生成され、亀裂が中央まで連続的に延びている。
【0049】
前述の課題は、エピタキシに大きな課題をもたらす。欠陥部分が検出されることができれば、エッジの使用面積が低減され得る。欠陥部分が検出または傍受されない場合、デバイスが製造された後にデバイスの信頼性に対するリスクがもたらされ得る。加えて、前述の課題は、将来の８インチのシリコン基板、または１２インチなどのより大きなシリコン基板のエピタキシにも大きな課題をもたらす。
【0050】
したがって、本出願の実施形態は、前述の問題を解決することができる集積回路、その製造方法、電力増幅器、および電子デバイスを提供する。以下では、特定の添付図面および実施形態を参照して、集積回路、その製造方法、電力増幅器、および電子デバイスを詳細に説明する。
【0051】
以下の実施形態で使用される用語は、特定の実施形態を説明するためのものにすぎず、本出願を限定するためのものではない。本明細書および本出願の添付の特許請求の範囲で使用される単数形の「ｏｎｅ」、「ａ」、「ｔｈｅ ｆｏｒｅｇｏｉｎｇ」、「ｔｈｉｓ」、および「ｔｈｅ ｏｎｅ」という用語は、文脈において明確に特に指定されない限り、「ｏｎｅ ｏｒ ｍｏｒｅ（１つまたは複数）」などの表現も含むことが意図されている。
【0052】
本明細書で説明される「一実施形態」、「いくつかの実施形態」などへの言及は、本出願の１つまたは複数の実施形態が、実施形態を参照して説明される特定の特徴、構造、または特性を含むことを示す。したがって、本明細書の様々な箇所に現れる「一実施形態において」、「いくつかの実施形態において」、「いくつかの他の実施形態において」、および「他の実施形態において」などの記述は、必ずしも同じ実施形態を指すとは限らない。代わりに、これらの記述は、別の方法で特に強調されない限り、「すべてではないが１つまたは複数の実施形態」を意味する。「含む」、「備える」、「有する」という用語、およびそれらの変形はすべて、特に明記しない限り、「含むが限定されない」ということを意味する。
【0053】
図４は、本出願の一実施形態による集積回路の断面構造の概略図の一例を示す。図４を参照されたい。本出願のこの実施形態において、集積回路は、基板１、基板１上に位置される第１の核生成層２、第１の核生成層２上に位置されるバッファ層３、バッファ層３上に位置されるチャネル層４、チャネル層４上に位置されるバリア層５、ならびにバリア層５上に別々に位置されるソース６、ドレイン７、およびゲート８を含み得る。バッファ層３の転位密度は、１ｅ８ｃｍ－２未満である。
【0054】
本願のこの実施形態で提供される集積回路では、バッファ層３の転位密度が１ｅ８ｃｍ－２未満であるため、より高品質のエピタキシャル成長材料が取得されることができ、集積回路のデバイス性能および長期信頼性を改善する。
【0055】
さらに、本出願のこの実施形態では、バッファ層３の転位密度が１ｅ６ｃｍ－２未満にさらに制御され得、結晶品質がさらに改善されることができ、より高品質のエピタキシャル成長材料が取得されることができ、集積回路のデバイス性能および長期信頼性を改善する。
【0056】
本出願のこの実施形態では、第１の核生成層２とバッファ層３の間の格子不整合を２％未満に制御され得るので、結晶品質が改善されることができ、より高品質のエピタキシャル成長材料が取得されることができ、集積回路のデバイス性能および長期信頼性を改善する。
【0057】
具体的には、本出願のこの実施形態では、集積回路は、高電子移動度トランジスタ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ，ＨＥＭＴ）であってもよい。
【0058】
具体的には、本出願のこの実施形態では、バッファ層３は、ドープされたＧａＮまたはドープされたＡｌＧａＮを含み得、第１の核生成層２は、ＡｌＳｃＮ材料、ＡｌＩｎＮ材料などを含み得る。バッファ層３のドーピング材料は、Ｆｅ、Ｃなどであり得、ＦｅまたはＣをドーピングすることによってバッファ層３の抵抗率が改善され得る。以下では、バッファ層３が説明のためにＧａＮ材料を使用する一例を使用する。図５ａは、異なる材料間の格子定数の比較図の一例を示す。図５ａを参照されたい。ＡｌＮの格子定数は、ＧａＮの格子定数よりも小さい。従来技術では、核生成層としてＡｌＮが使用され、ＡｌＮとＧａＮの間には格子不整合が存在する。エピタキシャル成長したＧａＮには格子転位が存在し、格子欠陥の原因となり結晶品質に影響する。本出願では、第１の核生成層２がＡｌＳｃＮ材料を使用するとき、ＡｌＳｃＮ中のＳｃ原子は、ＡｌとＮの間の原子間隔を増加させ、格子定数を増加させて、ＧａＮ材料との良好な格子整合を実現し、最小格子不整合を達成し得る。同様に、本出願では、第１の核生成層２がＡｌＩｎＮ材料を使用するとき、ＡｌＩｎＮ中のＩｎ原子は、ＡｌとＮの間の原子間隔を増加させ、格子定数を増加させて、ＧａＮ材料との良好な格子整合を実現し、最小格子不整合を達成し得る。加えて、具体的には、第１の核生成層２の材料中のＳｃまたはＩｎの百分率が調整され、ＧａＮ材料との良好な格子整合を実現し、最小の格子不整合を達成し得る。
【0059】
具体的には、本出願のこの実施形態では、第１の核生成層２中のＳｃまたはＩｎの原子百分率は通常４０％未満なので、第１の核生成層２とバッファ層３の間の格子不整合は２％未満であり得る。加えて、第１の核生成層２中のＳｃまたはＩｎの百分率が０％から徐々に増加するにつれて、ＧａＮとの格子不整合が徐々に減少する。さらに、本出願のこの実施形態では、第１の核生成層２中のＳｃまたはＩｎの原子百分率は、１５％から２０％の範囲であり得る。好ましくは、本出願のこの実施形態では、図５ａを参照すると、第１の核生成層２中のＳｃの原子百分率が１８．７５％、すなわちＡｌ０．８１２５Ｓｃ０．１８７５Ｎに達すると、ＡｌＳｃＮ材料の格子とＧａＮ材料の格子とが完全に一致し、原子間の不整合が最も小さくなる。第１の核生成層２中のＩｎの原子百分率が１７％、すなわちＡｌ０．８３Ｉｎ０．１７Ｎに達すると、ＡｌＩｎＮ材料の格子とＧａＮ材料の格子とが完全に一致し、原子間の不整合が最も小さくなる。
【0060】
本出願のこの実施形態では、第１の核生成層２がＡｌＳｃＮまたはＡｌＩｎＮを使用して製造されるとき、第１の核生成層２は、具体的には物理気相成長（ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ、ＰＶＤ）またはパルスレーザ堆積（Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ、ＰＬＤ）プロセスを通して製造され得る。ＡｌＮがＭＯＣＶＤプロセスを通して核生成層として製造される場合と比較して、ＰＶＤおよびＰＬＤプロセスを通して製造される第１の核生成層２は、基板１上の選択性がより低く、すなわち、基板１の品質に対する要求が低減され、その結果、後続のチャネル層４の材料の成長は基板１に依存しない。第１の核生成層２は、わずかに低品質または通常品質の基板１上への堆積によって取得され得る（これは、基板１の表面上の欠陥要件が厳密ではなく、マクロ欠陥が許容され得ることを意味する）。取得された第１の核生成層２が使用され、バッファ層３としてドープされたＧａＮ材料を直接成長され得、次いでチャネル層４としてのバッファ層３に基づいて高品質のＧａＮ材料がエピタキシャル成長され得る。したがって、基板１はＳｉＣまたはＳｉ材料を直接使用し得、その結果、大きな格子不整合を伴うＳｉ基板上に高品質のＧａＮエピタキシャル成長も実施されることができる。
【0061】
図５ａを参照されたい。本出願の別の実施形態では、基板１がＳｉＣ材料を使用するとき、第１の核生成層２がＡｌＳｃＮ材料、ＡｌＩｎＮ材料などを使用する場合と比較して、ＳｉＣの格子定数はＡｌＮの格子定数により近い。したがって、第１の核生成層２の異なる位置におけるＳｃまたはＩｎの原子百分率が調整され得、具体的には、第１の核生成層２のものである、基板１と接触している表面におけるＳｃまたはＩｎの原子百分率は、第１の核生成層２のものである、バッファ層３と接触している表面におけるＳｃまたはＩｎの原子百分率よりも小さくなるように調整され、その結果、第１の核生成層２のものである、基板１と接触している表面の格子定数は、第１の核生成層２のものである、バッファ層３と接触している表面の格子定数よりも小さくなる。このようにして、第１の核生成層２のものであり、基板１と接触している表面の格子定数はＳｉＣの格子定数により近く、その結果、第１の核生成層２と基板１の間の接触界面における格子整合はより良好であり、第１の核生成層のものであり、バッファ層３と接触している表面の格子定数はバッファ層３の格子定数に近く、その結果、第１の核生成層２とバッファ層３の間の接触界面における格子整合はより良好であり、第１の核生成層２およびバッファ層３の格子欠陥を低減し、結晶品質を改善する。
【0062】
図５ｂおよび図５ｃは、第１の核生成層の厚さと第１の核生成層中のＳｃまたはＩｎの原子百分率の関係の概略図の例を示す。図５ｂおよび図５ｃを参照されたい。本出願のこの実施形態では、第１の核生成層２がＡｌＳｃＮ材料などを使用するとき、第１の核生成層２中のＳｃの原子百分率は０％から１８％に変化し得るので、第１の核生成層２は勾配層として使用される。勾配層のものありであり、基板１と接触している表面の材料は、ＳｉＣの格子と最も一致するために、ＡｌＮである。勾配層中のＳｃの原子百分率は徐々に増加する。漸進的な増加は、直線的な増加、図５ｂを参照した段階的な増加、図５ｃを参照した放物線的な増加などを含む、複数の増加傾向として理解され得る。勾配層のものであり、バッファ層３と接触している表面上のＡｌＳｃＮ中のＳｃの原子百分率は、ＧａＮの格子と一致するために、最大である。第１の核生成層２がＡｌＩｎＮ材料などを使用するとき、第１の核生成層２中のＩｎの原子百分率は０％から１７％に変化し得るので、第１の核生成層２は勾配層として使用される。勾配層のものありであり、基板１と接触している表面の材料は、ＳｉＣの格子と最も一致するために、ＡｌＮである。勾配層中のＩｎの原子百分率は徐々に増加する。漸進的な増加は、直線的な増加、図５ｂを参照した段階的な増加、図５ｃを参照した放物線的な増加などを含む、複数の増加傾向として理解され得る。勾配層のものであり、バッファ層３と接触している表面上のＡｌＩｎＮ中のＩｎの原子百分率は、ＧａＮの格子と一致するために、最大である。
【0063】
本出願のこの実施形態では、第１の核生成層２を製造するためにＭＯＣＶＤプロセスを使用することと比較して、第１の核生成層２を製造するためにＰＶＤまたはＰＬＤプロセスを使用することは、第１の核生成層２の生成中に高い堆積速度をもたらし、２０％を超える生産能力を節約し、生産コストを大幅に削減することができる。加えて、ＰＶＤまたはＰＬＤプロセスは、８インチから１２インチ以上の基板を支持し得る。具体的には、基板１上に第１の核生成層２を形成するために、ＡｌＳｃＮまたはＡｌＩｎＮターゲットを使用して直接スパッタリングが行われてもよいし、あるいはＡｌターゲット、Ｓｃターゲット（またはＩｎターゲット）、およびアンモニアガスまたは窒素ガスを使用して反応性スパッタリングが行われてもよい。前述のプロセスを通して形成された第１の核生成層２中のＳｃまたはＩｎの原子百分率は固定され得る。代替的に、Ａｌターゲット、Ｓｃターゲット（またはＩｎターゲット）、およびアンモニアガスまたは窒素ガスが使用されて反応性スパッタリングを行い、基板１上に第１の核生成層２を形成するとき、ＳｃターゲットまたはＩｎターゲットの反応性スパッタリング百分率が徐々に増加され、第１の核生成層２中のＳｃまたはＩｎの原子百分率を基板１からバッファ層３に向かう方向に徐々に増加させ、勾配層を形成してもよい。厚い第１の核生成層２は、ＰＶＤまたはＰＬＤプロセスを通して製造され得、第１の核生成層２の厚さは、１０ｎｍから５００ｎｍ以内に制御さえ得る。
【0064】
図５ｄは、多結晶材料で作られた第１の核生成層の構造の概略図の一例を示す。図５ｄを参照されたい。ＰＶＤまたはＰＬＤを通して製造された第１の核生成層２は、多結晶材料（多結晶材料は、複数の柱状材料からなり、柱状材料の間に粒界が存在し、粒界が欠陥を形成する）で作られているため、第１の核生成層２は、多くの粒界を有し、結晶品質が悪く、結晶は主に垂直方向に配置される。したがって、核生成層の結晶品質を改善するために、ＰＶＤまたはＰＬＤプロセスを通して第１の核生成層２が製造された後、不活性ガスの保護下で第１の核生成層２に対して高温アニーリングプロセスが実行され、第１の核生成層２の材料の結晶品質を改善し得る。代替的に、核生成層の結晶品質を改善するために、第１の核生成層２がＰＶＤまたはＰＬＤプロセスを通して製造された後、第２の核生成層がＭＯＶＣＤプロセスを通して製造され得る。第２の核生成層は、準単結晶材料で作られ得る。図６ａは、本出願の一実施形態による別の集積回路の断面構造の概略図の一例を示す。図６ａを参照されたい。本出願の別の実施形態では、集積回路は、第１の核生成層２とバッファ層３の間に位置される第２の核生成層９をさらに含み得る。第２の核生成層９は、ＭＯＣＶＤプロセスを通して製造され、その結果、第２の核生成層９内の粒界の量は第１の核生成層中の粒界の量よりも少なくなる。言い換えれば、第２の核生成層９は結晶欠陥がより少なく、結晶品質がより良好である。このようにして、バッファ層３が第２の核生成層９上にエピタキシャル成長されると、より良好な結晶品質が取得されることができる。
【0065】
図６ｂおよび図６ｃは、核生成層の厚さと核生成層中のＳｃまたはＩｎの原子百分率の関係の概略図の例を示す。良好な結晶品質を伴う第２の核生成層９が取得されることができることを確実にするために、第２の核生成層９によって使用される材料は、第１の核生成層１によって使用される材料と同じである必要があることは注目に値する。例えば、ＡｌＳｃＮがＰＶＤまたはＰＬＤプロセスを通して第１の核生成層２として基板１上に堆積された後、ＡｌＳｃＮはＭＯＣＶＤプロセスを通して第２の核生成層９として成長され続け得る。加えて、第１の核生成層２と第２の核生成層９のものであり、互いに接触している表面におけるＳｃまたはＩｎの原子百分率は同じであることが好ましく、その結果、第１の核生成層２と第２の核生成層９の格子が完全に一致し、新たな格子欠陥が現れない。例えば、第１の核生成層２中のＳｃの原子百分率が１８％である場合、第２の核生成層９中のＳｃの原子百分率も１８％である。別の例については、図６ｂおよび図６ｃを参照されたい。第１の核生成層２中のＳｃの原子百分率が０％から１８％に変化する場合、第２の核生成層９中のＳｃの原子百分率は１８％である。加えて、ＭＯＶＣＤプロセスが使用されると膜層が遅く成長されるため、第２の核生成層９の厚さは薄くてもよく、１００ｎｍ未満、具体的には数ｎｍから数十ｎｍに制御される。
【0066】
本出願のこの実施形態では、チャネル層４はＧａＮ材料を含み得る。バッファ層３、チャネル層４、およびバリア層５はすべて、単結晶材料を取得するためにＭＯＣＶＤプロセスによって製造され得る。バッファ層３およびチャネル層４の厚さは、５μｍ未満であり得る。
【0067】
本出願のこの実施形態では、バリア層５の厚さが薄いときに２次元電子ガスのより高い表面密度を実現し、高周波での無線周波数ＨＥＭＴデバイスの適用を容易にするために、バリア層５を使用して形成され得る２次元電子ガスの表面密度は１ｅ１３ｃｍ－２より大きい。さらに、バリア層５を使用して形成され得る２次元電子ガスの表面密度は、２ｅ１３ｃｍ－２より大きく、バリア層５の２次元電子ガスの表面密度をさらに改善する。
【0068】
本出願のこの実施形態では、バリア層５は、ＡｌＳｃＮ材料、ＡｌＩｎＮ材料、ＡｌＮ材料などを含み得る。これらの材料は、良好な圧電効果を有するため、バリア層５の２次元電子ガス濃度が増大されることができ、デバイスにおけるバリア層５の厚さの減少に起因するデバイス短チャネル効果が効果的に低減されることができる。加えて、バリア層５としてＡｌＳｃＮまたはＡｌＩｎＮ材料が使用されることで、チャネル層４とバリア層５の間の格子不整合がさらに低減されることができ、結晶品質が改善されることができ、より高品質なエピタキシャル成長材料が取得されることができ、集積回路のデバイス性能および長期信頼性を改善する。具体的には、バリア層５としてＡｌＳｃＮまたはＡｌＩｎＮ材料が使用されるとき、ＳｃまたはＩｎの原子百分率は、第１の核生成層におけるＳｃまたはＩｎの原子百分率と同じである。原子百分率は、格子不整合を低減するために、通常４０％未満、好ましくは１５％から２０％の範囲である。Ｓｃの最適原子百分率は１８％であり、Ｉｎの最適原子百分率は１７％である。
【0069】
本出願の実施形態で提供される集積回路の理解を容易にするために、以下は、添付の図面を参照してその製造方法を詳細に説明する。図７は、本出願の一実施形態による集積回路の製造方法の概略フローチャートの一例を示す。図８は、図７で提供された製造方法の各ステップが完了した後の構造の概略図の一例を示す。図７および図８を参照されたい。集積回路は、以下の製造方法を使用して製造され得、本方法は、以下のステップを含む。
【0070】
Ｓ１：ＰＶＤプロセスまたはＰＬＤプロセスを通して基板１上に第１の核生成層２を形成する。図８のａを参照されたい。
【0071】
ＡｌＮがＭＯＣＶＤプロセスを通して核生成層として製造される場合と比較して、ＰＶＤおよびＰＬＤプロセスを通して製造される第１の核生成層２は、基板１上の選択性がより低く、すなわち、基板１の品質に対する要求が低減され、その結果、後続のチャネル層４の材料の成長は基板１に依存しない。第１の核生成層２は、わずかに低品質または通常品質の基板１上への堆積によって取得され得る。取得された第１の核生成層２が使用され、バッファ層３としてドープされたＧａＮ材料を直接成長され得、次いでチャネル層４としてのバッファ層３に基づいて高品質のＧａＮ材料がエピタキシャル成長され得る。したがって、基板１はＳｉＣまたはＳｉ材料を直接使用し得、その結果、大きな格子不整合を伴うＳｉ基板上に高品質のＧａＮエピタキシャル成長も実施されることができる。
【0072】
加えて、第１の核生成層２を製造するためにＭＯＣＶＤプロセスを使用することと比較して、第１の核生成層２を製造するためにＰＶＤまたはＰＬＤプロセスを使用することは、第１の核生成層２の生成中に高い堆積速度をもたらし、２０％を超える生産能力を節約し、生産コストを大幅に削減することができる。加えて、ＰＶＤまたはＰＬＤプロセスは、８インチから１２インチ以上の基板を支持し得る。
【0073】
具体的には、基板１上に第１の核生成層２を形成するために、ＡｌＳｃＮまたはＡｌＩｎＮターゲットを使用して直接スパッタリングが行われてもよいし、あるいはＡｌターゲット、Ｓｃターゲット（またはＩｎターゲット）、およびアンモニアガスまたは窒素ガスを使用して反応性スパッタリングが行われてもよい。前述のプロセスを通して形成された第１の核生成層２中のＳｃまたはＩｎの原子百分率は固定され得る。代替的に、Ａｌターゲット、Ｓｃターゲット（またはＩｎターゲット）、およびアンモニアガスまたは窒素ガスが使用されて反応性スパッタリングを行い、基板１上に第１の核生成層２を形成するとき、ＳｃターゲットまたはＩｎターゲットの反応性スパッタリング百分率が徐々に増加され、基板１からバッファ層３に向かう方向で第１の核生成層２中のＳｃまたはＩｎの原子百分率を徐々に増加させて勾配層を形成し得る。厚い第１の核生成層２は、ＰＶＤまたはＰＬＤプロセスを通して製造され得、第１の核生成層２の厚さは、１０ｎｍから５００ｎｍ以内に制御さえ得る。
【0074】
Ｓ２：ＭＯＣＶＤプロセスを通して第１の核生成層２上にバッファ層３を形成する。図８のｂを参照されたい。
【0075】
具体的には、ドープされたＧａＮまたはドープされたＡｌＧａＮが選択されバッファ層３を形成し得る。バッファ層３のドーピング材料はＦｅ、Ｃなどであってもよく、ＦｅまたはＣをドーピングすることによってバッファ層３の抵抗率が改善され得る。第１の核生成層２の材料の格子がバッファ層３の材料の格子と一致すると、その結果、第１の核生成層２上に成長したバッファ層３の転位欠陥などが低減されることができ、結晶品質が改善されることができ、より高品質のエピタキシャル成長材料が取得されることができ、集積回路のデバイス性能および長期信頼性を改善する。具体的には、ＭＯＣＶＤを通して製造されたバッファ層３の厚さは５μｍ未満に制御され得る。
【0076】
Ｓ３：ＭＯＣＶＤプロセスを通してバッファ層３上にチャネル層４を形成する。図８のｂを参照されたい。
【0077】
具体的には、ＧａＮ材料が選択されチャネル層４を形成し得る。ＭＯＣＶＤを通して製造されたチャネル層４の厚さは５μｍ未満に制御され得る。
【0078】
Ｓ４：ＭＯＣＶＤプロセスまたは分子線エピタキシ（ｍｏｌｅｃｕｌａｒ ｂｅａｍ ｅｐｉｔａｘｙ、ＭＢＥ）プロセスを通してチャネル層４上にバリア層５を形成する。図８のｃを参照されたい。
【0079】
具体的には、ＡｌＳｃＮ材料、ＡｌＩｎＮ材料、ＡｌＮ材料などが選択されバリア層５を形成し得る。これらの材料は、良好な圧電効果を有するため、バリア層５の２次元電子ガス濃度が増大されることができ、デバイスにおけるバリア層５の厚さの減少に起因するデバイス短チャネル効果が効果的に低減されることができる。加えて、バリア層５としてＡｌＳｃＮまたはＡｌＩｎＮ材料が使用されることで、チャネル層４とバリア層５の間の格子不整合がさらに低減されることができ、結晶品質が改善されることができ、より高品質なエピタキシャル成長材料が取得されることができ、集積回路のデバイス性能および長期信頼性を改善する。
【0080】
Ｓ５：バリア層５上にソース６、ドレイン７、およびゲート８を別々に形成する。図８のｄを参照されたい。
【0081】
図９は、本出願の一実施形態による集積回路の別の製造方法の概略フローチャートの一例を示す。図１０は、図９で提供された製造方法の各ステップが完了した後の構造の概略図の一例を示す。図９および図１０を参照されたい。本出願で提供される別の製造方法では、基板上に第１の核生成層を形成するステップＳ１の後に、本方法は、Ｓ１１をさらに含み得る、すなわち、ＭＯＣＶＤプロセスを通して第１の核生成層上に第２の核生成層を形成する。図１０のａ１を参照されたい。
【0082】
ＰＶＤまたはＰＬＤを通して製造された第１の核生成層２は多結晶材料で作られているため、第１の核生成層２は多くの粒界を有し、結晶品質が悪く、結晶は主に垂直方向に配置される。したがって、核生成層の結晶品質を改善するために、第１の核生成層２がＰＶＤまたはＰＬＤプロセスを通して製造された後、第２の核生成層９がＭＯＶＣＤプロセスを通して製造され得る。第２の核生成層９は、準単結晶材料で作られ得る。第２の核生成層９の粒界の量は、第１の核生成層の粒界の量よりも少ない。言い換えれば、第２の核生成層９は結晶欠陥がより少なく、結晶品質がより良好である。このようにして、バッファ層３が第２の核生成層９上にエピタキシャル成長されると、より良好な結晶品質が取得されることができる。
【0083】
良好な結晶品質を伴う第２の核生成層９が取得されることができることを確実にするために、第２の核生成層９によって使用される材料は、第１の核生成層１によって使用される材料と同じである必要があることは注目に値する。例えば、ＡｌＳｃＮがＰＶＤまたはＰＬＤプロセスを通して第１の核生成層２として基板１上に堆積された後、ＡｌＳｃＮはＭＯＣＶＤプロセスを通して第２の核生成層９として成長され続け得る。加えて、第１の核生成層２と第２の核生成層９のものであり、互いに接触している表面におけるＳｃまたはＩｎの原子百分率は同じであることが好ましく、その結果、第１の核生成層２と第２の核生成層９の格子が完全に一致し、新たな格子欠陥が現れない。例えば、第１の核生成層２中のＳｃの原子百分率が１８％である場合、第２の核生成層９中のＳｃの原子百分率も１８％である。別の例では、第１の核生成層２中のＳｃの原子百分率が０％から１８％に徐々に遷移する場合、第２の核生成層９中のＳｃの原子百分率は１８％である。加えて、ＭＯＶＣＤプロセスが使用されると膜層が遅く成長されるため、第２の核生成層９の厚さは薄くてもよく、１００ ｎｍ未満、具体的には数ｎｍから数十ｎｍに制御される。
【0084】
図１１は、本出願の一実施形態による集積回路の別の製造方法の概略フローチャートの一例を示す。図１２は、図１１で提供された製造方法の各ステップが完了した後の構造の概略図の一例を示す。任意選択の解決策では、図１１および図１２を参照されたい。基板上に第１の核生成層を形成するステップＳ１の後、本方法は、Ｓ１２をさらに含み得る、すなわち、第１の核生成層２の材料の結晶品質を改善するために、不活性ガスの保護下で第１の核生成層２に対して高温アニーリングプロセスが実行される。図１２のａ２を参照されたい。
【0085】
具体的には、アニーリング温度は１５００度から１９００度内に制御されればよく、アニーリング温度は１６００度から１８００度内に制御されることが好ましい。アニーリング継続時間は、１時間から５時間以内、好ましくは２時間から３時間以内である。不活性ガスは、具体的には、アルゴンガスまたは窒素ガスであり得る。
【0086】
本出願の一実施形態は、電子デバイスをさらに提供する。電子デバイスは、本出願の前述の実施形態で提供される回路基板および任意の集積回路を含み得る。集積回路は、回路基板上に配置される。電子デバイスの問題解決原理は、前述の集積回路と同様である。したがって、電子デバイスの実装形態については、前述の集積回路の実装形態を参照されたく、詳細は再び記載されない。
【0087】
本出願の一実施形態は、電力増幅器をさらに提供する。電力増幅器は、本出願の前述の実施形態で提供される回路基板および任意の集積回路を含み得る。集積回路は、回路基板上に配置される。電力増幅器の問題解決原理は、前述の集積回路と同様である。したがって、電力増幅器の実装形態については、前述の集積回路の実装形態を参照されたく、詳細は再び記載されない。
【0088】
おそらく、当業者は、この出願の範囲から逸脱することなく、この出願に対して様々な変更および変形を成すことができる。本出願は、本出願のそれらの改変および変形を、それらが本出願の特許請求の範囲およびその均等な技術の範囲内にある限りにおいて範囲として含むことを意図されている。
【符号の説明】
【0089】
１ 基板
２ 第１の核生成層
３ バッファ層
４ チャネル層
５ バリア層
６ ソース
７ ドレイン
８ ゲート
９ 第２の核生成層
２ 第１の核生成層
３ バッファ層
４ チャネル層
５ バリア層
６ ソース
７ ドレイン
８ ゲート
９ 第２の核生成層
【図1a】
【図1b】
【図2】
【図3a】
【図3b】
【図4】
【図5a】
【図5b】
【図5c】
【図5d】
【図6a】
【図6b】
【図6c】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【手続補正書】
【提出日】2024-06-05
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正の内容】
【0002】
通常、有機金属化学気相成長（ＭＯＣＶＤ）法に基づくヘテロ基板上へのヘテロエピタキシャル成長を通して取得される集積回路では、集積回路の性能および信頼性を改善される必要がある。
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正の内容】
【0004】
第１の態様によれば、本出願は、基板１、基板上に位置される第１の核生成層、第１の核生成層上に位置されるバッファ層、バッファ層上に位置されるチャネル層、チャネル層上に位置されるバリア層、ならびにバリア層上に別々に位置されるソース、ドレイン、およびゲートを含む集積回路を提供する。バッファ層の転位密度は、１ｅ８ｃｍ－２未満である。具体的には、集積回路は、高電子移動度トランジスタ（ＨＥＭＴ）であってもよい。
【手続補正3】
【補正対象書類名】明細書
【補正対象項目名】００４３
【補正方法】変更
【補正の内容】
【0043】
本出願は、マイクロ波無線周波数デバイス、電力電子デバイスなどを含むマイクロエレクトロニクスの分野に適用されてもよく、光電子デバイスまたはマイクロエレクトロニクスの別の分野に拡張されてもよい。マイクロ波無線周波数デバイスは、主に電力増幅器としてＧａＮデバイスを使用する。電力増幅器の機能は、基地局のアクティブアンテナユニット（ＡＡＵ）内の無線周波数信号を増幅し、次いでアンテナを通して無線周波数信号を送信することである。電力電子デバイスは、主にＧａＮデバイスを電力スイッチとして使用し、携帯電話などの端末製品のための高速充電を可能にし、ＬＩＤＡＲのスイッチなどとして機能する。
【手続補正4】
【補正対象書類名】明細書
【補正対象項目名】００５７
【補正方法】変更
【補正の内容】
【0057】
具体的には、本出願のこの実施形態では、集積回路は、高電子移動度トランジスタ（ＨＥＭＴ）であってもよい。
【手続補正5】
【補正対象書類名】明細書
【補正対象項目名】００６０
【補正方法】変更
【補正の内容】
【0060】
本出願のこの実施形態では、第１の核生成層２がＡｌＳｃＮまたはＡｌＩｎＮを使用して製造されるとき、第１の核生成層２は、具体的には物理気相成長（ＰＶＤ）またはパルスレーザ堆積（ＰＬＤ）プロセスを通して製造され得る。ＡｌＮがＭＯＣＶＤプロセスを通して核生成層として製造される場合と比較して、ＰＶＤおよびＰＬＤプロセスを通して製造される第１の核生成層２は、基板１上の選択性がより低く、すなわち、基板１の品質に対する要求が低減され、その結果、後続のチャネル層４の材料の成長は基板１に依存しない。第１の核生成層２は、わずかに低品質または通常品質の基板１上への堆積によって取得され得る（これは、基板１の表面上の欠陥要件が厳密ではなく、マクロ欠陥が許容され得ることを意味する）。取得された第１の核生成層２が使用され、バッファ層３としてドープされたＧａＮ材料を直接成長され得、次いでチャネル層４としてのバッファ層３に基づいて高品質のＧａＮ材料がエピタキシャル成長され得る。したがって、基板１はＳｉＣまたはＳｉ材料を直接使用し得、その結果、大きな格子不整合を伴うＳｉ基板上に高品質のＧａＮエピタキシャル成長も実施されることができる。
【手続補正6】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
集積回路であって、基板と、
前記基板上に位置される第１の核生成層と、
前記第１の核生成層上に位置されるバッファ層と、
前記バッファ層上に位置されるチャネル層と、
前記チャネル層上に位置されるバリア層と、
前記バリア層上に別々に位置されるソース、ドレイン、およびゲートと、
を含み、
前記バッファ層の転位密度が１ｅ８ｃｍ－２未満である、集積回路。
【請求項2】
前記バッファ層の前記転位密度は、１ｅ６ｃｍ－２未満である、請求項１に記載の集積回路。
【請求項3】
前記第１の核生成層と前記バッファ層の間の格子不整合が２％未満である、請求項１に記載の集積回路。
【請求項4】
前記バッファ層はドープされたＧａＮまたはドープされたＡｌＧａＮを備え、前記第１の核生成層はＡｌＳｃＮまたはＡｌＩｎＮを備える、請求項１から３のいずれか一項に記載の集積回路。
【請求項5】
前記第１の核生成層中のＳｃまたはＩｎの原子百分率が４０％未満である、請求項４に記載の集積回路。
【請求項6】
前記第１の核生成層中のＳｃまたはＩｎの前記原子百分率が１５％から２０％の範囲である、請求項５に記載の集積回路。
【請求項7】
前記第１の核生成層中のＳｃの前記原子百分率が１８．７５％であるか、または前記第１の核生成層中のＩｎの前記原子百分率が１７％である、請求項６に記載の集積回路。
【請求項8】
前記第１の核生成層のものであり、前記基板と接触している表面におけるＳｃまたはＩｎの原子百分率が、前記第１の核生成層のものであり、前記バッファ層と接触している表面におけるＳｃまたはＩｎの原子百分率よりも小さい、請求項４に記載の集積回路。
【請求項9】
前記第１の核生成層中のＳｃの原子百分率が０％から１８％に変化するか、または前記第１の核生成層中のＩｎの原子百分率が０％から１７％に変化する、請求項８に記載の集積回路。
【請求項10】
前記第１の核生成層と前記バッファ層の間に位置される第２の核生成層をさらに備え、前記第２の核生成層中の粒界の量は、前記第１の核生成層中の粒界の量よりも少ない、請求項１から９のいずれか一項に記載の集積回路。
【請求項11】
前記バリア層を使用して形成される２次元電子ガスの表面密度が、１ｅ１３ｃｍ－２より大きい請求項１から１０のいずれか一項に記載の集積回路。
【請求項12】
前記バリア層を使用して形成された前記２次元電子ガスの前記表面密度が、２ｅ１３ｃｍ－２より大きい、請求項１１に記載の集積回路。
【請求項13】
前記チャネル層はＧａＮを備え、前記バリア層はＡｌＳｃＮ、ＡｌＩｎＮ、またはＡｌＮを備える、請求項１１または１２に記載の集積回路。
【請求項14】
前記基板が、ＳｉまたはＳｉＣを備える、請求項１から１３のいずれか一項に記載の集積回路。
【請求項15】
前記集積回路が、高電子移動度トランジスタである、請求項１から１４のいずれか一項に記載の集積回路。
【請求項16】
請求項１から１５のいずれか一項に記載の集積回路の製造方法であって、物理気相成長ＰＶＤプロセスまたはパルスレーザ堆積ＰＬＤプロセスを通して基板上に第１の核生成層を形成するステップと、
有機金属化学気相成長ＭＯＣＶＤプロセスを通して前記第１の核生成層上にバッファ層を形成するステップと、
前記ＭＯＣＶＤプロセスを通して前記バッファ層上にチャネル層を形成するステップと、
前記ＭＯＣＶＤプロセスまたは分子線エピタキシＭＢＥプロセスを通して前記チャネル層上にバリア層を形成するステップと、
前記バリア層上にソース、ドレイン、およびゲートを別々に形成するステップと
を含む、製造方法。
【請求項17】
基板上に第１の核生成層を形成する前記ステップの後に、前記方法が、前記ＭＯＣＶＤプロセスを通して前記第１の核生成層上に第２の核生成層を形成するステップ、
をさらに含む、請求項１６に記載の製造方法。
【請求項18】
基板上に第１の核生成層を形成する前記ステップの後に、前記方法が、不活性ガスの保護下で前記第１の核生成層に対して高温アニーリングプロセスを実施するステップ、
をさらに含む、請求項１６に記載の製造方法。
【請求項19】
基板上に第１の核生成層を形成する前記ステップが、前記基板上に前記第１の核生成層を形成するために、ＡｌＳｃＮまたはＡｌＩｎＮターゲットを使用して直接スパッタリングを行うステップ、Ａｌターゲット、Ｓｃターゲット、およびアンモニアガスまたは窒素ガスを使用して反応性スパッタリングを行うステップ、あるいはＡｌターゲット、Ｉｎターゲット、およびアンモニアガスまたは窒素ガスを使用して反応性スパッタリングを行うステップ、
を含む、請求項１６から１８のいずれか一項に記載の製造方法。
【請求項20】
前記Ａｌターゲット、前記Ｓｃターゲット、および前記アンモニアガスまたは前記窒素ガスが使用され反応性スパッタリングを行い、あるいは前記Ａｌターゲット、前記Ｉｎターゲット、および前記アンモニアガスまたは前記窒素ガスが使用され反応性スパッタリングを行い、前記基板上に前記第１の核生成層を形成するときに、前記Ｓｃターゲットまたは前記Ｉｎターゲットの反応性スパッタリング百分率が徐々に増加され、前記第１の核生成層中のＳｃまたはＩｎの原子百分率を前記基板から前記バッファ層に向かう方向に徐々に増加させる、請求項１９に記載の製造方法。
【請求項21】
回路基板および前記回路基板上に配置された請求項１から１５のいずれか一項に記載の集積回路を備える、電子デバイス。
【請求項22】
回路基板および前記回路基板上に配置された請求項１から１５のいずれか一項に記載の集積回路を備える、電力増幅器。
【国際調査報告】