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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-10-28
(54)【発明の名称】リピータバッファを含むメモリアレイ
(51)【国際特許分類】
G11C 7/12 20060101AFI20241018BHJP
G11C 11/419 20060101ALI20241018BHJP
G11C 7/18 20060101ALI20241018BHJP
【ＦＩ】
G11C7/12
G11C11/419
G11C7/18
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2024527853
(86)(22)【出願日】2022-11-18
(85)【翻訳文提出日】2024-07-10
(86)【国際出願番号】 SG2022050843
(87)【国際公開番号】W WO2023091093
(87)【国際公開日】2023-05-25
(31)【優先権主張番号】63/281,552
(32)【優先日】2021-11-19
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】521182560
【氏名又は名称】ブリルニクス シンガポール プライベート リミテッド
(74)【代理人】
【識別番号】110001863
【氏名又は名称】弁理士法人アテンダ国際特許事務所
(72)【発明者】
【氏名】張 光漢
【テーマコード（参考）】
5B015
【Ｆターム（参考）】
5B015HH01
5B015HH03
5B015JJ22
5B015KA37
(57)【要約】
本出願は、メモリアレイのためのリピータに関する。いくつかの実施形態では、複数のリピータは、複数のメモリセルのそれぞれに結合され得る。各リピータは、第１のビットラインに結合された第１の入力ノードおよび第２のビットラインに結合された第２の入力ノードと、
第１のビットラインに結合された第１の出力ノードおよび第２のビットラインに結合された第２の出力ノードと、
入力信号を受信したことに応答して第１のビットラインおよび第２のビットラインに結合するように構成された一対のスイッチと、
一対のスイッチに結合されたクロスカップルインバータセットと、を含み得、一対のスイッチおよびクロスカップルインバータセットは、入力信号が一対のスイッチによって受信されたことに応答して第１のビットラインと第２のビットラインとの間でシャント接続を形成する。
第１のビットラインに結合された第１の出力ノードおよび第２のビットラインに結合された第２の出力ノードと、
入力信号を受信したことに応答して第１のビットラインおよび第２のビットラインに結合するように構成された一対のスイッチと、
一対のスイッチに結合されたクロスカップルインバータセットと、を含み得、一対のスイッチおよびクロスカップルインバータセットは、入力信号が一対のスイッチによって受信されたことに応答して第１のビットラインと第２のビットラインとの間でシャント接続を形成する。
【特許請求の範囲】
【請求項1】
メモリアレイであって、データを格納するように構成された複数のメモリセルと、
一対のビットラインに沿って前記複数のメモリセルのうちの少なくともいくつかにデータを書き込むために差動信号を供給するように構成された一対のビットラインドライバと、
前記複数のメモリセルのうちの少なくともいくつかによって格納されているデータを読み出すために前記ビットラインドライバに通信可能に結合されたセンス増幅器と、
前記複数のメモリセルに直列に接続された複数のリピータと、を備え、前記複数のリピータの各リピータは、それぞれのシャント接続を介して、前記一対のＢＬドライバに接続されており、前記複数のリピータの各リピータは、
各ビットラインに沿った入力ノードおよび出力ノードと、
前記差動信号を受信、再生、および出力するように構成されたクロスカップルインバータセットと、
ライトモードにあるとき前記差動信号を前記クロスカップルインバータセットに供給し、またはリードモードにあるとき前記クロスカップルインバータセットをバイパスするように構成された第１のスイッチおよび第２のスイッチと、を備え、
前記一対のビットラインは、第１のノードにおいて前記一対のＢＬドライバに接続しており、
各ビットラインに沿って前記第１のノードと前記複数のリピータの第１のリピータの前記入力ノードとの間に中間ノードが配置され、
各ビットラインに沿って所与のリピータの前記出力ノードと後続のリピータの前記入力ノードとの間に追加の中間ノードが配置される。
【請求項2】
請求項１に記載のメモリアレイであって、前記中間ノードおよび各追加の中間ノードは、それぞれのビットラインのバランスポイントに配置される。
【請求項3】
請求項１に記載のメモリアレイであって、前記複数のリピータの各リピータは、８個のトランジスタを備えるデューティサイクル補正器（ＤＣＣ）リピータ、または
６個のトランジスタを備えるＳＲＡＭリピータである。
【請求項4】
請求項３に記載のメモリアレイであって、前記ＤＣＣリピータは、前記クロスカップルインバータセットと、それぞれがＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを含む一対のトランスミッションゲートと、を含み、
前記ＳＲＡＭリピータは、前記クロスカップルインバータセットと、ＮＭＯＳトランジスタを含む一対のトランスミッションゲートと、を含む。
【請求項5】
メモリアレイのためのリピータであって、第１のビットラインに結合された第１の入力ノードおよび第２のビットラインに結合された第２の入力ノードと、
前記第１のビットラインに結合された第１の出力ノードおよび前記第２のビットラインに結合された第２の出力ノードと、
入力信号を受信したことに応答して前記第１のビットラインおよび前記第２のビットラインに結合するように構成された一対のスイッチと、
前記一対のスイッチに結合されたクロスカップルインバータセットと、を備え、前記一対のスイッチおよび前記クロスカップルインバータセットは、前記入力信号が前記一対のスイッチによって受信されたことに応答して前記第１のビットラインと前記第２のビットラインとの間でシャント接続を形成する。
【請求項6】
請求項５に記載のリピータであって、前記第１の入力ノードおよび前記第２の入力ノードは、それぞれ第１の中間ノードおよび第２の中間ノードに結合され、前記第１の中間ノードおよび前記第２の中間ノードは、それぞれ第１の初期ノードおよび第２の初期ノードに結合され、前記第１の初期ノードおよび前記第２の初期ノードは、それぞれ第１のビットラインドライバおよび第２のビットラインドライバに結合される。
【請求項7】
請求項６に記載のリピータであって、前記第１のビットラインドライバおよび前記第２のビットラインドライバは、前記入力信号を出力するように構成され、前記入力信号は、それぞれ前記第１のビットラインおよび前記第２のビットラインを介して、前記第１の初期ノードおよび前記第２の初期ノードに供給され、前記入力信号は、前記一対のスイッチをそれぞれ前記第１のビットラインおよび前記第２のビットラインに結合させるために、前記一対のスイッチにも供給される。
【請求項8】
請求項６に記載のリピータであって、前記第１の中間ノードおよび前記第２の中間ノードは、前記第１の初期ノードと前記第１の入力ノードとの間で前記第１のビットラインおよび前記第２のビットラインの一部分に沿って第１の場所に配置され、前記第１の場所は、バランスポイントである。
【請求項9】
請求項６に記載のリピータであって、前記入力信号は差動信号であり、
前記第１の初期ノードおよび前記第２の初期ノードにおいて、前記差動信号の立上りエッジは、第１の論理レベルから第２の論理レベルに進むために第１の時間量かかり、
前記第１の中間ノードおよび前記第２の中間ノードにおいて、前記差動信号の前記立上りエッジは、前記第１の論理レベルから前記第２の論理レベルに進むために第２の時間量かかり、前記第２の時間量は、前記第１の時間量より大きく、
前記第１の入力ノードおよび前記第２の入力ノードにおいて、前記差動信号の前記立上りエッジは、前記第１の論理レベルから前記第２の論理レベルに進むために第３の時間量かかり、前記第３の時間量は、前記第２の時間量未満またはそれより大きい。
【請求項10】
請求項９に記載のリピータであって、前記第１の初期ノードおよび前記第２の初期ノードにおいて、前記差動信号の各成分は、前記第１の論理レベルと前記第２の論理レベルとの間の中間点において交差し、
前記第１の中間ノードおよび前記第２の中間ノードにおいて、前記差動信号の各成分は、ゼロ交差点において交差し、前記ゼロ交差点は、前記第１の論理レベルまたは前記第２の論理レベルに向かってスキューされており、
前記第１の入力ノードおよび前記第２の入力ノードにおいて、前記差動信号の各成分は、前記第１の論理レベルと前記第２の論理レベルとの間の前記中間点において交差し、
前記第１の出力ノードおよび前記第２の出力ノードにおいて、前記差動信号の各成分は、それぞれ前記第１の入力ノードおよび前記第２の入力ノードにおけるそれぞれの成分に等しい。
【請求項11】
請求項５に記載のリピータであって、前記一対のスイッチの各スイッチは、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを備え、
前記リピータは、８個のトランジスタを含み、
前記リピータはデューティサイクル補正器（ＤＣＣ）リピータである。
【請求項12】
請求項５に記載のリピータであって、前記一対のスイッチの各スイッチは、ＮＭＯＳトランジスタを備え、
前記リピータは、６個のトランジスタを含み、
前記リピータはＳＲＡＭリピータである。
【請求項13】
請求項５に記載のリピータであって、前記第１の出力ノードおよび前記第２の出力ノードは、メモリセルに結合され、前記メモリセルは、前記リピータの追加のインスタンスに結合される。
【請求項14】
請求項５に記載のリピータであって、メモリセル内に格納されたデータを読み出すための手段と、
メモリセルにデータを書き込むための手段と、をさらに備える。
【請求項15】
メモリアレイのための縦続接続スタックであって、複数のメモリセルと、
それぞれが前記複数のメモリセルのそれぞれの１つに結合された複数のリピータと、を備え、各リピータは、
第１のビットラインに結合された第１の入力ノードおよび第２のビットラインに結合された第２の入力ノードと、
前記第１のビットラインに結合された第１の出力ノードと、
前記第２のビットラインに結合された第２の出力ノードと、
入力信号を受信したことに応答して前記第１のビットラインおよび前記第２のビットラインに結合するように構成された一対のスイッチと、
前記一対のスイッチに結合されたクロスカップルインバータセットと、を備え、前記一対のスイッチおよび前記クロスカップルインバータセットは、前記入力信号が前記一対のスイッチによって受信されたことに応答して前記第１のビットラインと前記第２のビットラインとの間でシャント接続を形成する。
【発明の詳細な説明】
【背景技術】
【0001】
メモリアレイは、それぞれがデータを格納するように構成されているいくつかのメモリセルを含む。データをメモリセルに書き込むために、信号（たとえば、ライト信号）がビットラインに沿っていくつかのメモリセルに送られる。メモリセルの数が多くなるほど、ビットラインは長くなる。典型的には、ビットラインは、非ゼロのインピーダンスを有するワイヤから作製され、その結果、信号は、メモリセルが各ビットラインのそれぞれのビットラインドライバから遠くなるにつれて劣化する可能性がある。したがって、ｎ番目のメモリセルに信号が供給されても、そのメモリセルにデータが適切に書き込まれないことがあり得る。前述の問題に対する１つの解決策は、メモリアレイの各列内にリピータを挿入することである。リピータは、受信信号を再生、再形成、および出力するように機能する。このようにして、信号がビットラインの長さにわたって一貫したままであることが意図されている。
【0002】
しかし、リピータの使用は、追加的な問題を導入する可能性がある。たとえば、リピータは、典型的には、ビットラインを遮断し、遮断された端部の一方をリピータの入力に、他方の遮断された端部をリピータの出力に接続することによって挿入される。これは、メモリセルを作製するコストを増大し、メモリアレイのサイズを最小化することに伴う問題をも引き起こす可能性がある。たとえば、従来のリピータに必要とされるオンチップエリアはＳＲＡＭリピータに必要とされるオンチップエリアより大きいので、メモリセルを作製するためのコストは、より高くなり得る。さらに、リピータはメモリリードのために必要とされず、その結果、データをメモリセルから読み出すために、リピータをバイパスする、使用不能にする、または逆転させる必要がある。これらおよび他の欠点がある。
【発明の概要】
【0003】
以下は、本技法のいくつかの態様を非網羅的に一覧したものである。これらおよび他の態様が以下の開示に記載されている。
【0004】
いくつかの態様は、メモリアレイのためのリピータを含む。リピータは、
第１のビットラインに結合された第１の入力ノードおよび第２のビットラインに結合された第２の入力ノードと、
第１のビットラインに結合された第１の出力ノードおよび第２のビットラインに結合された第２の出力ノードと、
入力信号を受信したことに応答して第１のビットラインおよび第２のビットラインに結合するように構成された一対のスイッチと、
一対のスイッチに結合されたクロスカップルインバータセットと、を含み得、一対のスイッチおよびクロスカップルインバータセットは、入力信号が一対のスイッチによって受信されたことに応答して第１のビットラインと第２のビットラインとの間でシャント接続を形成する。
第１のビットラインに結合された第１の入力ノードおよび第２のビットラインに結合された第２の入力ノードと、
第１のビットラインに結合された第１の出力ノードおよび第２のビットラインに結合された第２の出力ノードと、
入力信号を受信したことに応答して第１のビットラインおよび第２のビットラインに結合するように構成された一対のスイッチと、
一対のスイッチに結合されたクロスカップルインバータセットと、を含み得、一対のスイッチおよびクロスカップルインバータセットは、入力信号が一対のスイッチによって受信されたことに応答して第１のビットラインと第２のビットラインとの間でシャント接続を形成する。
【0005】
いくつかの態様は、上記のリピータなど複数のリピータを含むメモリアレイを含む。
【0006】
いくつかの態様は、上記のリピータなど複数のリピータを含む撮像デバイスを含む。
【0007】
いくつかの態様は、上記のリピータなど複数のリピータを含むシステムを含む。
【図面の簡単な説明】
【0008】
本技法の上述の態様および他の態様は、同様の番号が同様または同一の要素を示す以下の図に鑑みて本出願を読めばよりよく理解されるであろう。
【0009】
【0010】
【0011】
図３は、様々な実施形態による、リピータを含む例示的なメモリアレイである。
【0012】
【0013】
【0014】
【0015】
【0016】
【0017】
【0018】
【0019】
図１１は、様々な実施形態による、ソリッドステート撮像デバイスの例示的な構成を示す例示的なブロック図である。
【0020】
本技法は様々な修正および代替の形態が可能であるが、その特定の実施形態について図面に例として示されており、本明細書において詳細に述べる。これらの図面は、原寸に比例していないことがあり得る。しかし、図面およびそれに対する詳細な説明は、本技法を開示されている特定の形態に限定することは意図されておらず、逆に、添付の特許請求の範囲によって規定される本技法の精神および範囲内に入るすべての修正、均等物、および代替形態を包含することが意図されていることを理解されたい。
【0021】
図面では、「Ｉｎ±＜０＞」は、ＢＬドライバのソースノードを示し、「Ｉｎ±＜１＞」は、ＢＬドライバによって駆動される第１のリピータの入力ノードを、ＢＬドライバから第１のリピータへのワイヤと共に示し、「Ｉｎ±＜２＞」は、第２のリピータを駆動するための第１のリピータの出力ノードを、第１のリピータから第２のリピータへのワイヤと共に示し、「Ｉｎ±＜α＞」は、ＢＬドライバから第１のリピータへのワイヤ内の中間ノードを示し、これらの中間ノードは、ＢＬドライバの強度が第１のリピータの強度と等価であるバランスポイントである。図５Ａ～図５Ｃ、図６Ａ～図６Ｃ、図８Ａ～図８Ｃ、および図９Ａ～図９Ｃでは、実線は、それぞれ「Ｉｎ＋＜０＞」、「Ｉｎ＋＜１＞」、「Ｉｎ＋＜２＞」、および「Ｉｎ＋＜α＞」における信号を表し、太い破線は、それぞれ「Ｉｎ－＜０＞」、「Ｉｎ－＜１＞」、「Ｉｎ－＜２＞」、および「Ｉｎ－＜α＞」における信号を表す。
【発明を実施するための形態】
【0022】
本明細書に記載の問題を緩和するために、本発明者は、解決策を発明し、また場合によってはまさに重要なことに、メモリデバイスにおいて他者に見落とされている（または依然として予見されていない）問題を認識しなければならなかった。実際、生まれつつあり、業界の動向が本発明者の予想するように継続する場合、将来、はるかに明らかになるであろう問題を認識することの難しさを、本発明者は強調したい。さらに複数の問題に対処するので、いくつかの実施形態は問題特有のものであり、必ずしもすべての実施形態が本明細書に記載の従来のシステムに伴うあらゆる問題に対処することも、本明細書に記載のあらゆる利益を提供することもないことを理解されたい。したがって、これらの問題を様々に並べ替えたものを解決する改良が下記に記載されている。
【0023】
従来のメモリ回路は、物理的レイアウトにおいても電気的動作においても行および列に編成することができる。メモリセルの数が増えるにつれて、メモリアレイの物理的サイズも大きくなる。メモリセルの所与の行を選択するとき、多数のメモリセルが活性化される可能性がある。この活性化は、典型的には、本明細書で相互交換可能に「ワード」ラインとも称される行ライン上の行デコーダによって行われる。行を活性化すると、その行内のメモリセルがそれらのそれぞれのビットラインと接続され、活性化されたメモリセルからの読出し信号を検知するためにその行内のメモリセルをセンス増幅器（ＳＡ）と通信可能に結合する。所与の行内にますます多くのメモリセルが含まれるにつれて、その行を活性化するために必要とされる電力も増大する。たとえば、１０２４×１０２４メモリアレイの１つの行を活性化すると、１０２４個のメモリセルが活性化されることになり、これは大量の電力を必要とする。
【0024】
メモリアレイ内のメモリセルを活性化するために必要とされる電力量を削減するために、リピータが使用され得る。さらに、リピータは、干渉および／またはノイズ劣化なく正しくＳＲＡＭメモリセルにデータを書き込むことが可能であることを確実にするためにも使用することができる。リピータは、事前定義された時間量の間、活性化レベルの印加を維持するように構成される。いくつかの実施形態では、各リピータは、そのゲートがセレクト（ＳＥＬ）ラインに接続されるｎチャネルパスゲートを介して行ライン（ＲＬ）を受け取る。パスゲートは、インバータの入力に接続され得、インバータの出力は、バッファインバータを介して出力行ラインに接続される。ラッチが２つのインバータ（たとえば、それらはＣＭＯＳインバータとすることができる）を介して形成され得る。リピータは、ｎチャネルトランジスタをも含み得、そのソース－ドレイン経路はラッチのインバータのうちの１つの入力とグランドとの間に接続され、ゲートはリセットラインによって制御される。
【0025】
従来のイメージセンサ（たとえば、ＣＭＯＳイメージセンサなど）は、ローリングスキャン（ＲＳ）動作を介してシーン情報を取り込み、処理する。ＲＳ動作の場合、シーン情報は、ラインごとに取り込まれ処理される。しかし、動く物体をシーンが含むとき、またはフラッシュが使用されるとき、ＲＳ動作では、画像アーチファクトが生み出される可能性がある。「グローバルシャッタ」動作は、ＲＳ動作のこれらの課題を克服する。グローバルシャッタ動作では、イメージセンサは、イメージセンサ内のピクセルのすべてをグローバルに取り込むように構成される（たとえば、イメージセンサは、並列ピクセル動作を介してシーン情報を取り込み、処理することができる）。ピクセル並列動作の１つのタスクは、すべてのセンサ信号を並列で取得し、変換することである。ＣＭＯＳイメージセンサ（ＣＩＳ）におけるデジタルピクセルセンサ応用例は、「インピクセル（ｉｎ－ｐｉｘｅｌ）」エリアにおけるセンサおよび信号チェインの集積を可能にし、従来の２ＤＩＣまたは３ＤスタックＩＣを使用して実装することができる。信号チェインは、アナログ－デジタル変換（ＡＤＣ）、および読み出されることになるメモリを含む。
【0026】
ピクセル並列動作は、３つの部分に分けることができる。第１に、アナログ領域においてピクセルセンサによって生成された信号が取得される。第２に、信号のアナログ－デジタル変換が行われる。第３に、デジタル領域における変換された信号が読み出される。出力信号は、周辺読出し回路を使用して読み出され得る。しかし、読出し信号のスループットは、周辺読出し回路によって制限される。したがって、第１および第２のステップはピクセル並列動作で行うことができるが、読出しは、依然として行ごとまたは列ごとに行われることを必要とし得る。メモリ読出しは読出し回路が１つしかないために行ごとまたは列ごとに行われるので、メモリ読出しは、イメージセンサの性能に対するボトルネックになる可能性がある。
【0027】
利用可能なピクセルエリアの最も効率的な使用は、マルチピクセルグループ化の使用を必要とする。これは、共有されたアレイが十分に利用されることを可能にし、一方、物理的レイアウト制約をも満たす。メモリライトのためには、ＢＬドライバは、即座に列内のメモリセルのすべてを書き込むことができる。ＢＬドライバが即座に書き込むことができる最大ビット数は、列内のビットセルの数であり、ビットセルの最小数は、０ビットセルである。したがって、所与の列内のセルの数は、広範なビットセルに及ぶ可能性がある（たとえば、４以上、１６以上、６４以上、５１２以上、１０２４以上など）。一例として、図１Ａを参照すると、メモリアレイ１００は、ビットセルの列１０２ａ～１０２ｌを含み得、各列は、ｍ個のビットセルを含む（たとえば、メモリアレイ１００は、ビットセルの行１０４ａ～１０４ｍを含み得る。各ビットセルは、ｎビットメモリセルであり得る。したがって、メモリアレイ１００内のメモリセルの総数は、ｌ×ｍ（たとえば、Ｘ×Ｙ）個のｎビットメモリセルとなり得る。物理的レイアウトを最も効率的に使用するためには、ｎビットメモリセルのｌ行およびｍ列（たとえば、（Ｘ行×Ｙ列）×ｎメモリビット）を含むメモリアレイ１００を、図１Ｂのメモリアレイ１２０でわかるように、異なるピクセルグループ化に割り振るとよい。図１Ｂでわかるように、メモリアレイ１２０は、行１２４ａ～１２４ｍおよびビット列１２２ａ～１２２ｎを含み得る。したがって、メモリアレイ１２０では、行の数は、Ｘ×Ｙであり、メモリ列（たとえば、ビット列）の数はｎであり、各ビット列は、Ｘ×Ｙビットセルを含む。メモリアレイ１２０は、さらに図１Ｃのメモリアレイ１４０に縮小され得、これは、Ｘ×Ｙビットセル１４４のｎ個のメモリ列１４２ａ～１４２ｌを含み得る。したがって、メモリアレイ１００のＸ行×Ｙ列×ｎメモリビットが、（Ｘ×Ｙ）行×ｎビット列）×（１ビットセル）として割り振られ、各ビット列は、物理的レイアウトにおいて１ビットセルの幅である。
【0028】
図２Ａ～図２Ｂからわかるように、データを読み出し、またメモリアレイのメモリセルに書き込むために周辺回路が必要とされる。たとえば、メモリアレイ２００は、ｍ個の行２０４ａ～２０４ｍおよびｎ個のビット列２０２ａ～２０２ｎを含む。各メモリセルは、図１Ａ～図１Ｃに関連して上記で詳述したように、Ｘ×Ｙビットセルを含む。ピクセルの行２０４ａ～２０４ｍを駆動および検知するために、周辺回路が必要となり得る。場合によっては、Ｘ×Ｙビットセルのｍ個の行２０４ａ～２０４ｍの書込み／読出しのために、ビットごとの周辺回路が使用され得る。図２Ａ～図２Ｂの例では、ｍは、総行数をＸで割ったものに等しい。図２Ｂでわかるように、メモリアレイ２５０は、センス増幅器（ＳＡ）２１０を含み得る。各ビット列（たとえば、ビット列２５２ａ～２５２ｃ）は、センス増幅器２１０のインスタンスを含み得、これは、メモリリード動作を行うために使用され得、所与のビット列の各ビットセルによって格納されているデータが読み出され得る。センス増幅器は、ビットライン（ＢＬ）２５６ａおよび２５２ｂの負荷量によって制限され得る。なぜなら、ｍ行×（Ｘ×Ｙ）ビットセル（たとえば、行２５４ａ～２５４ｍ）と共に大量のＲＣ負荷量があり得るからである。しかし、これは、通常、センサ動作時間にとってのボトルネックではない。メモリアレイ２５０の各ビット列は、ビットライン（ＢＬ）ドライバ２０８ａおよび２０８ｂをも含み得る。ＢＬドライバ２０８ａおよび２０８ｂは、メモリライト動作のために使用され得る。ＢＬドライバ２０８ａおよび２０８ｂのそれぞれは、所与のビット列内のメモリセルのすべてに即座に書き込むことがあり得、したがって、ＡＤＣ結果の点で大きな変動のあるビットセルを駆動し得る（たとえば、最大駆動信号は、ｍ行×（Ｘ×Ｙ）ビットセルを駆動するためのものであり、最小駆動信号は、駆動するビットセルがないものである）。さらに、ＢＬドライバ２０８ａ、２０８ｂは、異なる数のＳＲＡＭセルを駆動し得るだけでなく、ＢＬドライバ２０８ａ、２０８ｂは、ＢＬワイヤ負荷量をも駆動し得る。
【0029】
いくつかの実施形態では、各ビットラインの長さにわたって生じる可能性がある信号損失、信号変化、または駆動信号に対する他の変化を防止するために、１つまたは複数のリピータがメモリアレイ内に挿入され得る。一例として、図３を参照すると、メモリアレイ３００は、ビット列３０２ａ～３０２ｎおよびメモリセル３０４ａ～３０４ｍを含み得る。各メモリセルは、Ｘ×Ｙビットセルを含み得る。ビット列３０２ａ～３０２ｎのそれぞれは、ｍ個のリピータ３１２ａ～３１２ｍを含み得る。場合によっては、所与のビット列は、他の量のリピータ（たとえば、ｍ個未満のリピータ、ｍ個を超えるリピータ）を含み得る。さらに、メモリアレイ３００は、ビットライン（ＢＬ）ドライバ３０８ａおよび３０８ｂを含み得、これらは、ビットライン（ＢＬ）３０６ａおよび３０６ｂに沿ってメモリセル３０４ａ～３０４ｍに駆動信号を出力し得る。特に、ＢＬ３０６ａおよび３０６ｂは、第１のリピータ３１２ａにおいて入力ノードに結合し得、第１のリピータ３１２ａの出力ノードは、第１のメモリセル３０４ａおよび第２のリピータ３１２ｂの入力ノードに結合し得る。リピータメモリセルのこのグループ化は、各ビット列に沿って繰り返し得る。
【0030】
図４からわかるように、各リピータ（たとえば、リピータ３１２ａ～３１２ｍ）は、ＢＬ３０６ａ、３０６ｂのそれぞれについて第１の回路４０８ａおよび第２の回路４０８ｂを含み得る。第１の回路４０８ａは、インバータ４１２ａ、４１４ａ、およびトランスミッションゲート４１０ａ、４１０ｂを含み得、第２の回路４０８ｂは、インバータ４１２ｂ、４１４ｂおよびトランスミッションゲート４１０ｃ、４１０ｄを含み得る。たとえば、図４を参照するとわかるように、第１のリピータ３１２ａの例示的な回路図が表現されている。第１のリピータ３１２ａの入力ノード４０４ａ、４０４ｂは、ＢＬ３０６ａ、３０６ｂに沿って、それぞれ第１のノード４０２ａおよび４０２ｂに接続し得る。場合によっては、第１のノード４０２ａ、４０２ｂと入力ノード４０４ａ、４０４ｂとの間のビットラインＢＬ３０６ａ、３０６ｂのそれぞれは、長さＬを有し得る。このとき、ビットライン３０６ａ、３０６ｂは、第２のノード４０６ａ、４０６ｂにおいてリピータ３１２ａをメモリセル３０４ａに接続するために使用され得る。インバータ４１２ａ、４１２ｂ、４１４ａ、４１４ｂは、ＢＬドライバ３０８ａ、３０８ｂによって駆動信号出力を整形するために使用され得る。トランスミッションゲート４１０ａ～４１０ｄは、リピータ３１２ａを「使用可能にする」または「バイパスする」（たとえば、「リード」モードから「ライト」モードにする）ためのスイッチとして動作し得る。
【0031】
いくつかの実施形態では、リピータは、信号がワイヤの１つの端部から別の端部に移動するのにかかる時間量である信号遅延時間に起因して使用され得る。特に、時間遅延は、距離に比例して増大する。したがって、長さＬ／２の２本の別々のワイヤを使用する方が長さＬの信号ワイヤを使用するより時間がかからない可能性がある。回路（リピータ）は、１本のワイヤから別のワイヤに信号を移動させるために２本のワイヤ間に置かれ得る。ワイヤを切断およびセグメント化し（たとえば、半分に切断し）、リピータを挿入することによってワイヤの遅延を低減する処理は、「リピータ挿入」として知られている。
【0032】
いくつかの実施形態では、リピータ３１２ａ～３１２ｍは、ＢＬ３０６ａ、３０６ｂのそれぞれの信号経路における遮断部を必要とする。遮断部において、各リピータが挿入され、次いで、ＢＬ３０６ａ、３０６ｂがリピータに再接続され得る。いくつかの実施形態では、リピータは、メモリライト動作のために実装され得、メモリリード動作には必要とされないことがあり得る。したがって、メモリアレイの各ビット列にリピータ３１２ａ～３１２ｍを挿入することにより、ビットセルの負荷変動を小さいセグメントに均一に分散させることを可能にすることができ、ＢＬ負荷量を多数の小さいセグメントに分割することができるが、メモリアレイのための追加のアレイをも必要とし得、各ビットラインの信号経路内に遮断部が生み出されることを必要とし、リード動作中、バイパスする、使用不能にする、または逆転させる必要があり得る。
【0033】
上記のリピータ挿入に対していくらかの副作用がある。たとえば、図５Ａ～図５Ｂを参照すると、これらはそれぞれノード４０２ａ、４０２ｂにおける（たとえば、ＢＬドライバ３０８ａ、３０８ｂの出力における）差動信号のグラフ５００、およびノード４０４ａ、４０４ｂ（たとえば、リピータ３１２ａの入力）における差動信号のグラフ５２０を表す。図３および図４のメモリアレイを参照して述べたバッファリピータ構成は、ＢＬドライバ３０８ａ、３０８ｂによって出力される差動駆動信号を徐々におよび／または滑らかに遅くし得る。これは、デジタル領域においてｎビットメモリの変換された信号におけるＤＮＬの増大およびノイズの増大に通じる可能性がある。ＤＮＬは、実際のステップ幅と１ＬＳＢの理想値との間の差を表す誤差測定値である。差動非直線性がＤＮＬ＝０ＬＳＢと一致する理想的なＡＤＣの場合、各アナログステップは、１ＬＳＢに等しく、ここで、
【数1】
【0034】
式１において、ＶＦＳＲはフルスケールレンジであり、ＮはＡＤＣの分解能である。場合によっては、遷移値は、ちょうど１ＬＳＢで離隔され得る。たとえば、ＤＮＬ＝－１の場合、これは、コードが欠落していることを示す。ＤＮＬは、式２を使用して表され得、以下のように定義される。
【数2】
【0035】
式２において、Ｄは、０＜Ｄ＜２Ｎ－２の間であり、ＶＤは、デジタル出力コードＤの物理値を表し、Ｎは、ＡＤＣの分解能を表し、ＶＩｄｅａｌ ＬＳＢは、２つの隣接するデジタルコードのための理想的な間隔を表す。
【0036】
さらに、図５Ｂおよび図５Ｃによってわかるように、差動信号は、急激に整形されることがあり得、より大きな不連続性を含み得、これは、固定パターンノイズ（ＦＰＮ）を増大させる可能性があり、その場合、不連続性により行ＦＰＮがＦＰＮより大きく激しいものとなり得る。たとえば、ノード４０４ａ、４０４ｂからノード４０６ａ、４０６ｂへの差動信号の整形は、交差点を時間的にシフトさせる可能性がある。したがって、差動信号のメタステーブルゾーンの幅は、ノード４０２ａ、４０２ｂとノード４０４ａ、４０４ｂとの間で著しく増大する可能性がある（たとえば、グラフ５００のメタステーブルゾーン５０２の幅は、グラフ５２０のメタステーブルゾーン５２２に関してのように増大する）。したがって、リピータは、リピータの出力において差動信号を整形し得るが、（たとえば、ノード４０６ａ、４０６ｂにおける差動信号を表す図５Ｃのグラフ５４０によってわかるように）メタステーブルゾーン５４２は、ノード４０２ａ、４０２ｂにおける差動信号を表すメタステーブルゾーン５０２に比べてシフトし得る。メタステーブルゾーンが増大しシフトするので、信号レベルが変化し、差動信号の論理レベルが変化し得る。これは、第１の回路４０８ａおよび第２の回路４０８ｂが安定の０または１の論理状態に整定できなくなり得るので、メモリアレイによる誤った挙動に通じる可能性がある。これは、信号損失およびイメージセンサのシステム障害を引き起こす可能性がある。
【0037】
図５Ａ～図５Ｃは、スキューが存在しないシナリオにおけるリピータ挿入の副作用のうちのいくつかの例を表す。しかし、実際には、ＢＬ３０６ａ、３０６ｂの構造における自然な不完全（たとえば、ビットラインとして使用されるワイヤを形成する材料の不均一性など）によりスキューは存在する。また、スキューは、ＢＬドライバ（たとえば、ＢＬドライバ３０８ａ、３０８ｂ）およびリピータ（たとえば、リピータ３１２ａ～３１２ｍ）の構造における不完全により存在し得る。図６Ａ～図６Ｃは、様々な実施形態による、図４のメモリ列の様々なノードにおけるスキューを有する差動信号の例示的な信号図である。スキューしている場合、ＢＬ３０６ａ、３０６ｂにおける負荷量および／または駆動が不均衡であり、これは、スキューしているゼロ交差点をもたらす可能性がある。たとえば、図６Ａのグラフ６００でわかるように、ノード４０２ａ、４０２ｂにおけるメタステーブルゾーン６０２は、図５Ａのグラフ５００によって表現されているスキューしていない場合のものと実質的に同様となり得る。しかし、図６Ｂのグラフ６２０からわかるように、メタステーブルゾーン６２２は、メタステーブルゾーン６０２に比べて幅が増大している。特に、メタステーブルゾーン６２２は、スキューによって誘導されたメタステーブルゾーン６２６ａ、６２６ｂを含み得、これは、スキューしていない場合についてノード４０４ａ、４０４ｂにおける差動信号を表すメタステーブルゾーン５２２の幅に比べて、メタステーブルゾーン６２２の幅を増大する。さらに、図６Ｂによってわかるように、差動信号のゼロ交差点６２４もまたスキューしている（たとえば、ゼロ交差点６２４は、図５Ｂに比べて下がっている）。整形／再生後、図６Ｃのグラフ６４０によってわかるように、ノード４０６ａ、４０６ｂにおける差動信号は、スキューによって誘導されたメタステーブルゾーン６４６ａ、６４６ｂによってわかるように、スキューしているゼロ交差点および増大したメタステーブルゾーン６４２の幅を保持し得る。これは、ＤＮＬおよびノイズを、スキューしていない場合よりも増大させる可能性がある。さらに、スキューによって誘導されたメタステーブルゾーン６４６ａ、６４６ｂは、整形され、ビットライン３０６ａ、３０６ｂに沿って引き続き伝搬し得る。信号が伝搬するにつれて、スキューによって誘導されたメタステーブルゾーン６４６ａ、６４６ｂは拡大し続け、これは、ＤＮＬ、ノイズ、ＦＰＮ、行ＦＰＮを引き続き増大させる。ここで、行ＦＰＮは、ＦＰＮのサブセットである。
【0038】
いくつかの実施形態では、図４に表現されているものなど、挿入されたリピータを含むメモリアレイ３００に関連して上記で論じた技術的問題は、下記のメモリ列を使用して克服することができる。「メモリ列」は、本明細書で「ビット列」とも称されることがある。具体的には、いくつかの実施形態は、上記の技術的問題に対する技術的解決策について述べており、この技術的解決策は、（ｉ）デューティサイクル補正器（ＤＣＣ）リピータと、（ｉｉ）ＳＲＡＭリピータとを含み、これらはそれぞれ、上記の技術的問題を克服する技術的効果を発揮する。下記のＤＣＣリピータおよびＳＲＡＭリピータは、それだけには限らないが（これは、他のリストが限定するものであることを示唆するものではない）、メモリセルと直列にリピータを挿入するためにデータ経路内に遮断部を必要とすること、リピータの縦続接続スタックに起因して大きな伝搬遅延を引き起こすこと、差動信号のスキューを伝搬および蓄積させること、各リピータの近くにおいて（たとえば、ノード４０４ａ、４０４ｂおよびノード４０６ａ、４０６ｂに近接するＢＬ３０６ａ、３０６ｂに沿って）急激な不連続性を引き起こすこと、ならびに読出しおよび書込みのために別々の経路を必要とすることを含む技術的問題を克服する。さらに、ＤＣＣリピータおよびＳＲＡＭリピータ両者の技術的利点は、下記で詳述されているように、下記のＤＣＣリピータおよびＳＲＡＭリピータが共に、図４に表現されているリピータより少ないトランジスタを使用し、作製をより経済的なものにすることである。たとえば、図４のリピータ（たとえば、リピータ３１２ａ～３１２ｍ）は、１６個のトランジスタを含み得るが、下記のＤＣＣリピータおよびＳＲＡＭリピータは、それぞれ８個のトランジスタおよび６個のトランジスタを含み得る。またさらに、下記のＤＣＣリピータおよびＳＲＡＭリピータ両者についての有効駆動負荷は、図４のリピータに必要とされるものより小さくなり得る。さらに、下記のＳＲＡＭリピータは、より少ない制御信号を含み得、（たとえば、追加の周辺回路がなく、信号経路遮断の必要がないことによる）可能な最もコンパクトなレイアウトを有する最適化されたメモリアレイに統合させることができ、同一の周囲のＳＲＡＭのようなリピータレイアウトで高いメモリ歩留まりを有することができる。
【0039】
図７Ａおよび図７Ｂは、それぞれ、様々な実施形態による、デューティサイクル補正（ＤＣＣ）リピータを含むメモリアレイのための例示的なメモリ列、および例示的なＤＣＣリピータの拡大概略図である。図７Ａは、メモリアレイの例示的なメモリ列７０２を示す。特に、メモリアレイは、メモリ列７０２と同じまたは同様であるｎ個の列を含み得る。
【0040】
いくつかの実施形態では、メモリ列７０２は、それぞれビットライン（ＢＬ）ドライバ７０８ａ、７０８ｂによって駆動されるビットラインに直列に接続され得るメモリセル７０４ａおよび７０４ｂなど、ｍ個のメモリセルを含み得る。メモリ列７０２の各メモリセルは、Ｘ×Ｙビットセルを含み得る。さらに、各メモリ列は、メモリセルからデータを読み出すために使用され得るセンス増幅器（ＳＡ）７１０を含み得る。
【0041】
いくつかの実施形態では、初期ノードＮ＿０ａおよびＮ＿０ｂは、それぞれＢＬドライバ７０８ａ、７０８ｂに結合され得る。図８Ａのグラフ８００によってわかるように、スキューしていない場合、初期ノードＮ＿０ａ、Ｎ＿０ｂは、メタステーブルゾーン８０２を有し得る。メタステーブルゾーン８０２の幅は、図５Ａのメタステーブルゾーン５０２のものと実質的に同様となり得、以前の説明が当てはまり得る。
【0042】
いくつかの実施形態では、中間ノードＮ＿αａ、Ｎ＿αｂなど、中間ノードが各ビットラインに沿って挿入され得る。特に、中間ノードＮ＿αａ、Ｎ＿αｂは、初期ノードＮ＿０ａ、Ｎ＿０ｂと中間ノードＮ＿αａ、Ｎ＿αｂとの間のビットラインの長さ（Ｌ）を、αが１未満である長さαＬを有する第１の部分７０６ａａ、７０６ｂａと、長さ（１－α）Ｌを有する第２の部分７０６ａｂ、７０６ｂｂとにセグメント化し得る。ノードＮ＿αａおよびＮ＿αｂは、差動信号のＲＣ崩壊とＤＣＣ再生との間のバランスポイントに配置され得る。たとえば、αは、Ｌ／２に等しくなり得る。いくつかの実施形態では、αは、メモリアレイの所望の設計からの制約を使用してシミュレーションを介して決定され得る。それぞれ図８Ａおよび図８Ｂのグラフ８００および８２０からわかるように、初期ノードＮ＿０ａおよびＮ＿０ｂから中間ノードＮ＿αａおよびＮ＿αｂへの差動信号は、αＬ（たとえば、ここでαＬは＜Ｌ）での改善された有効長を有するので、徐々に／滑らかに遅くなり得る。それぞれ図８Ｂおよび図８Ｃのグラフ８２０および８４０から、差動信号は、徐々に／滑らかに再生し、これはＤＮＬおよびノイズを低下させ、行ＦＰＮを生成しない。さらに、メタステーブルゾーン８４２の幅は、メタステーブルゾーン８０２のものと実質的に同様のままであり、ゼロ交差点のシフトは最小である。特に、ゼロ交差点には、ｙ軸に沿ってスキューがなく、時間遅延（たとえば、ｘ軸）のシフトは最小であるはずである。さらに、入力ノードＮ＿１ａおよびＮ＿１ｂをまたぐ差動信号は、出力ノードＮ＿２ａおよびＮ＿２ｂのものと等価である。したがって、リピータ７１２ａの入力における差動信号は、リピータ７１２ａの出力における差動信号と同じ（または実質的に同様）である。同様の特性が、メモリ列７０２の他方のリピータ（たとえば、リピータ７１２ａ～７１２ｃ）について達成され得る。
【0043】
図８Ａ～図８Ｃは、メモリ列７０２の様々なノードをまたぐ差動信号のスキューしていない場合の例を表していたが、図９Ａ～図９Ｃは、スキューしている場合の例を表す。スキューしている場合、ＢＬドライバ７０８ａ、７０８ｂによって出力される負荷量／駆動信号は、不均衡になり得る。図９Ａのグラフ９００からわかるように、メタステーブルゾーン９０２は、メタステーブルゾーン８０２のものと実質的に同様となり得、以前の説明が当てはまり得る。図９Ｂのグラフ９２０では、メタステーブルゾーン９２２は、メタステーブルゾーン９０２の幅に対して依然として拡大し得るが、スキューによって誘導されたメタステーブルゾーン９２６ａ、９２６ｂのサイズは、図４におけるリピータのものより小さくなり得る。図９Ｃのグラフ９４０では、メタステーブルゾーン９４２はやはり再形成されるが、差動信号のシフトは、図４におけるリピータによって誘導されたシフトに対して低減され得る。さらに、入力ノードＮ＿１ａ、Ｎ＿１ｂにおける差動信号は、出力ノードＮ＿２ａ、Ｎ＿２ｂにおけるものに等しいので、伝搬する信号は、図４のリピータの場合より遅延が少なく劣化が少ないことになる。いくつかの実施形態では、初期ノードＮ＿０ａ、Ｎ＿０ｂと中間ノードＮ＿αａおよびＮ＿αｂとの間のビットラインの有効長αＬが長さＬ未満であるので（たとえば、初期ノードとリピータの入力ノードとの間の図３のビットライン３０６ａ、３０６ｂの長さ）、メタステーブルゾーンの幅、ＤＮＬ、およびノイズは、図９Ａ～図９Ｃ、のグラフ９００、９２０、９４０によってわかるように、スキューしている場合について増大し得るが、この増大は、図３のリピータ３１２ａのものより小さくなり得る。さらに、メモリ列７０２は、スキューによって誘導されたメタステーブルゾーン９２６ａ、９２６ｂを整形し、ゼロ交差点９２４を補正し得る。さらに、スキューは、ＤＣＣリピータ（たとえば、リピータ７１２ａ）によってリセットされクリアされ得る。いくつかの実施形態では、ＤＣＣリピータ（たとえば、リピータ７１２ａ）は、位相外れ差動信号を１８０度分離で引き戻し得る。さらに、ＤＣＣリピータは、ゼロ交差点を中央レールに引き戻すこともできる。たとえば、中央線にないことがあり得るグラフ９２０のゼロ交差点９２４は、グラフ９４０における中央線に引き戻され得る。
【0044】
図７Ｂは、メモリ列７０２からの例示的なリピータ７１２の拡大回路図である。特に、リピータ７１２は、入力ノードＮ＿１ａ、Ｎ＿１ｂおよび出力ノードＮ＿２ａ、Ｎ＿２ｂを含み得る。それぞれ入力ノードＮ＿１ａ、Ｎ＿１ｂおよび出力ノードＮ＿２ａ、Ｎ＿２ｂを接続するビットライン間に、ＤＣＣリピータ回路７５０が挿入され得る。たとえば、ＤＣＣリピータ回路７５０は、ビットラインに対するシャント接続を形成し得る。その結果、信号経路遮断部は、ＤＣＣリピータ回路７５０を使用するメモリ列７０２内に含まれることがない。
【0045】
ＤＣＣリピータ回路７５０は、第１のスイッチ７５２ａおよび第２のスイッチ７５２ｂを含み得る。スイッチ７５２ａ、７５２ｂのそれぞれは、入力信号に応じて「オン」または「オフ」に切り替わり得る。入力信号は、ＢＬ駆動信号を指すことがあり、制御信号は、ライト信号を指すことがある。たとえば、入力信号（たとえば、ＢＬドライバ７０８ａ、７０８ｂによって出力される信号）が供給されたとき、入力信号は、インバータ７５４ａ、７５４ｂに伝送され得る。いくつかの実施形態では、スイッチ７５２ａ、７５２ｂは、並列に接続されたＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを使用して形成されたトランスミッションゲートであってよい。ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタのドレイン端子およびソース端子は接続され得、一方、ゲートは、インバータを介して互いに結合される。たとえば、入力信号が論理ハイ（たとえば、論理１）であるとき、デバイスは、ライトモードにあり得（たとえば、ＮＭＯＳオン、ＰＭＯＳオン）、一方、入力信号が論理ロー（たとえば、論理０）であるとき、デバイスは、リードモードにあり得る（たとえば、ＮＭＯＳオフ、ＰＭＯＳオフ）。場合によっては、トランスミッションゲートは、メモリ列７０２が「リード」モードにあるとき、「開（オフ）」であり得、各メモリセル７０４内に格納されているデータは、ビットラインをわたって読み出され、ＳＡ７１０によって検知され得る。トランスミッションゲート（たとえば、スイッチ７５２ａ、７５２ｂ）をまたぐ信号が論理１であるとき、トランスミッションゲートは、「閉（オン）」であり得、トランスミッションゲートのトランジスタは、入力信号を導通し得る（たとえば、データが書き込まれ得る）。場合によっては、トランスミッションゲートは、メモリ列７０２が「ライト」モードにあるとき、「閉（オン）」であり得、ＢＬドライバ７０８ａ、７０８ｂによって出力される差動入力信号に基づいてデータがメモリセル７０４に書き込まれ得る。ＤＣＣリピータ回路７５０はシャント接続を介してメモリ列７０２のＢＬに接続されるので、信号経路内に遮断部はできず、メモリリード動作中、リピータ７１２をバイパスまたは使用不能にする必要がない。さらに、シャント接続を介してＤＣＣリピータ回路７５０を接続することによって、図３および図４のものとは異なって、メモリアレイのための物理的空間が最適化される。シャント接続は、回路（たとえば、ＤＣＣリピータ回路７５０）の１つまたは複数の構成要素が、信号が別の点を回って通るための代替のルートとして働く回路を指す。たとえば、ＤＣＣリピータ７１２がシャント接続を介して接続されたとき、差動信号は、ＤＣＣリピータ回路７５０をバイパスすることができる（たとえば、「リード」モードにあるとき、信号は、ＤＣＣリピータ回路７５０の構成要素によって導通されることなく入力ノードＮ＿１ａ、Ｎ＿１ｂから出力ノードＮ＿２ａ、Ｎ＿２ｂに伝わることができる）。
【0046】
いくつかの実施形態では、インバータ７５４ａ、７５４ｂは、クロスカップルインバータ対であってよい。たとえば、第１のインバータ７５４ａの出力は、第２のインバータ７５４ｂの入力となるように駆動され得、第２のインバータ７５４ｂの出力は、第１のインバータ７５４ａの入力となるように駆動され得る。これは、インバータ７５４ａ、７５４ｂの対がリピータ７１２のためのストレージとして働くことを可能にすることができ（たとえば、インバータ７５４ａ、７５４ｂの対は論理０、１を格納し得る）、後続のメモリセル（たとえば、電気的にリピータ７１２「後」のメモリセル７０４ａに出力されることになる入力信号値を示す。いくつかの実施形態では、インバータ７５４ａ、７５４ｂのそれぞれは、２つのトランジスタから形成され得る。したがって、ＤＣＣリピータ回路７５０に含まれるトランジスタの総数は、８個のトランジスタであり得、これは、図４のリピータ３１２ａによって使用されているトランジスタの数（たとえば、これは、１６個のトランジスタを含む）の半分である。
【0047】
図１０Ａおよび図１０Ｂは、それぞれ、様々な実施形態による、ＳＲＡＭリピータを含むメモリアレイのための例示的なメモリ列、および例示的なＳＲＡＭリピータの拡大概略図である。図１０Ａは、メモリアレイの例示的なメモリ列１００２を示す。特に、メモリアレイは、メモリ列１００２と同じまたは同様であるｎ個の列を含み得る。
【0048】
いくつかの実施形態では、メモリ列１００２は、それぞれビットライン（ＢＬ）ドライバ１００８ａ、１００８ｂによって駆動されるビットラインに直列に接続され得るメモリセル１００４ａおよび１００４ｂなど、ｍ個のメモリセルを含み得る。メモリ列１００２の各メモリセルは、Ｘ×Ｙ個のビットセルを含む。さらに、各メモリ列は、メモリセルからデータを読み出すために使用され得るセンス増幅器（ＳＡ）１０１０を含み得る。
【0049】
いくつかの実施形態では、初期ノードＮ＿０ａおよびＮ＿０ｂは、それぞれＢＬドライバ１００８ａ、１００８ｂ、に結合され得る。いくつかの実施形態では、中間ノードＮ＿αａ、Ｎ＿αｂなど、中間ノード、が各ビットラインに沿って挿入され得る。特に、中間ノードＮ＿αａ、Ｎ＿αｂは、初期ノードＮ＿０ａ、Ｎ＿０ｂと中間ノードＮ＿αａ、Ｎ＿αｂとの間のビットラインの長さ（Ｌ）を、αが１未満である長さαＬを有する第１の部分１００６ａａ、１００６ｂａと、長さ（１－α）Ｌを有する第２の部分１００６ｂａ、１００６ｂｂとにセグメント化し得る。ノードＮ＿αａおよびＮ＿αｂは、差動信号のＲＣ崩壊とＤＣＣ再生との間のバランスポイントに配置され得る。たとえば、αは、Ｌ／２に等しくなり得る。いくつかの実施形態では、αは、メモリアレイの所望の設計からの制約を使用してシミュレーションを介して決定され得る。メモリ列１００２は、リピータ１０１２ａの入力における差動信号がリピータ１０１２ａの出力における差動信号と同じ（または実質的に同様）であるため、メモリ列７０２のものと同じまたは同様に機能し得る。さらに、メモリ列１００２内のノードのそれぞれにおける差動信号に対するスキューの作用は、図８Ａ～図８Ｃおよび図９Ａ～図９Ｃによって表現されているように、上記のメモリ列７０２のものと実質的に同様となり得、以前の説明が当てはまり得る。
【0050】
図１０Ｂは、メモリ列１００２からの例示的なリピータ１０１２の拡大回路図である。特に、リピータ１０１２は、入力ノードＮ＿１ａ、Ｎ＿１ｂおよび出力ノードＮ＿２ａ、Ｎ＿２ｂを含み得る。それぞれ入力ノードＮ＿１ａ、Ｎ＿１ｂおよび出力ノードＮ＿２ａ、Ｎ＿２ｂを接続するビットライン間に、ＳＲＡＭリピータ回路１０５０が挿入され得る。たとえば、ＳＲＡＭリピータ回路１０５０は、ビットラインに対するシャント接続を形成し得る。その結果、信号経路遮断は、ＳＲＡＭリピータ回路１０５０を使用するメモリ列１００２内に含まれることがない。
【0051】
ＳＲＡＭリピータ回路１０５０は、第１のスイッチ１０５２ａおよび第２のスイッチ１０５２ｂを含み得る。スイッチ１０５２ａ、１０５２ｂのそれぞれは、入力信号に応じて「オン」または「オフ」に切り替わり得る。たとえば、入力信号（たとえば、ＢＬドライバ１００８ａ、１００８ｂによって出力される信号）が供給されたとき、この信号は、インバータ１０５４ａ、１０５４ｂに伝送され得る。いくつかの実施形態では、スイッチ１０５２ａ、１０５２ｂは、ＮＭＯＳトランジスタを使用して形成されたトランスミッションゲートであってよい。たとえば、入力信号が論理ハイ（たとえば、論理１）であるとき、デバイスは、ライトモードにあり得（たとえば、ＮＭＯＳオン、ＰＭＯＳオン）、一方、入力信号が論理ロー（たとえば、論理０）であるとき、デバイスは、リードモードにあり得る（たとえば、ＮＭＯＳオフ、ＰＭＯＳオフ）。トランスミッションゲート（たとえば、スイッチ１０５２ａ、１０５２ｂ）をまたぐ信号が論理１であるとき、トランスミッションゲートは、「閉（オン）」であり得、トランスミッションゲートのトランジスタは、入力信号を導通し得る（たとえば、データが書き込まれ得る）。場合によっては、トランスミッションゲートは、メモリ列１００２が「ライト」モードにあるとき、「閉（オン）」であり得、ＢＬドライバ１００８ａ、１００８ｂによって出力される差動入力信号に基づいてデータがメモリセル１００４ａ、１００ｂに書き込まれ得る。場合によっては、トランスミッションゲートは、メモリ列１００２が「リード」モードにあるとき、「開（オフ）」であり得、各メモリセル７０４内に格納されているデータは、ビットラインをわたって読み出され、ＳＡ７１０によって検知され得る。トランスミッションゲート（たとえば、スイッチ１０５２ａ、１０５２ｂ）をまたぐ信号が論理１であるとき、トランスミッションゲートは、「閉（オン）」であり得、各トランスミッションゲートのトランジスタは、入力信号を導通し得る（たとえば、データが書き込まれ得る）。場合によっては、トランスミッションゲートは、メモリ列１００２が「ライト」モードにあるとき、「閉（オン）」であり得、ＢＬドライバ１００８ａ、１００８ｂによって出力される差動入力信号に基づいてデータがメモリセル１００４に書き込まれ得る。ＳＲＡＭリピータ回路１０５０はシャント接続を介してメモリ列１００２のＢＬに接続されるので、信号経路内に遮断部はできず、メモリリード動作中、リピータ１０１２をバイパスまたは使用不能にする必要がない。さらに、シャント接続を介してＳＲＡＭリピータ回路１０５０を接続することによって、図３および図４のものとは異なって、メモリアレイのための物理的空間が最適化される。ＤＣＣリピータ７１２ａのものと同様に、ＳＲＡＭリピータ１０１２がシャント接続を介して接続されたとき、差動信号は、ＳＲＡＭリピータ回路１０５０をバイパスすることができる（たとえば、「リード」モードにあるとき、信号は、ＳＲＡＭリピータ回路１０５０の構成要素によって導通されることなく入力ノードＮ＿１ａ、Ｎ＿１ｂから出力ノードＮ＿２ａ、Ｎ＿２ｂに伝わることができる）。
【0052】
いくつかの実施形態では、インバータ１０５４ａ、１０５４ｂは、クロスカップルインバータ対であってよい。たとえば、第１のインバータ１０５４ａの出力は、第２のインバータ１０５４ｂの入力となるように駆動され得、第２のインバータ１０５４ｂの出力は、第１のインバータ１０５４ａの入力となるように駆動され得る。これは、インバータ１０５４ａ、１０５４ｂの対がリピータ１０１２のためのストレージとして働くことを可能にすることができ（たとえば、インバータ１０５４ａ、１０５４ｂの対は論理０、１を格納し得る）、後続のメモリセル（たとえば、電気的にリピータ１０１２「後」のメモリセル１００４ａに出力されることになる入力信号値を示す。いくつかの実施形態では、インバータ１０５４ａ、１０５４ｂのそれぞれは、２つのトランジスタから形成され得る。したがって、ＳＲＡＭリピータ回路１０５０に含まれるトランジスタの総数は、６個のトランジスタであり得、これは、図４のリピータ３１２ａによって使用されているトランジスタの数（たとえば、これは、１６個のトランジスタを含む）の半分未満であり、ＤＣＣリピータ回路７５０より少ないトランジスタである。
【0053】
ＳＲＡＭリピータ回路１０５０を含むＳＲＡＭリピータ１０１２は、より少ないトランジスタの使用（たとえば、それによりコストを削減すること）以上の図３および図４のリピータ３１２ａの構成に勝る追加の改良を提供し得る。たとえば、ＳＲＡＭリピータ１０１２のインスタンスを含むメモリ列１００２などメモリ列を含むメモリアレイの構成は、相補的な制御信号の必要を削減または解消し得、メモリアレイによって必要とされる電力量を低減する。たとえば、シングルエンド制御信号が、必要とされる唯一の信号であり得る。別の例として、リピータ１０１２のＳＲＡＭのような構成は、ＳＲＡＭメモリアレイへの単純な組込みを可能にする。リピータ１０１２は、最もコンパクトなレイアウトを有するＳＲＡＭビットセルのものと構成が同様であるレイアウトパターンを有し得、図７Ａのリピータ７１２ａのものと同様に、シャント接続を介して接続され得、それにより、挿入のために信号経路を遮断する必要を解消する。したがって、ＳＲＡＭメモリアレイに容易に統合させることができる。リピータ１０１２などＳＲＡＭリピータをＳＲＡＭメモリアレイに統合させることができることにより、同一の周囲のＳＲＡＭのようなリピータレイアウトを有する高歩留まりメモリセルを作り出すことができる（たとえば、メモリアレイは、それぞれが複数の（Ｘ×Ｙ）ビットセル（たとえば、メモリセル１００４ａ～１００４）およびリピータ（たとえば、リピータ１０１２ａ～１０１２ｃ）を含む、ビット列１００２のものと同様の複数のビット列を含むことができる。
【0054】
【0055】
【表1】
【0056】
図１１は、様々な実施形態による、ソリッドステート撮像デバイスの例示的な構成を示す例示的なブロック図である。この実施形態では、ソリッドステート撮像デバイス１１００は、たとえば、ＣＭＯＳイメージセンサによって構成される。ＣＭＯＳイメージセンサは、たとえば、裏面照明イメージセンサ（ＢＳＩ）に適用される。
【0057】
図１１に示されているように、ソリッドステート撮像デバイス１１００は、画像取込み部として働くピクセル部１１２０、垂直回路１１３０（行回路）、読出し回路１１４０（列読出し回路）、水平回路１１５０（列回路）、およびタイミング制御回路１１６０を含み得る。これらの構成要素のうち、たとえば、垂直回路１１３０、読出し回路１１４０、水平回路１１５０、およびタイミング制御回路１１６０は、ピクセル信号を読み出すための読出し部１１７０を構成し得る。一例として、ピクセル部１１２０は、それぞれ図７Ａおよび図１０Ａのメモリ列７０２および１００２など１つまたは複数のメモリ列を含むメモリアレイを含み得る。
【0058】
いくつかの実施形態では、ソリッドステート撮像デバイス１１００のピクセルは、ピクセル部１１２０内に行列パターンで配置され得、各マルチピクセルは、それぞれが光電変換領域を有する少なくとも２つのサブピクセルを含み得る。いくつかの実施形態では、マルチピクセルは、少なくともマルチピクセルの光電変換領域の光入射部分において複数の隣接するサブピクセルを互いに分離する裏面分離部と、少なくとも２つのサブピクセルの光電変換領域に光が入射することを可能にする単一のレンズ部とを含み得る。いくつかの実施形態では、レンズ部の光心は、裏面分離部が形成される場所に位置決めされ得、少なくとも裏面分離部の光心領域は、裏面分離部の他の領域より低い反射（高い吸収）を示す。いくつかの実施形態では、裏面分離部の光心領域は、裏面分離部の他の領域より低い反射（高い吸収）を示す。
【0059】
いくつかの実施形態では、マルチピクセルは、サブピクセルの単位群として働き、ＮＩＲ－ＲＧＢセンサとして構成される。
【0060】
以下は、ソリッドステート撮像デバイス１１００の一部の例示的な構成および機能について簡単に述べている。
【0061】
垂直回路１１３０は、シャッタ内のサブピクセルを駆動し、タイミング制御回路１１６０の制御下で行スキャニング制御ラインを通じて行を読み出し得る。さらに、垂直回路１１３０は、アドレス信号に従って、信号が読み出されることになる読出し行、およびフォトダイオードＰＤに蓄積された電荷がリセットされるシャッタ行の行アドレスのための行選択信号を出力し得る。
【0062】
通常のピクセル読出し動作では、読出し部１１７０の垂直回路１１３０は、シャッタスキャニング、次いで読出しスキャニングを行うためにピクセルを駆動し得る。
【0063】
読出し回路１１４０は、ピクセル部１１２０の列出力に対応して配置された複数の列信号処理回路を含み得、読出し回路１１４０は、複数の列信号処理回路が列の並列処理を行うことができるように構成され得る。読出し回路１１４０は、相関二重サンプリング（ＣＤＳ）回路、アナログ－デジタルコンバータ（ＡＤＣ）、増幅器（ＡＭＰ）、サンプル／ホールド（Ｓ／Ｈ）回路などを含み得る。
【0064】
読出し回路１１４０は、電子シャッタとしてローリングシャッタを使用するソリッドステート撮像デバイス（ＣＭＯＳイメージセンサ）だけでなく、電子シャッタとしてグローバルシャッタを使用するソリッドステート撮像デバイス（ＣＭＯＳイメージセンサ）にも適用可能である。たとえば、電子シャッタとしてグローバルシャッタを使用するＣＭＯＳイメージセンサでは、たとえば、ピクセルは、光電変換読出し部から読み出される信号をサンプル／ホールドキャパシタ内に保持するための信号保持部を内蔵する。グローバルシャッタを使用するＣＭＯＳイメージセンサは、フォトダイオードからの電荷を同時に電圧信号の形態で信号保持部のサンプル／ホールドキャパシタに貯蔵し、後から電圧信号を順次読み出す。このようにして、画像全体にわたって同時性が確実に達成される。ＣＭＯＳイメージセンサは、たとえば、スタックＣＭＯＳイメージセンサとして提供される。
【0065】
スタックＣＭＯＳイメージセンサは、たとえば、第１の基板（ピクセルダイ）および第２の基板（ＡＳＩＣダイ）がマイクロバンプ（接続部）を通じて接続されるスタック構造を有し得る。第１の基板は、形成された個々のピクセルのための光電変換読出し部を有し得、第２の基板は、形成された個々のピクセルのための信号保持部、信号ライン、垂直回路、水平回路、読出し回路などを有し得る。第１の基板に形成されたピクセルのそれぞれは、第２の基板に形成された信号保持部のうちの対応する１つに接続され得、信号保持部は、上記のＡＤＣおよびＳ／Ｈ回路を含む読出し回路１１４０に接続され得る。
【0066】
水平回路１１５０は、ＡＤＣなど読出し回路１１４０の複数の列信号処理回路内で処理された信号をスキャンし、信号を水平方向に転送し、信号を信号処理回路（図示せず）に出力し得る。
【0067】
タイミング制御回路１１６０は、ピクセル部１１２０、垂直回路１１３０、読出し回路１１４０、水平回路１１５０などにおける信号処理に必要とされるタイミング信号を生成し得る。
【0068】
いくつかの実施形態では、読出し部１１７０は、浮遊拡散層ＦＤがリセットされるリセット期間ＰＲに続く読出し期間において、リセット状態において信号を読み出すこと、およびリセット期間に続く読出し期間後、第１のフォトダイオードまたは第２のフォトダイオードに貯蔵された電荷が第１の転送トランジスタまたは第２の転送トランジスタを通じて浮遊拡散層ＦＤに転送され得る転送期間ＰＴに続く読出し期間において、貯蔵された電荷によって決定される信号を読み出すことを含む読出しスキャニングを行うことができる。ここで、第１のフォトダイオードは、第１のウェルキャパシティおよび第１の応答度を有し得、第２のフォトダイオードは、第２のウェルキャパシティおよび第２の応答度を有し得る。読出し部１１７０は、１回の読出し期間における第１の変換ゲインモード読出し、および第２の変換ゲインモード読出しからなる群から選択された少なくとも１つを行うように構成され得る。第１の変換ゲインモード読出しでは、読出し部１１７０は、キャパシタンス充電部によって設定された第１のキャパシタンスに対応する第１の変換ゲイン（たとえば、高ゲインまたはＨＣＧ）を有するピクセル信号を読み出すことができる。第２の変換ゲインモード読出しでは、読出し部１１７０は、キャパシタンス充電部によって設定された第２のキャパシタンスに対応する第２の変換ゲイン（たとえば、低ゲインまたはＬＣＧ）を有するピクセル信号を読み出すことができる。
【0069】
ブロック図では、図の構成要素は、離散的な機能ブロックとして表現されているが、実施形態は、本明細書に記載の機能性が図のように編成されるシステムに限定されない。構成要素のそれぞれによって提供される機能性は、現在表現されているものとは異なるように編成されるソフトウェアまたはハードウェアモジュールによって提供されてもよく、たとえば、そのようなソフトウェアまたはハードウェアは、混ぜ合わされ、併合され、複製され、分割され、分散され（たとえば、データセンタ内で、または地理的に）、または別の形で異なるように編成されてもよい。本明細書に記載の機能性は、有形の非一時的な機械可読媒体上に格納されているコードを実行する１つまたは複数のコンピュータの１つまたは複数のプロセッサによって提供されてもよい。場合によっては、単数形の用語「ｍｅｄｉｕｍ（媒体）」の使用にかかわらず、命令は、異なるコンピューティングデバイスに関連付けられた異なるストレージデバイス上で、たとえば、各コンピューティングデバイスが命令の異なるサブセットを有する状態で分散されてもよく、本明細書における単数形の用語「ｍｅｄｉｕｍ（媒体）」の用法と一貫している実装である。
【0070】
読者は、本出願がいくつかの個々に有用な技法について述べていることを理解するはずである。これらの技法を複数の孤立した特許出願に分離するのではなく、出願人は、これらの技法を、それらの関連の主題が出願処理における経済性に役立つので単一の文書にグループ化した。しかし、そのような技法の明確な利点および態様は、１つにまとめられるべきでない。場合によっては、実施形態は、本明細書に記載の欠点のすべてに対処するが、これらの技法は、個々に有用であり、いくつかの実施形態は、そのような問題のサブセットだけに対処し、または本開示を検討する当業者に明らかになるであろう他の述べられていない利益を提供することを理解されたい。コスト制約のため、本明細書で開示されているいくつかの技法は、現在特許請求されていないことがあり、継続出願など、または本特許請求の範囲を補正することによって、後の出願で特許請求されることがある。同様に、スペースの制約のため、本書の要約の項も発明の概要の項も、そのような技法すべて、またはそのような技法の態様すべてを包括的に一覧したものを含むものと解釈されるべきでない。
【0071】
本説明および図面は、本技法を開示されている特定の形態に限定することは意図されておらず、逆に、添付の特許請求の範囲によって規定される本技法の精神および範囲内に入るすべての修正、均等物、および代替形態を包含することが意図されていることを理解されたい。さらに、本技法の様々な態様の修正および代替の実施形態は、この説明に鑑みて当業者に明らかになるであろう。したがって、本説明および図面は、例示的なものにすぎないと解釈されるべきであり、本技法を実施する一般的なやり方を当業者に教示するためのものである。本明細書に示され記載されている本技法の形態は、実施形態の例と解釈されるべきであることを理解されたい。本技法の本説明の利益を有した後には、すべて当業者に明らかになるように、要素および材料が本明細書に示され記載されているものに置き換わってもよく、部分および処理は、逆転または省略されてもよく、本技法のいくつかの特徴は、個々に利用されてもよい。以下の特許請求の範囲に記載されている本技法の精神および範囲から逸脱することなく本明細書に記載の要素に変更を加えることができる。本明細書で使用されている表題は、編成するためのものにすぎず、本説明の範囲を限定するために使用されることは意図されていない。
【0072】
本出願を通して使用されるとき、「ｍａｙ（～得る、～よい）」という語は、義務的な意味（すなわち、不可欠なものを意味する）ではなく、寛大な意味（すなわち、可能性を有することを意味する）で使用される。「ｉｎｃｌｕｄｅ（含む）」、「ｉｎｃｌｕｄｉｎｇ（含む）」、および「ｉｎｃｌｕｄｅｓ（含む）」などの語は、それだけには限らないが、含むことを意味する。本出願を通して使用されるとき、単数形「ａ」、「ａｎ」、および「ｔｈｅ」は、別段内容が明示的に示さない限り複数の指示対象を含む。したがって、たとえば、「ａｎ ｅｌｅｍｅｎｔ（一要素）」または「ａ ｅｌｅｍｅｎｔ（一要素）」に言及することは、「１つまたは複数の」など１つまたは複数の要素のための他の用語および句の使用にかかわらず２つ以上の要素の組合せを含む。「ｏｒ（または）」という用語は、別段示されていない限り非排他的であり、すなわち、「ａｎｄ（および）」、および「ｏｒ（または）」を共に包含する。条件関係について述べる用語、たとえば、「Ｘ、Ｙに応答して」、「Ｘ、Ｙに基づいて」、「Ｘ、Ｙである場合」、「Ｘ、Ｙであるとき」などは、前件が必要条件である、前件が十分条件である、または前件が結果の寄与条件である因果関係を包含し、たとえば、「状態Ｘは条件Ｙが成り立つとき生じる」は、「ＸがＹだけに基づいて生じる」、および「ＸがＹおよびＺに基づいて生じる」の総称である。そのような条件関係は、前件が成り立つことに直ちに続く結果に限定されない。なぜなら、一部の結果は遅延されることがあり、条件文において、前件はそれらの結果に結び付けられる、たとえば、前件は結果が生じることの可能性に関連するからである。複数の属性または機能が複数の物体にマッピングされる文（たとえば、ステップＡ、Ｂ、Ｃ、Ｄを行う１つまたは複数のプロセッサ）は、別段示されていない限り、すべてのそのような物体にマッピングされるすべてのそのような属性または機能と、それらの属性または機能のサブセットにマッピングされるそれらの属性または機能のサブセットとを共に（たとえば、それぞれがステップＡ～Ｄを行うすべてのプロセッサと、プロセッサ１がステップＡを行い、プロセッサ２がステップＢおよびステップＣの一部を行い、プロセッサ３がステップＣの一部およびステップＤを行う場合とを共に）包含する。さらに、別段示されていない限り、１つの値またはアクションが別の条件または値「に基づく」という文は、その条件または値が唯一の要因である場合と、その条件または値が複数の要因のうちの１つの要因である場合とを共に包含する。別段示されていない限り、何らかの集まりの「ｅａｃｈ（各）」インスタンスが何らかの特性を有するという文は、より大きな集まりのいくつかのそれ以外同一のまたは同様のメンバがその特性を有していない場合を除外するように読むべきでない。すなわち、ｅａｃｈ（各）は、必ずしもそれぞれあらゆるを意味しない。記載されたステップの順序に関する限定は、別段明示的に指定されていない限り特許請求の範囲の意味に読み取るべきでなく、たとえば、「Ｘを行った後、Ｙを行う」のような明確な文言は、「物品に対してＸを行い、Ｘされた物品に対してＹを行う」のような順序の限定を暗示するように不適切に論じられる可能性がある文とは対照的に、順序を指定するのではなく特許請求の範囲をより読みやすくするために使用される。「Ａ、Ｂ、およびＣのうちの少なくともＺ」など（たとえば、「Ａ、Ｂ、またはＣのうちの少なくともＺ」）に言及する文は、列挙されているカテゴリ（Ａ、Ｂ、およびＣ）のうちの少なくともＺを指し、各カテゴリにおける少なくともＺ個の単位を必要としない。別段具体的に述べられていない限り、考察から明らかなように、本明細書を通して「処理」、「コンピューティング」、「計算」、「決定」などという用語を利用する考察は、専用コンピュータまたは同様の専用電子処理／コンピューティングデバイスなど特定の装置のアクションまたは処理を指すことを理解されたい。「平行」、「垂直／直交」、「方形」、「円筒形」などのような幾何学的構造体を参照して述べられている特徴は、幾何学的構造体の特性を実質的に具体化する物品を包含すると解釈されるべきであり、たとえば、「平行」な表面に言及することは、実質的に平行な表面を包含する。これらの幾何学的構造体のプラトンの理想からの逸脱の許容範囲は、本明細書における範囲を参照して、またそのような範囲が述べられていない場合、使用の分野における業界標準を参照して、またそのような範囲が定義されていない場合、指定された特徴の製造の分野における業界標準を参照して決定されることになり、そのような範囲が定義されていない場合、幾何学的構造体を実質的に具体化する特徴は、その幾何学的構造体の定義する属性の１５％以内でそれらの特徴を含むと解釈されるべきである。「第１の」、「第２の」、「第３の」、「所与の」などの用語は、特許請求の範囲で使用されている場合、区別するまたは別の形で識別するために使用され、順序的または数値的な限定を示すために使用されない。当分野における通常の用法における場合と同様に、人間に顕著な使用を参照して述べられているデータ構造およびフォーマットは、記載のデータ構造またはフォーマットを構成するために人間に理解できるフォーマットで提示される必要はなく、たとえば、テキストは、テキストを構成するためにＵｎｉｃｏｄｅまたはＡＳＣＩＩでレンダリング、さらには符号化される必要はなく、画像、地図、およびデータ可視化は、それぞれ画像、地図、およびデータ可視化を構成するために表示または復号される必要はなく、話声、音楽、および他のオーディオは、それぞれ話声、音楽、または他のオーディオを構成するためにスピーカを通じて放出される、または復号される必要はない。
【0073】
当業者なら、本教示は様々な修正および／または向上が可能であることを理解するであろう。たとえば、上記の様々な構成要素の実装はハードウェアデバイスにおいて具体化され得るが、ソフトウェアのみの解決策－たとえば、既存のサーバ上のインストールとしても実装され得る。さらに、本明細書で開示されている会話管理技法は、ファームウェア、ファームウェア／ソフトウェアの組合せ、ファームウェア／ハードウェアの組合せ、またはハードウェア／ファームウェア／ソフトウェアの組合せとして実装され得る。
【0074】
前述は、本教示および／または他の例を構成すると考えられるものについて述べたが、様々な修正をそれらに加えることができること、ならびに本明細書で開示されている主題は、様々な形態および例で実装され得ること、ならびに本教示は、多数の応用例において適用され得、その一部が本明細書に記載されているにすぎないことを理解されたい。以下の特許請求の範囲により、本教示の真の範囲内に入る任意の、およびすべての応用例、修正、および変形を特許請求することが意図されている。
【0075】
本技法は、以下の列挙された実施形態を参照すればよりよく理解されるであろう。
１．リピータであって、
第１のビットラインに結合された第１の入力ノードおよび第２のビットラインに結合された第２の入力ノードと、
第１のビットラインに結合された第１の出力ノードおよび第２のビットラインに結合された第２の出力ノードと、
入力信号を受信したことに応答して第１のビットラインおよび第２のビットラインに結合するように構成された一対のスイッチと、
一対のスイッチに結合されたクロスカップルインバータセットと、を備え、一対のスイッチおよびクロスカップルインバータセットは、入力信号が一対のスイッチによって受信されたことに応答して第１のビットラインと第２のビットラインとの間でシャント接続を形成する。
２．実施形態１に記載のリピータであって、リピータの１つまたは複数のインスタンスがメモリアレイ内で使用される。
３．実施形態１～２のいずれか１つに記載のリピータであって、第１の入力ノードおよび第２の入力ノードは、メモリセルに結合される。
４．実施形態１～２のいずれか１つに記載のリピータであって、第１の出力ノードおよび第２の出力ノードは、メモリセルに結合される。
５．実施形態４に記載のリピータであって、メモリセルはｎビットメモリセルである。
６．実施形態５に記載のリピータであって、ｎビットメモリセルは１ビットメモリセルである。
７．実施形態１～６のいずれか１つに記載のリピータであって、第１の入力ノードおよび第２の入力ノードは、それぞれ第１の中間ノードおよび第２の中間ノードに結合され、第１の中間ノードおよび第２の中間ノードは、それぞれ第１の初期ノードおよび第２の初期ノードに結合され、第１の初期ノードおよび第２の初期ノードは、それぞれ第１のビットラインドライバおよび第２のビットラインドライバに結合される。
８．実施形態７に記載のリピータであって、第１のビットラインドライバおよび第２のビットラインドライバは、入力信号を出力するように構成され、入力信号は、それぞれ第１のビットラインおよび第２のビットラインを介して第１の初期ノードおよび第２の初期ノードに供給される。
９．実施形態８に記載のリピータであって、入力信号は、一対のスイッチをそれぞれ第１のビットラインおよび第２のビットラインに結合させるために、一対のスイッチにさらに供給される。
１０．実施形態７～９のいずれか１つに記載のリピータであって、第１の中間ノードおよび第２の中間ノードは、第１の初期ノードと第１の入力ノードとの間で第１のビットラインおよび第２のビットラインの一部分に沿って第１の場所に配置され、第１の場所は、バランスポイントである。
１１．実施形態１０に記載のリピータであって、バランスポイントは、リピータの機能のシミュレーションを介して決定される。
１２．実施形態７～１１のいずれか１つに記載のリピータであって、
入力信号は差動信号であり、
第１の初期ノードおよび第２の初期ノードにおいて、差動信号の立上りエッジは、第１の論理レベルから第２の論理レベルに進むために第１の時間量かかり、
第１の中間ノードおよび第２の中間ノードにおいて、差動信号の立上りエッジは、第１の論理レベルから第２の論理レベルに進むために第２の時間量かかり、第２の時間量は、第１の時間量より大きく、
第１の入力ノードおよび第２の入力ノードにおいて、差動信号の立上りエッジは、第１の論理レベルから第２の論理レベルに進むために第３の時間量かかり第３の時間量は、第２の時間量未満またはそれより大きい。
１３．実施形態１２に記載のリピータであって、
第１の初期ノードおよび第２の初期ノードにおいて、差動信号の各成分は、第１の論理レベルと第２の論理レベルとの間の中間点において交差し、
第１の中間ノードおよび第２の中間ノードにおいて、差動信号の各成分は、第１のゼロ交差点において交差し、第１のゼロ交差点は、第１の論理レベルまたは第２の論理レベルに向かってスキューされており、
第１の入力ノードおよび第２の入力ノードにおいて、差動信号の各成分は、第１の論理レベルと第２の論理レベルとの間の中間点において交差し、
第１の出力ノードおよび第２の出力ノードにおいて、差動信号の各成分は、それぞれ第１の入力ノードおよび第２の入力ノードにおけるそれぞれの成分に等しい。
１４．実施形態１～１３のいずれか１つに記載のリピータであって、
一対のスイッチの各スイッチは、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを備え、
リピータは、８個のトランジスタを含み、
リピータはデューティサイクル補正器（ＤＣＣ）リピータである。
１５．実施形態１～１４のいずれか１つに記載のリピータであって、
一対のスイッチの各スイッチは、ＮＭＯＳトランジスタを備え、
リピータは、６個のトランジスタを含み、
リピータはＳＲＡＭリピータである。
１６．実施形態１～１５のいずれか１つに記載のリピータであって、第１の出力ノードおよび第２の出力ノードは、メモリセルに結合され、メモリセルは、リピータの追加のインスタンスに結合される。
１７．実施形態１～１６のいずれか１つに記載のリピータであって、
データを読み出すための手段をさらに備える。
１８．実施形態１～１７のいずれか１つに記載のリピータであって、
データを書き込むための手段をさらに備える。
１９．実施形態１～１８のいずれか１つに記載のリピータであって、
入力信号を生成するための手段をさらに備える。
２０．メモリアレイのための縦続接続スタックであって、
複数のメモリセルと、
それぞれが複数のメモリセルのそれぞれの１つに結合された複数のリピータと、を備え、各リピータは、実施形態１～１９のいずれか１つに記載のリピータを含む。
２１．メモリアレイであって、複数のリピータを備え、複数のリピータの各リピータは、実施形態１～１９のいずれか１つに記載のリピータを含む。
２２．メモリアレイであって、
データを格納するように構成された複数のメモリセルと、
複数のメモリセルのうちの少なくともいくつかにデータを書き込むために入力信号を供給するように構成された一対のビットライン（ＢＬ）ドライバと、
メモリセルのうちの少なくともいくつかによって格納されているデータを読み出すためにビットラインドライバに通信可能に結合されたセンス増幅器と、
複数のメモリセルに接続された複数のリピータと、を備え、複数のリピータの各リピータは、実施形態１～１９のいずれか１つに記載のリピータを含む。
２３．撮像デバイスであって、メモリセルに結合された複数のリピータを備え、複数のリピータの各リピータは、実施形態１～１９のいずれか１つに記載のリピータを含む。
１．リピータであって、
第１のビットラインに結合された第１の入力ノードおよび第２のビットラインに結合された第２の入力ノードと、
第１のビットラインに結合された第１の出力ノードおよび第２のビットラインに結合された第２の出力ノードと、
入力信号を受信したことに応答して第１のビットラインおよび第２のビットラインに結合するように構成された一対のスイッチと、
一対のスイッチに結合されたクロスカップルインバータセットと、を備え、一対のスイッチおよびクロスカップルインバータセットは、入力信号が一対のスイッチによって受信されたことに応答して第１のビットラインと第２のビットラインとの間でシャント接続を形成する。
２．実施形態１に記載のリピータであって、リピータの１つまたは複数のインスタンスがメモリアレイ内で使用される。
３．実施形態１～２のいずれか１つに記載のリピータであって、第１の入力ノードおよび第２の入力ノードは、メモリセルに結合される。
４．実施形態１～２のいずれか１つに記載のリピータであって、第１の出力ノードおよび第２の出力ノードは、メモリセルに結合される。
５．実施形態４に記載のリピータであって、メモリセルはｎビットメモリセルである。
６．実施形態５に記載のリピータであって、ｎビットメモリセルは１ビットメモリセルである。
７．実施形態１～６のいずれか１つに記載のリピータであって、第１の入力ノードおよび第２の入力ノードは、それぞれ第１の中間ノードおよび第２の中間ノードに結合され、第１の中間ノードおよび第２の中間ノードは、それぞれ第１の初期ノードおよび第２の初期ノードに結合され、第１の初期ノードおよび第２の初期ノードは、それぞれ第１のビットラインドライバおよび第２のビットラインドライバに結合される。
８．実施形態７に記載のリピータであって、第１のビットラインドライバおよび第２のビットラインドライバは、入力信号を出力するように構成され、入力信号は、それぞれ第１のビットラインおよび第２のビットラインを介して第１の初期ノードおよび第２の初期ノードに供給される。
９．実施形態８に記載のリピータであって、入力信号は、一対のスイッチをそれぞれ第１のビットラインおよび第２のビットラインに結合させるために、一対のスイッチにさらに供給される。
１０．実施形態７～９のいずれか１つに記載のリピータであって、第１の中間ノードおよび第２の中間ノードは、第１の初期ノードと第１の入力ノードとの間で第１のビットラインおよび第２のビットラインの一部分に沿って第１の場所に配置され、第１の場所は、バランスポイントである。
１１．実施形態１０に記載のリピータであって、バランスポイントは、リピータの機能のシミュレーションを介して決定される。
１２．実施形態７～１１のいずれか１つに記載のリピータであって、
入力信号は差動信号であり、
第１の初期ノードおよび第２の初期ノードにおいて、差動信号の立上りエッジは、第１の論理レベルから第２の論理レベルに進むために第１の時間量かかり、
第１の中間ノードおよび第２の中間ノードにおいて、差動信号の立上りエッジは、第１の論理レベルから第２の論理レベルに進むために第２の時間量かかり、第２の時間量は、第１の時間量より大きく、
第１の入力ノードおよび第２の入力ノードにおいて、差動信号の立上りエッジは、第１の論理レベルから第２の論理レベルに進むために第３の時間量かかり第３の時間量は、第２の時間量未満またはそれより大きい。
１３．実施形態１２に記載のリピータであって、
第１の初期ノードおよび第２の初期ノードにおいて、差動信号の各成分は、第１の論理レベルと第２の論理レベルとの間の中間点において交差し、
第１の中間ノードおよび第２の中間ノードにおいて、差動信号の各成分は、第１のゼロ交差点において交差し、第１のゼロ交差点は、第１の論理レベルまたは第２の論理レベルに向かってスキューされており、
第１の入力ノードおよび第２の入力ノードにおいて、差動信号の各成分は、第１の論理レベルと第２の論理レベルとの間の中間点において交差し、
第１の出力ノードおよび第２の出力ノードにおいて、差動信号の各成分は、それぞれ第１の入力ノードおよび第２の入力ノードにおけるそれぞれの成分に等しい。
１４．実施形態１～１３のいずれか１つに記載のリピータであって、
一対のスイッチの各スイッチは、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを備え、
リピータは、８個のトランジスタを含み、
リピータはデューティサイクル補正器（ＤＣＣ）リピータである。
１５．実施形態１～１４のいずれか１つに記載のリピータであって、
一対のスイッチの各スイッチは、ＮＭＯＳトランジスタを備え、
リピータは、６個のトランジスタを含み、
リピータはＳＲＡＭリピータである。
１６．実施形態１～１５のいずれか１つに記載のリピータであって、第１の出力ノードおよび第２の出力ノードは、メモリセルに結合され、メモリセルは、リピータの追加のインスタンスに結合される。
１７．実施形態１～１６のいずれか１つに記載のリピータであって、
データを読み出すための手段をさらに備える。
１８．実施形態１～１７のいずれか１つに記載のリピータであって、
データを書き込むための手段をさらに備える。
１９．実施形態１～１８のいずれか１つに記載のリピータであって、
入力信号を生成するための手段をさらに備える。
２０．メモリアレイのための縦続接続スタックであって、
複数のメモリセルと、
それぞれが複数のメモリセルのそれぞれの１つに結合された複数のリピータと、を備え、各リピータは、実施形態１～１９のいずれか１つに記載のリピータを含む。
２１．メモリアレイであって、複数のリピータを備え、複数のリピータの各リピータは、実施形態１～１９のいずれか１つに記載のリピータを含む。
２２．メモリアレイであって、
データを格納するように構成された複数のメモリセルと、
複数のメモリセルのうちの少なくともいくつかにデータを書き込むために入力信号を供給するように構成された一対のビットライン（ＢＬ）ドライバと、
メモリセルのうちの少なくともいくつかによって格納されているデータを読み出すためにビットラインドライバに通信可能に結合されたセンス増幅器と、
複数のメモリセルに接続された複数のリピータと、を備え、複数のリピータの各リピータは、実施形態１～１９のいずれか１つに記載のリピータを含む。
２３．撮像デバイスであって、メモリセルに結合された複数のリピータを備え、複数のリピータの各リピータは、実施形態１～１９のいずれか１つに記載のリピータを含む。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7A】
【図7B】
【図8】
【図9】
【図10A】
【図10B】
【図11】
【国際調査報告】