特表 2024-539551 断熱性が改善されたピラー下部電極を有する相変化メモリセル

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-10-29

(54)【発明の名称】断熱性が改善されたピラー下部電極を有する相変化メモリセル

(51)【国際特許分類】

   H10B 63/10 20230101AFI20241022BHJP

   H10N 70/20 20230101ALI20241022BHJP

【ＦＩ】

H10B63/10

H10N70/20

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2024518439

(86)(22)【出願日】2022-10-04

(85)【翻訳文提出日】2024-03-22

(86)【国際出願番号】 EP2022077539

(87)【国際公開番号】W WO2023066649

(87)【国際公開日】2023-04-27

(31)【優先権主張番号】17/505,067

(32)【優先日】2021-10-19

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】390009531

【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション

【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ

【住所又は居所原語表記】Ｎｅｗ Ｏｒｃｈａｒｄ Ｒｏａｄ， Ａｒｍｏｎｋ， Ｎｅｗ Ｙｏｒｋ １０５０４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ

(74)【代理人】

【識別番号】100112690

【弁理士】

【氏名又は名称】太佐 種一

(74)【代理人】

【識別番号】100120710

【弁理士】

【氏名又は名称】片岡 忠彦

(74)【復代理人】

【識別番号】110000877

【氏名又は名称】弁理士法人ＲＹＵＫＡ国際特許事務所

(72)【発明者】

【氏名】リ、ジュンタオ

(72)【発明者】

【氏名】シエ、ルイロン

(72)【発明者】

【氏名】チェン、カングオ

(72)【発明者】

【氏名】ラデンス、カール

【テーマコード（参考）】

5F083

【Ｆターム（参考）】

5F083FZ10

5F083GA05

5F083JA36

5F083JA39

5F083JA40

5F083JA60

5F083MA06

5F083MA16

5F083PR05

5F083PR39

5F083PR40

(57)【要約】

断熱性が改善されたピラー下部電極を有する相変化メモリセル相変化メモリデバイスは、下部電極；前記下部電極の上面に直接接触している交互の導電体層のスタック；前記スタックの上面に直接接触している金属ピラー；前記金属ピラーの上面に直接接触している相変化材料素子；および前記相変化材料素子上の上部電極を含み、前記金属ピラーの横寸法は、前記スタックの横寸法よりも小さい。

【特許請求の範囲】

【請求項1】

下部電極；
前記下部電極の上面に直接接触している交互の導電体層のスタック；
前記スタックの上面に直接接触している金属ピラー；
前記金属ピラーの上面に直接接触している相変化材料素子；および
前記相変化材料素子上の上部電極
を備え、前記金属ピラーの横寸法は、前記スタックの横寸法よりも小さい、相変化メモリデバイス。

【請求項2】

前記下部電極の下の下層；および
前記下層上にあり、前記下部電極を取り囲む層間誘電体
をさらに備える、請求項１に記載の相変化メモリデバイス。

【請求項3】

前記スタック上にあり、前記相変化材料素子の下の前記金属ピラーを取り囲む熱的および電気的に絶縁性のスペーサ
をさらに備える、請求項１に記載の相変化メモリデバイス。

【請求項4】

前記熱的および電気的に絶縁性のスペーサが、前記スタックの幅に等しい幅を有する、請求項３に記載の相変化メモリデバイス。

【請求項5】

前記スタックを取り囲む第１誘電体層；
前記相変化材料素子および前記第１誘電体層を覆うように形成されたカプセル化層；および
前記カプセル化層上に形成された第２誘電体層
をさらに備え、前記上部電極が、前記第２誘電体層上に形成され、前記上部電極が、前記上部電極を前記相変化材料素子に電気的に接続する上部電極コンタクトをさらに含む、請求項１に記載の相変化メモリデバイス。

【請求項6】

前記相変化材料素子および前記上部電極コンタクトの間に、上部ハードマスクをさらに備える、請求項５に記載の相変化メモリデバイス。

【請求項7】

前記上部電極コンタクトが、前記カプセル化層を通って延在している、請求項５に記載の相変化メモリデバイス。

【請求項8】

前記相変化材料素子と同じ幅を有する、前記相変化材料素子上の上部ハードマスクをさらに備える、請求項１に記載の相変化メモリデバイス。

【請求項9】

前記交互の導電体層のスタックが、
最下部窒化チタン（ＴｉＮ）層；および
最上部窒化タンタル（ＴａＮ）層
を含む、請求項１に記載の相変化メモリデバイス。

【請求項10】

前記最下部ＴｉＮ層の厚さが、前記最上部ＴａＮ層の厚さに等しい、請求項９に記載の相変化メモリデバイス。

【請求項11】

前記最下部ＴｉＮ層の厚さが、前記スタックのうちのいずれの他の層の厚さよりも大きい、請求項９に記載の相変化メモリデバイス。

【請求項12】

前記金属ピラーが、ＴｉＮおよびＴａＮ以外の材料から形成されている、請求項９に記載の相変化メモリデバイス。

【請求項13】

前記金属ピラーが、前記交互の導電体層のスタックの材料とは異なる材料から形成されている、請求項１に記載の相変化メモリデバイス。

【請求項14】

前記金属ピラーがヒータである、請求項１に記載の相変化メモリデバイス。

【請求項15】

前記金属ピラーが、前記相変化材料素子を加熱するように構成されたヒータである、請求項１に記載の相変化メモリデバイス。

【請求項16】

クロスバー型の相変化メモリセルを製造するための方法であって、
下層上に配置される下部電極を提供する段階；
複数の交互の導電体層を含む多層スタックを形成する段階；
前記多層スタックの材料とは異なる材料から形成された最上部金属層を、前記多層スタック上に堆積させる段階；
前記最上部金属層上にハードマスクピラーを形成する段階；
前記最上部金属層をエッチングして金属ピラーを形成する段階；
前記金属ピラーを取り囲む内部スペーサを形成する段階；
前記ハードマスクピラーを使用して、前記多層スタックをパターニングする段階；
前記金属ピラーの上面に等しい高さを有する誘電体層を形成する段階；
前記ハードマスクピラーを除去する段階；および
前記金属ピラー上に相変化材料素子を形成する段階
を備える、方法。

【請求項17】

前記相変化材料素子を形成する段階は、
相変化材料を堆積させる段階；
前記相変化材料上に上部ハードマスクを形成する段階；および
前記上部ハードマスクを使用して相変化材料をパターニングして、前記相変化材料素子を形成する段階を含む、請求項１６に記載の方法。

【請求項18】

前記相変化材料素子を覆うようにカプセル化層を堆積させる段階；
前記カプセル化層上に第２誘電体層を堆積させる段階；
前記カプセル化層および前記第２誘電体層にビアを形成して、前記上部ハードマスクを露出させる段階；および
メタライゼーションを実行して、上部電極、および前記上部ハードマスクに接触する上部電極コンタクトを形成する段階
をさらに備える、請求項１７に記載の方法。

【請求項19】

前記内部スペーサを形成する段階は、
前記多層スタック上に誘電体ライナを堆積させる段階；および
前記ハードマスクピラーの幅まで前記誘電体ライナをエッチバックする段階
をさらに含む、請求項１６に記載の方法。

【請求項20】

前記ハードマスクピラーを使用した前記多層スタックの前記パターニングは、前記最上部金属層をエッチングして前記金属ピラーを形成する段階および前記内部スペーサを形成する段階の前に実行される、請求項１６に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は一般に、相変化メモリ（Ｐｈａｓｅ Ｃｈａｎｇｅ Ｍｅｍｏｒｙ：ＰＣＭ）セルに関する。

【背景技術】

【0002】

ＰＣＭは、既存の不揮発性メモリ（ＮＶＭ）にまさるいくつかの利点を提供する新たな不揮発性（ＮＶ）ランダムアクセスメモリ（ＲＡＭ）である。それは、従来のメモリ用途および神経形態学的コンピューティングの両方に可能性を有する。

【0003】

ＰＣＭデバイスの主要な考慮事項のうちの１つは、それらのプログラミング電流であり、プログラミング電流は、電力消費が多いリセットステップ中に非常に大きくなり得る。ヒータ素子および相変化素子の接触面積を低減すことで、セット／リセット電流を低減しやすくすることができる。

【0004】

さらに、大部分の熱は、電流閉じ込めに起因して、被パターニングコンタクトおよび相変化層の境界面で発生する。セル内で発生した熱の大部分は、近傍の誘電体および金属の電極を最終的に加熱することになる。熱エネルギーは、通常、下部電極を通じて失われる。なぜなら、それが境界面からの最も熱伝導性の高い経路だからである。

【0005】

したがって、ＰＣＭデバイス内のプログラミング電流ならびに熱損失を低減するために、新規の下部電極集積手法が必要とされている。

【発明の概要】

【0006】

本発明の一態様によれば、下部電極；前記下部電極の上面に直接接触している交互の導電体層のスタック；前記スタックの上面に直接接触している金属ピラー；前記金属ピラーの上面に直接接触している相変化材料素子；および前記相変化材料素子上の上部電極を備え、前記金属ピラーの横寸法は、前記スタックの横寸法よりも小さい、相変化メモリデバイスが提供される。

【0007】

本発明の別の態様によれば、クロスバー型の相変化メモリセルを製造するための方法であって、下層上に配置される下部電極を提供する段階；複数の交互の導電体層を含む多層スタックを形成する段階；前記多層スタックの材料とは異なる材料から形成された最上部金属層を、前記多層スタック上に堆積させる段階；前記最上部金属層上にハードマスクピラーを形成する段階；前記最上部金属層をエッチングして金属ピラーを形成する段階；前記金属ピラーを取り囲む内部スペーサを形成する段階；前記ハードマスクピラーを使用して、前記多層スタックをパターニングする段階；前記金属ピラーの上面に等しい高さを有する誘電体層を形成する段階；前記ハードマスクピラーを除去する段階；および前記金属ピラー上に相変化材料素子を形成する段階を備える方法が提供される。

【0008】

本明細書で使用される場合、アクションを「容易にする」ことには、アクションを実行すること、アクションをより簡単にすること、アクションを遂行することを支援すること、またはアクションを実行させることが含まれる。したがって、限定ではなく例として、１つのプロセッサで実行される命令は、アクションの実行を引き起こすまたは支援する適当なデータまたはコマンドを送信することによって、リモート・プロセッサで実行中の命令によって遂行されるアクションを容易にすることができる。疑念を回避するため、ある作用者がアクションを実行すること以外によってアクションを容易にする場合であっても、何らかのエンティティまたはエンティティの組み合わせによってアクションが実行される。

【0009】

本発明の１つまたは複数の実施形態またはその要素は、示される方法ステップを実行するためのコンピュータ使用可能プログラム・コードを伴うコンピュータ可読記憶媒体を含むコンピュータプログラム製品の形態で実装することができる。さらに、本発明の１つまたは複数の実施形態またはその要素は、メモリと、そのメモリに連結されて例示的な方法ステップを実行するよう動作可能である少なくとも１つのプロセッサとを含むシステム（または装置）の形態で実装することができる。さらに、別の態様において、本発明またはその要素の１つまたは複数の実施形態は、本明細書に記載の方法ステップの１つまたは複数を実施するための手段の形態で実装されることが可能である；その手段は、（ｉ）ハードウェアモジュール、（ｉｉ）コンピュータ可読記憶媒体（または複数のそのような媒体）に記憶され、ハードウェアプロセッサに実装されるソフトウェアモジュール、または（ｉｉｉ）（ｉ）および（ｉｉ）の組み合わせを含むことができる；（ｉ）～（ｉｉｉ）のいずれもが、本明細書に述べる特定の技術を実装する。

【0010】

本発明の技術は、非常に有益な技術上の効果をもたらすことが可能である。
いくつかの実施形態は、これらの潜在的利点を有しない場合があり、これらの潜在的利点は必ずしも全ての実施形態で要求されるものではない。例えば、１つまたは複数の実施形態は、
相変化を行うために必要なプログラミング電流を低減する小さい幅を有する金属ピラー；
低いプログラミング電流を達成するように構成されたリソグラフィ能力よりも小さい金属ピラーの横寸法；
金属ナノピラーの横方向の熱損失を低減する、金属ピラーを取り囲む内部スペーサ；および
下向きの熱損失を低減する、金属ピラーの下にある交互の導電体層のスタック
を提供してよい。

【0011】

本発明のこれらおよび他の特徴および利点は、添付図面と併せて読まれる、以下の例示的な実施形態の詳細な説明から明らかとなろう。

【図面の簡単な説明】

【0012】

添付図面を参照して、本発明の好ましい実施形態を以下でさらに詳細に説明する。

【0013】

【図1】本発明の１つまたは複数の実施形態による、ＰＣＭセルを形成する方法である。

【0014】

【図2】本発明の１つまたは複数の実施形態による、製造プロセスの異なるステップにおけるＰＣＭの断面図である。

【図3】本発明の１つまたは複数の実施形態による、製造プロセスの異なるステップにおけるＰＣＭの断面図である。

【図4】本発明の１つまたは複数の実施形態による、製造プロセスの異なるステップにおけるＰＣＭの断面図である。

【図5】本発明の１つまたは複数の実施形態による、製造プロセスの異なるステップにおけるＰＣＭの断面図である。

【図6】本発明の１つまたは複数の実施形態による、製造プロセスの異なるステップにおけるＰＣＭの断面図である。

【図7】本発明の１つまたは複数の実施形態による、製造プロセスの異なるステップにおけるＰＣＭの断面図である。

【図8】本発明の１つまたは複数の実施形態による、製造プロセスの異なるステップにおけるＰＣＭの断面図である。

【図9】本発明の１つまたは複数の実施形態による、製造プロセスの異なるステップにおけるＰＣＭの断面図である。

【図10】本発明の１つまたは複数の実施形態による、製造プロセスの異なるステップにおけるＰＣＭの断面図である。

【図11】本発明の１つまたは複数の実施形態による、製造プロセスの異なるステップにおけるＰＣＭの断面図である。

【図12】本発明の１つまたは複数の実施形態による、製造プロセスの異なるステップにおけるＰＣＭの断面図である。

【0015】

【図13】本発明の１つまたは複数の実施形態による、方向性エッチングプロセスの異なるステップにおけるＰＣＭの断面図である。

【図14】本発明の１つまたは複数の実施形態による、方向性エッチングプロセスの異なるステップにおけるＰＣＭの断面図である。

【0016】

【図15】本発明の１つまたは複数の実施形態による、ＰＣＭセルスタックの図である。

【発明を実施するための形態】

【0017】

本発明の実施形態によれば、金属ピラー／ヒータを多層金属電極（すなわちピラー下部電極）上に有する相変化メモリＰＣＭセルを形成するための方法および構造が提供される。いくつかの実施形態によれば、金属ピラーの幅寸法は、現在のリソグラフィの限界よりも小さい。いくつかの態様によれば、リソグラフィの限界より小さい幅寸法を有する金属ピラーは、金属ナノピラーである。いくつかの実施形態によれば、自己整合した内部スペーサが、金属ナノピラー／ヒータを取り囲み、自己整合した内部スペーサは、熱的および電気的な絶縁体である。

【0018】

ここで、以下の論述及び本願に付随する図面を参照することによって、本願がより詳細に説明される。本願の図面は例示目的のみで提供されるので、図面は縮尺通りではないことを留意されたい。同様の要素および対応する要素は、同様の参照番号で参照されることも留意されたい。

【0019】

以下の説明では、本願の様々な実施形態の理解を提供するために、特定の構造、コンポーネント、材料、寸法、処理ステップ、及び技術等の、多数の具体的な詳細が述べられる。しかしながら、これらの具体的詳細なしで、本願の様々な実施形態を実施することができることを当業者は理解するであろう。他の例では、本願を不明瞭にすることを避けるために、周知の構造または処理ステップを詳細に説明していない。

【0020】

半導体デバイスの製造は、デバイスパターニングプロセスの様々なステップを含む。例えば、半導体チップの製造は、例えば、ＣＡＤ（コンピュータ支援設計）により生成された複数のデバイスパターンから始まってよく、次に、これらのデバイスパターンを基板内で複製する作業が続く。複製プロセスには、様々な露出技術、および種々の減法的（エッチング）および／または加法的（堆積）材料処理手順の使用が関与し得る。例えば、フォトリソグラフィプロセスでは、フォトレジスト材料の層が、まず基板の上に適用され、次に、予め決められたデバイスパターンまたは複数のパターンに従って選択的に露出され得る。フォトレジストのうち、光または他の電離放射線（例えば、紫外線、電子ビーム、Ｘ線など）に露出される部分では、特定の溶液に対する溶解度にいくつかの変化が生じ得る。次にフォトレジストを現像液中で現像すると、それにより、レジスト層の未照射の部分（ネガティブレジストの場合）または照射された部分（ポジティブレジストの場合）が除去されて、フォトレジストパターンまたはフォトマスクが作られ得る。フォトレジストパターンまたはフォトマスクは、その後、フォトレジストパターンの下の基板にコピーまたは転写され得る。

【0021】

半導体構造体を作る様々な段階で材料を除去するために、多数の技術が当業者によって使用されている。本明細書で使用される場合、これらのプロセスは「エッチング」と総称される。例えば、エッチングは、ウェットエッチング、ドライエッチング、化学的酸化物除去（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ：ＣＯＲ）エッチング、および反応性イオンエッチング（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ：ＲＩＥ）の技術を含み、これらは全て、半導体構造体を形成するときに選択された材料を除去するための既知の技術である。スタンダードクリーン１（ＳＣ１）は、強塩基、典型的には水酸化アンモニウム、および過酸化水素を含有している。ＳＣ２は、塩酸および過酸化水素などの強酸を含有している。エッチングの技術および適用は、当業者によって十分に理解されており、そのため、そのようなプロセスのより詳細な説明は、本明細書において提示しない。

【0022】

全体的な製作方法およびそれにより形成された構造体は新規であるが、その方法を実施するのに必要な特定の個々の処理ステップは、従来の半導体製作技術および従来の半導体製作工具を利用し得る。これらの技術および工具は、本明細書における教示を所与として、関連技術分野の当業者には既によく知られたものであろう。いくつかの個々の処理ステップが本明細書に述べられているが、これらのステップは単なる例示であり、当業者であれば、適用可能である幾つかの等しく好適な代替手段に精通している可能性があることを強調する。

【0023】

添付図面に示されている様々な層および／または領域が、縮尺どおりに描写されているとは限らないことを理解されたい。さらに、このような集積回路デバイスにおいて一般的に使用されるタイプの１つまたは複数の半導体層は、説明を簡単にするために所与の図では明示されない場合がある。これは、明示されていない半導体層が、実際の集積回路デバイスにおいて省略されることを示唆するものではない。

【0024】

図１２を参照すると、いくつかの態様によれば、上部電極および下部電極を有するクロスバー型の相変化材料（ＰＣＭ）アレイにおいて、それぞれのＰＣＭセル１２００は、上部電極１２０２および小さい（例えば、リソグラフィの限界よりも小さい）寸法を有する金属ナノピラー１２０３に接続されたきのこ形ＰＣＭ素子１２０１を有する。いくつかの実施形態によれば、金属ナノピラー１２０３は、ヒータである。金属ナノピラーときのこ形ＰＣＭ素子との小さい接触面積により、相変化に必要な総熱量が低減され、ひいてはそれにより、セットまたはリセット操作ごとに必要な電流が低減される。いくつかの態様によれば、金属ナノピラーを取り囲む内部スペーサ１２０４は、断熱層として作用して、熱が接触領域から離れて周囲材料に向かって移行するのを防止することができる。

【0025】

図１は、本発明の１つまたは複数の実施形態による、上部電極および下部電極を有するクロスバー型のＰＣＭアレイを製造するための方法１００を示す。

【0026】

本発明のいくつかの実施形態によれば、および図１を参照すると、多層金属電極上の下部電極（ピラー型）を有する相変化メモリ（ＰＣＭ）セルを形成するための方法１００は、ステップ１０１において下層を提供する段階、およびステップ１０２において、下層上に配置される層間誘電体（ｉｎｔｅｒｌｅｖｅｌ ｄｉｅｌｅｃｔｒｉｃ：ＩＬＤ）、およびＩＬＤ内でかつ下層上に配置される下部電極を形成する段階を備える。下層は半導体基板を備えることができ、半導体基板それ自体は、例えばトランジスタ、分離構造体、コンタクトなどの他のデバイスを含んでよいことが理解されるべきである。

【0027】

いくつかの実施形態によれば、ＰＣＭセルの電極（例えば、上部電極および下部電極）は、ＴｉＮ、ＴａＮ、タングステン（Ｗ）、アルミニウム（Ａｌ）、Ｔｉ、Ｔａ、窒化チタンシリコン（ＴｉＳｉＮ）、窒化チタンアルミニウム（ＴｉＡｌＮ）、窒化タングステン（ＷＮ）、および他の好適な金属から形成されることが可能である。

【0028】

いくつかの実施形態によれば、ステップ１０３において多層スタックが形成される。多層スタックは、窒化チタン（ＴｉＮ）／窒化タンタル（ＴａＮ）の多層スタックを含むことができる。いくつかの実施形態によれば、第１ＴｉＮ層は、他の多層のいずれよりも大きい厚さを有することができる。

【0029】

いくつかの態様によれば、ステップ１０４において最上部金属層が堆積され、この最上部金属層は、ＴｉＮまたはＴａＮの層とは異なる。任意選択で、最下部ＴｉＮ層は、それに続くＴｉＮ層と同じ厚さを有することができる。

【0030】

例示的な実施形態によれば、ステップ１０５において、最上部金属層上にハードマスクピラーが形成されることが可能である。いくつかの実施形態によれば、最上部金属層は、ハードマスクピラーをマスクとして使用して、選択的にエッチングされることが可能である。

【0031】

いくつかの実施形態によれば、ステップ１０６において、最上部金属層の等方性（横方向の）エッチングが実行されて、最上部金属層の端部が除去され、ハードマスクピラーの下に金属ナノピラーが形成される。いくつかの実施形態によれば、等方性エッチングプロセスは、ＴａＮおよびＴｉＮに対して選択的であることが可能であり、それにより多層スタックは損傷を受けない。

【0032】

例示的な実施形態によれば、金属ナノピラーの寸法は、リソグラフィによって形成されることが可能な寸法を超える（すなわち、それより小さい）ことが可能であり、その結果、上部の相変化材料との接触面積が低減され、相変化に必要な総熱量が低減され、ひいてはこれにより、セットまたはリセット操作ごとに必要な電流を低減することができる。

【0033】

いくつかの実施形態によれば、ステップ１０７において、誘電体ライナが堆積され、ハードマスクピラーをマスクとして使用してエッチバックされて、内部スペーサが形成される。

【0034】

いくつかの実施形態によれば、ステップ１０８において、多層スタックの方向性の反応性イオンエッチング（ＲＩＥ）が実行され、これは下部電極で止まる。

【0035】

いくつかの実施形態によれば、ステップ１０９において、誘電体層（例えば、酸化物）が堆積され、化学機械研磨（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃ ｐｏｌｉｓｈ：ＣＭＰ）が実行され、これは金属ナノピラーの上部で止まる。

【0036】

いくつかの実施形態によれば、ステップ１１０において、Ｇｅ_２Ｓｅ_２Ｔｅ_５（ＧＳＴ）などの相変化材料が堆積される。

【0037】

いくつかの実施形態によれば、ステップ１１１において、ＴｉＮハードマスクが形成され、相変化材料をパターニングするために使用される。

【0038】

いくつかの実施形態によれば、ステップ１１２において、ＳｉＮなどのカプセル化層が堆積され、第２誘電体層が堆積され、ＣＭＰが実行される。

【0039】

いくつかの実施形態によれば、ステップ１１３において、カプセル化層および第２誘電体層にビアが形成されてハードマスクを露出させ、メタライゼーションにより、上部電極および上部電極コンタクトが形成される。金属ピラーの幅寸法は、リソグラフィの能力／限界より小さいことが可能であり、その結果、上部の相変化材料との接触面積が低減され、それによりプログラミング電流が低減される。

【0040】

図２～図１２は、本発明の１つまたは複数の実施形態による、図１の製造プロセスの異なるステップにおけるＰＣＭの断面図である。

【0041】

本発明のいくつかの実施形態によれば、および図２を参照すると、下層２０１が提供される。下層２０１は、半導体基板を含むことができ、この半導体基板自体が、他のデバイス、例えばトランジスタ、分離構造体、コンタクトなどを含んでよい。いくつかの実施形態によれば、下層２０１上にＩＬＤ２０２が堆積され、下層２０１上およびＩＬＤ２０２内に下部電極２０３が配置される。例えば、ＩＬＤ２０２は、その中に開口を形成するようにパターニングされて下層２０１を露出させることが可能であり、メタライゼーションにより、金属材料を堆積させることができる。金属材料の過剰部分がＣＭＰによって除去されて、下部電極２０３が形成され得る。

【0042】

いくつかの実施形態によれば、下部電極２０３は、ＴｉＮ、ＴａＮ、Ｗ、Ａｌ、Ｔｉ、Ｔａ、ＴｉＳｉＮ、ＴｉＡｌＮ、ＷＮ、および他の好適な金属から形成されることが可能である。

【0043】

いくつかの実施形態によれば、および図３を参照すると、多層スタック３００は、ＴｉＮ３０１ａ、３０１ｂ、３０１ｃ、およびＴａＮ３０２ａ、３０２ｂ、３０２ｃの交互の層を備えることができる。いくつかの実施形態によれば、多層スタック３００のうちの最下部のＴｉＮ層３０１ａは、ＴｉＮおよびＴａＮの残りの層の組み合わされた厚さよりも大きい厚さを有することができる。いくつかの態様によれば、最下部のＴｉＮ層３０１ａは、多層スタック３００内の他のＴｉＮ層と同じ厚さを有することができる。任意の数の層を形成できることが理解されるべきである。いくつかの態様によれば、最上部金属層３０３が堆積され、この最上部金属層は、ＴｉＮまたはＴａＮの層とは異なる材料から形成されている。

【0044】

いくつかの実施形態によれば、および図４を参照すると、最上部金属層３０３上にハードマスクピラー４０１が形成され得る。いくつかの実施形態によれば、最上部金属層３０３は、ハードマスクピラー４０１に対して選択的にエッチングされることが可能である。

【0045】

いくつかの実施形態によれば、および図５を参照すると、最上部金属層の等方性（横方向の）エッチングが実行され、最上部金属層の端部が除去され、ハードマスクピラー４０１の下に金属ナノピラー１２０３が形成される。いくつかの実施形態によれば、等方性エッチングプロセスは、ＴａＮまたはＴｉＮに対して選択的であることが可能である。

【0046】

例示的な実施形態によれば、金属ナノピラー１２０３の寸法は、リソグラフィによって形成することが可能な寸法より小さいことが可能であり、その結果、上部の相変化材料との接触面積が小さくなり、相変化に必要な総熱量が低減され、ひいてはそれによりセットまたはリセット操作ごとに必要な電流を低減することができる。

【0047】

いくつかの実施形態によれば、および図６を参照すると、誘電体ライナ（図示せず）が堆積され、ハードマスクピラー４０１をマスクとして使用してエッチバックされて、金属ナノピラー１２０３の周りに内部スペーサ１２０４が形成される。内部スペーサ１２０４は、限定されないが、窒化シリコン（ＳｉｘＮｙ）、酸窒化シリコン（ＳｉＯＮ）、および／またはシリコンカーバイドナイトライド（ＳｉＣＮ）、および／または酸化ケイ素（ＳｉＯｘ）などの酸化物材料を含む材料から形成されてよい。

【0048】

いくつかの実施形態によれば、および図７を参照すると、多層スタックの方向性ＲＩＥが実行され、これは下部電極２０３で止まり、ＴｉＮ、例えば７０２、およびＴａＮ、例えば７０３の被パターニング層を含む被パターニング多層スタック７０１を形成する。

【0049】

いくつかの実施形態によれば、および図８を参照すると、誘電体層８０１（例えば、酸化物）が堆積され、化学機械研磨（ＣＭＰ）が実行され、これは金属ナノピラー１２０３の上部で止まる。

【0050】

いくつかの実施形態によれば、および図９を参照すると、Ｇｅ_２Ｓｅ_２Ｔｅ_５（ＧＳＴ）などのＰＣＭ９０１が、誘電体層８０１上に堆積される。ＰＣＭ９０１は、例えば、Ｇｅ－Ｓｂ－Ｔｅ（ゲルマニウム―アンチモン―テルルまたは「ＧＳＴ」、例えばＧｅ_２Ｓｂ_２Ｔｅ_５）合金から形成されてよい。ＰＣＭ９０１に好適な他の材料は、Ｓｉ－Ｓｂ－Ｔｅ（シリコン－アンチモン－テルル）合金、Ｇａ－Ｓｂ－Ｔｅ（ガリウム－アンチモン－テルル）合金、Ｇｅ－Ｂｉ－Ｔｅ（ゲルマニウム－ビスマス－テルル）合金、Ｉｎ－Ｔｅ（インジウム－テルル）合金、Ａｓ－Ｓｂ－Ｔｅ（ヒ素－アンチモン－テルル）合金、Ａｇ－Ｉｎ－Ｓｂ－Ｔｅ（銀－インジウム－アンチモン－テルル）合金、Ｇｅ－Ｉｎ－Ｓｂ－Ｔｅ合金、Ｇｅ－Ｓｂ合金、Ｓｂ－Ｔｅ合金、Ｓｉ－Ｓｂ合金、およびこれらの組み合わせを含む。いくつかの実施形態において、ＰＣＭ９０１はさらに、窒素、炭素、および／または酸素を含むことができる。いくつかの実施形態において、ＰＣＭ９０１は、限定されないが、酸化アルミニウム（Ａｌ_２Ｏ_３）、酸化ケイ素（ＳｉＯ_２）、酸化タンタル（Ｔａ_２Ｏ_５）、酸化ハフニウム（ＨｆＯ_２）、酸化ジルコニウム（ＺｒＯ_２）、酸化セリウム（ＣｅＯ_２）、窒化シリコン（ＳｉＮ）、酸窒化シリコン（ＳｉＯＮ）などを含む誘電体材料でドープされることが可能である。

【0051】

いくつかの実施形態によれば、および図１０を参照すると、例えばＴｉＮから形成された上部ハードマスク１００１が形成され、ＰＣＭ９０１をパターニングするために使用され、きのこ形ＰＣＭ素子１２０１が形成される。

【0052】

いくつかの実施形態によれば、および図１１を参照すると、ＳｉＮなどのカプセル化層１１０１が堆積され、第２誘電体層１１０２が堆積され、第２誘電体層を平坦化するためにＣＭＰが実行される。

【0053】

いくつかの実施形態によれば、および図１２を参照すると、カプセル化層１１０１および第２誘電体層１１０２にビアが形成されて上部ハードマスク１００１の上面を露出させ、メタライゼーションが実行されて上部電極１２０２および上部電極コンタクト１２０５が形成される。金属ナノピラー１２０３の寸法は、リソグラフィの限界より小さいことが可能であり、その結果、きのこ形のＰＣＭ素子１２０１との接触面積が小さくなり、プログラミング電流が低減される。

【0054】

図１２を参照すると、いくつかの態様によれば、ＰＣＭセル１２００は、上部電極１２０２および小さい（例えばリソグラフィの限界より小さい）寸法を有する金属ナノピラー１２０３に接続されたきのこ形ＰＣＭ素子１２０１を含む。金属ナノピラーときのこ形ＰＣＭ素子１２０１との小さい接触面積により、相変化に必要な総熱量が低減され、ひいてはそれにより、セットまたはリセット操作ごとに必要な電流が低減される。いくつかの態様によれば、金属ナノピラーを取り囲む内部スペーサ１２０４は、断熱層として作用して、熱が接触領域から離れて周囲材料に向かって移行するのを防止することができる。

【0055】

図１３～図１４は、本発明の１つまたは複数の実施形態による、方向性エッチングプロセスの異なるステップにおけるＰＣＭセルの断面図である。

【0056】

いくつかの実施形態によれば、および図１３を参照すると、多層スタックの方向性ＲＩＥは、ステップ１０５におけるハードマスクピラー４０１の形成に続いて実行されることが可能である。多層スタックの方向性ＲＩＥは、下部電極２０３で止まり、ＴｉＮ、例えば７０２、およびＴａＮ、例えば７０３の被パターニング層、および被パターニング最上部金属層１３０２を含む被パターニング多層スタック１３０１を形成する。

【0057】

いくつかの実施形態によれば、および図１４を参照すると、ステップ１０６において、被パターニング最上部金属層１３０２の等方性（横方向の）エッチングが実行され、被パターニング最上部金属層の端部が除去され、ハードマスクピラーの下に金属ナノピラーが形成される。いくつかの実施形態によれば、等方性エッチングプロセスは、ＴａＮ、ＴｉＮ、および金属ナノピラーを形成する材料に対して選択的であることが可能である。ステップ１０６における等方性エッチングに続いて、誘電体ライナ（図示せず）が堆積され、金属ナノピラー１２０３の周りに内部スペーサ（例えば、図７の内部スペーサ１２０４を参照）を形成するようにエッチバックされる。方法は、誘電体層を堆積するステップ１０９に進むことができ、化学機械研磨（ＣＭＰ）が実行され、これはハードマスクピラー４０１を除去し、金属ナノピラー１２０３の上部で止まる。

【0058】

図１５は、本発明の１つまたは複数の実施形態による、ＰＣＭセル１５０１の図である。金属ナノピラー１２０３の第１横寸法ｄ０は、従来のリソグラフィ能力の横寸法よりも小さい。横寸法ｄ０は、プログラミング電流の低減に関連する。金属ナノピラー１２０３を取り囲む内部スペーサ１２０４は、横方向の熱損失を低減または防止するための断熱層として作用することができる。

【0059】

いくつかの実施形態によれば、金属ナノピラー１２０３の下の、第２横寸法ｄ１を有する交互の導電体層（例えば、ＴｉＮ、例えば７０２、およびＴａＮ、例えば７０３の被パターニング層）が、さらに下向きの熱損失を低減する。

【0060】

いくつかの実施形態によれば、プログラミング電流を低減する金属ナノピラー１２０３、横方向の熱損失を低減する内部スペーサ１２０４、および下向きの熱損失を低減する交互の導電体層（例えば、ＴｉＮ、例えば７０２、およびＴａＮ、例えば７０３の被パターニング層）が、ＰＣＭセル１５０１の全体的な効率を改善する。

【0061】

概括

【0062】

本発明の実施形態によれば、相変化メモリデバイスは、下部電極２０３；下部電極の上面に直接接触している交互の導電体層のスタック７０１；スタックの上面に直接接触している金属ピラー１２０３；金属ピラーの上面に直接接触している相変化材料素子１２０１；および相変化材料素子上の上部電極１２０２を含み、金属ピラーの横寸法は、スタックの横寸法よりも小さい。

【0063】

いくつかの実施形態によれば、クロスバー型の相変化メモリセルを製造するための方法１００は、下層上に配置される下部電極をステップ１０１において提供する段階；複数の交互の導電体層を含む多層スタックをステップ１０３において形成する段階；多層スタックの材料とは異なる材料から形成された最上部金属層を、ステップ１０４において多層スタック上に堆積させる段階；ステップ１０５において最上部金属層上にハードマスクピラーを形成する段階；ステップ１０６において最上部金属層をエッチングして金属ピラーを形成する段階；金属ピラーを取り囲む内部スペーサをステップ１０７において形成する段階；ハードマスクピラーを使用して、ステップ１０８において多層スタックをパターニングする段階；金属ピラーの上面に等しい高さを有する誘電体層を、ステップ１０９において形成する段階；同じくステップ１０９において、ハードマスクピラーを除去する段階；およびステップ１１１において、金属ピラー上に相変化材料素子を形成する段階を含む。

【0064】

いくつかの実施形態によれば、相変化材料素子を形成する段階は、ステップ１１０において、相変化材料を堆積させる段階；ステップ１１１において、相変化材料上に上部ハードマスクを形成する段階；およびステップ１１１において、上部ハードマスクを使用して相変化材料をパターニングして、相変化材料素子を形成する段階を含む。

【0065】

いくつかの実施形態によれば、方法は、ステップ１１２において、相変化材料素子を覆うようにカプセル化層を堆積させる段階；ステップ１１２において、カプセル化層上に第２誘電体層を堆積させる段階；ステップ１１３において、カプセル化層および第２誘電体層にビアを形成して、上部ハードマスクを露出させる段階；およびステップ１１３において、メタライゼーションを実行して、上部電極、および上部ハードマスクに接触する上部電極コンタクトを形成する段階を含む。

【0066】

いくつかの実施形態によれば、ステップ１０７において内部スペーサを形成する段階は、多層スタック上に誘電体ライナを堆積させる段階；およびハードマスクピラーの幅まで誘電体ライナをエッチバックする段階を含む。

【0067】

いくつかの実施形態によれば、ステップ１０８における、ハードマスクピラーを使用した多層スタックのパターニングは、ステップ１０６において、最上部金属層をエッチングして金属ピラーを形成する段階、およびステップ１０７において、内部スペーサを形成する段階の前に実行される。

【0068】

本明細書で使用する用語は、特定の実施形態のみを説明することを目的としたものであり、本発明を限定することを意図するものではない。本明細書で使用される場合、コンテキストが明確にそうではないと指示しない限り、単数形「１つの（ａ）」、「１つの（ａｎ）」および「その（ｔｈｅ）」は複数形を同様に含むように意図されている。用語「を含む（ｃｏｍｐｒｉｓｅ）」および／または「を含む（ｃｏｍｐｒｉｓｉｎｇ）」は、本明細書で使用される場合、述べられた特徴、整数、ステップ、動作、要素、および／またはコンポーネントの存在を特定するが、１つまたは複数の他の特徴、整数、ステップ、動作、要素、コンポーネントおよび／またはそのグループの、存在または追加を排除しないことが、さらに理解されよう。

【0069】

以下の特許請求の範囲における、あらゆるミーンズプラスファンクション要素またはステッププラスファンクション要素の対応する構造、材料、動作、および同等物は、具体的に請求される他の請求された要素と組み合わせて機能を実行するための任意の構造、材料、または動作を含むことが意図されている。
本発明の様々な実施形態の説明は、例示の目的で提示されたが、網羅的であること、または、開示された実施形態に限定されることが意図するものではない。説明された実施形態の範囲から逸脱することなく、多くの修正及び変形が、当業者には明らかになるであろう。本明細書で使用される用語は、実施形態の原理、実際の適用、または市場で見られる技術を超える技術的改良を最も良く説明するため、または他の当業者が本明細書に開示される実施形態を理解できるようにするために選択されたものである。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【国際調査報告】