特表 2024-539890 貯蔵装置を用いた量子回路シミュレーションシステム及びその動作方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-10-31

(54)【発明の名称】貯蔵装置を用いた量子回路シミュレーションシステム及びその動作方法

(51)【国際特許分類】

   G06F 7/38 20060101AFI20241024BHJP

   G06N 10/80 20220101ALI20241024BHJP

   G06F 30/3308 20200101ALI20241024BHJP

【ＦＩ】

G06F7/38 510

G06N10/80

G06F30/3308

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2024523532

(86)(22)【出願日】2022-04-11

(85)【翻訳文提出日】2024-04-18

(86)【国際出願番号】 KR2022005230

(87)【国際公開番号】W WO2023068464

(87)【国際公開日】2023-04-27

(31)【優先権主張番号】10-2021-0141160

(32)【優先日】2021-10-21

(33)【優先権主張国・地域又は機関】KR

(31)【優先権主張番号】10-2022-0043556

(32)【優先日】2022-04-07

(33)【優先権主張国・地域又は機関】KR

(81)【指定国・地域】

(71)【出願人】

【識別番号】509329800

【氏名又は名称】ソウル大学校産学協力団

【氏名又は名称原語表記】ＳＥＯＵＬ ＮＡＴＩＯＮＡＬ ＵＮＩＶＥＲＳＩＴＹ Ｒ＆ＤＢ ＦＯＵＮＤＡＴＩＯＮ

(74)【代理人】

【識別番号】100114557

【弁理士】

【氏名又は名称】河野 英仁

(74)【代理人】

【識別番号】100078868

【弁理士】

【氏名又は名称】河野 登夫

(72)【発明者】

【氏名】イ，ジェジン

(72)【発明者】

【氏名】パク，テヨン

(72)【発明者】

【氏名】キム，ヒフン

(72)【発明者】

【氏名】キム，ジンピョ

【テーマコード（参考）】

5B146

【Ｆターム（参考）】

5B146GJ07

(57)【要約】

本開示による量子回路シミュレーション装置は、１つ以上の貯蔵装置を含む貯蔵装置システム及び前記貯蔵装置システムと連結されて量子回路をシミュレーションするホストシステムを含み、前記貯蔵装置システムに貯蔵された前記量子回路を１つ以上の部分回路に分割し、前記ホストシステムが前記１つ以上の部分回路を順次メインメモリー上におけるシミュレーションすることができる。

【特許請求の範囲】

【請求項1】

１つ以上の貯蔵装置を含む貯蔵装置システム；及び
前記貯蔵装置システムと連結されて量子回路をシミュレーションするホストシステムを含み、
前記貯蔵装置システムに貯蔵された前記量子回路を１つ以上の部分回路に分割し、前記ホストシステムが前記１つ以上の部分回路を順次メインメモリー上におけるシミュレーションするようにすることを特徴とする量子回路シミュレーション装置。

【請求項2】

前記ホストシステムは、前記１つ以上の部分回路のそれぞれに対して、ぞれぞれのシミュレーションする間、必要なそれぞれの確率振幅データが連続的に貯蔵されている前記貯蔵装置システムに一回アクセスし、前記それぞれの確率振幅データを前記メインメモリー上に連続的に読み込み、前記１つ以上の部分回路のそれぞれのシミュレーション結果である確率振幅データが連続的に貯蔵されている前記メインメモリー上における前記確率振幅データを前記貯蔵装置システムに連続的に書くようにすることを特徴とする請求項１に記載の量子回路シミュレーション装置。

【請求項3】

前記ホストシステムは、前記メインメモリーのサイズに応じて設定されたパラメータＭを基準に、ヒューリスティックアルゴリズムを用いて前記量子回路の量子ゲートを順次確認して部分回路を生成するようにすることを特徴とする請求項１に記載の量子回路シミュレーション装置。

【請求項4】

前記ホストシステムは、前記１つ以上の部分回路のそれぞれに対する順列演算を、１段階インメモリー順列演算、２段階ブロック順列演算、及び３段階インメモリー順列演算に変換して順次実行するようにすることを特徴とする請求項１に記載の量子回路シミュレーション装置。

【請求項5】

前記１段階インメモリー順列演算及び前記３段階インメモリー順列演算は、前記メインメモリー上におけるデータレイアウトを変更し、前記２段階ブロック順列演算は、前記貯蔵装置上におけるデータレイアウトを変更するようにすることを特徴とする請求項４に記載の量子回路シミュレーション装置。

【請求項6】

前記ホストシステムは、前記１つ以上の部分回路を順次シミュレーションする間、現在のメモリー演算中である部分回路の演算中に次の順番の部分回路に対する確率振幅データを前記貯蔵装置システムに一回アクセスして、前記次の順番の部分回路のシミュレーション前に予め前記メインメモリーに連続的に読み込むようにすることを特徴とする請求項１に記載の量子回路シミュレーション装置。

【請求項7】

前記貯蔵装置は、ＨＤＤ、ＳＳＤ、またはＮＶＭｅのいずれか１つを含むようにすることを特徴とする請求項１に記載の量子回路シミュレーション装置。

【請求項8】

貯蔵装置に貯蔵された入力量子回路を１つ以上の部分回路に分割する段階；及び
前記１つ以上の部分回路を順次に前記貯蔵装置から読み込んでメインメモリー上におけるシミュレーションする段階；
を含むことを特徴とする量子回路をシミュレーションする方法。

【請求項9】

前記メインメモリー上におけるシミュレーションする段階は、
前記１つ以上の部分回路のそれぞれに対して、それぞれのシミュレーションする間、必要なそれぞれの確率振幅データが連続的に貯蔵されている前記貯蔵装置に一回アクセスして、前記それぞれの確率振幅データを前記メインメモリー上に連続的に読み込むようにすることを特徴とする請求項８に記載の量子回路をシミュレーションする方法。

【請求項10】

前記１つ以上の部分回路のそれぞれのシミュレーション結果である確率振幅データが連続的に貯蔵されている前記メインメモリー上における前記確率振幅データを前記貯蔵装置に連続的に書くようにする段階；
を更に含むことを特徴とする請求項９に記載の量子回路をシミュレーションする方法。

【請求項11】

前記１つ以上の部分回路に分割する段階は、
前記メインメモリーのサイズに応じて設定されたパラメータＭを基準に、ヒューリスティックアルゴリズムを用いて前記入力量子回路の量子ゲートを順次確認して部分回路を生成するようにすることを特徴とする請求項８に記載の量子回路をシミュレーションする方法。

【請求項12】

前記シミュレーションする段階は、
前記１つ以上の部分回路のそれぞれに対する順列演算を１段階インメモリー順列演算、２段階ブロック順列演算、及び３段階インメモリー順列演算に変換して順次実行するようにすることを特徴とする請求項８に記載の量子回路をシミュレーションする方法。

【請求項13】

前記１段階インメモリー順列演算及び前記３段階インメモリー順列演算は、前記メインメモリー上におけるデータレイアウトを変更し、前記２段階ブロック順列演算は、前記貯蔵装置上におけるデータレイアウトを変更するようにすることを特徴とする請求項１２に記載の量子回路をシミュレーションする方法。

【請求項14】

前記シミュレーションする段階は、
前記１つ以上の部分回路を順次シミュレーションする間、現在のメモリー演算中である部分回路の演算中に次の順番の部分回路に対する確率振幅データを前記貯蔵装置に一回アクセスして、前記次の順番の部分回路のシミュレーション前に予め前記メインメモリーに連続的に読み込むようにすることを特徴とする請求項８に記載の量子回路をシミュレーションする方法。

【請求項15】

プロセッサにより実行されるように構成された少なくとも１つの命令語を含むコンピュータプログラムを貯蔵したコンピュータ可読非一時的な記録媒体であることを特徴とする請求項８乃至１４のいずれか一項に記載の量子回路をシミュレーションする方法。

【発明の詳細な説明】

【技術分野】

【0001】

量子回路シミュレーション技術に連関し、より具体的には、古典的なコンピュータ（ｃｌａｓｓｉｃａｌ ｃｏｍｐｕｔｅｒｓ）を用いて量子回路として記述されたアルゴリズムを実行する技術に連関しる。

【背景技術】

【0002】

量子コンピューティングは、量子重ね合せ（ｓｕｐｅｒｐｏｓｉｔｉｏｎ）及びもつれ（ｅｎｔａｎｇｌｅｍｅｎｔ）などの量子力学的な現象を用いたコンピューティングパラダイムである。量子コンピューティングの最小単位は量子ビット（ｑｕｂｉｔ）であって、古典的なコンピューティングのビット（ｂｉｔ）に反して、０と１などの重ね合せ状態を表すことができる。量子コンピューティングの計算モデルは、量子回路（ｑｕａｎｔｕｍ ｃｉｒｃｕｉｔ）と呼ばれ、量子回路は、Ｎ個の量子ビットとその量子ビットに作用する一連の量子ゲート（ｑｕａｎｔｕｍ ｇａｔｅ）の集合である。

【0003】

量子情報を古典的なコンピュータで表すためには、指数的に増加するメモリーが要求される。Ｎ個の量子ビットが表現する状態は、合計２^ｎ個の振幅（ａｍｐｌｉｔｕｄｅ）で表すことができる。各振幅は、複素数で表現され、一般に１６バイトのメモリーで表すことができる。従って、Ｎ個の量子ビットからなる量子回路をシミュレーションするためには、２^{（Ｎ＋４）}バイトの貯蔵スペースが必要である。指数的に増加するメモリー要求量は、量子回路シミュレーションの最大の障壁である。

【0004】

既存の量子回路シミュレーション技術は、膨大なメモリー要件量を満たすために数千から数万のノード規模のスーパーコンピュータを使用する。ところが、このような技術は、現在最大のスーパーコンピュータを使用しても、５０量子ビット以上の量子回路シミュレーションが困難である。だけでなく、このようなスーパーコンピュータを使用するには膨大なコストを要求し、一般のユーザーはアクセスさえ困難であるという欠点を有する。

【発明の概要】

【発明が解決しようとする課題】

【0005】

実施例によると、複数の貯蔵装置を含むストレージシステムと連結されたホストシステムにおいて、量子回路を複数の部分回路単位でシミュレーションするシステムが提供されることができる。

【0006】

実施例によると、メモリーに比べて安価であり、貯蔵容量が大きい、例えば、ＨＤＤ、ＳＳＤ、 ＮＶＭｅなどの貯蔵装置を用いて量子回路シミュレーションのため、必要な貯蔵スペースを確保し、合理的なコストと時間内に量子回路をシミュレーションする方法が提供されることができる。

【0007】

実施例によると、メモリーアクセス回数を最小化する部分回路単位でシミュレーションし、メモリー帯域幅を最大限に活用するための順列演算を３段階演算で実行し、プリフェッチ技術を適用して最適化されたシミュレーション方法が提供されることができる。
前述以外の他の側面、特徴及び利点は、以下の図面、特許請求の範囲及び発明の詳細な説明から明らかになる。

【課題を解決するための手段】

【0008】

実施例の一側面による量子回路シミュレーション装置は、１つ以上の貯蔵装置を含む貯蔵装置システム；及び前記貯蔵装置システムと連結されて量子回路をシミュレーションするホストシステムを含み、前記貯蔵装置システムに貯蔵された前記量子回路を１つ以上の部分回路に分割し、前記ホストシステムが前記１つ以上の部分回路を順次メインメモリー上におけるシミュレーションすることができる。

【0009】

他の一側面による量子回路をシミュレーションする方法は、貯蔵装置に貯蔵された入力量子回路を１つ以上の部分回路に分割する段階；及び前記１つ以上の部分回路を順次に前記貯蔵装置から読み込んでメインメモリー上におけるシミュレーションする段階を含むことができる。

【発明の効果】

【0010】

従来技術における使用されているＤＲＡＭは、ＧＢあたりのコストを基準にＨＤＤより２９７倍が高いだけでなく、２０２１年の世界最高の性能を持つスーパーコンピュータの場合でも、５０量子ビット級の量子回路シミュレーションが不可能である。ところが、本開示の実施例によると、８０ｘ１６ＴＢ ＨＤＤから構成された貯蔵装置システム１６個のみを使用して５０量子ビットサイズの量子回路をシミュレーションすることができる。実施例による貯蔵装置を用いた量子回路シミュレーションシステム及び最適化方法は、スケーラビリティ（ｓｃａｌａｂｉｌｉｔｙ）と経済性を同時に有する効果がある。

【図面の簡単な説明】

【0011】

【図1】一実施例による貯蔵装置を用いた量子回路シミュレーション装置のブロック図である。

【図2】一実施例による貯蔵装置を用いた量子回路シミュレーション方法のフローチャートである。

【図3】一実施例における入力量子回路を分割した部分回路の一例である。

【図4】一実施例による入力量子回路を分割する方法のフローチャートである。

【図5】一実施例による複数の部分回路をシミュレーションする方法のフローチャートである。

【図6】一実施例による複数の部分回路をシミュレーションするデータ表現の一例である。

【図7】一実施例による貯蔵装置システムの具現例である。

【発明を実施するための形態】

【0012】

以下においては、実施例を添付の図面を参照して詳細に説明する。ところが、このような実施例により権利範囲が制限されたり、限定されたりするものではない。各図面に示された同じ参照符号は同じ部材を示す。

【0013】

以下の説明における使用される用語は、関連する技術分野における一般的、普遍的なものとして選択されているが、技術の発達及び／または変化、関連技術者の好みなどに応じて他の用語があり得る。従って、以下の説明における使用される用語は、技術的な思想を限定するものとして理解されるべきではなく、実施例を説明するための例示的な用語として理解されるべきである。

【0014】

なお、特定の場合は、出願人が任意に選定した用語もあり、その場合は、該当する説明部分で詳細なその意味を記載する。従って、以下の説明における使用される用語は、単なる用語の名称ではなく、その用語が有する意味と明細書全体にわたる内容に基づいて理解されるべきである。

【0015】

図１は、一実施例による貯蔵装置を用いた量子回路シミュレーション装置のブロック図である。量子回路シミュレーション装置１００は、ホストシステム１１０と貯蔵装置システム１２０とを含むことができる。ホストシステム１１０は、実際の演算が実行されるシステムであって、ＣＰＵ、メインメモリーを有し、ＧＰＵを含む異種システムを網羅する。貯蔵装置システム１２０は、複数の貯蔵装置からなるシステムであって、貯蔵装置は、例えば、 ＨＤＤ、ＳＳＤ、 ＮＶＭｅなどである。貯蔵装置システム１２０は、ホストシステム１１０とＲＡＩＤ（Ｒｅｄｕｎｄａｎｔ Ａｒｒａｙ ｏｆ Ｉｎｄｅｐｅｎｄｅｎｔ Ｄｉｓｋｓ； ＲＡＩＤ）カード１３０を介して連結されることができる。ＲＡＩＤカード１３０は、複数配列独立ディスクをホストＣＰＵと連結するためのものであって、主にＰＣＩｅスロットに結合して動作することができる。ＰＣＩｅ（ＰＣＩ ｅｘｐｒｅｓｓ）は、入出力用の直列構造のインタフェースを指す。

【0016】

量子回路シミュレーション装置１００は、入力データとして量子回路を入力受けて、部分回路分割（ｓｕｂ－ｃｉｒｃｕｉｔ ｐａｒｔｉｔｉｏｎｉｎｇ）過程を通じて複数の部分回路に分割する。量子回路シミュレーション装置１００は、各部分回路単位で全ての部分回路を順次実行する。量子回路シミュレーション装置１００は、量子システムの状態（量子ビットの重ね合せ及びもつれ状態）を確率振幅（ｐｒｏｂａｂｉｌｉｔｙ ａｍｐｌｉｔｕｄｅ）として表現することができる。Ｎ量子ビット量子回路を表現するためには、量子回路シミュレーション装置１００は，２^Ｎ個の確率振幅データを貯蔵しなければならず、各量子ゲート演算は、２^Ｎ個の確率振幅データの更新と見なすことができる。

【0017】

一実施例によると、量子回路シミュレーション装置１００は、１つ以上の貯蔵装置を含む貯蔵装置システム１２０、及び貯蔵装置システム１２０と結合されて量子回路をシミュレーションするホストシステム１１０を含み、貯蔵装置システム１２０に貯蔵された量子回路を１つ以上の部分回路に分割し、ホストシステム１１０が１つ以上の部分回路を順次メインメモリー上でシミュレーションすることができる。一実施例における前記ホストシステムは、１つ以上の部分回路のそれぞれに対して、各シミュレーションする間に必要なそれぞれの確率振幅データが連続的に貯蔵されている前記貯蔵装置システムに一回アクセスして、前記それぞれの確率振幅データを前記メインメモリー上に連続的に読み込み、前記１つ以上の部分回路のそれぞれのシミュレーション結果である確率振幅データが連続的に貯蔵されている前記メインメモリー上における前記確率振幅データを前記貯蔵装置システムに連続的に書くようにすることができる。一実施例における前記ホストシステムは、入力量子回路をできるだけ少ない個数の部分回路に分割するようにすることができる。

【0018】

一実施例によると、量子回路シミュレーション装置１００のホストシステム１１０は、メインメモリーのサイズに応じて設定されたパラメータＭを基準に、ヒューリスティックアルゴリズムを用いて、入力量子回路の量子ゲートを順次確認して部分回路を生成することができる。

【0019】

一実施例によると、量子回路シミュレーション装置１００のホストシステム１１０は、１つ以上の部分回路のそれぞれに対する順列演算を、１段階インメモリー順列演算、２段階ブロック順列演算及び３段階インメモリー順列演算に変換して順次実行することができる。一実施例における１段階インメモリー順列演算及び３段階インメモリー順列演算は、メインメモリー上におけるデータレイアウトを変更し、２段階ブロック順列演算を貯蔵装置上におけるデータレイアウトを変更することができる。

【0020】

一実施例によると、量子回路シミュレーション装置１００は、１つ以上の部分回路を順次シミュレーションする間、現在のメモリー演算中の部分回路の演算中に次の順番の部分回路に対する確率振幅データを前記貯蔵装置システムに一回アクセスして、前記次の順番の部分回路のシミュレーションの前に、予め前記メインメモリーに連続的に読み込むことができる。

【0021】

一実施例における貯蔵装置システム１２０は、ＨＤＤ、ＳＳＤ、またはＮＶＭｅのいずれか１つを含むことができる。

【0022】

図２は、一実施例による貯蔵装置を用いた量子回路シミュレーション方法のフローチャートである。

【0023】

Ｓ２１０段階において、量子回路シミュレーション装置１００は、第１量子回路を入力受けることができる。第１量子回路は、Ｎ個の量子ビットとその量子ビットに作用する一連の量子ゲート集合である。Ｎ個の量子ビットが表現する状態は、合計２^Ｎ個の振幅で表すことができ、各振幅は複素数で表現され、一般に１６バイトのメモリーで表す。第１量子回路は、２^Ｎ個の確率振幅データで表現されることができ、各量子ゲート演算は、２^Ｎ個の確率振幅データの更新で表現することができる。Ｎ個の量子ビットからなる量子回路をシミュレーションするためには、２^{（Ｎ＋４）}バイトの貯蔵スペースが必要である。

【0024】

Ｓ２２０段階において、量子回路シミュレーション装置１００は、パラメータＭを用いて第１量子回路を１つ以上の部分回路に分割することができる。部分回路は、２つの特徴を有する。一番目、各部分回路におけるゲートは、最初からＭ個の連続された量子ビットにのみ適用されることができる。その際、Ｍ値は、パラメータに与えられ、２^{（Ｍ＋４）}がホストシステムの全体のメモリー（ＤＲＡＭ）サイズより小さい値に設定される。二番目、各部分回路は、1つの順列（ｐｅｒｍｕｔａｔｉｏｎ）を割り当てられ、このような順列の順番に合わせてゲートが再位置するようになる。たとえば、入力量子回路を３つの部分回路に分割する場合、各部分回路は（ｑ_４ｑ_３ｑ_２ｑ_１ｑ_０）、（ｑ_１ｑ_２ｑ_０ｑ_４ｑ_３）、（ｑ_３ｑ_１ｑ_４ｑ_２ｑ_０）の順列を割り当てられる。入力量子回路を部分回路に分割する目的は、シミュレーション実行中の貯蔵装置に対するアクセス回数（またはサイズ）を減らすためのものである。様々な実施例において、入力として与えられた量子回路を複数の部分回路に分割し、各部分回路は、ひたすら実行可能な量子ゲートのみを含むことができる。実行可能な量子ゲートのみを含む部分回路を実行する場合、各部分回路のすべての量子ゲート演算は、追加の貯蔵装置のアクセスなしに実行されることができる。一実施例における量子回路シミュレーション装置１００は、入力量子回路を部分回路に分割するため、ヒューリスティックアルゴリズムを用いて、次に使用される可能性が高い量子ビットを量子回路上における下に位置するようにすることができる。様々な実施例において、入力量子回路を効率的な実行単位である部分回路に分割するアルゴリズムは、１つ以上であり得、量子回路シミュレーション装置１００の特徴に応じて違えて具現され得ることは明らかである。様々な実施例において、入力量子回路に対してできるだけ、少ない数の部分回路を生成することができる。

【0025】

Ｓ２３０段階において、量子回路シミュレーション装置１００は、１つ以上の部分回路を順次シミュレーションすることができる。量子回路シミュレーション装置１００は、部分回路をシミュレーションするために部分回路に対する確率振幅データが連続的に貯蔵されている貯蔵装置システムにひたすら一回だけアクセスし、確率振幅データをメインメモリー上に連続的に読み込むことができる。各部分回路に割り当てられた順列に応じて、貯蔵装置から読み込まれる単位サイズが最小１６バイトに非常に小さくなることができ、このような場合、貯蔵装置の帯域幅を十分に活用できないという問題が発生することができる。様々な実施例における量子回路シミュレーション装置１００は、３段階順列演算（３－ｓｔｅｐ ｐｅｒｍｕｔａｔｉｏｎ）を適用して、すべての貯蔵装置に対するアクセス演算の最小単位を比較的に大きく固定させることができる。３段階順列演算は、1つの順列演算を３段階に分けて実行する。その際、順列は、２つのインメモリー順列（ｉｎ－ｍｅｍｏｒｙ ｐｅｒｍｕｔａｔｉｏｎ）とブロック順列（ｂｌｏｃｋ ｐｅｒｍｕｔａｔｉｏｎ）に分けられ、インメモリー順列－ブロック順列－インメモリー順列の順に実行される。インメモリー順列は、データをメインメモリーに読み込んだ後、メモリー上におけるデータレイアウトを変更する演算を指す。ブロック順列は、貯蔵装置上におけるデータレイアウトを変更することを指す。３段階順列演算を使用して、すべての貯蔵装置に対するアクセス演算の最小単位を比較的に大きく固定させることにより、単なメモリーアクセス演算を実行することよりもずっと貯蔵装置の帯域幅をうまく活用する効果を有する。但し、２つのインメモリー順列のための追加のメモリー演算が必要であるが、これはメモリーに対するアクセスであり、貯蔵装置アクセスよりずっと高速であるため、全体の演算時間を考慮する際、３段階順列演算を適用する方が更に効率的である。

【0026】

一実施例における量子回路シミュレーション装置１００は、分割された部分回路が順次シミュレーションするため、現在の実行中の部分回路の次に使用される部分回路に対するデータの正確な位置値を知ることができる。従って、量子回路シミュレーション装置１００は、シミュレーションを最適化するため、プリフェッチ技術を適用することができる。量子回路シミュレーション装置１００は、現在の実行中の第１部分回路の次に実行される第２部分回路に対する確率振幅データを予め、即ち、第１部分回路実行中に第２部分回路に対する確率振幅データが連続的に貯蔵された貯蔵装置に一回アクセスしてメインメモリーにロードすることができる。

【0027】

一実施例における量子回路シミュレーション装置１００は、各部分回路に対するシミュレーション結果に応じて、メインメモリーに連続的に貯蔵された確率振幅データをひたすら１回だけのアクセスで貯蔵装置に連続的に書くようにすることができる。

【0028】

図３は、一実施例における入力量子回路を分割した部分回路の例示である。様々な実施例における入力量子回路を効率的に実行するための単位である部分回路に分割することができる。部分回路分割の目的は、貯蔵装置に対するアクセスを減らすことにある。量子回路における各量子ゲートの適用位置に応じてメモリーアクセスパターンが決定される。例えば、一番目の量子ビットに適用される量子ゲートは、１６バイトの距離（ｓｔｒｉｄｅ）に位置した２つのデータを同時に読み込まなければならず、下から二番目の量子ビットに適用される量子ゲートは、３２バイトの距離に位置した２つのデータを同時にアクセスしなければならない。一般に、下からｋ番目の量子ビットに適用される量子ゲートは、２^ｋ＋３バイトの距離に位置した2つのデータを同時に必要とする。若し、メインメモリーに連続された２Ｍ個のデータが貯蔵されている場合、下からＭ番目或いはその以上に位置した量子ビットに対する量子ゲートは、すぐには実行されることはできない。量子ゲートの適用に必要なデータ対のうちの片方がメインメモリーに載せられていないためである。従って、このような場合には、量子ゲートを実行するための追加の貯蔵装置アクセスが必要である。様々な実施例における量子回路シミュレーション装置１００は、入力量子回路を効率的に実行するためにメインメモリーのサイズに応じてパラメータＭを設定し、Ｍを用いて入力量子回路を１つ以上の部分回路に分割して、部分回路単位でシミュレーションを実行することができる。

【0029】

図３を参照すると、量子回路シミュレーション装置１００は、ヒューリスティックアルゴリズムを用いて入力量子回路３１０を３つの部分回路３２０、３３０、３４０に分割することができる。量子回路シミュレーション装置１００は、別の貯蔵装置システム１２０の追加のアクセスなしに実行可能な最大サイズの部分回路に分割するため、ホストシステム１１０のメインメモリー（ＤＲＡＭ）のサイズを考慮して、パラメータＭを設定することができる。例えば、パラメータＭは、メインメモリーのサイズより２^{（Ｍ＋４）}が小さく設定されることができる。図３におけるＭ＝４である。各部分回路におけるゲートは、最初からＭ個の連続された量子ビットにのみ適用されることができる。即ち、各部分回路に適用されるゲートは、下から最大４個（Ｍサイズ）の量子ビットに限ってまでしか適用されることができ、最上段に位置した量子ビットには適用されない。パラメータＭを用いて分割された部分回路は、ひたすら実行可能な量子ゲートのみを含み、実行中に追加の貯蔵装置に対するアクセスは必要ではない。量子回路シミュレーション装置１００は、部分回路単位でシミュレーションを実行することにより、ひたすら必要なデータ対を貯蔵装置から読み込む演算１回、計算された結果値を再び貯蔵装置に貯蔵する演算１回が必要となる。

【0030】

量子回路シミュレーション装置１００は、分割された部分回路にそれぞれの順列を割り当て、図３のように順列の順番に合わせてゲートを再位置させることができる。入力量子回路は（ｑ_４ｑ_３ｑ_２ｑ_１ｑ_０）の順に割り当てられており、分割された第1部分回路３２０は（ｑ_４ｑ_３ｑ_２ｑ_１ｑ_０）順に、第２部分回路３３０は（ｑ_１ｑ_２ｑ_０ｑ_４ｑ_３）順に、第３部分回路３４０は（ｑ_３ｑ_１ｑ_４ｑ_２ｑ_０）順に割り当てられると、順列に応じてゲートの位置が変更される。

【0031】

図４は、一実施例による入力量子回路を分割する方法のフローチャートである。量子回路シミュレーション装置１００は、メインメモリーのサイズに応じて部分回路を分割することができる。様々な実施例において、量子回路シミュレーション装置１００の量子回路シミュレーションに要求される貯蔵装置の総アクセス回数は、部分回路の個数に比例する。高性能シミュレーションをするためには、少ない数の部分回路を生成しなければならない。従って、部分回路を分割するアルゴリズムは困難な問題であり、1つ以上であり得る。様々な実施例における量子回路シミュレーション装置１００は、入力量子回路に対してできるだけ、少ない数の部分回路を生成することができる。一実施例における量子回路シミュレーション装置１００は、ヒューリスティック（ｈｅｕｒｉｓｔｉｃ）方法に応じて入力量子回路を、実行可能なゲートのみを含む部分回路に分割することができる。以下においては、図３の入力量子回路を、例を挙げて分割する方法を説明する。

【0032】

Ｓ４１０段階において、量子回路シミュレーション装置１００は、量子ゲートを整列することができる。量子回路シミュレーション装置１００は、ゲートが適用される量子ビットの番号が小さいものが先に来るように整列することができ、互いに異なる２つのゲートが同じ量子ビットに適用される時には、入力量子回路における順番を満たすように整列することができる。

【0033】

Ｓ４２０段階において、量子回路シミュレーション装置１００は、現在の順列変数を同一順列（ｉｄｅｎｔｉｔｙ ｐｅｒｍｕｔａｔｉｏｎ）に初期化することができる。例えば、図３の入力量子回路の同一順列は（ｑ_４ｑ_３ｑ_２ｑ_１ｑ_０）である。

【0034】

Ｓ４３０段階において、量子回路シミュレーション装置１００は、量子ゲート整列リストを、順次に量子ゲートが適用される量子ビットの番号がパラメータＭより大きいゲートを探索することができる。若し、パラメータＭより大きいゲートが存在しなければ、量子回路シミュレーション装置１００は、全体のゲート集合を１つの部分回路に作って、アルゴリズムを終了することができる。その際、量子回路シミュレーション装置１００は、部分回路に現在の順列変数に貯蔵された順列を割り当てる。

【0035】

Ｓ４４０段階において、量子回路シミュレーション装置１００は、最前の量子ゲートと探索された量子ゲートとの間に位置した全てのゲートを含む部分回路を生成することができる。但し、探索された量子ゲートは含まれない。その際、生成された部分回路に現在の順列変数に貯蔵された順列が割り当てられ、ヒューリスティック順列生成方法により得られた順列を現在の順列変数に貯蔵することができる。ヒューリスティック順列生成方法は、次のＡ、Ｂ、Ｃの段階で定義することができる。

【0036】

Ａ段階において、現在の順列変数に貯蔵された順列の右側からＭ個の量子ビットを、ローカル（ｌｏｃａｌ）量子ビット、それ以外の量子ビットを非ローカル（ｎｏｎ－ｌｏｃａｌ）量子ビットと定義することができる。例えば、現在の保存された順列（更新前に貯蔵された順列）が（ｑ_１ｑ_２ｑ_０ｑ_４ｑ_３）であり、Ｍ＝４であれば、ｑ_３ｑ_４ｑ_０ｑ_２はローカル量子ビット、ｑ_１は非ローカル量子ビットである。

【0037】

Ｂ段階において、探索された量子ゲートとその後に位置した量子ゲートを１つずつ調べる。その際、各量子ゲートが適用される量子ビットがローカルであれば、該量子ビットのローカルカウントを１増加させ、非ローカルであれば、該量子ビットの非ローカルカウントを１増加させる。探索された量子ゲートが適用される量子ビットのローカル及び非ローカルカウント値は、無限に設定する。

【0038】

Ｃ段階において、Ｂ段階から見つけたカウントに基づいて量子ビットを整列して順列を返す。その際、量子ビットの順番は、非ローカルカウントが大きいほど、同じ場合は、ローカルカウントが大きいほど右側に位置するようにする。即ち、量子回路上における下に位置することになる。

【0039】

Ｓ４５０段階において、量子回路シミュレーション装置１００は、整列した量子ゲートが残っている間、Ｓ４３０乃至Ｓ４４０段階を繰り返すことができる。

【0040】

図５は、一実施例による複数の部分回路をシミュレーションする方法のフローチャートである。量子回路シミュレーション装置１００は、入力量子回路を分割した複数の部分回路のそれぞれに対して、以下の段階に応じてシミュレーションを実行することができる。
Ｓ５１０段階において、量子回路シミュレーション装置１００は、第１部分回路に対する確率振幅データを連続的に読み込むことができる。一実施例における量子回路シミュレーション装置１００は、貯蔵装置システム１２０から貯蔵装置に連続的に貯蔵された第１部分回路に対する２^{（Ｍ＋４）}バイトの確率振幅データをメインメモリーに連続的に読む（ｒｅａｄ）ことができる。各部分回路の確率振幅データが貯蔵された正確な位置は、該部分回路に割り当てられた順列に応じて決定される。任意の順列が与えられた時の任意の量子ビットの情報（ｉ．ｅ．，ａｍｐｌｉｔｕｄｅ）|ｂ_ｎ ...ｂ_１ｂ_０>が貯蔵された位置は、数１の通りである。

【0041】

【数1】

【0042】

数１において、π（ｑ_ｊ）は、与えられた順列におけるｑｊが右側から何番目に位置するかを示す。例えば、順列（ｑ_１ｑ_２ｑ_０ｑ_４ｑ_３）に対してπ（ｑ_３）、π（ｑ_２）は、それぞれの０と３である。数式１を通じて任意の順列に対して各量子ビットの位置情報をすべて知ることができるが、単にこれを用いて値を読んだり、書いたりすることは非効率的である。なぜなら、順列により貯蔵装置から読み込む単位サイズが非常に小さくなることがあり（最小１６バイト）、このような場合には、貯蔵装置の帯域幅を十分に活用できないという問題が発生するためである。一実施例においては、このような問題を解決するため、３段階順列演算（３－ｓｔｅｐ ｐｅｒｍｕｔａｔｉｏｎ）方法に応じて量子回路をシミュレーションする。

【0043】

Ｓ５２０段階において、量子回路シミュレーション装置１００は、第１部分回路に対する順列演算を３段階順列演算に応じて実行する。一実施例における３段階順列演算は、１つの順列演算を３段階に分けて実行するものである。その際、順列は、２つのインメモリー順列（ｉｎ－ｍｅｍｏｒｙ ｐｅｒｍｕｔａｔｉｏｎ）とブロック順列（ｂｌｏｃｋ ｐｅｒｍｕｔａｔｉｏｎ）に分けられ、インメモリー順列－ブロック順列－インメモリー順列の順に実行される。インメモリー順列は、データをメインメモリーに読み込んだ後に、メモリー上におけるデータレイアウトを変更する演算を指す。任意のインメモリー順列は、順列の中でもローカル量子ビットのみが変化する順列を指す。例えば、（ｑ_１ｑ_２ｑ_０ｑ_４ｑ_３）は、インメモリー順列ではないが、（ｑ_４ｑ_２ｑ_０ｑ_１ｑ_３）は、インメモリー順列である。ブロック順列は、貯蔵装置上におけるデータレイアウトを変更することを指す。その際、ブロック順列は、順列の中でも左側からＢ個の量子ビットのみが変化する順列を意味する。例えば、Ｂ＝２の場合（ｑ_１ｑ_２ｑ_０ｑ_４ｑ_３）は，ブロック順列ではないが、（ｑ_３ｑ_４ｑ_２ｑ_１ｑ_０）は、ブロック順列である。

【0044】

任意の順列は、容易に３段階順列に変換されることができる。例えば、（ｑ_１ｑ_２ｑ_０ｑ_４ｑ_３）の順列は、次のように変換される。
（ｑ_４ｑ_１ｑ_２ｑ_３ｑ_０１段階インメモリー順列）－（ｑ_１ｑ_４ｑ_２ｑ_３ｑ_０２段階ブロック順列）－（ｑ_１ｑ_２ｑ_０ｑ_４ｑ_３３段階インメモリー順列）

【0045】

Ｓ５２１段階において、第１部分回路の順列を変換した１段階インメモリー順列演算を実行し、Ｓ５２２段階において、第１部分回路の順列を変換した２段階ブロック順列演算を実行し、Ｓ５２３段階において、第１部分回路の順列を変換した３段階インメモリー順列演算を実行することができる。３段階順列演算を使用すると、すべての貯蔵装置に対するアクセス演算の最小単位を最大限固定させることができ、単なアクセスより貯蔵装置の帯域幅をずっとうまく活用することができる。一方、２つのインメモリー順列のための追加のメモリー演算が必要であるが、これはメモリーに対するアクセスであり、貯蔵装置のアクセスよりもずっと高速であるため、甘受してもよい。

【0046】

Ｓ５２０段階において、量子回路シミュレーション装置１００は、メインメモリーに載せられた２^{（Ｍ＋４）}バイトの確率振幅データに部分回路のゲート演算を適用することができる。ゲート演算のため、任意の変用が可能である。例えば、ＣＰＵの代わりにＧＰＵを用いて演算を行うこともでき、この場合は、メインメモリーとＧＰＵメモリーとの間の通信が追加されることができる。

【0047】

分割された部分回路は、順次（例えば、部分回路１、部分回路２、部分回路３の順に）量子回路シミュレーターによりシミュレーションされる。その際、量子回路シミュレーターは、次に使用される部分回路に対する確率振幅データの正確な位置値をすべて知っており、それを使用する前に予めメインメモリーに載せるプリフェッチ技術を適用する。特に量子ゲート演算が進行中の場合には、次に使用される確率振幅データを予めメインメモリーに載せて演算－通信重ね合せ効果をもたらし、全体の実行時間を効率的に最小化することができる。

【0048】

Ｓ５３０段階において、量子回路シミュレーション装置１００は、第１部分回路に対する演算結果値としてメインメモリーに連続的に貯蔵された２^{（Ｍ＋４）}バイトの確率振幅データを貯蔵装置システム１２０に連続的に書く（ｗｒｉｔｅ）ことができる。量子回路シミュレーション装置１００は、次の部分回路に対してＳ５１０段階乃至Ｓ５３０段階を順次繰り返すことができる。

【0049】

図６は、一実施例による複数の部分回路をシミュレーションするデータ表現の例示である。図３の入力量子回路３１０を分割した３つの部分回路３２０、３３０、３４０に対して、各３段階順列演算を適用したデータレイアウトの変化を示す。

【0050】

まず、第１部分回路３２０は、同一順列から出発して、１段階インメモリー順列、２段階ブロック順列、３段階インメモリー順列の順（丸数字の１，２，３，４）にデータレイアウトが変化することを見せる。貯蔵装置に対するアクセス（ｓｔｏｒａｇｅ ｗｒｉｔｅ／ｒｅａｄ）は、２段階のブロック順列前に行われる。次いで、第２部分回路３３に対する３段階順列演算が実行されることにより（丸数字の５，６，７，８）、データレイアウトが変化することを見せる。

【0051】

図７は、一実施例による貯蔵装置システムの具現例示である。貯蔵装置システムは、ＤＲＡＭより低コストで高容量を提供する貯蔵装置で構成されることができ、１つ以上の貯蔵装置を含んで構成されることができる。図７を参照すると、ＨＤＤを用いて貯蔵装置システム１２０を構成した。量子回路シミュレーション装置１００は、ＲＡＩＤカード１３０を通じてホストシステム１１０と貯蔵装置システム１２０とを連結することができる。ＲＡＩＤカード１３０は、ＰＣＩｅスロットでホストシステムと連結されることができ、ＳＡＳ拡張カードを用いてＳＡＴＡ３を支援するＨＤＤ貯蔵装置と連結されることができる。

【0052】

以上で説明した実施例は、ハードウェア構成要素、ソフトウェア構成要素、及び／またはハードウェア構成要素及びソフトウェア構成要素の組み合わせで具現されることができる。例えば、実施例で説明した装置、方法、及び構成要素は、例えば、プロセッサ、コントローラ、ＡＬＵ（ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）、デジタル信号プロセッサ（ｄｉｇｉｔａｌ ｓｉｇｎａｌ ｐｒｏｃｅｓｓｏｒ）、マイクロコンピュータ、ＦＰＧＡ（ｆｉｅｌｄ ｐｒｏｇｒａｍｍａｂｌｅ ｇａｔｅ ａｒｒａｙ）、ＰＬＵ（ｐｒｏｇｒａｍｍａｂｌｅ ｌｏｇｉｃ ｕｎｉｔ）、マイクロプロセッサ、または命令（ｉｎｓｔｒｕｃｔｉｏｎ）を実行及び応答することができる他のいかなる装置のように、１つ以上の汎用コンピュータまたは特殊目的のコンピュータを用いて具現されることができる。処理装置は、オペレーティングシステム（ＯＳ）及び前記オペレーティングシステム上における実行される１つ以上のソフトウェアアプリケーションを実行することができる。なお、処理装置は、ソフトウェアの実行に応答してデータをアクセス、貯蔵、操作、処理及び生成することもできる。理解の便宜のために、処理装置は、１つが使用されるものと説明された場合もあるが、該技術分野における通常の知識を有する者は、処理装置が複数の処理要素（ｐｒｏｃｅｓｓｉｎｇ ｅｌｅｍｅｎｔ）及び／または複数類型の処理要素を含むことができるものが分かる。例えば、処理装置は、複数のプロセッサまたは１つのプロセッサ及び１つのコントローラを含むことができる。なお、並列プロセッサ（ｐａｒａｌｌｅｌ ｐｒｏｃｅｓｓｏｒ）のような他の処理構成（ｐｒｏｃｅｓｓｉｎｇ ｃｏｎｆｉｇｕｒａｔｉｏｎ）も可能である。

【0053】

ソフトウェアは、コンピュータプログラム（ｃｏｍｐｕｔｅｒ ｐｒｏｇｒａｍ）、コード（ｃｏｄｅ）、命令（ｉｎｓｔｒｕｃｔｉｏｎ）、またはこれらのうちの１つ以上の組み合わせを含むことができ、所望通りに動作するように処理装置を構成したり、独立的にまたは結合的に（ｃｏｌｌｅｃｔｉｖｅｌｙ）処理装置を命令したりすることができる。ソフトウェア及び／またはデータは、処理装置により解釈されたり、処理装置に命令またはデータを提供したりするため、ある類型の機械、構成要素（ｃｏｍｐｏｎｅｎｔ）、物理的な装置、仮想装置（ｖｉｒｔｕａｌ ｅｑｕｉｐｍｅｎｔ）、コンピュータ貯蔵媒体または装置，または送信される信号波（ｓｉｇｎａｌ ｗａｖｅ）に恒久的に、または一時的に具体化（ｅｍｂｏｄｙ）されることができる。ソフトウェアは、ネットワークに連結されたコンピュータシステム上に分散し、分散した方法で貯蔵されたり、実行されたりすることができる。ソフトウェア及びデータは、１つ以上のコンピュータ可読記録媒体に貯蔵されることができる。

【0054】

実施例による方法は、様々なコンピュータ手段を通じて実行されることができるプログラム命令の形態で具現されてコンピュータ可読媒体に記録されることができる。前記コンピュータ可読媒体は、プログラム命令、データファイル、データ構造などを単独にまたは組み合わせて含むことができる。前記媒体に記録されるプログラム命令は、実施例のために特別に設計及び構成されたもの、或いは、コンピュータソフトウェアの当業者に知られて使用可能なものであり得る。コンピュータ可読記録媒体の例には、ハードディスク、フロッピーディスク、及び磁気テープのような磁気媒体（ｍａｇｎｅｔｉｃ ｍｅｄｉａ）、ＣＤ－ＲＯＭ、ＤＶＤのような光記録媒体（ｏｐｔｉｃａｌ ｍｅｄｉａ）、フロプティカルディスク（ｆｌｏｐｔｉｃａｌ ｄｉｓｋ）のような磁気光媒体（ｍａｇｎｅｔｏ－ｏｐｔｉｃａｌ ｍｅｄｉａ）、及びＲＯＭ、ＲＡＭ、フラッシュメモリーなどのようなプログラム命令を貯蔵及び実行するように特別に構成されたハードウェア装置が含まれる。プログラム命令の例には、コンパイラにより生成されるような機械語コードだけでなく、インタプリタなどを使用してコンピュータにより実行されることができる高級言語コードを含む。前述のハードウェア装置は、実施例の動作を実行するため、１つ以上のソフトウェアモジュールとして作動するように構成されることができ、その逆も同様である。

【0055】

以上のように実施例がたとえ限定された実施例と図面により説明されているが、該技術分野における通常の知識を有する者であれば、前述の記載から様々な修正及び変形が可能である。例えば、記載された技術は、記載された方法とは異なる順番で実行されたり、及び／または記載されたシステム、構造、装置、回路などの構成要素が、記載された方法とは異なる形態で結合または組み合わされたり、他の構成要素または均等物により代置または置換されても、適切な結果が達成されることができる。従って、他の具現、他の実施例及び特許請求の範囲と均等するものも、後述する特許請求の範囲に属する。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【国際調査報告】