特表 2024-539920 フラッシュメモリシステムにおけるアドレス障害検出

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-10-31

(54)【発明の名称】フラッシュメモリシステムにおけるアドレス障害検出

(51)【国際特許分類】

   G11C 29/02 20060101AFI20241024BHJP

【ＦＩ】

G11C29/02 130

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2024523943

(86)(22)【出願日】2022-02-01

(85)【翻訳文提出日】2024-06-10

(86)【国際出願番号】 US2022014800

(87)【国際公開番号】W WO2023091172

(87)【国際公開日】2023-05-25

(31)【優先権主張番号】63/281,868

(32)【優先日】2021-11-22

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】17/588,198

(32)【優先日】2022-01-28

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】500147506

【氏名又は名称】シリコン ストーリッジ テクノロージー インコーポレイテッド

【氏名又は名称原語表記】ＳＩＬＩＣＯＮ ＳＴＯＲＡＧＥ ＴＥＣＨＮＯＬＯＧＹ， ＩＮＣ．

(74)【代理人】

【識別番号】110000626

【氏名又は名称】弁理士法人英知国際特許商標事務所

(72)【発明者】

【氏名】トラン、ヒュー バン

【テーマコード（参考）】

5L206

【Ｆターム（参考）】

5L206AA10

5L206DD50

5L206EE01

5L206FF05

(57)【要約】

アドレス障害検出システムを備えるメモリシステムの様々な例が開示される。メモリシステムは、第１のメモリアレイと、行デコーダと、第２のアレイを備えるアドレス障害検出システムと、を備え、行デコーダは行アドレスをワード線にデコードし、各ワード線は、第１のアレイ内のセルの行及び第２のアレイ内のセルの行に結合されている。第２のアレイは、アドレス障害を識別するために使用されるデジタルビット及び／又はアナログ値を含む。
【選択図】 図１０

【特許請求の範囲】

【請求項1】

メモリシステムであって、
行及び列に配置された第１のメモリセルのセットを備えるメモリアレイと、
入力としてのＮビットの行アドレスを受信するための行デコーダであって、前記行デコーダは複数のワード線に結合されており、各ワード線は前記第１のメモリセルのセット内のセルの行に結合されており、Ｎは整数である、行デコーダと、
行及び列に配置された第２のメモリセルのセットを備えるアドレス障害検出アレイであって、前記複数のワード線の各々は、
１つ以上のＫビットグループ、及び
１つ以上のＬビットグループ、のうちの１つ以上を含む符号化されたワードを含む、前記第２のメモリセルのセット内のセルの行に結合されており、
前記Ｋビットグループ及び前記Ｌビットグループの各々は、１つのみの「１」ビットを含み、Ｋ及びＬは整数であり、Ｋ≦ＮかつＬ≦Ｎである、アドレス障害検出アレイと、を備える、メモリシステム。

【請求項2】

Ｋ≧２である、請求項１に記載のメモリシステム。

【請求項3】

Ｌ≧２である、請求項１に記載のメモリシステム。

【請求項4】

前記Ｎビットの行アドレスと、前記アドレス障害検出アレイの出力と、に基づいてアドレス障害を識別するためのコンパレータを更に備える、請求項１に記載のメモリシステム。

【請求項5】

前記コンパレータは、どの行も選択されていない場合に障害を示す、請求項４に記載のメモリシステム。

【請求項6】

前記コンパレータは、前記メモリアレイの２つ以上の行が選択されている場合に障害を示す、請求項４に記載のメモリシステム。

【請求項7】

前記コンパレータは、デジタルビットコンパレータ及びアナログコンパレータを含む、請求項４に記載のメモリシステム。

【請求項8】

前記第１のメモリセルのセット内の各セルはスプリットゲート型フラッシュメモリセルである、請求項１に記載のメモリシステム。

【請求項9】

前記第２のメモリセルのセット内の各セルはスプリットゲート型フラッシュメモリセルである、請求項１に記載のメモリシステム。

【請求項10】

前記第２のメモリセルのセット内の各セルは読み出し専用メモリセルである、請求項１に記載のメモリシステム。

【請求項11】

前記第１のメモリセルのセット内の各セルはアナログメモリセルである、請求項１に記載のメモリシステム。

【請求項12】

前記メモリアレイを検知するためのマルチステート検知増幅器を更に備える、請求項１に記載のメモリシステム。

【請求項13】

メモリシステムであって、
行及び列に配置された第１のメモリセルのセットを備えるメモリアレイと、
入力としてのＮビットの行アドレスを受信するための行デコーダであって、前記行デコーダは複数のワード線に結合されており、各ワード線は前記第１のメモリセルのセット内のセルの行に結合されており、Ｎは整数である、行デコーダと、
行及び列に配置された第２のメモリセルのセットを備えるアドレス障害検出アレイであって、前記複数のワード線の各々は、前記Ｎビットの行アドレス内のＮ個のビットの各々に対する符号化されたビットの対を備える符号化されたワードを含む、前記第２のメモリセルのセット内のセルの行に結合されており、符号化されたビットの各対は異なる値の符号化されたビットを含む、アドレス障害検出アレイと、を備える、メモリシステム。

【請求項14】

どの行も選択されていない場合に障害を示すコンパレータを更に備える、請求項１３に記載のメモリシステム。

【請求項15】

前記メモリアレイの２つ以上の行が選択されている場合に障害を示すコンパレータを更に備える、請求項１３に記載のメモリシステム。

【請求項16】

前記第１のメモリセルのセット内の各セルはスプリットゲート型フラッシュメモリセルである、請求項１３に記載のメモリシステム。

【請求項17】

前記第２のメモリセルのセット内の各セルはスプリットゲート型フラッシュメモリセルである、請求項１３に記載のメモリシステム。

【請求項18】

前記第２のメモリセルのセット内の各セルは読み出し専用メモリセルである、請求項１３に記載のメモリシステム。

【請求項19】

前記第１のメモリセルのセット内の各セルはアナログメモリセルである、請求項１３に記載のメモリシステム。

【請求項20】

メモリシステムであって、
行及び列に配置された第１のメモリセルのセットを備えるメモリアレイと、
入力としてのＮビットの行アドレスを受信するための行デコーダであって、前記行デコーダは複数のワード線に結合されており、各ワード線は前記第１のメモリセルのセット内のセルの行に結合されており、Ｎは整数である、行デコーダと、
行及び列に配置された第２のメモリセルのセットと、アナログコンパレータと、を備えるアドレス障害検出アレイであって、前記複数のワード線の各々は、符号化されたワードを含む、前記第２のメモリセルのセット内のセルの行に結合されており、各符号化されたワードは１つ以上のアナログ値を含む、アドレス障害検出アレイと、を備える、メモリシステム。

【請求項21】

各符号化されたワードは、１つ以上のデジタルビットを更に含む、請求項２０に記載のメモリシステム。

【請求項22】

前記アナログコンパレータは、どの行も選択されていない場合に障害を示す、請求項２０に記載のメモリシステム。

【請求項23】

前記アナログコンパレータは、前記メモリアレイの２つ以上の行が選択されている場合に障害を示す、請求項２０に記載のメモリシステム。

【請求項24】

前記第１のメモリセルのセット内の各セルはスプリットゲート型フラッシュメモリセルである、請求項２０に記載のメモリシステム。

【請求項25】

前記第２のメモリセルのセット内の各セルはスプリットゲート型フラッシュメモリセルである、請求項２０に記載のメモリシステム。

【請求項26】

前記第２のメモリセルのセット内の各セルは読み出し専用メモリセルである、請求項２０に記載のメモリシステム。

【請求項27】

前記第１のメモリセルのセット内の各セルはアナログメモリセルである、請求項２０に記載のメモリシステム。

【請求項28】

メモリシステムであって、
行及び列に配置された第１のメモリセルを備えるメモリアレイであって、前記第１のメモリセルはマルチステートメモリセルである、メモリアレイと、
入力としてのＮビットの行アドレスを受信するための行デコーダであって、前記行デコーダは複数のワード線に結合されており、各ワード線は第１のメモリセルの行に結合されており、Ｎは整数である、行デコーダと、
行及び列に配置された第２のメモリセルを備えるアドレス障害検出アレイであって、前記複数のワード線の各々は第２のメモリセルの行に結合されている、アドレス障害検出アレイと、を備える、メモリシステム。

【請求項29】

前記第１のメモリセルはアナログメモリセルである、請求項２８に記載のメモリシステム。

【請求項30】

前記アドレス障害検出アレイは、
１つ以上のＫビットグループ、及び
１つ以上のＬビットグループ、のうちの１つ以上を含む符号化されたワードを含み、
前記Ｋビットグループ及び前記Ｌビットグループの各々は、１つのみの「１」ビットを含み、Ｋ及びＬは整数であり、Ｋ≦ＮかつＬ≦Ｎである、請求項２８に記載のメモリシステム。

【請求項31】

Ｋ≧２である、請求項３０に記載のメモリシステム。

【請求項32】

Ｌ≧２である、請求項３０に記載のメモリシステム。

【請求項33】

各第１のメモリセルはスプリットゲート型フラッシュメモリセルである、請求項２８に記載のメモリシステム。

【請求項34】

各第２のメモリセルはスプリットゲート型フラッシュメモリセルである、請求項２８に記載のメモリシステム。

【請求項35】

各第２のメモリセルは読み出し専用メモリセルである、請求項２８に記載のメモリシステム。

【請求項36】

前記メモリアレイを検知するためのマルチステート検知増幅器を更に備える、請求項２８に記載のメモリシステム。

【発明の詳細な説明】

【技術分野】

【0001】

（優先権の主張）
本出願は、２０２１年１１月２２日に出願された「Ａｄｄｒｅｓｓ Ｆａｕｌｔ Ｄｅｔｅｃｔｉｏｎ ｉｎ ａ Ｆｌａｓｈ Ｍｅｍｏｒｙ Ｓｙｓｔｅｍ」と題する米国特許仮出願第６３／２８１，８６８号、及び２０２２年１月２８日に出願された「Ａｄｄｒｅｓｓ Ｆａｕｌｔ Ｄｅｔｅｃｔｉｏｎ ｉｎ ａ Ｍｅｍｏｒｙ Ｓｙｓｔｅｍ」と題する米国特許出願第１７／５８８，１９８号の優先権を主張する。

【0002】

（技術分野）
メモリシステムにおけるアドレス障害検出を実行するための様々な機構が開示される。

【背景技術】

【0003】

不揮発性メモリセルは、当該技術分野において周知である。５つの端子を含む、先行技術の不揮発性スプリットゲート型メモリセル１０の１つを図１に示す。メモリセル１０は、Ｐ型などの第１の導電型の半導体基板１２を備える。基板１２は、Ｎ型などの第２の導電型の第１の領域１４（ソース線ＳＬとしても知られる）が形成されている表面を有する。Ｎ型の第２の領域１６（ドレイン線としても知られる）もまた、基板１２の表面に形成される。第１の領域１４と第２の領域１６との間は、チャネル領域１８である。ビット線ＢＬ２０は、第２の領域１６に接続されている。ワード線ＷＬ２２は、チャネル領域１８の第１の部分の上方に位置付けられ、そこから絶縁される。ワード線２２は、第２の領域１６とほとんど又は全く重ならない。浮遊ゲートＦＧ２４は、チャネル領域１８の別の部分の上方にある。浮遊ゲート２４は、そこから絶縁され、ワード線２２に隣接する。浮遊ゲート２４はまた、第１の領域１４にも隣接する。浮遊ゲート２４は、第１の領域１４に重なり、第１の領域１４から浮遊ゲート２４への結合を提供することができる。結合ゲートＣＧ（制御ゲートとしても知られる）２６は、浮遊ゲート２４の上方にあり、そこから絶縁される。消去ゲートＥＧ２８は、第１の領域１４の上方にあり、浮遊ゲート２４及び結合ゲート２６に隣接し、そこから絶縁される。浮遊ゲート２４の上隅部は、消去効率を高めるために、Ｔ字形状の消去ゲート２８の入隅部の方を向いていてもよい。消去ゲート２８はまた、第１の領域１４からも絶縁される。メモリセル１０は、米国特許第７，８６８，３７５号においてより具体的に説明されており、この開示内容は、参照によりその全体が本明細書に組み込まれる。

【0004】

先行技術の不揮発性メモリセル１０の消去及びプログラムのための１つの例示的な動作は、次のとおりである。メモリセル１０は、消去ゲート２８に高電圧を印加し、他の端子が０ボルトに等しくなることによって、ファウラーノルトハイムトンネルリングメカニズムによって消去される。電子が浮遊ゲート２４から消去ゲート２８にトンネリングすることにより、浮遊ゲート２４が正に帯電し、読み出し状態のセル１０がオンになる。その結果生じるセルの消去状態は、「１」状態として知られる。

【0005】

メモリセル１０は、結合ゲート２６に高電圧を印加し、ソース線１４に高電圧を印加し、消去ゲート２８に中電圧を印加し、ビット線２０にプログラミング電流を印加することにより、ソース側ホットエレクトロンプログラミングメカニズムによってプログラムされる。ワード線２２と浮遊ゲート２４との間の隙間を通って流れる電子の一部分は、浮遊ゲート２４の中へ注入するための十分なエネルギーを得ることにより、浮遊ゲート２４が負に帯電し、読み出し状態のセル１０をオフにする。その結果生じるセルのプログラムされた状態は、「０」状態として知られる。

【0006】

メモリセル１０は、電流検知モードにおいて以下のように読み出される。バイアス電圧をビット線２０に印加し、バイアス電圧をワード線２２に印加し、バイアス電圧を結合ゲート２６に印加し、バイアス又はゼロ電圧を消去ゲート２８に印加し、接地（すなわち、ゼロ電圧）をソース線１４に印加する。消去状態では、ビット線２０からソース線１４に流れるセル電流が存在し、プログラム状態では、ビット線２０からソース線１４へのわずかな又はゼロのセル電流のフローが存在する。代替的に、メモリセル１０を逆電流検知モードで読み出すことができ、このモードでは、ビット線２０を接地して、バイアス電圧をソース線２４に印加する。このモードでは、電流は、ソース線１４からビット線２０へと逆方向に流れる。

【0007】

メモリセル１０は、代替的に、以下のようにして電圧検知モードで読み出すことができる。バイアス電流（接地への）をビット線２０に印加し、バイアス電圧をワード線２２に印加し、バイアス電圧を結合ゲート２６に印加し、バイアス電圧を消去ゲート２８に印加し、バイアス電圧をソース線１４に印加する。消去状態では、ビット線２０にセル出力電圧（０Ｖを大幅に超える）が存在し、プログラム状態では、ビット線２０にわずかな又はゼロに近い出力電圧が存在する。代替的に、メモリセル１０を逆電圧検知モードで読み出すことができ、このモードでは、ビット線２０をバイアス電圧にバイアスして、バイアス電流（接地への）をソース線１４に印加する。このモードでは、メモリセル１０の出力電圧は、ビット線２０の代わりにソース線１４にある。

【0008】

先行技術では、正又はゼロ電圧の種々の組み合わせをワード線２２、結合ゲート２６、及び浮遊ゲート２４に印加して、読み出し、プログラム、及び消去動作を行う。

【0009】

読み出し、消去、又はプログラムコマンドに応答して、論理回路２７０（図示せず）は、選択メモリセル１０及び非選択メモリセル１０の両方の様々な部分に、適時に、ディスターブが最も少ない方法で様々な電圧を供給させる。

【0010】

選択及び非選択メモリセル１０に対し、印加される電圧及び電流は以下のとおりである。以下に使用されるように、次の略語、つまり、ソース線又は第１の領域１４（source line、ＳＬ）、ビット線２０（bit line、ＢＬ）、ワード線２２（word line、ＷＬ）、及び結合ゲート２６（coupling gate、ＣＧ）が使用される。
表１：読み出し、消去及びプログラム用の正電圧を使用したメモリセル１０の動作

【表1】

【0011】

米国特許第９，３６１，９９５号（２０１６年６月７日に発行）（参照により組み込まれる）において、読み出し、プログラム、及び／又は消去動作の間に、負電圧をワード線２２及び／又は結合ゲート２６に印加し得る。この例では、電圧及び電流は選択及び非選択のメモリセル１０に、以下のように印加される。
表２：読み出し及び／又はプログラム用の負電圧を使用したメモリセル１０の動作

【表2】

【0012】

上述の特許の別の例では、読み出し、消去、及びプログラム動作の間にメモリセル１０が非選択であるときに負電圧をワード線２２に印加することができ、消去動作の間に負電圧を結合ゲート２６に印加することができ、以下の電圧が印加されるようになっている。
表３：消去用の負電圧を使用したメモリセル１０の動作

【表3】

【0013】

前述で列記したＣＧＩＮＨ信号は、抑止信号であり、選択セルと消去ゲート２８を共有する非選択セルの結合ゲート２６に印加される。

【0014】

図２は、別の先行技術の不揮発性スプリットゲート型メモリセル２１０の一例を示す。メモリセル１０と同様に、メモリセル２１０は、基板１２、第１の領域（ソース線）１４、第２の領域１６、チャネル領域１８、ビット線２０、ワード線２２、浮遊ゲート２４及び消去ゲート２８を備える。メモリセル１０とは異なり、メモリセル２１０は、結合ゲートを含まず、４つの端子、すなわち、ビット線２０、ワード線２２、消去ゲート２８及びソース線１４のみを含む。これは、そのようなメモリセルのアレイを動作させるために必要とされる、デコーダ回路などの回路の複雑性を大幅に低減する。

【0015】

消去動作（消去ゲートを通しての消去）及び読み出し動作は、制御ゲートバイアスがないことを除いて、図１のものと同様である。プログラミング動作もまた、制御ゲートバイアスなしで行われるため、ソース線のプログラム電圧は、制御ゲートバイアスの不足を補償するためにより高い。

【0016】

表４は、読み出し、消去及びプログラム動作を実行するために４つの端子に印加され得る典型的な電圧範囲を示す。
表４：メモリセル２１０の動作

【表4】

【0017】

図３は、別の先行技術の不揮発性スプリットゲート型メモリセル３１０の一例を示す。メモリセル１０と同様に、メモリセル３１０は、基板１２、第１の領域（ソース線）１４、第２の領域１６、チャネル領域１８、ビット線２０、及び浮遊ゲート２４及び消去ゲート２８を備える。メモリセル１０とは異なり、メモリセル３１０は、結合ゲート又は消去ゲートを含まない。加えて、ワード線３２２は、ワード線２２に置き換わり、図示されるように、ワード線２２とは異なる物理的形状を有する。

【0018】

先行技術の不揮発性メモリセル３１０の消去及びプログラムのための１つの例示的な動作は、次のとおりである。セル３１０は、ワード線３２２に高電圧を印加し、ビット線及びソース線に０ボルトを印加することにより、ファウラーノルドハイムトンネリングメカニズムを通じて消去される。電子が浮遊ゲート２４からワード線３２２にトンネリングすることにより、浮遊ゲート２４が正に帯電し、読み出し状態のセル３１０がオンになる。その結果生じるセルの消去状態は、「１」状態として知られる。セル３１０は、ソース線１４に高電圧を印加し、ワード線３２２に小電圧を印加し、ビット線３２０にプログラミング電流を印加することにより、ソース側ホットエレクトロンプログラミングメカニズムを通じてプログラムされる。ワード線３２２と浮遊ゲート２４との間の隙間を通って流れる電子の一部分は、浮遊ゲート２４の中へ注入するための十分なエネルギーを得ることにより、浮遊ゲート２４が負に帯電し、読み出し状態のセル３１０をオフにする。その結果生じるセルのプログラムされた状態は、「０」状態として知られる。

【0019】

メモリセル３１０内での読み出し、プログラム、消去及びスタンバイ動作に使用可能な例示的な電圧を下の表５に示す。
表５：メモリセル３１０の動作

【表5】

【0020】

先行技術においても、メモリシステムにおいてアドレス障害検出を実行するための様々な技術が知られている。アドレス障害は、材料の欠陥に起因して、又は太陽フレアなどの放射に起因して、時には発生し、これは、アドレス内で「１」ビットを「０」ビットに、また逆にフリップさせ得る。アドレス障害の結果は、デコーダが動作のための意図されたアドレスを受信する可能性があることであるが、障害の発生に起因して、デコーダ内のビットが変更されることになり、デコーダは、異なるアドレスに対応するワード線をアクティブ化する可能性があり、これによって、メモリアレイ内の誤った行にアクセスされることになる。別の可能性のある結果は、障害により、デコーダが、意図されたアドレスに対応するワード線、及び加えて、意図されたアドレスとは異なる別のアドレスに対応するワード線をアクティブ化することである。検出又は修正されない場合、アドレス障害は、誤った読み出し又は書き込み／プログラム動作を発生させる。

【0021】

図４は、先行技術のメモリシステム４００を示す。先行技術のメモリシステム４００は、行デコーダ４１０及びアレイ４２０を備える。行デコーダ４１０は、アドレスＸを受信し、本明細書でこのアドレスは、アレイ４２０内の選択された行に対応するアドレス又はアドレスの一部である。行デコーダ４１０は、アドレスＸを復号し、その選択された行に対応するワード線を選択する。この簡略化された例では、４本のワード線、すなわち、ＷＬ０（アドレス００００に対応する）、ＷＬ１（アドレス０００１に対応する）、ＷＬ２（アドレス００１０に対応する）及びＷＬ３（アドレス００１１に対応する）が示されている。選択されたワード線は、アレイ４２０内のメモリセルの行をアクティブ化する。したがって、例えば、アドレス００１０が受信された場合、行デコーダ４１０は、ＷＬ２（アドレス００１０に対応する）をアクティブ化する。

【0022】

図５は、図４と同様の先行技術のメモリシステム４００を示す。しかしながら、この状況では、アドレス障害が発生した。行デコーダ４１０は、アドレス００１０を受信するが、このとき、ＷＬ２（アドレス００１０に対応する）をアクティブ化する代わりに、行デコーダ４１０は、行デコーダ４１０で発生した障害に起因してＷＬ３（アドレス００１１に対応する）を代わりにアクティブ化する。この障害が検出又は修正されない場合、誤った読み出し又はプログラム動作が発生する。

【0023】

図６は、図４及び図５と同様の先行技術のメモリシステム４００を示す。しかしながら、この状況では、図４のものとは異なるタイプのアドレス障害が発生した。行デコーダ４１０は、アドレス００１０を受信するが、このとき、ＷＬ２（アドレス００１０に対応する）のみをアクティブ化する代わりに、行デコーダ４１０は、行デコーダ４１０で発生した障害に起因してＷＬ２及びＷＬ３（アドレス００１０及び００１１に対応する）をアクティブ化する。この障害が検出又は修正されない場合、誤った読み出し又はプログラム動作が発生する。

【0024】

図７は、先行技術のメモリシステム７００を示す。メモリシステム７００は、前の複数の図のメモリシステムと同様の行デコーダ４１０及びアレイ４２０を備える。しかしながら、ＷＬ０、ＷＬ１、ＷＬ２及びＷＬ３などのワード線はまた、ＲＯＭ（読み出し専用メモリ）７１０に結合される。ＲＯＭ７１０は、検証機能を実行する。各ワード線は、ＲＯＭ７１０内のセルの行に結合される。特定のワード線がアクティブ化されると、ＲＯＭ７１０内の対応するセルの行がアクティブ化される。設計により、各ワード線は、ＲＯＭ７１０内の１行に対応し、ＲＯＭ７１０内の各行は、そのセル内に異なる値を記憶する。この例では、ＲＯＭ７１０内の各行は、その行に結び付けられたワード線に対応するアドレスと同一の値を記憶する。したがって、ＷＬ０はアドレス００００に対応し、ＷＬ０に取り付けられたＲＯＭ７１０内の行に記憶された値もまた、００００である。

【0025】

図８では、メモリシステム７００が、再び示されている。行デコーダ４１０は、アドレス００１０を受信するが、障害状態に起因して、ワード線ＷＬ３（アドレス００１１に対応する）が、ワード線ＷＬ２（アドレス００１０に対応する）の代わりに選択される。これにより、メモリセルの誤った行がアレイ４２０内で選択されることになる。ワード線ＷＬ３がアクティブ化されるので、ワード線ＷＬ３に対応するＲＯＭ７１０内の行もアクティブ化され、ＲＯＭ７１０は、その行に記憶された値００１１を出力する。コンパレータ４５０は、行デコーダ４１０によって受信されたアドレス（すなわち、００１０）と、ＲＯＭ７１０の出力（すなわち、００１１）とを比較し、それらの値が一致しないと判定する。次いで、コンパレータ４５０は、一致が見つからなかったことを意味すると理解される値（例えば、「０」）を出力することができ、これは、アドレス障害が発生したことを示す。

【0026】

先行技術のメモリシステム７００は、誤ったワード線がアクティブ化されるアドレス障害を検出することができるが、先行技術のメモリシステム７００は、１行のみではなくて複数の行が選択される少なくともいくつかの状況における障害を検出することができない。図９には、メモリシステム７００が、再び示されている。この例では、意図された行のためのワード線（すなわち、アドレス００１１用のワード線ＷＬ３）がアクティブ化され、別のワード線（すなわち、アドレス００１０用のワード線ＷＬ２）がアクティブ化される、アドレス障害が発生する。ワード線ＷＬ２及びＷＬ３は両方ともアクティブ化され、ＲＯＭ７１０の両方の行についてのコンテンツが出力されることになる。論理的に、ＲＯＭ７１０は、２行がアクティブ化されると、出力がその２行の「ＯＲ」になるように設計される。したがって、００１０及び００１１の記憶された値は、出力を００１１にさせる。コンパレータ４５０は、行デコーダ４１０によって受信されたアドレス（すなわち、００１１）とＲＯＭ７１０の出力（すなわち、００１１）とを比較する。この場合、障害は検出されない。したがって、メモリシステム７００は、１行の代わりに２行が選択されるこのタイプのアドレス障害を特定するのに常に有効とはいえないことが理解され得る。

【0027】

必要なのは、メモリシステムにおける３つのタイプのアドレス障害、すなわち、誤ったワード線がアサートされる第１の状況、正しいワード線がアサートされるが第２の行も誤ってアサートされる第２の状況、及びどのワード線もアサートされない第３の状況を特定することができる改善されたアドレス障害検出システムである。

【発明の概要】

【0028】

アドレス障害検出システムを備えるメモリシステムの様々な例が開示される。メモリシステムは、第１のメモリアレイと、行デコーダと、第２のアレイを備えるアドレス障害検出システムと、を備え、行デコーダは行アドレスをワード線にデコードし、各ワード線は第１のアレイ内のセルの行及び第２のアレイ内のセルの行に結合されている。第２のアレイは、アドレス障害を識別するために使用されるデジタルビット及び／又はアナログ値を含む。

【0029】

【0030】

【0031】

【0032】

【0033】

【0034】

【0035】

【0036】

【0037】

【0038】

【0039】

【0040】

【0041】

【0042】

【0043】

【0044】

【0045】

【0046】

【0047】

【0048】

【0049】

【0050】

【0051】

【0052】

【0053】

【0054】

【0055】

【0056】

【0057】

【0058】

【0059】

【0060】

【0061】

【0062】

【0063】

【0064】

【0065】

【0066】

【0067】

【0068】

【0069】

【0070】

【0071】

【0072】

【図面の簡単な説明】

【0073】

【図1】本発明を適用可能な先行技術の不揮発性メモリセルの断面図である。

【図2】本発明を適用可能な別の先行技術の不揮発性メモリセルの断面図である。

【図3】本発明を適用可能な別の先行技術の不揮発性メモリセルの断面図である。

【図4】先行技術のメモリシステムを示す。

【図5】図４の先行技術のメモリシステムにおいて発生し得る１つのタイプのアドレス障害を示す。

【図6】図４の先行技術のメモリシステムにおいて発生し得る別のタイプのアドレス障害を示す。

【図7】先行技術のアドレス障害検出システムを示す。

【図8】図７の先行技術のアドレス障害検出システム及び１つのタイプのアドレス障害を示す。

【図9】図７の先行技術のアドレス障害検出システム及び別のタイプのアドレス障害を示す。

【図10】図１～図３に示されるタイプの不揮発性メモリセルを備え、改善されたアドレス障害検出システムを備えるダイのレイアウト図である。

【図11】アドレス障害検出システムの一例を示す。

【図12】アドレスに関する検証データのための先行技術の符号化スキームを示す。

【図13A】アドレスに関する検証データの符号化スキームの一例を示す。

【図13B】アドレスに関する検証データのための符号化スキームの別の例を示す。

【図14】アドレスに関する検証データのための符号化スキームの別の例を示す。

【図15】アドレス障害検出システムの別の例を示す。

【図16】アドレス障害検出回路の一例を示す。

【図17A】アドレス障害検出システムの別の例を示す。

【図17B】アドレス障害検出システムの別の例を示す。

【図18】アドレスに関する検証データのための符号化スキームの別の例を示す。

【図19】アドレス障害検出システムの別の例を示す。

【図20】アドレス障害検出システムの別の例を示す。

【図21】アドレス障害検出システムの別の例を示す。

【図22】アドレス障害検出システムの別の例を示す。

【図23】アドレス障害検出システムのための符号化スキームを示す。

【図24A】アドレス障害検出システムのための符号化スキームを示す。

【図24B】アドレス障害検出システムのための符号化スキームを示す。

【図25A】アドレス障害検出システムのための符号化スキームを示す。

【図25B】アドレス障害検出システムのための符号化スキームを示す。

【図26】アドレス障害検出システムの一例を示す。

【図27】アドレス障害検出システムの別の例を示す。

【図28】アドレス障害検出システムの別の例を示す。

【図29】アドレス障害検出システムの別の例を示す。

【図30】アドレス障害検出システムの別の例を示す。

【図31】アドレス障害検出システムの別の例を示す。

【図32】アドレス障害検出システムの例で使用するための検知回路の一例を示す。

【図33】図３２の検知回路で使用されるコンパレータの一例を示す。

【図34】アドレス障害検出システムの例で使用するための検知回路の別の例を示す。

【図35】アドレス障害検出システムの例で使用するための検知回路の別の例を示す。

【図36】例で使用するためのフラッシュメモリセルのレイアウトを示す。

【図37】例で使用するためのＲＯＭセルとして構成されたフラッシュメモリセルのレイアウトを示す。

【図38】アドレス障害検出システムの例とともに使用するための行デコーダの一例を示す。

【図39】アドレス障害検出システムの例とともに使用するための消去ゲートデコーダの一例を示す。

【図40】アドレス障害検出システムの例とともに使用するためのソース線デコーダの一例を示す。

【図41】アドレス障害検出システムの例とともに使用するための制御ゲートデコーダの一例を示す。

【図42】アドレス障害検出システムの例との高電圧レベルシフタ使用の一例を示す。

【発明を実施するための形態】

【0074】

図１０は、ダイのメモリシステムの一例を示す。ダイ１０００は、データを記憶するためのメモリアレイ１００１、１００２、１００３及び１００４であって、各メモリアレイが、図１と同様のメモリセル１０、図２と同様のメモリセル２１０、図３と同様のメモリセル３１０又は他の既知のタイプのメモリセルを任意選択的に利用する、メモリアレイと、メモリアレイ１００１、１００２、１００３及び１００４内の行にそれぞれアクセスして読み出し又は書き込みを行うために使用される、行デコーダ回路１００５、１００６、１００７及び１００８と、メモリアレイ１００１、１００２、１００３及び１００４内の列にそれぞれアクセスして読み出し又は書き込みを行うために使用される、列デコーダ回路１００９、１０１０、１０１１及び１０１２と、メモリアレイ１００１及び１００３からデータを読み出すために使用される検知回路１０１３と、メモリアレイ１００２及び１００４からデータを読み出すために使用される検知回路１０１４と、アナログ回路１０５０と、冗長性及び組み込み自己試験などの様々な制御機能を提供するための制御論理回路１０５１と、正及び負高電圧源をメモリシステムに提供するために使用される高電圧回路１０５２と、メモリアレイ１００１、１００２、１００３、及び１００４の消去及びプログラム動作のための増加した電圧を提供するチャージポンプ回路１０５３と、オンチップで他のマクロに接続するためのインターフェースピンを提供するインターフェース回路（interface circuit、ＩＴＦＣ）１０５４と、必要に応じて、読み出し、消去、及びプログラム動作中に使用するための高電圧デコーダ回路１０１８、１０１９、１０２０及び１０２１と、を備える。ダイ１０００は、特定の実施形態に関して以下でより詳細に論じられる、アドレス障害検出回路１０２２、１０２３、１０２４及び１０２５と、アレイ障害検出検知回路１０２６、１０２７、１０２８及び１０２９とを更に備える。

【0075】

図１１は、改善されたアドレス障害検出能力を有するメモリシステムの一例を示す。メモリシステム１１００は、行デコーダ１１１０、アレイ１１２０、高電圧デコーダ１１４０、列デコーダ１１５０及び検知増幅器１１６０を備え、これらのそれぞれは、図１０の同様の説明を用いた構成要素に対応する。高電圧デコーダ１１４０は、アレイ１１２０における消去及びプログラム動作に必要な高電圧を提供する。

【0076】

メモリシステム１１００は、アドレス障害検出システム１１２５を更に備え、アドレス障害検出システム１１２５は、アドレス障害検出アレイ１１３０、検知増幅器１１７０及びコンパレータ１１８０を備える。アドレス障害検出アレイ１１３０は、行デコーダ１１１０及び／又は列デコーダ１１５０によって受信することができる、可能なアドレスごとに符号化された値を記憶するＲＯＭアレイ、フラッシュアレイ又は他の不揮発性メモリアレイを備える。

【0077】

可能なアドレスごとに検証データを生成するための様々な符号化スキームが企図される。先行技術の符号化スキームを図１２に示す。この例では、行デコーダ１１１０及び／又は列デコーダ１１５０によって受信することができるアドレスである４ビットアドレスが示されている。簡略化のために、アドレスの行部分は、００００～１１１１の範囲の４ビットであると想定される。これらの可能なアドレスの各々は、ワード線と関連付けられており、これは、ここでは、ＷＬ０～ＷＬ１５（１６個の異なる行アドレス及びワード線）の範囲である。各ワード線は、アドレス障害検出アレイ１１３０内の１つの行をアクティブ化し、各行は、そのワード線と関連付けられた行アドレスに等しい１つの値を記憶する。したがって、アドレス００００は、ＷＬ０と関連付けられており、これは次に、アドレス障害検出アレイ１１３０内の値００００を記憶する１つの行をアクティブ化する。

【0078】

図１１を再び参照すると、図１２の符号化スキームの下で、アドレスＸは、行デコーダ１１１０によって受信され、この行デコーダ１１１０は次に、アレイ１１２０内の行及びアドレス障害検出アレイ１１３０内の行にアクセスするワード線をアクティブ化する。検知増幅器１１７０は、ワード線がアクティブ化されているアドレス障害検出アレイ１１３０内の各列の値を検知する。各列内の値は、アドレス障害検出アレイ１１３０内の各アクティブ化された行に対するその列内の値の論理「ＯＲ」であり、すなわち、複数の行がアクティブ化されている場合、その列に対する複数のアクティブ化された行内のビットの値は、アクティブ化された複数の行のその列内のビットのいずれかが１である場合、１である。各列からの値は、コンパレータ１１８０へ入力され、このコンパレータは、受信された値をアドレスＸ（又は、この例では、アドレスＸの行アドレス部分）と比較する。前述したように、コンパレータ１１８０の出力は、誤った行がアクティブ化されている状況における障害を特定するが、その理由は、その状況では、コンパレータは、２つの入力値が異なることを示す値を出力することになるからである。しかしながら、このスキーム単独では、図９に関連して上述したような、障害に起因して２行がアクティブ化されている障害を伴うあらゆる状況において有効というわけではない。

【0079】

省電力を向上させるように改善された符号化スキームを図１３Ａに示す。当業者であれば、アドレス障害検出アレイ１１３０内の「１」値を記憶及び検出することは、「０」値の場合よりも多くのエネルギーを消費することを理解するであろう。この符号化スキームでは、追加のビットが記憶され、ここでは「ＰＢ」（極性ビット）とラベル付けされる。ＰＢが「０」である場合、符号化されたビットは、関連付けられたアドレスと直接一致する。ＰＢが「１」である場合、符号化されたビットは、関連付けられたアドレスの反転バージョンである。この例では、アドレス内のビットの半分超が「１」であるときは常に、「１」値がＰＢに使用され、ビットは、反転して記憶される。例えば、アドレス「１１１１」については、「００００」の値がアドレス障害検出アレイ１１３０内に記憶され、「１」がその値のためにＰＢビットに記憶され、各々値が対応するアドレスの反転バージョンであることを示す。このスキームに従うことにより、メモリシステムは、全体としてより少ない「１」が記憶されるため、図１２の先行技術のスキームを使用している場合よりも少ないエネルギーを消費することになる。

【0080】

図１３Ｂは、別の符号化スキームを示す。これは、図１３Ａの符号化スキームと同様であるが、複数の行が誤ってアクティブ化される状況を検出することができる複数行検出（multiple row detection、ＭＲＤ）のための追加の列を含み、それは、図１３Ａの符号化スキームと比較して追加の電力消費を犠牲にする。ＭＲＤ列は、各行に「１」を含有する。複数行検出の詳細な説明は、以下に包含される。

【0081】

別の改善された符号化スキームを図１４に示す。ここで、アドレス内の各「０」は、アドレス障害検出アレイ１１３０内の「０１」として符号化され、アドレス内の各「１」は、アドレス障害検出アレイ１１３０内の「１０」として符号化される。したがって、アドレス「００００」は「０１０１０１０１」として符号化され、アドレス「１１１１」は「１０１０１０１０」として符号化される。アドレス内の各ビットＡｘは、ＥＡｘ及びＥＢｘとして符号化される。これは、アドレス障害検出回路１１３０内の符号化された値が、対応するアドレスの２倍のビットを含むことを意味する。任意の２つのアドレスは、少なくとも１つのビットだけ互いに常に異なるため、２つのアドレスに対応する任意の２つの符号化された値の合計は、少なくとも１つのビット対（ＥＡｘ及びＥＢｘ）に「１１」パターンを含む。したがって、アドレス障害検出アレイ１１３０の検知された値に「１１」パターンを検出することは、２つのアドレスがアクティブ化されていることを示し、これは、障害状態である。これは、図１２の先行技術の解決策が、少なくとも時には検出することができない障害状態のタイプである。

【0082】

図１５は、図１４の符号化スキームを実装するための改善されたアドレス障害検出システムを有するメモリシステムの一例を示す。メモリシステム１５００は、アドレス障害検出回路１５２５がアドレス障害検出回路１１２５とは異なる設計に従うことを除いて、メモリシステム１１００と同じ構成要素を備える。ここで、アドレス障害検出システム１５２５は、アドレス障害検出アレイ１１３０及びアドレス障害検出回路１５１０を備える。アドレス障害検出回路１５１０は、ワード線が活性化されているアドレス障害検出アレイ１１３０内の各列からの出力を受信し、ワード線が活性化されている任意の所与の列内の値は、その列に対する出力を作成するために論理的に「ＯＲ」される。

【0083】

図１６は、アドレス障害検出回路１５１０の一例を更に示す。ビットＥＡ［ｘ］及びＥＢ［ｘ］を含む行のアクティブ化に応答して（ここで、ｘ＝アドレス障害検出回路１２１０の各行内の符号化されたアドレスビットの数）、各ビット対ＥＡ［ｘ］及びＥＢ［ｘ］は、アドレス障害検出回路１５１０に入力される。アドレス障害検出回路１５１０は、各ビット対ＥＡ［ｘ］及びＥＢ［ｘ］に対して、図示のように構成されたＮＡＮＤゲート１６０１及び１６０４と、ＮＯＲゲート１６０２と、インバータ１６０３と、のセットを備える。

【0084】

ビット対ＥＡ［ｘ］及びＥＢ［ｘ］に対するアドレス障害検出回路１５１０の出力Ａ［ｘ］は、入力が「０１」又は「１０」（第１のビットがＥＡ［ｘ］であり、第２のビットがＥＢ［ｘ］である場合）であれば「０」となり、そうでなければ「１」となる。「１」は、障害状態を示し（ＥＡ［ｘ］とＥＢ［ｘ］とが常に異なるビット値である図１４に示される符号化スキームに基づいて、通常動作中に「１１」又は「００」パターンが発生すべきではないため）、ＥＡｘ及びＥＢｘを「１１」とさせる唯一の状況である１行の代わりに２行がアクティブ化されたこと、ＥＡｘ及びＥＢｘを「００」とさせる唯一の状況である受信されたアドレスが変更されていること、又はどの行も選択されていないことを示す。したがって、アドレス障害検出システム１５２５は、２行が不適切にアクティブ化された、又はどの行も選択されていない障害状況を検出することができる。

【0085】

図１７Ａは、改善されたアドレス障害検出システムを有するメモリシステムの別の例を示す。メモリシステム１７００は、前述の例と同様に、行デコーダ１１１０、アレイ１１２０、及び列デコーダ１１５０を含む。メモリシステム１７００は、アドレス障害検出アレイ１７３０、アドレス障害検出アレイ１７３１、及びアドレス障害検出回路１７１０を備えるアドレス障害検出システム１７２５を更に含む。

【0086】

列デコーダ１１５０は、マルチプレクサのセットであり、多くの場合に、階層型マルチプレクサを備え得る。図１７Ｂを参照して、列デコーダ１１５０の一例の一部分を示す。アレイ１１２０内の各列は、ビット線に結合される。ここで、４本のビット線が示され、ＢＬ０～ＢＬ３とラベル付けされている。マルチプレクサの第１の階層は、アクティブ化される一対の隣接するビット線を選択する。２つのそのような第１の階層のマルチプレクサの一部分、すなわち、Ｔ０及びＴ１が示されている。マルチプレクサの第２の階層は、一対の隣接するビット線の中からビット線を選択する。ここで、各ビット線は、部分的に示され、かつＶ０～Ｖ３と標記された信号を受信する、独自の第２の階層のマルチプレクサを有する。したがって、ＢＬ０が選択されることが意図される場合、Ｔ０及びＶ０がアクティブ化され、ＢＬ１が選択されることが意図される場合、Ｔ０及びＶ１がアクティブ化され、ＢＬ２が選択されることが意図される場合、Ｔ１及びＶ２がアクティブ化され、ＢＬ３が選択されることが意図される場合、Ｔ１及びＶ３がアクティブ化される。

【0087】

図１７Ａ及び図１７Ｂの両方を参照すると、列デコーダ１１５０は、行デコーダ１１１０と同様に障害の影響を受けやすいことが理解され得る。この例では、アドレスＸが、列デコーダ１１５０に入力される。ここで、アドレスＸは、行アドレス部分及び列アドレス部分を備える。アドレスＸの列部分は、どのマルチプレクサがアクティブ化されるかを示すビットを含む（これは次に、ビット線をアサートする）。列デコーダ１１５０の第２の層のマルチプレクサに対する各アクティブ化信号（Ｖ０、Ｖ１、Ｖ２、Ｖ３、．．．）は、アドレス障害検出アレイ１７３０内の行に結合されており、列デコーダ１１５０の第１の階層のマルチプレクサに対する各アクティブ化信号は、アドレス障害検出アレイ１７３１内の行（Ｔ０、Ｔ１、．．．）に結合されている。ビット線がアサートされると、アドレス障害検出アレイ１７３０内の行がアサートされ、アドレス障害検出アレイ１７３１内の行がアサートされ、アドレス障害検出アレイ１７３０及びアドレス障害検出アレイ１７３１の各々によって値が出力される。それらの値は、アドレス障害検出回路１７１０によってアドレスＸの列部分と比較することができる。値が異なる場合、障害が発生しており、誤ったビット線がアサートされている。

【0088】

図１７Ａの例で使用するための例示的な符号化スキームを図１８に示す。ここでは、マルチプレクサの２つの階層が使用される。第１の階層は、列アドレスビットＡＹ［４］及びＡＹ［０］を有する値Ｔ［０］～［３］によって制御されるマルチプレクサを備える。第２の階層は、列アドレスビットＡＹ［２］、ＡＹ［１］、及びＡＹ［０］を有する値Ｖ［０］～Ｖ［７］によって制御されるマルチプレクサを備える。追加の階層が可能であることを理解されたい。アドレス障害検出アレイ１３３０及び１３３１は、各マルチプレクサ値に対する符号化された値、特に、Ｖ［０］．．．Ｖ［７］に対するＡＹＡ［２］、ＡＹＢ［２］、ＡＹＡ［１］、ＡＹＢ［１］、ＡＹＡ［０］、及びＡＹＢ［０］、並びにＴ［０］．．．Ｔ［３］に対するＡＹＡ［４］、ＡＹＢ［４］、ＡＹＡ［３］、及びＡＹＢ［３］を含む。図１４のように、アドレスの列構成要素における各「０」は、「０１」として符号化され、アドレス内の各「１」は、「１０」として符号化される。

【0089】

再び図１７Ａを参照すると、図１８の符号化スキームを使用することができる。アドレス障害検出回路１７１０は、アドレス障害検出回路１５１０と同じ設計に従い、アドレス障害検出アレイ１３１０に記憶された符号化された値のビット対において「１１」又は「００」パターンが検出された場合に「０」を出力する（ＡＹＡ［ｘ］及びＡＹＢ［ｘ］が常に異なるビット値である図１８に示される符号化スキームに基づいて、通常動作中に「１１」および「００」パターンのいずれも発生すべきでないため）。したがって、アドレス障害検出システム１７２５の動作の結果として、メモリシステム１７００は、アドレスの列構成要素における障害を検出することができる。

【0090】

図１９及び図２０は、既に説明した例の変形を示す。分かり得るように、例の機能ブロックは、異なる構成で配置することができる。

【0091】

図１９は、メモリシステム１９００を示す。メモリシステム１９００は、高電圧デコーダ１１４０がアレイ１１２０とアドレス障害検出アレイ１１３０との間に結合されていることを除いて、図１１のメモリシステム１１００と同一である。システムは、他の点では、図１１と同じように動作する。

【0092】

図２０は、メモリシステム２０００を示す。メモリシステム２０００は、行デコーダ１１１０がアレイ１１２０とアドレス障害検出アレイ１１３０との間に結合されていることを除いて、図１１のメモリシステム１１００と同一である。システムは、他の点では、前の例と同じように動作する。

【0093】

図２１は、メモリシステム２１００を示す。ここで、行デコーダ２１０３は、２つのアレイ、アレイ２１０１及びアレイ２１０２とともに動作する。アレイ２１０１は、高電圧デコーダ２１０４、列デコーダ２１０６及び検知増幅器２１０８に結合されている。アレイ２１０２は、高電圧デコーダ２１０５、列デコーダ２１０７及び検知増幅器２１０９に結合されている。単一のアドレス障害検出システム２１２５が使用される。アドレス障害検出システム２１２５は、アドレス障害検出アレイ２１１０、検知増幅器２１１１、及びコンパレータ２１１２を備える。アドレス障害検出アレイ２１１０は、検知増幅器２１１１及びコンパレータ２１１２に結合されており、前述の例と同様に動作することができる。

【0094】

図２２は、改善されたアドレス障害検出システムを有するメモリシステムの一例を示す。メモリシステム２２００は、行デコーダ２２１０、アレイ２２２０、高電圧デコーダ２２４０、列デコーダ２２５０及び検知増幅器２２６０を備え、これらの各々は、図１０、図１１、図１５、図１７Ａ、図１９、図２０、及び図２１の同様の説明を用いた構成要素に対応する。メモリシステム２２００はアドレス障害検出システム２２２５を更に備え、アドレス障害検出システム２２２５は、アドレス障害検出アレイ２２３０、アナログマルチステート検知増幅器２２７０及びアナログコンパレータ２２８０を備える。アドレス障害検出アレイ２２３０は、行デコーダ２２１０及び／又は列デコーダ２２５０によって受信することができる可能なアドレスごとに符号化された値を記憶する、ＲＯＭアレイ、フラッシュアレイ又は他の不揮発性メモリアレイを備える。

【0095】

メモリシステム２２００は、図２３に示される符号化スキームを利用する。アドレス障害検出アレイ２２３０は、関連付けられたアドレスと同一である可能な各アドレスの符号化された値を含む。この例では、４ビットアドレス、［Ａ３：Ａ０］が示されており、これは、行デコーダ２２１０及び／又は列デコーダ２２５０によって受信することができるアドレスである。簡略化のために、アドレスの行部分は、００００～１１１１の範囲の４ビットであると想定される。これらの可能なアドレスの各々は１つのワード線と関連付けられており、これは、ここでは、ＷＬ０～ＷＬ１５（１６個の異なる行アドレス及びワード線）の範囲である。各ワード線はアドレス障害検出アレイ２２３０内の行をアクティブ化し、アドレス障害検出アレイ２２３０内の各行は、そのワード線と関連付けられた行アドレスに等しい値を記憶する。したがって、アドレス００００はＷＬ０と関連付けられており、これは次に、アドレス障害検出アレイ２２３０内の値００００をビットロケーション［ＥＡ３：ＥＡ０］に記憶する行をアクティブ化する。

【0096】

図２２において、マルチステート検知増幅器２２７０は、３ビット以上（又はそれより多い）値に対応する各列のアナログレベルを検知することができ、例えば、１ビット値の代わりに列内の２ビット値を検知することができる。各列で生成された電流は、その列の値を表し、アドレス障害検出アレイ１１３０内のアクティブ化された行ごとに加算され、すなわち、複数の行がアクティブ化されている場合、その列の複数のアクティブ化された行内のビットの値が互いに加算される。マルチステート検知増幅器２２７０は、任意選択的に、マルチステートデジタル検知増幅器、マルチステートアナログ検知増幅器、又はその両方を備える。図２３に例示される例では、行６（ＲＯＭコードパターン（０１１０））及び行７（コードパターン０１１１）は、意図せずに互いに短絡され、エラーを引き起こす。マルチステート検知増幅器２２７０は、出力パターンを（０，２，２，１）として示し、これは本質的に、行６の値に行７の値を加算したものである。障害アドレスは、出力パターンから入力アドレスビットを減算することによって決定することができ、ここでは、０２２１－０１１０＝０１１１である。

【0097】

図２４Ａ、図２４Ｂ、図２５Ａ、図２５Ｂは、図２２のアドレス障害検出システム２２２５において実装することができる追加の符号化スキームを示す。

【0098】

図２４Ａは、５ビット入力アドレスＡ［４：０］に対するＲＯＭパターンを符号化するための一例を示す。空白である表中のセルは、「０」を含むと理解されたい。符号化されたワードパターンは、図示されるように、各コードワードの「１」の数が符号化されたワード内のビット数の半分未満であるようなものである。例えば、３２行全ての符号化されたワードＥＲ［０：９］では、任意のワードに３つのみの「１」がある。符号化されたワードＥＲ［０：９］に対して示されるように、符号化されたパターンは、最初の４つの符号化されたビットＥＲ［０：３］に対して１つのみの「１」があり、第２の４つの符号化されたビットＥＲ［４：７］に対して１つのみの「１」があり、最後の２つの符号化されたビットＥＲ［８：９］に対して１つのみの「１」があるようなものである。

【0099】

図２４Ｂに示される別の例では、符号化されたパターンは、各ワードが、最初の８つの符号化されたビットＥＲ［０：７］内に１つのみの「１」を含み、次の４ビットＥＲ［８～１１］内に１つのみの「１」を含むようなものである。空白である表中のセルは、「０」を含むと理解されたい。したがって、３２行の各々は、正確に２つの「１」を含む。

【0100】

より一般には、図２４Ａ又は図２４Ｂと同様の符号化されたワードについて、Ｎビットの符号化されたワードのうちのＫビットグループ及び／又はＬビットグループに対して、Ｋビットグループ及び／又はＬビットグループに１つのみの「１」があり、ここで、Ｋ＞２かつ／又はＬ＞２である。例えば、１２ビットのコード化されたワード（Ｎ＝１２）について、４ビット（Ｋ＝４）の３つのグループがあり、各４ビットグループは、１つのみの「１」を含む。別の例では、４ビット（Ｌ＝４）グループを伴う８ビットグループ（Ｋ＝８）のような、Ｋビットグループ及び／又はＬビットグループの異なる組み合わせを互いに組み合わせることができる。

【0101】

図２５Ａは、デジタルＲＯＭセル及びアナログ（マルチステート又はマルチレベル）ＲＯＭセル（図１又は図２又は図３のメモリセルなど）を使用する符号化されたスキームを示す。この例における符号化されたワードは、４つのデジタル列ＥＲ［０：３］及び４つのアナログ列ＥＡＲ［０：３］に対応する、４つのデジタルビットＥＲ［０－３］及び４つのアナログビットＥＡＲ［０：３］（アナログＲＯＭセル、例えば、セル当たりにマルチレベルを記憶することを意味するマルチステート又はマルチレベルセル）を含む。セル電流が０．５×Ｉｒであるか、１．０×Ｉｒであるかを検出するために、アナログ列にマルチステート検知増幅器２２７０が使用される。第１の４ビットＥＲ［０：３］は、図２４Ａと同じパターンに従う。空白である表中のセルは、「０」を含むと理解されたい。第１の４つの符号化されたワードは、０．５×Ｉｒ（ＲＯＭセル電流）に等しいＥＡＲ［０］を有し、次の４つの符号化されたワードは、１．０×Ｉｒ（ＲＯＭセル電流）に等しいＥＡＲ［０］を有する。この特性は、第１の４つの符号化されたワードを第２の４つの符号化されたワードから区別するために使用される。列ＥＡＲ［１］、ＥＡＲ［２］、及びＥＡＲ［３］は、後続の８つの行の複数のグループに対して同じ機能を果たす。

【0102】

図２５Ｂは、アナログＲＯＭセルのみを使用する符号化されたスキームを示す。この例における符号化されたワードは、６つのアナログＲＯＭセルを含む。マルチステート検知増幅器２２７０は、全ての列を読み出すために使用される。

【0103】

図２６は、メモリシステム２６００を示す。メモリシステム２６００は、アレイ１１２０、アドレス障害検出アレイ１１３０及びアナログコンパレータ２６１０を備える。この例では、アドレス障害検出アレイ１１３０は、各々が「１」値を記憶する不揮発性メモリ又はＲＯＭセルの単一の列を備える。不揮発性メモリ又はＲＯＭセルの各々の出力は、単一のビット線に並列に結合されている。ワード線がアサートされると、その行内の対応するセルが、電流Ｉｒを生成する「１」を出力する。Ｉｒの典型的な値は、２０μＡである。２つ以上のワード線がアサートされる場合（これは、障害が意図されたワード線及び意図しないワード線をアサートさせるときに起こる）、アドレス障害検出アレイ１１３０内の２つ以上のセルは、「１」を出力し、合計出力電流は、ｎ＊Ｉｒであり、ここで、ｎは、アクティブ化されたワード線の本数である。出力は、アナログコンパレータ２６１０に入力される。基準電流も、アナログコンパレータ２６１０に入力される。例示的な基準電流は、１．３Ｉｒである。アドレス障害検出アレイ１１３０からの入力が１．３Ｉｒを超える場合、アナログコンパレータ２６１０の出力は「１」となり、これは、２つ以上のワード線がアクティブ化されることを表し、それは、障害状態を示す。アドレス障害検出アレイ１１３０からの入力が１．３Ｉｒ未満である場合、出力は「０」となり、これは、１つ又はゼロのワード線がアクティブ化されることを表し、それは、非障害状態を示す。（ゼロのワード線状況が障害であることは可能である。本例は、その状態を検出しない。）１．３以外の他の倍数が選択され得ることを理解されたい。

【0104】

アドレス障害検出アレイ１１３０がフラッシュメモリセルを備えるいくつかの例では、セル内の「１」状態は、（Ｉｒのセル電流を有する）消去状態であり、セル内の「０」状態は、（約０μＡのセル電流を有する）プログラムされた状態である。アドレス障害検出アレイ１１３０がフラッシュメモリセルを備える他の例では、セル内の「１」は、消去状態であり、セル内の「０」状態は、セルとアレイ列との間にビット線接触がない状態である。

【0105】

図２７は、メモリシステム２７００を示す。メモリシステム２７００は、アドレス障害検出アレイ１１３０内に２列のセルを有することを除いて、図２６のメモリシステム２６００と同様である。メモリシステム２７００は、アレイ１１２０、アドレス障害検出アレイ１１３０並びにアナログコンパレータ２７１０及び２７２０を備える。この例では、アドレス障害検出アレイ１１３０は、各々が「１」値を記憶する２列の不揮発性メモリ又はＲＯＭセルを備える。各それぞれの列内の不揮発性メモリ又はＲＯＭセルの各々の出力は、単一のビット線に並列に結合されている。ワード線がアサートされると、その行内の対応するセルがそれぞれ、電流Ｉｒに対応する「１」を出力する。Ｉｒの典型的な値は、２０μＡである。２つ以上のワード線がアサートされた場合（これは、障害状態のタイプである）、アドレス障害検出アレイ１１３０内の２つ以上の対のセルが「１」を出力し、各列内の合計出力電流はｎ＊Ｉｒであり、ここで、ｎは、アクティブ化されたワード線の数である。出力は、アナログコンパレータ２７１０及び２７２０に入力される。０．５Ｉｒ及び１．１Ｉｒなどの基準電流も、アナログコンパレータ２７１０及び２７２０にそれぞれ入力される。アドレス障害検出アレイ１１３０からの入力が１．１Ｉｒを超える場合、コンパレータ２７２０の出力は、２つ以上のワード線がアクティブ化されることを表す「１」となり、それは、障害状態を示す。アドレス障害検出アレイ１１３０からの入力が０．５Ｉｒを超えるが１．１Ｉｒ未満である場合、コンパレータ２７１０の出力は「１」となり、コンパレータ２７２０の出力は、正確に１つのワード線がアクティブ化されることを表す「０」となり、それは、非障害状態を示す。アドレス障害検出アレイ１１３０からの入力が０．５Ｉｒ未満である場合、コンパレータ２７１０の出力は、どのワード線もアクティブ化されないことを表す「０」となり、それは、障害状態を示す。特定の数（例えば、３本）のワード線が障害状態にあるかどうかを判定するために、１．１以外の他の倍数が選択され得ることが理解され得る。

【0106】

図２８は、メモリシステム２８００を示す。メモリシステム２８００は、アレイ１１２０、アドレス障害検出アレイ１１３０及びアナログコンパレータ２８１０を備える。メモリシステム２８００は、アドレス障害検出アレイ１１３０が、独自の制御ゲート信号（ＣＧＡＦＤ）、消去ゲート信号（ＥＧＡＦＤ）及びソース線ゲート信号（ＳＬＧＡＦＤ）によって制御されることを除いて、図２６のメモリシステム２６００と同じである。図２６のように、アレイ１１２０及びアドレス障害検出アレイ１１３０は、ワード線を共有する。したがって、この例では、アレイ１１２０及びアドレス障害検出アレイ１１３０は、ワード線を共有するが、アドレス障害検出アレイ１１３０がアレイ１１２０から独立に消去又はプログラムされ得るように、別個の高電圧制御線を使用する。

【0107】

図２９は、メモリシステム２９００を示す。メモリシステム２９００は、アレイ１１２０及びアドレス障害検出アレイ１１３０を備える。アドレス障害検出アレイ１１３０は、不揮発性メモリセルの１つ以上の列を備える。アレイ１１２０及びアドレス障害検出アレイ１１３０はワード線及び高電圧制御線（制御ゲート、消去ゲート及びソース線ゲート信号）を共有するため、アドレス障害検出アレイ１１３０の特定の行内のセルは、その同じ行内のセルがアレイ１１２０内で消去されると、消去される。したがって、適切な値が、消去動作に続いてコントローラ又は他のデバイスによって、アドレス障害検出アレイ１１３０内の消去された各行にプログラムされる必要がある。アドレス障害検出アレイ１１３０内の特定の列は、図１２、図１３Ａ、図１３Ｂ、図１４、図１８、図２３、図２４Ａ、図２４Ｂ、図２５Ａ、又は図２５Ｂの符号化スキーム又は別の符号化スキームを使用して、可能な各アドレスの行部分及び／又は列のために符号化された検証ビットを含む。

【0108】

図３０は、メモリシステム３０００を示す。メモリシステム３０００は、アレイ１１２０及びアドレス障害検出アレイ１１３０を備える。アドレス障害検出アレイ１１３０は、不揮発性メモリセルの１つ以上の列を備える。メモリシステム３０００は、メモリシステム３０００が、動作中に１つ以上のビット線を接地にプルダウンする回路３０１０及び３０２０を備えることを除いて、メモリシステム２９００と同一である。これは、例えば、複数のセルにより強く起因して、ローカルソース線を接地にプルダウンし、ＲＯＭ（アドレス障害検出アレイ１１３０）パターンにおいて同時にローカルにオンにするために使用される。メモリシステム３０００は、アドレス障害検出アレイ１１３０内の各列のための１つのそのような回路を備えることができることを理解されたい。アドレス障害検出アレイ１１３０内の特定の列は、図１２、図１３Ａ、図１３Ｂ、図１４、図１８、図２３、図２４Ａ、図２４Ｂ、図２５Ａ、又は図２５Ｂの符号化スキーム又は別の符号化スキームを使用して、可能な各アドレスの行部分及び／又は列のために符号化された検証ビットを含む。

【0109】

図３１は、メモリシステム３１００を示す。メモリシステム３１００は、アレイ１１２０、アドレス障害検出アレイ１１３０及びアナログコンパレータ３１３０を備える。アドレス障害検出アレイ１１３０は、不揮発性メモリセルの１つ以上の列を備える。メモリシステム３１００は、メモリシステム３１００が極性列３１１０及び複数行検出列３１２０を備えることを除いて、メモリシステム３０００と同一である。極性列３１１０は、図１３Ａ又は図１３ＢのＰＢビットの機能を果たすために、各行に対して単一のビットを含む。複数行検出列３１２０は、各行に対して単一セルを含み、複数行検出列３１２０内の各単一セルは、「１」を記憶する。この列は、図２６に関して前述した機能を実装する。アドレス障害検出アレイ１１３０内の他の列は、図１２、図１３Ａ、図１３Ｂ、図１４、図１８、図２３、図２４Ａ、図２４Ｂ、図２５Ａ、又は図２５Ｂの符号化スキーム又は別の符号化スキームを使用して、可能な各アドレスの行部分及び／又は列のために符号化された検証ビットを含む。

【0110】

本明細書に説明される例の全てにおいて、障害が示される場合、メモリシステムは適切なステップをとることができる。例えば、メモリシステムは、障害によって影響を受けた任意の読み出し動作の結果を無視することができ、読み出し動作を繰り返すことができる。メモリシステムはまた、障害によって影響を受けた任意の書き込み動作を繰り返すことができる。アレイ１１２０がフラッシュメモリセルを備える状況では、メモリシステムは、書き込み（プログラム）動作を繰り返す前に、アレイの関連部分を最初に消去することができる。

【0111】

図３２は、検知回路の一例を示す。検知回路３２００は、バイアストランジスタ３２０２及び３２０４、電流源（基準電流）トランジスタ３２０１及び３２０３並びにアナログコンパレータ３２０５を備える。バイアストランジスタ３２０２は、アドレス障害検出アレイ１１３０内のビット線（列）に接続している。バイアストランジスタ３２０３は、ダミービット線、平衡容量、又は基準電流発生器に接続している。

【0112】

電流源トランジスタ３２０１及び３２０３のための適切なトランジスタを選択することによって、異なる構成を選択することができる。１つの構成では、コンパレータ３２０５の出力は、１つのワード線がアサートされているか否かを示す。例えば、電流源（基準電流）トランジスタ３２０１は、０．５＊ＩＲに等しい電流を発生するように選択又は設定され得、ここで、ＩＲは、ワード線がアサートされたときに単一のセルによって引き込まれる電流である。この構成では、コンパレータ３２０５からの「０」の出力は、どのワード線もアサートされていないことを示し、「１」の出力は、１つのワード線がアサートされていることを示す。

【0113】

別の構成では、コンパレータ３２０５の出力は、２つ以上のワード線がアサートされているか否かを示す。電流源トランジスタ３２０１及び３２０３は、１．１＊ＩＲに等しい電流を発生するように選択又は設定され、ここで、ＩＲは、ワード線がアサートされたときに単一のセルによって引き込まれる電流である。この構成では、コンパレータ３２０５からの「０」の出力は、１つのワード線又はより少ないワード線がアサートされていることを示し、２つ以上のワード線がアサートされていることを示す。

【0114】

図３３は、検知回路３２００の追加的な詳細を示す。バイアススイッチ３３０１及び３３０２もまた示されている。

【0115】

図３４は、検知回路の別の例を示す。検知回路３４００は、バイアストランジスタ３４０２及び３４０４並びに電流ミラートランジスタ３４０１及び３４０３を備える。トランジスタ３４０３及び３４０４は、出力比較段３４１０を構成する。バイアストランジスタ３４０２は、アドレス障害検出アレイ１１３０内のビット線（列）に接続している。バイアストランジスタ３４０４は、接地又は他の共通電位に接続している。ミラートランジスタ３４０３は、バイアストランジスタ３４０４からの基準電流Ｉｒｅｆに対して比較されるミラートランジスタ３４０１を介して、アドレス障害検出アレイ１１３０内のビット線からのセル電流（Ｉｒ）をミラーリングする。バイアストランジスタ３４０４は、異なる電流比較比（％＊Ｉｒ）を実装するために変更される（例えば、トリミング可能なサイズ）。出力（Ｏｕｔ）は、「１」又は「０」がアドレス障害検出アレイ１１３０からそのビット線に出力されているかどうかを示す。具体的には、セル電流Ｉｒ＞Ｉｒｅｆ（相対的に高いメモリセル電流を示し、セルに「０」が記憶されていることを示す）の場合、Ｏｕｔは「１」となり、セル電流Ｉｒ＜Ｉｒｅｆ（相対的に低いメモリセル電流を示し、セルに「１」が記憶されていることを示す）の場合、Ｏｕｔは「０」となる。異なる電流検出比を示す複数の出力を用いて同時に異なる電流比較比を実装するための出力比較段３４１０の複数のブロックがあり得る。更に、トランジスタ３４０３は、トランジスタ３４０１からトランジスタ３４０３への異なるミラー比を実装するために変更され得る（例えば、トリミング可能なサイズ）。

【0116】

図３５は、検知回路の別の例を示す。検知回路３５００は、バイアストランジスタ３５０４及び３５０２と、制御トランジスタ３５０１及び３５０３と、トランジスタ３５０５及び３５０６から形成されたインバータと、を備える。バイアストランジスタ３５０４は、アドレス障害検出アレイ１１３０内のビット線（列）に接続している。バイアストランジスタ３５０６は、接地に接続している。ＡＦＤ＿ＯＵＴにおける出力は、「１」又は「０」がアドレス障害検出アレイ１１３０からそのビット線に出力されているかどうかを示す。制御トランジスタ３５０３は、検知が完了すると（インバータの出力が「０」から「１」に切り替わり、トランジスタ３５０３のゲートがオフであることを意味する）、トランジスタ３５０２及び３５０４内の電流を遮断する働きをする。バイアストランジスタ３５０２は、トランジスタ３５０４に結合されたセル電流（Ｉｒ）に対して比較される基準電流を設定するために使用される。

【0117】

図３６は、アドレス障害検出アレイ１１３０内に使用することができる不揮発性メモリセル３６００のレイアウトを示す。メモリセル３６００は、図１のメモリセル１０のアーキテクチャに従う。

【0118】

図３７は、アドレス障害検出アレイ１１３０内に使用することができるＲＯＭセル３７００のレイアウトを示す。ＲＯＭメモリセル３７００は、図１のメモリセル１０のアーキテクチャに従うが、ＲＯＭセルとして動作するように修正され、例えば、セル３６００から、ＣＧ及びＥＧゲートを除去することができる。

【0119】

図３８は、メモリアレイ（メモリアレイ１００１、１００２、１００３及び１００４など）内のセクタの８つのワード線用の行デコーダ３８００を示す。行デコーダ３８００は、上述の例における行デコーダ１１１０用に使用することができる。行デコーダ３８００は、メモリアレイ内のセクタを選択する線ＸＰＡ、ＸＰＢ、ＸＰＣ及びＸＰＤとしてここでは示される、プリデコードされたアドレス信号を受信するＮＡＮＤゲート３８０１を備える。ＸＰＡ、ＸＰＢ、ＸＰＣ及びＸＰＤが全て「ハイ」である場合、ＮＡＮＤゲート３８０１の出力は「ロー」となり、この特定のセクタが選択される。

【0120】

行デコーダ３８００は、インバータ３８０２、ワード線ＷＬ０を生成するためのデコーダ回路３８１０、ＷＬ７を生成するためのデコーダ回路３８２０、並びにワード線ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４、ＷＬ５及びＷＬ６を生成するための追加のデコーダ回路（図示せず）を更に備える。

【0121】

デコーダ回路３８１０は、図示されるように構成された、ＰＭＯＳトランジスタ３８１１、３８１２及び３８１４、並びにＮＭＯＳトランジスタ３８１３及び３８１５を備える。デコーダ回路３８１０は、デコーディングの前段階から、ＮＡＮＤゲート３８０１の出力、インバータ３８０２の出力及びプリデコードされたアドレス信号ＸＰＺＢ０を受信する。この特定のセクタが選択され、ＸＰＺＢ０が「ロー」である場合、ＷＬ０がアサートされる。ＸＰＺＢ０が「ハイ」である場合、ＷＬ０はアサートされない。

【0122】

同様に、デコーダ回路３８２０は、図示されるように構成された、ＰＭＯＳトランジスタ３８２１、３８２２及び３８２４並びにＮＭＯＳトランジスタ３８２３及び３８２５を備える。デコーダ回路３８２０は、ＮＡＮＤゲート３８０１の出力、インバータ３８０２の出力及びプリデコードされたアドレス信号ＸＰＺＢ７を受信する。この特定のセクタが選択され、ＸＰＺＢ７が「ロー」である場合、ＷＬ７がアサートされる。ＸＰＺＢ７が「ハイ」である場合、ＷＬ７はアサートされない。

【0123】

ＷＬ１、ＷＬ２及びＷＬ３、ＷＬ４、ＷＬ５及びＷＬ６用のデコーダ回路（図示せず）は、それらが、ＸＰＺＢ０又はＸＰＺＢ７の代わりにそれぞれ、入力ＸＰＺＢ１、ＸＰＺＢ２、ＸＰＺＢ３、ＸＰＺＢ４、ＸＰＺＢ５及びＸＰＺＢ６を受信することを除いて、デコーダ回路３８１０及び３８２０と同じ設計に従うことが理解される。

【0124】

このセクタが選択され、ＷＬ０がアサートされることが望ましい状況では、ＮＡＮＤゲート３８０１の出力は「ロー」となり、インバータの出力は「ハイ」となる。ＰＭＯＳトランジスタ３８１１がオンにされ、ＰＭＯＳトランジスタ３８１２とＮＭＯＳトランジスタ３８１３との間のノードは、ワード線ＷＬ０がアサートされるときに「ロー」となるＸＰＺＢ０の値を受信する。これは、ＰＭＯＳトランジスタ３８１４をオンにし、それは、ＷＬ０「ハイ」をＺＶＤＤにプルし、これは、アサートされた状態を示す。この場合において、ＸＰＺＢ７は「ハイ」であり、ＷＬ７がアサートされないことを表し、これは、ＰＭＯＳトランジスタ３８２２とＮＭＯＳトランジスタ３８２３との間のノードをＸＰＺＢ７の値（「ハイ」である）にプルし、これは、ＮＭＯＳトランジスタ３８２５をオンにし、ＷＬを「ロー」にさせ、これは、アサートされない状態を示す。このようにして、このセクタが選択されると、ワード線ＷＬ０．．．ＷＬ７のうちの１つを選択することができる。

【0125】

図３９は、高電圧デコーダ１０１８～１０２１の一部として消去ゲートデコーダ３９００を示す。消去ゲートデコーダ３９００は、図示のように構成された、ＮＭＯＳトランジスタ３９０１並びにＰＭＯＳトランジスタ３９０２及び３９０３を備える。ＰＭＯＳトランジスタ３９０３は、電流ミラーバイアスレベルとしてＥＧＨＶ＿ＢＩＡＳを有する電流リミッタである。この消去ゲート信号（erase gate signal、ＥＧ）がアサートされる場合、ＥＮ＿ＨＶ＿Ｎはロー（例えば、０Ｖ又は１．２Ｖ又は２．５Ｖ）に設定され、これは、ＰＭＯＳトランジスタ３９０２をオンにし、ＮＭＯＳトランジスタ３９０１をオフにして、これは、消去ゲート（ＥＧ）をハイ（すなわち、＝ＶＥＧＳＵＰ、例えば、１１．５Ｖ）にさせる。この消去ゲート信号（ＥＧ）がアサートされない場合、ＥＮ＿ＨＶ＿Ｎはハイに設定され、これは、ＰＭＯＳトランジスタ３９０２をオフにし、ＮＭＯＳトランジスタ３９０１をオンにして、これは、消去ゲート（ＥＧ）をロー（すなわち、＝ＶＥＧＳＵＰ＿ＬＯＷレベル、例えば、０ｖ又は１．２Ｖ又は２．５Ｖ）にさせる。

【0126】

図４０は、高電圧デコーダ１０１８～１０２１の一部としてソース線デコーダ４０００を示す。ソース線デコーダ４０００は、図示されるように構成された、ＮＭＯＳトランジスタ４００１、４００２、４００３及び４００４を備える。ＮＭＯＳトランジスタ４００１は、アクティブハイのＳＬＲＤ＿ＥＮ信号に応答して、読み出し動作中にソース線（ＳＬ）をローにプルする。ＮＭＯＳトランジスタ４００２は、アクティブハイのＳＬＰ＿ＥＮ信号に応答して、プログラミング動作中にソース線（ＳＬ）をローにプルする。ＮＭＯＳトランジスタ４００３は、出力ＶＳＬＭＯＮを介して監視機能を実行し、すなわち、ＮＭＯＳトランジスタ４００３は、出力ＶＳＬＭＯＮで検出される電圧をＳＬに提供する。ＮＭＯＳトランジスタ４００４は、アクティブハイのＥＮ＿ＨＶ信号に応答して、ソース線（ＳＬ）に電圧を提供する。

【0127】

図４１は、高電圧デコーダ１０１８～１０２１の一部として制御ゲートデコーダ４１００を示す。制御ゲートデコーダ４１００は、ＮＭＯＳトランジスタ４１０１及びＰＭＯＳトランジスタ４１０２を備える。ＮＭＯＳトランジスタ４１０１は、アクティブハイの信号ＥＮ＿ＨＶ＿Ｎに応答して、制御ゲート信号（ＣＧ）をプルダウンする。ＰＭＯＳトランジスタ４１０２は、アクティブローの信号ＥＮ＿ＨＶ＿Ｎに応答して、制御ゲート信号（ＣＧ）をプルアップする。

【0128】

図４２は、高電圧デコーダ１０１８～１０２１の一部としてラッチ電圧シフタ４２００を示す。ラッチ電圧シフタ４２００は、図示された構成において、低電圧ラッチインバータ４２０９、ＮＭＯＳトランジスタ４２０３、４２０４、４２０７及び４２０８並びにＰＭＯＳトランジスタ４２０１、４２０２、４２０５及び４２０６を備える。ラッチ電圧シフタ４２００は、入力として信号ＥＮ＿ＳＥＣを受信し、ＥＮ＿ＳＥＣの電圧振幅より大きい電圧振幅を有するＥＮ＿ＨＶ及びＥＮ＿ＨＶ＿Ｎを出力する。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13A】

【図13B】

【図14】

【図15】

【図16】

【図17A】

【図17B】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24A】

【図24B】

【図25A】

【図25B】

【図26】

【図27】

【図28】

【図29】

【図30】

【図31】

【図32】

【図33】

【図34】

【図35】

【図36】

【図37】

【図38】

【図39】

【図40】

【図41】

【図42】

【手続補正書】

【提出日】2024-06-10

【手続補正1】

【補正対象書類名】明細書

【補正対象項目名】０１１３

【補正方法】変更

【補正の内容】

【0113】

別の構成では、コンパレータ３２０５の出力は、２つ以上のワード線がアサートされているか否かを示す。電流源トランジスタ３２０１及び３２０３は、１．１＊ＩＲに等しい電流を発生するように選択又は設定され、ここで、ＩＲは、ワード線がアサートされたときに単一のセルによって引き込まれる電流である。この構成では、コンパレータ３２０５からの「０」の出力は、１つのワード線又はより少ないワード線がアサートされていることを示し、「１」の出力は、２つ以上のワード線がアサートされていることを示す。

【国際調査報告】