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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-10-31
(54)【発明の名称】温度均一性が改良された半導体デバイス
(51)【国際特許分類】
H01L 29/78 20060101AFI20241024BHJP
H01L 29/12 20060101ALI20241024BHJP
H01L 29/739 20060101ALI20241024BHJP
【ＦＩ】
H01L29/78 652E
H01L29/78 652C
H01L29/78 652K
H01L29/78 652F
H01L29/78 652S
H01L29/78 652T
H01L29/78 656A
H01L29/78 654Z
H01L29/78 655A
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2024525962
(86)(22)【出願日】2022-10-21
(85)【翻訳文提出日】2024-07-01
(86)【国際出願番号】 US2022078527
(87)【国際公開番号】W WO2023081586
(87)【国際公開日】2023-05-11
(31)【優先権主張番号】17/453,300
(32)【優先日】2021-11-02
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】522086423
【氏名又は名称】アナログ パワー コンバージョン エルエルシー
(74)【代理人】
【識別番号】110003476
【氏名又は名称】弁理士法人瑛彩知的財産事務所
(72)【発明者】
【氏名】ジェンドロン－ハンセン， アモリ―
(72)【発明者】
【氏名】スドュルーラ， デュミトル ゲオルゲ
(72)【発明者】
【氏名】セゼプシ， レスリー ルイス
(57)【要約】
半導体デバイスのタブは、第１の予測動作温度を有するクールゾーンと、第１の予測動作温度よりも高い第２の予測動作温度を有するホットゾーンとを含む。設計パラメータは、クールゾーンでは第１の値を有し、ホットゾーンでは第１の値とは異なる第２の値を有する。この差により、半導体デバイスの動作中、ホットゾーンにおいて、第１の値と第２の値が等しい場合よりも少ない熱しか消費しないようにタブを構成する。設計パラメータは、例として、タブの幅、ソース構造の幅、ＪＦＥＴ領域の幅、チャネルの長さ、チャネルの幅、ゲートの長さ、ＪＦＥＴ領域の中心に対するゲートの中心の変位、ドーパント濃度、又はそれらの組み合わせとすることができる。
【特許請求の範囲】
【請求項1】
半導体デバイスであって、第１の予測動作温度に対応する第１のゾーンと、前記第１の予測動作温度よりも高い第２の予測動作温度に対応する第２のゾーンと、を含む、第１のタブを備え、
第１の設計パラメータが、前記第１のゾーンにおいて第１の値を有し、前記第２のゾーンにおいて前記第１の値とは異なる第２の値を有し、
前記第１の値が前記第２の値と異なることにより、該半導体デバイスの動作中に、第１の目標動作パラメータについて、前記第１の値が前記第２の値と等しい基本タブ設計を有するタブにおいて前記第１の目標動作パラメータが有するであろう値よりも低い値を有するように、前記第１のタブが構成され、
前記第１の目標動作パラメータは、前記第２のゾーンにおける最大動作温度、前記第２のゾーンにおける最大動作温度と前記第１のゾーンにおける最大動作温度との差、前記第１のタブにおける最大動作温度と前記第１のタブにおける最小動作温度との差、又はそれらの組み合わせである、
半導体デバイス。
【請求項2】
前記第１のタブは、前記第２の予測動作温度よりも低い第３の予測動作温度に対応する第３のゾーンをさらに含み、前記第１の設計パラメータは、前記第３のゾーンにおいて第３の値を有し、
前記第３の値と前記第２の値との間の差により、該半導体デバイスの動作中に、前記第３の値が前記第２の値と等しい基本タブ設計を有するタブにおいて前記第１の目標動作パラメータが有するであろう値よりも低い値を前記第１の目標動作パラメータが有するように、前記第１のタブが構成される、
請求項１に記載の半導体デバイス。
【請求項3】
第３の予測動作温度に対応する第３のゾーンと、前記第３の予測動作温度よりも高い第４の予測動作温度に対応する第４のゾーンと、を含む、第２のタブを備え、第２の設計パラメータが、前記第３のゾーンにおいて第３の値を有し、前記第４のゾーンにおいて前記第３の値とは異なる第４の値を有し、
前記第３の値が前記第４の値と異なることにより、該半導体デバイスの動作中に、第２の目標動作パラメータが、前記第３の値が前記第４の値と等しい基本タブ設計を有するタブにおいて前記第２の目標動作パラメータが有するであろう値よりも低い値を有するように、前記第２のタブが構成され、
前記第２の目標動作パラメータは、前記第４のゾーンにおける最大動作温度、前記第４のゾーンにおける最大動作温度と前記第３のゾーンにおける最大動作温度との差、前記第２のタブにおける最大動作温度と前記第２のタブにおける最小動作温度との差、又はそれらの組み合わせである、
請求項１に記載の半導体デバイス。
【請求項4】
前記第２の設計パラメータが前記第１の設計パラメータと異なる、前記第３の値が前記第１の値と異なる、
前記第４の値が前記第２の値と異なる、
又はそれらの組み合わせである、
請求項３に記載の半導体デバイス。
【請求項5】
前記第１の設計パラメータは、タブ幅である、請求項１に記載の半導体デバイス。
【請求項6】
前記第１の設計パラメータは、ソース構造幅である、請求項１に記載の半導体デバイス。
【請求項7】
前記第１の設計パラメータは、ＪＦＥＴ領域幅である、請求項１に記載の半導体デバイス。
【請求項8】
前記第１の設計パラメータは、チャネル長である、請求項１に記載の半導体デバイス。
【請求項9】
前記第１の設計パラメータは、チャネル幅である、請求項１に記載の半導体デバイス。
【請求項10】
前記第１の設計パラメータは、ゲートの長さ、ＪＦＥＴ領域の中心に対するゲートの中心の変位、又はその両方である、請求項１に記載の半導体デバイス。
【請求項11】
前記第１の設計パラメータは、ドーパント濃度である、請求項１に記載の半導体デバイス。
【請求項12】
半導体デバイスを製造する方法であって、第１のタブの第１の基本タブ設計を決定することと、
前記第１の基本タブ設計にしたがって、第１のゾーンにおける第１の予測動作温度が、第２のゾーンにおける第２の予測動作温度よりも低いように、前記第１のタブの前記第１のゾーン及び前記第２のゾーンを決定することと、
前記第２のゾーンにおける最大動作温度、前記第２のゾーンにおける最大動作温度と前記第１のゾーンにおける最大動作温度との差、前記第１のタブにおける最大動作温度と前記第１のタブにおける最小動作温度との差、又はそれらの組み合わせである第１の目標動作パラメータを低減するために、前記第１の基本タブ設計に対して、前記第１のゾーン、前記第２のゾーン、又はその両方における第１の設計パラメータを変更することにより、第１の改良タブ設計を生成することと、
前記第１の改良タブ設計にしたがって、タブを含む半導体デバイスを製造することと、
を含む方法。
【請求項13】
第２のタブの第２の基本タブ設計を決定することと、第３のゾーンにおける第３の予測動作温度が、第４のゾーンにおける第４の予測動作温度未満であるように、前記第２の基本タブ設計にしたがって、前記第２のタブの前記第３のゾーン及び前記第４のゾーンを決定することと、
前記第４のゾーンにおける最大動作温度、前記第４のゾーンにおける最大動作温度と前記第３のゾーンにおける最大動作温度との差、前記第２のタブにおける最大動作温度と前記第２のタブにおける最小動作温度との差、又はそれらの組み合わせである第２の目標動作パラメータを低減するために、前記第２の基本タブ設計に対して、前記第３のゾーン、前記第４のゾーン、又はその両方における第２の設計パラメータを変更して、第２の改良タブ設計を生成することと、
前記第２の改良タブ設計にしたがって、タブを含む半導体デバイスを製造することと、
を含む請求項１２に記載の方法。
【請求項14】
前記第２の設計パラメータが前記第１の設計パラメータと異なる、前記第２の設計パラメータの第３の値が前記第１の設計パラメータの第１の値と異なる、
前記第２の設計パラメータの第４の値が前記第１の設計パラメータの第２の値と異なる、
又はそれらの組み合わせである、
請求項１３に記載の方法。
【請求項15】
前記第１の改良タブ設計にしたがって、タブを含む半導体デバイスを製造することは、前記第１のタブの第３のゾーンにおける第３の予測動作温度が、前記第１のタブの第４のゾーンにおける第４の予測動作温度未満であるように、前記第１の改良タブ設計にしたがって、前記第３のゾーン及び前記第４のゾーンを決定することと、
前記第１の改良タブ設計に対して、前記第３のゾーン、前記第４のゾーン、又はその両方の第２の設計パラメータを変更して、前記第１の目標動作パラメータを低減することにより、第２の改良タブ設計を生成することと、
前記第２の改良タブ設計にしたがって、タブを含む半導体デバイスを製造することと、
を含む請求項１２に記載の方法。
【請求項16】
前記第１の設計パラメータは、タブ幅である、請求項１２に記載の方法。
【請求項17】
前記第１の設計パラメータは、ソース構造幅である、請求項１２に記載の方法。
【請求項18】
前記第１の設計パラメータは、ＪＦＥＴ領域幅である、請求項１２記載の方法。
【請求項19】
前記第１の設計パラメータは、チャネル長である、請求項１２に記載の方法。
【請求項20】
前記第１の設計パラメータは、チャネル幅、ゲートの長さ、ＪＦＥＴ領域の中心に対するゲートの中心の変位、ドーパント濃度、又はそれらの組み合わせである、請求項１２に記載の方法。【発明の詳細な説明】
【背景技術】
【0001】
［関連出願の相互参照］
本願は、２０２１年１１月２日に出願された、「温度均一性が改良された半導体デバイス（ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＤＥＶＩＣＥ ＷＩＴＨ ＩＭＰＲＯＶＥＤ ＴＥＭＰＥＲＡＴＵＲＥ ＵＮＩＦＯＲＭＩＴＹ）」と題する米国特許出願第１７／４５３，３００号の優先権を主張し、その全内容が本願に援用される。
本願は、２０２１年１１月２日に出願された、「温度均一性が改良された半導体デバイス（ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＤＥＶＩＣＥ ＷＩＴＨ ＩＭＰＲＯＶＥＤ ＴＥＭＰＥＲＡＴＵＲＥ ＵＮＩＦＯＲＭＩＴＹ）」と題する米国特許出願第１７／４５３，３００号の優先権を主張し、その全内容が本願に援用される。
【0002】
半導体パワーデバイスは、複数のセルで構成される場合がある。例えば、炭化ケイ素（ＳｉＣ）垂直型金属－酸化膜－半導体電界効果トランジスタ（ＶＭＯＳＦＥＴ）は、それぞれが自身のゲート電極及び関連するゲートパッド、ソース領域（１つ以上）及び関連するソースパッド（１つ以上）、及びドレインコンタクトを含む複数のセルを含むことがあり、ドレインコンタクトは、ＶＭＯＳＦＥＴのような垂直型デバイスでは、ゲートパッド及びソースパッドが配置される表面とは反対側のダイの表面に配置されることがある。セルは、半導体ダイ内のコンパクトな活性領域（タブと呼ばれる）に配置されることがあり、各タブは、半導体ダイの非活性領域によって他のタブから離間される。
【0003】
このようなパワーデバイスの安全動作領域（ＳＯＡ）は、セルのしきい値電圧Ｖｔｈの負の温度係数によって引き起こされる熱不安定性によって、大電流高電圧側で制限される可能性がある。セルのバイアス条件とダイ温度の両方が、セルの熱的不安定性において役割を果たす。
【0004】
さらに、セル間のターンオン電圧の不均一性により、１つ以上のセルが、ドレイン電流のすべてではないにしても、そのほとんどを「奪取」してしまう可能性がある。しきい値電圧Ｖｔｈの負の温度係数のため、電流が増加したセルはさらに低いしきい値電圧Ｖｔｈを持ち、さらに多くの電流を伝導し始める。これにより、局所的な自己発熱現象が生じ、それらのセルが永久的に損傷する可能性がある。
【0005】
半導体ダイの面積は「世界で最も高価な不動産」と呼ばれている。したがって、経済的要因によってデバイスのセルの実装密度が高くなる、すなわち、デバイスのセルが半導体ダイの面積の大部分を占める場合がある。
【0006】
しかしながら、パワーデバイスのセルの実装密度が高いと、熱不安定性を引き起こす条件が悪化する可能性がある。その結果、デバイスによっては、セルの実装密度が低く、タブ間の非活性空間がダイ面積のかなりの部分を占めることがある。
【0007】
パワー半導体デバイスのセルのピーク温度を低減する必要性は、セルを半導体ダイにできるだけ高密度に詰めるという目標と相反する場合がある。
【発明の概要】
【0008】
実施形態は、半導体デバイスに関し、特に、タブを有する炭化ケイ素（ＳｉＣ）パワーデバイスに関する。実施形態は、ＶＭＯＳＦＥＴなどの高電力用途のＳｉＣデバイスを含む。実施形態は、タブの各部分のそれぞれの位置に応じて、タブの各部分のそれぞれの設計パラメータ（１つ以上）を制御することによって、タブ内の最大動作温度を低下させるように動作する。設計パラメータ（１つ以上）には、タブ幅、ゲートピッチ、ソース構造幅、チャネル長、チャネル幅、ゲート長、ＪＦＥＴ領域に対するゲートの位置、ドーパント濃度、又はそれらの組み合わせが含まれる。
【0009】
一実施形態では、半導体デバイスは第１のタブを備え、第１のタブは、第１の予測動作温度に対応する第１のゾーンと、第１の予測動作温度よりも高い第２の予測動作温度に対応する第２のゾーンとを含む。設計パラメータは、第１のゾーンにおいて第１の値を有し、第２のゾーンにおいて第１の値とは異なる第２の値を有する。第１の値が第２の値と異なることにより、第１のタブは、半導体デバイスの動作中に、第１の値が第２の値と等しい基本タブ設計を有するタブにおいて目標動作パラメータが有するであろう値よりも低い値を目標動作パラメータが有するように構成される。
【0010】
一実施形態では、半導体デバイスを製造する方法は、第１のタブの第１の基本タブ設計を決定することと、第１の基本タブ設計にしたがって第１のタブの第１のゾーン及び第２のゾーンを決定することであって、第１のゾーンにおける第１の予測動作温度が第２のゾーンにおける第２の予測動作温度よりも小さいことと、目標動作パラメータを低減するために第１の基本タブ設計に対して第１のゾーン、第２のゾーン、又はその両方の設計パラメータを変更することによって第１の改良されたタブ設計を生成することと、第１の改良されたタブ設計にしたがってタブを含む半導体デバイスを製造することとを含む。
【0011】
実施形態では、目標動作パラメータは、第２のゾーンにおける最大動作温度、第２のゾーンにおける最大動作温度と第１のゾーンにおける最大動作温度との差、第１のタブにおける最大動作温度と第１のタブにおける最小動作温度との差、又はそれらの組み合わせとすることができる。
【図面の簡単な説明】
【0012】
【図1】半導体ダイ上のタブを含むデバイスのレイアウト、及び一実施形態の設計において使用され得るようなその熱解析を示す図である。
【図2】実施形態での熱解析及びそれに対応するタブの平面図を示す図である。
【図3】さらに別の実施形態での熱解析及びそれに対応するタブの平面図を示す図である。
【図4A】別の実施形態でのタブの平面図を示す図である。
【図5A】別の実施形態でのタブの平面図を示す図である。
【図6A】別の実施形態でのタブの平面図を示す図である。
【図8】さらに別の実施形態での熱分析及びそれに対応するタブの平面図を示す図である。
【図9】一実施形態でのタブを含む半導体デバイスを製造するためのプロセスのフローチャートを示す図である。
【発明を実施するための形態】
【0013】
本出願の実施形態は、半導体デバイスのセルを含む活性領域（タブ）の設計パラメータに関し、特に、炭化シリコン（ＳｉＣ）垂直型金属-酸化膜-半導体電界効果トランジスタ（ＶＭＯＳＦＥＴ）又はＳｉＣ垂直型絶縁ゲートバイポーラトランジスタ（ＶＩＧＢＴ）などのパワーデバイスのセルを含むタブの設計パラメータに関する。
【0014】
ＳｉＣ技術に関して本明細書に提示される実施形態が説明されることがあるが、実施形態はこれに限定されず、他の実施形態では、ワイドバンドギャップ（ＷＢＧ）技術又は超ワイドバンドギャップ（ＵＷＧＢ）技術を含む他の半導体技術、 例えば、シリコン、窒化ガリウム（ＧａＮ）、窒化アルミニウムガリウム（ＡｌＧａＮ）、高アルミニウム含有ＡｌＧａＮ、β－三酸化ガリウム（β－Ｇａ２Ｏ３）、ダイヤモンド、窒化ホウ素などに基づく技術が代わりに使用されてもよい。例えば、実施形態では、ＳｉＣの代わりにＧａＮを使用することができる。他の実施形態では、３Ｃ－ＳｉＣなど、４Ｈ以外のポリタイプのＳｉＣを使用することができる。
【0015】
実施形態の詳細な記述は、添付の図とともに以下に提供される。本開示の範囲は、特許請求の範囲によってのみ限定され、多数の代替、修正、及び等価を包含する。様々なプロセスのステップが所定の順序で示されているが、実施形態は必ずしも列挙された順序で実行されることに限定されない。実施形態では、特定の操作は、同時に、記載された順序以外の順序で実行されてもよいし、全く実行されなくてもよい。
【0016】
数多くの具体的な詳細が以下に記述される。これらの詳細は、具体例によって本開示の範囲の徹底的な理解を促進するために提供され、実施形態は、これらの具体的な詳細の一部がなくても、特許請求の範囲にしたがって実施することができる。したがって、本開示の特定の実施形態は例示であり、排他的又は限定的であることを意図するものではない。明瞭さを保つために、本開示に関連する技術分野で公知の技術的事項は、本開示が不必要に不明瞭にならないように詳細には記載されていない。さらに、図面中の特徴は、明瞭性の観点から、すべてが同じ縮尺で描かれていない場合があり、１つ以上の寸法において誇張されている場合や、又はその両方が誇張されている場合がある。
【0017】
本明細書では、ＳｉＣｎチャネル垂直型ＭＯＳＦＥＴを含む実施形態が記述されているが、実施形態はこれに限定されない。例えば、実施形態では、代わりに、平面型ＭＯＳＦＥＴ、平面型又は垂直型ＩＧＢＴ、ｐチャネルデバイス、ＰＩＮダイオード、平面型又は垂直型ショットキーバリアダイオード（ＳＢＤ）、バイポーラ接合トランジスタ（ＢＪＴ）、サイリスタ、ゲートターンオフサイリスタ（ＧＴＯ）、又はそれらの組み合わせを含むことができる。
【0018】
パワーデバイスは、大量の電力を消費することができるため、熱がデバイスから流出しやすいように熱抵抗が低いことが望ましい。デバイスは又、高い変換効率を提供する必要があり、それに応じて低い入力キャパシタンス、出力キャパシタンス、及び逆キャパシタンスを有する必要がある。これらの要件はそれぞれ、ダイサイズが大きく、活性面積が小さいことにつながる（活性面積とはデバイスの活性領域の面積の合計）。関連技術の市販ＭＯＳＦＥＴでは、ダイサイズと活性面積は密接に関連しており、互いに独立して調節することはできない。
【0019】
実施形態は、半導体ダイ上の複数の離間した活性領域（タブ）において、パワーデバイスの複数のセルから形成される半導体パワーデバイスの部品であってもよい。例えば、実施形態では、それぞれのタブ内の複数のセルを備えるＳｉＣｎチャネルＶＭＯＳＦＥＴを含むことができる。ここで、各セルは、それぞれのＳｉＣｎチャネルＶＭＯＳＦＥＴを含み、タブは、半導体ダイの非活性領域によって離間されており、間隔を空けて配置されている。ここで、非活性領域とは、実質的な消費電力を消費せず、半導体デバイスの特定の用途に必要な（設計された）機能を実行せず、所定の閾値以上にドープされていない(例えば、ＳｉＣ技術の場合、１.０Ｅ１７ｃｍ-３以上のドーパント濃度）、などの領域と定義することができる。高電圧パワー半導体デバイスなどの一部のデバイスでは、活性領域は、半導体ダイの非活性部分からそれらを離間する高電圧終端構造を含むことができ、それによって境界を定められることがある。
【0020】
各活性領域に対して、それぞれの制御パッド（例えば、ゲートパッド）を設けることができる。実施形態では、各活性領域に対して、第１のタイプの導電端子用の１つ以上のパッド（例えば、１つ以上のソースパッド）を、設けることができる。第２のタイプの導電端子（例えば、ドレイン）は、ドレインパッドなどの単一のパッドに電気的に結合されてもよい。デバイスが垂直型デバイスである場合、第１のタイプの制御端子用パッド及び導電端子用パッドは、ダイの一方の面（たとえば上部）に形成され、第２のタイプの導電端子用パッドは、ダイの反対側の面（たとえば下部）に形成されてもよい。
【0021】
タブを離間させることによって、半導体デバイスは、熱を放散するために使用されるダイの表面にわたってより均一な温度を生成することができ、したがって、ダイの熱を放散する能力を向上させることができる。しかしながら、タブ内には依然として温度差が存在する可能性がある。
【0022】
半導体デバイスの動作特性は、半導体デバイス上の任意の点における最高温度によって制限される可能性があるため、タブ内の温度差は、半導体デバイスの性能低下の一因となる可能性がある。したがって、実施形態では、予測される動作条件下でより高い温度を有すると予測されるタブの部分における単位面積当たりの消費電力を低減するために、タブの部分のそれぞれの設計パラメータ（タブの各部分の形状、タブの各部分内のデバイスのピッチ、タブの各部分内のデバイスの要素の寸法、及び／又はタブの各部分内のドーピング濃度など）を制御する。
【0023】
図１は、半導体ダイ１００上のタブを含むデバイスのレイアウト、及び一実施形態の設計で使用され得るようなその熱解析を示す。デバイスのレイアウトは、熱解析に基づいて実施形態で適合される初期レイアウトであってもよい。
【0024】
図１は、複数のタブを含む半導体ダイ１００（以下、ダイ１００）を示す。複数のタブは、第１及び第２のタブ１０２Ａ及び１０２Ｂを含み、まとめてタブ１０２と呼ぶことがある。タブ１０２は、１つ以上の半導体デバイスのセルを含むことができる。一実施形態では、単一の半導体デバイスが、タブ１０２の各々に配置されたセルを有してもよいが、実施形態はこれに限定されず、実施形態では、複数の半導体デバイスが、タブ１０２の一部又は全部に配置されたそれぞれのセルを有してもよい。
【0025】
図１は又、動作条件下でのダイ１００の熱分析の結果を示す。この結果は、ダイ１００の上面及びダイ１００の下面の両方における予測動作温度（Predicted operating temperature）を示している。図１において、明るい領域は比較的高い（高温）温度に対応し、暗い領域は比較的低い（低温）温度に対応する。
【0026】
熱解析は、コンピュータモデリングによって生成された結果であってもよいし、本開示の実施形態を組み込むことによって改良される動作中の半導体デバイスの熱画像化の結果であってもよいし、動作条件下で半導体デバイスの温度を決定する他の方法の結果であってもよい。動作条件は、半導体デバイスの電気的パラメータ（電圧、電流、動作周波数、負荷特性など）と、デバイスが動作する熱環境（周囲温度、機械的構成、冷却機構など）の両方を含む場合がある。
【0027】
図１に示すように、動作条件下でのダイ１００上の任意の点における予測動作温度は、タブ１０２の位置に応じて、又タブ１０２内の位置に応じて変化し得る。例として、図１は、タブ１０２Ａの上面温度が、タブ１０２Ｂの上面温度よりも相当に低く、タブ１０２Ｂの中央部分の上面温度が、タブ１０２Ｂの最外周（周辺）部分の上面温度よりも相当に高いことを示している。図示例では、タブ１０２Ａ及び１０２Ｂの最大動作温度はそれぞれ１２８℃及び１４３℃であり得、各タブ１０２の最小動作温度と最大動作温度との差は最大３３℃であり得る。
【0028】
本明細書で使用される場合、動作温度とは、デバイスが、そのデバイスが動作するように設計された動作環境において、そのデバイスが実行するように設計された動作を実行しているときに生じる温度を指す。動作温度は、デバイスが定格動作する最低温度又は最高温度と同じである場合もあれば、そうでない場合もある。例えば、ＳｉＣパワーＭＯＳＦＥＴは、最大２００℃のジャンクション温度で動作するように定格されている場合があるが、安全マージンを確保するため、システム性能を最適化するため、又はその両方のために、目的の用途及び環境において予測される最大動作温度を１５０℃とする場合がある。
【0029】
実施形態では、１つ以上のタブ１０２の部分の設計パラメータは、その予測動作温度にしたがって決定することができる。例として、タブ１０２の１つ以上の設計パラメータは、タブ１０２のより低温の部分において、タブ１０２のより高温の部分における対応する設計パラメータと異なる場合がある。異なる設計パラメータは、タブの全体寸法（幅など）、タブ内に配置されたデバイスの要素の寸法（ゲートピッチ、ソース幅、ゲート幅、チャネル長、又はチャネル幅など）、ドーピング濃度（チャネル領域におけるＰボディのドーピング濃度など）、又はそれらの組み合わせを含むことができる。
【0030】
図２は、それぞれの実施形態において、基本タブ設計と、その解析に対応する設計を有する第１及び第２のタブ２０２Ａ及び２０２Ｂの予測上面温度の熱解析を示す。
【0031】
基本タブの予測上面温度は、基本タブ設計の中央部ではより高い（より明るい）温度を示し、基本タブ設計の周辺部ではより低い（より暗い）温度を示す。
【0032】
図２の第１の例示的実施形態では、第１のタブ２０２ＡはＶＭＯＳＦＥＴのような垂直型デバイスを備えるが、実施形態はこれに限定されない。第１のタブ２０２Ａに配置されたＶＭＯＳＦＥＴは、第１のタブ２０２Ａの上面に沿って配置されたソース電極２０４Ａ及びゲート電極２０６Ａを有し、第１のタブ２０２Ａの下面に配置されたＶＭＯＳＦＥＴのドレイン電極は図示されていない。ソース電極２０４Ａ及びゲート電極２０６Ａは、互い違いに配置されてもよい。
【0033】
第１のタブ２０２Ａを設計する際に、ホットゾーンＡＨと、第１及び第２のクールゾーンＡＣ１及びＡＣ２とが、熱分析によって決定された予測上面温度にしたがって特定される。ホットゾーンＡＨにおける予測最大上面温度は、第１及び第２のクールゾーンＡＣ１及びＡＣ２におけるそれぞれの予測最大上面温度よりも大きい。
【0034】
第１のタブ２０２Ａにおいて、第１及び第２のクールゾーンＡＣ１及びＡＣ２のそれぞれのクールゾーン幅ＷＡＣ１及びＷＡＣ２は、ホットゾーンＡＨのホットゾーン幅ＷＡＨに対して増加している。クールゾーンの幅ＷＡＣ１及びＷＡＣ２は、基本タブ設計の対応する幅に対して増加されている可能性があり、ホットゾーンの幅ＷＡＨは、基本タブ設計の対応する幅に対して減少されている可能性があり、又はその両方である可能性がある。
【0035】
互い違いに配置されたソース電極２０４Ａ及びゲート電極２０６Ａのフィンガーの長さは、各フィンガーがあるゾーンの幅にしたがって、基本タブ設計に対して増加又は減少される。
【0036】
クールゾーンの幅を大きくすることによって、第１のタブ２０２Ａ内のデバイス（１つ以上）を通過する所与の電流に対して、基本タブ設計と比較して、より多くの電流がクールゾーンを流れ、より少ない電流がホットゾーンを流れる。この結果、ホットゾーンで発生する熱が少なくなり、ホットゾーンの温度が低下するので、基本タブ設計に対する第１のタブ２０２Ａの最低動作温度と最高動作温度との差の低減、基本タブ設計に対する第２のタブ２０２Ｂのクールゾーンの最高動作温度とホットゾーンの最高動作温度との差の低減、又はその両方につながる。
【0037】
図２の第２の例示的実施形態では、第２のタブ２０２Ｂは、ＶＭＯＳＦＥＴのような垂直型デバイスを備えるが、実施形態はこれに限定されない。第２のタブ２０２Ｂに配置されたＶＭＯＳＦＥＴは、第２のタブ２０２Ｂの上面に沿って配置されたソース電極２０４Ｂ及びゲート電極２０６Ｂを有し、第２のタブ２０２Ｂの下面に配置されたＶＭＯＳＦＥＴのドレイン電極は図示されていない。ソース電極２０４Ｂ及びゲート電極２０６Ｂは、互い違いに配置されてもよい。
【0038】
第２のタブ２０２Ｂの設計において、ホットゾーンＢＨと、第１の、第２の、第３の、及び第４のクールゾーンＢＣ１、ＢＣ２、ＢＣ３、及びＢＣ４とが、熱解析によって決定された予測上面温度にしたがって特定される。ホットゾーンＢＨの予測最大上面温度は、第２及び第３のクールゾーンＢＣ２、ＢＣ３のそれぞれの予測最大上面温度よりも大きく、第２のクールゾーンＢＣ２の予測最大上面温度は、第１のクールゾーンＢＣ１の予測最大上面温度よりも大きく、第３のクールゾーンＢＣ３の予測最大上面温度は、第４のクールゾーンＢＣ４の予測最大上面温度よりも大きい。
【0039】
第２のタブ２０２Ｂにおいて、第１～第４のクールゾーンＢＣ１～ＢＣ４のそれぞれのクールゾーン幅ＷＢＣ１、ＷＢＣ２、ＷＢＣ１及びＷＢＣ４は、ホットゾーンＢＨのホットゾーン幅ＷＢＨに対して増加される。第１のクールゾーン幅ＷＢＣ１及び第４のクールゾーン幅ＷＢＣ４は、基本タブ設計の対応する幅に対して増加させることができ、第２のクールゾーン幅ＷＢＣ２及び第３のクールゾーン幅ＷＢＣ３は、基本タブ設計の対応する幅に対して増加させること、又は基本タブ設計の対応する幅と同じに保つことができ、ホットゾーン幅ＷＢＨは、基本タブ設計の対応する幅に対して減少させることができる。又は、それらの組み合わせることが可能である。
【0040】
互い違いに配置されたソース電極２０４Ｂ及びゲート電極２０６Ｂのフィンガーの長さは、各フィンガーがあるゾーンの幅にしたがって、基本タブ設計に対して増加又は減少される。
【0041】
クールゾーンの幅を大きくすることによって、第２のタブ２０２Ｂ内のデバイス（１つ以上）を通過する所与の電流に対して、基本タブ設計に対して、より多くの電流がクールゾーンを流れ、より少ない電流がホットゾーンを流れる。最もクールなゾーン（例えば、第１クールゾーンＢＣ１及び第４クールゾーンＢＣ４）の幅を他のクールなゾーン（例えば、第２クールゾーンＢＣ２及び第３クールゾーンＢＣ３）の幅よりも大きくすることによって、電流の大部分は最もクールなゾーンを流れる。この結果、ホットゾーンで発生する熱が少なくなり、ホットゾーンの温度が低下し、したがって、基本タブ設計に対する第２のタブ２０２Ｂの最低動作温度と最高動作温度との差の低減、基本タブ設計に対する第２のタブ２０２Ｂのクールゾーンにおける最高動作温度とホットゾーンにおける最高動作温度との差の低減、又はその両方につながる。
【0042】
図３は、基本タブ設計と、それぞれの実施形態での解析に対応する設計を有する第１及び第２のタブ３０２Ａ及び３０２Ｂの予測上面温度の熱解析を示す。
【0043】
予測上面温度は、図２に関して説明したとおりである。
【0044】
第１のタブ３０２Ａは、互い違いに配置された電極が第１のタブ３０２の長さに沿って走っていることを除いて、図２の第１のタブ２０２Ａと同様である。したがって、第１のタブ３０２Ａは、ソース電極３０４Ａと、上部及び下部ゲート電極３０６ＡＴ及び３０６ＡＢとを含む。
【0045】
図２の第１のタブ２０２Ａに示されるように、電極のフィンガーの長さがゾーンの幅に応じて変化するのとは対照的に、互い違いに配置された電極が第１のタブ３０２の長さに沿って走るので、ソース電極３０４Ａ及びトップ及びボトムゲート電極３０６ＡＴ及び３０６ＡＢの各々のフィンガーの数は、ゾーンの幅に応じて変化する。
【0046】
第１のタブ３０２Ａは、第１のタブ２０２Ａの説明で記述された理由と同様の理由で、図２の第１のタブ２０２Ａについて説明した利点を提供する。
【0047】
第２のタブ３０２Ｂは、第２のクールゾーンＢＣ２の幅がホットゾーン幅ＷＢＨと第１のクールゾーン幅ＷＢＣ１との間で連続的に変化し、第３のクールゾーンＢＣ３の幅がホットゾーン幅ＷＢＨと第４のクールゾーン幅ＷＢＣ４との間で連続的に変化することを除いて、図２の第２のタブ２０２Ｂと同様である。
【0048】
第２のタブ３０２Ｂは、第２のタブ２０２Ｂの説明で記述された理由と同様の理由で、図２の第２のタブ２０２Ｂについて説明した利点を提供する。
【0049】
図４Ａは、別の実施形態での、タブ４０２を示す。タブ４０２は、ゲート電極４０６と互い違いに配置され、タブ４０２の上面に沿って配置されたソース電極４０４を有するデバイスを含み、タブ４０２の底面に配置されたドレイン電極は図示されていない。
【0050】
図４の例示的実施形態では、タブ４０２は、ＶＭＯＳＦＥＴのような垂直型デバイスを備えるが、実施形態はこれに限定されない。
【0051】
基本タブ設計の熱解析を使用して、タブ４０２は、クールゾーンとホットゾーンとを有し、ホットゾーンの最大予測動作温度がクールゾーンの最大予測動作温度よりも高いことが判明している。
【0052】
タブ４０２のクールゾーンの第１のゲートピッチｐ１は、タブ４０２のホットゾーンの第２のゲートピッチｐ２よりも小さい。ゲートピッチは、図４Ｂ及び図４Ｃに示され、図４Ａのホットゾーンのソース電極４０４のフィンガーについて示された増加した幅に反映されるように、ソース構造の幅を変化させることによって変化させられる。
【0053】
【0054】
図４Ｂは、線Ａ-Ａ’に沿った、実施形態での図４Ａのタブ４０２のクールゾーンの一部の断面を示す。この断面はＶＭＯＳＦＥＴの一部の断面であるが、実施形態はこれに限定されない。この断面は、ＶＭＯＳＦＥＴの２つのＭＯＳＦＥＴセルを含む。
【0055】
図４Ｂは、半導体基板４１０と、半導体基板４１０の上面に配置されたエピタキシー層４１２とを示す。実施形態では、半導体基板４１０及びエピタキシー層４１２は４Ｈ－ＳｉＣから構成されるが、実施形態はこれに限定されない。
【0056】
図４Ｂはさらに、半導体基板４１０の底面に配置されたドレインコンタクト４１４を示す。ドレインコンタクト４１４は、タブ４０２内のすべてのＭＯＳＦＥＴセルのすべてのドレインに電気的に接続されてもよく、又、タブ４０２を含むデバイス内の他のタブのドレインに電気的に接続されてもよい。シリサイド層（図示せず）が、ドレインコンタクト４１４と半導体基板４１０との間の電気的接続を改良するために、ドレインコンタクト４１４と半導体基板４１０との間に配置されてもよく、シリサイド層は、例えば、ニッケルシリサイドを含むか、又はｎ型ＳｉＣとオーミックコンタクトを形成することができる他の金属のシリサイドであってもよい。
【0057】
ｐドープ半導体のクールゾーンｐボディ４２４Ｃは、エピタキシー層４１２内に配置される。ヘビードープされたクールゾーンｐ型領域４２８Ｃ及びヘビードープされたｎ型ソース領域４２６が、それぞれのｐボディ４２４Ｃ内に配置される。クールゾーンソース構造幅ＳＳＷＣは、クールゾーンソース電極４０４Ｃの同じフィンガーに隣接して配置される２つのｎ型ソース領域４２６の最外縁からの距離に対応する。
【0058】
シリサイド層（図示せず）は、ヘビードープされたクールゾーンｐ型領域４２８Ｃ及びソース領域４２６に配置され、電気的に接続されてもよく、ヘビードープされたクールゾーンｐ型領域４２８Ｃは、シリサイド層とクールゾーンｐボディ４２４Ｃとの間に低コンタクト抵抗接続を提供するように作動する。シリサイド層は、ニッケルシリサイドを含むか、又はｐ型及びｎ型ＳｉＣの両方とオーミック接触を形成することができる他の金属のシリサイドであってもよい。
【0059】
ゲート誘電体４３２を含む誘電体４３０が、クールゾーンｐボディ４２４Ｃ及びソース領域４２６の一部を含むエピタキシー層４１２に配置される。一実施形態では、誘電体４３０、ゲート誘電体４３２、又はその両方は、二酸化ケイ素（ＳｉＯ２）を含むことができる。一実施形態では、誘電体４３０は、ＢＰＳＧ（BoroPhosphoSilcate Glass）を含むことができる。一実施形態では、誘電体４３０は、ベンゾシクロブテン（ＢＣＢ）などの誘電率の低い材料（「低誘電率（ｌｏｗ－ｋ）」材料）を含むことができるが、これに限定されない。
【0060】
ゲート４３４は、ゲート誘電体４３２に配置され、クールゾーンｐボディ４２４Ｃの一部と重なっており、ゲート４３４が重なっているクールゾーンｐボディ４２４Ｃの部分は、そのゲート４３４に対応するＭＯＳＦＥＴセルのチャネル領域を備える。ゲート４３４は、ドープされたポリシリコンを含むことができる。
【0061】
ゲート電極４０６は、ゲート４３４の上に配置され、ゲート４３４と電気的にコンタクトしている。図４Ａのソース電極４０４の一部であるクールゾーンソース電極４０４Ｃは、ヘビードープされたクールゾーンｐ型領域４２８Ｃ及びｎ型ソース領域４２６の上に形成され、電気的にコンタクトしている。ゲート電極４０６及びクールゾーンソース電極４０４はそれぞれ、他の導体の中でもアルミニウムを含むことができる。
【0062】
パッシベーション層（図示せず）は、誘電体４３０、ゲートコンタクト４０６、及びソースコンタクト４０４の上に配置されてもよく、一実施形態では、シリコンオキシナイトライド（ＳｉＯＮ）を含んでもよい。
【0063】
図４Ｃは、線Ｂ-Ｂ’に沿った、一実施形態での、図４Ａのタブ４０２のホットゾーンの一部の断面を示す。図４Ｂでは、断面はＶＭＯＳＦＥＴの一部のものであり、その２つのＭＯＳＦＥＴセルを含むが、実施形態はこれに限定されない。図４Ｂ及び図４Ｃにおける同様の参照番号は、同様の特徴を指す。
【0064】
図４Ｃに示すＭＯＳＦＥＴセルは、ホットゾーンｐボディ４２４Ｈがクールゾーンｐボディ４２４Ｃよりも実質的に幅広である点で、図４Ｂに示すＭＯＳＦＥＴセルと異なる。したがって、ＭＯＳＦＥＴセルの通電領域（チャネル領域など）は、ホットゾーンではクールゾーンよりも間隔が離れている。クールゾーン及びホットゾーンのセルの通電領域は実質的に同じであるため、ホットゾーンにおけるＭＯＳＦＥＴセルの間隔の拡大は、ホットゾーンにおける第２のゲートピッチｐ２の拡大に対応し、ホットゾーンの単位面積当たりに流れる電流量を減少させ、それによりホットゾーンの動作温度を低下させる。
【0065】
図４Ｃに示すＭＯＳＦＥＴセルは又、ホットゾーンソース電極４０４Ｈがクールゾーンソース電極４０４Ｃよりも実質的に幅広であるという点で、図４Ｂに示すＭＯＳＦＥＴセルと異なるが、実施形態はこれに限定されず、他の実施形態では、ホットゾーンソース電極４０４Ｈはクールゾーンソース電極４０４Ｃと同じ幅を有してもよい。
【0066】
図４Ｃに示すＭＯＳＦＥＴセルも、ヘビードープホットゾーンｐ型領域４２８Ｈがヘビードープクールゾーンｐ型領域４２８Ｃよりも実質的に幅広である点で、図４Ｂに示すＭＯＳＦＥＴセルと異なるが、実施形態はこれに限定されず、他の実施形態では、ヘビードープホットゾーンｐ型領域４２８Ｈはヘビードープクールゾーンｐ型領域４２８Ｃと同じ幅を有してもよい。
【0067】
ホットゾーンソース構造幅ＳＳＷＨは、ホットゾーンソース電極４０４Ｈの同じフィンガーに隣接して配置される２つのｎ型ソース領域４２６の最外縁からの距離に対応する。ホットゾーンソース構造幅ＳＳＷＨは、図４Ｂのクールゾーンソース構造幅ＳＳＷＣよりも実質的に大きい。
【0068】
図５Ａは、別の実施形態での、タブ５０２を示す。タブ５０２は、ゲート電極５０６と互い違いに配置され、タブ５０２の上面に沿って配置されたソース電極５０４を有するデバイスを含み、タブ５０２の下面に配置されたドレイン電極は図示されていない。タブ５０２は、ＶＭＯＳＦＥＴのような垂直型デバイスを備えることができるが、実施形態はこれに限定されない。
【0069】
基本タブ設計の熱解析を使用して、タブ５０２は、クールゾーン及びホットゾーンを有し、ホットゾーンの最大予測動作温度がクールゾーンの最大予測動作温度よりも高いことが判明している。
【0070】
タブ５０２のクールゾーンにおける第１のゲートピッチｐ１は、タブ５０２のホットゾーンにおける第２のゲートピッチｐ２よりも小さい。ゲートピッチは、図５Ｂ及び図５Ｃ～図５Ｆのいずれか１つに示されるように、ＪＦＥＴ領域の幅を変化させることによって、又は図５Ｂ及び図５Ｇに示されるようにチャネル長を変化させることによって変化させられる。ゲートピッチの変化は、図５Ａのホットゾーンにおいてソース電極５０４のフィンガーとゲート電極５０６との間に示される水平方向の離間量の増加に反映される。
【0071】
図５Ｂは、一実施形態での、線Ｃ-Ｃ’に沿った、図５Ａのタブ５０２のクールゾーンの一部の、断面を示す。図４Ｂでは、断面はＶＭＯＳＦＥＴの一部であり、その２つのＭＯＳＦＥＴセルを含むが、実施形態はこれに限定されない。図５Ｂの参照番号５０４、５０６、５１０、５１２、５１４、５２４、５２６、５２８、及び５３０を有する特徴は、それぞれ、図４Ｂの参照番号４０４Ｃ、４０６、４１０、４１２、４１４、４２４Ｃ、４２６Ｃ、４２８Ｃ、及び４３０を有する特徴に対応し、その説明は簡潔にするために省略する。
【0072】
図５Ｂの実施形態では、クールゾーンゲート５３４Ｃが、クールゾーンゲート誘電体５３２Ｃ上に配置され、第１のゲート幅を有する。ゲート電極の下で、２つのｐボディ５２４の間に配置されたＪＦＥＴ領域は、クールゾーンＪＦＥＴ幅ＷＪＣを有する。クールゾーンゲート５３４Ｃによってオーバーラップされたｐボディ５２４の部分は、クールゾーンチャネル長ＬＣＣを有するＭＯＳＦＥＴセルのチャネル領域を備える。
【0073】
図５Ｃ、図５Ｄ、図５Ｅ、図５Ｆ、及び図５Ｇはそれぞれ、それぞれの実施形態での、線Ｄ-Ｄ’に沿った図５Ａのタブ５０２のホットゾーンの一部の断面を示す。図５Ｂでは、断面はＶＭＯＳＦＥＴの一部の断面であり、その２つのＭＯＳＦＥＴセルを含むが、実施形態はこれに限定されない。図５Ｂ及び図５Ｃ～図５Ｇにおける同様の参照番号は、同様の特徴を指す。
【0074】
図５Ｃの実施形態に係るＭＯＳＦＥＴセルは、ｐボディ５２４間の距離がホットゾーンにおいて大幅に大きくなり、その結果、ホットゾーンゲート５３４Ｈがクールゾーンゲート５３４Ｃよりも大幅に広くなり、ホットゾーンゲート誘電体５３２Ｈがクールゾーンゲート誘電体５３２Ｃよりも大幅に広くなり、ホットゾーンＪＦＥＴ幅ＷＪＨがクールゾーンＪＦＥＴ幅ＷＪＣよりも大幅に大きくなるという点で、図５Ｂに示すＭＯＳＦＥＴセルとは異なる。その結果、各ＭＯＳＦＥＴセルの通電領域（チャネル領域など）は、ホットゾーンではクールゾーンよりも間隔が離れている。
【0075】
ホットゾーンのチャネル長ＬＣＨはクールゾーンのチャネル長ＬＣＣと実質的に同じであるため、クールゾーンとホットゾーンのセルの通電領域の電気的特性は実質的に同じである。したがって、ホットゾーンにおける通電領域の間隔の増大は、クールゾーンにおける第１のゲートピッチｐ１に対してホットゾーンにおける第２のゲートピッチｐ２の増大に対応し、ホットゾーンの単位面積当たりに流れる電流量を減少させ、それによってホットゾーンの動作温度を低下させる。
【0076】
【0077】
図５Ｄの実施形態に係るＭＯＳＦＥＴセルは、ｐドープ領域５３６がホットゾーンゲート５３４Ｈの下のＪＦＥＴ領域の中央付近に配置されている点で、図５Ｃに示すＭＯＳＦＥＴセルとは異なる。ｐドープ領域５３６は、ホットゾーンゲート誘電体５３２Ｈの中央部分の電気的破壊に対する保護を提供し、ソース電極５０４に電気的に接続されていてもよく（「接地」）、電気的に絶縁されていてもよい（「フローティング」）。
【0078】
【0079】
図５Ｅの実施形態に係るＭＯＳＦＥＴセルは、図５Ｅのホットゾーンゲート５３４Ｔ及びホットゾーンゲート誘電体５３２Ｔが、ホットゾーンゲート誘電体５３２Ｔの中央部分の電気的破壊に対する保護を提供するために段状になっている点で、図５Ｃに示すＭＯＳＦＥＴセルとは異なる。
【0080】
図５Ｅに示す一実施形態では、ホットゾーンゲート電極５０６Ｔは、クールゾーンゲート電極５０６よりも狭いものとして図示されているが、実施形態はこれに限定されない。
【0081】
【0082】
図５Ｆの実施形態に係るＭＯＳＦＥＴセルは、図５Ｅのホットゾーンゲート誘電体５３２Ｒが、ホットゾーンゲート誘電体５３２Ｒの中央部分の電気的破壊に対する保護を提供するために、エピタキシー層５１２のＪＦＥＴ領域内に凹んでいる点で、図５Ｃに示すＭＯＳＦＥＴセルとは異なる。
【0083】
【0084】
図５Ｇの実施形態に係るＭＯＳＦＥＴセルは、ホットゾーンｐボディ５２４Ｈがクールゾーンｐボディ５２４と比較して増大した幅を有するという点で、図５Ｃに示されたＭＯＳＦＥＴセルとは異なり、そのため、ホットゾーンゲート５３４Ｈの下のホットゾーンｐボディ５２４Ｈのチャネル領域は、クールゾーンｐボディ５２４のクールゾーンチャネル長ＬＣＣよりも大きいホットゾーンチャネル長ＬＣＨを有する。ホットゾーンのチャネル長ＬＣＨがクールゾーンのチャネル長ＬＣＣよりも大きいため、ホットゾーンのＭＯＳＦＥＴセルは、クールゾーンのＭＯＳＦＥＴセルよりも高いオン状態抵抗を有する。ホットゾーンのＭＯＳＦＥＴセルのこのオン状態抵抗の増加は、単独で又は図５Ｇに示すようにホットゾーンのゲートピッチの増加と組み合わせて、動作中にホットゾーンを流れる電流を減少させ、ホットゾーンで消費する電力を減少させ、ホットゾーンの動作温度を低下させる。
【0085】
図５Ｇに示す実施形態では、ホットゾーンＪＦＥＴ領域幅ＷＪＨがクールゾーンＪＦＥＴ領域幅ＷＪＣと実質的に同じであり得るように、ホットゾーンｐボディ５２４Ｈが長くされているが、実施形態はこれに限定されない。
【0086】
図６Ａは、別の実施形態での、タブ６０２を示す。タブ６０２は、ゲート電極６０６と互い違いに配置され、タブ６０２の上面に沿って配置されたソース電極６０４を有するデバイスを含み、タブ６０２の底面に配置されたドレイン電極は図示されていない。タブ６０２は、ＶＭＯＳＦＥＴのような垂直型デバイスを備えることができるが、実施形態はこれに限定されない。
【0087】
基本タブ設計の熱解析を使用して、タブ６０２は、クールゾーンとホットゾーンとを有し、ホットゾーンの最大予測動作温度がクールゾーンの最大予測動作温度よりも大きいことが判明している。
【0088】
タブ６０２のクールゾーンの第１のゲートピッチｐ１は、タブ６０２のホットゾーンの第２のゲートピッチｐ２と実質的に同じである。したがって、タブ６０２のホットゾーンとクールゾーンとの間で異なる設計パラメータは、ゲートピッチに影響しない設計パラメータである。
【0089】
図６Ｂは、一実施形態での、線Ｅ-Ｅ’に沿った、図６Ａのタブ６０２のクールゾーンの一部の断面を示す。図４Ｂでは、断面はＶＭＯＳＦＥＴの一部であり、その２つのＭＯＳＦＥＴセルを含むが、実施形態はこれに限定されない。図６Ｂの参照番号６０４、６０６Ｃ、６１０、６１２、６１４、６２４Ｃ、６２６、６２８、６３０、６３２、及び６３４Ｃを有する特徴は、それぞれ、図４Ｂの参照番号４０４Ｃ、４０６、４１０、４１２、４１４、４２４Ｃ、４２６Ｃ、４２８Ｃ、４３０、４３２、及び４３４を有する特徴に対応し、その説明は簡潔にするために省略する。
【0090】
図６Ｃは、図６Ｂの実施形態での、線Ｅ-Ｅ’に沿って取った、図６Ａのタブ６０２のホットゾーンの一部の断面を示す。図６Ｂでは、断面はＶＭＯＳＦＥＴの一部であり、その２つのＭＯＳＦＥＴセルを含むが、実施形態はこれに限定されない。図６Ａ～図６Ｃにおける同様の参照番号は、同様の特徴を指す。
【0091】
図６Ｃで、ＭＯＳＦＥＴセルは、ホットゾーンゲート６３４Ｈが、対応するＭＯＳＦＥＴセルの２つのホットゾーンｐボディ６２４Ｈのうちの１つのみに対応するチャネル領域（ホットゾーンゲート６３４Ｈによってオーバーラップされるｐボディ６２４Ｈの領域）を有するようにオフセットされる点で、図６Ｂに示されるＭＯＳＦＥＴセルとは異なる。その結果、ホットゾーンのＭＯＳＦＥＴセルのホットゾーンチャネル幅は、クールゾーンのＭＯＳＦＥＴセルのクールゾーンチャネル幅の２分の１となる。その結果、ホットゾーンのＭＯＳＦＥＴセルのオン状態抵抗は、クールゾーンのＭＯＳＦＥＴセルのオン状態抵抗よりも実質的に大きくなる。
【0092】
クールゾーンに対するホットゾーンのＭＯＳＦＥＴセルのオン状態抵抗のこの増加は、動作中にホットゾーンを流れる電流を減少させ、ホットゾーンで消費する電力を減少させ、ホットゾーンの動作温度を低下させる。
【0093】
図７Ａは、別の実施形態での、線Ｅ-Ｅ’に沿った、図６Ａのタブ６０２のクールゾーンの一部の断面を示す。図４Ｂでは、断面はＶＭＯＳＦＥＴの一部であり、その２つのＭＯＳＦＥＴセルを含むが、実施形態はこれに限定されない。図７Ａの参照番号７０４、７０６、７１０、７１２、７１４、７２６、７２８、７３０、７３２、及び７３４を有する特徴は、それぞれ、図４Ｂの参照番号４０４Ｃ、４０６、４１０、４１２、４１４、４２６Ｃ、４２８Ｃ、４３０、４３２、及び４３４を有する特徴に対応し、その説明は簡潔にするために省略する。
【0094】
図７Ｂは、図７Ａの実施形態での、線Ｆ-Ｆ’に沿った、図６Ａのタブのホットゾーンの一部の断面を示す。図７Ａのように、断面はＶＭＯＳＦＥＴの一部のものであり、その２つのＭＯＳＦＥＴセルを含むが、実施形態はこれに限定されない。図７Ａ及び図７Ｂにおける同様の参照文字は、同様の特徴を指す。
【0095】
図７Ａは、図７Ｂのホットゾーンｐボディ７２４Ｈが図７Ａのクールゾーンｐボディ７２４Ｃよりも高いドーパント濃度を有する点で図７Ｂと異なる。その結果、ホットゾーンのＭＯＳＦＥＴセルは、より高いオンしきい値電圧を有し、したがって、クールゾーンのＭＯＳＦＥＴセルよりも高いオン状態抵抗を有する可能性がある。
【0096】
クールゾーンに対するホットゾーンのＭＯＳＦＥＴセルのこのオン状態抵抗の増加は、動作中にホットゾーンを流れる電流を減少させ、ホットゾーンで消費する電力を減少させ、ホットゾーンの動作温度を低下させる。
【0097】
実施形態では、クールゾーンｐボディ７２４Ｃとホットゾーンｐボディ７２４Ｈとの間のドーパント濃度の差は、基本タブ設計に対してクールゾーンｐボディ７２４Ｃのドーパント濃度を下げること、基本タブ設計に対してホットゾーンｐボディ７２４Ｈのドーパント濃度を上げること、又はそれらの組み合わせによって生成され得る。
【0098】
図８は、さらなる実施形態での、基本タブ設計、及びそれに対応する第１のタブ８０２Ａ及び第２のタブ８０２Ｂの予測上面温度の熱分析を示す。図８の実施形態では、ホットゾーンとクールゾーンは、タブの長軸に沿って走っている。
【0099】
第１のタブ８０２Ａは、ソース電極８０４Ａ及びゲート電極８０６Ａを含む。ソース電極８０４Ａ及びゲート電極８０６Ａは、互い違いに配置され、それぞれが第１のタブ８０２Ａの長さに対して直交するように配向された複数のフィンガーを含むが、実施形態はこれに限定されない。第１のタブ８０２Ａは、ＶＭＯＳＦＥＴなどの垂直型デバイスを備えることができるが、実施形態はこれに限定されない。
【0100】
第１のタブ８０２Ａでは、ゲートピッチは、ホットゾーンとクールゾーンとの間で変化しない。したがって、第１のタブ８０２Ａでは、ホットゾーン、クールゾーン、又はその両方におけるゲートピッチに影響を与えない設計パラメータを、基本タブ設計に対して変更して、ホットゾーンにおける予測動作温度を低下させることができる。例えば、図６Ａ～図６Ｃの実施形態で説明されているようなゲート設計、図６Ａ及び図７Ａ及び図７Ｂの実施形態で説明されているような異なるドーパント濃度の使用、又はその両方を使用して、基本タブ設計に対してホットゾーンの予測動作温度を低減することができる。
【0101】
第２のタブ８０２Ｂは、ソース電極８０４Ｂ及びゲート電極８０６Ｂを含む。ソース電極８０４Ｂ及びゲート電極８０６Ｂは、互い違いに配置され、各々が第２のタブ８０２Ｂの長さに平行に配向された複数のフィンガーを含むが、実施形態はこれに限定されない。第２のタブ８０２Ｂは、ＶＭＯＳＦＥＴなどの垂直型デバイスを備えることができるが、実施形態はこれに限定されない。
【0102】
第２のタブ８０２Ｂにおいて、ホットゾーンのセル間の第２のゲートピッチＰ２は、クールゾーンのセル間の第１のゲートピッチＰ１よりも大きい。したがって、第２のタブ８０２Ｂでは、ホットゾーンにおける第２のゲートピッチＰ２、クールゾーンにおける第１のゲートピッチＰ１、又はその両方に影響を与える設計パラメータを、基本タブ設計と比較して変更して、ホットゾーンにおける予測動作温度を低下させることができる。例として、図４Ａ～図４Ｃに示された変更されたソース領域、図５Ａ及び図５Ｂならびに図５Ｃ～図５Ｆのいずれか１つに示された変更されたＪＦＥＴ領域幅、図５Ａ、図５Ｂ、及び図５Ｇに関して説明された変更されたチャネル長、図６Ａ～図６Ｃに示されたチャネル幅を縮小するゲートアーキテクチャ、図６Ａ、図７Ａ、及び図７Ｂに示された変更されたドーパント濃度、又はそれらの組み合わせが、基本タブ設計に対してホットゾーンの予測動作温度を低減するために使用され得る。
【0103】
図９は、一実施形態での、タブを含む半導体デバイスを製造するためのプロセス９００を示す。
【0104】
Ｓ９０２において、基本タブ設計の１つ以上のホットゾーン及び１つ以上のクールゾーンが決定される。ここで、ホットゾーンのそれぞれの予測動作温度はクールゾーンのそれぞれの予測動作温度よりも高い。
【0105】
一実施形態では、ホットゾーン及びクールゾーンは、基本タブ設計に類似した設計のタブを有する製造された半導体デバイスの動作温度を測定することによって決定することができる。別の実施形態では、ホットゾーン及びクールゾーンは、基本タブ設計に従ったタブを有する半導体デバイスのコンピュータシミュレーションを実行することによって、又は関連技術で公知の他のプロセスによって決定することができる。
【0106】
１つ以上のホットゾーン及び１つ以上のクールゾーンの決定は、半導体デバイスの予測される電気的、機械的、及び／又は熱的動作条件にしたがって行うことができる。１つ以上のホットゾーンと１つ以上のクールゾーンの決定は、半導体デバイスのタブの位置と１つ以上の他のタブの位置を考慮して行うことができる。
【0107】
Ｓ９０４において、基本タブ設計におけるホットゾーンの消費電力に対してホットゾーンの消費電力を低減するように、ホットゾーン、クールゾーン、又はその両方の１つ以上の設計パラメータを調整することによって、改良されたタブ設計が生成される。１つ以上の設計パラメータは、タブ幅、ゲートピッチ、ｐボディ幅、ゲート幅、ＪＦＥＴ領域幅、チャネル長、チャネル幅、ドーパント濃度、又はそれらの組み合わせを含むことができるが、実施形態はこれらに限定されない。
【0108】
図９に示されていない実施形態によるプロセス９００のバージョンでは、単一の設計パラメータ調整ステップのみが実行され、プロセス９００は、Ｓ９０４からＳ９１４に進む。
【0109】
図９では、プロセス９００は、Ｓ９０４からＳ９０６に進む。
【0110】
Ｓ９０６において、プロセス９００は、改良されたタブ設計を分析して、その予測動作温度を決定する。この解析は、改良されたタブ設計に従ったタブを有する半導体デバイスのコンピュータシミュレーションを実行することを含むことができる。
【0111】
Ｓ９０８において、プロセス９００は、Ｓ９０６で実行された解析の結果を使用して、改良されたタブ設計の設計パラメータの追加の変更を検討すべきかどうかを決定する。プロセス９００は、改良されたタブ設計の予測されるピーク動作温度又は予測される動作温度の広がりの減少が所定の基準を満たすかどうか、設計パラメータの変更の反復回数が所定の限度を超えたかどうか、又はそれらの組み合わせに応じて、設計パラメータの追加の変更を検討するかどうかを決定することができる。プロセス９００が、改良されたタブ設計の設計パラメータの追加の変更を考慮すべきであると決定する場合、Ｓ９０８において、プロセス９００はＳ９１０に進み、そうでない場合、プロセス９００はＳ９１４に進む。
【0112】
Ｓ９１０において、改良されたタブ設計の１つ以上のホットゾーン及び１つ以上のクールゾーンが決定される。ここで、ホットゾーンのそれぞれの動作温度はクールゾーンのそれぞれの動作温度よりも高い。一実施形態では、ホットゾーン及びクールゾーンは、改良されたタブ設計に従ったタブを有する半導体デバイスのコンピュータシミュレーションを実行することによって、又は関連技術で公知の他のプロセスによって決定することができる。
【0113】
Ｓ９１２では、ホットゾーン、クールゾーン、又はその両方の１つ以上の設計パラメータを調整して、未改良の改良型タブ設計におけるホットゾーンの消費電力に対してホットゾーンの消費電力を低減することにより、改良型タブ設計が改良される。１つ以上の設計パラメータは、タブ幅、ゲートピッチ、ｐボディ幅、ゲート幅、ＪＦＥＴ領域幅、チャネル長、チャネル幅、ドーパント濃度、又はそれらの組み合わせを含むことができる。その後、プロセス９００はＳ９０６に戻る。
【0114】
Ｓ９１４において、半導体デバイスが製造される。半導体デバイスは、改良されたタブ設計にしたがって製造された少なくとも１つのタブを含む。プロセス９００のステップＳ９０２からＳ９１２を別々に複数回実行して、半導体デバイスの製造された複数のタブについてそれぞれの改良されたタブ設計を製造することができる。
【0115】
例示的実施形態では、タブが、第１の予測動作温度に対応する第１のゾーンと、第１の予測動作温度よりも高い第２の予測動作温度に対応する第２のゾーンとを含むものが提供されている。少なくとも１つの設計パラメータは、第１のゾーンにおいて第１の値を有し、第２のゾーンにおいて第１の値とは異なる第２の値を有する。第１の値が第２の値と異なることにより、第１の値と第２の値が等しい場合よりも、動作中の目標動作パラメータが低くなるようにタブが構成される。目標動作パラメータは、第２のゾーンの最大動作温度、第２のゾーンの最大動作温度と第１のゾーンの最大動作温度との差、タブ内の最大動作温度とタブ内の最小動作温度との差、又はそれらの組み合わせであってもよい。少なくとも１つの設計パラメータは、タブ幅、ゲートピッチ、ソース構造幅、ＪＦＥＴ領域幅、チャネル長、チャネル幅、ドーパント濃度、又はそれらの組み合わせとすることができる。
【0116】
例示した実施形態では示した技術を組み合わせることができる。例えば、一実施形態では、ホットゾーンの動作温度を低減するため、ホットゾーンの温度とクールゾーンの温度との差を低減するため、タブ内の最高動作温度とタブ内の最低動作温度との差を低減するため、又はそれらの組み合わせのために、タブ幅、ゲートピッチ、チャネル長、及びドーパント濃度はすべて、タブのクールゾーンに対してホットゾーンで異なってもよい。
【0117】
本開示の態様を、例示として提示された特定の実施形態で説明した。開示された実施形態に対する多数の代替、修正、及び変形は、以下に記載される特許請求の範囲から逸脱することなく行うことができる。本明細書に開示された実施形態は、限定を意図するものではない。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【国際調査報告】