特表 2024-540432 デュアル・ダマシン・ビアとスーパー・ビアによる冗長性とを備えたＢＥＯＬ上部ビア配線

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-10-31

(54)【発明の名称】デュアル・ダマシン・ビアとスーパー・ビアによる冗長性とを備えたＢＥＯＬ上部ビア配線

(51)【国際特許分類】

   H01L 21/3213 20060101AFI20241024BHJP

   H01L 21/768 20060101ALI20241024BHJP

【ＦＩ】

H01L21/88 C

H01L21/90 B

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2024527348

(86)(22)【出願日】2022-11-21

(85)【翻訳文提出日】2024-05-09

(86)【国際出願番号】 CN2022133227

(87)【国際公開番号】W WO2023093676

(87)【国際公開日】2023-06-01

(31)【優先権主張番号】17/536,269

(32)【優先日】2021-11-29

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】390009531

【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション

【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ

【住所又は居所原語表記】Ｎｅｗ Ｏｒｃｈａｒｄ Ｒｏａｄ， Ａｒｍｏｎｋ， Ｎｅｗ Ｙｏｒｋ １０５０４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ

(74)【代理人】

【識別番号】100112690

【弁理士】

【氏名又は名称】太佐 種一

(74)【代理人】

【識別番号】100120710

【弁理士】

【氏名又は名称】片岡 忠彦

(72)【発明者】

【氏名】ミグノット、ヤン

(72)【発明者】

【氏名】パーク、チャンロ

(72)【発明者】

【氏名】サイモン、ジャック

(72)【発明者】

【氏名】チェン、フュー－チュン

(72)【発明者】

【氏名】リウ、チー－チュン

【テーマコード（参考）】

5F033

【Ｆターム（参考）】

5F033HH07

5F033HH08

5F033HH19

5F033HH20

5F033HH33

5F033JJ07

5F033JJ08

5F033JJ19

5F033JJ20

5F033JJ33

5F033KK07

5F033KK08

5F033KK19

5F033KK20

5F033KK33

5F033MM01

5F033MM02

5F033NN37

5F033PP14

5F033PP27

5F033QQ12

5F033QQ13

5F033QQ14

5F033QQ24

5F033QQ28

5F033QQ38

5F033QQ39

5F033QQ48

5F033QQ54

5F033QQ83

5F033RR01

5F033RR02

5F033RR04

5F033RR08

5F033RR12

5F033SS15

(57)【要約】

本発明は、ＩＣチップを形成するための集積回路および関連する方法のステップに関する。この方法のステップは、上部ビア・サブトラクティブ・エッチングおよびデュアル・ダマシン・エッチング技術からの下部ビアを使用した冗長な同一ビア・レベル形成を含む半導体デバイス構造体をもたらす。実施形態では、同一レベル冗長性ビアのオプションは任意選択的である。デュアル・ダマシン処理を使用した冗長な同一ビア・レベル接続の提供は、デバイス抵抗と容量性の性能を改善する。さらなる方法のステップは、サブトラクティブ・エッチング金属レベル・ビア形成をバイパスする直接スーパー・ビア接続を含む半導体デバイス構造体をもたらす。これらの強調された方法のステップは、設計の柔軟性を高め、（金属レベルをスキップすることによって）デバイスの占有スペースを減少させ、ビア接続の高さの減少および短い金属接続という利点を有する。このような方法のステップおよび結果として得られたＩＣ装置構造体は、利用されていないスペースを利用し、デバイス性能に悪影響を与えることなくＩＣチップのさらなるサイズ減少を可能にする。

【特許請求の範囲】

【請求項1】

集積回路（ＩＣ）装置であって、
第１ライン・レベルの複数の金属配線構造体を含む第１の層間絶縁膜材料層と、
前記第１の層間絶縁膜材料層の上に形成された第２の層間絶縁膜材料層であって、第２ライン・レベルの複数の金属配線構造体を含む第２の層間絶縁膜材料層と、
前記第２の層間絶縁膜材料層内に形成された第３ライン・レベルの複数の金属配線構造体と、
前記第２ライン・レベル及び前記第３ライン・レベルの複数の金属配線構造体間のビア・レベルと、を備え、前記ビア・レベルは、
前記第２ライン・レベルの第２のレベル金属配線構造体を前記第３ライン・レベルの第３のレベル金属配線構造体に接続する第１の金属ビアと、同じ前記第２のレベル金属配線構造体を同じ前記第３のレベル金属配線構造体に接続する冗長金属ビアとを備える、集積回路装置。

【請求項2】

前記第２のレベル金属配線構造体を前記第３のレベル金属配線構造体に接続する前記第１の金属ビアが、サブトラクティブ・エッチング金属を含み、同じ前記第２のレベル金属配線構造体を同じ前記第３のレベル金属配線構造体に接続する前記冗長金属ビアが、エッチングできないダマシン金属を含む、請求項１に記載の集積回路装置。

【請求項3】

第２のレベル金属配線構造体を第３のレベル金属配線構造体に接続する第１の金属ビアが、エッチングできないダマシン金属を含む単独の非冗長ビア接続である、請求項１に記載の集積回路装置。

【請求項4】

前記第１ライン・レベル及び前記第２ライン・レベルの複数の金属配線構造体間のさらなるビア・レベルをさらに備え、前記さらなるビア・レベルが、
前記第１ライン・レベルの１つ以上の第１のレベル金属配線構造体を、前記第２ライン・レベルの１つ以上の第２のレベル金属配線構造体に接続する１つ以上の金属ビア接続を備え、第１のレベル金属配線構造体を第２のレベル金属配線構造体に接続する金属ビアが、エッチングできないダマシン金属を含む、請求項１に記載の集積回路装置。

【請求項5】

前記第１ライン・レベル及び前記第３ライン・レベルの複数の金属配線構造体間のさらなるビア・レベルをさらに備え、前記さらなるビア・レベルが、
前記第１ライン・レベルの第１のレベル金属ビア配線構造体を、前記第３ライン・レベルの第３のレベル金属配線構造体に接続する１つ以上の金属スーパー・ビア接続を備え、前記第１のレベル金属配線構造体を前記第３のレベル金属配線構造体に接続するスーパー金属ビアが、エッチングできないダマシン金属である、請求項４に記載の集積回路装置。

【請求項6】

形成された第３のレベル金属配線構造体が、
該第３のレベル金属配線構造体を第２のレベル金属配線構造体に接続する冗長金属ビア部分であって、形成された前記第３のレベル金属配線構造体に同じ前記第２のレベル金属配線構造体を接続するさらなる金属ビアと重複している冗長金属ビア部分と、
前記第３のレベル金属配線構造体を第１のレベル金属配線構造体に接続するスーパー・ビア部分とをさらに備える、請求項５に記載の集積回路装置。

【請求項7】

冗長金属ビア部分およびスーパー・ビア部分を含む形成された前記第３のレベル金属配線構造体が、エッチングできないダマシン金属材料で形成され、前記さらなる金属ビアが、サブトラクティブ・エッチング金属を含む、請求項６に記載の集積回路装置。

【請求項8】

集積回路（ＩＣ）装置を形成する方法であって、
第１の層間絶縁膜材料層内に第１のライン・レベル金属配線構造体を形成することと、
前記第１の層間絶縁膜材料層の上に第２の層間絶縁膜材料層を形成することと、
前記第２の層間絶縁膜材料層内に第２のライン・レベル金属配線構造体を形成することと、
１つ以上の第２のライン・レベル金属配線構造体に接続されたビア・レベル金属ビアを形成することと、
前記第２の層間絶縁膜材料層内に第３のライン・レベル金属配線構造体を形成することであって、形成された第１のビア・レベル金属ビアが、第２のライン・レベル金属配線構造体を形成された第３のライン・レベル金属配線構造体に接続することとを含み、
前記第２の層間絶縁膜材料層内に第３のライン・レベル金属配線構造体を形成することは、前記第１のビア・レベル金属ビアと同じ前記第２のレベル金属配線構造体を同じ前記第３のレベル金属配線構造体に接続する冗長金属ビアを形成することを含む、方法。

【請求項9】

第２のレベル金属配線構造体を第３のレベル金属配線構造体に接続する前記第１のビア・レベル金属ビアを形成することは、
サブトラクティブ・エッチング処理を行うことを含み、前記第１の金属ビアが、サブトラクティブ・エッチング金属を含む、請求項８に記載の方法。

【請求項10】

前記第２の層間絶縁膜材料層内に第３のライン・レベル金属配線構造体を形成することは、
前記第２の層間絶縁膜材料層の表面上にハードマスク層を堆積することと、
前記ハードマスク層を通る１つ以上のトレンチ開口部をエッチングすることにより、前記ハードマスク層をパターニングし、前記ハードマスク層を貫通する前記１つ以上のエッチングされたトレンチ開口部は、前記第３のライン・レベル金属配線構造体を形成するために使用されるメタライゼーション機構を画定することと、を含む、請求項８に記載の方法。

【請求項11】

前記第２の層間絶縁膜材料層内に第３のライン・レベル金属配線構造体を形成することは、
犠牲有機平坦化層（ＯＰＬ）を、前記ハードマスク層を通って形成される各々の前記１つ以上のエッチングされたトレンチ開口内に堆積し、犠牲材料層を、ハードマスク層の残りの部分の表面上に犠牲材料層を形成するために、前記犠牲材料をさらに堆積することと、
前記犠牲材料層の上面を平坦化することと、さらに含む、請求項１０に記載の方法。

【請求項12】

前記第２の層間絶縁膜材料層内に第３のライン・レベル金属配線構造体を形成することは、
前記犠牲ＯＰＬの上面の上に酸化層を形成することと、
前記酸化層の前記上面の上にレジスト層を形成し、前記レジスト層を、さらなる第３のライン・レベル・メタライゼーション機構を画定する１つ以上の開口でパターニングすることと、
パターニングされた前記レジスト層に形成された前記１つ以上の開口において、前記酸化層、前記犠牲ＯＰＬ、前記ハードマスク層を通って、ならびに１つ以上の前記第２の層間絶縁膜材料層および前記第１の層間絶縁膜材料層を通って延在する１つ以上のダマシン・トレンチを形成するためにデュアル・ダマシン・エッチングを適用することとをさらに含む、請求項１１に記載の方法。

【請求項13】

前記デュアル・ダマシン・エッチングが、
ダマシン・トレンチの前記エッチングを第２のライン・レベル金属配線構造体の表面上で停止させ、前記第２のライン・レベル金属配線構造体の表面の一部分を露出させることをさらに含む、請求項１２に記載の方法。

【請求項14】

前記デュアル・ダマシン・エッチングが停止される前記第２のライン・レベル金属配線構造体が、サブトラクティブ・エッチング処理によって形成されるビア・レベル金属ビア接続を含む、請求項１３に記載の方法。

【請求項15】

前記デュアル・ダマシン・エッチングが、
ダマシン・トレンチの前記エッチングを、第１のライン・レベル金属配線構造体の表面上で停止させ、前記第１のライン・レベル金属配線構造体の表面の一部分を露出させることをさらに含む、請求項１４に記載の方法。

【請求項16】

前記第２の層間絶縁膜材料層内に前記第３のライン・レベル金属配線構造体を形成することは、
前記犠牲材料層を除去することと、
前記第２の層間絶縁膜材料層の１つ以上の露出された表面を通ってエッチングすることとを含み、前記第２の層間絶縁膜材料層の前記１つ以上の露出された表面を通ってエッチングすることは、１つ以上の第２のライン・レベル金属配線構造体に接続された１つ以上のビア・レベル金属ビアの上面を露出させるように延在しており、前記第２の層間絶縁膜材料層の１つ以上の露出された表面および形成された前記１つ以上のダマシン・トレンチを通ってエッチングすることは、前記第３のライン・レベル金属配線構造体を画定するために、前記第２の層間絶縁膜材料層内にトポグラフィを形成することを含む、請求項１５に記載の方法。

【請求項17】

前記第２の層間絶縁膜材料層内に前記第３のライン・レベル金属配線構造体を形成することは、
パターニングされた前記ハードマスク層の残りの部分を除去することと、
エッチングできないダマシン金属を、各々の形成された前記ダマシン・トレンチを充填するように堆積させることであって、堆積された前記エッチングできないダマシン金属が、第２の層間絶縁膜材料層内の形成されたトポグラフィの高さと一致し、かつ前記高さまで延在することと、
化学的機械平坦化を行って、堆積された前記エッチングできないダマシン金属の前記高さを減少させ、最終的に形成された第３のライン・レベル金属配線構造体をもたらすこととをさらに含む、請求項１５に記載の方法。

【請求項18】

形成された第３のライン・レベル金属配線構造体は、
前記サブトラクティブ・エッチング処理によって形成された前記ビア・レベル金属ビア接続を有する同じ前記第２のレベル金属配線構造体に接続する前記冗長金属ビアであって、前記エッチングできないダマシン金属を含む冗長金属ビアと、
他のビア・レベル金属ビア接続を有しない第２のレベル金属配線構造体に接続する非冗長金属ビアであって、前記エッチングできないダマシン金属を含む非冗長金属ビアと、
第１のレベル金属配線構造体へのスーパー・ビア金属接続であって、前記エッチングできないダマシン金属を含むスーパー・ビア金属接続とのうちの１つ以上を含む、請求項１７に記載の方法。

【請求項19】

集積回路（ＩＣ）装置であって、
第１のライン・レベル金属配線構造体を含む第１の層間絶縁膜材料層と、
前記第１の層間絶縁膜材料層の上に形成された第２の層間絶縁膜材料層であって、第２のライン・レベル金属配線構造体を含む第２の層間絶縁膜材料層と、
前記第２の層間絶縁膜材料層内に形成された第３のライン・レベル金属配線構造体と、
エッチングできないダマシン金属からなり、かつ第２のライン・レベル金属配線構造体を第３のライン・レベル金属配線構造体に接続する第１の金属ビアであって、デュアル・ダマシン処理によって形成される第１の金属ビアとを備える、集積回路装置。

【請求項20】

第１のライン・レベル金属配線構造体を第３のレベル金属配線構造体に接続するエッチングできないダマシン金属からなる第２の金属ビアであって、デュアル・ダマシン処理によって形成される第２の金属ビアをさらに備える、請求項１９に記載の集積回路装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、一般に、サブ・レベル配線またはデバイス、あるいはその両方を備える集積回路（ＩＣ）、およびその製造方法に関する。より詳しくは、本発明は、２つの隣り合ったライン・レベル間の少なくとも１つのビア・レベルに位置する配線またはデバイス、あるいはその両方を備えるＩＣに関する。

【背景技術】

【0002】

集積回路（ＩＣ）設計は、通常、層間絶縁膜（ＩＬＤ）によって互いに絶縁され、かつその間で複数の金属ビアによって相互接続された多重レベル配線またはデバイス、あるいはその両方を備える。配線またはデバイスあるいはその両方が位置するレベルは、通常「ライン・レベル」と呼ばれ、金属ビアが位置するレベルは、通常「ビア・レベル」と呼ばれる。

【0003】

ＩＣチップが積極的に微細化されるにつれて、ライン・レベルにおける配線またはデバイスあるいはその両方の密度は大幅に増加し、最適なデバイス性能のために許容される最大密度に次第に達する。

【0004】

デバイス性能に悪影響を与えることなく、ＩＣチップのサイズをさらに小さくする必要性が継続的に存在する。

【発明の概要】

【0005】

本発明は、一態様では、集積回路（ＩＣ）装置において半導体構造体を形成するためのシステムおよび方法に関する。

【0006】

本発明は、一態様では、ビア配置を改善し、メモライゼーションによる二重ビア・パターニングを避ける、半導体構造体を形成するためのシステムおよび方法に関する。

【0007】

一態様では、抵抗を減少させ、その結果、デバイスの占有スペースを減少させながらデバイス性能を向上させる、金属ビア接続冗長性を提供するために、隣り合った金属レベルを接続する２つのビアを形成することを含む、半導体構造および方法が提供される。

【0008】

さらなる態様では、抵抗を減少させ、結果としてデバイス性能を向上させる金属接続冗長性を提供するために、各２ビア接続が隣り合った金属レベルを接続する１つ以上の２ビア接続の同時形成を含む半導体構造および方法が提供される。

【0009】

さらなる態様では、１つ以上の２ビア接続と、離間している２つの金属レベルを直接接続し、介在する金属レベルをスキップするビアである「スーパー・ビア」または「スキップ・ビア」接続との同時形成を含む、半導体構造および方法が提供される。

【0010】

本開示の第１の態様によれば、集積回路（ＩＣ）装置が提供される。このＩＣ装置は、第１ライン・レベルの複数の金属配線構造体を含む第１の層間絶縁膜材料層と、第１の層間絶縁膜材料層の上に形成された第２の層間絶縁膜材料層であって、第２の層間絶縁膜材料層は、第２ライン・レベルの複数の金属配線構造体を含む、第２の層間絶縁膜材料層と、第２の層間絶縁膜材料層内に形成された第３ライン・レベルの複数の金属配線構造体と、第２ライン・レベル及び第３ライン・レベルの複数の金属配線構造体間のビア・レベルとを備え、ビア・レベルは、第２ライン・レベルの第２のレベル金属配線構造体を第３ライン・レベルの第３のレベル金属配線構造体に接続する第１の金属ビアと、同じ第２のレベル金属配線構造体を同じ第３のレベル金属配線構造体に接続する冗長金属ビアとを備える。

【0011】

本開示のさらなる態様によれば、集積回路（ＩＣ）装置を形成する方法が提供される。方法は、第１の層間絶縁膜材料層内に第１のライン・レベル金属配線構造体を形成することと、第１の層間絶縁膜材料層上に第２の層間絶縁膜材料層を形成することと、第２の層間絶縁膜材料層内に第２のライン・レベル金属配線構造体を形成することと、１つ以上の第２のライン・レベル金属配線構造体に接続された金属ビアのビア・レベルを形成することと、第２の層間絶縁膜材料層内に第３のライン・レベル金属配線構造体を形成することとを含み、形成された第１のビア・レベル金属ビアが第２のライン・レベル金属配線構造体を金属配線構造体の形成された第３のライン・レベルに接続し、第２の層間絶縁膜材料層内に第３のライン・レベル金属配線構造体を形成することは、第１のビア・レベル金属ビアとして、同じ第２のレベル金属配線構造体を、同じ第３のレベル金属配線構造体に接続する冗長金属ビアを形成することを含む。

【0012】

本開示のさらなる態様によれば、集積回路（ＩＣ）装置が提供される。このＩＣ装置は、第１のライン・レベル金属配線構造体を含む第１の層間絶縁膜材料層と、第１の層間絶縁膜材料層の上に形成された第２の層間絶縁膜材料層であって、第２の層間絶縁膜材料層は、第２のライン・レベル金属配線構造体を含む、第２の層間絶縁膜材料層と、第２の層間絶縁膜材料層内に形成された第３のライン・レベル金属配線構造体と、エッチングできないダマシン金属からなり、かつ第２のライン・レベル金属配線構造体を第３のライン・レベル金属配線構造体に接続する第１の金属ビアであって、第１の金属ビアが、デュアル・ダマシン処理によって形成される、第１の金属ビアとを備える。

【0013】

本発明のその他の態様、特徴および利点は、以下の開示および添付の特許請求の範囲からより完全に明らかになるであろう。

【図面の簡単な説明】

【0014】

【図1A】本開示の態様を示す半導体デバイス構造体の一部分の例示的な断面図である。

【図1B】本開示の代替実施形態のさらなる態様を示す半導体デバイス構造体の一部分の例示的な断面図である。

【図2A】本開示の態様による、デバイスを形成するために使用される中間半導体構造体をもたらす半導体製造ＭＯＬおよびＢＥＯＬ処理ステップのシーケンスを示す断面図である。

【図2B】本開示の態様による、デバイスを形成するために使用される中間半導体構造体をもたらす半導体製造ＭＯＬおよびＢＥＯＬ処理ステップのシーケンスを示す断面図である。

【図2C】本開示の態様による、デバイスを形成するために使用される中間半導体構造体をもたらす半導体製造ＭＯＬおよびＢＥＯＬ処理ステップのシーケンスを示す断面図である。

【図2D】本開示の態様による、デバイスを形成するために使用される中間半導体構造体をもたらす半導体製造ＭＯＬおよびＢＥＯＬ処理ステップのシーケンスを示す断面図である。

【図2E】本開示の態様による、デバイスを形成するために使用される中間半導体構造体をもたらす半導体製造ＭＯＬおよびＢＥＯＬ処理ステップのシーケンスを示す断面図である。

【図2F】本開示の態様による、デバイスを形成するために使用される中間半導体構造体をもたらす半導体製造ＭＯＬおよびＢＥＯＬ処理ステップのシーケンスを示す断面図である。

【図2G】本開示の態様による、デバイスを形成するために使用される中間半導体構造体をもたらす半導体製造ＭＯＬおよびＢＥＯＬ処理ステップのシーケンスを示す断面図である。

【図2H】本開示の態様による、冗長なデュアル・ダマシン金属「同一レベル」ビアおよびデュアル・ダマシン金属「スーパー・ビア」を含む最終的な半導体構造体の断面図である。

【図2I】本開示の変形例による、冗長性のない形成されたデュアル・ダマシン金属ビアを含む代替の最終的な半導体構造体の断面図である。

【発明を実施するための形態】

【0015】

次に、本出願に付随する以下の説明および図面を参照しながら、本出願をより詳細に説明する。本出願の図面は、説明のためにのみ提供されるものであり、図面は一定縮尺で描かれたものではないことに留意されたい。また、同様の要素および対応要素は同様の参照番号で参照されていることに留意されたい。

【0016】

以下の記述では、本出願の様々な実施形態の理解を提供するために、特定の構造体、構成要素、材料、寸法、処理ステップ、および技術など、多数の特定の詳細を述べる。しかしながら、当業者であれば、これらの特定の詳細がなくても、本出願の様々な実施形態を実施できることが理解されよう。他の例では、よく知られる構造体または処理ステップは、本出願が不明瞭になるのを避けるために詳しく説明されていない。

【0017】

層、領域、または基板としての要素が他の要素の「上（ｏｎもしくはｏｖｅｒ）」にあるとして表現される場合、それは、他の要素上に直接ある場合もあれば、間に介在する要素が存在する場合もあることが理解されよう。一方、ある要素が他の要素の「直接上にある（ｄｉｒｅｃｔｌｙ ｏｎもしくはｄｉｒｅｃｔｌｙ ｏｖｅｒ）」と表現される場合、間に介在する要素は存在しない。また、ある要素が他の要素の「下（ｂｅｎｅａｔｈもしくはｕｎｄｅｒ）」にあると表現される場合、その要素は直接他の素子の下（ｂｅｎｅａｔｈもしくはｕｎｄｅｒ）にある場合もあれば、間に介在する要素が存在する場合もあることが理解されよう。一方、ある要素が他の要素の「直接下（ｄｉｒｅｃｔｌｙ ｂｅｎｅａｔｈもしくはｄｉｒｅｃｔｌｙ ｕｎｄｅｒ）」にあると表現される場合、間に介在する要素は存在しない。

【0018】

図１Ａは、本開示の態様を示す半導体デバイス構造体１０の一部分の例示的な断面図である。図１Ａに示されるように、構造体１０は、コンデンサ、ダイオード、抵抗器、トランジスタ、インダクタ、バラクタを含むがそれに限定されない論理回路構成要素などのすでに形成されている個別のデバイス（図示せず）を相互接続する電導性配線、接点、絶縁材料層、金属レベルなどを作製するためのＭＯＬ（Ｍｉｄｄｌｅ－ｏｆ－Ｌｉｎｅ）またはＢＥＯＬ（Ｂａｃｋ－Ｅｎｄ－Ｏｆ－Ｌｉｎｅ）半導体製造処理を強調している。図１Ａに示されるように、例示的な構造体１０は、下方から上方に向かって、酸化物誘電材料もしくはシリコンドープ酸化物などの低ｋ誘電材料の第１の層間絶縁膜（ＩＬＤ）層１２と、層間絶縁膜材料層１２の上方に形成された上部誘電体材料キャップ層１７と、誘電体材料キャップ層１７の上方に形成された低ｋ誘電体材料の第２の層間絶縁膜（ＩＬＤ）材料層２０とを含む。一実施形態では、好適なＩＬＤ層材料は、ＳｉＣＯＨ、ＳＩＣＮＨ、多孔質シリケート、炭素ドープ酸化物、シリコンドープ酸化物、シリコンドープ酸窒化物、炭素ドープ酸化ケイ素（ＳｉＣＯＨ）およびその多孔質変形体、シルセスキオキサン、シロキサン、または、例えば、約２～約４の範囲の誘電率を有する他の誘電体材料を含み得る。約２．７～２．８の誘電率（ｋ）を有するＳｉＣＯＨ誘電体膜は、例えば、１つ以上のＩＬＤ層を含み得る。このような誘電体膜は、プラズマ化学気相成長法（ＰＥＣＶＤ）を用いて堆積され得る。第１の層間絶縁膜材料層１２内に形成されるのは、例示的な金属構造体１５、例えば、金属ワイヤ、バーまたは同様の金属構造体である。この金属構造体１５を、本明細書では第１の金属レベル（「Ｍ１」）金属構造体と呼ぶ。一実施形態では、Ｍ１金属レベル構造体１５は、従来のリソグラフィ・パターニング、サブトラクティブ・エッチング、および金属材料堆積処理によって形成される。金属構造体１５は、Ｍｏ、Ｒｕ、Ｗ、Ａｌ、ＴｉＮなどのエッチング可能金属材料、またはプラズマ反応性イオン・エッチング（ＲＩＥ）によって除去可能な任意の他の金属材料で形成することができる。このＭ１レベル構造体の一部として、金属構造体、例えば、第２の層間絶縁膜（ＩＬＤ）材料層２０に形成された第２の金属レベル（「Ｍ２」）に導電性相互接続を提供するように機能する、形成された金属ビア１６がある。Ｍ１金属レベルに形成されたこのビア１６は、「Ｍ１Ｖ１」相互接続と呼ばれ、Ｍｏ、Ｒｕ、Ｗ、Ａｌ、ＴｉＮを含むがこれらに限定されない同一または異なるエッチング可能金属材料の従来のサブトラクティブ金属エッチング処理によって形成することができる。Ｍ１Ｖ１ビア１６の上面を露出させ、誘電体キャップ層１７の表面と同一平面上にあるようにするために、後続の平坦化処理が行われ得る。すなわち、キャップ層１７のＣＭＰ処理は、キャップ層１７とビア１６の上部とを同じレベルに有することを実現するために、ビア１６からの金属の高さ選択性を有する。

【0019】

次に、従来の処理によって、第２の層間低ｋ絶縁膜材料層２０内に形成され、キャップ層１７の上に堆積されるのは、例示的なＭ２金属構造体２３およびＭ２金属構造体２４である。Ｍ２金属構造体２４は、上方に形成され、Ｍ１Ｖ１ビア１６の露出した上面に電気的に接続されていると示されている。さらに図１Ａに示されるように、サブトラクティブ・エッチング処理を使用して、Ｍ２金属構造体２３の上部に、「Ｍ２Ｖ２」上部金属ビア構造体２６が形成され、Ｍ２金属構造体２４の上部に、Ｍ２Ｖ２上部金属ビア構造体２７が形成される。Ｍ２金属構造体２４は、Ｍ１Ｖ１相互接続ビア１６の露出した上面への電気的接続のために位置している。それぞれの中間Ｍ２Ｖ２相互接続ビア構造体２６、２７を有するＭ２金属レベル構造体２３、２４は、Ｍｏ、Ｒｕ、Ｗ、Ａｌ、ＴｉＮを含むがこれらに限定されないエッチング可能金属材料で形成されている。

【0020】

次に、それぞれのサブトラクティブ金属ビア２６、２７を有する、Ｍ２金属レベル構造体２３、２４が埋め込まれた第２の層間絶縁膜材料層２０を形成するための低ｋ誘電体の再充填を含むその後の半導体処理ステップの結果、さらに第２の層間絶縁膜材料層２０の上面を平坦化するためのさらなるＣＭＰ処理の結果後、後続のメタライゼーションのための第３の金属レベル（「Ｍ３」）トレンチを画定するために使用される上部ハードマスク（図示せず）が、絶縁膜材料層２０上にさらに形成される。Ｍ３金属レベル・トレンチを画定するさらなるリソグラフィ・パターニングおよびエッチング処理ステップを行った後、その後に形成されたＭ３金属レベル構造体をＭ１およびＭ２金属レベル構造体の両方に接続するためのビアを形成するために使用されるトレンチを少なくとも形成するために、デュアル・ダマシン処理がその後に行われる。すなわち、第１のデュアル・ダマシン処理は、サブトラクティブＭ２金属構造体２３の一部分に置かれ、充填されると、前に形成された同一レベルの金属ビア２６で冗長化された「同一レベル」のビア・トレンチを形成するために行われる。この形成された「同一レベル」のビア・トレンチは、形成されたサブトラクティブ金属ビア２６、２７と同一レベルでの冗長ビアの形成をもたらす。この方法は、２つ以上のビアをきわめて接近させ、さらに多レベルのビア冗長性を可能にするための複合の二重または多重ビアのカラー・パターニングを回避することにより、従来の処理ステップを改善する。絶縁膜材料層２０および１２を通って延び、形成されたサブトラクティブＭ１金属構造体１５に置かれる「スーパー・ビア」を形成するために、さらなるデュアル・ダマシン処理が行われる。さらに、Ｍ３金属構造体を形成する追加機構を画定するために、さらなるエッチング・ステップが行われ得る。そのような１つのさらなるエッチング・ステップは、それぞれ下層の金属構造体２３、２４を接続するそれぞれのサブトラクティブ金属ビア２６、２７の上面３３、３４を露出させるように、絶縁膜材料層２０の一部分を除去するために行われ得る。絶縁膜材料層２０のさらなる部分を除去することにより、さらなるメタライゼーション機構を画定するためのさらなるエッチング・ステップの結果、さらに、形成された上部のハードマスクを除去するための上部ハードマスク除去処理を行った後、銅（Ｃｕ）などのダマシン金属を堆積して、画定された同一レベルのビアおよびスーパー・ビア・トレンチならびにその他の形成されたメタライゼーション機構を充填する。このような銅堆積は、銅シード層を形成することと、次いで銅堆積ステップとを含んでもよく、同一レベルのビアおよびスーパー・ビア・トレンチ、ならびに他の形成されたメタライゼーション機構を充填する。

【0021】

図１Ａに示されるように、ダマシン金属充填とそれに続く化学的機械平坦化（ＣＭＰ）ステップが、Ｍ３金属構造体３０、３１をもたらし、Ｍ３金属構造体３０は、その上面を介してＭ２金属構造体２３、２４と電気的に接続される。Ｍ３金属構造体３０は、充填された同一レベルのビア・トレンチからの、形成された同一レベルのダマシン金属ビア５０をさらに含む。このようにしてＭ３金属構造体３０は、元のサブトラクティブ金属ビア２６を介して下層のＭ２金属構造体２３、およびデュアル・ダマシンによる上部の「Ｍ３Ｖ２」相互接続ビアと呼ばれる形成された同一レベルのダマシン金属ビア５０と接続する。同一レベルのダマシン金属ビア５０と、前に形成されたサブトラクティブ金属ビア２６とは、Ｍ３金属レベル構造体３０と下層のＭ２金属レベル構造体２３との間の冗長接続である。さらに、図１Ａの結果として得られた構造体１０は、後で形成された構造体から下層のＭ１金属構造体１５への直接電気接続を提供するスーパー・ビア４０を形成するためのダマシン金属が充填されたスーパー・ビア・トレンチを図示する。

【0022】

図１Ｂは、本開示の代替実施形態のさらなる態様を示す、半導体デバイス構造体１１の一部分の例示的な断面図を示す。特に、図１Ｂは、図１Ａに示した結果的に得られた構造体１０と全く同じ構造体を示すが、図１Ｂの構造体１１は、下層のＭ２金属レベル２３を接続する形成されたサブトラクティブ・エッチング金属ビア２６を含まない。したがって、図１Ａの構造体１０と図１Ｂの構造体１１との唯一の違いは、図１Ｂの構造体１１において、形成された上部Ｍ３Ｖ２ダマシン金属ビア接続５０が、Ｍ３金属構造体３０と下層のＭ２金属構造体２３との間の接続のみであることであり、すなわち、Ｍ３金属構造体３０と下層のＭ２金属構造体２３との間に同じビア・レベルの電気接続冗長性が存在しない。

【0023】

図２Ａ～図２Ｇは、図２Ｈに示される冗長デュアル・ダマシン金属「同一レベル」ビアおよびデュアル・ダマシン金属「スーパー・ビア」を含み、図２Ｉに示される冗長でないデュアル・ダマシン金属ビア接続を任意選択で含む、最終構造体をもたらす中間半導体構造体をもたらす半導体製造ＭＯＬおよびＢＥＯＬ処理ステップのシーケンスを図示する断面図を示す。

【0024】

図２Ａに示されるように、初期半導体構造体１００の断面図が図示されている。初期構造体１００は、トランジスタ、コンデンサ、抵抗器などのすでに形成された個別のデバイス（図示せず）を相互接続する導電性配線、接点、絶縁材料層、金属レベルなどを作製するためのＭＯＬまたはＢＥＯＬ半導体製造処理で形成される。図２Ａに示されるように、例示的な構造体１００は、下方から上方に向かって、低ｋ誘電体材料の第１の層間絶縁膜層１２と、層間絶縁膜材料層１２の上方に形成された上部誘電体材料キャップ層１７と、誘電体材料キャップ層１７の上方に形成された低ｋ誘電体材料の第２の層間絶縁膜材料層２０とを含む。第１の層間絶縁膜材料層１２内に形成されるのは、少なくとも１つの例示的な第１のライン・レベル（Ｍ１）金属構造体１５、例えば、Ｍｏ、Ｒｕ、Ｗ、Ａｌ、ＴｉＮなどのエッチング可能金属材料、またはプラズマＲＩＥによって除去可能な任意の他の金属材料（例えば、金属配線構造体）で形成された金属ワイヤ、バー、または同様の金属配線構造体である。このＭ１レベル配線構造体１５の上に、従来のサブトラクティブ・エッチング処理によって形成された形成Ｍ１Ｖ１ビア１６が存在する。Ｍ１Ｖ１ビア１６は、第２の層間絶縁膜材料層２０に形成されたＭ２金属構造体に導電性相互接続を提供するように機能する。Ｍ１Ｖ１ビア１６の上面は、誘電体キャップ層１７の上面と同一平面上にあり、形成されたＭ２金属構造体に対して露出され、導電接続されている。さらに、図２Ａに示されるように、非限定的かつ例示的な目的のために、追加の第１のライン・レベル（Ｍ１）金属配線構造体は、１つ以上の金属構造体１１３と、Ｍ１金属構造体１５と同一レベルのさらなる別の場所に形成された複数の離間した金属構造体１１８とを含み得る。一実施形態では、第１のライン・レベル金属配線は、約１８ｎｍ～約２００ｎｍの範囲のワイヤ幅を有し得、Ｍ１Ｖ１ビア１６は、約１８ｎｍ～約４０ｎｍの範囲の幅を有し得る。

【0025】

さらに図２Ａに示されるように、誘電体キャップ層１７の上、かつ第２の層間絶縁膜材料層２０内には、図１Ａにあるように、少なくとも例示的な第２のライン・レベル（Ｍ２）金属構造体２３およびＭ２金属構造体２４が形成されている。Ｍ２金属構造体２４は、Ｍ１Ｖ１相互接続ビア１６の露出した上面への電気的接続のために形成されている。それぞれのビア２６、２７を有するＭ２金属レベル配線構造体２３、２４は、Ｍｏ、Ｒｕ、Ｗ、Ａｌ、ＴｉＮなどのエッチング可能な金属材料で形成されている。図１Ａにあるように、Ｍ２金属構造体２３の上方にサブトラクティブ・エッチング処理によってさらに形成されているのは、上部ビア部分２６であり、Ｍ２金属構造体２４の上方にサブトラクティブ・エッチング処理によって形成されているのは、上部ビア部分２７である。さらに図２Ａに示されているのは、非限定的かつ例示的な目的で、従来のリソグラフィ・パターニング、サブトラクティブ・エッチング、および金属材料堆積処理によって形成された、１つ以上のさらなる例示的なＭ２金属レベル構造体１２３、１２４、１２５、１２６である。これらの追加の例示的なＭ２金属レベル構造体１２３、１２４、１２５および１２６は、第２の層間絶縁膜材料層２０内の誘電体キャップ層１７の上のさらなる別の位置に形成されている。例示的なＭ２金属レベル構造体１２３、１２４、１２５および１２６を形成した後、後続の低ｋ誘電体材料の再充填処理を実行し、後続のＣＭＰ処理を実行して第２の層間絶縁膜材料層２０の表面２０１を平坦化する。一実施形態では、第２のライン・レベル金属配線は、約１８ｎｍ～約２００ｎｍの範囲のワイヤ幅を有し得、形成されたサブトラクティブ・エッチング・ビア２６、２７、１２４、１２７は、約１８ｎｍ～約４０ｎｍの範囲の幅を有し得る。

【0026】

実施形態では、第１の層間絶縁膜材料層１２および第２の層間絶縁膜材料層２０は、低ｋ誘電体材料層（例えば、ＳｉＯ_２の誘電率より小さい誘電率を有する）であり得る。これらの層間絶縁膜材料層は、少なくとも２つの異なる誘電体材料を含むハイブリッド誘電体構造体であり得る。例えば、層１２および層２０は、デバイスのＲ／Ｃ性能を最適化するために、２つ以上の異なる誘電体層で構成することができる。例えば、ＩＬＤ層１２または２０は、ビア相当高さの場合のビア性能のために最適化された下部膜と、トレンチ性能のために最適化された上部膜の二層膜であり得る。

【0027】

第２の層間絶縁膜材料層２０の表面２０１上に形成されているのは、誘電体材料層または誘電体材料層のスタック２００であり、例えば、下方から上方に向かって、５ｎｍ～２０ｎｍの範囲の厚さのさらなる誘電体キャップ層２０５、例えば、１０ｎｍ～４０ｎｍの範囲の厚さのＴｉＮ Ｗ、ＷＣ、ＷＳｉ、ＢＮなどの材料からなるハードマスク層２１０、および１０ｎｍ～４０ｎｍの範囲の厚さのさらなる上部テトラエチルオルソシリケート（ＴＥＯＳ）誘電体材料層２１５を含む。これらの層２０５、２１０、２１５は、Ｍ３金属レベル構造体を形成するためのさらなるトレンチを画定するために使用されるハードマスク・オープン（ＨＭＯ）エッチング・スタックを形成し、例えば化学気相成長法（ＣＶＤ）、プラズマ化学気相成長法（ＰＥＣＶＤ）、物理気相成長法（ＰＶＤ）を含む従来の堆積技法によって形成することができる。

【0028】

図２Ｂは、その後に形成されるＭ３金属構造体の機構を画定するためにハードマスク層スタック２００をパターニングするステップのさらなる適用でもたらされる構造体をさらに図示する。これらの次のレベルのメタライゼーション機構は、ＨＭＯ積層スタック２００にトレンチ２２０のパターンをエッチングするためのさらなるリソグラフィ・パターニングおよびＲＩＥエッチングのステップによって形成され、各トレンチを形成するためのエッチングは、第２の層間絶縁膜材料層２０の上方の誘電体キャップ層２０５の表面２０５上で停止する。非限定的かつ例示的な目的のために、図２Ｂの例示的な構造体１００に示されるように、適用されたリソグラフィ・パターンニングおよびＲＩＥエッチングは、ＨＭＯトレンチ・パターン２２０を形成するハードマスク層に例示的なトレンチ２５０、２５５、２６０、２６５および２７０を形成した。一実施形態では、リソグラフィ・パターンニングのステップは、ハードマスク積層スタック２００の表面上にフォトレジスト（図示せず）を形成することと、フォトレジストを所望のパターンの放射光に露光することと、その後、従来のレジスト用現像液を利用して露光されたフォトレジストを現像することとを含み得る。その後、フォトレジスト内のパターンがハードマスク２００を通って転写され、最小限の凹部（例えば、＜５ｎｍ）を有して層２０５上で停止する。単一エッチングまたは多重エッチングは、図２Ｂに示される結果として得られたＨＭＯトレンチ・パターン２２０を提供するために使用され得る。エッチングまたは多重エッチングは、ドライエッチ処理、化学ウェット・エッチ処理、またはそれらの組合せを含み得る。ドライエッチを使用する場合、ドライエッチは、反応性イオン・エッチング処理、プラズマ・エッチング処理、イオン・ビーム・エッチングまたはレーザーアブレーションであり得る。パターニングされたフォトレジスト材料は、パターンを少なくともハードマスクに転写した後であれば、いつでも従来の剥離処理を利用して除去することができる。

【0029】

図２Ｃは、パターニングされたＨＭＯスタック層２００のトレンチ２２０のうちの形成されたパターンの各々の形成されたトレンチ２５５、２６０、２６５および２７０を充填し、その被覆範囲がパターニングされたＨＭＯスタック層２２０の残りのＨＭＯ層スタック部分の高さを上回る厚さまで延びて、パターニングされたＨＭＯスタック層２２０の残りのＨＭＯ層スタック部分をカプセル化する、有機平坦化材料（ＯＰＬ）層３００で構成されるリソグラフィ・スタックを形成した結果として得られた構造体をさらに図示する。一実施形態では、ＯＰＬ層３００はＯＰＬによって形成することができる。ＯＰＬ層３００の上方にさらに形成されているのは、ＡＬＤまたはＬＴＯによって堆積された薄酸化物層３０３、またはシリコン含有反射防止コーティング（ＳｉＡＲＣ）などのスピン層であり、さらなる上部レジスト層３０６が、ビア・パターンのための場所３０９を形成するためにリソグラフィ処理によって現像されている。一実施形態では、ビア場所３０９を含むビア・パターンは、酸化物層３０３の表面上でフォトレジスト層３０６を所望の放射パターンに露光し、次いで、露光されたフォトレジストを従来のレジスト現像液を利用して現像することによって形成される。次いで、フォトレジスト内のパターンは、犠牲ＯＰＬ層３００、下層のＩＬＤ層２０および下層のＩＬＤ層１２を通って転写される。

【0030】

図２Ｄを参照すると、形成される様々なＭ３レベル構造体と下層のＭ２金属レベル構造体との間に冗長な同一レベルのビア接続を形成するために使用される、犠牲ＯＰＬ層３００および第２の層間絶縁膜材料層２０を通る形成されたビア・パターンの１つ以上の場所３０９でトレンチをエッチングするための、さらに適用されたデュアル・ダマシン・リソグラフィ・パターニングおよびエッチングのステップからもたらされるさらなる例示的な構造体１００が図示されている。図２Ｄは、形成される様々なＭ３金属レベル構造体と下層のＭ１金属構造体との間にスーパー・ビア接続を形成するために使用される、犠牲ＯＰＬ３００、第２の層間絶縁膜材料層２０、および第１の層間絶縁膜材料層１２の一部分を通って延びるさらなるビアを、形成されたビア・パターンの他の場所３０９においてエッチングするための、さらに適用されたデュアル・ダマシンからもたらされる構造体をさらに図示している。例えば、リソグラフィ・パターニングおよびＲＩＥエッチングのステップは、犠牲ＯＰＬ３００と、Ｍ２金属構造体２３、１２３へのそれぞれの冗長な同一レベルのビア接続をそれぞれ形成するために使用される同一の金属レベルのビア・トレンチ３１０、３４０を含む第２の層間絶縁膜材料層１５とを通るビアを作成するためのデュアル・ダマシン処理、ならびに、犠牲ＯＰＬ層３００と、第２の層間絶縁膜材料層１５と、形成されるＭ３金属レベルの構造体機構およびＭ１金属構造体１５からスーパー・ビア接続を形成するために使用されるスーパー・ビア・トレンチ３２０、形成されるＭ３金属レベル構造体機構とＭ１金属構造体１１３のスーパー・ビア接続を形成するために使用されるスーパー・ビア・トレンチ３３０、別のＭ３金属レベル構造体からＭ１金属構造体１１９へのスーパー・ビア接続を形成するために使用されるスーパー・ビア・トレンチ３５０を含む第１の層間絶縁膜材料層１２の一部分とを通るトレンチを作成するためのデュアル・ダマシン処理において実行される。図２Ｄは、形成されるそれぞれの他のＭ３金属レベル構造体機構とそれぞれのＭ２金属レベル構造体１２５、１２６とのビア接続を形成するために使用される追加のビア・トレンチ３６０、３７０を作成するためのさらなるデュアル・ダマシン・リソグラフィ・パターニングおよびＲＩＥエッチングの処理の結果を示す。

【0031】

一実施形態では、図２Ｄに示されるように、単一エッチングまたは多重エッチングが、下層のＭ２レベル金属配線構造体の表面上で停止する、結果として得られたＭ３Ｖ２レベル・トレンチ３１０、３４０と、下層のＭ１レベル金属配線構造体の表面上で停止するスーパー・ビアまたはスキップ・ビア・トレンチ３２０、３３０、３５０とを提供するために使用され得る。エッチングまたは多重エッチングは、ドライエッチ処理、化学ウェット・エッチ処理、またはそれらの組合せを含み得る。ドライエッチを使用する場合、ドライエッチは、反応性イオン・エッチング処理、プラズマ・エッチング処理、イオン・ビーム・エッチングまたはレーザーアブレーションであり得る。パターニングされたフォトレジスト材料は、ＯＰＬ層３００の開口中に、例えばＯ２、ＣＯ／ＣＯ２またはＮ２／Ｈ２で構成されるエッチング・プラズマを用いて除去される。層３０３（例えば、ＳｉＡＲＣ）は、例えば、ＣＦ４、Ｃ４Ｆ８、Ｃ４Ｆ６などのフッ化炭素ガスと、ＣＨ２Ｈ２、Ａｒ、Ｎ２、およびＯ２などの添加ガスとで構成されるエッチング・プラズマを用いて、層２０５、２０、１７、および１２の誘電エッチング中に除去される。

【0032】

図２Ｅは、下層の層間絶縁膜材料層の材料表面２０１およびスタック２２０からのハードマスクに対して選択的な残りの犠牲ＯＰＬ層３００を通ってエッチングし、それらを除去するためのさらなるブランケット・エッチングのステップの結果を示している。ＯＰＬ層３００は、例えば、Ｎ２／Ｈ２、ＣＯ／ＣＯ２、Ｏ２で構成されるエッチング・プラズマによって除去されて、誘電体層および金属層に関する高選択性を達成することができる。犠牲ＯＰＬ層３００を除去した後、第２の層間絶縁膜レベル２０の表面２０１上にパターニングされたＨＭＯ積層スタック２２０の一部分が残る。

【0033】

図２Ｆは、第２の層間絶縁膜材料層２０のさらなる部分を取り除いて、その後のＭ３レベルのメタライゼーション機構および対応Ｍ３金属構造体の形成、形成されたＭ３金属レベル構造体と下層のＭ２金属レベル構造体との間の冗長な同一レベルのビアの形成、および形成されたＭ３金属レベル構造体と下層のＭ１金属レベル構造体との間のスーパー・ビアの形成のためのトポグラフィをさらに画定するための、層間絶縁膜材料層の材料表面２０１を通るＲＩＥエッチングを含む、図２Ｅの構造体をエッチングするためのさらなるエッチング・ステップの結果を示す。図２Ｆに示されるように、第２の層間絶縁膜材料層２０の特定部分３１１、３１２、３１３、３１４、および３１５がエッチングされ除去される。このエッチングは、タイミング・エッチング、またはそれぞれの下層のＭ２金属レベル構造体２３、２４、１２３を接続するように形成されたサブトラクティブ金属ビア２６、２７、１２７の上面に対して選択的であり、その上面上で停止する部分３１１、３１２、３１３、３１４、および３１５のエッチングであってもよい。さらなる第２の層間絶縁膜材料部分３１１を除去した結果、下層に形成されたサブトラクティブ金属ビア２６、２７の上面３３、３４が露出される。同様に、さらに層間部分３１３を除去した結果、下層に形成されたサブトラクティブ金属ビア１２７の上面３５が露出される。図２Ｆは、パターニングされたＨＭＯスタック２２０からＴＥＯＳ層２１５を除去し、下層のＴｉＮハードマスク層２１０の残りの部分を残すためのステップを実施した後のさらなる結果を示す。

【0034】

図２Ｇは、パターニングされたＨＭＯ積層ハードマスク層２２０の残りの層２０５、２１０を除去し、形成されたトレンチ内、かつ図２Ｆに示された構造体におけるサブトラクティブ金属ビア２６、２７、１２７の露出した上面を含む第２の層間絶縁膜材料層２０の残りの部分の表面の上部にダマシン金属４００を堆積させるさらなる処理ステップの結果を示す。例えば、金属が銅の場合など、必要であれば主メタライゼーションの前に金属シードや裏打ちが堆積されてもよい。図２Ｇに示されるように、ダマシン金属４００は、Ｍ２金属構造体２３、１２３へのそれぞれの冗長な同一レベル・ビア接続をそれぞれ形成するために使用される同一金属レベルのビア・トレンチ３１０、３４０を充填するために堆積され、形成されるＭ３金属レベル構造体とＭ１金属構造体１５とのスーパー・ビア接続を形成するために、ダマシン金属でスーパー・ビア・トレンチ３２０を充填し、形成されるＭ３金属レベル構造体とＭ１金属構造体１１３とのスーパー・ビア接続を形成するために、ダマシン金属でスーパー・ビア・トレンチ３３０を充填し、形成される別のＭ３金属レベル構造体とＭ１金属構造体１１９とのスーパー・ビア接続を形成するために、ダマシン金属でスーパー・ビア・トレンチ３５０を充填する、ように堆積される。さらに、堆積されたダマシン金属は、形成される他のＭ３金属レベル構造体とそれぞれのＭ２金属構造体１２５、１２６との間に金属ビア接続を形成するために、トレンチ３６０、３７０を充填する。ダマシン金属が銅である実施形態では、銅堆積の１つの方法は、最初にＰＶＤを使用してウェハ上にシード層を堆積することと、次いで銅電気めっきとを含み得る２段階処理である電気めっきである。

【0035】

図２Ｈは、図１Ａに示した構造体１０を含む最終的な半導体デバイス構造体５００をもたらす最終的なＭ３金属レベル構造体を形成するために、ダマシン金属レベル４００の上部分を平坦化し、除去するためのさらなるＣＭＰ処理ステップの結果を示している。すなわち、ＣＭＰ処理の結果、図１Ａの実施形態の構造体１０に示されるＭ３レベルのメタライゼーション機構が形成され、図１Ａに図示した最終的な構造体１０の実施形態と同様に、Ｍ３金属構造体３０を、サブトラクティブ金属ビア２６で冗長化された下層のＭ２金属構造体２３に接続する同一レベルの上部Ｍ３Ｖ２相互接続金属ビア５０を含む部分と、サブトラクティブ金属ビア２７を介してＭ２金属構造体２４にさらに接続する部分とを含むＭ３金属構造体３０を含む。さらに、このＣＭＰ処理により、結果として、図１Ａに図示された最終的な構造体１０の実施形態と同様に、Ｍ３金属構造体３１と、後続の構造体を下層のＭ１金属レベル構造体２３に接続するための独立した構成Ｍ３スーパー・ビア４０とを含むメタライゼーション機構が形成される。

【0036】

一実施形態では、同じＣＭＰ処理の結果、さらなる最終的なＭ３レベルのメタライゼーション機構が形成され、一端において、Ｍ３金属レベル構造体６０を下層のＭ１金属レベル構造体１１３に接続する形成されたスーパー・ビア７０部分、および、他端において、Ｍ３金属配線構造体６０を、Ｍ３金属配線構造体６０を下層の金属構造体１２３にさらに接続するサブトラクティブ金属ビア１２７で冗長化された下層の金属構造体１２３に接続する冗長な同一レベルの金属ビア８０部分とを含むＭ３金属配線構造体６０を含むＭ３メタライゼーション構造体１９と、後続の構造体を下層のＭ１金属レベル構造体１１９に接続するための別の独立したＭ３レベル・スーパー・ビア８５と、さらなるＭ３金属構造体８１と、Ｍ３金属構造体９０を下層のＭ２金属構造体１２５に接続するための金属ビア接続９５および、反対の端部において、Ｍ３金属構造体９０を別の下層のＭ２金属構造体１２６に接続するための別の金属ビア接続９８を含むさらなるＭ３金属構造体９０とを含む。

【0037】

図２Ｉは、図２Ｈに示す結果として得られた構造体５００と全く同じ構造体であるが、図１Ｂの構造体１１を含む代替の実施形態の例示的な半導体デバイス構造体６００の例示的な断面図を示す。すなわち、図２Ｈの構造体５００と図２Ｉの構造体６００との唯一の違いは、形成されたダマシンＭ３Ｖ２金属ビア接続５０が、Ｍ３金属構造体３０とその下層のＭ２金属構造体２３との間に形成された唯一のビア接続である図１Ｂの形成された構造体１１を図２Ｉの構造体６００が含むこと、すなわち、Ｍ３金属構造体３０と下層のＭ２金属構造体２３との間に、サブトラクティブ・エッチング金属ビア２６を含んでいないため、同一レベルのビア接続冗長性が存在しないことである。図２Ｈおよび図２Ｉにおいて、Ｍ３金属構造体３０、３１、４０、６０、８５、８１、９０のすべての上面は、第２の層間絶縁膜材料層２０の上面と同一平面上にある。

【0038】

したがって、図２Ａ～図２Ｉは、本発明の実施形態によるＩＣチップを形成するための方法のステップを強調している。これらの強調されているステップは、デュアル・ダマシン・エッチング技術からの下部ビアおよび上部ビア・サブトラクティブ・エッチングを使用した冗長な同一ビア・レベル形成を含む半導体デバイス構造体をもたらす。実施形態では、図１Ｂに示すように、同一レベルの冗長性ビアのオプションは任意選択である。デュアル・ダマシン処理を使用した冗長な同一ビア・レベル接続の提供は、抵抗および容量性の性能を改善する。さらなる強調された方法のステップは、サブトラクティブ金属レベル・ビア形成をバイパスする直接スーパー・ビア接続を含む半導体デバイス構造体をもたらす。これらの強調された方法のステップは、ビア配置を改善し、メモライゼーションによる二重ビア・パターニングを避けることによって、設計の柔軟性を高める。方法のステップのこれらの適用は、より短く、より多くの直接相互接続ルーチンでデバイスの占有スペースをさらに減少させ、ビア接続の高さの減少およびより短い金属接続という利点をさらに提供する。このような方法のステップおよび結果として得られたＩＣ装置構造体は、ＩＣチップの利用されていないスペースを利用し、デバイス性能に悪影響を与えることなくＩＣチップのさらなるサイズ減少を可能にする。

【0039】

図１Ａおよび図１Ｂならびに図２Ａ～図２Ｉは、本発明の特定の実施形態による例示的な構造および処理ステップを例示的に示しているが、当業者であれば、上記の説明により、特定の適用要件への適合のためにそのような構造または処理ステップを容易に修正できることは明らかである。

【0040】

したがって、本発明は、上記で例示した特定の実施形態に限定されるものではなく、むしろ、他の修正、変形、応用、および実施形態へ有用性において拡張するものであり、したがって、そのような他のすべての修正、変形、応用、および実施形態は、本発明の範囲内であるとみなされるべきであると認識されるべきである。

【図1A】

【図1B】

【図2A】

【図2B】

【図2C】

【図2D】

【図2E】

【図2F】

【図2G】

【図2H】

【図2I】

【国際調査報告】