特表2024-541079マルチチップイジングマシンアーキテクチャのためのシステム及び方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-11-06
(54)【発明の名称】マルチチップイジングマシンアーキテクチャのためのシステム及び方法
(51)【国際特許分類】
G06N 3/063 20230101AFI20241029BHJP
G06N 99/00 20190101ALI20241029BHJP
G06N 3/047 20230101ALI20241029BHJP
【ＦＩ】
G06N3/063
G06N99/00 180
G06N3/047
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2024529216
(86)(22)【出願日】2022-11-22
(85)【翻訳文提出日】2024-05-15
(86)【国際出願番号】 US2022080325
(87)【国際公開番号】W WO2023211517
(87)【国際公開日】2023-11-02
(31)【優先権主張番号】63/281,944
(32)【優先日】2021-11-22
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．ＰＹＴＨＯＮ
２．ＶＩＳＵＡＬ ＢＡＳＩＣ
３．ＥＴＨＥＲＮＥＴ
(71)【出願人】
【識別番号】508144129
【氏名又は名称】ユニバーシティ オブ ロチェスター
(74)【代理人】
【識別番号】100099759
【弁理士】
【氏名又は名称】青木 篤
(74)【代理人】
【識別番号】100123582
【弁理士】
【氏名又は名称】三橋 真二
(74)【代理人】
【識別番号】100112357
【弁理士】
【氏名又は名称】廣瀬 繁樹
(74)【代理人】
【識別番号】100114018
【弁理士】
【氏名又は名称】南山 知広
(74)【代理人】
【識別番号】100153729
【弁理士】
【氏名又は名称】森本 有一
(72)【発明者】
【氏名】マイケル ホアン
(72)【発明者】
【氏名】アンシュジ シャーマ
(72)【発明者】
【氏名】リチャード アフォアクワ
(57)【要約】
スケーラブルなイジングマシンシステムは、複数のチップであって、各チップは複数のＮノードを含み、各ノードはコンデンサ、陽端子、及び陰端子を含む、複数のチップと、Ｎロウ及びＭカラムに配置された複数のＮ×Ｍ接続ユニットであって、各接続ユニットは１セットの再構成可能な抵抗接続部を含み、各接続ユニットは再構成可能な抵抗接続部を介して１対のＮノードを接続するように構成可能である、複数のＮ×Ｍ接続ユニットと、複数の相互接続部であって、複数のチップの各チップは少なくとも１つの相互接続部を介して複数のチップのすべての他のチップに通信可能に接続される、複数の相互接続部とを含む。結合スピン系のハミルトニアンを計算する方法も開示される。
【選択図】なし
【選択図】なし
【特許請求の範囲】
【請求項1】
複数のチップを含む、スケーラブルなイジングマシンシステムであって、各チップは、
複数のＮノードであって、各ノードはコンデンサ、陽端子、及び陰端子を有する、前記複数のＮノードと、
Ｎロウ及びＭカラムに配置された複数のＮ×Ｍ接続ユニットであって、各接続ユニットは再構成可能な抵抗接続部のセットを有し、各接続ユニットは前記再構成可能な抵抗接続部を介して前記Ｎノードの対を接続するように構成可能である、前記複数のＮ×Ｍ接続ユニットと、
複数の相互接続部であって、前記複数のチップの各チップは少なくとも１つの相互接続部を介して前記複数のチップの他のすべてのチップと通信可能に接続される、前記複数の相互接続部と、
を含む、前記スケーラブルなイジングマシンシステム。
【請求項2】
前記複数のチップは２次元アレイに配置される、請求項１に記載のスケーラブルなイジングマシンシステム。
【請求項3】
前記複数のチップは３次元アレイに配置される、請求項１に記載のスケーラブルなイジングマシンシステム。
【請求項4】
前記複数のチップは少なくとも１つの正方形アレイに配置される、先行請求項のいずれかに記載のスケーラブルなイジングマシンシステム。
【請求項5】
前記複数の相互接続部のうちの少なくとも１つの相互接続部は無線データ接続部を含む、先行請求項のいずれかに記載のスケーラブルなイジングマシンシステム。
【請求項6】
各チップは、少なくとも１サブセットの前記Ｎノードの状態情報をデジタルで格納するように構成されたデータバッファをさらに含む、先行請求項のいずれかに記載のスケーラブルなイジングマシンシステム。
【請求項7】
Ｎ＝Ｍである、先行請求項のいずれかに記載のスケーラブルなイジングマシンシステム。
【請求項8】
各接続ユニットは、２つの陽端子であって、それぞれが前記複数のノード内の異なるノードの前記陽端子に接続される、前記２つの陽端子と、２つの陰端子であって、それぞれが前記複数のノードの異なるノードの前記陰端子に接続される、前記２つの陰端子とを含む、先行請求項のいずれかに記載のスケーラブルなイジングマシンシステム。
【請求項9】
前記複数の相互接続部のうちの少なくとも１つの相互接続部は、前記相互接続部を接続する、または切断するように構成されたスイッチを含む、先行請求項のいずれかに記載のスケーラブルなイジングマシンシステム。
【請求項10】
少なくとも１つのチップは、前記ノードを接続するための再構成可能な接続ファブリックをさらに含む、先行請求項のいずれかに記載のスケーラブルなイジングマシンシステム。
【請求項11】
各チップは、バッファメモリ、プロセッサ、及び命令が格納された非一時的なコンピュータ可読媒体をさらに含み、前記命令は、前記プロセッサによって実行されると、ノード状態を前記バッファメモリに格納し、前記バッファメモリからノード状態を取得する、先行請求項のいずれかに記載のスケーラブルなイジングマシンシステム。
【請求項12】
前記命令は、より大きいタスクをバッチモードで実行するために、あるチップからその次のチップへノード状態をシーケンスで伝送するステップをさらに含む、先行請求項のいずれかに記載のスケーラブルなイジングマシンシステム。
【請求項13】
各バッファメモリは、前記スケーラブルなイジングマシンシステム内の少なくとも１サブセットの前記状態のバッファリングされたコピーを格納するのに十分である、先行請求項のいずれかに記載のスケーラブルなイジングマシンシステム。
【請求項14】
各バッファメモリは、前記スケーラブルなイジングマシンシステム内のすべての前記状態のバッファリングされたコピーを格納するのに十分である、先行請求項のいずれかに記載のスケーラブルなイジングマシンシステム。
【請求項15】
結合スピン系のハミルトニアンを計算する方法であって、複数のチップを含むスケーラブルなイジングマシンシステムを提供することであって、各チップは、
複数のＮノードであって、各ノードはコンデンサ、陽端子、及び陰端子を有し、前記コンデンサでの電荷はスピンを表す、前記複数のＮノードと、
Ｎロウ及びＭカラムに配置された複数のＮ×Ｍ接続ユニットであって、各接続ユニットは再構成可能な抵抗接続部のセットを有し、各接続ユニットは前記再構成可能な抵抗接続部を介して前記Ｎノードの対を接続するように構成可能である、前記複数のＮ×Ｍ接続ユニットと、
を含む、前記提供することと、
前記複数のチップを相互接続部のセットを介して互いに接続することと、
前記結合スピン系をサブシステムのセットにセグメント化し、前記複数のチップの各チップを前記サブシステムのセットの１サブシステムによって構成することと、
すべての前記サブシステムを計算することによって前記結合スピン系の前記ハミルトニアンを計算することと、
を含む、前記方法。
【請求項16】
前記サブシステムを少なくとも部分的にシーケンスで計算することを含む、請求項１５に記載の方法。
【請求項17】
前記サブシステムを同時に計算することを含む、請求項１５に記載の方法。
【請求項18】
前記ノードの少なくとも１サブセットの状態をバッファメモリに格納することをさらに含む、先行請求項のいずれかに記載の方法。
【請求項19】
ノード状態の１サブセットを１つのチップから別のチップに伝送することをさらに含む、先行請求項のいずれかに記載の方法。
【請求項20】
前記複数のチップの各チップ上のバッファメモリにすべての前記ノードの状態を格納することをさらに含む、先行請求項のいずれかに記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
関連出願の相互参照
本出願は、２０２１年１１月２２日に出願された米国仮出願第６３／２８１，９４４号に対する優先権を主張するものであり、その全体が参照により本明細書に組み込まれる。
本出願は、２０２１年１１月２２日に出願された米国仮出願第６３／２８１，９４４号に対する優先権を主張するものであり、その全体が参照により本明細書に組み込まれる。
【0002】
連邦政府資金による研究開発の記載
本発明は、Ｄｅｆｅｎｓｅ Ａｄｖａｎｃｅｄ Ｒｅｓｅａｒｃｈ Ｐｒｏｊｅｃｔｓ Ａｇｅｎｃｙから授与されたＨＲ００１１２０９００１２に基づく政府支援により行われた。米国政府は、本発明に一定の権利を有する。
本発明は、Ｄｅｆｅｎｓｅ Ａｄｖａｎｃｅｄ Ｒｅｓｅａｒｃｈ Ｐｒｏｊｅｃｔｓ Ａｇｅｎｃｙから授与されたＨＲ００１１２０９００１２に基づく政府支援により行われた。米国政府は、本発明に一定の権利を有する。
【背景技術】
【0003】
自然は何十年にもわたって多くの問題解決手法にインスピレーションを与えてきた。最近では、研究者は自然を利用して問題を直接解決することにますます注目している。イジングマシンはその好例であり、数多くの研究プロトタイプがあり、また多くの設計コンセプトが存在する。イジングマシンは、ＮＰ完全問題の族をマッピングし、従来のアルゴリズムよりもはるかに速い速度で、場合によってはノイマン型コンピュータの数分の１のエネルギーコストで競合解を導出することができる。
【0004】
ただし、物理イジングマシンの問題解決容量は固定されていることが多い。サポートがなければ、より大きい問題はまったく解くことができない。最新技術はソフトウェアベースの分割統治戦略である。Ｎ個超のスピン変数の問題は、Ｎ個以下のスピンの一連の部分問題に変換され、マシンに投入される。イジングマシンに関する限り、問題はマシンの容量にも当てはまる。本明細書でさらに説明されるように、このタイプのサポートでは、パフォーマンスが高いイジングマシンを使用する利点はすぐになくなる。劣化は基本的なものによって起こるため、ソフトウェア最適化によって改善されることができない。
【0005】
本明細書では、基本的にスケーラブルなマシンアーキテクチャを開示する。言い換えれば、各マシンは、単純な問題を解くために独立して作用することも、またはより大きい問題を解くために群にまとめて作用することもできる。後者のモードでは、マシンは外部スピンを明示的に認識し、チップ内スピンとチップ間スピンとの両方の結合を実装する。
【発明の概要】
【0006】
一態様では、スケーラブルなイジングマシンシステムは、複数のチップであって、各チップは複数のＮノードを含み、各ノードはコンデンサ、陽端子、及び陰端子を含む、複数のチップと、Ｎロウ及びＭカラムに配置された複数のＮ×Ｍ接続ユニットであって、各接続ユニットは１セットの再構成可能な抵抗接続部を含み、各接続ユニットは再構成可能な抵抗接続部を介して１対のＮノードを接続するように構成可能である、複数のＮ×Ｍ接続ユニットと、複数の相互接続部であって、複数のチップの各チップは少なくとも１つの相互接続部を介して複数のチップのすべての他のチップに通信可能に接続される、複数の相互接続部とを含む。
【0007】
一実施形態では、複数のチップは２次元アレイに配置される。一実施形態では、複数のチップは３次元アレイに配置される。一実施形態では、複数のチップは少なくとも１つの正方形アレイに配置される。一実施形態では、複数の相互接続部のうちの少なくとも１つの相互接続部は無線データ接続部を含む。一実施形態では、各チップは、少なくとも１サブセットのＮノードの状態情報をデジタルで格納するように構成されたデータバッファをさらに含む。一実施形態では、Ｎ＝Ｍである。
【0008】
一実施形態では、各接続ユニットは、２つの陽端子であって、それぞれが複数のノード内の異なるノードの陽端子に接続される、２つの陽端子と、２つの陰端子であって、それぞれが複数のノードの異なるノードの陰端子に接続される、２つの陰端子とを含む。一実施形態では、複数の相互接続部のうちの少なくとも１つの相互接続部は、相互接続部を接続する、または切断するように構成されたスイッチを含む。一実施形態では、少なくとも１つのチップは、ノードを接続するための再構成可能な接続ファブリックをさらに含む。一実施形態では、各チップは、バッファメモリ、プロセッサ、及び命令が格納された非一時的なコンピュータ可読媒体をさらに含み、これら命令は、プロセッサによって実行されると、ノード状態をバッファメモリに格納し、バッファメモリからノード状態を取得する。
【0009】
一実施形態では、命令は、より大きいタスクをバッチモードで実行するために、あるチップからその次のチップへノード状態をシーケンスで伝送するステップをさらに含む。一実施形態では、各バッファメモリは、スケーラブルなイジングマシンシステム内の少なくとも１サブセットの状態のバッファリングされたコピーを格納するのに十分である。一実施形態では、各バッファメモリは、スケーラブルなイジングマシンシステム内のすべての状態のバッファリングされたコピーを格納するのに十分である。
【0010】
一態様では、結合スピン系のハミルトニアンを計算する方法は、複数のチップを有するスケーラブルなイジングマシンシステムを提供することであって、各チップは複数のＮノードであって、各ノードはコンデンサ、陽端子、及び陰端子を有し、コンデンサでの電荷はスピンを表す、複数のＮノードと、Ｎロウ及びＭカラムに配置された複数のＮｘＭ接続ユニットであって、各接続ユニットは再構成可能な抵抗接続部のセットを有し、各接続ユニットは再構成可能な抵抗接続部を介して１対のＮノードを接続するように構成可能である、複数のＮｘＭ接続ユニットとを有する、提供することと、１セットの相互接続部を介して複数のチップを互いに接続することと、結合スピン系を１セットのサブシステムにセグメント化し、複数のチップの各チップをその１セットのサブシステムの１サブシステムによって構成することと、すべてのサブシステムを計算することによって結合スピン系のハミルトニアンを計算することとを含む。
【0011】
一実施形態では、方法は、サブシステムを少なくとも部分的にシーケンスで計算することを含む。一実施形態では、方法は、サブシステムを同時に計算することを含む。一実施形態では、方法は、少なくとも１サブセットのノードの状態をバッファメモリに格納することを含む。一実施形態では、方法は、１サブセットのノード状態をあるチップから別のチップに伝送することを含む。一実施形態では、方法は、複数のチップの各チップ上のバッファメモリにすべてのノードの状態を格納することを含む。
【0012】
前述の目的及び特徴、ならびに他の目的及び特徴は、以下の説明及び添付の図面を参照することにより明らかになる。これらの図面は、本発明の理解を提供するために含まれ、本明細書の一部を構成するものであり、同様の数字は同様の要素を表す。
【図面の簡単な説明】
【0013】
【図1】例示的なコンピューティングデバイスである。
【図2】Ａ及びＢは、グラフサイズに対する高速化のグラフである。
【図3】例示的なマルチノードチップの図である。
【図4】結合ユニットの概略図である。
【図5A】例示的なマルチチップアーキテクチャの図である。
【図5B】例示的なマルチチップアーキテクチャの図である。
【図6】行列にマッピングされた例示的な図である。
【図7】例示的なマルチチップアーキテクチャである。
【図8】例示的な再構成可能なマルチノードアーキテクチャの図である。
【図9】３次元アレイに配置された例示的なマルチチップアーキテクチャの図である。
【図10】Ａ及びＢは、異なるエポックサイズに対するエネルギーの無知に勝るサプライズのグラフである。
【図11】例示的なバッチ処理アーキテクチャの図である。
【図12】様々なアーキテクチャの実行時間のグラフである。
【図13】様々なアーキテクチャの実行時間のグラフである。
【図14A】実行時間にわたる反転及びビット変化のグラフである。
【図14B】異なるエポックサイズにわたる平均の反転及びビット変化のグラフである。
【図15】Ａ及びＢは、実行時間にわたる計算結果のグラフである。
【図16A】実行時間にわたる誘起スピン反転のグラフである。
【図16B】エポック時間にわたる誘起スピン反転の平均割合のグラフである。
【発明を実施するための形態】
【0014】
本発明の図面及び説明は、本発明の明確な理解に関連する要素を図示するために簡略化されているが、明確化のために、関連するシステム及び方法に見られる他の多くの要素を省略していることを理解されたい。当業者であれば、本発明を実施する際に他の要素及び／またはステップが望ましい及び／または必要であると認識することができる。しかしながら、そのような要素及びステップは、当該技術分野で良く知られており、また本発明のより良い理解を促進するものではないため、そのような要素及びステップについての説明は本明細書では提供されない。本明細書の開示は、当業者に公知のこのような要素及び方法に対するすべての変動及び修正を対象とする。
【0015】
別途定義されない限り、本明細書で使用されるすべての技術用語及び科学用語は、本発明が属する当業者が一般に理解する意味と同一の意味を有する。本明細書に記載のものと同様もしくは同等の任意の方法及び物質が本発明の実施または試験において使用され得るが、例示的な方法及び材料は、以下に記載される。
【0016】
本明細書で使用される場合、次の用語のそれぞれは、この節においてそれに関連付けられた意味を有する。
【0017】
本明細書で使用される場合、冠詞「ａ」及び「ａｎ」は、冠詞の文法上の目的語のうちの１つまたは複数（すなわち、少なくとも１つ）を言う。例として、「（ａｎ）要素」は、１つ以上の要素を意味する。
【0018】
本明細書では、量、時間的持続時間などの測定可能な値に言及する際に使用される「約」は、そのような変動が適切であるとして、特定の値から±２０％、±１０％、±５％、±１％、及び±０．１％の変動を包含することを意味する。
【0019】
本開示を通じて、本発明の様々な態様を範囲形式で表すことができる。範囲形式の記述は、単に便宜及び簡略化のためのものであり、本発明の範囲に対する柔軟性のない制限と解釈されるべきではないことを理解されたい。したがって、範囲の記述は、可能なすべてのより狭い範囲及びその範囲内の個々の数値を具体的に開示したものとみなされるべきである。例えば、１～６などの範囲の記述は、１～３、１～４、１～５、２～４、２～６、３～６などといったより狭い範囲、ならびに該範囲に含まれる個々の数値、例えば１、２、２．７、３、４、５、５．３、６ならびにその間の全体的及び部分的な増分を具体的に開示したものとみなされるべきである。これは、範囲の幅に関係なく適用される。
【0020】
本発明のいくつかの態様では、本明細書で提供される命令を実行するソフトウェアは、非一時的なコンピュータ可読媒体に格納されてもよく、ソフトウェアは、プロセッサ上で実行されると、本発明のステップの一部またはすべてを実行する。
【0021】
本発明の態様は、コンピュータソフトウェアで実行されるアルゴリズムに関する。特定の実施形態は、特定のプログラミング言語で書き込まれるように、または特定のオペレーティングシステムもしくはコンピューティングプラットフォーム上で実行されるように説明される場合があるが、本発明のシステム及び方法が、いかなる特定のコンピューティング言語、プラットフォーム、またはそれらの組み合わせにも限定されるものではないことが理解される。本明細書で説明されるアルゴリズムを実行するソフトウェアは、Ｃ、Ｃ＋＋、Ｃ＃、Ｏｂｊｅｃｔｉｖｅ－Ｃ、Ｊａｖａ（登録商標）、ＪａｖａＳｃｒｉｐｔ（登録商標）、ＭＡＴＬＡＢ（登録商標）、Ｐｙｔｈｏｎ、ＰＨＰ、Ｐｅｒｌ、Ｒｕｂｙ、またはＶｉｓｕａｌ Ｂａｓｉｃを含むがこれらに限定されない、当技術分野で知られている任意のプログラミング言語で書き込まれても、コンパイルされても、または解釈されてもよい。さらに、本発明の素子がサーバ、クラウドインスタンス、ワークステーション、シンクライアント、モバイルデバイス、組み込みマイクロコントローラ、テレビ、または当技術分野で知られている他の任意の適切なコンピューティングデバイスを含むがこれらに限定されない、任意の許容可能なコンピューティングプラットフォーム上で実行され得ることが理解される。
【0022】
本発明の一部は、コンピューティングデバイス上で実行するソフトウェアとして説明される。本明細書で説明されるソフトウェアは、１つの特定のコンピューティングデバイス（例えば、専用サーバまたはワークステーション）上で動作するものとして開示される場合があるが、当技術分野では、ソフトウェアが本質的にポータブルであり、そのうえ専用サーバ上で実行するほとんどのソフトウェアも、本発明の目的のために、デスクトップもしくはモバイルデバイス、ラップトップ、タブレット、スマートフォン、時計、ウェアラブル電子機器もしくは他のワイヤレスデジタル／携帯電話、テレビ、クラウドインスタンス、組み込みマイクロコントローラ、シンクライアントデバイス、または当技術分野で知られている他の任意の適切なコンピューティングデバイスを含む広範囲のデバイスのいずれかで実行され得ることが理解される。
【0023】
同様に、本発明の一部は、様々な無線または有線コンピュータネットワークを介して通信するものとして説明される。本発明の目的上、「ネットワーク」、「ネットワーク化された」、及び「ネットワーク化する」という言葉は、有線Ｅｔｈｅｒｎｅｔ、光ファイバ接続、様々な８０２．１１規格のいずれかを含む無線接続、３Ｇ、４Ｇ／ＬＴＥ、もしくは５ＧネットワークなどのセルラーＷＡＮインフラストラクチャ、Ｂｌｕｅｔｏｏｔｈ（登録商標）、Ｂｌｕｅｔｏｏｔｈ（登録商標）低エネルギー（ＢＬＥ）、もしくはＺｉｇｂｅｅ（登録商標）通信リンク、またはある電子デバイスが別の電子デバイスと通信することができる任意の他の方法を包含するものと理解される。いくつかの実施形態では、本発明のネットワーク化部分の素子は、仮想プライベートネットワーク（ＶＰＮ）を介して実装され得る。
【0024】
図１及び以下の説明は、本発明を実施し得る適切なコンピューティング環境の簡単で一般的な説明を提供することを意図したものである。本発明はコンピュータのオペレーティングシステム上で実行するアプリケーションプログラムと組み合わせて実行するプログラムモジュールの一般的な文脈で上記に説明されているが、当業者であれば、本発明が他のプログラムモジュールと組み合わせて実施されてもよいことを認識するであろう。
【0025】
概して、プログラムモジュールは、特定のタスクを実施するまたは特定の抽象的なデータタイプを実装する、ルーチン、プログラム、コンポーネント、データ構造体、及び他のタイプの構造体を含む。さらに、当業者であれば、本発明はハンドヘルドデバイス、マルチプロセッサシステム、マイクロプロセッサベースまたはプログラマブル家庭用電化製品、ミニコンピュータ、メインフレームコンピュータなどを含む他のコンピュータシステム構成で実施されてもよい。本発明は、通信ネットワークを介してリンクされたリモート処理デバイスによってタスクが実行される分散コンピューティング環境でも実施されてもよい。分散コンピューティング環境では、プログラムモジュールは、ローカルとリモートとの両方のメモリストレージデバイスに位置していてもよい。
【0026】
図１は、本発明の様々な実施形態を実施するためのコンピュータ１００の例示的なコンピュータアーキテクチャを示す。図１に示されるコンピュータアーキテクチャは、中央処理装置１５０（「ＣＰＵ」）、ランダムアクセスメモリ１１０（「ＲＡＭ」）及び読み出し専用メモリ（「ＲＯＭ」）１１５を含むシステムメモリ１０５、ならびにシステムメモリ１０５をＣＰＵ１５０に結合するシステムバス１３５を含む、従来のパーソナルコンピュータを示す。起動中などに、コンピュータ内の素子間で情報を転送するのを補助する、基本的なルーチンを含む、基本入力／出力システムは、ＲＯＭ１１５に格納される。コンピュータ１００は、オペレーティングシステム１２５、アプリケーション／プログラム１３０、及びデータを格納するためのストレージデバイス１２０をさらに含む。
【0027】
ストレージデバイス１２０は、バス１３５に接続されたストレージコントローラ（図示せず）を介してＣＰＵ１５０に接続される。ストレージデバイス１２０及びそれに関連するコンピュータ可読媒体は、コンピュータ１００に不揮発性ストレージを提供する。本明細書に含まれるコンピュータ可読媒体の説明は、ハードディスクまたはＣＤ－ＲＯＭドライブなどのストレージデバイスに言及しているが、当業者であれば、コンピュータ可読媒体がコンピュータ１００によってアクセスされることができる任意の利用可能な媒体であることができることを理解されたい。
【0028】
例として、限定するものではないが、コンピュータ可読媒体は、コンピュータ記憶媒体を含み得る。コンピュータ記憶媒体は、コンピュータ可読命令、データ構造、プログラムモジュール、またはその他のデータ等の情報を記憶するために、任意の方法、または技術で実装される、揮発性、及び不揮発性、着脱可能、及び固定媒体を含む。コンピュータ記憶媒体は、これに限定されないが、ＲＡＭ、ＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリもしくは他のソリッドステートメモリ技術、ＣＤ‐ＲＯＭ、ＤＶＤもしくは他の光記憶装置、磁気カセット、磁気テープ、磁気ディスク記憶装置もしくは他の磁気記憶デバイス、またはコンピュータによってアクセスされ得る所望の情報を記憶するために使用され得る、任意の他の媒体を含む。
【0029】
本発明の様々な実施形態によれば、コンピュータ１００は、インターネットまたはイントラネットなどのＴＣＰ／ＩＰネットワークのような、ネットワーク１４０を介したリモートコンピュータへの論理接続部を使用するネットワーク化環境で動作し得る。コンピュータ１００は、バス１３５に接続されたネットワークインタフェースユニット１４５を介してネットワーク１４０に接続し得る。ネットワークインタフェースユニット１４５が他のタイプのネットワーク及びリモートコンピュータシステムに接続するためにも利用され得ることを理解されたい。
【0030】
またコンピュータ１００は、キーボード、マウス、タッチスクリーン、カメラ、マイクロフォン、コントローラ、ジョイスティック、または他のタイプの入力デバイスを含む、いくつかの入出力デバイス１６０からの入力を受信して処理するための入出力コントローラ１５５を含んでもよい。同様に、入出力コントローラ１５５は、表示画面、プリンタ、スピーカ、または他のタイプの出力デバイスに出力を提供し得る。コンピュータ１００は、光ファイバ、Ｅｔｈｅｒｎｅｔ、もしくは銅線を含むがこれらに限定されない有線接続、またはＷｉ－Ｆｉ、Ｂｌｕｅｔｏｏｔｈ（登録商標）、近距離無線通信（ＮＦＣ）、赤外線を含むがこれらに限定されない無線手段、またはその他の適切な有線もしくは無線接続を介して入出力デバイス１６０に接続することができる。
【0031】
簡単に上述されるように、いくつかのプログラムモジュール及びデータファイルは、ネットワーク化コンピュータの動作を制御するのに適したオペレーティングシステム１２５を含む、コンピュータ１００のストレージデバイス１２０及び／またはＲＡＭ１１０に格納され得る。ストレージデバイス１２０及びＲＡＭ１１０は、１つまたは複数のアプリケーション／プログラム１３０も格納し得る。特に、ストレージデバイス１２０及びＲＡＭ１１０は、ユーザに様々な機能を提供するためのアプリケーション／プログラム１３０を格納し得る。例えば、アプリケーション／プログラム１３０は、ワードプロセッシングアプリケーション、スプレッドシートアプリケーション、デスクトップパブリッシングアプリケーション、データベースアプリケーション、ゲームアプリケーション、インターネットブラウジングアプリケーション、電子メールアプリケーション、メッセージングアプリケーションなどのような多くのタイプのプログラムを含み得る。本発明の一実施形態によれば、アプリケーション／プログラム１３０は、ワードプロセッシング機能、スライドプレゼンテーション機能、スプレッドシート機能、データベース機能などを提供するための多機能ソフトウェアアプリケーションを含む。
【0032】
いくつかの実施形態では、コンピュータ１００は、コンピュータ１００の周囲の環境及びその内部の環境を監視するための様々なセンサ１６５を含むことができる。これらのセンサ１６５には、全地球測位システム（ＧＰＳ）センサ、感光センサ、ジャイロスコープ、磁力計、温度計、近接センサ、加速度計、マイクロフォン、バイオメトリックセンサ、気圧計、湿度センサ、放射線センサ、またはその他の任意の適切なセンサが含まれることができる。
【0033】
本明細書では、様々な実施形態において、３Ｄ集積化マルチチップイジングマシン、複数の「チップレット」がキャリア上に集積化されたマクロチップバージョン、いくつかの再構成可能なイジングマシンの汎用デジタル相互接続に基づいたシステム、及び相互接続型イジングマシンの様々な最適化手法が開示される。
【0034】
自然界で実行されるコンピューティングタスクの例には、微分方程式を解くこと、ランダムサンプリングを実行することなどが含まれる。これらの自然プロセスの一部は既に利用されている。例えば、トランジスタは、オン及びオフが可能であり、今日のほとんどのコンピュータの基礎となっている。しかし、これは、例えば問題全体を解決するために、自然の計算能力をより高いレベルで利用することとは異なっている。実際、いくつかの非常に強力なアルゴリズムは自然から着想を得たものである（Ｓ．Ｋｉｒｋｐａｔｒｉｃｋ，ｅｔ ａｌ．，Ｓｃｉｅｎｃｅ，ｖｏｌ．２２０，１９８３；Ｇ．Ｚａｍｅｓ，ｅｔ ａｌ．，Ｉｎｆｏｒｍａｔｉｏｎ Ｔｅｃｈｎｏｌｏｇｙ Ｊｏｕｒｎａｌ，１９８１；及びＤ．Ｈ．Ａｃｋｌｅｙ，ｅｔ ａｌ．，Ｃｏｇｎｉｔｉｖｅ ｓｃｉｅｎｃｅ，１９８５）。
【0035】
計算基板が自然を基礎とする場合には、特定の問題をノイマン型アーキテクチャにマッピングするよりも迅速かつ効率的に解くことができることは想像に難くない。このような努力の中で、最近急速な進歩を遂げているのがイジングマシンである。
【0036】
簡単に言えば、イジングマシンは、結合スピン系のための低エネルギー状態を探す。いくつかの問題（実際には、すべてのＮＰ完全問題）は、以下でさらに詳述されるように、イジング式の等価最適化問題として表すことができる。既存のイジングマシンは、その大部分がプロトタイプまたはコンセプトであるが、特定の問題に対する良好な性能及びエネルギー効率の見込みを既に示している。
【0037】
場合によっては、問題のサイズがマシンの容量を超えると、問題を特定のハードウェアにマッピングできなくなることがある。直観的には、何らかの分割統治形式を使用すると、より大きい問題を、所与のハードウェアの複数のインスタンスにマッピングすることができるより小さい部分問題に分割することが可能になるため、さらにイジングマシンの加速の恩恵を受けることができるはずである。既存の一例では、Ｄ－Ｗａｖｅ（Ｍ．Ｂｏｏｔｈ，ｅｔ ａｌ，Ｔｅｃｈｎｉｃａｌ Ｒｅｐｏｒｔ，２０１７）が採用したアルゴリズムでは、このような分割統治戦略を採用するシステムの効果的な高速化は、問題のサイズが増大するにつれて急速に低減する。例えば、５００ノードのマシンはフォンノイマンのソルバー（シミュレーテッドアニーリング）よりも６００，０００の高速化に達することができるが、同じマシンを使用して５２０ノードの問題を解くと、２５０の高速化しか達成しない。
【0038】
本開示には、単純な分割統治戦略によって提示された問題の議論が含まれる。このような戦略が基本的に「グルー」計算によってそのパフォーマンスが制限されることが示される。したがって、当技術分野では、そのようなグルーを不要にするためにゼロから設計されるマシンが必要とされている。いくつかの実施形態では、この目標を達成し得るハードウェア設計が本明細書に開示される。最後に、この設計が高いパフォーマンスを維持しながらより大きい問題を実際にスケーリングすることができ、シーケンシャルソルバーと比較して６桁を上回る高速化、そして最先端の計算アクセラレータと比較して２０００ｘを上回る高速化を達成することができることを示す実験データが提示される。
【0039】
イジングマシンの原理
イジングモデルは、結合スピン系のハミルトニアンを記述するために用いられる。スピンは１の自由度を有し、２つの値（＋１、－１）のうちのいずれかを取る。このシステムのエネルギーは、スピンのペアワイズ結合（Ｊｉｊ＝Ｊｊｉ）と、各スピンに対する何らかの外場（μ）の相互作用（ｈｉ）との関数である。その結果、ハミルトニアンは次のようになる：
イジングモデルは、結合スピン系のハミルトニアンを記述するために用いられる。スピンは１の自由度を有し、２つの値（＋１、－１）のうちのいずれかを取る。このシステムのエネルギーは、スピンのペアワイズ結合（Ｊｉｊ＝Ｊｊｉ）と、各スピンに対する何らかの外場（μ）の相互作用（ｈｉ）との関数である。その結果、ハミルトニアンは次のようになる：
【数1】
【0040】
このような式が与えられると、システムのどの状態（［σ１，σ２，．．．］）が最低エネルギーを有するかという最小化問題を述べることができる。そのようなハミルトニアンを有する物理システムは、当然ながら低エネルギー状態の方に傾向がある。あたかも自然が常に最小化問題を解こうとしているかのようであるが、これは決して簡単なことではない。
【0041】
実際、状態空間のカーディナリティはスピンの数によって指数関数的に増加し、最適化問題はＮＰ完全であり、これは、ＮＰ完全問題の元のリスト（Ｒ．Ｍ．Ｋａｒｐ，Ｓｐｒｉｎｇｅｒ ＵＳ，１９７２，ｐｐ．８５－１０３）の一部である、一般化された最大カット問題と容易に変換可能である。
【0042】
したがって、スピンの物理システムが何らかの形でプログラム可能な結合パラメータ（式１のＪｉｊとμｈｉ）を提供する場合、これは、イジング式（式１）で表すことができる最適化問題を解決するための専用コンピュータとして使用することができる。実際には、Ｋａｒｐ ＮＰ完全集合に含まれるすべての問題は、それらのイジング式が導出される（Ａ．Ｌｕｃａｓ，Ｆｒｏｎｔｉｅｒｓ ｉｎ Ｐｈｙｓｉｃｓ，２０１４）。また、問題が既にＱＵＢＯ（ｑｕａｄｒａｔｉｃ ｕｎｃｏｎｓｔｒａｉｎｅｄ ｂｉｎａｒｙ ｏｐｔｉｍｉｚａｔｉｏｎ：二次制約なしバイナリ最適化）式を有している場合、イジング式へのマッピングは、スピンにビットを置換するのと同じくらい簡単であり、即ち、σｉ＝２ｂｉ－１となる。
【0043】
イジング式にマッピングし得る問題のクラスが広範にわたるため、これらの問題を解決する自然ベースのコンピューティングシステムの構築は大きな注目を集めている。大まかに言えば、イジングマシンの設計は４つのステップを経る。
【0044】
（１）量子ビット（Ｒ．Ｈａｒｒｉｓ，ｅｔ ａｌ．，Ｐｈｙｓ．Ｒｅｖ．Ｂ，Ｊｕｌ２０１０）；ｔｈｅ ｐｈａｓｅ ｏｆ ａｎ ｏｐｔｉｃａｌ ｐｕｌｓｅ（Ｔ．Ｉｎａｇａｋｉ，ｅｔ ａｌ．，Ｓｃｉｅｎｃｅ，２０１６）；またはコンデンサの極性（Ｒ．Ａｆｏａｋｗａ，ｅｔ ａｌ．，２０２１ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｈｉｇｈ－Ｐｅｒｆｏｒｍａｎｃｅ Ｃｏｍｐｕｔｅｒ Ａｒｃｈｉｔｅｃｔｕｒｅ（ＨＰＣＡ），２０２１）であっても、スピンを表す物理変数を特定する。
【0045】
（２）結合のメカニズムと、係数をどのようにプログラムするかを特定する。
【0046】
（３）問題解決能力を、その動作理論（自然の「見えざる手」を明らかにする）と満足のいく実践結果の両方で実証する。
【0047】
（４）優れた機械指標（解決時間、エネルギー消費量、及び／または構築コスト）を実証する。
【0048】
重要なのは、異なるアプローチが異なる基本的なトレードオフを提供し得ることである。したがって、観察されたプロトタイプの事例に基づいて一般的なアプローチを評価することは時期尚早である。それにもかかわらず、本明細書に開示されるのは、注意事項が適切に理解されている限り、当業者がランドスケープの基本的な感覚を得るのを助けることができる、大雑把な特徴付けである。この特徴付けは決して包括的なものではない。特に、概念を明確にするために、ＧＰＵ、ＦＰＧＡ、またはＡＳＩＣを使用してノイマン型アルゴリズム（シミュレーテッドアニーリングまたはそのバリアント）を加速する多数の設計を、物理イジングマシンとしてではなく、加速シミュレーテッドアニーラとして扱う。
【0049】
量子アニーリング（ＱＡ）は、断熱性要件を緩和する（Ｓ．Ｂｏｉｘｏ，ｅｔ ａｌ．，Ｎａｔｕｒｅ ｐｈｙｓｉｃｓ，２０１４）という点で、断熱量子計算（ＡＱＣ）とは異なる。ＱＡには技術的にＡＱＣが部分集合として含まれているが、現在のＤ－Ｗａｖｅシステムは断熱ではない。言い換えれば、基底状態に達するという理論的な保証を有しない。基底状態の保証がなければ、量子ビットのイジング物理学は、代替のものよりも他の既知の利点を有さない。そして量子デバイスを使ってスピンを表すことは、おそらく最適ではないと主張できる。第一に、これらのデバイスは、ノイズに対してはるかに敏感であるため、２５ｋＷの動作電力のほとんどを消費する極低温動作条件を必要とする。第二に、量子ビットを結合させることは他のスピン形態を結合させることに比べて困難である可能性があり、これは、現在のマシンがローカル結合ネットワークを使用する理由を説明している。その結果、一般的なグラフのトポロジーの場合、これらの局所結合マシンに必要とされるノード数が二次関数的に増加し、Ｄ－Ｗａｖｅ２０００ｑ上の公称２０００ノードは、約６４個の有効ノードのみに相当する（Ｒ．Ｈａｍｅｒｌｙ，ｅｔ ａｌ．，Ｓｃｉｅｎｃｅ ａｄｖａｎｃｅｓ，２０１９；Ｒ．Ｈａｍｅｒｌｙ，ｅｔ ａｌ．，Ｄ－Ｗａｖｅ ２０００Ｑ ａｒＸｉｖ，２０１８）。
【0050】
コヒーレントイジングマシン（ＣＩＭ）は、いくつかの問題に対処する第２世代設計のものと考えることができる。（Ｔ．Ｉｎａｇａｋｉ，ｅｔ ａｌ．，Ｓｃｉｅｎｃｅ，２０１６）では、２０００ノードすべてを相互に結合することができ、明らかにこれまでで最も強力な物理イジングマシンとなる。例示的なＣＩＭは、スピンとして機能する特殊な光パルスを使用するため、室温下で動作することができ、消費電力はわずか約２００Ｗである。しかし、パルスは長さ１ｋｍの光ファイバに収めなければならず、このシステムでは厳しい温度安定性が要求されるため、何スピンも安定した動作状態を維持するのは困難である。２０００ノードを超えてスケーリングする取り組みはまだ成功していない。
【0051】
ＣＩＭの動作原理は蔵本モデル（Ｙ．Ｔａｋｅｄａ，ｅｔ ａｌ．，Ｑｕａｎｔｕｍ Ｓｃｉｅｎｃｅ ａｎｄ Ｔｅｃｈｎｏｌｏｇｙ，Ｎｏｖ ２０１７）によって観察できるので、理論的には他の発振器を用いても同様の目標を達成できる。これにより、第３世代といえる電子発振器ベースのイジングマシン（ＯＩＭ）が数多く開発された。これらのシステムは、スピンにＬＣタンク、及び結合ユニットとして（プログラム可能な）抵抗器を使用する。技術的には、発振器の位相は、（イジングモデルでは上または下の１自由度ではなく）ＸＹ平面にわたる２自由度のスピンに相当する。その結果、サブハーモニック注入同期（ＳＨＩＬ）（Ｋ．Ｃｈｏ，ｅｔ ａｌ．，Ｉｎｔｅｒｎａｔｉｏｎａｌ ｃｏｎｆｅｒｅｎｃｅ ｏｎ ａｒｔｉｆｉｃｉａｌ ｎｅｕｒａｌ ｎｅｔｗｏｒｋｓ．Ｓｐｒｉｎｇｅｒ，２０１１）などの制約を課してイジング式の問題を解くための追加のメカニズムが必要になる。これらの電子発振器ベースのイジングマシンは、機械指標の観点から、以前の設計よりも大幅に改善されている。確かに、それらの正確な電力消費及び動作速度は、選択された正確なインダクタンス及び容量に依存するため、桁違いの範囲にわたる可能性がある。ただし、電力消費が１～１０Ｗ程度のデスクトップサイズを実現することは困難ではなく、これは、電力消費が２００Ｗ～２５ｋＷのキャビネットサイズの機械よりも大幅に改善される。しかしながら、オンチップ・インテグレーションでは、インダクタはしばしば実用上の課題の原因となる。例えば、これらは、面積集約型であり、品質係数の低下や位相ノイズの増加といった望ましくない寄生性を有し、そのすべてが、数千のオンチップ発振器の間で周波数の均一性と位相の同期性を維持する際に実用上の課題を引き起こす。アーキテクチャが異なるもう１つの電子設計は、ＢＲＩＭ（Ｂｉｓｔａｂｌｅ Ｒｅｓｉｓｔｉｖｅｌｙ－ｃｏｕｐｌｅｄ Ｉｓｉｎｇ Ｍａｃｈｉｎｅ：双安定性抵抗的結合型イジングマシン）（Ｒ．Ａｆｏａｋｗａ，ｅｔ ａｌ．，２０２１ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｈｉｇｈ－Ｐｅｒｆｏｒｍａｎｃｅ Ｃｏｍｐｕｔｅｒ Ａｒｃｈｉｔｅｃｔｕｒｅ（ＨＰＣＡ），２０２１）である。ＢＲＩＭに関する追加の情報は、２０２１年４月１６日に出願されたＰＣＴ出願第ＰＣＴ／ＵＳ２０２１／０７０４０２号に見出すことができ、その内容全体が参照により本明細書に組み込まれる。
【0052】
ＢＲＩＭでは、スピンは、双安定になっているフィードバック回路によって電圧が制御されるコンデンサとして実装される。この設計はＣＭＯＳ互換であり、（位相ではなく）電圧を使用してスピンを表すため、計算タスク用の付加的なアーキテクチャサポートに対する簡単なインタフェースが可能となる。したがって、本明細書で開示された特定の実施形態では、ＢＲＩＭと同様のベースライン基板を使用する。本明細書では同じ原理が、グルーロジックの量が異なるすべてのイジングマシンに直接的に適用できることに留意されたい。
【0053】
現在のほとんどの（物理）イジングマシンでは、問題がハードウェアに適合する場合、ノイマン型コンピューティングと比較して大幅な高速化及びエネルギー利得が期待され得る。ただし、問題がマシンの容量を超える場合に何が起こるかについてはほとんど議論されていない。マッピングされることができる問題の一部に比例して、マシンが依然として加速することができると想定することは理解できる。本明細書でさらに議論されるように、現実には、マシンの容量を超えた問題については、ほとんどまたはまったく利益が期待されていない。
【0054】
まず、Ｄ－Ｗａｖｅのシステムで採用されているアプローチについて議論する。同社のシステムは市販されている唯一のイジングマシンプラットフォームであるため、その解は最先端であり、あらゆる比較のベースラインでもある。次いで、基本原理から始めて、分割統治戦略の詳細について議論してから、解くべき部分問題が互いに厳密には独立していないため、並列化が困難になるという問題について議論する。
【0055】
Ｄ－Ｗａｖｅのツール（Ｍ．Ｂｏｏｔｈ，ｅｔ ａｌ．，Ｔｅｃｈｎｉｃａｌ Ｒｅｐｏｒｔ，２０１７）を使用すると、どのようなイジングマシンを使用しても、そのハードウェア容量を超える問題を解くことができる。このようなシステムのパフォーマンスを確認するために （読者の便宜のため、アルゴリズムは付属書類に複製されている）、ＢＲＩＭモデルがイジングマシンとして使用される。一般的な戦略はどのイジングマシンでも機能するはずであるが、ＢＲＩＭは開示された研究に多くの実用的な利点を提供する。まず、全対全結合を提供する。これは、ｎノードのマシンがｎノードの任意のグラフをマッピングすることができることを意味する。多くのマシンは、多数の公称ノードを提供するが、近傍結合のみを提供する（Ｒ．Ｈａｒｒｉｓ，ｅｔ ａｌ．，Ｐｈｙｓ．Ｒｅｖ．Ｂ，Ｊｕｌ ２０１０；Ｍ．Ｙａｍａｏｋａ，ｅｔ ａｌ．，２０１５ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ－Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ－（ＩＳＳＣＣ）Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ，Ｆｅｂ２０１５；及びＴ．Ｔａｋｅｍｏｔｏ，ｅｔ ａｌ．，ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ－Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ，Ｆｅｂｒｕａｒｙ２０１９を参照）。一般的なｎノードグラフは、Ｏ（ｎ２）個の結合パラメータを有する。したがって、このようなグラフをマッピングするには、局所結合マシンにＯ（ｎ２）ノードが必要である。
【0056】
第二に、スケーラブルなイジングマシンのアーキテクチャサポートについては後で検討するが、ＢＲＩＭのＣＭＯＳ互換性は設計の大幅な柔軟性を提供する。
【0057】
図２Ａ及び図２Ｂでは、問題のサイズがマシンの容量を超えて増大するにつれて、５００ノードのイジングマシンが高速化することが示される。図２Ａ及び図２Ｂを参照すると、５００スピンＢＲＩＭだけでなくサポート用のシーケンシャルコンピュータも使用した２つのｄ－ｎ－ｃアルゴリズム（Ｄ－Ｗａｖｅ及び本明細書で開示された別のもの）の高速化が示される。図２Ａは、テストしたすべてのグラフの高速化を示す。図２Ｂは、グラフサイズ５００から５２０までのセグメントを拡大したものである。
【0058】
測定の詳細は、定性的なレッスンに影響しないため無視される。この図から、２つのことがわかる。第一に、問題が大きくなってもマシン内に収まる場合、イジングマシンの高速化が向上する。明らかに、より大きいハードウェア容量が望ましい。ただし、この図は第二の、おそらくより重要な点、すなわち、問題がハードウェアの許容量を超えるとすぐに、高速化が急激にクラッシュすることを示している（図２Ｂ）。高速化が低下するのは驚くべきことではない。驚くべきことは、その量と速さである。当然のことながら、これの一部はＤ－Ｗａｖｅツールの特定の実施態様によるものである。したがって、代替案が作成されたが、その結果（図２Ａに示す）はわずかな改善にすぎない。図２Ａの急激な低下は、次に議論される根本的な理由によるものである。
【0059】
ユーザは、ネットワーク経由でソルバーＡＰＩ（ＳＡＰＩ）を使用してＤ－Ｗａｖｅシステムとインタラクトする。ジョブはＳＡＰＩサーバキューにサブミットされる。次に、ジョブはワーカに割り当てられ、ワーカによって従来のプロセッサ上で実行されると、量子プロセッサへの命令をサブミットし、量子プロセッサから結果を受信し、必要に応じて結果を後処理し、結果を送信してユーザに返す機能を担う。
【0060】
アルゴリズムの一般的なアイデア（下記のアルゴリズム１を参照）は簡単である：状態の一部が固定されたままである場合、元のＱＵＢＯ問題は、ソルバーに投入される（１８行目）ことができるより小さい部分問題に変換される（１５行目のｓｕｂＱｕｂｏ）。状態ベクトルの様々な部分（１５行目から２１行目）に対してこのアクションを繰り返すと、アルゴリズムの１パスが構成される。より良い結果を得るために、複数のパスが実行される（ｗｈｉｌｅループは１４行目で開始される）。以下のアルゴリズム２は、より効率的な開示され、改良されたアプローチを示している。
アルゴリズム１ Ｄ－ＷＡＶＥ分割統治アルゴリズム
１： Ｉｎｐｕｔ： ＱＵＢＯ ｉｎｓｔａｎｃｅ
２： ＃Ｖ ｂｅｓｔ， ｌｏｗｅｓｔ ｖａｌｕｅ ｆｏｕｎｄ ｔｏ ｄａｔｅ
３： ＃Ｑｂｅｓｔ， ｓｏｌｕｔｉｏｎ ｂｉｔ ｖｅｃｔｏｒ ｃｏｒｒｅｓｐｏｎｄｉｎｇ ｔｏ ｔｈｅ ｌｏｗｅｓｔ ｖａｌｕｅ ｓｏ ｆａｒ
４： ＃ｉｎｄｅｘ， ｉｎｄｉｃｅｓ ｏｆ ｔｈｅ ｂｉｔｓ ｉｎ ｔｈｅ ｓｏｌｕｔｉｏｎ
５：
６： ＃ Ｇｅｔ ｉｎｉｔｉａｌ ｅｓｔｉｍａｔｅ ｏｆ ｍｉｎｉｍｕｍ ｖａｌｕｅ ａｎｄ ｂａｃｋｂｏｎｅ
７： Ｑｔｍｐ ← ｒａｎｄｏｍ ０ ／ １ ｖｅｃｔｏｒ
８： （Ｖｂｅｓｔ， Ｑｂｅｓｔ） ← ＴａｂｕＳｅａｒｃｈ（ＱＵＢＯ， Ｑｔｍｐ）
９： ｉｎｄｅｘ ← ＯｒｄｅｒＢｙＩｍｐａｃｔ（ＱＵＢＯ， Ｑｂｅｓｔ）
１０： ｐａｓｓＣｏｕｎｔ ← ０
１１： Ｑｔｍｐ ← Ｑｂｅｓｔ
１２： ｔｏｔａｌ ← ｆｒａｃｔｉｏｎ ＊ ｓｉｚｅ（ＱＵＢＯ）
１３：
１４： ｗｈｉｌｅ ｐａｓｓＣｏｕｎｔ ＜ ｎｕｍＲｅｐｅａｔｓ ｄｏ
１５： ｆｏｒ ｉ ＝ ０；ｉ ＜ ｔｏｔａｌ；ｉ ＝ ｉ ＋ ｓｕｂＱｕｂｏＳｉｚｅ ｄｏ
１６： ＃ ｓｅｌｅｃｔ ｓｕｂＱｕｂｏ ｗｉｔｈ ｏｔｈｅｒ ｖａｒｉａｂｌｅｓ ｃｌａｍｐｅｄ
１７： ｓｕｂＱｕｂｏ ← Ｃｌａｍｐ（ＱＵＢＯ；Ｑｔｍｐ；ｉｎｄｅｘ［ｉ ： ｉ ＋ｓｕｂＱｕｂｏＳｉｚｅ － １］）
１８： （ｓｕｂＶ， ｓｕｂＱ） ← ＤＷａｖｅＳｅａｒｃｈ（ｓｕｂＱｕｂｏ）
１９： ＃ ｐｒｏｊｅｃｔ ｏｎｔｏ ｆｕｌｌ ｓｏｌｕｔｉｏｎ
２０： Ｑｔｍｐ［ｉｎｄｅｘ［ｉ ： ｉ ＋ ｓｕｂＱｕｂｏＳｉｚｅ － １］］ ← ｓｕｂＱ
２１： ｅｎｄ ｆｏｒ
２２： （Ｖ， Ｑｎｅｗ） ← ＴａｂｕＳｅａｒｃｈ（ＱＵＢＯ， Ｑｔｍｐ）
２３： ｉｎｄｅｘ ← ＯｒｄｅｒＢｙＩｍｐａｃｔ（ＱＵＢＯ， Ｑｎｅｗ）
２４： ｉｆ Ｖ ＜ Ｖｂｅｓｔ ｔｈｅｎ
２５： Ｖｂｅｓｔ ← Ｖ；Ｑｂｅｓｔ ← Ｑｎｅｗ
２６： ｐａｓｓＣｏｕｎｔ ← ０
２７： ｅｌｓｅ ｉｆ Ｖ ＝＝ Ｖｂｅｓｔ ｔｈｅｎ
２８： Ｑｂｅｓｔ ← Ｑｎｅｗ
２９： ｐａｓｓＣｏｕｎｔ ＋＋
３０： ｅｌｓｅ
３１： ｐａｓｓＣｏｕｎｔ ＋＋
３２： ｅｎｄ ｉｆ
３３： Ｑｔｍｐ ← Ｑｎｅｗ
３４： ｅｎｄ ｗｈｉｌｅ
３５： Ｏｕｔｐｕｔ： Ｖｂｅｓｔ；Ｑｂｅｓｔ
アルゴリズム２：代替の分割統治アルゴリズム
１： Ｉｎｐｕｔ： Ｇｒａｐｈ
２： ＃Ｖ ← ｒａｎｄｏｍ ０ ／ １ ｓｐｉｎ ｖｅｃｔｏｒ
３： ＃ ｎｕｍＳｏｌｖｅｒｓ ← ｎｕｍｂｅｒ ｏｆ ｓｏｌｖｅｒｓ
４： ＃ ｎｕｍＲｅｐｅａｔｓ ← ｎｕｍｂｅｒ ｏｆ ｔｉｍｅｓ ｔｏ ｒｅｐｅａｔ
５： ＃ ｅｐｏｃｈ ← Ｅｐｏｃｈ ｔｉｍｅｓ ｆｏｒ ｅａｃｈ ｓｏｌｖｅｒ
６： ＃ ｒａｔｉｏ ← ｒａｔｉｏ ｉｎ ｗｈｉｃｈ ｔｈｅ ｇｒａｐｈ ｉｓ ｔｏ ｂｅ ｐａｒｔｉｔｉｏｎｅｄ
７：
８： （ｓｕｂＧ， ｓｕｂＶ） ← ＲａｎｄＰａｒｔｉｔｉｏｎ（Ｇｒａｐｈ， Ｖ， ｒａｔｉｏ）
９： ｅｎｅ ← ＩｓｉｎｇＥｎｅｒｇｙ（ｓｕｂＧ， ｓｕｂＶ）
１０： ｆｏｒ ｒ ＝ ０；ｒ ＜ ｎｕｍＲｅｐｅａｔｓ；＋＋ｒ ｄｏ
１１： ｆｏｒ ｉ ＝ ０；ｉ ＜ ｎｕｍＳｏｌｖｅｒｓ；＋＋ｉ ｄｏ
１２： ＃ Ｌａｕｎｃｈ ｓｏｌｖｅｒｓ （Ｃａｎ ｂｅ ｐａｒａｌｌｅｌ）
１３： Ｓｏｌｖｅｒ（ｓｕｂＧ［ｉ］；ｓｕｂＶ ［ｉ］；ｅｐｏｃｈ［ｉ］；ｅｎｅ［ｉ］）
１４： ｅｎｄ ｆｏｒ
１５： Ｓｙｎｃｈｒｏｎｉｓｅ（ｓｕｂＧ；ｓｕｂＶ；ｅｎｅ）
１６： ｅｎｄ ｆｏｒ
１７：
１８： Ｖ ← ｃｏｐｙ（ｓｕｂＶ）
１９： ＦｉｎａｌＥｎｅ ← ＩｓｉｎｇＥｎｅｒｇｙ（Ｇｒａｐｈ；Ｖ ）
２０： Ｏｕｔｐｕｔ： Ｖ；ＦｉｎａｌＥｎｅ
アルゴリズム１ Ｄ－ＷＡＶＥ分割統治アルゴリズム
１： Ｉｎｐｕｔ： ＱＵＢＯ ｉｎｓｔａｎｃｅ
２： ＃Ｖ ｂｅｓｔ， ｌｏｗｅｓｔ ｖａｌｕｅ ｆｏｕｎｄ ｔｏ ｄａｔｅ
３： ＃Ｑｂｅｓｔ， ｓｏｌｕｔｉｏｎ ｂｉｔ ｖｅｃｔｏｒ ｃｏｒｒｅｓｐｏｎｄｉｎｇ ｔｏ ｔｈｅ ｌｏｗｅｓｔ ｖａｌｕｅ ｓｏ ｆａｒ
４： ＃ｉｎｄｅｘ， ｉｎｄｉｃｅｓ ｏｆ ｔｈｅ ｂｉｔｓ ｉｎ ｔｈｅ ｓｏｌｕｔｉｏｎ
５：
６： ＃ Ｇｅｔ ｉｎｉｔｉａｌ ｅｓｔｉｍａｔｅ ｏｆ ｍｉｎｉｍｕｍ ｖａｌｕｅ ａｎｄ ｂａｃｋｂｏｎｅ
７： Ｑｔｍｐ ← ｒａｎｄｏｍ ０ ／ １ ｖｅｃｔｏｒ
８： （Ｖｂｅｓｔ， Ｑｂｅｓｔ） ← ＴａｂｕＳｅａｒｃｈ（ＱＵＢＯ， Ｑｔｍｐ）
９： ｉｎｄｅｘ ← ＯｒｄｅｒＢｙＩｍｐａｃｔ（ＱＵＢＯ， Ｑｂｅｓｔ）
１０： ｐａｓｓＣｏｕｎｔ ← ０
１１： Ｑｔｍｐ ← Ｑｂｅｓｔ
１２： ｔｏｔａｌ ← ｆｒａｃｔｉｏｎ ＊ ｓｉｚｅ（ＱＵＢＯ）
１３：
１４： ｗｈｉｌｅ ｐａｓｓＣｏｕｎｔ ＜ ｎｕｍＲｅｐｅａｔｓ ｄｏ
１５： ｆｏｒ ｉ ＝ ０；ｉ ＜ ｔｏｔａｌ；ｉ ＝ ｉ ＋ ｓｕｂＱｕｂｏＳｉｚｅ ｄｏ
１６： ＃ ｓｅｌｅｃｔ ｓｕｂＱｕｂｏ ｗｉｔｈ ｏｔｈｅｒ ｖａｒｉａｂｌｅｓ ｃｌａｍｐｅｄ
１７： ｓｕｂＱｕｂｏ ← Ｃｌａｍｐ（ＱＵＢＯ；Ｑｔｍｐ；ｉｎｄｅｘ［ｉ ： ｉ ＋ｓｕｂＱｕｂｏＳｉｚｅ － １］）
１８： （ｓｕｂＶ， ｓｕｂＱ） ← ＤＷａｖｅＳｅａｒｃｈ（ｓｕｂＱｕｂｏ）
１９： ＃ ｐｒｏｊｅｃｔ ｏｎｔｏ ｆｕｌｌ ｓｏｌｕｔｉｏｎ
２０： Ｑｔｍｐ［ｉｎｄｅｘ［ｉ ： ｉ ＋ ｓｕｂＱｕｂｏＳｉｚｅ － １］］ ← ｓｕｂＱ
２１： ｅｎｄ ｆｏｒ
２２： （Ｖ， Ｑｎｅｗ） ← ＴａｂｕＳｅａｒｃｈ（ＱＵＢＯ， Ｑｔｍｐ）
２３： ｉｎｄｅｘ ← ＯｒｄｅｒＢｙＩｍｐａｃｔ（ＱＵＢＯ， Ｑｎｅｗ）
２４： ｉｆ Ｖ ＜ Ｖｂｅｓｔ ｔｈｅｎ
２５： Ｖｂｅｓｔ ← Ｖ；Ｑｂｅｓｔ ← Ｑｎｅｗ
２６： ｐａｓｓＣｏｕｎｔ ← ０
２７： ｅｌｓｅ ｉｆ Ｖ ＝＝ Ｖｂｅｓｔ ｔｈｅｎ
２８： Ｑｂｅｓｔ ← Ｑｎｅｗ
２９： ｐａｓｓＣｏｕｎｔ ＋＋
３０： ｅｌｓｅ
３１： ｐａｓｓＣｏｕｎｔ ＋＋
３２： ｅｎｄ ｉｆ
３３： Ｑｔｍｐ ← Ｑｎｅｗ
３４： ｅｎｄ ｗｈｉｌｅ
３５： Ｏｕｔｐｕｔ： Ｖｂｅｓｔ；Ｑｂｅｓｔ
アルゴリズム２：代替の分割統治アルゴリズム
１： Ｉｎｐｕｔ： Ｇｒａｐｈ
２： ＃Ｖ ← ｒａｎｄｏｍ ０ ／ １ ｓｐｉｎ ｖｅｃｔｏｒ
３： ＃ ｎｕｍＳｏｌｖｅｒｓ ← ｎｕｍｂｅｒ ｏｆ ｓｏｌｖｅｒｓ
４： ＃ ｎｕｍＲｅｐｅａｔｓ ← ｎｕｍｂｅｒ ｏｆ ｔｉｍｅｓ ｔｏ ｒｅｐｅａｔ
５： ＃ ｅｐｏｃｈ ← Ｅｐｏｃｈ ｔｉｍｅｓ ｆｏｒ ｅａｃｈ ｓｏｌｖｅｒ
６： ＃ ｒａｔｉｏ ← ｒａｔｉｏ ｉｎ ｗｈｉｃｈ ｔｈｅ ｇｒａｐｈ ｉｓ ｔｏ ｂｅ ｐａｒｔｉｔｉｏｎｅｄ
７：
８： （ｓｕｂＧ， ｓｕｂＶ） ← ＲａｎｄＰａｒｔｉｔｉｏｎ（Ｇｒａｐｈ， Ｖ， ｒａｔｉｏ）
９： ｅｎｅ ← ＩｓｉｎｇＥｎｅｒｇｙ（ｓｕｂＧ， ｓｕｂＶ）
１０： ｆｏｒ ｒ ＝ ０；ｒ ＜ ｎｕｍＲｅｐｅａｔｓ；＋＋ｒ ｄｏ
１１： ｆｏｒ ｉ ＝ ０；ｉ ＜ ｎｕｍＳｏｌｖｅｒｓ；＋＋ｉ ｄｏ
１２： ＃ Ｌａｕｎｃｈ ｓｏｌｖｅｒｓ （Ｃａｎ ｂｅ ｐａｒａｌｌｅｌ）
１３： Ｓｏｌｖｅｒ（ｓｕｂＧ［ｉ］；ｓｕｂＶ ［ｉ］；ｅｐｏｃｈ［ｉ］；ｅｎｅ［ｉ］）
１４： ｅｎｄ ｆｏｒ
１５： Ｓｙｎｃｈｒｏｎｉｓｅ（ｓｕｂＧ；ｓｕｂＶ；ｅｎｅ）
１６： ｅｎｄ ｆｏｒ
１７：
１８： Ｖ ← ｃｏｐｙ（ｓｕｂＶ）
１９： ＦｉｎａｌＥｎｅ ← ＩｓｉｎｇＥｎｅｒｇｙ（Ｇｒａｐｈ；Ｖ ）
２０： Ｏｕｔｐｕｔ： Ｖ；ＦｉｎａｌＥｎｅ
【0061】
ここで、イジング最適化問題における分割統治の原理について説明する。上記の式１を最小にするという問題は（高次元の）エネルギーランドスケープをナビゲートして最も低い谷を見つけることとしてよく説明される。いくつかの次元（例えば、経度）を固定したまま、より良いスポットを探して残りの次元に沿ってナビゲートすることが企図される。（多くのソルバーはこのアナロジーで説明され得る。）これが分割統治戦略の本質である。この点（及びその問題）は、以下に明確かつ明示的に示される。ここでは、行列の概念がより役立つ。式１は次のように書き換えられ得る：
Ｈ＝－－σＴＪσ－－μｈＴσ
式２
式中σ＝［σ１，．．σｎ］Ｔ、Ｊ＝│Ｊｉｊ│ｎ×ｎ、及びｈ＝［ｈ１，．．，ｈｎ］Ｔ。ここで、Ｊは対角が０である対称行列である。ｎノード問題がｋノードとｎ－ｋノードの２つの部分問題に分割される場合、式２は次のように書き換えられ得る：
式中、ｇｕ＝ｈｕ＋Ｊｘσｌ及び
Ｈ＝－－σＴＪσ－－μｈＴσ
式２
式中σ＝［σ１，．．σｎ］Ｔ、Ｊ＝│Ｊｉｊ│ｎ×ｎ、及びｈ＝［ｈ１，．．，ｈｎ］Ｔ。ここで、Ｊは対角が０である対称行列である。ｎノード問題がｋノードとｎ－ｋノードの２つの部分問題に分割される場合、式２は次のように書き換えられ得る：
【数2】
【数3】
【0062】
この書き換えにより、より大きい正方行列が上部と下部の部分行列ＪｕとＪｌ（両方とも正方形）、及び「交差項」（Ｊ×とその転置）に分解されることができることが示される。交差項の効果を元のバイアス（それぞれｈｕ及びｈｌ）と組み合わせて、新しいバイアス（それぞれｇｕ及びｇｌ）にすることができる。この観点から、ｎノードのイジング最適化問題は、常にｋ及びｎ－ｋノードの部分問題に、そして推移性によって任意のサイズの部分問題の組み合わせに分解されることができる。
【0063】
式３は、分解の原理を示すだけでなく、分解の問題点も明確に示す。元の問題では、Ｊ及びｈはパラメータであり、変化しない。分解後、上部パーティションのバイアス（ｇｕ）は下部パーティションの状態の関数になる。これは、２つのパーティションが独立していないことを意味する。換言して厳密に言えば、部分問題はシーケンスで解決される必要がある。すなわち、探索によって上部パーティションの現在の状態が変化する場合、下部パーティションでの探索を開始する前に、その変化を反映するために下部パーティションのパラメータを更新する必要がある。また、パーティション化によって総ワークロードが軽減されない。したがって、正準シミュレーテッドアニーリングの並列バージョンがないことは驚くべきことではない。
【0064】
マシンの容量よりも大きい問題を解こうとする場合、その問題は無関係に見えるかもしれない。結局、より大きい問題が２つの部分（例えば、Ａ及びＢ）に分解されることができ、ここではＡはイジングマシンに収まり、Ａ及びＢの処理が重複することができない場合でも、Ａの処理による高速化が期待され得る。その論拠は正しい。しかし実際には、深刻な帰結をもたらす微妙な問題が複数存在する。関連する２つについては、以下で議論される。
【0065】
第一に、既に示されたように、分解では部分問題の式が常に変化するため、再プログラミングが必要になる。多くのイジングマシンにとって、再プログラミングはコストのかかる操作であり、問題の解決よりも時間がかかる場合がある。おそらく極端な例を挙げると、Ｄ－Ｗａｖｅのプログラミング時間は１１．７ｍｓであるが、通常の実行では残りのステップの合計が２４０μｓである。これらのイジングマシンの一般的な（普遍的ではないにしても）使用パターンは、一度プログラムし、異なる初期条件から何度も（例えば、５０回）アニールし、最良の結果を得ることであることに留意されたい。このような使用パターンでは、長いプログラミング時間は、何度もアニーリングを実行することで償却される。分解された問題では、１回のアニーリング実行内で再プログラミングを何度も実行する必要がある場合がある。
【0066】
第二に、再プログラミングのコストが何らかの形で対処されても、アムダールの法則は依然として考慮されなければならない。ＢＲＩＭの具体例（図２Ａ）を使用すると、シーケンシャルコンピュータで５００ノードの問題を解くことの高速化は１０５のオーダーになる。開示されたアルゴリズムを使用して、５１０ノードの問題を、ハードウェアにマッピングされた５００ノードの部分問題とその残りの部分だけでなくソフトウェアに残されたグルー計算にも分解することを検討されたい。命令で測定されるソフトウェアのワークロードは、元の５１０ノードの問題のソフトウェアのワークロードの約０．１３％になる。残りのソフトウェアのワークロードの多くは「グルー」（新しいバイアス、ｇｕ＝μｈｕ＋Ｊ×σｌ及びｇｌ＝μｈｌ＋Ｊ×
Ｔσｕの計算）であり、元のソルバーとは異なる。その結果、アムダールの法則は直接適用されない。それにもかかわらず、高速化の上限が７００ｘ程度と見積もられることが可能である。
【0067】
開示された簡略化された解析の一部は、ニュアンスを含まずに第一原理で問題の核心を説明することを目的とするが、より重要な点は非常に明確であり、以下に要約される。
【0068】
原理的には、問題の式により、より大きい問題の分解が明らかに可能になるが、より小さいコンポーネントの問題は独立していない。その結果、複数のイジングマシンをグルーで合わせるためにノイマン型コンピューティングに依存することは、その容量をわずかに超える問題の加速を著しく制限するため、根本的に欠陥のある戦略となる。これらのマシンは、連携して使用され、分解のボトルネックに対処するようにゼロから設計される必要がある。
【0069】
イジングマシンのスケーリングの一般解析
イジングマシンのコアには、ノード及び結合ユニットという２タイプのコンポーネントが含まれる。既に上記で議論されたように、結合ユニットは結合強度Ｊｉｊを最適化問題への入力として受け入れるようにプログラムできる必要があり、動的システムは、問題の解として個々のスピンのそれぞれの状態を読み出す前に、何らかのアニーリング制御に基づいて進化する。バイアス項、μｈｉσｉは、σｉを追加の固定スピン（σｎ＋１＝＋１）と結合した、特別な結合項
としてみることができる。
イジングマシンのコアには、ノード及び結合ユニットという２タイプのコンポーネントが含まれる。既に上記で議論されたように、結合ユニットは結合強度Ｊｉｊを最適化問題への入力として受け入れるようにプログラムできる必要があり、動的システムは、問題の解として個々のスピンのそれぞれの状態を読み出す前に、何らかのアニーリング制御に基づいて進化する。バイアス項、μｈｉσｉは、σｉを追加の固定スピン（σｎ＋１＝＋１）と結合した、特別な結合項
【数4】
【0070】
問題が何らかの特定のトポロジーを有しない限り、どのスピンも他のスピンと結合することができる。したがって、スピン（Ｏ（Ｎ））よりもはるかに多くの結合パラメータ（Ｏ（Ｎ２））が存在する。しかし、既存のイジングマシンの多くは、近くのスピンのみが結合することを許されるマシンアーキテクチャを採用しているため、Ｏ（Ｎ）個の結合ユニット及びＯ（Ｎ）個のスピンを含むシステムになる。特別なソフトウェアツールを使用して、最初に元の問題を、マシンのアーキテクチャによって課された制約に従う形式に変換した。したがって、大まかに言えば、これらのＯ（Ｎ）個の結合ユニットは、
のスケールの問題をマッピングすることができる。これは、実際の問題を観察することによって確認される。本開示の残りの部分では、全対全結合によるアーキテクチャのみに焦点を当てる。
【数5】
【0071】
最近、いくつかの電子イジングマシンが提案されている（Ｔ．Ｗａｎｇ ｅｔ ａｌ．，２０１９；Ｔ．Ｗａｎｇ，ｅｔ ａｌ．，Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ ５６ｔｈ Ａｎｎｕａｌ Ｄｅｓｉｇｎ Ａｕｔｏｍａｔｉｏｎ Ｃｏｎｆｅｒｅｎｃｅ ２０１９；Ｊ．Ｃｈｏｕ，ｅｔ ａｌ．，Ｓｃｉｅｎｔｉｆｉｃ Ｒｅｐｏｒｔｓ，２０１９）。主な動作原理は似ているが、より深いレベルでは技術的に大きい違いがある。ベースラインはＢＲＩＭであり、Ｎ個の双安定ノードのアレイがＮｘＮの抵抗結合ユニットのアレイによって相互接続される。図３及び図４を参照すると、ノードコンデンサ（３０５）、結合抵抗器（３０３、３０４）、及び並列／逆並列接続部を示すＢＲＩＭのブロック図が示される。結合ユニットは、システムがアニーリングを開始する前に、ＤＡＣのアレイによってプログラムされる。ノードｉ及びｊの間の結合抵抗器の値は、１／Ｊｉｊに設定される。つまり、強い結合は抵抗が低くなることを意味する。また結合強度の符号は、並列接続部（３０３、４０２）か逆並列接続部（３０４、４０３）かいずれかで実装されることができる。具体的には、結合パラメータＪｉｊが陰性である場合、２つのノードは逆並列（３０４）方式で接続される（例えば、３０２ａの陽極板は３０２ｂの陰極板に接続され、逆も同様である）。これにより、２つのノードが反対の極性になることが促進されるため、この対の結合（Ｊｉｊσｉσｊ）の寄与によって全体のエネルギーが低下する。逆に、Ｊｉｊが陽性である場合、同じ極性のプレートは抵抗器を介して結合される（例えば、３０２ａの陽極板は３０２ｃの陽極板に接続され、逆も同様である）。
【0072】
これらすべての電子イジングマシンは動的システムとして解析されることができ、Ｌｙａｐｕｎｏｖ安定性解析は、なぜそれらが低エネルギー状態に向かう傾向があるのかをより理論的な方法で示す。しかし、本開示の目的には、状況例を用いたより直観的な議論で十分である。システムが特定の状態にあり、１つのスピン（例えば、σｋ＝１）は、「間違い」であると仮定する。つまり、スピンが「反転」する（σｋ＝＋１）場合、エネルギーは改善または減少する。これはつまり、
【数6】
【0073】
Ｊｊｋはノードｊ及びｋの間の結合抵抗器で表され、σｊをその表現（Ｖｊ、ノードｊの電圧）と置換することにより、項
は、ノードｋへの電流結合を表す、
で近似される。式４によれば、この値はσｋの逆符号のものである。これは、ノードｋが間違いである場合、ノードｋに入力される合成電流が逆極性になるため、それを訂正／反転しようとする効果を有することを示す。同様の演習で、ノードｋが正しい場合（つまり、ノードｋを反転するとエネルギーが増加／低下する場合）、外部から電流が入力されると、ノードｋはｋの現在の極性と一致するため、現在の状態が維持されることを示すことができる。このベースラインを考慮して、大容量のイジングマシンの概念的に単純な設計の１つがここで開示される。
【数7】
【数8】
【0074】
マクロチップアーキテクチャ
図５Ａを参照すると、ＢＲＩＭチップの「マクロチップ」ｋ×ｋアレイ（ｋ＝２）のブロック図が示される。スイッチを使用すると、各チップが独立して動作するか、連携して大きいイジングマシンとして動作するかいずれかが可能になる。挿入図に示されるように、右上のチップの結合ユニットは、チップ自体のノードか、それらを隣接するチップ内の結合ユニットの同じロウに接続するワイヤかいずれかに接続される。図５Ａの文脈では、ＣＵは結合ユニットであり、ＰＵはプログラミングユニットである。
図５Ａを参照すると、ＢＲＩＭチップの「マクロチップ」ｋ×ｋアレイ（ｋ＝２）のブロック図が示される。スイッチを使用すると、各チップが独立して動作するか、連携して大きいイジングマシンとして動作するかいずれかが可能になる。挿入図に示されるように、右上のチップの結合ユニットは、チップ自体のノードか、それらを隣接するチップ内の結合ユニットの同じロウに接続するワイヤかいずれかに接続される。図５Ａの文脈では、ＣＵは結合ユニットであり、ＰＵはプログラミングユニットである。
【0075】
ｋ２個のチップ（５０２、５０３、５０４、５０５）を接続して、（ｋＮ）２個の接続ユニット５１３を備えたより大きいマシンを形成することができる。結合ユニットのロウのワイヤは、左及び／または右の隣接チップから同じロウの対応するワイヤに結合される。同様に、上部及び下部に隣接する同じカラムのワイヤを結合する。個々のチップのパッケージ化の問題を無視する場合、回路領域全体を、ｋＮノードを備えた１つの（より大きい）「マクロチップ」イジングマシンとして単純にみることができる。
【0076】
図５Ｂを参照すると、「マクロチップ」の代替の概略図が示されており、やはり４つのチップ５０２～５０５を有するが、この実施形態では、ロウ当たり１ノード５１０のみを有し、チップ上のすべての結合ユニットを制御するための１つのプログラミングユニット５１２を各チップが有する。
【0077】
Ｎノードのイジングマシンが与えられると、本開示のシステムは、各問題からのノード数の総和がＮを超えない限り、複数のより小さい問題を同時に解くことができる。これは、図６に示される図にみられる。結合行列の網掛け領域がすべてゼロに保たれる場合、行列は効果的にいくつかのより小さい部分行列に分離される。これは明らかにリソース効率が良くなく、ｋＮノードのマクロチップを形成するにはｋ２個のチップが必要である。このマクロチップを使用してサイズＮのより小さい問題を解いた場合、それらのような問題で対応することができるのはｋ個のみである。実際、その場合、ｋ×ｋアレイの対角線にあるチップの結合アレイのみが使用されている。
【0078】
このような無駄を避けることは難しくない。１つのチップをマクロチップの残りの部分から分離することにより、明らかに独立したイジングマシンとして機能することができる。いくつかの実施形態では、第ｉロウ及びカラムをチップ上の第ｉノードか、隣接するチップから対応するロウまたはカラムかいずれかに接続されることができるノードにスイッチを挿入してもよい。このサポートにより、チップはより大きいマイクロチップ配置に携わることか、独立して動作することかいずれかができる。実際、最小の独立ユニットは単一チップである必要はなく、設計者が選択したサイズのモジュールである必要がある。再び図５Ａ及び図５Ｂを参照すると、図全体が１つのチップとして代替に扱われ、各ブロック（５０２～５０５）はモジュールである。このチップは、１つの大きいマシンとしてか、ｋ２個の小さい独立マシンとしてかいずれかで動作することができる。他の実施形態では、再配置可能性のために異なるシステムが導入されてもよい。例えば、再び図５Ａ及び図５Ｂを参照すると、各チップ内のノード５１０、対角線カプラ５１１、及びインタフェースピン５１３という３つのタイプのユニットが再配置可能であってもよい。独立動作では、各チップは他のチップから単離され、単一チップのイジングマシンのように動作し、ノードは通常モードであり、ピンはワイヤのロウ及びカラムから切断され、対角線カプラはクロスオーバーモードになる（ロウｉ及びカラムｉのワイヤは対角線カプラ（ｉ，ｉ）に接続される）。集団動作では、ワイヤの対応するロウ及びカラムがピン５１３を介して隣接するチップに接続され、マクロチップ全体の主対角線を除くすべての対角線カプラは通常のカプラモードに切り替えられ（主対角線はクロスオーバーモードに留まり）、最も左側のチップのノードのみが通常モードになり、他のチップの他のノードはバイパスモードになる。一部の配置では、チップのサブセットが集団で機能し、残りは独立して機能する。
【0079】
このマクロチップの設計は概念的には単純であるが、その実装に関しては多くの問題がある。主な関心事はチップインタフェースである。チップが集積化されるのがＰＣＢを介してか、インターポーザを介してかによって、チップと基板との間のインタフェースが工学的な課題になる場合がある。インタフェースは複数のチップ間で高速に変化するアナログ信号を搬送するため、システムビヘイビアの解析が容易ではなくなることは確かである。このため、いくつかの実施形態では、本明細書に開示されるデバイスは、完全にデジタルインタフェースを含み得る。ある意味では、複数のチップだけでなくデジタル相互接続部を使用して、マルチプロセッサイジングマシンを作成する。
【0080】
本明細書で企図されるように、複数のチップ間のデジタル相互接続部は、例えば、ＳＰＩ、Ｉ２Ｃ、Ｅｔｈｅｒｎｅｔ、もしくはＰＣＩ Ｅｘｐｒｅｓｓ（ＰＣＩｅ）、または他のバス通信規格を含むがこれらに限定されない、当技術分野で知られている任意のトランシーバを使用して、様々な形態を取り得る。デジタル相互接続部を使用すると、デジタル相互接続部から受信した情報を格納するために、またはデジタル相互接続部を介して転送されることを待機するために、一時的または非一時的なメモリの使用が必要になる場合がある。いくつかの実施形態では、複数のチップの各チップは、例えばＮノードに関連するデータを格納するためにＮ個の領域に分割された、１つまたは複数のバッファを含み得る。
【0081】
マルチプロセッサアーキテクチャ
すべての結合係数を物理単位で具現化することにより、本明細書に開示されるマクロチップは、マルチチップ動作をサポートするためのあらゆるグルー計算を根本的に回避する。この重要な特徴が維持されていながら、マルチプロセッサアーキテクチャはマクロチップのインタフェースの問題に対処する。
すべての結合係数を物理単位で具現化することにより、本明細書に開示されるマクロチップは、マルチチップ動作をサポートするためのあらゆるグルー計算を根本的に回避する。この重要な特徴が維持されていながら、マルチプロセッサアーキテクチャはマクロチップのインタフェースの問題に対処する。
【0082】
図７にこの設計を示す。最上部７０１は、論理システムレイアウト、すなわち、Ｎ２個の結合ユニット７２１を有するＮノード７０２を示す。物理的には、例えば４つのチップ（７０３、７０４、７０５、７０６）に分割されることができ、各チップにはノードの完全集合が含まれる。これらのノードの一部（オレンジ色で示される）は、何らかの他のチップの上の実ノードの単なる「シャドウコピー」である。例えば、チップＣ１上のノード３（Ｎ３）は、いくつかの実施形態では、単なるバッファであってもよい。実ノード３はチップＣ２（７０４）上にある。ノード３が極性を（例えば、－１に）変化させる場合、Ｃ２はこの情報をデジタルファブリック（図示せず）を介して他のチップに通信する。他のすべてのチップは、Ｃ２がそれらのさらなる変化を通知するまで、バッファを使用してノード３の－１の値を維持する。言い換えれば、実ノードと比較して、シャドウコピーは時間的にも（少し遅延する）、値的にも（常に電圧レールにある）近似している。
【0083】
この設計では、単一チップの論理構造が結合行列全体の長いスライスを捕捉する。それでもこの論理構造は、典型的な正方形のベースラインチップアーキテクチャに基づいて実装される。違いは、本開示の論理構造がモジュラの再配置可能なアレイから構築されることである。図８を参照すると、それぞれがｎノード及びｎｘｎの結合アレイを有する４ｘ４モジュールから作られた再配置可能なチップの図が示される。ノードは、通常のノード（青色）、シャドウコピー（オレンジ色）、または完全にバイパス（緑色）という３つの異なるモードで動作することができる。これらのモジュールは３つの方法で構成されることができる。（１）４ｎｘ４ｎ：チップは４ｎノードを有する独立マシンである。これらの４ｎノードは第一カラム（青色）にある。モジュールの残りのノードはバイパスされる（緑色）。（２）２ｎｘ８ｎ：この配置により、４つのチップを８ｎｘ８ｎのシステムに接続することが可能になる。現在のチップでは、２ｎノードのみが通常（青色）であり、６ｎノードがシャドウコピー（オレンジ色）である。これらはワイヤで接続され、それぞれ８個のアレイを有する２カラムの論理アレイになる。（３）ｎｘ１６ｎ：前の例と同様に、このチップは１５個のチップと共に使用され、１６ｎノードを有するマルチプロセッサを形成する。再配置可能な論理構造の図示の例は４ｘ４アレイとして示されているが、２ｘ２、３ｘ３、４ｘ４、５ｘ５、６ｘ６、７ｘ７、８ｘ８などを含むがこれらに限定されない、いずれかの適切な幾何学的形状をマルチモジュール構造が有し得ることが理解される。いくつかの実施形態では、マルチモジュール構造は、例えば、２ｘ２ｘ２、３ｘ３ｘ３、４ｘ４ｘ４、５ｘ５ｘ５、６ｘ６ｘ６などの３次元に配置され得る。正方形または立方体の配置が便利な場合もあるが、いくつかの実施形態では、アレイは他のものとは異なる１次元以上を有する場合がある。例えば、２次元アレイはＸｘＹｘＺのように配置され得、Ｘ、Ｙ及びＺのそれぞれは２、３、４、５、６、７、８、９、１０、または他の任意の整数から選択される。
【0084】
図８に示されるように、単一チップはｋｘｋ個のモジュール（この例ではｋ＝４）の正方形アレイになることができる。各モジュールは、ｎ個の配置可能なノードのアレイ、及びｎｘｎの接続ユニットからなる。一般的なアイデアは、これらのモジュールを様々な目的に応じて様々な方法でつなぎ合わせることができるということである。例えば、図８は、モジュール間の相互接続を変化させることで、４ｘ４；８ｘ２；及び１６ｘ１という３つの配置で合わせて接続された１６個のモジュールの同じ群を示す。このように、このチップは、４ｎノードの単一マシンとして使用されること、８ｎノードの４チップマルチプロセッサの一部であること、または１６ｎノードの１６チップマルチプロセッサの一部であることができる。
【0085】
具体的な例として２ｎｘ８ｎの配置を取り上げ、同じ配置の３個の他のチップと組み合わせる場合、システムは完全な８ｎｘ８ｎの結合行列を形成する。図８（右下）には、１６個のモジュールの所望の論理構成が示される。これらのモジュールのうち、２つだけ（２ｎノードを提供）が通常のノード（青色のモジュール１及び２）として構成され、６つがシャドウコピー（オレンジ色の３、４、及び９～１２）として構成され、残りはパススルー（緑色）に構成される。ノードの配置が異なるだけでなく、ワイヤ接続も変更する必要がある。例えば、モジュール１及び９は、モジュール１～４及び９～１２が８モジュールの高さの１カラムとして機能することができるように接続される必要がある。
【0086】
基本的なアイデアは、スピンが極性を変化させる場合、あるチップが他のすべてのチップと通信して、それら他のすべてのチップがそれらのシャドウコピーを更新する必要があるということである。通信需要は、一次近似、ｆｓＮｌｏｇ（Ｎ）に対するものであり、Ｎはシステム内のスピンの総数であり、ｆｓはスピン反転の周波数である。本開示のベースラインイジング基板の具体例を考えると、解かれる問題に応じて、平均して１つのスピン／ノードが１０～２０ｎｓごとに反転する。同じスピン反転周波数を仮定すると、１６個の８，０００スピンチップを使用してマルチプロセッサイジングマシンを形成した場合、システム全体で３２，０００スピン
を提供し、少なくとも５０Ｔｂ／ｓ（ブロードキャスト）帯域幅が必要になる。実際、アニーリングスケジュールにより、システムはスケジュールの開始時により高いスピン反転周波数を有するため、さらに多くのピーク帯域幅が必要とされる。
【数9】
【0087】
このような通信がどのようなマルチスレッドのノイマン型ソルバーにも必要であることに留意されたい。違いは、最先端の物理イジングマシンと比較して、ノイマン型ソルバーが桁違いに遅いため、それに応じて帯域幅需要が低くなることである。
【0088】
この重要な固有の帯域幅需要を考慮すると、すぐにいくつかの技術的解決策が思いつく。光通信と３Ｄ集積化はどちらも魅力的なオプションである。実際、３Ｄ集積化は、提案されているアーキテクチャにとって非常に便利な解決策である。図９に４層３Ｄ ＩＣの一例を示す。ノードとそれらのシャドウコピーは互いに重なり合うように好都合に配置されるため、シリコン貫通ビア（ＴＳＶ）で簡単に接続されることができる。実際、ＴＳＶの距離が短いため、シャドウノードはアーキテクチャ上もはや必要ない。いくつかの実施形態では、シャドウノードは依然として駆動能力を向上させ得る。
【0089】
最後に、いくつかの実施形態では、通信需要がファブリックの供給にマッチングするように、イジングマシンの物理速度を遅くし得る。ＢＲＩＭの場合、これは（少なくとも）２つの方法を組み合わせて実現されることができる。第一に、マシンのＲＣ定数を大きくすることができる（充電を遅くするために、使用される結合抵抗器を大きくし得る）。例えば、いくつかの実施形態では、結合抵抗器は、５ｋΩから５０ｋΩの間、または１０ｋΩから４０ｋΩの間、または３０ｋΩから３５ｋΩの間、または約３１ｋΩの抵抗値を有し得る。いくつかの実施形態では、関連する時定数を増加させ、充電を遅くするために、これらよりも大きい結合抵抗器（例えば、少なくとも１００ｋΩ、少なくとも２００ｋΩ、少なくとも５００ｋΩ、または１００ｋΩから１ＭΩの間）が使用され得る。
【0090】
第二に、例えば輻輳が終わるのを待機するために、システムを完全に停止させることができる。これらのメカニズムをどのように組み合わせても、計算は単純であり、帯域幅需要を２ｘだけ減らすには、マシンを２ｘだけ遅くする必要がある。以下でさらに議論される他の方法を使用して、対応するパフォーマンスの低下を伴うことなく帯域幅需要を低下させ得る。
【0091】
複数のイジングマシンの並行動作（同じ問題を解く）は、大まかに言うと、各マシンが独立して局所探索を実行し、スピンの状態に関する情報を相互に交換するという組み合わせとして説明されることができる。驚くほど重要な設計パラメータは、スピンの変化を他のものに通信するまでの待機時間である。マルチプロセッサは単一の大型イジングマシンに最も近く機能するため、どんな変化も即時に送信するのは自然な選択のように思われる。ただし、待機することにもメリットがある。時間窓の間、スピンが何度も反転を繰り返し得る。ある程度の待機時間があれば、不必要な更新による帯域幅の浪費を避け得る。この点で、待機時間が長ければ長いほど、より多くの帯域幅を節約できる。ただし、実際には、以下でさらに説明されるように、待機時間は解品質に影響を与える。
【0092】
並行動作では、すべてのソルバーは、他のソルバーにマッピングされたスピンの真の状態にある程度「無知」である。４ソルバーシステムを一例に取ると、どの時点でも、システムのスピン状態はＳｇ＝［Ａ，Ｂ，Ｃ，Ｄ］Ｔとして表されることができ、各文字は各マシンのスピンベクトルを表す。したがって、通信遅延だけでなく上記の待機により、第一ソルバーによる現在の状態の信念はＳ１＝［Ａ，Ｂｔ，Ｃｔ，Ｄｔ］Ｔである。その局所探索では、基本的に、この信じられている状態のエネルギーＥ（Ｓ１）を最適化しようとする。Ｅ（Ｓ１）が低いことは、必ずしもシステムの真の状態のエネルギーＥ（Ｓｇ）も低いことを意味していない。次に、ソルバーが他のソルバーの真の状態を提供され、エネルギーを再計算したとする。この差は、エネルギーサプライズ（Ｅサプライズ＝Ｅ（Ｓ１）Ｅ（Ｓｇ））として定義され得る。このように、正の値は、現在の状態が更新前にソルバーが信じていたものよりも低い（良い）エネルギーを有し、言い換えれば、それは良いサプライズであることを意味する。図１０Ａ及び図１０Ｂは、エネルギーサプライズの経験的観察を示す。
【0093】
図１０Ａ及び図１０Ｂを参照すると、異なるエポックサイズに対する無知の程度及び対応するエネルギーサプライズが示される。グラフには８０００ノードがあり、パーティション化されて、８つのソルバーにマッピングされると、それぞれのソルバーが１０００ノードを解く。図１０Ａは、小、中、及び大エポックの通信を示す。図１０Ｂは、原点付近の拡大されたセグメントを示す。
【0094】
この特定の実験は、８０００ノードの問題を、シミュレーテッドアニーリング（ＳＡ）ソルバーが８つの部分問題に分割してそれぞれを解くことによって得られる。初期化後、各ソルバーは他の７０００ノードの状態を使用してバイアスを計算する。次に、それらの状態を互いに通信する前に、一定時間の局所探索（エポックと呼ばれる）を実行する。エポック境界では、外部スピンが最新ではないスピンの割合によって測定される無知の量を示すことができる。エネルギーサプライズも計算する。この図は、２０回の実行からの各エポックの結果を示す。
【0095】
エポック時間が長いと、他のソルバーからより多くのスピン変化が起こる。その結果、どんな単一ソルバーでも外部状態に対するより高度な無知状態にあるため、誤判断の程度が高くなり、サプライズの大きさが大きくなる。エポックが特定の値より長い場合、エネルギーサプライズは無知の程度と高度に相関される。このレジームでは、並列ソルバーが明らかに悪いジョブを行っていると言える（グラフには示されていない、最終的な解品質が非常に悪いことにも反映されている）。これまでのところ、このメッセージは、分解された部分問題が互いに独立していないという以前の解析と一貫性がある。ただし、エポック時間が特定の閾値を下回る場合、状況は相変化（ここでは、エネルギーサプライズはもはや一様に陰性ではなくなる）を受けているように見える。いずれにせよ、サプライズの大きさは低くなる。言い換えれば、多少の無知にもかかわらず、ソルバーは依然として合理的な解を見つけることができる。実際、場合によっては、その解が無知な状態で信じられていたものよりも良い。確かに、全体的な解品質は、ソルバーをシーケンスで（したがっていかなる無知もなく）実行するよりも悪くない（そして実際、統計的には良くなる）。
【0096】
したがって、いくつかの実施形態では、複数のソルバーは、互いに「十分に迅速に」通知し続ける限り、並列で動作することができる。これは、短いエポック時間が有利であることを意味し、一般に通信需要が高いことを意味する。
【0097】
設計のもう１つの重要な側面は、システムが極小値でスタックするのを防ぐためにシステムに導入されたスピン反転に関するものである。（これらを本明細書では誘起スピン反転と呼ぶ。）これらのスピン反転は一般に、メトロポリスアルゴリズム（Ｗ．Ｋ．Ｈａｓｔｉｎｇｓ，Ｂｉｏｍｅｔｒｉｋａ，Ａｐｒｉｌ １９７０）で受け入れられた提案と同様に確率的に適用される。実際の実施態様では、ランダム性は多くの場合、決定論的な擬似ランダムの性質のものである。その結果、擬似乱数生成器（ＰＲＮＧ）が各チップ上で適切に同期される場合、各チップがどこでも同時に同じ出力を生成することが保証されることができる。このように、明示的な通信を行わずに、誘起スピン反転を適用し得る。言い換えれば、例えば反転するノード３をランダムに選択し、ノード３を含むチップから他のチップに、反転の情報を提供する明示的なメッセージを送信する代わりに、すべてのチップ上のＰＲＮＧが同時にノード３の反転を誘起し、ノードのコンデンサまたはシャドウレジスタをほぼ同時に更新する。
【0098】
バッチモードの動作
並行動作を注意深く設計すると、顕著な帯域幅の節約（一部の実施形態では、約１．５ｘ）を達成することができるが、完全に異なる動作モード、つまりバッチモードでは、より大幅な節約（約５ｘ）が可能になる。このモードは、普遍的ではないにしても、アニーラを使用する一般的なモードが異なる初期状態でバッチ実行を行い、そのバッチから最良な解を得るという事実を利用している。同じセットアップのバッチ実行は、存在することがわかっている場合、必要な通信を減らすために、非常に簡単な方法で時間をずらしてもよい。
並行動作を注意深く設計すると、顕著な帯域幅の節約（一部の実施形態では、約１．５ｘ）を達成することができるが、完全に異なる動作モード、つまりバッチモードでは、より大幅な節約（約５ｘ）が可能になる。このモードは、普遍的ではないにしても、アニーラを使用する一般的なモードが異なる初期状態でバッチ実行を行い、そのバッチから最良な解を得るという事実を利用している。同じセットアップのバッチ実行は、存在することがわかっている場合、必要な通信を減らすために、非常に簡単な方法で時間をずらしてもよい。
【0099】
重要なアイデアを図１１に示す。縦にみると、単一ジョブ（１つの初期状態、例えばジョブ１から）は、並行モードと同様に複数のソルバー（エポック１のチップ１、エポック２のチップ２などの上）に分散されている。したがって、各チップはまだ問題の一部をアニールしているだけである。しかし、ソルバーはシーケンスで機能するようになる。エポック１の終わりに、チップ１は更新されたスピン状態を他のチップに渡す（図では、すべてのチップのスピンの第一の四半分が濃い赤色に変化することによって示される）。次に、チップ２はジョブ１を選択し、スピンの第二の四半分の探索を続ける。
【0100】
横にみると、４つのチップはそれぞれのエポックごとに異なるジョブ（異なる色で示される）に機能する。同期フェーズでは、更新された状態を交換し、その後、別のジョブでアニーリングを開始する。このアプローチの主な利点は、いかなる無知も生じることなく、各エポックの時間を大幅に長くすることができることである。既に議論されたように、エポックが長くなると、必要な通信帯域幅の合計は、スピン反転のすべての単一イベントを通信するのに必要な帯域幅よりもはるかに少なくなることができる。
【0101】
並列処理を利用するために、バッチモードでは、ｎ個の異なる実行（異なる初期状態から）がいくつかの実施形態では、ｎ個のソルバーにわたって同時に実行され得る。その結果、システムは全体として、状態のｎ個のコピーを、並行モードでは１個だけの代わりに搬送する必要がある。これをサポートするには、様々な実行の状態を維持するために、ストレージを適度に増加させる必要がある（ソルバーあたり（ｎｘＮ）ビット）。
【0102】
最後に、バッチモードを実行する良い方法はノイマン型システムと同じように、すべてのマシンが独立して実行を行うことであると考えたくなる。これは、マルチプロセッサのイジングマシンでは明らかに効率が低くなり、問題全体を１台のマシンで解く場合、各エポックの終了時に新しいパラメータでコンテキストを切り替える必要がある。データ量はＯ（ｂＮ２）ビットであり、ｂは結合重みのビット幅である。対照的に、開示されたバッチモードでは、データ量はＯ（Ｎ）である。
【実施例1】
【0103】
実験例
以下の実験例を参照して、本発明をさらに詳細に説明する。これらの実施例は、例示説明の目的で提供されるにすぎず、別途明記されない限り、限定することを意図するものではない。したがって、本発明は、以下の実施例に限定されるものとは何ら解釈されるべきものではなく、本明細書で提供される教示の結果として明らかになる任意かつすべての変動を包含すると解釈されるべきである。
以下の実験例を参照して、本発明をさらに詳細に説明する。これらの実施例は、例示説明の目的で提供されるにすぎず、別途明記されない限り、限定することを意図するものではない。したがって、本発明は、以下の実施例に限定されるものとは何ら解釈されるべきものではなく、本明細書で提供される教示の結果として明らかになる任意かつすべての変動を包含すると解釈されるべきである。
【0104】
これ以上の説明は省略するが、当業者であれば、前述の説明及び以下の例示を使用して、本発明のシステム及び方法を製造し、利用することができると考えられる。したがって、以下の実施例は、本発明の例示的な実施形態を具体的に示すものであり、いかなる意味においても本開示の残りの部分を制限するものとして解釈されるべきではない。
【0105】
実験方法
イジングマシンの開発がまだその早期段階にあるため、物理システムへのアクセスは困難である。したがって、本明細書で開示されるほとんどの比較は、文献で報告された結果を使用したモデリングと、シミュレーテッドアニーリング（ＳＡ）の時間の測定を組み合わせて実行される。すべての実験では、ＳＡはネイティブに実行されるが、ＢＲＩＭの動的システムの進化は、４次のルンゲクッタ法を使用して微分方程式を解くことによってモデル化される。報告された結果と比較する場合、本実験は直接比較するために文献で使用されたベンチマークの種類によって制限される。様々な問題の解品質を簡単に比較する方法がないため、クロスベンチマーク比較にはピットフォールが多い。幸い、いくつかのベンチマーク（Ｋグラフ）が一般的に使用されている。比較に使用されるそのようなグラフの１つはＫ１６３８４として知られており（Ｋｏｓｕｋｅ Ｔａｔｓｕｍｕｒａ，ｅｔ ａｌ．，Ｎａｔｕｒｅ Ｅｌｅｃｔｒｏｎｉｃｓ（０１Ｍａｒ２０２１を参照））、全対全結合を有する１６，３８４個のスピンが含まれる。微分方程式を使用した動的システムのシミュレーションは、サイクルレベルのマイクロプロセッサのシミュレーションよりも桁違いに遅くなることができる。Ｋ１６３８４で１μｓのダイナミクスをシミュレートするには、非常に強力なサーバで約３日かかる。したがって、これは直接パフォーマンス比較にのみ使用された。より小さいＫグラフ（例えば、Ｋ２０００、Ｔａｋａｈｉｒｏ Ｉｎａｇａｋｉ，ｅｔ ａｌ．，Ｓｃｉｅｎｃｅ（２０１６））は、いくつかの追加の解析に使用される。
イジングマシンの開発がまだその早期段階にあるため、物理システムへのアクセスは困難である。したがって、本明細書で開示されるほとんどの比較は、文献で報告された結果を使用したモデリングと、シミュレーテッドアニーリング（ＳＡ）の時間の測定を組み合わせて実行される。すべての実験では、ＳＡはネイティブに実行されるが、ＢＲＩＭの動的システムの進化は、４次のルンゲクッタ法を使用して微分方程式を解くことによってモデル化される。報告された結果と比較する場合、本実験は直接比較するために文献で使用されたベンチマークの種類によって制限される。様々な問題の解品質を簡単に比較する方法がないため、クロスベンチマーク比較にはピットフォールが多い。幸い、いくつかのベンチマーク（Ｋグラフ）が一般的に使用されている。比較に使用されるそのようなグラフの１つはＫ１６３８４として知られており（Ｋｏｓｕｋｅ Ｔａｔｓｕｍｕｒａ，ｅｔ ａｌ．，Ｎａｔｕｒｅ Ｅｌｅｃｔｒｏｎｉｃｓ（０１Ｍａｒ２０２１を参照））、全対全結合を有する１６，３８４個のスピンが含まれる。微分方程式を使用した動的システムのシミュレーションは、サイクルレベルのマイクロプロセッサのシミュレーションよりも桁違いに遅くなることができる。Ｋ１６３８４で１μｓのダイナミクスをシミュレートするには、非常に強力なサーバで約３日かかる。したがって、これは直接パフォーマンス比較にのみ使用された。より小さいＫグラフ（例えば、Ｋ２０００、Ｔａｋａｈｉｒｏ Ｉｎａｇａｋｉ，ｅｔ ａｌ．，Ｓｃｉｅｎｃｅ（２０１６））は、いくつかの追加の解析に使用される。
【0106】
一般に、ＳＡの実行時間は標準的なパフォーマンスの基準に最も近いものであるが、実際にはかなり微妙な点がある。第一に、既知の最速バージョンであるＩｓａｋｏｖのアルゴリズム（Ｓ．Ｉｓａｋｏｖ，ｅｔ ａｌ．，Ｃｏｍｐｕｔｅｒ Ｐｈｙｓｉｃｓ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ，Ｊｕｌ２０１５）が選択さた。第二に、密行列表現を使用して最適化を適用した。これは、Ｋグラフのような全結合型グラフを利用してパフォーマンスを向上させる。最後に、研究者はこれらの特異的なグラフのアニーリングスケジュールを調整した。この調整は実行時間に大きい影響を与えることが判明した。開示されたハードウェアアニーリングスケジュールを同様に調整することによっても、パフォーマンスが向上することができる可能性がある。残念ながら、そのような調整は、シミュレーションコストが法外に高かったため、これらの実験ではまだ不可能であった。
【0107】
単一ソルバーのベースライン
シミュレーテッドアニーリング用の物理イジングマシン及びデジタルアクセラレータのランドスケープのセンスを得るために、図１２では、Ｋ２０００を実行したいくつかのユニプロセッサイジングマシンの結果、すなわち、ＢＲＩＭチップ（シミュレート）、シミュレーテッドアニーリング（測定）、ならびに報告されたＳＴＡＴＩＣＡ（Ｋ．Ｙａｍａｍｏｔｏ，ｅｔ ａｌ．，ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ－Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，２０２１）；ＣＩＭ（Ｔ．Ｉｎａｇａｋｉ，ｅｔ ａｌ．，Ｓｃｉｅｎｃｅ，２０１６）；及びシミュレーテッド分岐マシン（ＳＢＭ）の２つのバリアント（（Ｈ．Ｇｏｔｏ，ｅｔ ａｌ．，Ｓｃｉｅｎｃｅ Ａｄｖａｎｃｅｓ，２０２１）の結果を示す。他の多くのマシンは単にグラフにマッピングすることができないため、この比較から除外されている。一見控えめなサイズ（２０００ノード）にもかかわらず、Ｋ２０００は全結合型グラフであり、局所結合のみのマシンには数百万ノードを必要とする。
シミュレーテッドアニーリング用の物理イジングマシン及びデジタルアクセラレータのランドスケープのセンスを得るために、図１２では、Ｋ２０００を実行したいくつかのユニプロセッサイジングマシンの結果、すなわち、ＢＲＩＭチップ（シミュレート）、シミュレーテッドアニーリング（測定）、ならびに報告されたＳＴＡＴＩＣＡ（Ｋ．Ｙａｍａｍｏｔｏ，ｅｔ ａｌ．，ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ－Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，２０２１）；ＣＩＭ（Ｔ．Ｉｎａｇａｋｉ，ｅｔ ａｌ．，Ｓｃｉｅｎｃｅ，２０１６）；及びシミュレーテッド分岐マシン（ＳＢＭ）の２つのバリアント（（Ｈ．Ｇｏｔｏ，ｅｔ ａｌ．，Ｓｃｉｅｎｃｅ Ａｄｖａｎｃｅｓ，２０２１）の結果を示す。他の多くのマシンは単にグラフにマッピングすることができないため、この比較から除外されている。一見控えめなサイズ（２０００ノード）にもかかわらず、Ｋ２０００は全結合型グラフであり、局所結合のみのマシンには数百万ノードを必要とする。
【0108】
図１２を参照すると、様々なマシンでのＫ２０００グラフのパフォーマンスは、ｙ軸の解カット値（高いほど良くなる）、及びｘ軸の実行時間として示される。すべての時間スケールで、マシンは１００回の実行を行った。複数の時間スケールの結果が利用可能であったマシンでは、各時間スケールの平均結果は破線で示され、範囲は網掛け領域として示される。時間スケールが１つだけの結果は、棒グラフとして示し、ドットはカット値の範囲及び平均を示す。
【0109】
このグラフの場合、ＢＲＩＭは１１μｓで３３，３３７という最も良く知られた解に到達することができた。同様の解品質に到達することができた他の唯一のマシンは、ｄＳＢＭで２ｍｓ、約１８０ｘ遅かった。より低い解品質が許容できたとしても、シングルチップＢＲＩＭは最速のアニーラよりもまだ約２桁速い。現在のＣＩＭ実装では、計算サブシステムを使用してスピン間の結合をシミュレートする。したがって、厳密には物理イジングマシンではなく、ハイブリッドマシンである。設計者が物理的な全結合メカニズムを解明できれば（簡単ではない、または可能でさえないかもしれない）、パフォーマンスが向上し得ると仮定することもできる。
【0110】
要約すると、適切に設計された物理イジングマシンは、従来のシミュレーテッドアニーラ（ＳＡ）よりも６桁速くなり、最先端の計算アニーラよりも約２桁速くなることができる。計算アニーラに劣る物理イジングマシンの唯一の欠点は、後者がより大きい問題を解くために簡単にスケーリングすることができることである。以下に、提案されたマルチプロセッサアーキテクチャがこの問題にどのように対処するかを示す。後者が現在知られている最速なシステムであるため、ここではＳＡ及びＳＢＭのみとの比較に焦点を絞る。
【0111】
高レベルの比較
開示されたマルチプロセッサＢＲＩＭ（ｍＢＲＩＭ）アーキテクチャをＳＢＭと、ベンチマークとしてより大きいＫ１６３８４グラフを使用して比較する。これにより、解品質及びパフォーマンスを文献で報告されている結果と直接比較することが可能になる。４チップマルチプロセッサを想定した。各チップは、８１９２ノードを備えたＢＲＩＭ型電子イジングマシンであった。このようなチップは、ＳＢＭで使用される単一ＦＰＧＡよりも、小さいダイサイズ（４５ｎｍ技術で約８０ｍｍ２）を有し、消費電力が大幅に少なくなる（１０Ｗ未満）。このマルチプロセッサの３つの具現化を様々な実装選択のプロキシとして使用した：
開示されたマルチプロセッサＢＲＩＭ（ｍＢＲＩＭ）アーキテクチャをＳＢＭと、ベンチマークとしてより大きいＫ１６３８４グラフを使用して比較する。これにより、解品質及びパフォーマンスを文献で報告されている結果と直接比較することが可能になる。４チップマルチプロセッサを想定した。各チップは、８１９２ノードを備えたＢＲＩＭ型電子イジングマシンであった。このようなチップは、ＳＢＭで使用される単一ＦＰＧＡよりも、小さいダイサイズ（４５ｎｍ技術で約８０ｍｍ２）を有し、消費電力が大幅に少なくなる（１０Ｗ未満）。このマルチプロセッサの３つの具現化を様々な実装選択のプロキシとして使用した：
【0112】
（１）ｍＢＲＩＭ３Ｄ：通信が基本的に瞬時であり、帯域幅制限がない３Ｄ集積化バージョン；
【0113】
（２）ｍＢＲＩＭＨＢ：通信帯域幅が高いシステム。各チップには、それぞれ２５０ＧＢ／ｓの３つの専用チャネルが設けられた。したがって、総帯域幅はＨＢＭの帯域幅に近くなる。
【0114】
（３）ｍＢＲＩＭＬＢ：通信帯域幅が低いシステム（ｍＢＲＩＭＨＢの４分の１）。
【0115】
図１３は、様々なｍＢＲＩＭ、ＳＢＭの８－ＦＰＧＡ実装、及びＳＡによって得られた最良の解品質及び時間を示す。わかりやすくするために、グラフには最良の品質の実行結果のみが示される。最高パフォーマンスのｍＢＲＩＭ（ｍＢＲＩＭ３Ｄ並行モード）をＳＢＭと比較した場合、ｍＢＲＩＭは、はるかに良い解品質に達し（７９３，４２３～７９９，２９２対ＳＢＭの最良結果の約７９２，０００）、約２２００ｘ速くなる（１．１μｓ対２．４７ｍｓ）。バッチモードで動作する帯域幅制約配置（ｍＢＲＩＭＬＢ）でさえ、ＳＢＭよりも７００ｘ超速くなり、解品質も高くなる。
【0116】
次に、帯域幅制限の影響を調べる。すでに上記で議論されたように、チップ間の通信帯域幅が不十分である場合、いくつかの実施形態では、イジングマシンを減速させて対処することが可能である。当然のことながら、その影響は、解を得るためにさらに長く待機する必要があるということである。ｍＢＲＩＭＨＢ及びｍＢＲＩＭＬＢはどちらも、輻輳に誘起された停止のため、ｍＢＲＩＭ３Ｄよりも遅かった。これらの帯域幅制限状況では、開示されたバッチモード動作は合理的に効果的なツールであり、実行速度を向上させることができる。具体的には、バッチモードでは、同じ量のアニーリングをｍＢＲＩＭＨＢ及びｍＢＲＩＭＬＢでそれぞれ２．８ｘ及び７ｘ速く終えることが可能になる。バッチモードでは、ｍＢＲＩＭＨＢはｍＢＲＩＭ３Ｄよりも約２ｘだけ遅く、ｍＢＲＩＭＬＢはさらに１．４ｘ遅い。ただし、解品質は７９２，７２８まで低下する。
【0117】
最後に、ｍＢＲＩＭをＳＡと比較した。同じ解品質を得るには、ｍＢＲＩＭが約４．５×１０６速いことが示される。これはＫ２０００での１．３×１０６の高速化と比較したものである。ここで、アニーリングスケジュールの調整により、ＳＡのパフォーマンスに異常な差（約１４０ｘ）があることに留意されたい。
【0118】
Ｉｎ－ｄｅｐｔｈ分析
：様々なタイプのソルバーがどのように機能するかを第一原理から理解することは有益であり得る。どのようなソルバーを使用する場合でも、良い解を達成するには、高次元のエネルギーランドスケープを十分に探索する必要がある。例として、８００ノードのグラフの場合、シミュレーテッドアニーリング（ＳＡ）及びＢＲＩＭはそれぞれ１４８Ｋ及び１１５Ｋの異なる状態を探索して、同等の解品質に到達した。ＢＲＩＭでは、平均して２０ｐｓごとにスピン反転が起こる。
：様々なタイプのソルバーがどのように機能するかを第一原理から理解することは有益であり得る。どのようなソルバーを使用する場合でも、良い解を達成するには、高次元のエネルギーランドスケープを十分に探索する必要がある。例として、８００ノードのグラフの場合、シミュレーテッドアニーリング（ＳＡ）及びＢＲＩＭはそれぞれ１４８Ｋ及び１１５Ｋの異なる状態を探索して、同等の解品質に到達した。ＢＲＩＭでは、平均して２０ｐｓごとにスピン反転が起こる。
【0119】
（シーケンシャル）ＳＡでは、個々のスピンの反転は計算で実現され、代替の配置（特定のスピンが反転した）のエネルギーが計算され、そのエネルギーに基づいて新しい状態が確率的に受け入れられた。大まかに言うと、ＳＡを実行すると、スピン反転ごとに実行される１４０，０００個の命令が計数された。
【0120】
シミュレーテッド分岐（ＳＢ）は、まったく新しい計算アプローチである。これは動的システムをシミュレートするものと考えられることができる。そのアルゴリズム設計のおかげで、並列処理が容易になる。したがって、同様のワークロードを有するにもかかわらず、より高速になることができる。ＳＡの非自明な部分も超並列である。ただし、並列ＳＡをカスタムハードウェアで実装するための努力はみられない。それにもかかわらず、ＳＢをＢＲＩＭのレベルまで加速させるには、約１０００ｘ以上の計算スループット、または毎秒約２ペタＯｐｓが必要になる。したがって、最良の計算アクセラレータと比較しても、なぜ物理イジングマシンがより魅力的なのかは明らかである。
【0121】
既に上記で議論されたように、グローバル状態の無知の程度は、解品質に大きい影響を与えることができる。したがって、並行実行では、各ソルバーに他のすべてのソルバーを頻繁に更新させる必要があった。バッチモードでは、同じ実行の異なるソルバーが基本的にシーケンスで実行され、同じエポックの開始と終了との間の累積状態変化（スピン反転と区別するためにビット変化と呼ばれる）を通信することだけが必要であるため、これは問題にならなくなった。スピンが１つのエポック内で４回反転し、最終的にエポックの開始と同じ状態になる場合、何も通信する必要はない。言い換えれば、スピン反転は４回あるが、ビット変化は０回である。直感的には、エポックが長ければ長いほど、スピン反転が多くなっても、ビット変化が起こらない。図１４Ａ及び図１４Ｂは、この直感を定量的に確認する。エポック中のスピン反転の回数を測定し、ビット変化の回数を計数した。３．３ｎｓのエポックの場合、アニーリングの進行に伴う数値とそれらの比率との両方が図１４Ａに示される。図１４Ｂは、異なるエポックサイズの関数として比率を示す。
【0122】
図１４Ａ及び図１４Ｂを参照すると、図１４Ａは、３．３ｎｓの固定エポックによる４チップＢＲＩＭについての経時的な反転及びビット変化の進化を示す。左側の縦軸は、反転（青い実線）及びビット変化（青い破線）に対応する。右側の縦軸は、赤色で示されたビット変化に対する反転の比率に対応する。図１４Ｂは、ビット変化に対する反転の平均比率とエポックサイズとの相関を示す。この比率は、エポックサイズの増加に伴いほぼ直線的に増加する。
【0123】
エポック中のスピン反転の回数を測定し、ビット変化の回数を計数した。図１４Ａでは、アニーリングの進行に伴う数値とそれらの比率との両方が示される。エポックサイズが固定されている場合、初期期間後の比率はむしろ安定する。図１４Ｂは、異なるエポックサイズの関数として比率を示す。当然のことながら、エポックが長ければ長いほど、比率は高くなる。示されているように、約３ｎｓのエポックサイズを使用する場合、サブナノ秒のエポックを使用した場合と比較して、トラフィック需要を約４～５ｘ削減することができる。解品質がエポックサイズの関数として示される、図１５Ａ及び図１５Ｂにみられるように、エポックサイズの増加は解品質を低下させる。最良の解品質は、エポックサイズが小さい並行モードで達成された。帯域幅が十分である場合、これが使用するのに最良なモードである。帯域幅が制限されたシステムでは、動的システムは減速する必要がある。この場合、４～５ｘのトラフィック削減は、動的システムが約４～５ｘ速く実行することができることを意味する。トラフィック削減を達成するには、より長いエポックが必要になる。このような場合、並行モードはより長いエポックに耐えられず、解品質は急速かつ大幅に低下する。一方、バッチモードでは、解品質は低下するが、ごくわずかのみであるため、より長いエポックに対する耐性がはるかに高くなる。したがって、帯域幅に制限のあるシステムでは、高い解品質を維持しながら実行速度を犠牲にしないバッチモードが非常に有用である。
【0124】
最後に、誘起スピン反転を調整する際の帯域幅の減少を調べた。図１６Ａは、時間の進化に伴うビット変化及び誘起スピン反転の量を示す。誘起スピン反転であるビット変化の割合もプロットされる。当然のことながら、この値はエポックサイズの関数である。図１６Ｂは、異なるエポックサイズでの平均割合を示す。明らかに、誘起反転の調整の最適化によって、非自明な量の通信（３０～３８％）を節約することができる。帯域幅に制約のあるシステムでは、それに応じて実行時間の改善（約１．５ｘ）を期待することができる。
【0125】
図１６Ａは、３．３ｎｓの固定エポックによる４チップＢＲＩＭについての誘起スピン反転及びビット変化の進化を示す。左側の縦軸は、誘起スピン反転（青い実線）及びビット変化（青い破線）に対応する。右側の縦軸は、赤色で示された誘起スピン反転であるビット変化の割合に対応する。図１６Ｂは、誘起スピン反転の平均割合とエポック持続時間との相関を示す。
【0126】
他の並列処理との対比
最後に、並列処理では分散エージェント間の通信が明らかに共通コンポーネント及びパフォーマンスのボトルネックであることに留意する。したがって、イジングマシンの解を探索する中で、いくつかの車輪が再発明された可能性がある。例えば、シャドウコピーを使用することは、非局所近隣のコピー（ゴースト）を保持することが並列アルゴリズムであるのと同じように、開示されたシステムにとって必要である。また、パフォーマンスへの影響を制限しながら通信を削減する技法が様々な状況、すなわち、低精度データ（場合によっては１ビットのみ）の送信、非可逆圧縮の使用、送信される要素数の削減、またはさらにはラウンドのスキップで探索されてきた。これらの状況と比較すると、具体的にはイジングマシンの場合には２つの重要な違いが強調されることができる：
最後に、並列処理では分散エージェント間の通信が明らかに共通コンポーネント及びパフォーマンスのボトルネックであることに留意する。したがって、イジングマシンの解を探索する中で、いくつかの車輪が再発明された可能性がある。例えば、シャドウコピーを使用することは、非局所近隣のコピー（ゴースト）を保持することが並列アルゴリズムであるのと同じように、開示されたシステムにとって必要である。また、パフォーマンスへの影響を制限しながら通信を削減する技法が様々な状況、すなわち、低精度データ（場合によっては１ビットのみ）の送信、非可逆圧縮の使用、送信される要素数の削減、またはさらにはラウンドのスキップで探索されてきた。これらの状況と比較すると、具体的にはイジングマシンの場合には２つの重要な違いが強調されることができる：
【0127】
（１）問題のスケール：イジングマシンは動的システムであり、非常に急速に進化することができる。したがって、最適化を行わないと、生の通信需要が膨大になる。例えば、開示された４つのＢＲＩＭチップ（４５ｎｍ技術でそれぞれ約８０ｍｍ２）は約４ＴＢ／ｓを必要とする。
【0128】
（２）設計の柔軟性：基礎となるイジングマシンの進化プロセスをオーケストレーションする自由度が利用されることができるため、バッチモード及び誘起スピン反転の調整などの最適化が可能である。その結果、圧縮などの追加ロジックがなく、通信需要をわずか２１８ＧＢ／ｓに削減しながら（２０ｘ削減）、解品質を維持することができる。
【0129】
結論
物理イジングマシンは、専用（フォンノイマン）アクセラレータと比較しても、極めて速くエネルギー効率よくイジング式の最適化問題を解くことができる。しかし、既存のイジングマシンは固定容量を有する。分割統治戦略が使用される場合、問題がマシン容量よりわずかに大きい場合でも、イジングマシンを使用する利益は急速に減少する。本明細書に開示されるデバイスは、基本的に、他のマシンと連携してより大きい問題を解くように設計されている。本開示は、マルチプロセッサイジングマシンのアーキテクチャの設計及び最適化を提示する。設計に関連する実験結果は、いくつかの重要なポイントに要約されることができる：
物理イジングマシンは、専用（フォンノイマン）アクセラレータと比較しても、極めて速くエネルギー効率よくイジング式の最適化問題を解くことができる。しかし、既存のイジングマシンは固定容量を有する。分割統治戦略が使用される場合、問題がマシン容量よりわずかに大きい場合でも、イジングマシンを使用する利益は急速に減少する。本明細書に開示されるデバイスは、基本的に、他のマシンと連携してより大きい問題を解くように設計されている。本開示は、マルチプロセッサイジングマシンのアーキテクチャの設計及び最適化を提示する。設計に関連する実験結果は、いくつかの重要なポイントに要約されることができる：
【0130】
（１）保守的な条件（チップ数が少なく、チップ面積と消費電力が少ない）であっても、マルチプロセッサは最先端の計算アクセラレータと比較して約２２００ｘの高速化を達成することができる。
【0131】
（２）提案されたマルチプロセッサアーキテクチャにより、物理イジングマシンもスケールアップして、より大きい問題を解くことができる。様々な問題の高速化を比較することは困難であるが、マルチプロセッサＢＲＩＭがそのフォンノイマンの対応物に勝るパフォーマンス上の利点がシングルチップＢＲＩＭの場合と同様に有意であると言っても過言ではない。
【0132】
（３）物理イジングマシンが非常に速いため、通信帯域幅が潜在的なボトルネックになる可能性があり、それに応じてマシンが減速する必要がある。これらのような場合、バッチモード動作により、通信需要が約４～５ｘ削減され、つまり、処理スループットが約４～５ｘ向上することができる。
【0133】
本明細書で引用されるありとあらゆる特許、特許出願、及び刊行物の開示は、参照によりそれらの全体が本明細書に組み込まれる。本発明は、具体的な実施形態を参照して開示されてきたが、当業者によって、本発明の真の趣旨および範囲から逸脱することなく、本発明の他の実施形態および変形が考案されてもよいことは明らかである。添付の特許請求の範囲は、全てのかかる実施形態および均等な変形を含むように解釈されることが意図される。
【0134】
引用文献
以下の刊行物は、その全体が参照により本明細書に組み込まれる。
以下の刊行物は、その全体が参照により本明細書に組み込まれる。
【0135】
Ｍａｒｔｉｎ Ａｂａｄｉ，Ａｓｈｉｓｈ Ａｇａｒｗａｌ，Ｐａｕｌ Ｂａｒｈａｍ，Ｅｕｇｅｎｅ Ｂｒｅｖｄｏ，Ｚｈｉｆｅｎｇ Ｃｈｅｎ，Ｃｒａｉｇ Ｃｉｔｒｏ，Ｇｒｅｇｏｒｙ Ｓ．Ｃｏｒｒａｄｏ，Ａｎｄｙ Ｄａｖｉｓ，Ｊｅｆｆｒｅｙ Ｄｅａｎ，Ｍａｔｔｈｉｅｕ Ｄｅｖｉｎ，Ｓａｎｊａｙ Ｇｈｅｍａｗａｔ，Ｉａｎ Ｊ．Ｇｏｏｄｆｅｌｌｏｗ，Ａｎｄｒｅｗ Ｈａｒｐ，Ｇｅｏｆｆｒｅｙ Ｉｒｖｉｎｇ，Ｍｉｃｈａｅｌ Ｉｓａｒｄ，Ｙａｎｇｑｉｎｇ Ｊｉａ，Ｒａｆａｌ Ｊｏｚｅｆｏｗｉｃｚ，Ｌｕｋａｓｚ Ｋａｉｓｅｒ，Ｍａｎｊｕｎａｔｈ Ｋｕｄｌｕｒ，Ｊｏｓｈ Ｌｅｖｅｎｂｅｒｇ，Ｄａｎ Ｍａｎｅ，Ｒａｊａｔ Ｍｏｎｇａ，Ｓｈｅｒｒｙ Ｍｏｏｒｅ，Ｄｅｒｅｋ Ｇｏｒｄｏｎ Ｍｕｒｒａｙ，Ｃｈｒｉｓ Ｏｌａｈ，Ｍｉｋｅ Ｓｃｈｕｓｔｅｒ，Ｊｏｎａｔｈｏｎ Ｓｈｌｅｎｓ，Ｂｅｎｏｉｔ Ｓｔｅｉｎｅｒ，Ｉｌｙａ Ｓｕｔｓｋｅｖｅｒ，Ｋｕｎａｌ Ｔａｌｗａｒ，Ｐａｕｌ Ａ．Ｔｕｃｋｅｒ，Ｖｉｎｃｅｎｔ Ｖａｎｈｏｕｃｋｅ，Ｖｉｊａｙ Ｖａｓｕｄｅｖａｎ，Ｆｅｒｎａｎｄａ Ｂ．Ｖｉｅｇａｓ，Ｏｒｉｏｌ Ｖｉｎｙａｌｓ，Ｐｅｔｅ Ｗａｒｄｅｎ，Ｍａｒｔｉｎ Ｗａｔｔｅｎｂｅｒｇ，Ｍａｒｔｉｎ Ｗｉｃｋｅ，Ｙｕａｎ Ｙｕ，ａｎｄ Ｘｉａｏｑｉａｎｇ Ｚｈｅｎｇ．２０１６．ＴｅｎｓｏｒＦｌｏｗ：Ｌａｒｇｅ－Ｓｃａｌｅ Ｍａｃｈｉｎｅ Ｌｅａｒｎｉｎｇ ｏｎ Ｈｅｔｅｒｏｇｅｎｅｏｕｓ Ｄｉｓｔｒｉｂｕｔｅｄ Ｓｙｓｔｅｍｓ．ＣｏＲＲａｂｓ／１６０３．０４４６７（２０１６）．ａｒＸｉｖ：１６０３．０４４６７ ｈｔｔｐ：／／ａｒｘｉｖ．ｏｒｇ／ａｂｓ／１６０３．０４４６７
【0136】
Ｄａｖｉｄ Ｈ Ａｃｋｌｅｙ，Ｇｅｏｆｆｒｅｙ Ｅ Ｈｉｎｔｏｎ，ａｎｄ Ｔｅｒｒｅｎｃｅ Ｊ Ｓｅｊｎｏｗｓｋｉ．１９８５．Ａ ｌｅａｒｎｉｎｇ ａｌｇｏｒｉｔｈｍ ｆｏｒ Ｂｏｌｔｚｍａｎｎ ｍａｃｈｉｎｅｓ．Ｃｏｇｎｉｔｉｖｅ ｓｃｉｅｎｃｅ９，１（１９８５），１４７－１６９．
【0137】
Ｒｉｃｈａｒｄ Ａｆｏａｋｗａ，Ｙｉｑｉａｏ Ｚｈａｎｇ，Ｕｄａｙ Ｋｕｍａｒ Ｒｅｄｄｙ Ｖｅｎｇａｌａｍ，Ｚｅｌｊｋｏ Ｉｇｎｊａｔｏｖｉｃ，ａｎｄ Ｍｉｃｈａｅｌ Ｈｕａｎｇ．２０２１．ＢＲＩＭ：Ｂｉｓｔａｂｌｅ Ｒｅｓｉｓｔｉｖｅｌｙ－Ｃｏｕｐｌｅｄ Ｉｓｉｎｇ Ｍａｃｈｉｎｅ．２０２１ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｈｉｇｈ－Ｐｅｒｆｏｒｍａｎｃｅ Ｃｏｍｐｕｔｅｒ Ａｒｃｈｉｔｅｃｔｕｒｅ（ＨＰＣＡ）（２０２１），７４９－７６０．ｈｔｔｐｓ：／／ｄｏｉ．ｏｒｇ／１０．１１０９／ＨＰＣＡ５１６４７．２０２１．０００６８
【0138】
Ｄａｎ Ａｌｉｓｔａｒｈ，Ｔｏｒｓｔｅｎ Ｈｏｅｆｌｅｒ，Ｍｉｋａｅｌ Ｊｏｈａｎｓｓｏｎ，Ｓａｒｉｔ Ｋｈｉｒｉｒａｔ，Ｎｉｋｏｌａ Ｋｏｎｓｔａｎｔｉｎｏｖ，ａｎｄ Ｃｅｄｒｉｃ Ｒｅｎｇｇｌｉ．２０１８．Ｔｈｅ Ｃｏｎｖｅｒｇｅｎｃｅ ｏｆ Ｓｐａｒｓｉｆｉｅｄ Ｇｒａｄｉｅｎｔ Ｍｅｔｈｏｄｓ．Ｉｎ Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ ３２ｎｄ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｎｅｕｒａｌ Ｉｎｆｏｒｍａｔｉｏｎ Ｐｒｏｃｅｓｓｉｎｇ Ｓｙｓｔｅｍｓ（Ｍｏｎｔｒｅａｌ，Ｃａｎａｄａ）（ＮＩＰＳ’１８）．Ｃｕｒｒａｎ Ａｓｓｏｃｉａｔｅｓ Ｉｎｃ．，Ｒｅｄ Ｈｏｏｋ，ＮＹ，ＵＳＡ，５９７７－５９８７．
【0139】
Ｄａｎ Ａｌｉｓｔａｒｈ，Ｊｅｒｒｙ Ｌｉ，Ｒｙｏｔａ Ｔｏｍｉｏｋａ，ａｎｄ Ｍｉｌａｎ Ｖｏｊｎｏｖｉｃ．２０１６．ＱＳＧＤ：Ｒａｎｄｏｍｉｚｅｄ Ｑｕａｎｔｉｚａｔｉｏｎ ｆｏｒ Ｃｏｍｍｕｎｉｃａｔｉｏｎ－Ｏｐｔｉｍａｌ Ｓｔｏｃｈａｓｔｉｃ Ｇｒａｄｉｅｎｔ Ｄｅｓｃｅｎｔ．ＣｏＲＲａｂｓ／１６１０．０２１３２（２０１６）．ａｒＸｉｖ：１６１０．０２１３２ ｈｔｔｐ：／／ａｒｘｉｖ．ｏｒｇ／ａｂｓ／１６１０．０２１３２
【0140】
Ｒａｍｉ Ｂａｒｅｎｄｓ，Ａｌｉｒｅｚａ Ｓｈａｂａｎｉ，Ｌｕｃａｓ Ｌａｍａｔａ，Ｊｕｌｉａｎ Ｋｅｌｌｙ，Ａｎｔｏｎｉｏ Ｍｅｚｚａｃａｐｏ，Ｕｒｔｚｉ Ｌａｓ Ｈｅｒａｓ，Ｒｙａｎ Ｂａｂｂｕｓｈ，Ａｕｓｔｉｎ Ｇ Ｆｏｗｌｅｒ，Ｂｒｏｏｋｓ Ｃａｍｐｂｅｌｌ，Ｙｕ Ｃｈｅｎ，ｅｔ ａｌ．２０１６．Ｄｉｇｉｔｉｚｅｄ ａｄｉａｂａｔｉｃ ｑｕａｎｔｕｍ ｃｏｍｐｕｔｉｎｇ ｗｉｔｈ ａ ｓｕｐｅｒｃｏｎｄｕｃｔｉｎｇ ｃｉｒｃｕｉｔ．Ｎａｔｕｒｅ５３４，７６０６（２０１６），２２２－２２６．
【0141】
Ｗｉｌｌｉａｍ Ｊ．Ｂａｒｒｙ，Ｍａｒｋ Ｔ．Ｊｏｎｅｓ，ａｎｄ Ｐａｕｌ Ｅ．Ｐｌａｓｓｍａｎｎ．１９９８． Ｐａｒａｌｌｅｌ ａｄａｐｔｉｖｅ ｍｅｓｈ ｒｅｆｉｎｅｍｅｎｔ ｔｅｃｈｎｉｑｕｅｓ ｆｏｒ ｐｌａｓｔｉｃｉｔｙ ｐｒｏｂｌｅｍｓ．Ａｄｖａｎｃｅｓ ｉｎ Ｅｎｇｉｎｅｅｒｉｎｇ Ｓｏｆｔｗａｒｅ２９，３（１９９８），２１７－２２５．ｈｔｔｐｓ：／／ｄｏｉ．ｏｒｇ／１０．１０１６／Ｓ０９６５－９９７８（９８）０００４０－４
【0142】
Ｄｅｂｒａｊ Ｂａｓｕ，Ｄｅｅｐｅｓｈ Ｄａｔａ，Ｃａｎ Ｋａｒａｋｕｓ，ａｎｄ Ｓｕｈａｓ Ｄｉｇｇａｖｉ．２０１９．Ｑｓｐａｒｓｅ－ＬｏｃａｌＳＧＤ：Ｄｉｓｔｒｉｂｕｔｅｄ ＳＧＤ ｗｉｔｈ Ｑｕａｎｔｉｚａｔｉｏｎ，Ｓｐａｒｓｉｆｉｃａｔｉｏｎ，ａｎｄ Ｌｏｃａｌ Ｃｏｍｐｕｔａｔｉｏｎｓ．Ｃｕｒｒａｎ Ａｓｓｏｃｉａｔｅｓ Ｉｎｃ．，Ｒｅｄ Ｈｏｏｋ，ＮＹ，ＵＳＡ．
【0143】
Ｎａｔａｌｉａ Ｇ Ｂｅｒｌｏｆｆ，Ｍａｔｔｅｏ Ｓｉｌｖａ，Ｋｉｒｉｌｌ Ｋａｌｉｎｉｎ，Ａｌｅｘｉｓ Ａｓｋｉｔｏｐｏｕｌｏｓ，Ｊｕｌｉａｎ Ｄ Ｔｏｐｆｅｒ，Ｐａｓｑｕａｌｅ Ｃｉｌｉｂｒｉｚｚｉ，Ｗｏｌｆｇａｎｇ Ｌａｎｇｂｅｉｎ，ａｎｄ Ｐａｖｌｏｓ Ｇ Ｌａｇｏｕｄａｋｉｓ．２０１７．Ｒｅａｌｉｚｉｎｇ ｔｈｅ ｃｌａｓｓｉｃａｌ ＸＹ Ｈａｍｉｌｔｏｎｉａｎ ｉｎ ｐｏｌａｒｉｔｏｎ ｓｉｍｕｌａｔｏｒｓ．Ｎａｔｕｒｅ ｍａｔｅｒｉａｌｓ１６，１１（２０１７），１１２０－１１２６．
【0144】
Ｊｅｒｅｍｙ Ｂｅｒｎｓｔｅｉｎ，Ｙｕ－Ｘｉａｎｇ Ｗａｎｇ，Ｋａｍｙａｒ Ａｚｉｚｚａｄｅｎｅｓｈｅｌｉ，ａｎｄ Ａｎｉｍａ Ａｎａｎｄｋｕｍａｒ．２０１８．ｓｉｇｎＳＧＤ：ｃｏｍｐｒｅｓｓｅｄ ｏｐｔｉｍｉｓａｔｉｏｎ ｆｏｒ ｎｏｎ－ｃｏｎｖｅｘ ｐｒｏｂｌｅｍｓ．ＣｏＲＲ ａｂｓ／１８０２．０４４３４（２０１８）．ａｒＸｉｖ：１８０２．０４４３４ ｈｔｔｐ：／／ａｒｘｉｖ．ｏｒｇ／ａｂｓ／１８０２．０４４３４
【0145】
Ｆａｂｉａｎ Ｂｏｈｍ，Ｇｕｙ Ｖｅｒｓｃｈａｆｆｅｌｔ，ａｎｄ Ｇｕｙ Ｖａｎ ｄｅｒ Ｓａｎｄｅ．２０１９．Ａ ｐｏｏｒ ｍａｎ’ｓ ｃｏｈｅｒｅｎｔ Ｉｓｉｎｇ ｍａｃｈｉｎｅ ｂａｓｅｄ ｏｎ ｏｐｔｏ－ｅｌｅｃｔｒｏｎｉｃ ｆｅｅｄｂａｃｋ ｓｙｓｔｅｍｓ ｆｏｒ ｓｏｌｖｉｎｇ ｏｐｔｉｍｉｚａｔｉｏｎ ｐｒｏｂｌｅｍｓ．Ｎａｔｕｒｅ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ１０，１（２０１９），３５３８．ｈｔｔｐｓ：／／ｄｏｉ．ｏｒｇ／１０．１０３８／ｓ４１４６７－０１９－１１４８４－３
【0146】
Ｓｅｒｇｉｏ Ｂｏｉｘｏ，Ｔｒｏｅｌｓ Ｆ Ｒｏｎｎｏｗ，Ｓｅｒｇｅｉ Ｖ Ｉｓａｋｏｖ，Ｚｈｉｈｕｉ Ｗａｎｇ，Ｄａｖｉｄ Ｗｅｃｋｅｒ，Ｄａｎｉｅｌ Ａ Ｌｉｄａｒ，Ｊｏｈｎ Ｍ Ｍａｒｔｉｎｉｓ，ａｎｄ Ｍａｔｔｈｉａｓ Ｔｒｏｙｅｒ．２０１４． Ｅｖｉｄｅｎｃｅ ｆｏｒ ｑｕａｎｔｕｍ ａｎｎｅａｌｉｎｇ ｗｉｔｈ ｍｏｒｅ ｔｈａｎ ｏｎｅ ｈｕｎｄｒｅｄ ｑｕｂｉｔｓ．Ｎａｔｕｒｅ ｐｈｙｓｉｃｓ １０，３（２０１４），２１８－２２４．
【0147】
Ｍｉｃｈａｅｌ Ｂｏｏｔｈ，Ｓｔｅｖｅｎ Ｐ．Ｒｅｉｎｈａｒｄｔ，ａｎｄ Ａｉｄａｎ Ｒｏｙ．２０１７．Ｐａｒｔｉｔｉｏｎｉｎｇ Ｏｐｔｉｍｉｚａｔｉｏｎ Ｐｒｏｂｌｅｍｓ ｆｏｒ Ｈｙｂｒｉｄ Ｃｌａｓｓｉｃａｌ／Ｑｕａｎｔｕｍ Ｅｘｅｃｕｔｉｏｎ．Ｔｅｃｈｎｉｃａｌ Ｒｅｐｏｒｔ （２０１７）．ｈｔｔｐｓ：／／ｄｏｃｓ．ｏｃｅａｎ．ｄｗａｖｅｓｙｓ．ｃｏｍ／ｐｒｏｊｅｃｔｓ／ｑｂｓｏｌｖ／ｅｎ／ｌａｔｅｓｔ／＿ｄｏｗｎｌｏａｄｓ／ｂｄ１５ａ２ｄ８ｆ３２ｅ５８７ｅ９ｅ５９９７ｃｅ９ｄ５５１２ｃｃ／ｑｂｓｏｌｖ＿ｔｅｃｈＲｅｐｏｒｔ．ｐｄｆ
【0148】
Ｐａｕｌ Ｉ Ｂｕｎｙｋ，Ｅｍｉｌｅ Ｍ Ｈｏｓｋｉｎｓｏｎ，Ｍａｒｋ Ｗ Ｊｏｈｎｓｏｎ，Ｅｌｅｎａ Ｔｏｌｋａｃｈｅｖａ，Ｆａｂｉｏ Ａｌｔｏｍａｒｅ，Ａｎｄｒｅｗ Ｊ Ｂｅｒｋｌｅｙ，Ｒｉｃｈａｒｄ Ｈａｒｒｉｓ，Ｊｅｒｅｍｙ Ｐ Ｈｉｌｔｏｎ，Ｔｒｅｖｏｒ Ｌａｎｔｉｎｇ，Ａｎｔｈｏｎｙ Ｊ Ｐｒｚｙｂｙｓｚ，ｅｔ ａｌ．２０１４．Ａｒｃｈｉｔｅｃｔｕｒａｌ ｃｏｎｓｉｄｅｒａｔｉｏｎｓ ｉｎ ｔｈｅ ｄｅｓｉｇｎ ｏｆ ａ ｓｕｐｅｒｃｏｎｄｕｃｔｉｎｇ ｑｕａｎｔｕｍ ａｎｎｅａｌｉｎｇ ｐｒｏｃｅｓｓｏｒ．ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ａｐｐｌｉｅｄ Ｓｕｐｅｒｃｏｎｄｕｃｔｉｖｉｔｙ２４，４（２０１４），１－１０．
【0149】
ＫｙｕｎｇＨｙｕｎ Ｃｈｏ，Ａｌｅｘａｎｄｅｒ Ｉｌｉｎ，ａｎｄ Ｔａｐａｎｉ Ｒａｉｋｏ．２０１１．Ｉｍｐｒｏｖｅｄ ｌｅａｒｎｉｎｇ ｏｆ Ｇａｕｓｓｉａｎ－Ｂｅｒｎｏｕｌｌｉ ｒｅｓｔｒｉｃｔｅｄ Ｂｏｌｔｚｍａｎｎ ｍａｃｈｉｎｅｓ．Ｉｎ Ｉｎｔｅｒｎａｔｉｏｎａｌ ｃｏｎｆｅｒｅｎｃｅ ｏｎ ａｒｔｉｆｉｃｉａｌ ｎｅｕｒａｌ ｎｅｔｗｏｒｋｓ．Ｓｐｒｉｎｇｅｒ，１０－１７．
【0150】
Ｊｅｆｆｒｅｙ Ｃｈｏｕ，Ｓｕｒａｊ Ｂｒａｍｈａｖａｒ，Ｓｉｄｄｈａｒｔｈａ Ｇｈｏｓｈ，ａｎｄ Ｗｉｌｌｉａｍ Ｈｅｒｚｏｇ．２０１９．Ａｎａｌｏｇ Ｃｏｕｐｌｅｄ Ｏｓｃｉｌｌａｔｏｒ Ｂａｓｅｄ Ｗｅｉｇｈｔｅｄ Ｉｓｉｎｇ Ｍａｃｈｉｎｅ．Ｓｃｉｅｎｔｉｆｉｃ Ｒｅｐｏｒｔｓ９，１（２０１９），１４７８６．ｈｔｔｐｓ：／／ｄｏｉ．ｏｒｇ／１０．１０３８／ｓ４１５９８－０１９－４９６９９－５
【0151】
Ｃｈａｓｅ Ｃｏｏｋ，Ｈｅｎｇｙａｎｇ Ｚｈａｏ，Ｔａｋａｓｈｉ Ｓａｔｏ，Ｍａｓａｙｕｋｉ Ｈｉｒｏｍｏｔｏ，ａｎｄ Ｓｈｅｌｄｏｎ Ｘ．Ｄ．Ｔａｎ．２０１９．ＧＰＵ Ｂａｓｅｄ Ｐａｒａｌｌｅｌ Ｉｓｉｎｇ Ｃｏｍｐｕｔｉｎｇ ｆｏｒ Ｃｏｍｂｉｎａｔｏｒｉａｌ Ｏｐｔｉｍｉｚａｔｉｏｎ Ｐｒｏｂｌｅｍｓ ｉｎ ＶＬＳＩ Ｐｈｙｓｉｃａｌ Ｄｅｓｉｇｎ．ａｒＸｉｖ：１８０７．１０７５０［ｐｈｙｓｉｃｓ．ｃｏｍｐ－ｐｈ］
【0152】
Ｄ－ＷＡＶＥ．２０１４．ｍｉｎｏｒｍｉｎｅｒ．ｈｔｔｐｓ：／／ｇｉｔｈｕｂ．ｃｏｍ／ｄｗａｖｅｓｙｓｔｅｍｓ／ｍｉｎｏｒｍｉｎｅｒ
【0153】
Ｄ－ＷＡＶＥ．２０２２．Ｏｐｅｒａｔｉｏｎ ａｎｄ Ｔｉｍｉｎｇ．ｈｔｔｐｓ：／／ｄｏｃｓ．ｄｗａｖｅｓｙｓ．ｃｏｍ／ｄｏｃｓ／ｌａｔｅｓｔ／ｃ＿ｑｐｕ＿ｔｉｍｉｎｇ．ｈｔｍｌ
【0154】
Ｚａｃｈａｒｙ ＤｅＶｉｔｏ，Ｎｉｅｌｓ Ｊｏｕｂｅｒｔ，Ｆｒａｎｃｉｓｃｏ Ｐａｌａｃｉｏｓ，Ｓｔｅｐｈｅｎ Ｏａｋｌｅｙ，Ｍｏｎｔｓｅｒｒａｔ Ｍｅｄｉｎａ，Ｍｉｋｅ Ｂａｒｒｉｅｎｔｏｓ，Ｅｒｉｃｈ Ｅｌｓｅｎ，Ｆｒａｎｋ Ｈａｍ，Ａｌｅｘ Ａｉｋｅｎ，Ｋａｒｔｈｉｋ Ｄｕｒａｉｓａｍｙ，Ｅｒｉｃ Ｄａｒｖｅ，Ｊｕａｎ Ａｌｏｎｓｏ，ａｎｄ Ｐａｔ Ｈａｎｒａｈａｎ．２０１１．Ｌｉｓｚｔ：Ａ ｄｏｍａｉｎ ｓｐｅｃｉｆｉｃ ｌａｎｇｕａｇｅ ｆｏｒ ｂｕｉｌｄｉｎｇ ｐｏｒｔａｂｌｅ ｍｅｓｈ－ｂａｓｅｄ ＰＤＥ ｓｏｌｖｅｒｓ．Ｉｎ ＳＣ’１１：Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ２０１１ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｆｏｒ Ｈｉｇｈ Ｐｅｒｆｏｒｍａｎｃｅ Ｃｏｍｐｕｔｉｎｇ，Ｎｅｔｗｏｒｋｉｎｇ，Ｓｔｏｒａｇｅ ａｎｄ Ａｎａｌｙｓｉｓ．１－１２．ｈｔｔｐｓ：／／ｄｏｉ．ｏｒｇ／１０．１１４５／２０６３３８４．２０６３３９６
【0155】
Ｍｅｌｉｈ Ｅｌｉｂｏｌ，Ｌｉｈｕａ Ｌｅｉ，ａｎｄ Ｍｉｃｈａｅｌ Ｉ．Ｊｏｒｄａｎ．２０２０．Ｖａｒｉａｎｃｅ Ｒｅｄｕｃｔｉｏｎ ｗｉｔｈ Ｓｐａｒｓｅ Ｇｒａｄｉｅｎｔｓ．ＣｏＲＲ ａｂｓ／２００１．０９６２３（２０２０）．ａｒＸｉｖ：２００１．０９６２３ ｈｔｔｐｓ：／／ａｒｘｉｖ．ｏｒｇ／ａｂｓ／２００１．０９６２３
【0156】
Ｈａｙａｔｏ Ｇｏｔｏ，Ｋｏｔａｒｏ Ｅｎｄｏ，Ｍａｓａｒｕ Ｓｕｚｕｋｉ，Ｙｏｓｈｉｓａｔｏ Ｓａｋａｉ，Ｔａｒｏ Ｋａｎａｏ，Ｙｏｈｅｉ Ｈａｍａｋａｗａ，Ｒｙｏ Ｈｉｄａｋａ，Ｍａｓａｙａ Ｙａｍａｓａｋｉ，ａｎｄ Ｋｏｓｕｋｅ Ｔａｔｓｕｍｕｒａ．２０２１．Ｈｉｇｈ－ｐｅｒｆｏｒｍａｎｃｅ ｃｏｍｂｉｎａｔｏｒｉａｌ ｏｐｔｉｍｉｚａｔｉｏｎ ｂａｓｅｄ ｏｎ ｃｌａｓｓｉｃａｌ ｍｅｃｈａｎｉｃｓ．Ｓｃｉｅｎｃｅ Ａｄｖａｎｃｅｓ７，６（２０２１），ｅａｂｅ７９５３．ｈｔｔｐｓ：／／ｄｏｉ．ｏｒｇ／１０．１１２６／ｓｃｉａｄｖ．ａｂｅ７９５３ ａｒＸｉｖ：ｈｔｔｐｓ：／／ｗｗｗ．ｓｃｉｅｎｃｅ．ｏｒｇ／ｄｏｉ／ｐｄｆ／１０．１１２６／ｓｃｉａｄｖ．ａｂｅ７９５３
【0157】
Ｈｉｄｅｎｏｒｉ ＧＹＯＴＥＮ，Ｍａｓａｙｕｋｉ ＨＩＲＯＭＯＴＯ，ａｎｄ Ｔａｋａｓｈｉ ＳＡＴＯ．２０１８． Ａｒｅａ Ｅｆｆｉｃｉｅｎｔ Ａｎｎｅａｌｉｎｇ Ｐｒｏｃｅｓｓｏｒ ｆｏｒ Ｉｓｉｎｇ Ｍｏｄｅｌ ｗｉｔｈｏｕｔ Ｒａｎｄｏｍ Ｎｕｍｂｅｒ Ｇｅｎｅｒａｔｏｒ．ＩＥＩＣＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｉｎｆｏｒｍａｔｉｏｎ ａｎｄ Ｓｙｓｔｅｍｓ Ｅ１０１．Ｄ，２（２０１８），３１４－３２３．ｈｔｔｐｓ：／／ｄｏｉ．ｏｒｇ／１０．１５８７／ｔｒａｎｓｉｎｆ．２０１７ＲＣＰ００１５
【0158】
Ｒｙａｎ Ｈａｍｅｒｌｙ，Ｔａｋａｈｉｒｏ Ｉｎａｇａｋｉ，Ｐｅｔｅｒ Ｌ ＭｃＭａｈｏｎ，Ｄａｖｉｄｅ Ｖｅｎｔｕｒｅｌｌｉ，Ａｌｉｒｅｚａ Ｍａｒａｎｄｉ，Ｔａｔｓｕｈｉｒｏ Ｏｎｏｄｅｒａ，Ｅｄｗｉｎ Ｎｇ，Ｃａｒｓｔｅｎ Ｌａｎｇｒｏｃｋ，Ｋｅｎｓｕｋｅ Ｉｎａｂａ，ｅｔ ａｌ．２０１８．Ｓｃａｌｉｎｇ ａｄｖａｎｔａｇｅｓ ｏｆ ａｌｌ－ｔｏ－ａｌｌ ｃｏｎｎｅｃｔｉｖｉｔｙ ｉｎ ｐｈｙｓｉｃａｌ ａｎｎｅａｌｅｒｓ：ｔｈｅ Ｃｏｈｅｒｅｎｔ Ｉｓｉｎｇ Ｍａｃｈｉｎｅ ｖｓ．Ｄ－Ｗａｖｅ ２０００Ｑ．Ｄ－Ｗａｖｅ ２０００Ｑ ａｒＸｉｖ（２０１８）．
【0159】
Ｒｙａｎ Ｈａｍｅｒｌｙ，Ｔａｋａｈｉｒｏ Ｉｎａｇａｋｉ，Ｐｅｔｅｒ Ｌ ＭｃＭａｈｏｎ，Ｄａｖｉｄｅ Ｖｅｎｔｕｒｅｌｌｉ，Ａｌｉｒｅｚａ Ｍａｒａｎｄｉ，Ｔａｔｓｕｈｉｒｏ Ｏｎｏｄｅｒａ，Ｅｄｗｉｎ Ｎｇ，Ｃａｒｓｔｅｎ Ｌａｎｇｒｏｃｋ，Ｋｅｎｓｕｋｅ Ｉｎａｂａ，Ｔｏｓｈｉｍｏｒｉ Ｈｏｎｊｏ，ｅｔ ａｌ．２０１９．Ｅｘｐｅｒｉｍｅｎｔａｌ ｉｎｖｅｓｔｉｇａｔｉｏｎ ｏｆ ｐｅｒｆｏｒｍａｎｃｅ ｄｉｆｆｅｒｅｎｃｅｓ ｂｅｔｗｅｅｎ ｃｏｈｅｒｅｎｔ Ｉｓｉｎｇ ｍａｃｈｉｎｅｓ ａｎｄ ａ ｑｕａｎｔｕｍ ａｎｎｅａｌｅｒ．Ｓｃｉｅｎｃｅ ａｄｖａｎｃｅｓ５，５（２０１９），ｅａａｕ０８２３．
【0160】
Ｒ Ｈａｍｅｒｌｙ，Ａ Ｓｌｕｄｄｓ，Ｌ Ｂｅｒｎｓｔｅｉｎ，Ｍ Ｐｒａｂｈｕ，Ｃ Ｒｏｑｕｅｓ－Ｃａｒｍｅｓ，Ｊ Ｃａｒｏｌａｎ，Ｙ Ｙａｍａｍｏｔｏ，Ｍ Ｓｏｌｊａｃｉｃ，ａｎｄ Ｄ Ｅｎｇｌｕｎｄ．２０１９．Ｔｏｗａｒｄｓ Ｌａｒｇｅ－Ｓｃａｌｅ Ｐｈｏｔｏｎｉｃ Ｎｅｕｒａｌ－Ｎｅｔｗｏｒｋ Ａｃｃｅｌｅｒａｔｏｒｓ．２０１９ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ （ＩＥＤＭ）．ＩＥＥＥ，２２－８．
【0161】
Ｒ．Ｈａｒｒｉｓ，Ｍ．Ｗ．Ｊｏｈｎｓｏｎ，Ｔ．Ｌａｎｔｉｎｇ，Ａ．Ｊ．Ｂｅｒｋｌｅｙ，Ｊ．Ｊｏｈａｎｓｓｏｎ，Ｐ．Ｂｕｎｙｋ，Ｅ．Ｔｏｌｋａｃｈｅｖａ，Ｅ．Ｌａｄｉｚｉｎｓｋｙ，Ｎ．Ｌａｄｉｚｉｎｓｋｙ，Ｔ．Ｏｈ，Ｆ．Ｃｉｏａｔａ，Ｉ．Ｐｅｒｍｉｎｏｖ，Ｐ．Ｓｐｅａｒ，Ｃ．Ｅｎｄｅｒｕｄ，Ｃ．Ｒｉｃｈ，Ｓ．Ｕｃｈａｉｋｉｎ，Ｍ．Ｃ．Ｔｈｏｍ，Ｅ．Ｍ．Ｃｈａｐｐｌｅ，Ｊ．Ｗａｎｇ，Ｂ．Ｗｉｌｓｏｎ，Ｍ．Ｈ．Ｓ．Ａｍｉｎ，Ｎ．Ｄｉｃｋｓｏｎ，Ｋ．Ｋａｒｉｍｉ，Ｂ．Ｍａｃｒｅａｄｙ，Ｃ．Ｊ．Ｓ．Ｔｒｕｎｃｉｋ，ａｎｄ Ｇ．Ｒｏｓｅ．２０１０．Ｅｘｐｅｒｉｍｅｎｔａｌ ｉｎｖｅｓｔｉｇａｔｉｏｎ ｏｆ ａｎ ｅｉｇｈｔ－ｑｕｂｉｔ ｕｎｉｔ ｃｅｌｌ ｉｎ ａ ｓｕｐｅｒｃｏｎｄｕｃｔｉｎｇ ｏｐｔｉｍｉｚａｔｉｏｎ ｐｒｏｃｅｓｓｏｒ．Ｐｈｙｓ．Ｒｅｖ．Ｂ８２（Ｊｕｌ２０１０），０２４５１１．Ｉｓｓｕｅ２．ｈｔｔｐｓ：／／ｄｏｉ．ｏｒｇ／１０．１１０３／ＰｈｙｓＲｅｖＢ．８２．０２４５１１
【0162】
Ｔａｋａｈｉｒｏ Ｉｎａｇａｋｉ，Ｙｏｓｈｉｔａｋａ Ｈａｒｉｂａｒａ，Ｋｏｊｉ Ｉｇａｒａｓｈｉ，Ｔｏｍｏｈｉｒｏ Ｓｏｎｏｂｅ，Ｓｈｕｈｅｉ Ｔａｍａｔｅ，Ｔｏｓｈｉｍｏｒｉ Ｈｏｎｊｏ，Ａｌｉｒｅｚａ Ｍａｒａｎｄｉ，Ｐｅｔｅｒ Ｌ ＭｃＭａｈｏｎ，Ｔａｋｅｓｈｉ Ｕｍｅｋｉ，Ｋｏｊｉ Ｅｎｂｕｔｓｕ，ｅｔ ａｌ．２０１６． Ａ ｃｏｈｅｒｅｎｔ Ｉｓｉｎｇ ｍａｃｈｉｎｅ ｆｏｒ ２０００－ｎｏｄｅ ｏｐｔｉｍｉｚａｔｉｏｎ ｐｒｏｂｌｅｍｓ．Ｓｃｉｅｎｃｅ３５４，６３１２（２０１６），６０３－６０６．
【0163】
Ｓ．Ｖ．Ｉｓａｋｏｖ，Ｉ．Ｎ．Ｚｉｎｔｃｈｅｎｋｏ，Ｔ．Ｆ．Ｒｏｎｎｏｗ，ａｎｄ Ｍ．Ｔｒｏｙｅｒ．２０１５．Ｏｐｔｉｍｉｓｅｄ ｓｉｍｕｌａｔｅｄ ａｎｎｅａｌｉｎｇ ｆｏｒ Ｉｓｉｎｇ ｓｐｉｎ ｇｌａｓｓｅｓ．Ｃｏｍｐｕｔｅｒ Ｐｈｙｓｉｃｓ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ１９２（Ｊｕｌ２０１５），２６５－２７１．ｈｔｔｐｓ：／／ｄｏｉ．ｏｒｇ／１０．１０１６／ｊ．ｃｐｃ．２０１５．０２．０１５
【0164】
Ｒｉｃｈａｒｄ Ｍ．Ｋａｒｐ．１９７２．Ｒｅｄｕｃｉｂｉｌｉｔｙ ａｍｏｎｇ Ｃｏｍｂｉｎａｔｏｒｉａｌ Ｐｒｏｂｌｅｍｓ．Ｓｐｒｉｎｇｅｒ ＵＳ，Ｂｏｓｔｏｎ，ＭＡ，８５－１０３．ｈｔｔｐｓ：／／ｄｏｉ．ｏｒｇ／１０．１００７／９７８－１－４６８４－２００１－２＿９
【0165】
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Ｓｅｂａｓｔｉａｎ Ｕ．Ｓｔｉｃｈ．２０１９．Ｌｏｃａｌ ＳＧＤ Ｃｏｎｖｅｒｇｅｓ Ｆａｓｔ ａｎｄ Ｃｏｍｍｕｎｉｃａｔｅｓ Ｌｉｔｔｌｅ．Ｉｎ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｌｅａｒｎｉｎｇ Ｒｅｐｒｅｓｅｎｔａｔｉｏｎｓ．ｈｔｔｐｓ：／／ｏｐｅｎｒｅｖｉｅｗ．ｎｅｔ／ｆｏｒｕｍ？ｉｄ＝Ｓ１ｇ２ＪｎＲｃＦＸ
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Ｓｅｂａｓｔｉａｎ Ｕ．Ｓｔｉｃｈ，Ｊｅａｎ－Ｂａｐｔｉｓｔｅ Ｃｏｒｄｏｎｎｉｅｒ，ａｎｄ Ｍａｒｔｉｎ Ｊａｇｇｉ．２０１８．Ｓｐａｒｓｉｆｉｅｄ ＳＧＤ ｗｉｔｈ Ｍｅｍｏｒｙ．Ｉｎ Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ ３２ｎｄ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｎｅｕｒａｌ Ｉｎｆｏｒｍａｔｉｏｎ Ｐｒｏｃｅｓｓｉｎｇ Ｓｙｓｔｅｍｓ（Ｍｏｎｔｒｅａｌ，Ｃａｎａｄａ）（ＮＩＰＳ’１８）．Ｃｕｒｒａｎ Ａｓｓｏｃｉａｔｅｓ Ｉｎｃ．，Ｒｅｄ Ｈｏｏｋ，ＮＹ，ＵＳＡ，４４５２－４４６３．
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Ｋｅｎｔａ Ｔａｋａｔａ，Ａｌｉｒｅｚａ Ｍａｒａｎｄｉ，Ｒｙａｎ Ｈａｍｅｒｌｙ，Ｙｏｓｈｉｔａｋａ Ｈａｒｉｂａｒａ，Ｄａｉｋｉ Ｍａｒｕｏ，Ｓｈｕｈｅｉ Ｔａｍａｔｅ，Ｈｉｒｏｍａｓａ Ｓａｋａｇｕｃｈｉ，Ｓｈｏｋｏ Ｕｔｓｕｎｏｍｉｙａ，ａｎｄ Ｙｏｓｈｉｈｉｓａ Ｙａｍａｍｏｔｏ．２０１６．Ａ １６－ｂｉｔ Ｃｏｈｅｒｅｎｔ Ｉｓｉｎｇ Ｍａｃｈｉｎｅ ｆｏｒ Ｏｎｅ－Ｄｉｍｅｎｓｉｏｎａｌ Ｒｉｎｇ ａｎｄ Ｃｕｂｉｃ Ｇｒａｐｈ Ｐｒｏｂｌｅｍｓ．Ｓｃｉｅｎｔｉｆｉｃ Ｒｅｐｏｒｔｓ６，１（２０１６），３４０８９．ｈｔｔｐｓ：／／ｄｏｉ．ｏｒｇ／１０．１０３８／ｓｒｅｐ３４０８９
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Ｙ Ｔａｋｅｄａ，Ｓ Ｔａｍａｔｅ，Ｙ Ｙａｍａｍｏｔｏ，Ｈ Ｔａｋｅｓｕｅ，Ｔ Ｉｎａｇａｋｉ，ａｎｄ Ｓ Ｕｔｓｕｎｏｍｉｙａ．２０１７．Ｂｏｌｔｚｍａｎｎ ｓａｍｐｌｉｎｇ ｆｏｒ ａｎ ＸＹ ｍｏｄｅｌ ｕｓｉｎｇ ａ ｎｏｎ－ｄｅｇｅｎｅｒａｔｅ ｏｐｔｉｃａｌ ｐａｒａｍｅｔｒｉｃ ｏｓｃｉｌｌａｔｏｒ ｎｅｔｗｏｒｋ．Ｑｕａｎｔｕｍ Ｓｃｉｅｎｃｅ ａｎｄ Ｔｅｃｈｎｏｌｏｇｙ３，１（ｎｏｖ２０１７），０１４００４．ｈｔｔｐｓ：／／ｄｏｉ．ｏｒｇ／１０．１０８８／２０５８－９５６５／ａａ９２３ｂ
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Ｔ．Ｔａｋｅｍｏｔｏ，Ｍ．Ｈａｙａｓｈｉ，Ｃ．Ｙｏｓｈｉｍｕｒａ，ａｎｄ Ｍ．Ｙａｍａｏｋａ．２０１９．２．６Ａ ２ ｂｙ ３０ｋ－Ｓｐｉｎ Ｍｕｌｔｉｃｈｉｐ Ｓｃａｌａｂｌｅ Ａｎｎｅａｌｉｎｇ Ｐｒｏｃｅｓｓｏｒ Ｂａｓｅｄ ｏｎ ａ Ｐｒｏｃｅｓｓｉｎｇ－Ｉｎ－Ｍｅｍｏｒｙ Ａｐｐｒｏａｃｈ ｆｏｒ Ｓｏｌｖｉｎｇ Ｌａｒｇｅ－Ｓｃａｌｅ Ｃｏｍｂｉｎａｔｏｒｉａｌ Ｏｐｔｉｍｉｚａｔｉｏｎ Ｐｒｏｂｌｅｍｓ．Ｉｎ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ－Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ．
【0182】
Ｋｏｓｕｋｅ Ｔａｔｓｕｍｕｒａ，Ａｌｅｘａｎｄｅｒ Ｒ．Ｄｉｘｏｎ，ａｎｄ Ｈａｙａｔｏ Ｇｏｔｏ．２０１９．ＦＰＧＡ－Ｂａｓｅｄ Ｓｉｍｕｌａｔｅｄ Ｂｉｆｕｒｃａｔｉｏｎ Ｍａｃｈｉｎｅ．Ｉｎ ２０１９ ２９ｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ ａｎｄ Ａｐｐｌｉｃａｔｉｏｎｓ（ＦＰＬ）．５９－６６．ｈｔｔｐｓ：／／ｄｏｉ．ｏｒｇ／１０．１１０９／ＦＰＬ．２０１９．０００１９
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Ｋｏｓｕｋｅ Ｔａｔｓｕｍｕｒａ，Ｍａｓａｙａ Ｙａｍａｓａｋｉ，ａｎｄ Ｈａｙａｔｏ Ｇｏｔｏ．２０２１．Ｓｃａｌｉｎｇ ｏｕｔ Ｉｓｉｎｇ ｍａｃｈｉｎｅｓ ｕｓｉｎｇ ａ ｍｕｌｔｉ－ｃｈｉｐ ａｒｃｈｉｔｅｃｔｕｒｅ ｆｏｒ ｓｉｍｕｌａｔｅｄ ｂｉｆｕｒｃａｔｉｏｎ．Ｎａｔｕｒｅ Ｅｌｅｃｔｒｏｎｉｃｓ４，３（０１Ｍａｒ２０２１），２０８－２１７．ｈｔｔｐｓ：／／ｄｏｉ．ｏｒｇ／１０．１０３８／ｓ４１９２８－０２１－００５４６－４
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Ｈｏｎｇｙｉ Ｗａｎｇ，Ｓｃｏｔｔ Ｓｉｅｖｅｒｔ，Ｚａｃｈａｒｙ Ｃｈａｒｌｅｓ，Ｓｈｅｎｇｃｈａｏ Ｌｉｕ，Ｓｔｅｐｈｅｎ Ｗｒｉｇｈｔ，ａｎｄ Ｄｉｍｉｔｒｉｓ Ｐａｐａｉｌｉｏｐｏｕｌｏｓ．２０１８．ＡＴＯＭＯ：Ｃｏｍｍｕｎｉｃａｔｉｏｎ－Ｅｆｆｉｃｉｅｎｔ Ｌｅａｒｎｉｎｇ ｖｉａ Ａｔｏｍｉｃ Ｓｐａｒｓｉｆｉｃａｔｉｏｎ．Ｉｎ Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ ３２ｎｄ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｎｅｕｒａｌ Ｉｎｆｏｒｍａｔｉｏｎ Ｐｒｏｃｅｓｓｉｎｇ Ｓｙｓｔｅｍｓ（Ｍｏｎｔｒｅａｌ，Ｃａｎａｄａ）（ＮＩＰＳ’１８）．Ｃｕｒｒａｎ Ａｓｓｏｃｉａｔｅｓ Ｉｎｃ．，Ｒｅｄ Ｈｏｏｋ，ＮＹ，ＵＳＡ，９８７２－９８８３．
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Ｔｉａｎｓｈｉ Ｗａｎｇ ａｎｄ Ｊａｉｊｅｅｔ Ｒｏｙｃｈｏｗｄｈｕｒｙ．２０１９．ＯＩＭ：Ｏｓｃｉｌｌａｔｏｒ－Ｂａｓｅｄ Ｉｓｉｎｇ Ｍａｃｈｉｎｅｓ ｆｏｒ Ｓｏｌｖｉｎｇ Ｃｏｍｂｉｎａｔｏｒｉａｌ Ｏｐｔｉｍｉｓａｔｉｏｎ Ｐｒｏｂｌｅｍｓ．ａｒＸｉｖ：１９０３．０７１６３［ｃｓ．ＥＴ］
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Ｔｉａｎｓｈｉ Ｗａｎｇ，Ｌｅｏｎ Ｗｕ，ａｎｄ Ｊａｉｊｅｅｔ Ｒｏｙｃｈｏｗｄｈｕｒｙ．２０１９．Ｎｅｗ Ｃｏｍｐｕｔａｔｉｏｎａｌ Ｒｅｓｕｌｔｓ ａｎｄ Ｈａｒｄｗａｒｅ Ｐｒｏｔｏｔｙｐｅｓ ｆｏｒ Ｏｓｃｉｌｌａｔｏｒ－Ｂａｓｅｄ Ｉｓｉｎｇ Ｍａｃｈｉｎｅｓ．Ｉｎ Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ ５６ｔｈ Ａｎｎｕａｌ Ｄｅｓｉｇｎ Ａｕｔｏｍａｔｉｏｎ Ｃｏｎｆｅｒｅｎｃｅ ２０１９（Ｌａｓ Ｖｅｇａｓ，ＮＶ，ＵＳＡ）（ＤＡＣ’１９）．Ａｓｓｏｃｉａｔｉｏｎ ｆｏｒ Ｃｏｍｐｕｔｉｎｇ Ｍａｃｈｉｎｅｒｙ，Ｎｅｗ Ｙｏｒｋ，ＮＹ，ＵＳＡ，Ａｒｔｉｃｌｅ２３９，２ｐａｇｅｓ．ｈｔｔｐｓ：／／ｄｏｉ．ｏｒｇ／１０．１１４５／３３１６７８１．３３２２４７３
【0187】
Ｊｉａｎｑｉａｏ Ｗａｎｇｎｉ，Ｊｉａｌｅｉ Ｗａｎｇ，Ｊｉ Ｌｉｕ，ａｎｄ Ｔｏｎｇ Ｚｈａｎｇ．２０１８．Ｇｒａｄｉｅｎｔ Ｓｐａｒｓｉｆｉｃａｔｉｏｎ ｆｏｒ Ｃｏｍｍｕｎｉｃａｔｉｏｎ－Ｅｆｆｉｃｉｅｎｔ Ｄｉｓｔｒｉｂｕｔｅｄ Ｏｐｔｉｍｉｚａｔｉｏｎ．Ｉｎ Ａｄｖａｎｃｅｓ ｉｎ Ｎｅｕｒａｌ Ｉｎｆｏｒｍａｔｉｏｎ Ｐｒｏｃｅｓｓｉｎｇ Ｓｙｓｔｅｍｓ，Ｓ．Ｂｅｎｇｉｏ，Ｈ．Ｗａｌｌａｃｈ，Ｈ．Ｌａｒｏｃｈｅｌｌｅ，Ｋ．Ｇｒａｕｍａｎ，Ｎ．Ｃｅｓａ－Ｂｉａｎｃｈｉ，ａｎｄ Ｒ．Ｇａｒｎｅｔｔ（Ｅｄｓ．），Ｖｏｌ．３１．Ｃｕｒｒａｎ Ａｓｓｏｃｉａｔｅｓ，Ｉｎｃ．ｈｔｔｐｓ：／／ｐｒｏｃｅｅｄｉｎｇｓ．ｎｅｕｒｉｐｓ．ｃｃ／ｐａｐｅｒ／２０１８／ｆｉｌｅ／３３２８ｂｄｆ９ａ４ｂ９５０４ｂ９３９８２８４２４４ｆｅ９７ｃ２－Ｐａｐｅｒ．ｐｄｆ
【0188】
Ｋａｓｈｏ Ｙａｍａｍｏｔｏ，Ｋａｚｕｓｈｉ Ｋａｗａｍｕｒａ，Ｋｏｔａ Ａｎｄｏ，Ｎｏｒｍａｎｎ Ｍｅｒｔｉｇ，Ｔａｋａｓｈｉ Ｔａｋｅｍｏｔｏ，Ｍａｓａｎａｏ Ｙａｍａｏｋａ，Ｈｉｒｏｓｈｉ Ｔｅｒａｍｏｔｏ，Ａｋｉｒａ Ｓａｋａｉ，Ｓｈｉｎｙａ Ｔａｋａｍａｅｄａ－Ｙａｍａｚａｋｉ，ａｎｄ Ｍａｓａｔｏ Ｍｏｔｏｍｕｒａ．２０２１．ＳＴＡＴＩＣＡ：Ａ ５１２－Ｓｐｉｎ ０．２５Ｍ－Ｗｅｉｇｈｔ Ａｎｎｅａｌｉｎｇ Ｐｒｏｃｅｓｓｏｒ Ｗｉｔｈ ａｎ Ａｌｌ－Ｓｐｉｎ－Ｕｐｄａｔｅｓ－ａｔ－Ｏｎｃｅ Ａｒｃｈｉｔｅｃｔｕｒｅ ｆｏｒ Ｃｏｍｂｉｎａｔｏｒｉａｌ Ｏｐｔｉｍｉｚａｔｉｏｎ Ｗｉｔｈ Ｃｏｍｐｌｅｔｅ Ｓｐｉｎ－Ｓｐｉｎ Ｉｎｔｅｒａｃｔｉｏｎｓ． ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ－Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ ５６，１（２０２１），１６５－１７８．ｈｔｔｐｓ：／／ｄｏｉ．ｏｒｇ／１０．１１０９／ＪＳＳＣ．２０２０．３０２７７０２
【0189】
Ｙｏｓｈｉｈｉｓａ Ｙａｍａｍｏｔｏ，Ｋａｚｕｙｕｋｉ Ａｉｈａｒａ，Ｔｉｍｏｔｈｅｅ Ｌｅｌｅｕ，Ｋｅｎ－ｉｃｈｉ Ｋａｗａｒａｂａｙａｓｈｉ，Ｓａｔｏｓｈｉ Ｋａｋｏ，Ｍａｒｔｉｎ Ｆｅｊｅｒ，Ｋｙｏ Ｉｎｏｕｅ，ａｎｄ Ｈｉｒｏｋｉ Ｔａｋｅｓｕｅ．２０１７．Ｃｏｈｅｒｅｎｔ Ｉｓｉｎｇ ｍａｃｈｉｎｅｓ－Ｏｐｔｉｃａｌ ｎｅｕｒａｌ ｎｅｔｗｏｒｋｓ ｏｐｅｒａｔｉｎｇ ａｔ ｔｈｅ ｑｕａｎｔｕｍ ｌｉｍｉｔ．ｎｐｊ Ｑｕａｎｔｕｍ Ｉｎｆｏｒｍａｔｉｏｎ３，１（２０１７），１－１５．
【0190】
Ｍａｓａｎａｏ Ｙａｍａｏｋａ，Ｃｈｉｈｉｒｏ Ｙｏｓｈｉｍｕｒａ，Ｍａｓａｔｏ Ｈａｙａｓｈｉ，Ｔａｋｕｙａ Ｏｋｕｙａｍａ，Ｈｉｄｅｔａｋａ Ａｏｋｉ，ａｎｄ Ｈｉｒｏｙｕｋｉ Ｍｉｚｕｎｏ．２０１５． Ａ ２０ｋ－ｓｐｉｎ Ｉｓｉｎｇ ｃｈｉｐ ｔｏ ｓｏｌｖｅ ｃｏｍｂｉｎａｔｏｒｉａｌ ｏｐｔｉｍｉｚａｔｉｏｎ ｐｒｏｂｌｅｍｓ ｗｉｔｈ ＣＭＯＳ ａｎｎｅａｌｉｎｇ．ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ－Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ５１，１（２０１５），３０３－３０９．
【0191】
Ｍ．Ｙａｍａｏｋａ，Ｃ．Ｙｏｓｈｉｍｕｒａ，Ｍ．Ｈａｙａｓｈｉ，Ｔ．Ｏｋｕｙａｍａ，Ｈ．Ａｏｋｉ，ａｎｄ Ｈ．Ｍｉｚｕｎｏ．２０１５．２４．３ ２０ｋ－ｓｐｉｎ Ｉｓｉｎｇ ｃｈｉｐ ｆｏｒ ｃｏｍｂｉｎａｔｉｏｎａｌ ｏｐｔｉｍｉｚａｔｉｏｎ ｐｒｏｂｌｅｍ ｗｉｔｈ ＣＭＯＳ ａｎｎｅａｌｉｎｇ．Ｉｎ ２０１５ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ－Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ－（ＩＳＳＣＣ）Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ．１－３．ｈｔｔｐｓ：／／ｄｏｉ．ｏｒｇ／１０．１１０９／ＩＳＳＣＣ．２０１５．７０６３１１１
【0192】
Ｃｈｉｈｉｒｏ Ｙｏｓｈｉｍｕｒａ，Ｍａｓａｔｏ Ｈａｙａｓｈｉ，Ｔａｋｕｙａ Ｏｋｕｙａｍａ，ａｎｄ Ｍａｓａｎａｏ Ｙａｍａｏｋａ．２０１７．Ｉｍｐｌｅｍｅｎｔａｔｉｏｎ ａｎｄ Ｅｖａｌｕａｔｉｏｎ ｏｆ ＦＰＧＡ－ｂａｓｅｄ Ａｎｎｅａｌｉｎｇ Ｐｒｏｃｅｓｓｏｒ ｆｏｒ Ｉｓｉｎｇ Ｍｏｄｅｌ ｂｙ ｕｓｅ ｏｆ Ｒｅｓｏｕｒｃｅ Ｓｈａｒｉｎｇ． Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｊｏｕｒｎａｌ ｏｆ Ｎｅｔｗｏｒｋｉｎｇ ａｎｄ Ｃｏｍｐｕｔｉｎｇ７，２（２０１７），１５４－１７２．ｈｔｔｐ：／／ｗｗｗ．ｉｊｎｃ．ｏｒｇ／ｉｎｄｅｘ．ｐｈｐ／ｉｊｎｃ／ａｒｔｉｃｌｅ／ｖｉｅｗ／１４８
【0193】
Ｇ Ｚａｍｅｓ，ＮＭ Ａｊｌｏｕｎｉ，ＮＭ Ａｊｌｏｕｎｉ，ＮＭ Ａｊｌｏｕｎｉ，ＪＨ Ｈｏｌｌａｎｄ，ＷＤ Ｈｉｌｌｓ，ａｎｄ ＤＥ Ｇｏｌｄｂｅｒｇ．１９８１． Ｇｅｎｅｔｉｃ ａｌｇｏｒｉｔｈｍｓ ｉｎ ｓｅａｒｃｈ，ｏｐｔｉｍｉｚａｔｉｏｎ ａｎｄ ｍａｃｈｉｎｅ ｌｅａｒｎｉｎｇ．Ｉｎｆｏｒｍａｔｉｏｎ Ｔｅｃｈｎｏｌｏｇｙ Ｊｏｕｒｎａｌ３，１（１９８１），３０１－３０２．
【0194】
Ｗ．Ｋ．Ｈａｓｔｉｎｇｓ，Ｍｏｎｔｅ Ｃａｒｌｏ ｓａｍｐｌｉｎｇ ｍｅｔｈｏｄｓ ｕｓｉｎｇ Ｍａｒｋｏｖ ｃｈａｉｎｓ ａｎｄ ｔｈｅｉｒ ａｐｐｌｉｃａｔｉｏｎｓ，Ｂｉｏｍｅｔｒｉｋａ，Ｖｏｌｕｍｅ ５７，Ｉｓｓｕｅ１，Ａｐｒｉｌ１９７０，Ｐａｇｅｓ９７－１０９，ｈｔｔｐｓ：／／ｄｏｉ．ｏｒｇ／１０．１０９３／ｂｉｏｍｅｔ／５７．１．９７
【図1】
【図2】
【図3】
【図4】
【図5A】
【図5B】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14A】
【図14B】
【図15】
【図16A】
【図16B】
【国際調査報告】