特表2024-541421両面埋め込みトレース基板（ＥＴＳ）を備えるパッケージ基板を用いた集積回路（ＩＣ）パッケージ、及び関連する製造方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-11-08
(54)【発明の名称】両面埋め込みトレース基板（ＥＴＳ）を備えるパッケージ基板を用いた集積回路（ＩＣ）パッケージ、及び関連する製造方法
(51)【国際特許分類】
H01L 25/10 20060101AFI20241031BHJP
H05K 3/46 20060101ALI20241031BHJP
【ＦＩ】
H01L25/14 Z
H05K3/46 N
H05K3/46 Q
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2024529645
(86)(22)【出願日】2022-10-28
(85)【翻訳文提出日】2024-05-17
(86)【国際出願番号】 US2022078880
(87)【国際公開番号】W WO2023091851
(87)【国際公開日】2023-05-25
(31)【優先権主張番号】17/456,068
(32)【優先日】2021-11-22
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】507364838
【氏名又は名称】クアルコム，インコーポレイテッド
(74)【代理人】
【識別番号】100108453
【弁理士】
【氏名又は名称】村山 靖彦
(74)【代理人】
【識別番号】100163522
【弁理士】
【氏名又は名称】黒田 晋平
(72)【発明者】
【氏名】ホン・ボク・ウィ
(72)【発明者】
【氏名】ジョアン・レイ・ヴィラルバ・ビュオ
(72)【発明者】
【氏名】ミッシェル・イェジン・キム
(72)【発明者】
【氏名】クイウォン・カン
(72)【発明者】
【氏名】アニケット・パティル
【テーマコード（参考）】
5E316
【Ｆターム（参考）】
5E316AA22
5E316AA43
5E316EE01
5E316FF01
5E316GG15
5E316GG28
5E316HH22
5E316HH40
5E316JJ02
5E316JJ12
(57)【要約】
両面埋め込みトレース基板（ＥＴＳ）を備えるパッケージ基板を用いた集積回路（ＩＣ）パッケージ、及び関連する製造方法。より高密度の入出力（Ｉ／Ｏ）接続をサポートしつつ、ＩＣパッケージ内に低減された厚さの基板を提供して、ＩＣパッケージの全高を低減することを容易にするために、ＩＣパッケージ内のパッケージ基板は、両面ＥＴＳを含む。両面ＥＴＳは、両方とも絶縁層内に埋め込まれた金属トレースを含む２つの隣接するＥＴＳ金属化層を含む。両面ＥＴＳのＥＴＳ金属化層内の埋め込み金属トレースは、ＥＴＳ金属化層内の埋め込み金属トレース間に信号ルーティング経路を提供するために、垂直相互接続アクセス（ビア）（たとえば、金属ピラー、金属ポスト）を介して互いに電気的に結合され得る。
【特許請求の範囲】
【請求項1】
第１の金属化層であって、第１の絶縁層と、
前記第１の絶縁層内に埋め込まれた１つ又は複数の第１の金属トレースを備える第１の金属層と、を備える第１の金属化層と、
前記第１の金属化層に垂直方向に結合された第２の金属化層であって、
第２の絶縁層と、
前記第２の絶縁層内に埋め込まれた１つ又は複数の第２の金属トレースを備える第２の金属層と、を備える第２の金属化層と、
各々が前記第１の絶縁層及び前記第２の絶縁層に配置された１つ又は複数の垂直相互接続アクセス（ビア）であって、各々が前記１つ又は複数の第１の金属トレースのうちの１つの第１の金属トレース及び前記１つ又は複数の第２の金属トレースのうちの１つの第２の金属トレースに結合されている、１つ又は複数の１つ又は複数のビアと、を備える、
両面埋め込みトレース基板（ＥＴＳ）を備える、
パッケージ基板を備える、
集積回路（ＩＣ）パッケージ。
【請求項2】
前記第１の絶縁層が、前記第２の絶縁層に前記垂直方向に結合されている、請求項１に記載のＩＣパッケージ。
【請求項3】
前記第１の金属化層が、第１の外側金属化層を備え、前記１つ又は複数の第１の金属トレースが各々、１つ又は複数の第１の外部相互接続部に結合されるように構成されており、前記第２の金属化層が、第２の外側金属化層を備え、前記１つ又は複数の第２の金属トレースが各々、１つ又は複数の第２の外部相互接続部に結合されるように構成されている、
請求項１に記載のＩＣパッケージ。
【請求項4】
前記１つ又は複数の第１の外部相互接続部を備える１つ又は複数の第１のダイ相互接続部を備える第１のダイであって、前記１つ又は複数の第１のダイ相互接続部の各々が、前記第１の金属化層の前記第１の金属層内の前記１つ又は複数の第１の金属トレースのうちの１つの第１の金属トレースに結合されている、第１のダイをさらに備え、前記１つ又は複数の第２の外部相互接続部が各々、前記第２の金属化層の前記１つの第２の金属層内の前記１つ又は複数の第２の金属トレースのうちの１つの第２の金属トレースに結合されている、
請求項３に記載のＩＣパッケージ。
【請求項5】
前記両面ＥＴＳに結合された第１のダイをさらに備え、前記第１のダイが、各々が前記パッケージ基板の前記第１の金属化層の前記第１の金属層内の前記１つ又は複数の第１の金属トレースのうちの１つの第１の金属トレースに結合された１つ又は複数の第１のダイ相互接続部を備える、
請求項１に記載のＩＣパッケージ。
【請求項6】
前記パッケージ基板が、第２の基板をさらに備え、前記両面ＥＴＳが、インターポーザ基板を備え、
前記ＩＣパッケージが、
前記第２の基板に結合された第１のダイを備える第１のダイパッケージをさらに備え、
前記第１のダイパッケージが、前記インターポーザ基板と前記第２の基板との間に配置されており、
前記第１のダイが、各々が前記インターポーザ基板の前記第２の金属化層内の前記１つ又は複数の第２の金属トレースのうちの１つの第２の金属トレースを、前記第２の基板に結合する１つ又は複数の第１の垂直相互接続部を備える、
請求項１に記載のＩＣパッケージ。
【請求項7】
第２のダイを備える第２のダイパッケージをさらに備え、前記インターポーザ基板が、前記第２のダイパッケージと前記第１のダイパッケージとの間に前記垂直方向に配置されており、
前記第２のダイが、各々が前記インターポーザ基板の前記第１の金属化層の前記第１の金属層内の前記１つ又は複数の第１の金属トレースのうちの１つの第１の金属トレースに結合された１つ又は複数の第２のダイ相互接続部を備える、
請求項６に記載のＩＣパッケージ。
【請求項8】
前記パッケージ基板が、第３の金属化層であって、
第３の絶縁層と、
前記第３の絶縁層内に埋め込まれた１つ又は複数の第３の金属トレースを備える第３の金属層であって、前記両面ＥＴＳの前記第２の金属化層の前記第２の金属層に隣接する第３の金属層と、を備える第３の金属化層と、
前記第３の金属化層に前記垂直方向に結合された第４の金属化層であって、
第４の絶縁層と、
前記第４の絶縁層内に埋め込まれた１つ又は複数の第４の金属トレースを備える第４の金属層と、を備える第４の金属化層と、
各々が前記第３の絶縁層及び前記第４の絶縁層内に配置された１つ又は複数の第２のビアであって、各々が前記１つ又は複数の第３の金属トレースのうちの１つの第３の金属トレース及び前記１つ又は複数の第４の金属トレースのうちの１つの第４の金属トレースに結合されている、１つ又は複数の第２のビアと、を備える、
第２の両面ＥＴＳをさらに備える、請求項１に記載のＩＣパッケージ。
【請求項9】
各々が前記第２の金属化層内の前記１つ又は複数の第２の金属トレースのうちの１つの第２の金属トレース及び前記第３の金属化層内の前記１つ又は複数の第３の金属トレースのうちの１つの第３の金属トレースに結合された１つ又は複数の第３のビアをさらに備える、請求項８に記載のＩＣパッケージ。
【請求項10】
各々が前記両面ＥＴＳ及び前記第２の両面ＥＴＳを通って延び、前記第１、第２、第３、及び第４の金属化層を互いに結合する１つ又は複数の第３のビアをさらに備える、請求項８に記載のＩＣパッケージ。
【請求項11】
前記両面ＥＴＳと前記第２の両面ＥＴＳとの間に前記垂直方向に配置されたコア基板をさらに備える、請求項８に記載のＩＣパッケージ。
【請求項12】
前記パッケージ基板が、両面ＥＴＳに結合された積層基板であって、
第３の絶縁層と、
前記第３の絶縁層に結合された第３の金属層であって、１つ又は複数の第３の金属相互接続部を備える、第３の金属層と、
各々が前記第３の絶縁層内に配置された１つ又は複数の第２のビアであって、各々が前記１つ又は複数の第３の金属相互接続部のうちの１つの第３の金属相互接続部に結合されている、１つ又は複数の第２のビアと、備える積層基板をさらに備え、
前記１つ又は複数の第２のビアの各々が、前記両面ＥＴＳの前記第２の金属化層の前記第２の金属層内の前記１つ又は複数の第２の金属トレースのうちの１つの第２の金属トレースに結合されている、
請求項１に記載のＩＣパッケージ。
【請求項13】
前記パッケージ基板が、両側ＥＴＳに前記垂直方向に隣接する第２の基板をさらに備え、前記第２の基板が、
第３の金属化層であって、
第３の絶縁層と、
前記第３の絶縁層内に埋め込まれた１つ又は複数の第３の金属トレースを備える第３の金属層と、を備える第３の金属化層をさらに備え、
前記第１の金属化層の前記第１の金属層内の前記１つ又は複数の第１の金属トレースのうちの少なくとも１つの第１の金属トレースが、前記第３の金属化層の前記第３の金属層内の前記１つ又は複数の第３の金属トレースのうちの少なくとも１つの第３の金属トレースに結合されている、
請求項１に記載のＩＣパッケージ。
【請求項14】
前記パッケージ基板が、第３の基板であって、
第４の絶縁層と、
前記第４の絶縁層内に埋め込まれた１つ又は複数の第４の金属トレースを備える第４の金属層と、を備える第４の金属化層を備える、第３の基板と、
前記両面ＥＴＳの前記第１の金属化層が、前記第２の基板に隣接し、前記両面ＥＴＳの前記第２の金属化層が、前記第３の基板に隣接するように、前記第２の基板と前記第３の基板との間に前記垂直方向に配置された前記両面ＥＴＳと、をさらに備え、
前記第２の金属化層の前記第２の金属層内の前記１つ又は複数の第２の金属トレースのうちの少なくとも１つの第２の金属トレースが、前記第４の金属化層の前記第４の金属層内の前記１つ又は複数の第４の金属トレースのうちの少なくとも１つの第４の金属トレースに結合されている、
請求項１３に記載のＩＣパッケージ。
【請求項15】
セットトップボックス、エンターテイメントユニット、ナビゲーションデバイス、通信デバイス、固定ロケーションデータユニット、モバイルロケーションデータユニット、全地球測位システム（ＧＰＳ）デバイス、モバイルフォン、セルラーフォン、スマートフォン、セッション開始プロトコル（ＳＩＰ）フォン、タブレット、ファブレット、サーバ、コンピュータ、ポータブルコンピュータ、モバイルコンピューティングデバイス、ウェアラブルコンピューティングデバイス、デスクトップコンピュータ、携帯情報端末（ＰＤＡ）、モニタ、コンピュータモニタ、テレビ、チューナ、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、デジタルビデオプレーヤ、ビデオプレーヤ、デジタルビデオディスク（ＤＶＤ）プレーヤ、ポータブルデジタルビデオプレーヤ、自動車、車両部品、アビオニクスシステム、ドローン、及びマルチコプタらなる群から選択されるデバイスに一体化されている、請求項１に記載のＩＣパッケージ。
【請求項16】
第１の金属化層を形成することであって、第１の絶縁層を形成することと、
１つ又は複数の第１の金属トレースを前記第１の絶縁層内に埋め込むことであって、前記１つ又は複数の第１の金属トレースが第１の金属層を形成することと、を含む、第１の金属化層を形成することと、
第２の金属化層を形成することであって、
第２の絶縁層を形成することと、
１つ又は複数の第２の金属トレースを前記第２の絶縁層内に埋め込むことであって、前記１つ又は複数の第２の金属トレースが第２の金属層を形成することと、を含む、第２の金属化層を形成することと、
前記第２の金属化層を前記第１の金属化層に垂直方向に結合することと、
前記第１の金属トレースを前記第２の金属トレースに結合するために、前記１つ又は複数の第１の金属トレースのうちの１つの第１の金属トレースと、前記第１の絶縁層と、前記第２の絶縁層と、前記１つ又は複数の第２の金属トレースのうちの１つの第２の金属トレースとを通して、垂直方向に各々１つ又は複数の垂直相互接続アクセス（ビア）を形成することとを含む、
両面埋め込みトレース基板（ＥＴＳ）を形成することを含む、集積回路（ＩＣ）パッケージ用のパッケージ基板を製造する方法。
【請求項17】
前記第２の金属化層を前記第１の金属化層に垂直方向に結合することが、前記第１の絶縁層を前記第２の絶縁層に垂直方向に結合することを含む、請求項１６に記載の方法。
【請求項18】
１つ又は複数の第１のダイ相互接続部を備える第１のダイを設けることと、前記第１の金属化層の前記第１の金属層内の前記１つ又は複数の第１の金属トレースのうちの１つの第１の金属トレースに結合された前記１つ又は複数の第１のダイ相互接続部の各々を結合することと、
をさらに含む、請求項１６に記載の方法。
【請求項19】
１つ又は複数の第２の外部相互接続部のうちの１つの第２の外部相互接続部を、前記第２の金属化層の前記第２の金属層内の前記１つ又は複数の第２の金属トレースのうちの各第２の金属トレースに結合することをさらに含む、請求項１６に記載の方法。
【請求項20】
第２の基板を設けることと、前記両面ＥＴＳと前記第２の基板との間に第１のダイパッケージを配置することであって、前記第１のダイパッケージが、第１のダイ及び１つ又は複数の第１の垂直相互接続部を備えることと、
前記第１のダイを前記第２の基板に結合することと、
前記第２の金属化層内の前記１つ又は複数の第２の金属トレースのうちの１つの第２の金属トレースへの前記１つ又は複数の第１の垂直相互接続部のうちの各第１の垂直相互接続部を、前記第２の基板に結合することと、
をさらに含む、請求項１６に記載の方法。
【請求項21】
１つ又は複数の第２のダイ相互接続部を備える第２のダイを備える第２のダイパッケージを設けることと、前記第２のダイパッケージと前記第１のダイパッケージとの間に垂直方向に前記両面ＥＴＳを配置することと、
各々が前記両面ＥＴＳの前記第１の金属化層の前記第１の金属層内の前記１つ又は複数の第１の金属トレースのうちの１つの第１の金属トレースに結合された前記１つ又は複数の第２のダイ相互接続部のうちの各第２のダイ相互接続部を結合することと、
をさらに含む、請求項２０に記載の方法。
【請求項22】
前記第１の金属化層を形成することが、第１のキャリア上に第１の導電性金属層を形成することと、
前記第１の導電性金属層上に第１のフォトレジスト層を形成することと、
前記第１のフォトレジスト層内に複数の第１の開口部を形成することと、
前記１つ又は複数の第１の金属トレースを形成するために、前記複数の第１の開口部内に第１の金属材料を配置することと、をさらに含み、
前記第２の金属化層を形成することが、
第２のキャリア上に第２の導電性金属層を形成することと、
前記第２の導電性金属層上に第２のフォトレジスト層を形成することと、
前記第２のフォトレジスト層内に複数の第２の開口部を形成することと、
前記１つ又は複数の第２の金属トレースを形成するために、前記複数の第２の開口部内に第２の金属材料を配置することと、をさらに含む、
請求項１６に記載の方法。
【請求項23】
前記第１の絶縁層を形成することが、前記１つ又は複数の第１の金属トレース上に第１の誘電体材料を積層することを含み、前記第２の絶縁層を形成することが、前記１つ又は複数の第２の金属トレース上に第２の誘電体材料を積層することを含む、
請求項２２に記載の方法。
【請求項24】
前記第１の導電性金属層から前記第１のキャリアを取り外すことと、前記第２の導電性金属層から前記第２のキャリアを取り外すことと、
をさらに含む、請求項２３に記載の方法。
【請求項25】
前記１つ又は複数のビアを形成することが、前記１つ又は複数の第１の金属トレースのうちの前記１つの第１の金属トレースと、垂直方向に前記第１の金属トレースと少なくとも部分的に垂直に整列された前記１つ又は複数の第２の金属トレースのうちの前記１つの第２の金属トレースとを通して、垂直方向に各々１つ又は複数の開口部を形成することと、
前記１つ又は複数のビアを形成するために前記１つ又は複数の開口部内に金属材料を配置することであって、前記１つ又は複数のビアのうちの各ビアが、前記１つ又は複数の第１の金属トレースのうちの前記１つの第１の金属トレースを、前記１つ又は複数の第２の金属トレースのうちの前記１つの第２の金属トレースに結合することと、
を含む、請求項２４に記載の方法。
【請求項26】
前記第１の金属化層から前記第１の導電性金属層を除去することと、前記第２の金属化層から前記第２の導電性金属層を除去することと、
をさらに含む、請求項２４に記載の方法。
【請求項27】
前記１つ又は複数のビアを形成することが、前記１つ又は複数の第１の金属トレースのうちの前記１つの第１の金属トレースと、垂直方向に前記第１の金属トレースと少なくとも部分的に垂直に整列された前記１つ又は複数の第２の金属トレースのうちの前記１つの第２の金属トレースとを通して、垂直方向に各々１つ又は複数の開口部を形成することと、
前記１つ又は複数のビアを形成するために前記１つ又は複数の開口部内に金属材料を配置することであって、前記１つ又は複数のビアのうちの各ビアが、前記１つ又は複数の第１の金属トレースのうちの前記１つの第１の金属トレースを、前記１つ又は複数の第２の金属トレースのうちの前記１つの第２の金属トレースに結合することと、
を含む、請求項１６に記載の方法。
【請求項28】
前記１つ又は複数の開口部を形成することが、前記１つ又は複数の第１の金属トレースのうちの前記１つの第１の金属トレースと、垂直方向に前記第１の金属トレースと少なくとも部分的に垂直に整列された前記１つ又は複数の第２の金属トレースのうちの前記１つの第２の金属トレースとを通して、垂直方向に前記１つ又は複数の開口部を穿孔することを含む、請求項２７に記載の方法。
【請求項29】
前記１つ又は複数の開口部を穿孔することが、前記１つ又は複数の第１の金属トレースのうちの前記１つの第１の金属トレースと、垂直方向に前記第１の金属トレースと少なくとも部分的に垂直に整列された前記１つ又は複数の第２の金属トレースのうちの前記１つの第２の金属トレースとを通して、垂直方向に前記１つ又は複数の開口部をレーザ穿孔することを含む、請求項２８に記載の方法。
【請求項30】
前記第１の金属化層上に第１のはんだレジスト層を形成することと、前記第２の金属化層上に第２のはんだレジスト層を形成することと、
をさらに含む、請求項１６に記載の方法。
【請求項31】
前記１つ又は複数の第１の金属トレースを露出させるために、前記第１のはんだレジスト層内に１つ又は複数の第１の開口部を形成することと、前記１つ又は複数の第２の金属トレースを露出させるために、前記第２のはんだレジスト層内に１つ又は複数の第２の開口部を形成することと、
をさらに含む、請求項３０に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
優先権出願
本出願は、全体が参照により本明細書に組み込まれる、２０２１年１１月２２日に出願された「ＩＮＴＥＧＲＡＴＥＤ ＣＩＲＣＵＩＴ（ＩＣ）ＰＡＣＫＡＧＥＳ ＥＭＰＬＯＹＩＮＧ Ａ ＰＡＣＫＡＧＥ ＳＵＢＳＴＲＡＴＥ ＷＩＴＨ Ａ ＤＯＵＢＬＥ ＳＩＤＥ ＥＭＢＥＤＤＥＤ ＴＲＡＣＥ ＳＵＢＳＴＲＡＴＥ（ＥＴＳ），ＡＮＤ ＲＥＬＡＴＥＤ ＦＡＢＲＩＣＡＴＩＯＮ ＭＥＴＨＯＤＳ」と題する米国特許出願第１７／４５６，０６８号に基づく優先権を主張するものである。
本出願は、全体が参照により本明細書に組み込まれる、２０２１年１１月２２日に出願された「ＩＮＴＥＧＲＡＴＥＤ ＣＩＲＣＵＩＴ（ＩＣ）ＰＡＣＫＡＧＥＳ ＥＭＰＬＯＹＩＮＧ Ａ ＰＡＣＫＡＧＥ ＳＵＢＳＴＲＡＴＥ ＷＩＴＨ Ａ ＤＯＵＢＬＥ ＳＩＤＥ ＥＭＢＥＤＤＥＤ ＴＲＡＣＥ ＳＵＢＳＴＲＡＴＥ（ＥＴＳ），ＡＮＤ ＲＥＬＡＴＥＤ ＦＡＢＲＩＣＡＴＩＯＮ ＭＥＴＨＯＤＳ」と題する米国特許出願第１７／４５６，０６８号に基づく優先権を主張するものである。
【背景技術】
【0002】
Ｉ．開示の分野
本開示の分野は、集積回路（integrated circuit、ＩＣ）パッケージに関し、より具体的には、ＩＣパッケージ内の半導体ダイ（単数又は複数）への信号ルーティングをサポートするパッケージ基板の設計及び製造に関する。
本開示の分野は、集積回路（integrated circuit、ＩＣ）パッケージに関し、より具体的には、ＩＣパッケージ内の半導体ダイ（単数又は複数）への信号ルーティングをサポートするパッケージ基板の設計及び製造に関する。
【0003】
ＩＩ．背景
集積回路（Integrated circuits、ＩＣｓ）は、電子デバイスの基礎である。ＩＣは、「半導体パッケージ」又は「チップパッケージ」とも呼ばれるＩＣパッケージにパッケージングされる。ＩＣパッケージは、物理的支持及びダイ（単数又は複数）への電気的インターフェースを提供するためのパッケージ基板に実装され、電気的に結合される１つ又は複数の半導体ダイ（「ダイ（dies）」又は「ダイ（dice）」）をＩＣ（単数又は複数）として含む。ＩＣパッケージの一例は、複数のダイパッケージが互いの上に積み重ねられたパッケージオンパッケージ（package-on-a-package、ＰＯＰ）ＩＣパッケージである。ＩＣパッケージのパッケージ基板は、ダイ（単数又は複数）間の電気的インターフェースを提供するために、隣接する金属化層間で金属相互接続部を互いに結合する垂直相互接続アクセス（ビア）を備える金属相互接続部（たとえば、金属トレース、金属ライン）を含む１つ又は複数の金属化層を含む。ダイ（単数又は複数）は、ダイ（単数又は複数）をパッケージ基板の金属相互接続部に電気的に結合するために、パッケージ基板の上部ダイ側の金属化層に露出した金属相互接続部に電気的にインターフェースされる。パッケージ基板はまた、ＩＣパッケージ内のダイ（単数又は複数）間の外部インターフェースを提供するために、外部金属相互接続部（たとえば、ボールグリッドアレイ（ball grid array、ＢＧＡ）相互接続部）に結合された金属相互接続部を含む底部外側金属化層を含む。外部金属相互接続部はまた、パッケージをプリント回路基板（printed circuit board、ＰＣＢ）に取り付け、そのダイ（単数又は複数）をＰＣＢの回路構成とインターフェースするために、ＰＣＢ内のトレースに結合（たとえば、はんだ付け）することができる。
集積回路（Integrated circuits、ＩＣｓ）は、電子デバイスの基礎である。ＩＣは、「半導体パッケージ」又は「チップパッケージ」とも呼ばれるＩＣパッケージにパッケージングされる。ＩＣパッケージは、物理的支持及びダイ（単数又は複数）への電気的インターフェースを提供するためのパッケージ基板に実装され、電気的に結合される１つ又は複数の半導体ダイ（「ダイ（dies）」又は「ダイ（dice）」）をＩＣ（単数又は複数）として含む。ＩＣパッケージの一例は、複数のダイパッケージが互いの上に積み重ねられたパッケージオンパッケージ（package-on-a-package、ＰＯＰ）ＩＣパッケージである。ＩＣパッケージのパッケージ基板は、ダイ（単数又は複数）間の電気的インターフェースを提供するために、隣接する金属化層間で金属相互接続部を互いに結合する垂直相互接続アクセス（ビア）を備える金属相互接続部（たとえば、金属トレース、金属ライン）を含む１つ又は複数の金属化層を含む。ダイ（単数又は複数）は、ダイ（単数又は複数）をパッケージ基板の金属相互接続部に電気的に結合するために、パッケージ基板の上部ダイ側の金属化層に露出した金属相互接続部に電気的にインターフェースされる。パッケージ基板はまた、ＩＣパッケージ内のダイ（単数又は複数）間の外部インターフェースを提供するために、外部金属相互接続部（たとえば、ボールグリッドアレイ（ball grid array、ＢＧＡ）相互接続部）に結合された金属相互接続部を含む底部外側金属化層を含む。外部金属相互接続部はまた、パッケージをプリント回路基板（printed circuit board、ＰＣＢ）に取り付け、そのダイ（単数又は複数）をＰＣＢの回路構成とインターフェースするために、ＰＣＢ内のトレースに結合（たとえば、はんだ付け）することができる。
【発明の概要】
【0004】
本明細書に開示の態様は、両面埋め込みトレース基板（embedded trace substrate、ＥＴＳ）を備えるパッケージ基板を用いた集積回路（ＩＣ）パッケージを含む。関連する製造方法も開示される。ＩＣパッケージは、パッケージ基板に電気的に結合された少なくとも１つの半導体ダイ（「ダイ」）を含み、ダイ（単数又は複数）を支持し、ダイ（単数又は複数）への接続を提供する。ＩＣパッケージは、互いの上に積み重ねられ、ダイパッケージ間の電気信号ルーティングを提供する介在インターポーザパッケージ基板を介して互いに電気的に結合された別個のＩＣパッケージとして複数のダイパッケージを含むパッケージオンパッケージ（ＰＯＰ）ＩＣパッケージであり得る。より高密度の入出力（input/output、Ｉ／Ｏ）接続を低減されたライン／スペース比（line/spacing ratio、Ｌ／Ｓ）で依然としてサポートしつつ、ＩＣパッケージ内に低減された厚さの基板（単数又は複数）を提供して、ＩＣパッケージの全高を低減することを容易にするために、ＩＣパッケージ内のパッケージ基板は、両面ＥＴＳを含む。両面ＥＴＳは、両方とも絶縁層内に埋め込まれた金属トレースを含む２つの隣接するＥＴＳ金属化層を含む。外側ＥＴＳ金属化層の絶縁層は、各ＥＴＳ金属化層の金属トレースが絶縁層のそれぞれの第１及び第２の外側部分内に埋め込まれている共有絶縁層とすることができる。両面ＥＴＳのＥＴＳ金属化層内の埋め込み金属トレースは、ＥＴＳ金属化層内の埋め込み金属トレース間に信号ルーティング経路を提供するために、垂直相互接続アクセス（ビア）（たとえば、金属ピラー、金属ポスト）を介して互いに電気的に結合され得る。一例では、ＩＣパッケージのパッケージ基板は、２つのＥＴＳ金属化層がパッケージ基板の外側金属化層である両面ＥＴＳを備える。別の例では、ＩＣパッケージのパッケージ基板は、パッケージ基板の外側金属化層が、外側両面ＥＴＳのそれぞれの外側ＥＴＳ金属化層である複数の両面ＥＴＳを含む。別の例では、ＩＣパッケージのパッケージ基板は、１つ又は複数の両面ＥＴＳ並びに他の金属化層を含む。
【0005】
ＩＣパッケージのパッケージ基板内に両面ＥＴＳを含めることによって、両面ＥＴＳ支持体のＥＴＳ金属化層は、それらの金属トレースが埋め込まれているため、低減された厚さを有するとともに、低減されたＬ／Ｓでより高密度の接続をサポートする。このようにして、追加の金属化層を追加し、及び／又はパッケージ基板の厚さ（すなわち、垂直方向の高さ）を増加させ、したがって、ＩＣパッケージの全体的な厚さを増加させる必要なしに、ＩＣパッケージ内の相互接続のより高い密度をサポートすることができる。また、両面ＥＴＳが、互いに隣接する類似するＥＴＳ金属化層を含むので、両面ＥＴＳは、たとえば１つのＥＴＳ金属化層のみを有する他の基板よりも対称な構造を有し得る。これにより、両面ＥＴＳのＥＴＳ金属化層はより類似する熱膨張係数（coefficient of thermal expansion、ＣＴＥ）を有することになり、したがって、ＥＴＳ金属化層間のＣＴＥ不整合が低減又は回避され、これは次いで、パッケージ基板の反りを低減させ得る。また、パッケージ基板内に両面ＥＴＳを設けることによって、両面ＥＴＳ内のＥＴＳ金属化層の金属層は、パッケージ基板内で垂直方向に互いにより近接して配置され得、これは、ＥＴＳ金属化層間の信号経路ルーティング距離を短縮し、その結果、信号ルーティング経路のインピーダンスが低減され、ＥＴＳ金属化層内の信号ルーティング経路間のクロストークも低減される。両面ＥＴＳが、ダイパッケージ間の接続のためのインターポーザパッケージ基板を通る信号ルーティング経路の長さを短縮させ、したがって、これらの信号ルーティング経路のインピーダンスを低減させて性能を改善することができるので、これは、両面ＥＴＳを含むインターポーザパッケージ基板を含むＩＣパッケージにとって特に有利であり得る。
【0006】
この点について、１つの例示的な態様では、ＩＣパッケージが提供される。ＩＣパッケージは、パッケージ基板を備える。パッケージ基板は、両面ＥＴＳを備える。両面ＥＴＳは、第１の絶縁層と、第１の絶縁層内に埋め込まれた１つ又は複数の第１の金属トレースを備える第１の金属層と、を備える含む第１の金属化層を備える。両面ＥＴＳはまた、第１の金属化層に垂直方向に結合された第２の金属化層を備える。第２の金属化層は、第２の絶縁層と、第２の絶縁層内に埋め込まれた１つ又は複数の第２の金属トレースを備える第２の金属層と、を備える。両面ＥＴＳはまた、各々が第１の絶縁層及び第２の絶縁層に配置された１つ又は複数の垂直相互接続アクセス（ビア）を備える。１つ又は複数のビアは各々、１つ又は複数の第１の金属トレースのうちの１つの第１の金属トレース、及び１つ又は複数の第２の金属トレースのうちの１つの第２の金属トレースに結合される。
【0007】
別の例示的な態様では、ＩＣパッケージを製造する方法が提供される。方法は、ＩＣパッケージ用のパッケージ基板を製造することを含む。パッケージ基板を製造することは、両面ＥＴＳを形成することを含む。両面ＥＴＳを形成することは、第１の絶縁層を形成することと、１つ又は複数の第１の金属トレースを第１の絶縁層内に埋め込むことであって、１つ又は複数の第１の金属トレースが第１の金属層を形成する、ことと、を含む。両面ＥＴＳを形成することはまた、第２の絶縁層を形成することと、１つ又は複数の第２の金属トレースを第２の絶縁層内に埋め込むことであって、１つ又は複数の第２の金属トレースが第２の金属化層を形成する、ことと、を含む。両面ＥＴＳを形成することはまた、第２の金属化層を第１の金属化層に垂直方向に結合することを含む。両面ＥＴＳを形成することはまた、第１の金属トレースを第２の金属トレースに結合するために、１つ又は複数の第１の金属トレースのうちの１つの第１の金属トレースと、第１の絶縁層と、第２の絶縁層と、１つ又は複数の第２の金属トレースのうちの１つの第２の金属トレースとを通して、垂直方向に各々１つ又は複数のビアを形成することを含む。
【図面の簡単な説明】
【0008】
【図1】複数の半導体ダイ（「ダイ」）パッケージを含む例示的なパッケージオンパッケージ（ＰＯＰ）集積回路（ＩＣ）パッケージの側面図であり、ダイパッケージ間の電気的インターフェースを提供するために介在インターポーザパッケージ基板を介して垂直高さ方向に互いの上に実装されている。
【図3】両面ＥＴＳを含まないインターポーザパッケージ基板を含むＩＣパッケージの側面図である。
【図4】ＩＣパッケージ用の別の例示的なパッケージ基板の側面図であり、パッケージ基板は、パネルを貫通する垂直相互接続アクセス（ビア）が両面ＥＴＳ間に延びている、コア基板によって分離された複数の積み重ねられた両面ＥＴＳを含む４層（４Ｌ）ＥＴＳである。
【図5】ＩＣパッケージ用の別の例示的なパッケージ基板の側面図であり、パッケージ基板は、修正セミアディティブプロセス（modified semi-additive process、ｍＳＡＰ）基板に結合された両面ＥＴＳを含む。
【図6】ＩＣパッケージ用の別の例示的なパッケージ基板の側面図であり、パッケージ基板は、積層ＥＴＳに結合された両面ＥＴＳを含む３Ｌ ＥＴＳである。
【図7】ＩＣパッケージ用の別の例示的なパッケージ基板の側面図であり、パッケージ基板は、外側積層ＥＴＳによって囲まれた両面ＥＴＳを含む４Ｌ ＥＴＳである。
【図9】パターニングされた埋め込み金属トレースが内部に形成された上部及び／又は底部層ＥＴＳ金属化層を製造する例示的な製造プロセスを示すフローチャートであり、これらは、次いで、互いに結合して両面ＥＴＳを提供することができる。
【発明を実施するための形態】
【0009】
次に、図面を参照して、本開示のいくつかの例示的な態様について説明する。「例示的（exemplary）」という語は、本明細書では、「例、事例、又は例示としての役割を果たす」という意味で使用される。「例示的」として本明細書に説明のいずれの態様も、必ずしも他の態様よりも好ましい又は有利であると解釈されるべきではない。
【0010】
本明細書に開示の態様は、両面埋め込みトレース基板（ＥＴＳ）を備えるパッケージ基板を用いた集積回路（ＩＣ）パッケージを含む。関連する製造方法も開示される。ＩＣパッケージは、パッケージ基板に電気的に結合された少なくとも１つの半導体ダイ（「ダイ」）を含み、ダイ（単数又は複数）を支持し、ダイ（単数又は複数）への接続を提供する。ＩＣパッケージは、互いの上に積み重ねられ、ダイパッケージ間の電気信号ルーティングを提供する介在インターポーザパッケージ基板を介して互いに電気的に結合された別個のＩＣパッケージとして複数のダイパッケージを含むパッケージオンパッケージ（ＰＯＰ）ＩＣパッケージであり得る。より高密度の入出力（Ｉ／Ｏ）接続を低減されたライン／スペース比（Ｌ／Ｓ）で依然としてサポートしつつ、ＩＣパッケージ内に低減された厚さの基板（単数又は複数）を提供して、ＩＣパッケージの全高を低減することを容易にするために、ＩＣパッケージ内のパッケージ基板は、両面ＥＴＳを含む。両面ＥＴＳは、両方とも絶縁層内に埋め込まれた金属トレースを含む２つの隣接するＥＴＳ金属化層を含む。外側ＥＴＳ金属化層の絶縁層は、各ＥＴＳ金属化層の金属トレースが絶縁層のそれぞれの第１及び第２の外側部分内に埋め込まれている共有絶縁層とすることができる。両面ＥＴＳのＥＴＳ金属化層内の埋め込み金属トレースは、ＥＴＳ金属化層内の埋め込み金属トレース間に信号ルーティング経路を提供するために、垂直相互接続アクセス（ビア）（たとえば、金属ピラー、金属ポスト）を介して互いに電気的に結合され得る。一例では、ＩＣパッケージのパッケージ基板は、２つのＥＴＳ金属化層がパッケージ基板の外側金属化層である両面ＥＴＳを備える。別の例では、ＩＣパッケージのパッケージ基板は、パッケージ基板の外側金属化層が、外側両面ＥＴＳのそれぞれの外側ＥＴＳ金属化層である複数の両面ＥＴＳを含む。別の例では、ＩＣパッケージのパッケージ基板は、１つ又は複数の両面ＥＴＳ並びに他の金属化層を含む。
【0011】
ＩＣパッケージのパッケージ基板内に両面ＥＴＳを含めることによって、両面ＥＴＳ支持体のＥＴＳ金属化層は、それらの金属トレースが埋め込まれているため、低減された厚さを有するとともに、低減されたライン／スペース比（Ｌ／Ｓ）でより高密度の接続をサポートする。このようにして、追加の金属化層を追加し、及び／又はパッケージ基板の厚さ（すなわち、垂直方向の高さ）を増加させ、したがって、ＩＣパッケージの全体的な厚さを増加させる必要なしに、ＩＣパッケージ内の相互接続のより高い密度をサポートすることができる。また、両面ＥＴＳが、互いに隣接する類似するＥＴＳ金属化層を含むので、両面ＥＴＳは、たとえば１つのＥＴＳ金属化層のみを有する他の基板よりも対称な構造を有し得る。これにより、両面ＥＴＳのＥＴＳ金属化層はより類似する熱膨張係数（ＣＴＥ）を有することになり、したがって、ＥＴＳ金属化層間のＣＴＥ不整合が低減又は回避され、これは次いで、パッケージ基板の反りを低減させ得る。また、パッケージ基板内に両面ＥＴＳを設けることによって、両面ＥＴＳ内のＥＴＳ金属化層の金属層は、パッケージ基板内で垂直方向に互いにより近接して配置され得、これは、ＥＴＳ金属化層間の信号経路ルーティング距離を短縮し、その結果、信号ルーティング経路のインピーダンスが低減され、ＥＴＳ金属化層内の信号ルーティング経路間のクロストークも低減される。両面ＥＴＳが、ダイパッケージ間の接続のためのインターポーザパッケージ基板を通る信号ルーティング経路の長さを短縮させ、したがって、これらの信号ルーティング経路のインピーダンスを低減させて性能を改善することができるので、これは、両面ＥＴＳを含むインターポーザパッケージ基板を含むＩＣパッケージにとって特に有利であり得る。
【0012】
この点に関して、図１は、スタックダイＩＣパッケージ１０２である例示的なパッケージオンパッケージ（ＰＯＰ）集積回路（ＩＣ）パッケージ１００（「ＩＣパッケージ１００」）の側面図である。介在インターポーザパッケージ基板１０８（「インターポーザ基板１０８」）を介して垂直方向（Ｚ軸方向）に互いの上に積み重ねられ、互いに結合された、それぞれの第１のダイパッケージ１０６（１）及び第２のダイパッケージ１０６（２）パッケージ内の第１の半導体ダイ（「ダイ」）１０４（１）及び第２の半導体ダイ（「ダイ」）１０４（２）を含む、スタックダイＩＣパッケージ１０２。以下でより詳細に論述するように、インターポーザ基板は、隣接するＥＴＳ金属化層１１２（１）、１１２（２）（「金属化層１１２（１）、１１２（２）」とも呼ばれる）を含む両面ＥＴＳ１１０の形態で提供され、両方のＥＴＳ金属化層は、電気信号ルーティング経路を提供する金属相互接続部を提供するためにそれぞれの絶縁層内に埋め込まれた金属トレースを含む。埋め込み金属トレースは互いに結合される。第１のダイパッケージ１０６（１）はまた、スタックダイＩＣパッケージ１０２のダイ１０４（１）、１０４（２）への外部電気インターフェースを提供するために、外部相互接続部１１６（たとえば、ボールグリッドアレイ（ＢＧＡ）相互接続部）への電気信号ルーティング経路を提供するパッケージ基板１１４に結合される。第１のダイ１０４（１）は、パッケージ基板１１４内の電気信号ルーティング経路を介して外部相互接続部１１６に電気的に結合される。第２のダイ１０４（２）は、インターポーザ基板１０８に結合されることによって、第１のダイ１０４（１）及び外部相互接続部１１６に電気的に結合される。
【0013】
引き続き図１を参照すると、ＩＣパッケージ１００のインターポーザ基板１０８は、第１のダイパッケージ１０６（１）のパッケージモールド１２０内に配置された垂直相互接続部１１８（たとえば、金属ピラー、金属ポスト、モールド貫通ビア（through-mold vias、ＴＭＶｓ）などの金属垂直相互接続アクセス（ビア））を介してパッケージ基板１１４に電気的に結合された埋め込み金属トレースを含むＥＴＳ金属化層１１２（１）、１１２（２）を含む。このようにして、ＥＴＳ金属化層１１２（１）、１１２（２）は、インターポーザ基板１０８とパッケージ基板１１４との間の電気的接続を提供する。ＥＴＳベースの基板は、より高密度のＩ／Ｏ接続をサポートするために、低減されたライン／スペース比（Ｌ／Ｓ）を有するより高密度のバンプ／はんだ接合を提供することを容易にする。パッケージ基板１０８は、垂直相互接続部１１８及びインターポーザ基板１０８を介して第１のダイ１０４（１）を第２のダイ１０４（２）に電気的に結合する電気信号ルーティング経路を含む。
【0014】
この例では、パッケージ基板１１４は、「金属化層１２４」とも呼ばれるコア基板１２４上に配置された第１の上部金属化層（単数又は複数）１２２（１）を含む。コア基板１２４は、第２の下部金属化層（単数又は複数）１２２（２）上に配置される。上部金属化層（単数又は複数）１２２（１）は、第１のダイ１０４（１）及び垂直相互接続部１１８への信号ルーティングに電気的インターフェースを提供する。第１のダイ１０４（１）は、上部金属化層（単数又は複数）１２２（１）内の第１の金属相互接続部１２８（１）に電気的に結合されたダイ相互接続部１２６（たとえば、隆起金属バンプ）に結合される。上部金属化層（単数又は複数）１２２（１）内の第１の金属相互接続部１２８（１）は、コア基板１２４内の金属相互接続部１３０に結合され、金属相互接続部１３０は、第２の下部金属化層１２２（２）内の第２の金属相互接続部１２８（２）に結合される。このようにして、パッケージ基板１１４は、第１のダイ１０４（１）への信号ルーティングを提供するために、その第１の金属化層（単数又は複数）１２２（１）及び第２の金属化層（単数又は複数）１２２（２）とコア基板１２４との間の相互接続を提供する。外部相互接続部１１６は、パッケージ基板１１４を介してダイ相互接続部１２６を通る第１のダイ１０４（１）への相互接続を提供するために、第２の下部金属化層（単数又は複数）１２２（１）内の第２の金属相互接続部１２８（２）に結合される。この例では、第１のダイ１０４（１）の第１のアクティブ側１３２（１）は、パッケージ基板１１４に、より具体的にはパッケージ基板１１４の上部金属化層（単数又は複数）１２２（１）に隣接し、結合される。
【0015】
図１の例示的なＩＣパッケージ１００では、複数のダイを支持するために、追加の任意選択のダイパッケージ１０６（２）が設けられ、第１のダイパッケージ１０６（１）に結合される。たとえば、第１のダイパッケージ１０６（１）内の第１のダイ１０４（１）は、アプリケーションプロセッサを含み得、第２のダイ１０４（２）は、アプリケーションプロセッサのためのメモリサポートを提供するダイナミックランダムアクセスメモリ（dynamic random access memory、ＤＲＡＭ）ダイなどのメモリダイであり得る。この点に関して、この例では、第１のダイパッケージ１０６（１）はまた、第１のダイ１０４（１）の第２の非アクティブ側１３２（２）に隣接して、第１のダイ１０４（１）を収容するパッケージモールド１２０上に配置されたインターポーザ基板１０８を含む。
【0016】
特定の適用例では、特定の要件を満たすために、図１のＩＣパッケージ１００の高さＨ１（すなわち、厚さ）を低減することが必要とされ得る。たとえば、ＩＣパッケージ１００は、第２のダイパッケージ１０６（２）を第１のダイパッケージ１０６（１）に結合するために２層（２Ｌ）インターポーザ基板を使用することができる。インターポーザ基板１０８の層数は、一例では、第２のダイ１０４（２）としてのより高密度のメモリダイの入力／出力（Ｉ／Ｏ）接続の増加をサポートするために、（たとえば、２Ｌから３層（３Ｌ）に）増加され得る。しかしながら、インターポーザ基板１０８内に追加の金属化層を追加することは、ＩＣパッケージ１００の全高Ｈ１を増加させることになる。また、ＩＣパッケージ１００における垂直方向（Ｚ軸方向）の第１のダイパッケージ１０６（１）及び第２のダイパッケージ１０６（２）の積み重ねられた配置は、第２のダイ１０４（２）を第１のダイ１０４（１）に隣接して水平に配置する必要がないことによって水平軸における（Ｘ軸方向及び／又はＹ軸方向）空間を節約するが、第１のダイパッケージ１０６（１）及び第２のダイパッケージ１０６（２）を垂直方向（Ｚ軸方向）に積み重ねることは、ＩＣパッケージ１００の全高Ｈ１を増加させる。
【0017】
この点に関して、この例では、ＩＣパッケージ１００の厚さ（すなわち、高さ）を低減するために、インターポーザ基板１０８は、複数のＥＴＳ金属化層１１２（１）、１１２（２）を含む両面ＥＴＳ１１０を含む。各ＥＴＳ金属化層１１２（１）、１１２（２）は、第２のダイパッケージ１０６（２）内の第２のダイ１０４（２）への相互接続を提供するために、それぞれの絶縁層内に埋め込まれた金属トレース１３４（１）、１３４（２）（「埋め込み金属トレース１３４（１）、１３４（２）」）を含む。この例では、第１のＥＴＳ金属化層１１２（１）は、両面ＥＴＳ１１０内の第１のダイパッケージ１０６（１）に隣接して配置され、低減されたＬ／Ｓ比でインターポーザ基板１０８と第１のダイパッケージ１０６（１）との間のＩ／Ｏ接続のより高い密度を容易にする。この例ではまた、第２のＥＴＳ金属化層１１２（２）は、インターポーザ基板１０８内の第２のダイパッケージ１０６（２）に隣接して配置され、したがって、両面ＥＴＳ１１０を構成する。第２のＥＴＳ金属化層１１２（２）は、低減されたＬ／Ｓ比でインターポーザ基板１０８と第２のダイパッケージ１０６（２）との間のＩ／Ｏ接続のより高い密度を容易にする。第２のダイパッケージ１０６（２）は、インターポーザ基板１０８への外部相互接続部１３６（たとえば、はんだバンプ、ＢＧＡ相互接続部）を介して第１のダイパッケージ１０６（１）に物理的かつ電気的に結合される。外部相互接続部１３６は、ＥＴＳ金属化層１１２（１）内の埋め込み金属トレース１３４（１）及び垂直相互接続部１１８に結合される、インターポーザ基板１０８のＥＴＳ金属化層１１２（２）内の埋め込み金属トレース１３４（２）に結合される。
【0018】
インターポーザ基板内の両方の金属化層を、両面ＥＴＳ１１０を提供するＥＴＳ金属化層１１２（１）、１１２（２）として設けることによって、インターポーザ基板１０８の全体的な厚さは薄くなる。これは、たとえば、インターポーザ基板１０８の金属化層のうちの１つのみをＥＴＳ金属化層として設けることとは対照的である。ＩＣパッケージ１００内にインターポーザ基板１０８を両面ＥＴＳ１１０として設けることはまた、より高密度のＩ／Ｏ接続をサポートしつつ、ＩＣパッケージ１００の全高Ｈ１を低減するために、インターポーザ基板１０８の基板の低減された厚さを提供する。このようにして、追加の金属化層を追加し、及び／又はインターポーザ基板１０８の厚さ（すなわち、垂直方向（Ｚ軸方向）の高さ）を増加させ、したがって、ＩＣパッケージ１００の全体的な厚さを増加させる必要なしに、ＩＣパッケージ１００内の相互接続のより高い密度をサポートすることができる。また、両面ＥＴＳ１１０が、互いに隣接して配置された同様に構造化された第１のＥＴＳ金属化層１１２（１）及び第２のＥＴＳ金属化層１１２（２）を含むので、両面ＥＴＳ１１０は、たとえば１つのＥＴＳ金属化層のみを有する他の基板よりも対称な構造を有し得る。これにより、両面ＥＴＳ１１０の第１のＥＴＳ金属化層１１２（１）と第２のＥＴＳ金属化層１１２（２）とはより類似するＣＴＥを有することになり、したがって、第１のＥＴＳ金属化層１１２（１）と第２のＥＴＳ金属化層１１２（２）と間のＣＴＥ不整合が低減又は回避される。これは次いで、図１のＩＣパッケージ１００に関して特に懸念され得るインターポーザ基板１０８の反りを低減させ得る。
【0019】
図１のＩＣパッケージ１００は、第１のダイパッケージ１０６（１）を含み、第２のダイパッケージ１０６（２）を含まない、単一のダイパッケージであり得ることに留意されたい。この点に関して、第１のダイパッケージ１０６（１）は、インターポーザ基板１０８、並びに第１のダイ１０４（１）及び外部相互接続部１１６への信号ルーティングのためのパッケージ基板１１４への相互接続を提供するための垂直相互接続部１１８を含むことを必要としないことがある。別の例として、ＩＣパッケージ１００が第２のダイパッケージ１０６（２）を含むか否かにかかわらず、パッケージ基板１１４は、任意選択で、両面ＥＴＳ１１０を含むように設けられてもよく、その第１の上部金属化層１２２（１）及び第２の下部金属化層１２２（２）が両方ともＥＴＳ金属化層として設けられ、それらのそれぞれの第１の金属相互接続部１２８（１）及び第２の金属相互接続部１２８（２）が埋め込み金属トレースであることに留意されたい。
【0020】
図１のＩＣパッケージ１００内のインターポーザ基板１０８内の両面ＥＴＳ１１０の追加の例示的な詳細を示すために、図２が提供される。図２は、両面ＥＴＳ１１０を含むインターポーザ基板１０８をさらに示す、図１のＩＣパッケージ１００の部分側面図である。図２に示すように、この例では、インターポーザ基板１０８は、両面ＥＴＳ１１０である。両面ＥＴＳ１１０は、第１のダイパッケージ１０６（１）に隣接して配置された第１のＥＴＳ金属化層１１２（１）を含む。第１のＥＴＳ金属化層１１２（１）は、この例では、誘電体材料で形成された材料層である第１の絶縁層２００（１）を含む。金属トレース１３４（１）は、第１の絶縁層２００（１）内に埋め込まれる。したがって、第１の金属トレース１３４（１）は、第１の「埋め込み」金属トレース１３４（１）とも呼ばれる。第１の絶縁層２００（１）内への第１の埋め込み金属トレース１３４（１）の埋め込みにより、第１のＥＴＳ金属化層１１２（１）内に金属層２０２（１）が形成される。第１のＥＴＳ金属化層１１２（１）の第１の絶縁層２００（１）に第１の埋め込み金属トレース１３４（１）を埋め込むことは、第１のＥＴＳ金属化層１１２（２）を第１のダイパッケージ１０６（１）の垂直相互接続部１１８に電気的に結合するためにより高密度のバンプ／はんだ接合を形成することができる、低減されたＬ／Ｓ比のより高密度の第１の埋め込み金属トレース１３４（１）を設けることを容易にする。第１の埋め込み金属トレース１３４（１）は、製造プロセス中のエッチングの結果として、第１の絶縁層２００（１）の底面２０４から凹んでいる。第１のダイパッケージ１０６（１）に外部接続されない第１の埋め込み金属トレース１３４（１）の部分を絶縁及び保護するために、第１の絶縁層２００（１）の底面２０４上に第１のはんだレジスト層２０６（１）が配置される。第１のダイパッケージ１０６（１）の垂直相互接続部１１８に接続される第１の埋め込み金属トレース１３４（１）を露出させるために、第１のはんだレジスト層２０６（１）内に第１の開口部２０８（１）が形成される。
【0021】
引き続き図２を参照すると、この例では、両面ＥＴＳ１１０はまた、第２のダイパッケージ１０６（１）に隣接して配置された第２のＥＴＳ金属化層１１２（２）も含む（図１参照）。第２のＥＴＳ金属化層１１２（２）は、この例では、誘電体材料で形成された材料層である第２の絶縁層２００（２）を含む。この例では、第２の絶縁層２００（２）は、第１の絶縁層２００（１）と第２の絶縁層２００（２）とが互いに直接隣接するように、第１の絶縁層２００（１）に実装又は結合される。金属トレース１３４（２）は、第２の絶縁層２００（２）内に埋め込まれる。したがって、第２の金属トレース１３４（２）は、第２の「埋め込み」金属トレース１３４（２）とも呼ばれる。第２の絶縁層２００（２）内への第２の埋め込み金属トレース１３４（２）の埋め込みにより、第２のＥＴＳ金属化層１１２（２）内に金属層２０２（２）が形成される。第２のＥＴＳ金属化層１１２（２）の第２の絶縁層２００（２）に第２の埋め込み金属トレース１３４（２）を埋め込むことは、第２のＥＴＳ金属化層１１２（２）を第２のダイパッケージ１０６（２）に電気的に結合するためにより高密度のバンプ／はんだ接合を形成することができる、低減されたＬ／Ｓ比のより高密度の第２の埋め込み金属トレース１３４（２）を設けることを容易にする。第２の埋め込み金属トレース１３４（２）は、製造プロセス中のエッチングの結果として、第２の絶縁層２００（２）の上面２１０から凹んでいる。第２のダイパッケージ１０６（２）に外部接続されない第２の埋め込み金属トレース１３４（２）の部分を絶縁及び保護するために、第２の絶縁層２００（２）の上面２１０上に第２のはんだレジスト層２０６（２）が配置される。第２のダイパッケージ１０６（２）の外部相互接続部１３６に接続される第２の埋め込み金属トレース１３４（２）を露出させるために、第２のはんだレジスト層２０６（２）に第２の開口部２０８（２）が形成される（図１参照）。
【0022】
引き続き図２を参照すると、第１のＥＴＳ金属化層１１２（１）の第１の埋め込み金属トレース１３４（１）と第２のＥＴＳ金属化層１１２（２）の第２の埋め込み金属トレース１３４（２）とを互いに電気的に結合して、第１のＥＴＳ金属化層１１２（１）及び第２のＥＴＳ金属化層１１２（２）からの、したがって第１２のダイパッケージ１０６（１）と第２のダイパッケージ１０６（２）と間に電気信号ルーティング経路を提供するために、両面ＥＴＳ１１０内にビア２１２（たとえば、金属ピラー、金属ポスト、金属ライン）が形成される。ビア２１２は、第１の絶縁層２００（１）及び第２の絶縁層２００（２）内に配置される。各ビア２１２は、垂直方向（Ｚ軸方向）に互いに整列されたそれぞれの第１の埋め込み金属トレース１３４（１）及び第２の埋め込み金属トレース１３４（２）に結合される。埋め込み金属トレース１３４（１）、１３４（２）は、互いに平行であり、垂直方向（Ｚ軸方向）に互いに少なくとも部分的に整列される。したがって、ビア２１２は、垂直方向に互いに整列されたそれぞれの第１の埋め込み金属トレース１３４（１）と第２の埋め込み金属トレース１３４（２）との間に電気ルーティング経路を提供する。この例では、両面ＥＴＳ１１０の第１のＥＴＳ金属化層１１２（１）及び第２のＥＴＳ金属化層１１２（２）は、インターポーザ基板１０８の外側金属化層であり、これは、第１のＥＴＳ金属化層１１２（１）及び第２のＥＴＳ金属化層１１２（２）が、それぞれの第１のダイパッケージ１０６（１）及び第２のダイパッケージ１０６（２）に直接隣接して配置されることを意味する。このようにして、上述したように、第１のダイパッケージ１０６（１）の垂直相互接続部１１８と第２のダイパッケージ１０６（２）の外部相互接続部１３６との間のインターポーザ基板１０８内の電気信号ルーティングを提供するために、第１の埋め込み金属トレース１３４（１）は、第１のダイパッケージ１０６（１）の垂直相互接続部１１８に結合され、第２の埋め込み金属トレース１３４（２）は、第２のダイパッケージ１０６（２）の外部相互接続部１３６に結合される。しかしながら、第１のＥＴＳ金属化層１１２（１）及び第２のＥＴＳ金属化層１１２（２）は、インターポーザ基板１０８の外側金属化層として設けられる必要はないことに留意されたい。
【0023】
したがって、図２に示すように、この例では、インターポーザ基板１０８の両面ＥＴＳ１１０は、各々が第１の絶縁層２０２（１）及び第２の絶縁層２００（２）のそれぞれの対向する側にそれぞれの第１の埋め込み金属トレース１３４（１）及び第２の埋め込み金属トレース１３４（２）を含んだ、かつ、ビア２１２を介して互いに結合されている、２つの隣接する第１のＥＴＳ金属化層１１２（１）及び第２のＥＴＳ金属化層１１２（２）を含む。第１のＥＴＳ金属化層１１２（１）と第２のＥＴＳ金属化層１１２（２）とは、互いに直接隣接しており、それぞれの第１の絶縁層２００（１）及び第２の絶縁層２００（２）内に配置されたビア２１２のみが、それぞれの少なくとも部分的に垂直に整列され対になった第１の埋め込み金属トレース１３４（１）と第２の埋め込み金属トレース１３４（２）との間に延びている。ビア２１２は、第１の埋め込み金属トレース１３４（１）及び第２の埋め込み金属トレース１３４（２）のそれぞれの内面２１４（１）、２１４（２）に結合される。第１の埋め込み金属トレース１３４（１）及び第２の埋め込み金属トレース１３４（２）の内面２１４（１）、２１４（２）の対向する側にある第１の埋め込み金属トレース１３４（１）及び第２の埋め込み金属トレース１３４（２）の外面２１６（１）、２１６（２）は、第１のはんだレジスト層２０６（１）及び第２のはんだレジスト層２０６（２）内のそれぞれの第１の開口部２０８（１）及び第２の開口部２０８（１）、２０８（２）を通して露出される。したがって、図２に示すように、第１の絶縁層２００（１）及び第２の絶縁層２００（２）、並びに内部に埋め込まれた第１の埋め込み金属トレース１３４（１）及び第２の埋め込み金属トレース１３４（２）は、インターポーザ基板１０８の中心軸Ａ１を中心として実質的に対称である。このようにして、両面ＥＴＳ１１０は、たとえば１つのＥＴＳ金属化層のみを有する他の基板よりも対称な構造を有し得る。これは、両面ＥＴＳ１１０が、互いに隣接する類似する第１のＥＴＳ金属化層１１２（１）及び第２のＥＴＳ金属化層１１２（２）を含み、両方が、同じそれぞれの金属材料及び誘電体材料から作製することができるそれぞれの絶縁層２００（１）、２００（１）内に埋め込まれたそれぞれの埋め込み金属トレース１３４（１）、１３４（２）を含むからである。これにより、両面ＥＴＳ１１０のＥＴＳ金属化層１１２（１）、１１２（２）がより類似するＣＴＥを有することになり、したがって、第１のＥＴＳ金属化層１１２（１）と第２のＥＴＳ金属化層１１２（２）との間のＣＴＥ不整合が低減又は回避され、これは次いで、インターポーザ基板１０８の反りを低減させ得る。
【0024】
また、インターポーザ基板１０８内に両面ＥＴＳ１１０を設けることによって、第１のＥＴＳ金属化層１１２（１）と第２のＥＴＳ金属化層１１２（２）を、垂直方向（Ｚ軸方向）において低減された厚さ（すなわち、高さ）で形成することができるので、第１のＥＴＳ金属化層１１２（１）及び第２のＥＴＳ金属化層１１２（２）の第１の金属層２０２（１）及び第２の金属層２０２（２）は、インターポーザ基板１０８内で垂直方向（Ｚ軸方向）に互いにより近接して配置され得る。これは、インターポーザ基板１０８内の第１のＥＴＳ金属化層１１２（１）と第２のＥＴＳ金属化層１１２（２）との間の信号経路ルーティング距離を短縮し、その結果、信号ルーティング経路のインピーダンスが低減され、第１のＥＴＳ金属化層１１２（１）と第２のＥＴＳ金属化層１１２（２）との間の信号ルーティング経路間のクロストークも低減される。両面ＥＴＳ１１０が、第１のダイパッケージ１０６（１）と第２のダイパッケージ１０６（１）、１０６（２）との間の接続のためのインターポーザ基板１０８を通る信号ルーティング経路の長さを短縮させ、したがって、これらの接続のインピーダンスを低減させて性能を改善することができるので、これは、両面ＥＴＳ１１０を含むインターポーザ基板１０８を含む図１のＩＣパッケージ１００にとって特に有利であり得る。図３は、図２のインターポーザ基板１０８と比較することを目的とした、両面ＥＴＳを含まないインターポーザ基板３０８を含むＩＣパッケージ３００の側面図である。ＩＣパッケージ３００は、パッケージ基板３１４に結合されたダイ３０４を含む第１のダイパッケージ３０６（１）を含む。パッケージ基板３１４は、金属化層３２２（１）～３２２（３）を含む。金属化層３２２（１）～３２２（３）は、第１のダイパッケージ３０６（１）内の第１のダイ３０４（１）への電気信号ルーティング経路を提供するそれぞれの金属相互接続部３２８（１）～３２８（３）と、垂直相互接続部３１８と、を含む。
【0025】
第１のダイパッケージ３０６（１）を第２のダイパッケージ３０６（２）（図示せず）に結合するために、ＩＣパッケージ３００はインターポーザ基板３０８を含む。この例では、２層（２Ｌ）修正セミアディティブプロセス（ｍＳＡＰ）インターポーザ基板であるインターポーザ基板３０８が設けられる。インターポーザ基板３０８は、基板を提供するように形成される積層誘電体層であり得る絶縁層３１０を含む。第１の金属相互接続部３１２（１）は、絶縁層３１０に隣接する第１の金属層３１４（１）内に形成される。金属ポスト３１６（たとえば、ビア）が、第１の金属層３１４（１）内の第１の金属相互接続部３１２（１）と、金属ポスト３１６にも結合される、第２の金属層３１４（２）内に形成された第２の金属相互接続部３１２（２）との間に結合された絶縁層３１０内に形成される。これは、第１の金属相互接続部３１２（１）と第２の金属相互接続部３１２（２）との間に相互接続、したがって信号経路を提供する。第１の金属相互接続部３１２（１）及び第２の金属相互接続部３１２（２）は、絶縁層３１０内に埋め込まれていないことに留意されたい。したがって、第１の金属層３１４（１）の高さＨ２及び第２の金属層３１４（２）の高さＨ３は、インターポーザ基板３０８の全高Ｈ５に寄与する絶縁層３１０の高さＨ４に付加される。また、第１の金属相互接続部３１２（１）と第２の金属相互接続部３１２（２）は、図１及び図２の両面ＥＴＳ１１０における第１の埋め込み金属トレース１３４（１）及び第２の埋め込み金属トレース１３４（２）のように、低減されたＬ／Ｓで形成することができない可能性がある。
【0026】
他のタイプのパッケージ基板が、ＩＣパッケージのために提供されてもよく、パッケージ基板は、１つ又は複数の両面ＥＴＳを含む。特定のＩＣパッケージにおいて必要とされる特定のアプリケーション及び接続性は、使用されるパッケージ基板のタイプ、及びそれらに１つ又は複数の両面ＥＴＳをどのように含めることができるかが決まる。
【0027】
この点に関して、図４は、ＩＣパッケージ用の別の例示的なパッケージ基板４００の側面図であり、パッケージ基板４００は、４層（４Ｌ）ＥＴＳ４０２である。以下に論述するように、パッケージ基板４００は、コア基板４０６によって互いに結合された第１の両面ＥＴＳ４０４（１）及び第２の両面ＥＴＳ４０４（２）を含む。第１の両面ＥＴＳ４０４（１）と第２の両面ＥＴＳ４０４（２）は、図１及び図２の両面ＥＴＳ１１０と同様である。第１の両面ＥＴＳ４０４（１）は、この例では、誘電体材料で形成された材料層である第１の絶縁層４１０（１）を含む第１のＥＴＳ金属化層４０８（１）を含む。金属トレース４１２（１）は、第１の絶縁層４１０（１）内に埋め込まれる。したがって、第１の金属トレース４１２（１）は、第１の「埋め込み」金属トレース４１２（１）とも呼ばれる。第１の絶縁層４１０（１）内への第１の埋め込み金属トレース４１２（１）の埋め込みにより、第１のＥＴＳ金属化層４０８（１）内に金属層４１４（１）が形成される。外部接続されない第１の埋め込み金属トレース４１２（１）の部分を絶縁及び保護するために、第１の絶縁層４１０（１）の底面４１８上に第１のはんだレジスト層４１６（１）が配置される。外部接続される第１の埋め込み金属トレース４１２（１）を露出させるために、第１のはんだレジスト層４１６（１）内に第１の開口部４２０（１）が形成される。また、第１の両面ＥＴＳ４０４（１）は、この例では、誘電体材料で形成された材料層である第２の絶縁層４１０（２）を含む第２のＥＴＳ金属化層４０８（２）を含む。金属トレース４１２（２）は、第２の絶縁層４１０（２）内に埋め込まれる。したがって、第２の金属トレース４１２（２）は、第２の「埋め込み」金属トレース４１２（２）とも呼ばれる。第２の絶縁層４１０（２）内への第２の埋め込み金属トレース４１２（２）の埋め込みにより、第２のＥＴＳ金属化層４０８（２）内に金属層４１４（２）が形成される。
【0028】
第１のＥＴＳ金属化層４０８（１）の第１の埋め込み金属トレース４１２（１）と第２のＥＴＳ金属化層４０８（２）第２の埋め込み金属トレース４１２（２）とを互いに電気的に結合して、第１のＥＴＳ金属化層４０８（１）及び第２のＥＴＳ金属化層４０８（２）からの電気信号ルーティング経路を提供するために、第１の両面ＥＴＳ４０４（１）内にビア４２２（たとえば、金属ピラー、金属ポスト、金属ライン）が形成される。ビア４２２は、第１の絶縁層４１０（１）及び第２の絶縁層４１０（２）内に配置される。各ビア４２２は、互いに平行であり、垂直方向（Ｚ軸方向）に互いに少なくとも部分的に整列されたそれぞれの第１の埋め込み金属トレース４１２（１）及び第２の埋め込み金属トレース４１２（２）に結合される。したがって、ビア４２２は、垂直方向に互いに整列されたそれぞれの第１の埋め込み金属トレース４１２（１）と第２の埋め込み金属トレース４１２（２）との間に電気ルーティング経路を提供する。この例では、第１の両面ＥＴＳ４０４（１）の第１のＥＴＳ金属化層４０８（１）は、パッケージ基板４００の外側金属化層である。
【0029】
引き続き図４を参照すると、第２の両面ＥＴＳ４０４（２）は、この例では、誘電体材料で形成された材料層である第１の絶縁層４３０（１）を含む第１のＥＴＳ金属化層４２８（１）を含む。金属トレース４３２（１）は、第１の絶縁層４３０（１）内に埋め込まれる。したがって、第１の金属トレース４３２（１）は、第１の「埋め込み」金属トレース４３２（１）とも呼ばれる。第１の絶縁層４１０（１）内への第１の埋め込み金属トレース４３２（１）の埋め込みにより、第１のＥＴＳ金属化層４２８（１）内に第１の金属層４３４（１）が形成される。また、第２の両面ＥＴＳ４０４（２）は、この例では、誘電体材料で形成された材料層である第２の絶縁層４３０（２）を含む第２のＥＴＳ金属化層４２８（２）を含む。第２の金属トレース４３２（２）は、第２の絶縁層４３０（２）内に埋め込まれる。したがって、第２の金属トレース４３２（２）は、第２の「埋め込み」金属トレース４３２（２）とも呼ばれる。第２の絶縁層４１０（２）内への第２の埋め込み金属トレース４３２（２）の埋め込みにより、第２のＥＴＳ金属化層４２８（２）内に第２の金属層４３４（２）が形成される。外部接続されない第２の埋め込み金属トレース４３２（２）の部分を絶縁及び保護するために、第１の絶縁層４３０（１）の上面４２１上に第２のはんだレジスト層４１６（２）が配置される。外部接続される第１の埋め込み金属トレース４３２（１）を露出させるために、第２のはんだレジスト層４１６（２）内に第２の開口部４２０（２）が形成される。
【0030】
第２の両面ＥＴＳ４０４（２）の第１のＥＴＳ金属化層４２８（１）の第１の埋め込み金属トレース４３２（１）と第２のＥＴＳ金属化層４２８（２）の第２の埋め込み金属トレース４３２（２）とを互いに電気的に結合して、第１のＥＴＳ金属化層４２８（１）及び第２のＥＴＳ金属化層４２８（１）、４２８（２）からの電気信号ルーティング経路を提供するために、第２の両面ＥＴＳ４０４（２）にビア４２４（たとえば、金属ピラー、金属ポスト、金属ライン）が形成される。ビア４２４は、第１の絶縁層４３０（１）及び第２の絶縁層４３０（２）内に配置される。各ビア４２４は、垂直方向（Ｚ軸方向）に互いに少なくとも部分的に整列されたそれぞれの第１の埋め込み金属トレース４３２（１）及び第２の埋め込み金属トレース４３２（２）に結合される。したがって、ビア４２４は、垂直方向に互いに少なくとも部分的に整列されたそれぞれの第１の埋め込み金属トレース４３２（１）と第２の埋め込み金属トレース４３２（２）との間に電気ルーティング経路を提供する。この例では、第２の両面ＥＴＳ４０４（１）の第２のＥＴＳ金属化層４２８（１）は、パッケージ基板４００の外側金属化層である。
【0031】
また引き続き図４を参照すると、この例では、パッケージ基板４００を通る追加の信号ルーティング経路を提供するために、第１の両面ＥＴＳ４０４（１）及び第２の両面ＥＴＳ４０４（２）並びにコア基板４０６を通って延びる追加のビア４２６がパッケージ基板４００に設けられている。追加のビア４２６は、パッケージ基板４００内の電気信号ルーティングのために、第１のＥＴＳ金属化層４０８（１）と第２のＥＴＳ金属化層４０８（２）、及び第１のＥＴＳ金属化層４２８（１）と４２８（２）のいずれかを互いに結合することができる。また、所望される場合には、第１の両面ＥＴＳ４０４（１）と第２の両面ＥＴＳ４０４（２）との間の電気信号ルーティングを提供するために、第２の両面ＥＴＳ４０４（２）内の第１のＥＴＳ金属化層４２８（１）内の第１の埋め込み金属トレース４３２（１）を、第１の両面ＥＴＳ４０４（２）内の第２のＥＴＳ金属化層４０８（２）内の第２の埋め込み金属トレース４１２（２）にビアによって結合することができる。
【0032】
図５は、ＩＣパッケージ用の別の例示的なパッケージ基板５００の側面図であり、パッケージ基板５００は、修正セミアディティブプロセス（ｍＳＡＰ）基板５０２に結合された両面ＥＴＳ５０４を含む。両面ＥＴＳ５０４は、図１及び図２の両面ＥＴＳ１１０、並びに図４の両面ＥＴＳ４０４（１）、４０４（２）と同様である。両面ＥＴＳ５０４は、この例では、誘電体材料で形成された材料層である第１の絶縁層５１０（１）を含む第１のＥＴＳ金属化層５０８（１）を含む。金属トレース５１２（１）は、第１の絶縁層５１０（１）内に埋め込まれる。したがって、第１の金属トレース５１２（１）は、第１の「埋め込み」金属トレース５１２（１）とも呼ばれる。第１の絶縁層５１０（１）内への第１の埋め込み金属トレース５１２（１）の埋め込みにより、第１のＥＴＳ金属化層５０８（１）内に金属層５１４（１）が形成される。また、両面ＥＴＳ５０４は、この例では、誘電体材料で形成された材料層である第２の絶縁層５１０（２）を含む第２のＥＴＳ金属化層５０８（２）を含む。金属トレース５１２（２）は、第２の絶縁層５１０（２）内に埋め込まれる。したがって、第２の金属トレース５１２（２）は、第２の「埋め込み」金属トレース５１２（２）とも呼ばれる。第２の絶縁層５１０（２）内への第２の埋め込み金属トレース５１２（２）の埋め込みにより、第２のＥＴＳ金属化層５０８（２）内に金属層５１４（２）が形成される。外部接続されない第２の埋め込み金属トレース５１２（２）の部分を絶縁及び保護するために、第２の絶縁層５１０（２）の上面５１８上に第１のはんだレジスト層５１６（１）が配置される。外部接続される第２の埋め込み金属トレース５１２（１）を露出させるために、第１のはんだレジスト層５１６（１）内に第１の開口部５２０（１）が形成される。
【0033】
第１のＥＴＳ金属化層５０８（１）の第１の埋め込み金属トレース５１２（１）と第２のＥＴＳ金属化層５０８（２）の第２の埋め込み金属トレース５１２（２）とを互いに電気的に結合して、第１のＥＴＳ金属化層５０８（１）及び第２のＥＴＳ金属化層５０８（２）からの電気信号ルーティング経路を提供するために、第１の両面ＥＴＳ５０４内にビア５２２（たとえば、金属ピラー、金属ポスト、金属ライン）が形成される。ビア５２２は、第１の絶縁層５１０（１）及び第２の絶縁層５１０（２）内に配置される。各ビア５２２は、互いに平行であり、垂直方向（Ｚ軸方向）に互いに少なくとも部分的に整列されたそれぞれの第１の埋め込み金属トレース５１２（１）及び第２の埋め込み金属トレース５１２（２）に結合される。したがって、ビア５２２は、垂直方向に互いに少なくとも部分的に整列されたそれぞれの第１の埋め込み金属トレース５１２（１）と第２の埋め込み金属トレース５１２（２）との間に電気ルーティング経路を提供する。この例では、両面ＥＴＳ５０４の第１のＥＴＳ金属化層５０８（１）は、パッケージ基板５００の外側金属化層である。
【0034】
また、図５に示すように、パッケージ基板は、ｍＳＡＰ基板５０２を含む。ｍＳＡＰ基板５０２は、この例では、誘電体材料で形成された材料層である絶縁層５４０上に形成された金属相互接続部５４２を備える金属化層５３８を含む。この例では、ｍＳＡＰ基板５０２の金属化層５３８は、パッケージ基板５００の外側金属化層である。絶縁層５４０は、コア基板であり得る。絶縁層５４０は、ｍＳＡＰ製造プロセスを使用して複数の積層された誘電体層から形成され得る。金属化層５３８のそれぞれの金属相互接続部５４２を両面ＥＴＳ５０４の第１の埋め込み金属トレース５１２（１）に電気的に結合するために、絶縁層５４０内にビア５２４（たとえば、金属ピラー、金属ポスト、金属ライン）が形成される。ビア５２４は、垂直方向（Ｚ軸方向）に少なくとも部分的に整列された金属相互接続部５４２及び両面ＥＴＳ５０４の第１の埋め込み金属トレース５１２（１）に結合される。したがって、ビア５２４は、ｍＳＡＰ基板５０２と両面ＥＴＳ５０４の間に電気ルーティング経路を提供する。外部接続されない金属相互接続部５４２の部分を絶縁及び保護するために、絶縁層５４０の底面５４４上に第２のはんだレジスト層５１６（２）が配置される。外部接続される金属相互接続部５４２を露出させるために、第２のはんだレジスト層５１６（２）内に第２の開口部５２０（２）が形成される。
【0035】
図６は、ＩＣパッケージ用の別の例示的なパッケージ基板６００の側面図であり、パッケージ基板６００は、積層ＥＴＳ６０２に結合された両面ＥＴＳ６０４を含む３層（３Ｌ）ＥＴＳである。両面ＥＴＳ６０４は、図１及び図２の両面ＥＴＳ１１０、並びに図４の両面ＥＴＳ４０４（１）、４０４（２）と同様である。両面ＥＴＳ６０４は、この例では、誘電体材料で形成された材料層である第１の絶縁層６１０（１）を含む第１のＥＴＳ金属化層６０８（１）を含む。金属トレース６１２（１）は、第１の絶縁層６１０（１）内に埋め込まれる。したがって、第１の金属トレース６１２（１）は、第１の「埋め込み」金属トレース６１２（１）とも呼ばれる。第１の絶縁層６１０（１）内への第１の埋め込み金属トレース６１２（１）の埋め込みにより、第１のＥＴＳ金属化層６０８（１）内に金属層６１４（１）が形成される。また、両面ＥＴＳ６０４は、この例では、誘電体材料で形成された材料層である第２の絶縁層６１０（２）を含む第２のＥＴＳ金属化層６０８（２）を含む。金属トレース６１２（２）は、第２の絶縁層６１０（２）内に埋め込まれる。したがって、第２の金属トレース６１２（２）は、第２の「埋め込み」金属トレース６１２（２）とも呼ばれる。第２の絶縁層６１０（２）内への第２の埋め込み金属トレース６１２（２）の埋め込みにより、第２のＥＴＳ金属化層６０８（２）内に金属層６１４（２）が形成される。外部接続されない第２の埋め込み金属トレース６１２（２）の部分を絶縁及び保護するために、第２の絶縁層６１０（２）の底面６１８上に第１のはんだレジスト層６１６（１）が配置される。外部接続される第２の埋め込み金属トレース６１２（１）を露出させるために、第１のはんだレジスト層６１６（１）内に第１の開口部６２０（１）が形成される。
【0036】
第１のＥＴＳ金属化層６０８（１）の第１の埋め込み金属トレース６１２（１）と第２のＥＴＳ金属化層６０８（２）の第２の埋め込み金属トレース６１２（２）とを互いに電気的に結合して、第１のＥＴＳ金属化層６０８（１）及び第２のＥＴＳ金属化層６０８（２）からの電気信号ルーティング経路を提供するために、第１の両面ＥＴＳ６０４内にビア６２２（たとえば、金属ピラー、金属ポスト、金属ライン）が形成される。ビア６２２は、第１の絶縁層６１０（１）及び第２の絶縁層６１０（２）内に配置される。各ビア６２２は、互いに平行であり、垂直方向（Ｚ軸方向）に互いに少なくとも部分的に整列されたそれぞれの第１の埋め込み金属トレース６１２（１）及び第２の埋め込み金属トレース６１２（２）に結合される。したがって、ビア６２２は、垂直方向に互いに少なくとも部分的に整列されたそれぞれの第１の埋め込み金属トレース６１２（１）と第２の埋め込み金属トレース６１２（２）との間に電気ルーティング経路を提供する。この例では、両面ＥＴＳ６０４の第１のＥＴＳ金属化層６０８（１）は、パッケージ基板６００の外側金属化層である。
【0037】
また、図６に示すように、パッケージ基板６００は積層ＥＴＳ６０２を含む。積層ＥＴＳ６０２は、この例では、誘電体材料で形成された材料層である絶縁層６４０内に埋め込まれた埋め込み金属トレース６４２を備えるＥＴＳ金属化層６３８を含む。この例では、積層ＥＴＳ６０２のＥＴＳ金属化層６３８は、パッケージ基板６００の外側金属化層である。絶縁層６４０は、ＥＴＳ製造プロセスを使用して複数の積層誘電体層から形成され得る。ＥＴＳ金属化層６３８のそれぞれの金属相互接続部６４２を両面ＥＴＳ６０４の第２の埋め込み金属トレース６１２（２）に電気的に結合するために、絶縁層６４０内にビア６２４（たとえば、金属ピラー、金属ポスト、金属ライン）が形成される。ビア６２４は、垂直方向（Ｚ軸方向）に少なくとも部分的に整列された埋め込み金属トレース６４２及び両面ＥＴＳ６０４の第２の埋め込み金属トレース６１２（１）に結合される。したがって、ビア６２４は、積層ＥＴＳ６０２と両面ＥＴＳ６０４との間に電気ルーティング経路を提供する。外部接続されない埋め込み金属トレース６４２の部分を絶縁及び保護するために、絶縁層６４０の上面６４４上に第２のはんだレジスト層６１６（２）が配置される。外部接続される埋め込み金属トレース６４２を露出させるために、第２のはんだレジスト層６１６（２）に第２の開口部６２０（２）が形成される。
【0038】
図７は、ＩＣパッケージ用の別の例示的なパッケージ基板７００の側面図であり、パッケージ基板７００は、２つの外側積層ＥＴＳ７０４（１）、７０２（２）によって囲まれた両面ＥＴＳ７０２を含む４Ｌ ＥＴＳである。両面ＥＴＳ７０４は、図１及び図２の両面ＥＴＳ１１０、並びに図４の両面ＥＴＳ４０４（１）、４０４（２）と同様である。両面ＥＴＳ７０４は、この例では、誘電体材料で形成された材料層である第１の絶縁層７１０（１）を含む第１のＥＴＳ金属化層７０８（１）を含む。金属トレース７１２（１）は、第１の絶縁層７１０（１）内に埋め込まれる。したがって、第１の金属トレース７１２（１）は、第１の「埋め込み」金属トレース７１２（１）とも呼ばれる。第１の絶縁層７１０（１）内への第１の埋め込み金属トレース７１２（１）の埋め込みにより、第１のＥＴＳ金属化層７０８（１）内に金属層７１４（１）が形成される。両面ＥＴＳ７０４はまた、この例では、誘電体材料で形成された材料層である第２の絶縁層７１０（２）を含む第２のＥＴＳ金属化層７０８（２）を含む。金属トレース７１２（２）は、第２の絶縁層７１０（２）内に埋め込まれる。したがって、第２の金属トレース７１２（２）は、第２の「埋め込み」金属トレース７１２（２）とも呼ばれる。第２の絶縁層７１０（２）内への第２の埋め込み金属トレース７１２（２）の埋め込みにより、第２のＥＴＳ金属化層７０８（２）内に金属層７１４（２）が形成される。この例では、両面ＥＴＳ７０４はパッケージ基板７００の内部にあり、第１の埋め込み金属トレース７１２（１）及び第２の埋め込み金属トレース７１２（２）は、外部相互接続部に直接結合され得る外側金属化層内にはない。
【0039】
第１のＥＴＳ金属化層７０８（１）及び第２のＥＴＳ金属化層７０８（２）の第１の埋め込み金属トレース７１２（１）及び第２の埋め込み金属トレース７１２（２）とを互いに電気的に結合して、第１のＥＴＳ金属化層７０８（１）及び第２のＥＴＳ金属化層７０８（２）からの電気信号ルーティング経路を提供するために、第１の両面ＥＴＳ７０４内にビア７２２（たとえば、金属ピラー、金属ポスト、金属ライン）が形成される。ビア７２２は、第１の絶縁層７１０（１）及び第２の絶縁層７１０（２）内に配置される。各ビア７２２は、互いに平行であり、垂直方向（Ｚ軸方向）に互いに少なくとも部分的に整列されたそれぞれの第１の埋め込み金属トレース７１２（１）及び第２の埋め込み金属トレース７１２（２）に結合される。したがって、ビア７２２は、垂直方向に互いに少なくとも部分的に整列されたそれぞれの第１の埋め込み金属トレース７１２（１）と第２の埋め込み金属トレース７１２（２）との間に電気ルーティング経路を提供する。
【0040】
また、図７に示すように、パッケージ基板７００は、第１の積層ＥＴＳ７０２（１）及び第２の積層ＥＴＳ７０２（１）７０２（２）を含む。第１の積層ＥＴＳ７０２（１）は、この例では、誘電体材料で形成された材料層である第１の絶縁層７４０（１）内に埋め込まれた埋め込み金属トレース７４２（１）を備えるＥＴＳ金属化層７３８（１）を含む。第１の絶縁層７４０（１）は、ＥＴＳ製造プロセスを使用して複数の積層誘電体層から形成され得る。この例では、第１の積層ＥＴＳ７０２（１）のＥＴＳ金属化層７３８（１）は、パッケージ基板７００の外側金属化層である。ＥＴＳ金属化層７３８（１）のそれぞれの金属相互接続部７４２（１）を両面ＥＴＳ７０４の第１の埋め込み金属トレース７１２（１）に電気的に結合するために、第１の絶縁層７４０（１）内にビア７２４（１）（たとえば、金属ピラー、金属ポスト、金属ライン）が形成される。ビア７２４（１）は、垂直方向（Ｚ軸方向）に少なくとも部分的に整列された埋め込み金属トレース７４２（１）及び両面ＥＴＳ７０４の第１の埋め込み金属トレース７１２（１）に結合される。したがって、ビア７２４（１）は、第１の積層ＥＴＳ７０２（１）と両面ＥＴＳ７０４との間に電気ルーティング経路を提供する。外部接続されない埋め込み金属トレース７４２（１）の部分を絶縁及び保護するために、第１の絶縁層７４０（１）の底面７４４上に第１のはんだレジスト層７１６（１）が配置される。
【0041】
また、図７に示すように、第２の積層ＥＴＳ７０２（２）は、この例では、誘電体材料で形成された材料層である第２の絶縁層７４０（２）内に埋め込まれた埋め込み金属トレース７４２（２）を備えるＥＴＳ金属化層７３８（２）を含む。第２の絶縁層７４０（２）は、ＥＴＳ製造プロセスを使用して複数の積層誘電体層から形成され得る。この例では、第２の積層ＥＴＳ７０２（２）のＥＴＳ金属化層７３８（２）は、パッケージ基板７００の外側金属化層である。ＥＴＳ金属化層７３８（２）のそれぞれの金属相互接続部７４２（２）を両面ＥＴＳ７０４の第２の埋め込み金属トレース７１２（２）に電気的に結合するために、第２の絶縁層７４０（２）内にビア７２４（２）（たとえば、金属ピラー、金属ポスト、金属ライン）が形成される。ビア７２４（２）は、垂直方向（Ｚ軸方向）に少なくとも部分的に整列された埋め込み金属トレース７４２（２）及び両面ＥＴＳ７０４の第２の埋め込み金属トレース７１２（２）に結合される。したがって、ビア７２４（２）は、第２の積層ＥＴＳ７０２（２）と両面ＥＴＳ７０４との間に電気ルーティング経路を提供する。外部接続されない埋め込み金属トレース７４２（２）の部分を絶縁及び保護するために、第２の絶縁層７４０（２）の上面７４６上に第２のはんだレジスト層７１６（２）が配置される。
【0042】
図１～図２及び図４～図７のそれぞれのパッケージ基板１０８、４００、５００、６００、７００内の両面ＥＴＳ１１０、４０４、５０４、６０４、７０４を含むが、これらに限定されない両面ＥＴＳを含むパッケージ基板をそれぞれ製造するために、製造プロセスを用いることができる。この点に関して、図８は、図１～図２及び図４～図７のパッケージ基板１０８、４００、５００、６００、７００を含むが、これらに限定されないパッケージ基板として用いることができる両面ＥＴＳを製造する例示的な製造プロセス８００を示すフローチャートである。図８の製造プロセス８００は、図１及び図２の両面ＥＴＳ１１０に関して論述されているが、図８の製造プロセス８００は、図４～図７の両面ＥＴＳ４０４、５０４、６０４、７０４の製造にも適用可能であることに留意されたい。
【0043】
この点に関して、図８に示すように、製造プロセス８００の第１のステップは、第１のＥＴＳ金属化層１１２（１）を形成することとすることができる（図８のブロック８０２）。第１のＥＴＳ金属化層１１２（１）を形成することは、第１の絶縁層２００（１）を形成すること（図８のブロック８０４）と、１つ又は複数の第１の金属トレース１３４（１）を第１の絶縁層２００（１）内に埋め込むことであって、１つ又は複数の第１の金属トレース１３４（１）が第１の金属層２０２（１）を形成する、こと（図８のブロック８０６）と、を含む。製造プロセス８００の次のステップは、第２のＥＴＳ金属化層１１２（２）を形成することとすることができる（図８のブロック８０８）。第２のＥＴＳ金属化層１１２（２）を形成することは、第２の絶縁層２００（２）を形成すること（図８のブロック８１０）と、１つ又は複数の第２の金属トレース１３４（２）を第２の絶縁層２００（２）内に埋め込むことであって、１つ又は複数の第２の金属トレース１３４（２）が第２の金属層２０２（２）を形成する、こと（図８のブロック８１２）と、を含む。製造プロセス８００の次のステップは、第２のＥＴＳ金属化層１１２（２）を第１のＥＴＳ金属化層１１２（１）に垂直方向（Ｚ軸方向）に結合することとすることができる（図８のブロック８１４）。製造プロセス８００の次のステップは、第１の金属トレース１３４（１）を第２の金属トレース１３４（２）に結合するために、１つ又は複数の第１の金属トレース１３４（１）のうちの１つの第１の金属トレース１３４（１）と、第１の絶縁層（２００（１））と、第２の絶縁層２００（２）と、１つ又は複数の第２の金属トレース１３４（２）のうちの１つの第２の金属トレース１３４（２）とを通して、垂直方向（Ｚ軸方向）に各々１つ又は複数の垂直相互接続アクセス（ビア）（２１２）を形成することとすることができる（図８のブロック８１６）。
【0044】
図１～図２及び図４～図７のそれぞれのパッケージ基板１０８、４００、５００、６００、７００内の両面ＥＴＳ１１０、４０４、５０４、６０４、７０４を含むが、これらに限定されない両面ＥＴＳを含むパッケージ基板をそれぞれ製造するために、他の製造プロセスを用いることもできる。この点に関して、図９は、両面ＥＴＳにおけるＥＴＳ金属化層のうちの１つとして用いられるＥＴＳ金属化層を製造する例示的な製造プロセス９００を示すフローチャートである。図１０Ａ～図１０Ｄは、両面ＥＴＳにおけるＥＴＳ金属化層のうちの１つとして使用されるＥＴＳ金属化層の製造中の例示的な製造段階１０００Ａ～１０００Ｄである。図１０Ａ～図１０Ｄの例示的な製造段階１０００Ａ～１０００Ｄに示すような図９の製造プロセス９００は、後続のプロセスにおいて両面ＥＴＳを形成するために互いに結合されるべきＥＴＳ金属化層を用意する第１のプロセスの一部として、両方の隣接する金属化層を製造するために使用することができる。図１１Ａ～図１１Ｃは、複数の形成されたＥＴＳ金属化層を互いに結合する例示的な後続の製造プロセス１１００を示すフローチャートである。両面ＥＴＳを製造する際の第２のプロセスとして、ＥＴＳ金属化層内の垂直に割り当てられた埋め込み金属トレースを結合するためのビアを形成するために、それぞれの絶縁層と、互いに平行であり、かつ、垂直方向に互いに少なくとも部分的に重なっている（すなわち、少なくとも部分的に整列されている）結合されたＥＴＳ金属化層内の垂直に整列された埋め込み金属トレースとを通して開口部が形成される。図１２Ａ～図１２Ｅは、図１１Ａ～図１１Ｃの後続の製造プロセス１１００中の例示的な製造段階１２００Ａ～１２００Ｄである。
【0045】
次に、図９及び図１１Ａ～図１１Ｃの製造プロセス９００、１１００、並びに図１０Ａ～図１０Ｄに示すような製造段階１０００Ａ～１０００Ｄ及び図１０Ａ～図１０Ｄに示すような製造段階１２００Ａ～１２００Ｅを、図１～図２のパッケージ基板１０８内の両面ＥＴＳ１１０を例として参照して論述する。しかしながら、図９の製造プロセス９００、及び図１０Ａ～図１０Ｄに示すような製造段階１０００Ａ～１０００Ｄは、図４～図７の両面ＥＴＳ４０４、５０４、６０４、及び７０４を製造するために用いることもできる。
【0046】
この点に関して、図１０Ａの製造段階１０００Ａに示すように、両面ＥＴＳのＥＴＳ金属化層を製造するための製造プロセス９００における第１の例示的なステップは、キャリア１００２を設けることである（図９のブロック９０２）。キャリア１００２上に金属シード層（たとえば、銅層）としての導電性金属層１００４を形成する（図９のブロック９０２）。ＥＴＳ金属化層の金属層内に金属トレースを形成するための開口部を備えるようにパターニングされるフォトレジスト層１００６を用意するために、導電性金属層１００４上にドライファイルレジスト（dry file resist、ＤＦＲ）層などのフォトレジスト層のフォトレジスト層１００６を積層する（図９のブロック９０２）。次いで、図１０Ｂの製造段階１０００Ｂに示すように、製造プロセス９００の次のステップは、フォトレジスト層１００６内の露出されたフォトレジスト材料を照射し、フォトレジスト層１００６内に開口部１００８を形成するために、フォトレジスト層１００６にマスクを適用し、マストを通して露出されたフォトレジスト層１００６を可視レーザ光などの光に曝露することである（図９のブロック９０４）。マスクは、ＥＴＳ金属化層が形成される金属トレースが存在すべきフォトレジスト層１００６の箇所に開口部１００８が形成されるように設計される。
【0047】
次いで、図１０Ｃの製造段階１０００Ｃに示すように、製造プロセス９００の次のステップは、開口部１００８に金属トレース１３４を形成するために、フォトレジスト層１００６に形成された開口部１００８内に金属材料を配置することである（図９のブロック９０６）。次いで、図１０Ｄの製造段階１０００Ｄに示すように、製造プロセス９００の次のステップは、フォトレジスト層１００６の非照射部分を現像剤で選択的に溶解し、導電性金属層１００４上に形成された金属トレース１３４が残されるように、フォトレジスト層１００６を現像剤にさらすことである（図９のブロック９０８）。金属トレース１３４は、導電性金属層１００４上に金属層２０２を形成する。上述したように、図９の製造プロセス９００は、パッケージ基板用の両面ＥＴＳを形成するために互いに結合されることになる複数のＥＴＳ金属化層の両方に用いることができる。
【0048】
上述したように、図１１Ａ～図１１Ｃは、両面ＥＴＳを形成するために、製造プロセス９００を使用して形成された金属トレース１３４の複数の形成された金属層２０２を互いに結合する例示的な後続の製造プロセス１１００を示すフローチャートである。この点に関して、図１２Ａの製造段階１２００Ａに示すように、両面ＥＴＳを製造するステップは、図９の製造プロセス９００を使用して形成された、それぞれの導電性金属層１００４（１）、１００４（２）上にそれぞれの金属トレース１３４（１）、１３４（２）が形成されたそれぞれの第１の金属層２０２（１）及び第２の金属層２０２（２）を含むキャリア１００２（１）、１００２（２）の２つの構造１２０２（１）、１２０２（２）を取り、第１の金属層２０２（１）及び第２の金属層２０２（２）並びにそれらの金属トレース１３４（１）、１３４（２）の上にそれぞれの絶縁層２００（１）、２００（２）を形成するために、各々を誘電体材料層で積層することである（図１１Ａのブロック１１０２）。第１の金属層２０２（１）及び第２の金属層２０２（２）の金属トレース１３４（１）、１３４（２）を絶縁層２００（１）、２００（２）と積層することにより、金属トレース１３４（１）、１３４（２）がそれぞれの絶縁層２００（１）、２００（２）内に埋め込まれる。次いで、キャリア１００２（１）、１００２（２）が、それぞれの結合された構造１２０２（１）、１２０２（２）の上側１２０４Ｔ及び下側１２０４Ｂ上に配置されるように、絶縁層２００（１）、２００（２）が互いに結合される。
【0049】
次いで、図１２Ｂの製造段階１２００Ｂに示すように、製造プロセス１１００の次のステップは、それぞれのＥＴＳ金属化層１１２（１）、１１２（２）が残され、両面ＥＴＳ１１０の一部として互いに結合されるように、キャリア１００２（１）、１００２（２）をそれぞれの構造１２０２（１）、１２０２（２）から取り外すことである（図１１Ａのブロック１１０４）。次いで、同じく図１２Ｂの製造段階１２００Ｂに示すように、互いに結合されるように垂直方向（Ｚ軸方向）に互いに垂直に整列される特定の埋め込み金属トレース１３４（１）、１３４（２）のためのＥＴＳ金属化層１１２（１）、１１２（２）を用意するために、それぞれのＥＴＳ金属化層１１２（１）、１１２（２）の、選択されたそれぞれの垂直に整列された第１の埋め込み金属トレース１３４（１）及び第２の埋め込み金属トレース１３４（２）並びに絶縁層２００（１）、２００（２）を通して、開口部１２０６（１）～１２０６（４）が垂直方向（Ｚ軸方向）に穿孔される（図１１Ａのブロック１１０４）。埋め込み金属トレース１３４（１）、１３４（２）は、互いに平行であり、垂直方向（Ｚ軸方向）において互いに少なくとも部分的に重なっている。この穿孔により、開口部１２０６（１）～１２０６（４）内に後で形成されるビア２１２が、互いに結合されるべきそれぞれの垂直に整列された第１の埋め込み金属トレース１３４（１）及び第２の埋め込み金属トレース１３４（２）と自己整列されることが可能になる。たとえば、開口部１２０６（１）～１２０６（４）は、レーザが、両面ＥＴＳ１１０に向けられ、互いに結合されるべき第１の埋め込み金属トレース１３４（１）及び第２の埋め込み金属トレース１３４（２）と垂直に整列されるレーザ穿孔によって穿孔されてもよい。
【0050】
次いで、図１２Ｃの製造段階１２００Ｃに示すように、製造プロセス１１００の次のステップは、それぞれのＥＴＳ金属化層１１２（１）、１１２（２）内の選択されたそれぞれの垂直に整列された第１の埋め込み金属トレース１３４（１）と第２の埋め込み金属トレース１３４（２）とを互いに結合するビア２１２を形成する開口部１２０６（１）～１２０６（４）内に金属材料を配置することである（図１１Ｂのブロック１１０６）。ビア２１２は、開口部１２０６（１）～１２０６（４）内に金属めっきを施すことによって形成することができる。次いで、図１２Ｄの製造段階１２００Ｄに示すように、製造プロセス１１００の次のステップは、両面ＥＴＳ１１０から導電性金属層１００４（１）、１００４（２）を除去することである（図１１Ｂのブロック１１０８）。たとえば、導電性金属層１００４（１）、１００４（２）は、両面ＥＴＳ１１０からエッチング除去することができる。導電性金属層１００４（１）、１００４（２）は、例として、ウェットエッチングプロセス又はドライエッチングプロセスのいずれかによってエッチングしてもよい。次いで、図１２Ｅの製造段階１２００Ｅに示すように、製造プロセス１１００の次のステップは、第１の金属層２０２（１）及び第２の金属層２０２（２）のそれぞれの上に第１のはんだレジスト層２０６（１）及び第２のはんだレジスト層２０６（２）を形成し、露出されるそれぞれの第１の埋め込み金属トレース１３４（１）及び第２の埋め込み金属トレース１３４（２）が、形成されたパッケージ基板１０８の一部として、両面ＥＴＳ１１０から他の相互接続部に外部結合できるように、第１のはんだレジスト層２０６（１）及び第２のはんだレジスト層２０６（２）に第１の開口部２０８（１）及び第２の開口部２０８（８）を形成することである（図１１Ｃのブロック１１１０）。第１のはんだレジスト層２０６（１）及び第２のはんだレジスト層２０６（２）の外面は、パッケージ基板１０８を仕上げるために、研磨などさらなる処理を施され得る。
【0051】
図２及び図４～図７に示すパッケージ基板を含むが、これらに限定されず、かつ、図８～図１２Ｅの例示的な製造プロセスのいずれかによる、かつ、本明細書に開示の任意の態様による、両面ＥＴＳを備えるパッケージ基板を用いたＩＣパッケージは、異なるタイプのＩＣパッケージに用いられ得る。たとえば、図１に示すように、両面ＥＴＳは、第１のダイパッケージ内にアプリケーションプロセッサを含み、第２のダイパッケージ内にメモリデバイスを含むＰＯＰパッケージ上に設けることができ、ダイパッケージは、両面ＥＴＳを介して互いに結合される。両面ＥＴＳを備えるパッケージ基板を用いたＩＣパッケージは、例として、電子デバイス、ＩＣデバイス、ＩＣパッケージ、ＰＯＰ、システムインパッケージ（system-in-a-package、ＳｏＰ）、及びシステムオンチップ（system-on-a-chip、ＳｏＣ）のうちのいずれかと統合され得る。
【0052】
図２及び図４～図７のパッケージ基板を含むが、これらに限定されず、かつ、図８～図１２Ｅの例示的な製造プロセスのいずれかによる、かつ、本明細書に開示の任意の態様による、両面ＥＴＳを備えるパッケージ基板を用いたＩＣパッケージは、任意のプロセッサベースのデバイス内に設けられ得、又はその中に組み込まれ得る。例は、セットトップボックス、エンターテイメントユニット、ナビゲーションデバイス、通信デバイス、固定ロケーションデータユニット、モバイルロケーションデータユニット、全地球測位システム（global positioning system、ＧＰＳ）デバイス、モバイルフォン、セルラーフォン、スマートフォン、セッション開始プロトコル（session initiation protocol、ＳＩＰ）フォン、タブレット、ファブレット、サーバ、コンピュータ、ポータブルコンピュータ、モバイルコンピューティングデバイス、ラップトップコンピュータ、ウェアラブルコンピューティングデバイス（たとえば、スマートウォッチ、ヘルス又はフィットネストラッカ、アイウェアなど）、デスクトップコンピュータ、携帯情報端末（personal digital assistant、ＰＤＡ）、モニタ、コンピュータモニタ、テレビ、チューナ、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、デジタルビデオプレーヤ、ビデオプレーヤ、デジタルビデオディスク（digital video disc、ＤＶＤ）プレーヤ、ポータブルデジタルビデオプレーヤ、自動車、車両部品、アビオニクスシステム、ドローン、及びマルチコプタを含むが、これらに限定されない。
【0053】
この点に関して、図１３は、ダイ（単数又は複数）を含む１つ又は複数のＩＣパッケージ１３０２（１）～１３０２（５）内に設けることができる回路を含むプロセッサベースのシステム１３００の一例を示す。ＩＣパッケージ１３０２（１）～１３０２（５）は、図２及び図４～図７の基板を含むが、これらに限定されず、かつ、図８～図１２Ｅの例示的な製造プロセスのいずれかによる、かつ、本明細書に開示の任意の態様による、両面ＥＴＳを備えるパッケージ基板を用いる。この例では、プロセッサベースのシステム１３００は、ＩＣパッケージ１３０２内のＩＣ１３０４として、及びシステムオンチップ（ＳｏＣ）１３０６として形成され得る。プロセッサベースのシステム１３００は、ＣＰＵコア又はプロセッサコアとも呼ばれ得る、１つ又は複数のプロセッサ１３１０を含む中央処理ユニット（central processing unit、ＣＰＵ）１３０８を含む。ＣＰＵ１３０８は、一時的に記憶されたデータに迅速にアクセスするためにＣＰＵ１３０８に結合されたキャッシュメモリ１３１２を有し得る。ＣＰＵ１３０８は、システムバス１３１４に結合され、プロセッサベースのシステム１３００内に含められているマスタデバイスとスレーブデバイスとを相互結合することができる。よく知られているように、ＣＰＵ１３０８は、システムバス１３１４を介してアドレス情報、制御情報、及びデータ情報を交換することによって、これらの他のデバイスと通信する。たとえば、ＣＰＵ１３０８は、スレーブデバイスの一例としてのメモリコントローラ１３１６に、バストランザクション要求を通信することができる。図１３には示されていないが、複数のシステムバス１３１４を提供することができ、各システムバス１３１４は、異なるファブリックを構成する。
【0054】
他のマスタデバイス及びスレーブデバイスをシステムバス１３１４に接続され得る。図１３に示すように、これらのデバイスは、例として、メモリコントローラ１３１６及びメモリアレイ（単数又は複数）１３１８を含むメモリシステム１３２０と、１つ又は複数の入力デバイス１３２２と、１つ又は複数の出力デバイス１３２４と、１つ又は複数のネットワークインターフェースデバイス１３２６と、１つ又は複数のディスプレイコントローラ１３２８とを含むことができる。メモリシステム（単数又は複数）１３２０、１つ又は複数の入力デバイス１３２２、１つ又は複数の出力デバイス１３２４、１つ又は複数のネットワークインターフェースデバイス１３２６、及び１つ又は複数のディスプレイコントローラ１３２８の各々は、同じ又は異なるＩＣパッケージ１３０２内に設けられてもよい。入力デバイス（単数又は複数）１３２２は、入力キー、スイッチ、ボイスプロセッサなどを含むが、これらに限定されない任意のタイプの入力デバイスを含むことができる。出力デバイス（単数又は複数）１３２４は、オーディオ、ビデオ、他の視覚インジケータなどを含むが、これらに限定されない任意のタイプの出力デバイスを含むことができる。ネットワークインターフェースデバイス（単数又は複数）１３２６は、ネットワーク１３３０との間のデータの交換を可能にするように構成された任意のデバイスとすることができる。ネットワーク１３３０は、ワイヤードネットワーク又はワイヤレスネットワーク、プライベートネットワーク又はパブリックネットワーク、ローカルエリアネットワーク（local area network、ＬＡＮ）、ワイヤレスローカルエリアネットワーク（wireless local area network、ＷＬＡＮ）、ワイドエリアネットワーク（wide area network、ＷＡＮ）、ＢＬＵＥＴＯＯＴＨ（登録商標）ネットワーク、及びインターネットを含むが、これらに限定されない任意のタイプのネットワークとすることができる。ネットワークインターフェースデバイス（単数又は複数）１３２６は、所望される任意のタイプの通信プロトコルをサポートするように構成することができる。
【0055】
ＣＰＵ１３０８はまた、１つ又は複数のディスプレイ１３３２に送られる情報を制御するために、システムバス１３１４を介してディスプレイコントローラ１３２８（単数又は複数）にアクセスするように構成され得る。ディスプレイコントローラ（単数又は複数）１３２８は、表示されるべき情報をディスプレイ（単数又は複数）１３３２に適したフォーマットに処理する１つ又は複数のビデオプロセッサ１３３４を介して、表示されるべき情報をディスプレイ（単数又は複数）１３３２に送る。ディスプレイコントローラ（単数又は複数）１３２８及びビデオプロセッサ（単数又は複数）１３３４は、一例として、同じ又は異なるＩＣパッケージ１３０２に、ＣＰＵ１３０８を含む同じ又は異なるＩＣパッケージ１３０２に、ＩＣとして含めることができる。ディスプレイ（単数又は複数）１３３２は、陰極線管（cathode ray tube、ＣＲＴ）、液晶ディスプレイ（liquid crystal display、ＬＣＤ）、プラズマディスプレイ、発光ダイオード（light emitting diode、ＬＥＤ）ディスプレイなどを含むが、これらに限定されない任意のタイプのディスプレイを含むことができる。
【0056】
図１４は、１つ又は複数のＩＣ１４０２から形成される無線周波数（ＲＦ）構成要素を含む例示的なワイヤレス通信デバイス１４００を示し、ＩＣ１４０２のいずれかは、ダイ（単数又は複数）を含み、図２及び図４～図７の基板を含むが、これらに限定されず、かつ、図８～図１２Ｅの例示的な製造プロセスのいずれかによる、かつ、本明細書に開示の任意の態様による、両面ＥＴＳを備えるパッケージ基板を用いたＩＣパッケージ１４０３に含めることができる。ＩＣパッケージ１４０３は、図３Ａ～図６Ｂ及び図９Ａ～図９Ｉの、図７～図８Ｅの例示的な製造プロセスによる、かつ、本明細書に開示の態様のいずれかによるパッケージ基板を含むが、これらに限定されないパッケージ基板内のダイ側ＥＴＳ金属化層と別の金属化層（単数又は複数）との間の金属密度不整合を回避又は低減するために、パッケージ基板のダイ側ＥＴＳ金属化層内の埋め込み金属トレースに結合された追加の金属相互接続部を備える補助金属層を用いる。ワイヤレス通信デバイス１４００は、例として、上記のデバイスのうちのいずれかを含み得る、又はそれらのうちのいずれかの中に設けられ得る。図１４に示すように、ワイヤレス通信デバイス１４００は、トランシーバ１４０４とデータプロセッサ１４０６とを含む。データプロセッサ１４０６は、データ及びプログラムコードを記憶するためのメモリを含み得る。トランシーバ１４０４は、双方向通信をサポートする送信機１４０８と受信機１４１０とを含む。一般に、ワイヤレス通信デバイス１４００は、任意の数の通信システム及び周波数帯域のため、任意の数の送信機１４０８及び／又は受信機１４１０を含み得る。トランシーバ１４０４の全部又は一部分は、１つ又は複数のアナログＩＣ、ＲＦ ＩＣ（ＲＦＩＣ）、混合信号ＩＣなどに実装され得る。
【0057】
送信機１４０８又は受信機１４１０は、スーパーヘテロダインアーキテクチャ又はダイレクトコンバージョンアーキテクチャで実装され得る。スーパーヘテロダインアーキテクチャでは、受信機１４１０に対して、信号は、たとえば、１つの段階においてＲＦから中間周波数（ＩＦ）に、次いで別の段階においてＩＦからベースバンドに、複数の段階においてＲＦとベースバンドとの間で周波数変換される。ダイレクトコンバージョンアーキテクチャでは、信号は、１つの段階において、ＲＦとベースバンドとの間で周波数変換される。スーパーヘテロダインアーキテクチャとダイレクトコンバージョンアーキテクチャは、異なる回路ブロックを使用すること、及び／又は異なる要件を有することがある。図１４のワイヤレス通信デバイス１４００では、送信機１４０８及び受信機１４１０は、ダイレクトコンバージョンアーキテクチャで実装される。
【0058】
送信経路では、データプロセッサ１４０６は、送信されるデータを処理し、Ｉ及びＱアナログ出力信号を送信機１４０８に提供する。例示的なワイヤレス通信デバイス１４００では、データプロセッサ１４０６は、データプロセッサ１４０６により生成されるデジタル信号を、更なる処理のために、Ｉ及びＱアナログ出力信号、たとえばＩ及びＱ出力電流へと変換するためのデジタルアナログ変換器（digital-to-analog converters、ＤＡＣｓ）１４１２（１）、１４１２（２）を含む。
【0059】
送信機１４０８内では、ローパスフィルタ１４１４（１）、１４１４（２）は、それぞれ、前のデジタルアナログ変換によって引き起こされる望ましくない信号を除去するために、Ｉ及びＱアナログ出力信号をフィルタリングする。増幅器（Amplifiers、ＡＭＰｓ）１４１６（１）、１４１６（２）は、それぞれ、ローパスフィルタ１４１４（１）、１４１４（２）からの信号を増幅し、Ｉ及びＱベースバンド信号を提供する。アップコンバータ１４１８は、アップコンバートされた信号１４２４を提供するために、送信（ＴＸ）局部発振器（ＬＯ）信号発生器１４２２からミキサ１４２０（１）、１４２０（２）を通るＩ及びＱ送信（ＴＸ）局部発振器（ＬＯ）信号を用いて、Ｉ及びＱベースバンド信号をアップコンバートする。フィルタ１４２６は、周波数アップコンバージョンにより引き起こされる望ましくない信号並びに受信周波数帯域中の雑音を除去するために、アップコンバートされた信号１４２４をフィルタリングする。電力増幅器（power amplifier、ＰＡ）１４２８は、所望される出力電力レベルを取得し、フィルタ１４２６からのアップコンバートされた信号１４２４を増幅して、送信ＲＦ信号を提供する。送信ＲＦ信号は、デュプレクサ又はスイッチ１４３０を通してルーティングされ、アンテナ１４３２を介して送信される。
【0060】
受信経路では、アンテナ１４３２は、基地局によって送信されてきた信号を受信し、受信したＲＦ信号を提供し、ＲＦ信号は、デュプレクサ又はスイッチ１４３０を通してルーティングされ、低雑音増幅器（low noise amplifier、ＬＮＡ）１４３４に提供される。デュプレクサ又はスイッチ１４３０は、受信（ＲＸ）信号がＴＸ信号から分離されるように、特定のＲＸからＴＸへのデュプレクサ周波数分離で動作するように設計される。所望されるＲＦ入力信号を取得するために、受信されたＲＦ信号は、ＬＮＡ１４３４によって増幅され、フィルタ１４３６によってフィルタリングされる。ダウンコンバージョンミキサ１４３８（１）、１４３８（２）は、フィルタ１４３６の出力を、ＲＸ ＬＯ信号発生器１４４０からのＩ及びＱ ＲＸ ＬＯ信号（すなわち、ＬＯ＿Ｉ及びＬＯ＿Ｑ）と混合して、Ｉ及びＱベースバンド信号を生成する。Ｉ及びＱベースバンド信号は、Ｉ及びＱアナログ入力信号を取得するために、ＡＭＰ１４４２（１）、１４４２（２）によって増幅され、さらにローパスフィルタ１４４４（１）、１４４４（２）によってフィルタリングされ、この信号は、データプロセッサ１４０６に提供される。この例では、データプロセッサ１４０６は、アナログ入力信号を、データプロセッサ１４０６によってさらに処理されるようにデジタル信号に変換するためのアナログデジタル変換器（analog-to-digital converters、ＡＤＣｓ）１４４６（１）、１４４６（２）を含む。
【0061】
図１４のワイヤレス通信デバイス１４００では、ＴＸ ＬＯ信号発生器１４２２は、周波数アップコンバージョンに使用されるＩ及びＱ ＴＸ ＬＯ信号を生成する一方、ＲＸ ＬＯ信号発生器１４４０は、周波数ダウンコンバージョンに使用されるＩ及びＱ ＲＸ ＬＯ信号を生成する。各ＬＯ信号は、特定の基本周波数を持つ周期信号である。ＴＸ位相ロックループ（phase-locked loop、ＰＬＬ）回路１４４８は、データプロセッサ１４０６からタイミング情報を受信し、ＴＸ ＬＯ信号発生器１４２２からのＴＸ ＬＯ信号の周波数及び／又は位相を調整するために使用される制御信号を生成する。同様に、ＲＸ ＰＬＬ回路１４５０は、データプロセッサ１４０６からタイミング情報を受信し、ＲＸ ＬＯ信号発生器１４４０からのＲＸ ＬＯ信号の周波数及び／又は位相を調整するために使用される制御信号を生成する。
【0062】
当業者であれば、本明細書に開示の態様に関連して説明する種々の例示的な論理ブロック、モジュール、回路、及びアルゴリズムが、電子ハードウェアとして、メモリ内に若しくは別のコンピュータ可読媒体内に記憶され、プロセッサ若しくは他の処理デバイスによって実行される命令として、又は両方の組み合わせとして実装され得ることをさらに理解するであろう。本明細書に開示のメモリは、任意のタイプ及びサイズのメモリであり得、所望される任意のタイプの情報を記憶するように構成され得る。この互換性について明確に説明するために、様々な例示的な構成要素、ブロック、モジュール、回路、及びステップについて、それらの機能性に関して上記で全般的に説明してきた。このような機能性がどのように実装されるかは、特定の適用例、設計上の選択、及び／又はシステム全体に課される設計制約によって決まる。当業者であれば、説明されている機能性を特定の用途毎に様々な方法で実装し得るが、このような実装決定は、本開示の範囲からの逸脱するものと解釈されるべきではない。
【0063】
本明細書に開示の態様に関連して説明する様々な例示的な論理ブロック、モジュール、及び回路は、プロセッサ、デジタル信号プロセッサ（Digital Signal Processor、ＤＳＰ）、特定用途向け集積回路（Application Specific Integrated Circuit、ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（Field Programmable Gate Array、ＦＰＧＡ）若しくは他のプログラマブル論理デバイス、ディスクリートゲート若しくはトランジスタ論理、ディスクリートハードウェア構成要素、又は本明細書に説明の機能を実行するように設計されたそれらの任意の組み合わせを用いて実装又は実施され得る。プロセッサは、マイクロプロセッサであってもよいが、代替としてプロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、又はステートマシンであってもよい。プロセッサはまた、コンピューティングデバイスの組み合わせ（たとえば、ＤＳＰとマイクロプロセッサの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアと連携する１つ又は複数のマイクロプロセッサ、あるいは任意の他のこのような構成）として実装されてもよい。
【0064】
本明細書に開示の態様は、ハードウェアにおいて具現化されてもよく、ハードウェア内に記憶され、たとえば、ランダムアクセスメモリ（Random Access Memory、ＲＡＭ）、フラッシュメモリ、読み取り専用メモリ（Read Only Memory、ＲＯＭ）、電気的にプログラム可能なＲＯＭ（Electrically Programmable ROM、ＥＰＲＯＭ）、電気的に消去可能なプログラマブルＲＯＭ（Electrically Erasable Programmable ROM、ＥＥＰＲＯＭ）、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ－ＲＯＭ、又は当技術分野において知られている任意の他の形態のコンピュータ可読媒体の中に常駐し得る命令において具現化されてもよい。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取ること及び記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替として、記憶媒体はプロセッサとであってもよい。プロセッサ及び記憶媒体は、ＡＳＩＣの中に常駐し得る。ＡＳＩＣは、リモート局の中に常駐し得る。代替として、プロセッサ及び記憶媒体は、ディスクリート構成要素として、リモート局、基地局、又はサーバの中に常駐し得る。
【0065】
本明細書に開示の例示的な態様のうちのいずれかで説明されている動作ステップは、例及び論述を提供するために記載されていることにも留意されたい。説明されている動作は、図示のシーケンス以外の多数の異なるシーケンスで実施され得る。さらに、単一の動作ステップで説明されている動作は、実際にはいくつかの異なるステップで実施され得る。加えて、例示的な態様において論述されている１つ又は複数の動作ステップは組み合わされてもよい。当業者には容易に明らかになるように、フローチャート図に示されている動作ステップには多数の異なる修正がなされる場合があることを理解されたい。当業者であれば、様々な異なる技術及び技法のうちのいずれかを使用して情報及び信号が表され得ることも理解するであろう。たとえば、上記の説明全体にわたって言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁場若しくは磁性粒子、光場若しくは光学粒子、又はそれらの任意の組み合わせによって表されてもよい。
【0066】
本開示の上記の説明は、本開示をあらゆる当業者が作製又は使用することを可能にするために提供されている。本開示に対する様々な修正は当業者には容易に明らかになり、本明細書で定義されている一般原理は他の例に適用され得る。したがって、本開示は、本明細書に説明の例及び設計に限定することを意図するものでなく、本明細書に開示の原理及び新規の特徴と一致する最も広い範囲を与えられるべきである。
【0067】
以下の番号付きの条項において、実装例について説明する。
【0068】
条項１．
第１の金属化層であって、
第１の絶縁層と、
第１の絶縁層内に埋め込まれた１つ又は複数の第１の金属トレースを備える第１の金属層と、を備える第１の金属化層と、
第１の金属化層に垂直方向に結合された第２の金属化層であって、
第２の絶縁層と、
第２の絶縁層内に埋め込まれた１つ又は複数の第２の金属トレースを備える第２の金属層と、を備える第２の金属化層と、
各々が第１の絶縁層及び第２の絶縁層に配置された１つ又は複数の垂直相互接続アクセス（ビア）であって、各々が１つ又は複数の第１の金属トレースのうちの１つの第１の金属トレース及び１つ又は複数の第２の金属トレースのうちの１つの第２の金属トレースに結合されている、１つ又は複数のビアと、を備える、
両面埋め込みトレース基板（ＥＴＳ）を備える、
パッケージ基板を備える、
集積回路（ＩＣ）パッケージ。
第１の金属化層であって、
第１の絶縁層と、
第１の絶縁層内に埋め込まれた１つ又は複数の第１の金属トレースを備える第１の金属層と、を備える第１の金属化層と、
第１の金属化層に垂直方向に結合された第２の金属化層であって、
第２の絶縁層と、
第２の絶縁層内に埋め込まれた１つ又は複数の第２の金属トレースを備える第２の金属層と、を備える第２の金属化層と、
各々が第１の絶縁層及び第２の絶縁層に配置された１つ又は複数の垂直相互接続アクセス（ビア）であって、各々が１つ又は複数の第１の金属トレースのうちの１つの第１の金属トレース及び１つ又は複数の第２の金属トレースのうちの１つの第２の金属トレースに結合されている、１つ又は複数のビアと、を備える、
両面埋め込みトレース基板（ＥＴＳ）を備える、
パッケージ基板を備える、
集積回路（ＩＣ）パッケージ。
【0069】
条項２．第１の絶縁層が、第２の絶縁層に垂直方向に結合されている、条項１に記載のＩＣパッケージ。
【0070】
条項３．
第１の金属化層が、第１の外側金属化層を備え、１つ又は複数の第１の金属トレースが各々、１つ又は複数の第１の外部相互接続部に結合されるように構成されており、
第２の金属化層が、第２の外側金属化層を備え、１つ又は複数の第２の金属トレースが各々、１つ又は複数の第２の外部相互接続部に結合されるように構成されている、
条項１又は２に記載のＩＣパッケージ。
第１の金属化層が、第１の外側金属化層を備え、１つ又は複数の第１の金属トレースが各々、１つ又は複数の第１の外部相互接続部に結合されるように構成されており、
第２の金属化層が、第２の外側金属化層を備え、１つ又は複数の第２の金属トレースが各々、１つ又は複数の第２の外部相互接続部に結合されるように構成されている、
条項１又は２に記載のＩＣパッケージ。
【0071】
条項４．
１つ又は複数の第１の外部相互接続部を備える１つ又は複数の第１のダイ相互接続部を備える第１のダイであって、１つ又は複数の第１のダイ相互接続部の各々が、第１の金属化層の第１の金属層内の１つ又は複数の第１の金属トレースのうちの１つの第１の金属トレースに結合されている、第１のダイをさらに備え、
１つ又は複数の第２の外部相互接続部が各々、第２の金属化層の１つの第２の金属層内の１つ又は複数の第２の金属トレースのうちの１つの第２の金属トレースに結合されている、
条項３に記載のＩＣパッケージ。
１つ又は複数の第１の外部相互接続部を備える１つ又は複数の第１のダイ相互接続部を備える第１のダイであって、１つ又は複数の第１のダイ相互接続部の各々が、第１の金属化層の第１の金属層内の１つ又は複数の第１の金属トレースのうちの１つの第１の金属トレースに結合されている、第１のダイをさらに備え、
１つ又は複数の第２の外部相互接続部が各々、第２の金属化層の１つの第２の金属層内の１つ又は複数の第２の金属トレースのうちの１つの第２の金属トレースに結合されている、
条項３に記載のＩＣパッケージ。
【0072】
条項５．
両面ＥＴＳに結合された第１のダイをさらに備え、
第１のダイが、各々がパッケージ基板の第１の金属化層の第１の金属層内の１つ又は複数の第１の金属トレースのうちの１つの第１の金属トレースに結合された１つ又は複数の第１のダイ相互接続部を備える、
条項１から４のいずれかに記載のＩＣパッケージ。
両面ＥＴＳに結合された第１のダイをさらに備え、
第１のダイが、各々がパッケージ基板の第１の金属化層の第１の金属層内の１つ又は複数の第１の金属トレースのうちの１つの第１の金属トレースに結合された１つ又は複数の第１のダイ相互接続部を備える、
条項１から４のいずれかに記載のＩＣパッケージ。
【0073】
条項６．
パッケージ基板が、第２の基板をさらに備え、
両面ＥＴＳが、インターポーザ基板を備え、
前記ＩＣパッケージが、
第２の基板に結合された第１のダイを備える第１のダイパッケージをさらに備え、
第１のダイパッケージが、インターポーザ基板と第２の基板との間に配置されており、
第１のダイが、各々がインターポーザ基板の第２の金属化層内の１つ又は複数の第２の金属トレースのうちの１つの第２の金属トレースを、第２の基板に結合する１つ又は複数の第１の垂直相互接続部を備える、
条項１から４のいずれかに記載のＩＣパッケージ。
パッケージ基板が、第２の基板をさらに備え、
両面ＥＴＳが、インターポーザ基板を備え、
前記ＩＣパッケージが、
第２の基板に結合された第１のダイを備える第１のダイパッケージをさらに備え、
第１のダイパッケージが、インターポーザ基板と第２の基板との間に配置されており、
第１のダイが、各々がインターポーザ基板の第２の金属化層内の１つ又は複数の第２の金属トレースのうちの１つの第２の金属トレースを、第２の基板に結合する１つ又は複数の第１の垂直相互接続部を備える、
条項１から４のいずれかに記載のＩＣパッケージ。
【0074】
条項７．第２のダイを備える第２のダイパッケージをさらに備え、
インターポーザ基板が、第２のダイパッケージと第１のダイパッケージとの間に垂直方向に配置されており、
第２のダイが、各々がインターポーザ基板の第１の金属化層の第１の金属層内の１つ又は複数の第１の金属トレースのうちの１つの第１の金属トレースに結合された１つ又は複数の第２のダイ相互接続部を備える、
条項６に記載のＩＣパッケージ。
インターポーザ基板が、第２のダイパッケージと第１のダイパッケージとの間に垂直方向に配置されており、
第２のダイが、各々がインターポーザ基板の第１の金属化層の第１の金属層内の１つ又は複数の第１の金属トレースのうちの１つの第１の金属トレースに結合された１つ又は複数の第２のダイ相互接続部を備える、
条項６に記載のＩＣパッケージ。
【0075】
条項８．パッケージ基板が、
第３の金属化層であって、
第３の絶縁層と、
第３の絶縁層内に埋め込まれた１つ又は複数の第３の金属トレースを備える第３の金属層であって、両面ＥＴＳの第２の金属化層の第２の金属層に隣接する、第３の金属層と、を備える第３の金属化層と、
第３の金属化層に垂直方向に結合された第４の金属化層であって、
第４の絶縁層と、
第４の絶縁層内に埋め込まれた１つ又は複数の第４の金属トレースを備える第４の金属層と、を備える第４の金属化層と、
各々が第３の絶縁層及び第４の絶縁層内に配置された１つ又は複数の第２のビアであって、各々が１つ又は複数の第３の金属トレースのうちの１つの第３の金属トレース及び１つ又は複数の第４の金属トレースのうちの１つの第４の金属トレースに結合されている、１つ又は複数の第２のビアと、を備える、
第２の両面ＥＴＳをさらに備える、
条項１から４のいずれかに記載のＩＣパッケージ。
第３の金属化層であって、
第３の絶縁層と、
第３の絶縁層内に埋め込まれた１つ又は複数の第３の金属トレースを備える第３の金属層であって、両面ＥＴＳの第２の金属化層の第２の金属層に隣接する、第３の金属層と、を備える第３の金属化層と、
第３の金属化層に垂直方向に結合された第４の金属化層であって、
第４の絶縁層と、
第４の絶縁層内に埋め込まれた１つ又は複数の第４の金属トレースを備える第４の金属層と、を備える第４の金属化層と、
各々が第３の絶縁層及び第４の絶縁層内に配置された１つ又は複数の第２のビアであって、各々が１つ又は複数の第３の金属トレースのうちの１つの第３の金属トレース及び１つ又は複数の第４の金属トレースのうちの１つの第４の金属トレースに結合されている、１つ又は複数の第２のビアと、を備える、
第２の両面ＥＴＳをさらに備える、
条項１から４のいずれかに記載のＩＣパッケージ。
【0076】
条項９．各々が第２の金属化層内の１つ又は複数の第２の金属トレースのうちの１つの第２の金属トレース及び第３の金属化層内の１つ又は複数の第３の金属トレースのうちの１つの第３の金属トレースに結合された１つ又は複数の第３のビアをさらに備える、条項８に記載のＩＣパッケージ。
【0077】
条項１０．各々が両面ＥＴＳ及び第２の両面ＥＴＳを通って延び、第１、第２、第３、及び第４の金属化層を互いに結合する１つ又は複数の第３のビアをさらに備える、条項８に記載のＩＣパッケージ。
【0078】
条項１１．両面ＥＴＳと第２の両面ＥＴＳとの間に垂直方向に配置されたコア基板をさらに備える、条項８から１０のいずれかに記載のＩＣパッケージ。
【0079】
条項１２．パッケージ基板が、
両面ＥＴＳに結合された積層基板であって、
第３の絶縁層と、
第３の絶縁層に結合された第３の金属層であって、１つ又は複数の第３の金属相互接続部を備える、第３の金属層と、
各々が第３の絶縁層内に配置された１つ又は複数の第２のビアであって、各々が１つ又は複数の第３の金属相互接続部のうちの１つの第３の金属相互接続部に結合されている、１つ又は複数の第２のビアと、を備える積層基板をさらに備え、
１つ又は複数の第２のビアの各々が、両面ＥＴＳの第２の金属化層の第２の金属層内の１つ又は複数の第２の金属トレースのうちの１つの第２の金属トレースに結合されている、
条項１から５及び条項８から１１のいずれかに記載のＩＣパッケージ。
両面ＥＴＳに結合された積層基板であって、
第３の絶縁層と、
第３の絶縁層に結合された第３の金属層であって、１つ又は複数の第３の金属相互接続部を備える、第３の金属層と、
各々が第３の絶縁層内に配置された１つ又は複数の第２のビアであって、各々が１つ又は複数の第３の金属相互接続部のうちの１つの第３の金属相互接続部に結合されている、１つ又は複数の第２のビアと、を備える積層基板をさらに備え、
１つ又は複数の第２のビアの各々が、両面ＥＴＳの第２の金属化層の第２の金属層内の１つ又は複数の第２の金属トレースのうちの１つの第２の金属トレースに結合されている、
条項１から５及び条項８から１１のいずれかに記載のＩＣパッケージ。
【0080】
条項１３．パッケージ基板が、
両側ＥＴＳに垂直方向に隣接する第２の基板をさらに備え、第２の基板が、
第３の金属化層であって、
第３の絶縁層と、
第３の絶縁層内に埋め込まれた１つ又は複数の第３の金属トレースを備える第３の金属層と、を備える第３の金属化層をさらに備え、
第１の金属化層の第１の金属層内の１つ又は複数の第１の金属トレースのうちの少なくとも１つの第１の金属トレースが、第３の金属化層の第３の金属層内の１つ又は複数の第３の金属トレースのうちの少なくとも１つの第３の金属トレースに結合されている、
条項１から５のいずれかに記載のＩＣパッケージ。
両側ＥＴＳに垂直方向に隣接する第２の基板をさらに備え、第２の基板が、
第３の金属化層であって、
第３の絶縁層と、
第３の絶縁層内に埋め込まれた１つ又は複数の第３の金属トレースを備える第３の金属層と、を備える第３の金属化層をさらに備え、
第１の金属化層の第１の金属層内の１つ又は複数の第１の金属トレースのうちの少なくとも１つの第１の金属トレースが、第３の金属化層の第３の金属層内の１つ又は複数の第３の金属トレースのうちの少なくとも１つの第３の金属トレースに結合されている、
条項１から５のいずれかに記載のＩＣパッケージ。
【0081】
条項１４．パッケージ基板が、
第３の基板であって、
第４の絶縁層と、
第４の絶縁層内に埋め込まれた１つ又は複数の第４の金属トレースを備える第４の金属層と、を備える第４の金属化層を備える、第３の基板と、
両面ＥＴＳの第１の金属化層が、第２の基板に隣接し、両面ＥＴＳの第２の金属化層が、第３の基板に隣接するように、第２の基板と第３の基板との間に垂直方向に配置された両面ＥＴＳと、をさらに備え、
第２の金属化層の第２の金属層内の１つ又は複数の第２の金属トレースのうちの少なくとも１つの第２の金属トレースが、第４の金属化層の第４の金属層内の１つ又は複数の第４の金属トレースのうちの少なくとも１つの第４の金属トレースに結合されている、
条項１３に記載のＩＣパッケージ。
第３の基板であって、
第４の絶縁層と、
第４の絶縁層内に埋め込まれた１つ又は複数の第４の金属トレースを備える第４の金属層と、を備える第４の金属化層を備える、第３の基板と、
両面ＥＴＳの第１の金属化層が、第２の基板に隣接し、両面ＥＴＳの第２の金属化層が、第３の基板に隣接するように、第２の基板と第３の基板との間に垂直方向に配置された両面ＥＴＳと、をさらに備え、
第２の金属化層の第２の金属層内の１つ又は複数の第２の金属トレースのうちの少なくとも１つの第２の金属トレースが、第４の金属化層の第４の金属層内の１つ又は複数の第４の金属トレースのうちの少なくとも１つの第４の金属トレースに結合されている、
条項１３に記載のＩＣパッケージ。
【0082】
条項１５．セットトップボックス、エンターテイメントユニット、ナビゲーションデバイス、通信デバイス、固定ロケーションデータユニット、モバイルロケーションデータユニット、全地球測位システム（ＧＰＳ）デバイス、モバイルフォン、セルラーフォン、スマートフォン、セッション開始プロトコル（ＳＩＰ）フォン、タブレット、ファブレット、サーバ、コンピュータ、ポータブルコンピュータ、モバイルコンピューティングデバイス、ウェアラブルコンピューティングデバイス、デスクトップコンピュータ、携帯情報端末（ＰＤＡ）、モニタ、コンピュータモニタ、テレビ、チューナ、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、デジタルビデオプレーヤ、ビデオプレーヤ、デジタルビデオディスク（ＤＶＤ）プレーヤ、ポータブルデジタルビデオプレーヤ、自動車、車両部品、アビオニクスシステム、ドローン、及びマルチコプタからなる群から選択されるデバイスに一体化されている、条項１から１４のいずれかに記載のＩＣパッケージ。
【0083】
条項１６．
第１の金属化層を形成することであって、
第１の絶縁層を形成することと、
１つ又は複数の第１の金属トレースを第１の絶縁層内に埋め込むことであって、１つ又は複数の第１の金属トレースが第１の金属層を形成する、ことと、を含む、第１の金属化層を形成することと、
第２の金属化層を形成することであって、
第２の絶縁層を形成することと、
１つ又は複数の第２の金属トレースを第２の絶縁層内に埋め込むことであって、１つ又は複数の第２の金属トレースが第２の金属層を形成する、ことと、を含む、第２の金属化層を形成することと、
第２の金属化層を第１の金属化層に垂直方向に結合することと、
第１の金属トレースを第２の金属トレースに結合するために、１つ又は複数の第１の金属トレースのうちの１つの第１の金属トレースと、第１の絶縁層と、第２の絶縁層と、１つ又は複数の第２の金属トレースのうちの１つの第２の金属トレースとを通して、垂直方向に各々１つ又は複数の垂直相互接続アクセス（ビア）を形成することとを含む、
両面埋め込みトレース基板（ＥＴＳ）を形成することを含む、集積回路（ＩＣ）パッケージ用のパッケージ基板を製造する方法。
第１の金属化層を形成することであって、
第１の絶縁層を形成することと、
１つ又は複数の第１の金属トレースを第１の絶縁層内に埋め込むことであって、１つ又は複数の第１の金属トレースが第１の金属層を形成する、ことと、を含む、第１の金属化層を形成することと、
第２の金属化層を形成することであって、
第２の絶縁層を形成することと、
１つ又は複数の第２の金属トレースを第２の絶縁層内に埋め込むことであって、１つ又は複数の第２の金属トレースが第２の金属層を形成する、ことと、を含む、第２の金属化層を形成することと、
第２の金属化層を第１の金属化層に垂直方向に結合することと、
第１の金属トレースを第２の金属トレースに結合するために、１つ又は複数の第１の金属トレースのうちの１つの第１の金属トレースと、第１の絶縁層と、第２の絶縁層と、１つ又は複数の第２の金属トレースのうちの１つの第２の金属トレースとを通して、垂直方向に各々１つ又は複数の垂直相互接続アクセス（ビア）を形成することとを含む、
両面埋め込みトレース基板（ＥＴＳ）を形成することを含む、集積回路（ＩＣ）パッケージ用のパッケージ基板を製造する方法。
【0084】
条項１７.第２の金属化層を第１の金属化層に垂直方向に結合することが、第１の絶縁層を第２の絶縁層に垂直方向に結合することを含む、条項１６に記載の方法。
【0085】
条項１８．
１つ又は複数の第１のダイ相互接続部を備える第１のダイを設けることと、
第１の金属化層の第１の金属層内の１つ又は複数の第１の金属トレースのうちの１つの第１の金属トレースに結合された１つ又は複数の第１のダイ相互接続部の各々を結合することと、
をさらに含む、条項１６から１７のいずれかに記載の方法。
１つ又は複数の第１のダイ相互接続部を備える第１のダイを設けることと、
第１の金属化層の第１の金属層内の１つ又は複数の第１の金属トレースのうちの１つの第１の金属トレースに結合された１つ又は複数の第１のダイ相互接続部の各々を結合することと、
をさらに含む、条項１６から１７のいずれかに記載の方法。
【0086】
条項１９．１つ又は複数の第２の外部相互接続部のうちの１つの第２の外部相互接続部を、第２の金属化層の第２の金属層内の１つ又は複数の第２の金属トレースのうちの各第２の金属トレースに結合することをさらに含む、条項１６から１８のいずれかに記載の方法。
【0087】
条項２０．
第２の基板を設けることと、
両面ＥＴＳと第２の基板との間に第１のダイパッケージを配置することであって、第１のダイパッケージが、第１のダイ及び１つ又は複数の第１の垂直相互接続部を備える、ことと、
第１のダイを第２の基板に結合することと、
第２の金属化層内の１つ又は複数の第２の金属トレースのうちの１つの第２の金属トレースへの１つ又は複数の第１の垂直相互接続部のうちの各第１の垂直相互接続部を、第２の基板に結合することと、
をさらに含む、条項１６から１８のいずれかに記載の方法。
第２の基板を設けることと、
両面ＥＴＳと第２の基板との間に第１のダイパッケージを配置することであって、第１のダイパッケージが、第１のダイ及び１つ又は複数の第１の垂直相互接続部を備える、ことと、
第１のダイを第２の基板に結合することと、
第２の金属化層内の１つ又は複数の第２の金属トレースのうちの１つの第２の金属トレースへの１つ又は複数の第１の垂直相互接続部のうちの各第１の垂直相互接続部を、第２の基板に結合することと、
をさらに含む、条項１６から１８のいずれかに記載の方法。
【0088】
条項２１．
１つ又は複数の第２のダイ相互接続部を備える第２のダイを備える第２のダイパッケージを設けることと、
第２のダイパッケージと第１のダイパッケージとの間に垂直方向に両面ＥＴＳを配置することと、
各々が両面ＥＴＳの第１の金属化層の第１の金属層内の１つ又は複数の第１の金属トレースのうちの１つの第１の金属トレースに結合された１つ又は複数の第２のダイ相互接続部のうちの各第２のダイ相互接続部を結合することと、
をさらに含む、条項２０に記載の方法。
１つ又は複数の第２のダイ相互接続部を備える第２のダイを備える第２のダイパッケージを設けることと、
第２のダイパッケージと第１のダイパッケージとの間に垂直方向に両面ＥＴＳを配置することと、
各々が両面ＥＴＳの第１の金属化層の第１の金属層内の１つ又は複数の第１の金属トレースのうちの１つの第１の金属トレースに結合された１つ又は複数の第２のダイ相互接続部のうちの各第２のダイ相互接続部を結合することと、
をさらに含む、条項２０に記載の方法。
【0089】
条項２２．
第１の金属化層を形成することが、
第１のキャリア上に第１の導電性金属層を形成することと、
第１の導電性金属層上に第１のフォトレジスト層を形成することと、
第１のフォトレジスト層内に複数の第１の開口部を形成することと、
１つ又は複数の第１の金属トレースを形成するために、複数の第１の開口部内に第１の金属材料を配置することと、をさらに含み、
第２の金属化層を形成することが、
第２のキャリア上に第２の導電性金属層を形成することと、
第２の導電性金属層上に第２のフォトレジスト層を形成することと、
第２のフォトレジスト層内に複数の第２の開口部を形成することと、
１つ又は複数の第２の金属トレースを形成するために、複数の第２の開口部内に第２の金属材料を配置することと、をさらに含む、
条項１６から２１のいずれかに記載の方法。
第１の金属化層を形成することが、
第１のキャリア上に第１の導電性金属層を形成することと、
第１の導電性金属層上に第１のフォトレジスト層を形成することと、
第１のフォトレジスト層内に複数の第１の開口部を形成することと、
１つ又は複数の第１の金属トレースを形成するために、複数の第１の開口部内に第１の金属材料を配置することと、をさらに含み、
第２の金属化層を形成することが、
第２のキャリア上に第２の導電性金属層を形成することと、
第２の導電性金属層上に第２のフォトレジスト層を形成することと、
第２のフォトレジスト層内に複数の第２の開口部を形成することと、
１つ又は複数の第２の金属トレースを形成するために、複数の第２の開口部内に第２の金属材料を配置することと、をさらに含む、
条項１６から２１のいずれかに記載の方法。
【0090】
条項２３．
第１の絶縁層を形成することが、１つ又は複数の第１の金属トレース上に第１の誘電体材料を積層することを含み、
第２の絶縁層を形成することが、１つ又は複数の第２の金属トレース上に第２の誘電体材料を積層することを含む、
条項２２に記載の方法。
第１の絶縁層を形成することが、１つ又は複数の第１の金属トレース上に第１の誘電体材料を積層することを含み、
第２の絶縁層を形成することが、１つ又は複数の第２の金属トレース上に第２の誘電体材料を積層することを含む、
条項２２に記載の方法。
【0091】
条項２４．
第１の導電性金属層から第１のキャリアを取り外すことと、
第２の導電性金属層から第２のキャリアを取り外すことと、
をさらに含む、条項２３に記載の方法。
第１の導電性金属層から第１のキャリアを取り外すことと、
第２の導電性金属層から第２のキャリアを取り外すことと、
をさらに含む、条項２３に記載の方法。
【0092】
条項２５．１つ又は複数のビアを形成することが、
１つ又は複数の第１の金属トレースのうちの１つの第１の金属トレースと、垂直方向に第１の金属トレースと少なくとも部分的に垂直に整列された１つ又は複数の第２の金属トレースのうちの１つの第２の金属トレースとを通して、垂直方向に各々１つ又は複数の開口部を形成することと、
１つ又は複数のビアを形成するために１つ又は複数の開口部内に金属材料を配置することであって、１つ又は複数のビアのうちの各ビアが、１つ又は複数の第１の金属トレースのうちの１つの第１の金属トレースを、１つ又は複数の第２の金属トレースのうちの１つの第２の金属トレースに結合する、ことと、
を含む、条項２４に記載の方法。
１つ又は複数の第１の金属トレースのうちの１つの第１の金属トレースと、垂直方向に第１の金属トレースと少なくとも部分的に垂直に整列された１つ又は複数の第２の金属トレースのうちの１つの第２の金属トレースとを通して、垂直方向に各々１つ又は複数の開口部を形成することと、
１つ又は複数のビアを形成するために１つ又は複数の開口部内に金属材料を配置することであって、１つ又は複数のビアのうちの各ビアが、１つ又は複数の第１の金属トレースのうちの１つの第１の金属トレースを、１つ又は複数の第２の金属トレースのうちの１つの第２の金属トレースに結合する、ことと、
を含む、条項２４に記載の方法。
【0093】
条項２６．
第１の金属化層から第１の導電性金属層を除去することと、
第２の金属化層から第２の導電性金属層を除去することと、
をさらに含む、条項２４から２５のいずれかに記載の方法。
第１の金属化層から第１の導電性金属層を除去することと、
第２の金属化層から第２の導電性金属層を除去することと、
をさらに含む、条項２４から２５のいずれかに記載の方法。
【0094】
条項２７．１つ又は複数のビアを形成することが、
１つ又は複数の第１の金属トレースのうちの１つの第１の金属トレースと、垂直方向に第１の金属トレースと少なくとも部分的に垂直に整列された１つ又は複数の第２の金属トレースのうちの１つの第２の金属トレースとを通して、垂直方向に各々１つ又は複数の開口部を形成することと、
１つ又は複数のビアを形成するために１つ又は複数の開口部内に金属材料を配置することであって、１つ又は複数のビアのうちの各ビアが、１つ又は複数の第１の金属トレースのうちの第１の金属トレースを、１つ又は複数の第２の金属トレースのうちの１つの第２の金属トレースに結合する、ことと、
を含む、条項１６に記載の方法。
１つ又は複数の第１の金属トレースのうちの１つの第１の金属トレースと、垂直方向に第１の金属トレースと少なくとも部分的に垂直に整列された１つ又は複数の第２の金属トレースのうちの１つの第２の金属トレースとを通して、垂直方向に各々１つ又は複数の開口部を形成することと、
１つ又は複数のビアを形成するために１つ又は複数の開口部内に金属材料を配置することであって、１つ又は複数のビアのうちの各ビアが、１つ又は複数の第１の金属トレースのうちの第１の金属トレースを、１つ又は複数の第２の金属トレースのうちの１つの第２の金属トレースに結合する、ことと、
を含む、条項１６に記載の方法。
【0095】
条項２８．１つ又は複数の開口部を形成することが、１つ又は複数の第１の金属トレースのうちの１つの第１の金属トレースと、垂直方向に第１の金属トレースと少なくとも部分的に垂直に整列された１つ又は複数の第２の金属トレースのうちの１つの第２の金属トレースとを通して、垂直方向に１つ又は複数の開口部を穿孔することを含む、条項２７に記載の方法。
【0096】
条項２９．１つ又は複数の開口部を穿孔することが、１つ又は複数の第１の金属トレースのうちの１つの第１の金属トレースと、垂直方向に第１の金属トレースと少なくとも部分的に垂直に整列された１つ又は複数の第２の金属トレースのうちの１つの第２の金属トレースとを通して、垂直方向に１つ又は複数の開口部をレーザ穿孔することを含む、条項２８に記載の方法。
【0097】
条項３０．
第１の金属化層上に第１のはんだレジスト層を形成することと、
第２の金属化層上に第２のはんだレジスト層を形成することと、
をさらに含む、条項１６から２９のいずれかに記載の方法。
第１の金属化層上に第１のはんだレジスト層を形成することと、
第２の金属化層上に第２のはんだレジスト層を形成することと、
をさらに含む、条項１６から２９のいずれかに記載の方法。
【0098】
条項３１．
１つ又は複数の第１の金属トレースを露出させるために、第１のはんだレジスト層内に１つ又は複数の第１の開口部を形成することと、
１つ又は複数の第２の金属トレースを露出させるために、第２のはんだレジスト層内に１つ又は複数の第２の開口部を形成することと、
をさらに含む、条項３０に記載の方法。
１つ又は複数の第１の金属トレースを露出させるために、第１のはんだレジスト層内に１つ又は複数の第１の開口部を形成することと、
１つ又は複数の第２の金属トレースを露出させるために、第２のはんだレジスト層内に１つ又は複数の第２の開口部を形成することと、
をさらに含む、条項３０に記載の方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10A】
【図10B】
【図10C】
【図10D】
【図11A】
【図11B】
【図11C】
【図12A】
【図12B】
【図12C】
【図12D】
【図12E】
【図13】
【図14】
【国際調査報告】