特表 2024-541485 欠陥のないチャネルを有する積層ナノシート・トランジスタ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-11-08

(54)【発明の名称】欠陥のないチャネルを有する積層ナノシート・トランジスタ

(51)【国際特許分類】

   H01L 21/336 20060101AFI20241031BHJP

   H01L 21/8238 20060101ALI20241031BHJP

【ＦＩ】

H01L29/78 301Z

H01L29/78 301H

H01L29/78 301G

H01L29/78 301P

H01L27/092 C

H01L27/092 D

H01L27/092 G

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2024531089

(86)(22)【出願日】2022-11-28

(85)【翻訳文提出日】2024-05-23

(86)【国際出願番号】 CN2022134540

(87)【国際公開番号】W WO2023098600

(87)【国際公開日】2023-06-08

(31)【優先権主張番号】17/540,315

(32)【優先日】2021-12-02

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】390009531

【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション

【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ

【住所又は居所原語表記】Ｎｅｗ Ｏｒｃｈａｒｄ Ｒｏａｄ， Ａｒｍｏｎｋ， Ｎｅｗ Ｙｏｒｋ １０５０４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ

(74)【代理人】

【識別番号】100112690

【弁理士】

【氏名又は名称】太佐 種一

(74)【代理人】

【識別番号】100120710

【弁理士】

【氏名又は名称】片岡 忠彦

(72)【発明者】

【氏名】ユ、ラン

(72)【発明者】

【氏名】チョン、カングオ

(72)【発明者】

【氏名】ウー、ヘン

(72)【発明者】

【氏名】チャン、チェン

【テーマコード（参考）】

5F048

5F140

【Ｆターム（参考）】

5F048AA01

5F048AC03

5F048BA01

5F048BA14

5F048BA15

5F048BB09

5F048BB11

5F048BB14

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5F140BG12

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5F140BJ06

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5F140CC02

5F140CC03

5F140CC09

5F140CC11

5F140CC12

5F140CC13

(57)【要約】

本発明の実施形態は、欠陥のないチャネルを有するナノシート・デバイスのための方法および結果として得られる構造を対象とする。本発明の非限定的な実施形態では、ナノシート・スタックが基板の上に形成される。ナノシート・スタックは、交互に配置された第１の犠牲層と第２の犠牲層とを含む。第１の犠牲層のうちの１つの層は、残りの第１の犠牲層よりも大きい厚さを有する。第１の犠牲層が除去され、第２の犠牲層の表面上に半導体層が形成される。半導体層は、第１の組の半導体層および第２の組の半導体層を含む。第２の犠牲層が除去され、第１の組の半導体層と第２の組の半導体層との間に分離誘電体が形成される。

【特許請求の範囲】

【請求項1】

半導体デバイスを形成するための方法であって、
基板の上にナノシート・スタックを形成することであって、前記ナノシート・スタックが、交互に配置された第１の犠牲層と第２の犠牲層とを含み、前記第１の犠牲層のうちの１つの層が残りの第１の犠牲層よりも大きい厚さを有する、前記ナノシート・スタックを形成することと、
前記第１の犠牲層を除去することと、
前記第２の犠牲層の表面上に半導体層を形成することであって、前記半導体層が第１の組の半導体層および第２の組の半導体層を含む、前記半導体層を形成することと、
前記第２の犠牲層を除去することと、
前記第１の組の半導体層と前記第２の組の半導体層との間に分離誘電体を形成することと
を含む、方法。

【請求項2】

前記第１の犠牲層がシリコンを含み、前記第２の犠牲層がシリコン・ゲルマニウムを含む、請求項１に記載の方法。

【請求項3】

前記より大きい厚さを有する前記１つの層が、前記第１の犠牲層の最中央層を含む、請求項１に記載の方法。

【請求項4】

前記第２の犠牲層の最大厚さが、欠陥の臨界厚さを下回る、請求項１に記載の方法。

【請求項5】

前記半導体層が、前記第２の犠牲層の露出表面からエピタキシャル成長される、請求項４に記載の方法。

【請求項6】

前記半導体層の露出表面上に誘電体層を形成することをさらに含む、請求項１に記載の方法。

【請求項7】

前記第１の組の半導体層の側壁上に第１のソースおよびドレイン領域を形成し、前記第２の組の半導体層の側壁上に第２のソースおよびドレイン領域を形成することをさらに含む、請求項１に記載の方法。

【請求項8】

前記第１のソースおよびドレイン領域が第１のドーパント型を含み、前記第２のソースおよびドレイン領域が第２のドーパント型を含む、請求項７に記載の方法。

【請求項9】

前記第１のソースおよびドレイン領域がｐ型ドーパントを含み、前記第２のソースおよびドレイン領域がｎ型ドーパントを含む、請求項８に記載の方法。

【請求項10】

前記第１のソースおよびドレイン領域の上に第１の誘電体ライナを形成し、前記第２のソースおよびドレイン領域の上に第２の誘電体ライナを形成することをさらに含む、請求項７に記載の方法。

【請求項11】

前記第２の誘電体ライナが、前記第１の誘電体ライナの上面上にある、請求項１０に記載の方法。

【請求項12】

前記第１のソースおよびドレイン領域の側壁上に下部ソースおよびドレイン・コンタクトを形成することをさらに含む、請求項１０に記載の方法。

【請求項13】

前記第２のソースおよびドレイン領域の上面上に上部ソースおよびドレイン・コンタクトを形成することをさらに含む、請求項１２に記載の方法。

【請求項14】

前記半導体層のチャネル領域の上にゲートを形成することをさらに含む、請求項１に記載の方法。

【請求項15】

前記ゲートが第１の部分および第２の部分を含み、前記第１の部分がｐ型ゲート・スタックを含み、前記第２の部分がｎ型ゲート・スタックを含む、請求項１４に記載の方法。

【請求項16】

基板の上のナノシート・スタックであって、第１の組の半導体層および第２の組の半導体層を含む、前記ナノシート・スタックと、
前記第１の組の半導体層と前記第２の組の半導体層との間の分離誘電体と、
前記第１の組の半導体層の側壁上の第１のソースおよびドレイン領域ならびに前記第２の組の半導体層の側壁上の第２のソースおよびドレイン領域であって、前記第１のソースおよびドレイン領域が第１のドーパント型を含み、前記第２のソースおよびドレイン領域が第２のドーパント型を含む、前記第１のソースおよびドレイン領域ならびに前記第２のソースおよびドレイン領域と、
前記第１のソースおよびドレイン領域の側壁上の下部ソースおよびドレイン・コンタクトと、
前記第２のソースおよびドレイン領域の上面上の上部ソースおよびドレイン・コンタクトと
を備える、半導体デバイス。

【請求項17】

前記第１のソースおよびドレイン領域がｐ型ドーパントを含み、前記第２のソースおよびドレイン領域がｎ型ドーパントを含む、請求項１６に記載の半導体デバイス。

【請求項18】

ゲートをさらに備え、前記ゲートの第１の部分が、前記第１の組の半導体層のチャネル領域の上に形成され、前記ゲートの第２の部分が、前記第２の組の半導体層のチャネル領域の上に形成される、請求項１６に記載の半導体デバイス。

【請求項19】

前記分離誘電体が、前記第１の組の半導体層および前記第２の組の半導体層を囲むが物理的に分離される誘電体シェルを備える、請求項１６に記載の半導体デバイス。

【請求項20】

前記第１のソースおよびドレイン領域と前記第２のソースおよびドレイン領域との間に誘電体ライナをさらに備える、請求項１６に記載の半導体デバイス。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、一般に、半導体デバイスの製造方法および結果として得られる構造に関し、より詳細には、欠陥のないチャネルを有するナノシート・トランジスタの改良された製造方法および結果として得られる構造に関する。

【背景技術】

【0002】

既知の金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）製造技術は、プレーナ型電界効果トランジスタ（ＦＥＴ）を構築するためのプロセス・フローを含む。プレーナ型ＦＥＴは、基板（シリコン・スラブとも呼ばれる）と、基板の上に形成されたゲートと、ゲートの両端に形成されたソースおよびドレイン領域と、ゲートの下の基板の表面付近のチャネル領域とを含む。チャネル領域は、ソース領域をドレイン領域に電気的に接続し、一方、ゲートがチャネルの電流を制御する。ゲート電圧は、ドレインからソースへの経路が開回路（「オフ」）であるか、または抵抗性経路（「オン」）であるかを制御する。

【0003】

近年、研究は、非平面トランジスタ・アーキテクチャの開発に向けられてきた。例えば、ナノシートＦＥＴは、横型デバイスよりも高いデバイス密度およびいくらか高い性能を提供する非プレーナ型アーキテクチャを含む。ナノシートＦＥＴでは、従来のプレーナ型ＦＥＴとは対照的に、チャネルは、積層され離間した複数のナノシートとして実装される。ゲート・スタックは、各ナノシートの全周囲を包み込み、したがって、チャネル領域をより完全に空乏化することができ、サブスレッショルド・スイング（ＳＳ）がより急峻になり、ドレイン誘起障壁低下（ＤＩＢＬ：ｄｒａｉｎ ｉｎｄｕｃｅｄ ｂａｒｒｉｅｒ ｌｏｗｅｒｉｎｇ）がより小さくなるため短チャネル効果が低減する。

【発明の概要】

【0004】

本発明の実施形態は、欠陥のないチャネルを有するナノシート・トランジスタを形成するための方法を対象とする。本方法の非限定的な例は、基板の上にナノシート・スタックを形成することを含む。ナノシート・スタックは、交互に配置された第１の犠牲層と第２の犠牲層とを含む。第１の犠牲層のうちの１つの層は、残りの第１の犠牲層よりも大きい厚さを有する。第１の犠牲層が除去され、第２の犠牲層の表面上に半導体層が形成される。半導体層は、第１の組の半導体層および第２の組の半導体層を含む。第２の犠牲層が除去され、第１の組の半導体層と第２の組の半導体層との間に分離誘電体が形成される。

【0005】

本発明の実施形態は、半導体構造体を対象とする。半導体構造体の非限定的な例は、基板の上のナノシート・スタックを含む。ナノシート・スタックは、第１の組の半導体層および第２の組の半導体層を含む。第１の組の半導体層と第２の組の半導体層との間に分離誘電体が配置される。第１のソースおよびドレイン領域が第１の組の半導体層の側壁上に形成され、第２のソースおよびドレイン領域が第２の組の半導体層の側壁に形成される。第１のソースおよびドレイン領域は第１のドーパント型を含み、第２のソースおよびドレイン領域は第２のドーパント型を含む。第１のソースおよびドレイン領域の側壁上に下部ソースおよびドレイン・コンタクトが形成され、第２のソースおよびドレイン領域の上面上に上部ソースおよびドレイン・コンタクトが形成される。

【0006】

追加の技術的特徴および利点は、本発明の技術によって実現される。本発明の実施形態および態様は、本明細書で詳細に説明され、特許請求される主題の一部とみなされる。より良い理解のために、詳細な説明および図面を参照されたい。

【0007】

本明細書に記載される排他的権利の詳細は、本明細書の最後の特許請求の範囲において特に指摘され、明確に請求される。本発明の実施形態の前述および他の特徴ならびに利点は、添付の図面と併せて以下の詳細な説明から明らかである。

【図面の簡単な説明】

【0008】

【図1】本発明の１つまたは複数の実施形態による最初の一連の処理作業後の上面参照図および参照図の線Ｘに沿った半導体構造体の断面図である。

【図2A】本発明の１つまたは複数の実施形態による参照図の線Ｘに沿った半導体構造体の断面図である。

【図2B】本発明の１つまたは複数の実施形態による参照図の線Ｙ１に沿った半導体構造体の断面図である。

【図3A】本発明の１つまたは複数の実施形態による参照図の線Ｘに沿った半導体構造体の断面図である。

【図3B】本発明の１つまたは複数の実施形態による参照図の線Ｙ１に沿った半導体構造体の断面図である。

【図4A】本発明の１つまたは複数の実施形態による参照図の線Ｘに沿った半導体構造体の断面図である。

【図4B】本発明の１つまたは複数の実施形態による参照図の線Ｙ１に沿った半導体構造体の断面図である。

【図5A】本発明の１つまたは複数の実施形態による参照図の線Ｘに沿った半導体構造体の断面図である。

【図5B】本発明の１つまたは複数の実施形態による参照図の線Ｙ１に沿った半導体構造体の断面図である。

【図6A】本発明の１つまたは複数の実施形態による参照図の線Ｘに沿った半導体構造体の断面図である。

【図6B】本発明の１つまたは複数の実施形態による参照図の線Ｙ１に沿った半導体構造体の断面図である。

【図7A】本発明の１つまたは複数の実施形態による参照図の線Ｘに沿った半導体構造体の断面図である。

【図7B】本発明の１つまたは複数の実施形態による参照図の線Ｙ１に沿った半導体構造体の断面図である。

【図8】本発明の１つまたは複数の実施形態による参照図の線Ｙ２に沿った半導体構造体の断面図である。

【図9】本発明の１つまたは複数の実施形態による参照図の線Ｙ２に沿った半導体構造体の断面図である。

【図10】本発明の１つまたは複数の実施形態による参照図の線Ｙ２に沿った半導体構造体の断面図である。

【図11】本発明の１つまたは複数の実施形態による参照図の線Ｙ２に沿った半導体構造体の断面図である。

【図12】本発明の１つまたは複数の実施形態による参照図の線Ｙ２に沿った半導体構造体の断面図である。

【図13】本発明の１つまたは複数の実施形態による参照図の線Ｙ２に沿った半導体構造体の断面図である。

【図14】本発明の１つまたは複数の実施形態による参照図の線Ｙ２に沿った半導体構造体の断面図である。

【図15】本発明の１つまたは複数の実施形態による方法を示す流れ図である。

【発明を実施するための形態】

【0009】

本明細書に示される図は、例示的なものである。本発明の範囲から逸脱することなく、本明細書に記載された図または動作に対して多くの変形形態が存在し得る。例えば、アクションを異なる順序で実行することができ、またはアクションを追加、削除もしくは修正することができる。

【0010】

添付図面および本発明の記載された実施形態の以下の詳細な説明において、図面に示された様々な要素には、２桁または３桁の参照番号が与えられている。わずかな例外を除いて、各参照番号の最も左の桁は、その要素が最初に示される図に対応する。

【0011】

本発明の例示的な実施形態は、特定のトランジスタ・アーキテクチャに関連して説明されるが、本発明の実施形態は、本明細書に記載される特定のトランジスタ・アーキテクチャまたは材料に限定されないことを予め理解されたい。むしろ、本発明の実施形態は、現在知られているまたは今後開発される任意の他のタイプのトランジスタ・アーキテクチャまたは材料と併せて実装することができる。

【0012】

簡潔にするために、半導体デバイスおよび集積回路（ＩＣ）の製造に関連する従来の技術については、本明細書で詳細に説明する場合もあれば、説明しない場合もある。さらに、本明細書で説明される様々なタスクおよびプロセス・ステップを、本明細書で詳細に説明されない追加のステップもしくは機能を有するより包括的な手順またはプロセスに組み込むことができる。特に、半導体デバイスおよび半導体ベースのＩＣの製造における様々なステップはよく知られており、したがって、簡潔にするために、多くの従来のステップは、本明細書では簡潔に言及されるだけであり、またはよく知られているプロセスの詳細を提供することなく完全に省略される。

【0013】

ここで、本発明の態様により具体的に関連する技術の概要に目を向けると、７ｎｍノードを超えて非プレーナ型トランジスタをスケーリングするにはいくつかの候補が存在するが、それぞれは現在、様々な要因により制限されている。候補の１つはナノシート・トランジスタ・アーキテクチャである。単位面積あたりの利用可能な計算能力を高めるために、ナノシート・デバイスは、共有基板の設置面積上にチャネルを垂直に積層する。

【0014】

現在、ナノシート・デバイスの場合、製造の初期段階において、シリコン層とシリコン・ゲルマニウム層（Ｓｉ層／ＳｉＧｅ層）を交互に成長させることによって、各チャネルが事前に画定される。Ｓｉ層またはＳｉＧｅ層のうちの一方は、チャネルを画定する、残りの層の表面を露出させるために除去される犠牲層である。しかしながら、２つの材料間（Ｓｉ対ＳｉＧｅ）で選択的な除去が必要なため、使用されるゲルマニウムの最小割合は約２５％である（Ｇｅ％が低いと、ＳｉとＳｉＧｅと間の除去選択性が低下する）。このゲルマニウム濃度では、Ｓｉ上にエピタキシャル成長した安定したＳｉＧｅ膜のバルク臨界厚さは１０ｎｍであり、この厚さ（臨界厚さと呼ばれることもある）を下回ると、Ｓｉ／ＳｉＧｅは、欠陥のない状態を維持することができ、この厚さ（臨界厚さ）を上回ると、欠陥が形成されて蔓延する可能性がある。これにより、ナノシート・スタックの最大高さ、そして最終的には計算能力および性能に実際的制限が課せられる。したがって、従来のナノシート製造プロセスを使用して欠陥のないチャネルを有する任意の高さの積層ナノシート・デバイスを製造することは、不可能ではないにしても困難である。

【0015】

ここで本発明の態様の概要に目を向けると、本発明の１つまたは複数の実施形態は、任意のスタック高さで任意の数のチャネルに対して欠陥のないチャネルを保証する新しいナノシート構造およびその製造方法を提供することによって、既知のナノシート構造および製造方法の上述の欠点に対処する。本発明の実施形態によれば、最初のＳｉ層およびＳｉＧｅ層のすべてが犠牲層となる新しいナノシート製造技術が活用される。最終的なチャネルは、シリコン・ゲルマニウム犠牲層を除去した後に、欠陥のないシリコン層上に成長する。

【0016】

このようにして形成されたナノシート構造は、従来のナノシートに比べていくつかの技術的利点を提供する。例えば、チャネルの総数またはチャネル高さを損なうことなく、またスタックに欠陥を発生させることなく、ＳｉＧｅ層の厚さを臨界寸法閾値内に維持することができる。提案された構造は、欠陥のないチャネルを保証することにより、より多くのチャネル層を構造内に含めることができるため、デバイス性能のスケーリングを損なうことはない。このことは、将来のテクノロジー・ノードのビット／面積をさらに増加させる方法を提供することになる。

【0017】

ここで本発明の態様による製造作業および結果として得られる構造のより詳細な説明に目を向けると、図１～図１４は、本発明の態様による様々な製造作業後の半導体構造体１００を示す。図１～図１４に示す断面図は２次元構造であるが、図１～図１４に示す断面図は３次元構造を表していることを理解されたい。図１に示す上面参照図１０１は、様々な断面図、すなわち、図１～図１４に示す（チャネル領域のゲートを横断する）Ｘ断面図、（チャネル領域のゲートに沿った）Ｙ１断面図、および（ソース／ドレイン領域のゲートに沿った）Ｙ２断面図の参照点を提供する。

【0018】

図１は、本発明の１つまたは複数の実施形態による最終的な半導体デバイスを製造する方法の一部として製造作業の初期セットが適用された後の参照図１０１の線Ｘに沿って取られた半導体構造体１００の断面図を示す。本発明のいくつかの実施形態では、１つまたは複数のナノシート・スタック１０２が基板１０４上に形成される。

【0019】

基板１０４は、例えば、単結晶Ｓｉ、シリコン・ゲルマニウム（ＳｉＧｅ）、ＩＩＩ－Ｖ族化合物半導体、ＩＩ－ＶＩ族化合物半導体、またはセミコンダクタ・オン・インシュレータ（ＳＯＩ）などの任意の適切な基板材料で作製することができる。ＩＩＩ－Ｖ族化合物半導体は、例えば、アルミニウム・ガリウム砒素（ＡｌＧａＡｓ）、アルミニウム・ガリウム窒化物（ＡｌＧａＮ）、アルミニウム砒素（ＡｌＡｓ）、アルミニウム・インジウム砒素（ＡｌＩｎＡｓ）、アルミニウム窒化物（ＡｌＮ）、ガリウム・アンチモン（ＧａＳｂ）、ガリウム・アルミニウム・アンチモン（ＧａＡｌＳｂ）、ガリウム砒素（ＧａＡｓ）、ガリウム砒素アンチモン（ＧａＡｓＳｂ）、ガリウム窒化物（ＧａＮ）、インジウム・アンチモン（ＩｎＳｂ）、インジウム砒素（ＩｎＡｓ）、インジウム・ガリウム砒素（ＩｎＧａＡｓ）、インジウム・ガリウム砒素リン（ＩｎＧａＡｓＰ）、インジウム・ガリウム窒化物（ＩｎＧａＮ）、インジウム窒化物（ＩｎＮ）、インジウム・リン（ＩｎＰ）、および前述の材料の少なくとも１つを含む合金の組合せのうちの１つまたは複数などの、少なくとも１つのＩＩＩ族元素および少なくとも１つのＶ族元素を有する材料を含む。合金の組合せは、二元合金（２つの元素、例えばガリウム（ＩＩＩ）砒素（ＧａＡｓ））、三元合金（３つの元素、例えばＩｎＧａＡｓ）、および四元合金（４つの元素、例えばアルミニウム・ガリウム・インジウム・リン（ＡｌＩｎＧａＰ））を含むことができる。

【0020】

本発明のいくつかの実施形態では、基板１０４は、シリコン・オン・インシュレータ（ＳＯＩ）構成の埋め込み酸化物層（別途図示せず）を含むことができる。埋め込み酸化物層は、例えば、酸化ケイ素などの任意の適切な誘電体材料で作製することができる。本発明のいくつかの実施形態では、埋め込み酸化物層は、約１０～２００ｎｍの厚さに形成されるが、他の厚さも本発明の企図される範囲内である。本発明のいくつかの実施形態では、半導体構造体１００は、埋め込み酸化物層なしで形成することもできる。その場合、デバイス間を分離するためにＳＴＩ（シャロー・トレンチ・アイソレーション）が形成される。

【0021】

本発明のいくつかの実施形態では、ナノシート・スタック１０２のそれぞれは、１つまたは複数の第２の犠牲層１０８と交互に配置された１つまたは複数の第１の犠牲層１０６を含むことができる。本発明のいくつかの実施形態では、第１の犠牲層１０６のうちの１つが、残りの第１の犠牲層１０６よりも大きい厚さに形成または成長され、厚い犠牲層１１０を画定する。本発明のいくつかの実施形態では、厚い犠牲層１１０は（図示のように）第１の犠牲層１０６の最中央層から成長させられるが、他の相対的な位置決めも可能である。厚い犠牲層１１０を含めることにより、後で２つの積層ＦＥＴのチャネル間の分離が可能になる（図５Ａに関して後でさらに詳細に説明する）。

【0022】

本発明のいくつかの実施形態では、第１の犠牲層１０６および第２の犠牲層１０８は、エピタキシャル成長層である。議論を容易にするために、４つの第１の犠牲層１０６と、４つの第２の犠牲層１０８と、厚い犠牲層１１０とを有するナノシート・スタック上でそのナノシート・スタックに対して実行される作業について言及する。しかしながら、ナノシート・スタック１０２は、対応する数の犠牲層と交互に配置された任意の数の半導体層を含むことができ、厚い半導体層を含んでも含まなくてもよいことが理解される。例えば、ナノシート・スタック１０２は、対応する数の犠牲層とともに（すなわち、存在する場合には厚い半導体層を考慮しながら交互に）、２つの半導体層、５つの半導体層、８つの半導体層、３０の半導体層、または任意の数の半導体層を含むことができる。

【0023】

第１の犠牲層１０６（および厚い犠牲層１１０）は、例えば単結晶シリコンなどの任意の適切な材料で作製することができる。シリコン・ゲルマニウムに対してエッチング選択性を示し、欠陥を発生させることなく必要な高さに堆積または成長できる材料である限り、その代替材料も可能である。本発明のいくつかの実施形態では、第１の犠牲層１０６は、約４ｎｍ～約１０ｎｍ、例えば６ｎｍの厚さを有するが、他の厚さも本発明の企図される範囲内である。本発明のいくつかの実施形態では、厚い犠牲層１１０は、約１０ｎｍ～約５０ｎｍ、例えば２５ｎｍの厚さを有するが、他の厚さも本発明の企図される範囲内である。本発明のいくつかの実施形態では、基板１０４および第１の犠牲層１０６は、同じ半導体材料で作製することができる。本発明の他の実施形態では、基板１０４は、第１の半導体材料で作製することができ、第１の犠牲層１０６は、第２の半導体材料で作製することができる。厚い犠牲層１１０は、第１の犠牲層１０６と同じ材料であるか、または異なる材料とすることができる。いくつかの実施形態では、犠牲層１０６の最下層は、開始時のシリコン・オン・インシュレータ（ＳＯＩ）基板上のシリコン層とすることができる。

【0024】

本発明のいくつかの実施形態では、第２の犠牲層１０８は、第１の犠牲層１０６（存在する場合）のゲルマニウム濃度よりも高いゲルマニウム濃度を有するシリコン・ゲルマニウム層である。例えば、第１の犠牲層１０６が５パーセントのゲルマニウム濃度を有するシリコン・ゲルマニウム層（ＳｉＧｅ５と呼ばれることもある）である場合、第２の犠牲層１０８は、約２５パーセントのゲルマニウム濃度を有するシリコン・ゲルマニウム層（ＳｉＧｅ２５）とすることができるが、他のゲルマニウム濃度も本発明の企図される範囲内である。第１の犠牲層１０６がシリコン層である実施形態では、第２の犠牲層１０８は、約５％～約６０％のゲルマニウム濃度を有するシリコン・ゲルマニウム層を含むことができる。有利なことには、第２の犠牲層１０８は、ＳｉＧｅ欠陥の臨界厚さを下回る、例えば約１０ｎｍ未満の最大厚さを有する。

【0025】

図２Ａおよび図２Ｂは、本発明の１つまたは複数の実施形態による処理作業後の参照図１０１の線Ｘおよび線Ｙ１に沿って取られた半導体構造体１００の断面図を示す。図２Ａの断面図Ｘに示すように、ナノシート・スタック１０２の一部を除去して、基板１０４の表面を露出させ、ナノシート・スタックの幅を画定することができる。このプロセスはフィン・カットと呼ばれることもある。本発明のいくつかの実施形態では、フィン・カット後のナノシート・スタック１０２の幅は約１０～１００ｎｍであるが、他の幅も本発明の企図される範囲内である。

【0026】

図２Ｂに示すように、基板１０４の上のナノシート・スタック１０２の各端部上に誘電体層２０２が形成される。誘電体層２０２は、例えば、酸化物、低ｋ誘電体、窒化物、窒化ケイ素、酸化ケイ素、ＳｉＯＮ、ＳｉＣ、ＳｉＯＣＮ、およびＳｉＢＣＮなどの任意の適切な誘電体材料で作製することができる。例えば、ＣＶＤ、ＰＥＣＶＤ、ＡＬＤ、流動性ＣＶＤ、スピンオン誘電体、またはＰＶＤなどの、誘電体層２０２を形成する任意の既知の方法を利用することができる。

【0027】

図３Ａおよび図３Ｂは、本発明の１つまたは複数の実施形態による処理作業後の参照図１０１の線Ｘおよび線Ｙ１に沿って取られた半導体構造体１００の断面図を示す。図３Ａの断面図Ｘに示すように、第１の犠牲層１０６および厚い犠牲層１１０が除去されて、第２の犠牲層１０８の表面が露出される。本発明のいくつかの実施形態では、第１の犠牲層１０６および厚い犠牲層１１０は、第２の犠牲層１０８に対して選択的に除去される。第１の犠牲層１０６および厚い犠牲層１１０は、ウェット・エッチング、ドライ・エッチング、あるいは、ウェット・エッチングまたはドライ・エッチングあるいはその両方の組合せを使用して選択的に除去することができる。例えば、水酸化アンモニウムおよび水酸化カリウムを含む水酸化物水溶液の化学反応を利用して、シリコン・ゲルマニウムに対して選択的にシリコンを除去することができる。図３Ｂに示すように、１つまたは複数のナノシート・スタック１０２の各端部上の誘電体層２０２は、ナノシート・スタック１０２のそれぞれを基板１０４の上に固定する。

【0028】

図４Ａおよび図４Ｂは、本発明の１つまたは複数の実施形態による処理作業後の参照図１０１の線Ｘおよび線Ｙ１に沿って取られた半導体構造体１００の断面図を示す。図４Ａの断面図Ｘに示すように、半導体層４０２（チャネル層とも呼ばれる）は、第２の犠牲層１０８の露出表面（上面および下面）上に形成される。本発明のいくつかの実施形態では、半導体層４０２は、第２の犠牲層１０８の表面からエピタキシャル成長される。前述したように、第２の犠牲層１０８の厚さを、欠陥の臨界厚さを下回るように保つことができ、半導体層４０２をエピタキシャル成長させることができる欠陥のない表面を確保することができる。

【0029】

半導体層４０２は、例えば単結晶シリコンまたはシリコン・ゲルマニウムなどの任意の適切な半導体材料から作製することができる。第２の犠牲層１０８に存在するゲルマニウム濃度でシリコン・ゲルマニウムに対してエッチング選択性を示す材料である限り、その代替材料も可能である。本発明のいくつかの実施形態では、第１の犠牲層１０６は、約４ｎｍ～約１０ｎｍ、例えば６ｎｍの厚さを有するが、他の厚さも本発明の企図される範囲内である。本発明のいくつかの実施形態では、半導体層４０２、基板１０４、または第１の犠牲層１０６あるいはその組合せは、同じ半導体材料で作製することができる。本発明の他の実施形態では、半導体層４０２は異なる半導体材料で作製される。

【0030】

図５Ａおよび図５Ｂは、本発明の１つまたは複数の実施形態による処理作業後の参照図１０１の線Ｘおよび線Ｙ１に沿って取られた半導体構造体１００の断面図を示す。図５Ａの断面図Ｘに示すように、第２の犠牲層１０８が除去されて、半導体層４０２の表面が露出される。厚い犠牲層１１０を有する本発明の実施形態では、半導体層４０２の第１の部分５０２は、厚い犠牲層１１０（図２Ａを参照）の厚さを変えることによって増加または減少させることができるスタック分離距離において、半導体層４０２の第２の部分５０４から分離される。

【0031】

本発明のいくつかの実施形態では、第２の犠牲層１０８は、半導体層４０２に対して選択的に除去される。第２の犠牲層１０８は、ウェット・エッチング、ドライ・エッチング、あるいは、ウェット・エッチングまたはドライ・エッチングあるいはその両方の組合せを使用して選択的に除去することができる。例えば、塩化水素（ＨＣｌ）ガス、またはアンモニアと過酸化水素との混合物を含む水溶液などを利用して、シリコンに対して選択的にシリコン・ゲルマニウムを除去することができる。図５Ｂに示すように、半導体層４０２の各端部上の誘電体層２０２は、ナノシート・スタック１０２の各半導体層４０２を基板１０４の上に固定する。

【0032】

図６Ａおよび図６Ｂは、本発明の１つまたは複数の実施形態による処理作業後の参照図１０１の線Ｘおよび線Ｙ１に沿って取られた半導体構造体１００の断面図を示す。図６Ａの断面図Ｘに示すように、半導体層４０２の露出表面上に誘電体層６０２が形成される。スタック分離距離は、誘電体層６０２の厚さの約２倍減少するが、完全になくなるわけではない。これにより、後で形成される分離誘電体のための場所が確保される（図７Ｂを参照）。

【0033】

誘電体層６０２は、例えば、酸化物、低ｋ誘電体、窒化物、窒化ケイ素、酸化ケイ素、ＳｉＯＮ、ＳｉＣ、ＳｉＯＣＮ、およびＳｉＢＣＮなどの任意の適切な誘電体材料で作製することができる。例えば、ＣＶＤ、ＰＥＣＶＤ、およびＡＬＤなどの、誘電体層２０２を形成する任意の既知の方法を利用することができる。本発明のいくつかの実施形態では、誘電体層６０２は、例えばＡＬＤを使用して、半導体層４０２の上に共形に堆積される。本発明のいくつかの実施形態では、誘電体層６０２は、ＡＬＤ酸化ケイ素層である。誘電体層６０２は、約２ｎｍ～約１５ｎｍ、例えば５ｎｍの厚さに形成することができるが、他の厚さも本発明の企図される範囲内である。

【0034】

図７Ａおよび図７Ｂは、本発明の１つまたは複数の実施形態による処理作業後の参照図１０１の線Ｘおよび線Ｙ１に沿って取られた半導体構造体１００の断面図を示す。図７Ａの断面図Ｘに示すように、誘電体層６０２の上に分離誘電体７０２が形成される。特に、分離誘電体７０２は、半導体層４０２の第１の部分５０２と第２の部分５０４との間の（スタック分離距離によって画定される）残りの空間を充填する。このように、分離誘電体７０２は、第１の部分５０２を第２の部分５０４から電気的に分離するように機能し、これらの部分が後に別個のＦＥＴとして機能することを可能にする（例えば、図１４を参照）。さらに、分離誘電体７０２は、半導体層４０２を囲んでいるが、誘電体層６０２の存在によりそれらの層から物理的に分離されている。その結果、分離誘電体７０２は、下流のＲＭＧプロセス中に均一なゲート・スタック（すなわち、図１３に関して説明したように、誘電体層６０２がゲート誘電体およびゲート仕事関数金属によって置き換えられるとき、ナノシート４０２の周囲のゲート誘電体およびゲート仕事関数金属のための均一な空間）を有利に保証する誘電体シェルとして機能する。

【0035】

本発明のいくつかの実施形態では、基板１０４の残りの部分の上にシャロー・トレンチ・アイソレーション（ＳＴＩ）７０４が形成される。ＳＴＩ７０４は、例えば、窒化ケイ素、酸化ケイ素、ＳｉＯＮ、ＳｉＣ、ＳｉＯＣＮ、およびＳｉＢＣＮなどの任意の適切な分離材料から作製することができる。本発明のいくつかの実施形態では、半導体構造体１００は、例えば化学機械平坦化（ＣＭＰ）プロセスを使用して平坦化される。

【0036】

図８は、本発明の１つまたは複数の実施形態による処理作業後の参照図１０１の線Ｙ２に沿って取られた半導体構造体１００の断面図を示す。本発明のいくつかの実施形態では、ナノシート・スタック１０２の側壁が解放（露出）され、犠牲ゲート８０２（ダミー・ゲートと呼ばれることもある）がナノシート・スタック１０２の上に形成される。

【0037】

ナノシート・スタックのうちのゲートが形成される部分は、チャネル領域と呼ばれる。犠牲ゲート８０２は、例えば、アモルファス・シリコンまたはポリシリコンなどの任意の適切な材料で作製することができる。犠牲ゲートをパターニングするための任意の既知の方法、例えば、ウェット・エッチング、ドライ・エッチング、あるいは、連続的なウェット・エッチングまたはドライ・エッチングあるいはその両方の組合せなどを使用することができる。

【0038】

本発明のいくつかの実施形態では、犠牲ゲート８０２上にハード・マスク８０４が形成される。本発明のいくつかの実施形態では、犠牲ゲート８０２は、ハード・マスク８０４をパターニングし、ウェットまたはドライ・エッチング・プロセスを使用して、犠牲ゲート８０２のうちのパターニングされたハード・マスク８０４によって覆われていない部分を選択的に除去することによって形成される。ハード・マスク８０４は、例えば、窒化シリコンなどの任意の適切な材料で作製することができる。本発明のいくつかの実施形態では、第２のハード・マスク（図示せず）がハード・マスク８０４上に形成されて、２層ハード・マスクを形成する。いくつかの実施形態では、第２のハード・マスクは、例えば二酸化シリコンなどの酸化物を含む。

【0039】

図９は、本発明の１つまたは複数の実施形態による処理作業後の参照図１０１の線Ｙ２に沿って取られた半導体構造体１００の断面図を示す。本発明のいくつかの実施形態では、スペーサ９０２（側壁スペーサまたはゲート・スペーサとしても知られる）が、犠牲ゲート８０２の側壁上に形成される。本発明のいくつかの実施形態では、スペーサ９０２は、ＣＶＤ、ＰＥＣＶＤ、ＵＨＶＣＶＤ、ＲＴＣＶＤ、ＭＯＣＶＤ、ＬＰＣＶＤ、ＬＲＰＣＶＤ、ＡＬＤ、ＰＶＤ、化学溶液堆積、ＭＢＥ、またはウェットもしくはドライ・エッチング・プロセスと組み合わせた他の同様のプロセスを使用して形成される。例えば、スペーサ材料を半導体構造体１００の上に共形に堆積させ、ＲＩＥを使用して選択的に除去してスペーサ９０２を形成することができる。

【0040】

スペーサ９０２は、例えば、低ｋ誘電体、窒化物、窒化ケイ素、酸化ケイ素、ＳｉＯＮ、ＳｉＣ、ＳｉＯＣＮ、またはＳｉＢＣＮなどの任意の適切な材料で作製することができる。本発明のいくつかの実施形態では、スペーサ９０２は、窒化ケイ素を含む。スペーサ９０２は、約５～４０ｎｍの厚さに形成することができるが、他の厚さも本発明の企図される範囲内である。

【0041】

本発明のいくつかの実施形態では、ナノシート・スタック１０２の一部を除去して（スタック・リセスとも呼ばれる）、基板１０４（または存在する場合は埋め込み酸化物層）の表面を露出させることができる。ナノシート・スタック１０２は、例えば、ウェット・エッチング、ドライ・エッチング、あるいは、ウェット・エッチングまたはドライ・エッチングあるいはその両方の組合せを使用してパターニングすることができる。本発明のいくつかの実施形態では、ナノシート・スタック１０２は、ＲＩＥを使用してパターニングされる。本発明のいくつかの実施形態では、ナノシート・スタック１０２は、スペーサ９０２に対して選択的にパターニングされる。

【0042】

本発明のいくつかの実施形態では、誘電体層６０２をリセスすることができ、誘電体層６０２のリセスされた側壁上に内部スペーサ９０４を形成することができる。例えば、誘電体層６０２の側壁をリセスして、ナノシート・スタック１０２内にキャビティ（図示せず）を形成することができる。本発明のいくつかの実施形態では、内部スペーサ９０４は、これらのキャビティを誘電体材料で充填することによって、誘電体層６０２のリセスされた側壁上に形成される。本発明のいくつかの実施形態では、内部スペーサ９０４のうちのナノシート・スタック１０２の側壁を越えて延在する部分は、例えば等方性エッチング・プロセスを使用して除去される。このようにして、内部スペーサ９０４の側壁は、半導体層４０２の側壁と共平面になる。本発明のいくつかの実施形態では、内部スペーサ９０４は、ＣＶＤ、ＰＥＣＶＤ、ＡＬＤ、ＰＶＤ、化学溶液堆積、またはウェットもしくはドライ・エッチング・プロセスと組み合わせた他の同様のプロセスを使用して形成される。内部スペーサ９０４は、例えば、低ｋ誘電体、窒化物、窒化ケイ素、二酸化ケイ素、ＳｉＯＮ、ＳｉＣ、ＳｉＯＣＮ、またはＳｉＢＣＮなどの任意の適切な材料で作製することができる。

【0043】

図１０は、本発明の１つまたは複数の実施形態による処理作業後の参照図１０１の線Ｙ２に沿って取られた半導体構造体１００の断面図を示す。本発明のいくつかの実施形態では、ソースおよびドレイン領域１００２は、半導体層４０２の露出した側壁上に形成される。本発明のいくつかの実施形態では、エピタキシャル成長のための表面を提供しない分離誘電体７０２の存在により、ソースおよびドレイン領域１００２の上部（１００２ａ）と下部（１００２ｂ）との間に間隙１００４が残る。デバイスの分離を確実にするために、後で間隙１００４を誘電体で充填することができる（例えば、図１１を参照）。

【0044】

ソースおよびドレイン領域１００２は、例えば、気相エピタキシ（ＶＰＥ）、分子線エピタキシ（ＭＢＥ）、液相エピタキシ（ＬＰＥ）、または他の適切なプロセスを使用してエピタキシャル成長させることができる。ソースおよびドレイン領域１００２は、気体前駆体または液体前駆体からエピタキシャル成長させた半導体材料とすることができる。本発明のいくつかの実施形態では、半導体材料のエピタキシャル堆積のためのガス源は、シリコン含有ガス源、ゲルマニウム含有ガス源、またはこれらの組合せを含む。例えば、シリコン層は、シラン、ジシラン、トリシラン、テトラシラン、ヘキサクロロジシラン、テトラクロロシラン、ジクロロシラン、トリクロロシラン、メチルシラン、ジメチルシラン、エチルシラン、メチルジシラン、ジメチルジシラン、ヘキサメチルジシラン、およびこれらの組合せからなる群から選択されたシリコン・ガス源からエピタキシャル堆積（または成長）させることができる。ゲルマニウム層は、ゲルマン、ジゲルマン、ハロゲルマン、ジクロロゲルマン、トリクロロゲルマン、テトラクロロゲルマン、およびこれらの組合せからなる群から選択されたゲルマニウム・ガス源からエピタキシャル堆積させることができる。このようなガス源の組合せを利用して、シリコン・ゲルマニウム合金層をエピタキシャルに形成することができる。水素、窒素、ヘリウム、およびアルゴンのようなキャリア・ガスを使用することができる。本発明のいくつかの実施形態では、エピタキシャル半導体材料は、炭素ドープ・シリコン（Ｓｉ：Ｃ）を含む。このＳｉ：Ｃ層は、他のエピタキシ・ステップに使用されるのと同じチャンバ内で、または専用のＳｉ：Ｃエピタキシ・チャンバ内で成長させることができる。Ｓｉ：Ｃは、約０．２パーセントから約３．０パーセントの範囲の炭素を含むことができる。

【0045】

エピタキシャル成長させたシリコンおよびシリコン・ゲルマニウムは、ｎ型ドーパント（例えば、ＰもしくはＡｓ）またはｐ型ドーパント（例えば、Ｇａ、Ｂ、ＢＦ_２、またはＡｌ）を添加することによってドープすることができる。本発明のいくつかの実施形態では、ソースおよびドレイン領域１００２は、例えば、その場ドープ・エピタキシ（堆積中にドープ）、エピタキシ後のドープ、または注入およびプラズマ・ドーピングなどの様々な方法によってエピタキシャルに形成され、ドープされ得る。ドープ領域におけるドーパント濃度は、１×１０^１９ｃｍ^－３～２×１０^２１ｃｍ^－３、または１×１０^２０ｃｍ^－３～１×１０^２１ｃｍ^－３の範囲とすることができる。

【0046】

本発明のいくつかの実施形態では、ソースおよびドレイン領域１００２はシリコンまたはシリコン・ゲルマニウムから作製される。本発明のいくつかの実施形態では、ソースおよびドレイン領域１００２は、ホウ素濃度が約１～約１５パーセント、例えば２パーセントになるまでホウ素をドープしたシリコン・ゲルマニウムから作製されたｐ型ソース／ドレイン領域であるが、他のホウ素濃度も本発明の企図される範囲内である。

【0047】

図１１は、本発明の１つまたは複数の実施形態による処理作業後の参照図１０１の線Ｙ２に沿って取られた半導体構造体１００の断面図を示す。本発明のいくつかの実施形態では、ソースおよびドレイン領域１００２の上にライナ１１０２が形成される。本発明のいくつかの実施形態では、ライナ１１０２は、間隙１００４を充填する（すなわち、分離誘電体７０２の側壁と接触する）。

【0048】

本発明のいくつかの実施形態では、ライナ１１０２は、半導体構造体１００の上に共形に堆積される。本発明のいくつかの実施形態では、ライナ１１０２は、間隙１００４を完全に充填するのに十分な厚さ、例えば約１０ｎｍ～約６０ｎｍを有するが、他の厚さも本発明の企図される範囲内である。

【0049】

本発明のいくつかの実施形態では、ライナ１１０２は、化学気相堆積（ＣＶＤ）、プラズマＣＶＤ（ＰＥＣＶＤ）、超高真空化学気相堆積（ＵＨＶＣＶＤ）、急速熱化学気相堆積（ＲＴＣＶＤ）、有機金属化学気相堆積（ＭＯＣＶＤ）、低圧化学気相堆積（ＬＰＣＶＤ）、限定反応処理ＣＶＤ（ＬＲＰＣＶＤ）、原子層堆積（ＡＬＤ）、物理的気相堆積（ＰＶＤ）、化学溶液堆積、分子線エピタキシ（ＭＢＥ）、またはウェットもしくはドライ・エッチング・プロセスと組み合わせた他の同様のプロセスを使用して形成される。ライナ１１０２は、任意の適切な誘電体材料、例えば、窒化ケイ素から作製することができるが、他の材料も本発明の企図される範囲内である。

【0050】

図１１にさらに示すように、基板１０４の上に層間誘電体（ＩＬＤ）１１０４が形成される。ＩＬＤ１１０４は、例えば、酸化物、低ｋ誘電体、窒化物、窒化ケイ素、酸化ケイ素、ＳｉＯＮ、ＳｉＣ、ＳｉＯＣＮ、およびＳｉＢＣＮなどの任意の適切な誘電体材料で作製することができる。本発明のいくつかの実施形態では、ＩＬＤ１１０４は、半導体構造体１００の上に堆積され、次いで、（図示のように）ソースおよびドレイン領域１００２の上部１００２ａを露出させるようにリセスされる。本発明のいくつかの実施形態では、ＩＬＤ１１０４は、ライナ１１０２に対して選択的にリセスされる。

【0051】

図１２は、本発明の１つまたは複数の実施形態による処理作業後の参照図１０１の線Ｙ２に沿って取られた半導体構造体１００の断面図を示す。本発明のいくつかの実施形態では、ライナ１１０２の露出部分（例えば、分離誘電体７０２の上の部分）が除去されて、ソースおよびドレイン領域１００２の上部１００２ａの表面が露出される。本発明のいくつかの実施形態では、ライナ１１０２は、ＩＬＤ１１０４またはスペーサ９０２あるいはその両方に対して選択的に除去される。ライナ１１０２は、ウェット・エッチング、ドライ・エッチング、あるいは、ウェット・エッチングまたはドライ・エッチングあるいはその両方の組合せを使用して選択的に除去することができる。

【0052】

ソースおよびドレイン領域１００２の上部１００２ａは、露出されると、除去されてソースおよびドレイン領域１２０２に置き換えられる。ソースおよびドレイン領域１００２の上部１００２ａは、例えば、塩化水素（ＨＣｌ）ガス、またはアンモニアと過酸化水素との混合物を含む水溶液を使用して除去することができる。除去されると、ソースおよびドレイン領域１００２と同様の方法で、ソースおよびドレイン領域１２０２を半導体層４０２の側壁上に形成することができる。例えば、ソースおよびドレイン領域１２０２は、半導体層４０２の側壁からエピタキシャル成長させることができる。

【0053】

本発明のいくつかの実施形態では、ソースおよびドレイン領域１２０２は、ソースおよびドレイン領域１００２とは逆のドーピング・タイプを有する。例えば、ソースおよびドレイン領域１００２が、ホウ素でドープされたシリコン・ゲルマニウム（ＳｉＧｅ：Ｂ）などのｐ型領域である実施形態では、ソースおよびドレイン領域１２０２は、リンでドープされたシリコン（Ｓｉ：Ｐ）などのｎ型領域を含むことができる。同様に、ソースおよびドレイン領域１００２がｎ型領域である場合、ソースおよびドレイン領域１２０２はｐ型領域とすることができる。ドーパント濃度は約１～約１５パーセントの範囲、例えば２パーセントとすることができるが、他のドーパント濃度も本発明の企図される範囲内である。

【0054】

図１３は、本発明の１つまたは複数の実施形態による処理作業後の参照図１０１の線Ｙ２に沿って取られた半導体構造体１００の断面図を示す。本発明のいくつかの実施形態では、ライナ１３０２が、ソースおよびドレイン領域１２０２の上に形成される。ライナ１３０２は、ライナ１１０２と同様の方法で、同様の材料から形成することができる。ライナ１３０２は、ライナ１１０２と同じ誘電体または異なる誘電体で作製することができる。

【0055】

本発明のいくつかの実施形態では、ＩＬＤ１１０４の高さは、半導体構造体１００の上に追加の誘電体を堆積することによって増加する。本発明のいくつかの実施形態では、ＩＬＤ１１０４は、例えばＣＭＰを使用して平坦化される。本発明のいくつかの実施形態では、ＩＬＤ１１０４はスペーサ９０２の表面まで平坦化される。

【0056】

図１３にさらに示すように、ハード・マスク８０４、犠牲ゲート８０２、および誘電体層６０２が除去されて、半導体層４０２が解放される（別途図示せず）。次いで、ハード・マスク８０４、犠牲ゲート８０２、および誘電体層６０２を、アクティブ・ゲート１３０４（金属ゲートまたは導電性ゲートと呼ばれることもある）と置き換えることができる。本発明のいくつかの実施形態では、ゲート１３０４は、（図示のように）第１の部分１３０４ａおよび第２の部分１３０４ｂを含む。

【0057】

ゲート１３０４は、例えば、既知の置換金属ゲート（ＲＭＧ）プロセス、またはいわゆるゲート・ファースト・プロセスを使用して、ナノシート・スタック１０２のチャネル領域上に形成された高ｋ金属ゲート（ＨＫＭＧ）とすることができる。本明細書で使用される場合、「チャネル領域」とは、半導体層４０２の部分を指し、この層の上にゲート１３０４が形成され、最終的なデバイスにおいて電流がこの層を通ってソースからドレインに通過する。

【0058】

本発明のいくつかの実施形態では、ゲート１３０４の第１の部分１３０４ａはＰＦＥＴゲート・スタックを含み、ゲート１３０４の第２の部分１３０４ｂはＮＦＥＴゲート・スタックを含む（またはその逆も同様である）。例えば、ゲート１３０４の第１の部分１３０４ａおよび第２の部分１３０４ｂは、ＮＦＥＴデバイスまたはＰＦＥＴデバイスに適した既知のゲート誘電体（図示せず）および既知の仕事関数金属スタック（図示せず）を含むことができる。

【0059】

本発明のいくつかの実施形態では、ゲート誘電体は、半導体層４０２の表面（側壁）上に形成された高ｋ誘電体膜である。高ｋ誘電体膜は、例えば、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、窒化ホウ素、高ｋ材料、またはこれらの材料の任意の組合せから作製することができる。高ｋ材料の例としては、酸化ハフニウム、酸化ハフニウム・シリコン、酸窒化ハフニウム・シリコン、酸化ランタン、酸化ランタン・アルミニウム、酸化ジルコニウム、酸化ジルコニウム・シリコン、酸窒化ジルコニウム・シリコン、酸化タンタル、酸化チタン、酸化バリウム・ストロンチウム・チタン、酸化バリウム・チタン、酸化ストロンチウム・チタン、酸化イットリウム、酸化アルミニウム、酸化鉛スカンジウム・タンタル、およびニオブ酸鉛亜鉛などの金属酸化物が挙げられるが、これらに限定されない。高ｋ材料は、ランタンおよびアルミニウムなどのドーパントをさらに含むことができる。本発明のいくつかの実施形態では、高ｋ誘電体膜は、約０．５ｎｍ～約４ｎｍの厚さを有することができる。本発明のいくつかの実施形態では、高ｋ誘電体膜は、酸化ハフニウムを含み、約１ｎｍの厚さを有するが、他の厚さも本発明の企図される範囲内である。

【0060】

本発明のいくつかの実施形態では、高ｋ誘電体膜とバルク・ゲート材料との間に１つまたは複数の仕事関数層が配置される。本発明のいくつかの実施形態では、ゲート１３０４は、１つまたは複数の仕事関数層を含むが、バルク・ゲート材料は含まない。

【0061】

存在する場合、仕事関数層は、例えば、アルミニウム、酸化ランタン、酸化マグネシウム、チタン酸ストロンチウム、酸化ストロンチウム、窒化チタン、窒化タンタル、窒化ハフニウム、窒化タングステン、窒化モリブデン、窒化ニオブ、窒化ハフニウム・シリコン、窒化チタン・アルミニウム、窒化タンタル・シリコン、炭化チタン・アルミニウム、炭化タンタル、およびこれらの組合せから作製することができる。仕事関数層は、ゲート１３０４の仕事関数を修正する役割を果たすことができ、デバイスの閾値電圧の調整を可能にする。仕事関数層は、約０．５～６ｎｍの厚さに形成することができるが、他の厚さも本発明の企図される範囲内である。本発明のいくつかの実施形態では、仕事関数層のそれぞれを異なる厚さに形成することができる。

【0062】

いくつかの実施形態では、ゲート１３０４は、仕事関数層またはゲート誘電体あるいはその両方の上に堆積させたバルク導電性ゲート材料から形成された本体を含む。バルク・ゲート材料は、例えば、金属（例えば、タングステン、チタン、タンタル、ルテニウム、ジルコニウム、コバルト、銅、アルミニウム、鉛、白金、スズ、銀、金）、導電性金属化合物材料（例えば、窒化タンタル、窒化チタン、炭化タンタル、炭化チタン、炭化チタン・アルミニウム、タングステン・シリサイド、窒化タングステン、酸化ルテニウム、コバルト・シリサイド、ニッケル・シリサイド）、導電性炭素、グラフェン、またはこれらの材料の任意の適切な組合せなどの任意の適切な導電性材料を含むことができる。導電性ゲート材料は、堆積中または堆積後に組み込まれるドーパントをさらに含むことができる。

【0063】

図１４は、本発明の１つまたは複数の実施形態による処理作業後の参照図１０１の線Ｙ２に沿って取られた半導体構造体１００の断面図を示す。本発明のいくつかの実施形態では、ＩＬＤ１１０４の一部が除去（パターニング）され、導電性材料で充填され得るソース／ドレイン・コンタクト・トレンチ（図示せず）が形成される。本発明のいくつかの実施形態では、ソース／ドレイン・コンタクト・トレンチは、ソースおよびドレイン領域１００２ｂの表面ならびにソースおよびドレイン領域１２０２の表面を露出させる。ＩＬＤ１１０４は、ウェット・エッチング、ドライ・エッチング、あるいは、連続的なウェット・エッチングまたはドライ・エッチングあるいはその両方の組合せを使用してパターニングすることができる。

【0064】

本発明のいくつかの実施形態では、下部ソース／ドレイン・コンタクト１４０２は、ソースおよびドレイン領域１００２ｂと電気的に接触するようにソース／ドレイン・コンタクト・トレンチ内に形成または堆積される。同様に、上部ソース／ドレイン・コンタクト１４０４は、ソースおよびドレイン領域１２０２と電気的に接触するようにソース／ドレイン・コンタクト・トレンチ内に形成または堆積される。

【0065】

ソース／ドレイン・コンタクト１４０２／１４０４は、銅または銅以外の金属（例えば、タングステン、チタン、タンタル、ルテニウム、ジルコニウム、コバルト、アルミニウム、白金）、それらの合金、導電性金属化合物材料（例えば、窒化タンタル、窒化チタン、炭化タンタル、炭化チタン、炭化チタン・アルミニウム、タングステン・シリサイド、窒化タングステン、コバルト・シリサイド、ニッケル・シリサイド）、導電性炭素、またはこれらの材料の任意の適切な組合せを含む導電性材料から形成することができる。本発明のいくつかの実施形態では、ソース／ドレイン・コンタクト１４０２／１４０４は、同じ導電性材料、例えば、コバルト、銅、ルテニウム、またはタングステンで形成される。本発明のいくつかの実施形態では、ソース／ドレイン・コンタクト１４０２／１４０４は、異なる導電性材料で作製される。本発明のいくつかの実施形態では、ソース／ドレイン・コンタクト１４０２／１４０４はそれぞれ、周囲の誘電体（図示せず）への拡散を防止するためのバリア・ライナ（金属ライナまたはバリア金属ライナと呼ばれることもある）を含む。

【0066】

図１５は、本発明の１つまたは複数の実施形態による半導体デバイスを形成するための方法を示す流れ図１５００を示す。ブロック１５０２に示すように、基板の上にナノシート・スタックが形成される。ナノシート・スタックは、交互に配置された第１の犠牲層と第２の犠牲層とを含むことができる。本発明のいくつかの実施形態では、第１の犠牲層はシリコンを含み、第２の犠牲層はシリコン・ゲルマニウムを含む。本発明のいくつかの実施形態では、第２の犠牲層の最大厚さは、欠陥の臨界厚さを下回る。

【0067】

本発明のいくつかの実施形態では、第１の犠牲層のうちの１つの層は、残りの第１の犠牲層よりも大きい厚さに形成される。本発明のいくつかの実施形態では、より大きい厚さを有する１つの層は、第１の犠牲層の最中央層である。

【0068】

ブロック１５０４において、第１の犠牲層が除去されて、第２の犠牲層の表面が露出される。ブロック１５０６において、第２の犠牲層の露出表面上に半導体層が形成される。半導体層は、第１の組の半導体層および第２の組の半導体層を含む。本発明のいくつかの実施形態では、半導体層は、第２の犠牲層の露出表面からエピタキシャル成長される。

【0069】

ブロック１５０８において、第２の犠牲層が除去される。ブロック１５１０において、第１の組の半導体層と第２の組の半導体層との間に分離誘電体が形成される。本方法は、半導体層の露出表面上に誘電体層を形成することをさらに含むことができる。

【0070】

本発明のいくつかの実施形態では、第１のソースおよびドレイン領域が第１の組の半導体層の側壁上に形成され、第２のソースおよびドレイン領域が第２の組の半導体層の側壁上に形成される。本発明のいくつかの実施形態では、第１のソースおよびドレイン領域は第１のドーパント型を含み、第２のソースおよびドレイン領域は第２の異なるドーパント型を含む。本発明のいくつかの実施形態では、第１のソースおよびドレイン領域はｐ型ドーパントを含み、第２のソースおよびドレイン領域はｎ型ドーパントを含む。

【0071】

本発明のいくつかの実施形態では、第１の誘電体ライナが第１のソースおよびドレイン領域の上に形成され、第２の誘電体ライナが第２のソースおよびドレイン領域の上に形成される。本発明のいくつかの実施形態では、第２の誘電体ライナは、第１の誘電体ライナの上面に直接形成される。

【0072】

本発明のいくつかの実施形態では、第１のソースおよびドレイン領域の側壁上に下部ソースおよびドレイン・コンタクトが形成される。本発明のいくつかの実施形態では、第２のソースおよびドレイン領域の上面に上部ソースおよびドレイン・コンタクトが形成される。

【0073】

本発明のいくつかの実施形態では、半導体層のチャネル領域の上にゲートが形成される。本発明のいくつかの実施形態では、ゲートは第１の部分および第２の部分を含む。本発明のいくつかの実施形態では、第１の部分はｐ型ゲート・スタックを含み、第２の部分はｎ型ゲート・スタックを含む。

【0074】

本明細書に記載の方法および結果として得られる構造は、ＩＣチップの製造に使用することができる。結果として得られるＩＣチップは、生ウエハの形態で（すなわち、複数のパッケージ化されていないチップを有する単一のウエハとして）、ベア・ダイとして、またはパッケージ化された形態で、製造業者によって配布され得る。後者の場合、チップは、シングル・チップ・パッケージ（マザーボードまたは他のより高レベルのキャリアに固定されたリードを有するプラスチック・キャリアなど）またはマルチチップ・パッケージ（表面相互接続もしくは埋め込み相互接続のいずれかまたは両方を有するセラミック・キャリアなど）に実装される。いずれの場合も、チップは、（ａ）マザーボードなどの中間製品、あるいは、（ｂ）最終製品のいずれかの一部として、他のチップ、ディスクリート回路素子または他の信号処理デバイスあるいはその組合せと一体化される。最終製品は、玩具および他のローエンド・アプリケーションから、ディスプレイ、キーボードまたは他の入力デバイス、および中央プロセッサを有する高度なコンピュータ製品に至るまでの、ＩＣチップを含むあらゆる製品とすることができる。

【0075】

本発明の様々な実施形態が、関連する図面を参照して本明細書に記載されている。本発明の範囲から逸脱することなく、代替の実施形態を考案することができる。様々な接続および位置関係（例えば、の上、の下、隣接するなど）が、以下の説明および図面において要素間に記載されるが、当業者は、本明細書で説明される位置関係の多くが、たとえ向きが変わったとしても説明される機能が維持される場合は向きに依存しないことを認識するであろう。これらの接続または位置関係あるいはその両方は、別段の指定がない限り、直接的または間接的である可能性があり、本発明は、この点において限定することは意図されていない。同様に、「結合された」という用語およびその変形は、２つの要素間に通信経路を有することを説明しており、それらの間に介在する要素／接続がない要素間の直接接続を意味するものではない。これらの変形形態はすべて、本明細書の一部とみなされる。したがって、エンティティの結合は、直接的または間接的な結合のいずれかを指すことができ、エンティティ間の位置関係は、直接的または間接的な位置関係であり得る。間接的な位置関係の例として、本明細書における層「Ｂ」の上に層「Ａ」を形成することへの言及は、層「Ａ」および層「Ｂ」の関連する特性および機能性が中間層によって実質的に変化しない限り、１つまたは複数の中間層（例えば、層「Ｃ」）が層「Ａ」と層「Ｂ」との間にある状況を含む。

【0076】

以下の定義および略語は、特許請求の範囲および本明細書の解釈のために使用される。本明細書で使用される場合、用語「備える（ｃｏｍｐｒｉｓｅｓ）」、「備えている（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｅｓ）」、「含んでいる（ｉｎｃｌｕｄｉｎｇ）」、「有する（ｈａｓ）」、「有している（ｈａｖｉｎｇ）」、「含有する（ｃｏｎｔａｉｎｓ）」もしくは「含有している（ｃｏｎｔａｉｎｉｎｇ）」またはそれらの任意の他の変形は、非排他的な包含をカバーすることが意図されている。例えば、要素のリストを含む組成物、混合物、プロセス、方法、物品、または装置は、必ずしもそれらの要素のみに限定されず、明示的に列挙されていない、またはそのような組成物、混合物、プロセス、方法、物品、もしくは装置に固有の他の要素を含むことができる。

【0077】

さらに、「例示的」という用語は、本明細書では、「例、事例、または例示として働くこと」を意味するために使用される。「例示的」として本明細書に記載される任意の実施形態または設計は、必ずしも、他の実施形態または設計よりも好ましいまたは有利であると解釈されるべきではない。「少なくとも１つ」および「１つまたは複数」という用語は、１以上の任意の整数、すなわち１、２、３、４などを含むと理解される。「複数」という用語は、２以上の任意の整数、すなわち、２、３、４、５などを含むと理解される。「接続」という用語は、間接的な「接続」および直接的な「接続」を含むことができる。

【0078】

本明細書における「一実施形態」、「実施形態」、「例示的な実施形態」などへの言及は、記載される実施形態が特定の特徴、構造、または特性を含むことができるが、すべての実施形態が特定の特徴、構造、または特性を含んでも含まなくてもよいことを示す。さらに、そのような語句は、必ずしも同じ実施形態を指すものではない。さらに、特定の特徴、構造、または特性が実施形態に関連して記載されている場合、明示的に記載されているかどうかにかかわらず、他の実施形態に関連してそのような特徴、構造、または特性に影響を与えることは当業者の知識の範囲内であることが提示される。

【0079】

以下の説明の目的のために、「上」、「下」、「右」、「左」、「垂直」、「水平」、「上部」、「下部」という用語、およびそれらの派生語は、図面において配向されているような、説明される構造および方法に関連するものとする。「上にある（ｏｖｅｒｌｙｉｎｇ）」、「の上に（ａｔｏｐ）」、「上に（ｏｎ ｔｏｐ）」、「上に位置する（ｐｏｓｉｔｉｏｎｅｄ ｏｎ）」または「の上に位置する（ｐｏｓｉｔｉｏｎｅｄ ａｔｏｐ）」という用語は、第１の構造などの第１の要素が、第２の構造などの第２の要素上に存在し、界面構造などの介在要素が第１の要素と第２の要素との間に存在し得ることを意味する。「直接接触」という用語は、第１の構造などの第１の要素と、第２の構造などの第２の要素とが、２つの要素の界面において中間の導電層、絶縁層または半導体層なしに接続されることを意味する。

【0080】

空間的に相対的な用語、例えば、「真下」、「下方」、「下側」、「上方」、「上側」などは、本明細書では、説明を容易にするために、図に示すような１つの要素または特徴の別の要素または特徴に対する関係を説明するために使用される。空間的に相対的な用語は、図に示される向きに加えて、使用または動作中のデバイスの異なる向きを包含することが意図されていることが理解されるであろう。例えば、図中のデバイスが裏返された場合、他の要素または特徴の「下方」または「真下」として記載される要素は、他の要素または特徴の「上方」に配向される。したがって、「下方」という用語は、上方および下方の両方の向きを包含することができる。デバイスは、その他の方法で配向させる（例えば、９０度または他の配向で回転させる）ことができ、本明細書で使用される空間的に相対的な記述子は、それに応じて解釈されるべきである。

【0081】

「約」、「実質的に」、「およそ」という用語およびそれらの変形は、本出願の出願時に利用可能な機器に基づく特定の量の測定に関連する誤差の程度を含むことが意図されている。例えば、「約」は、所与の値の±８％または５％または２％の範囲を含むことができる。

【0082】

例えば、「第２の要素に対して選択的な第１の要素」などの「に対して選択的な」という語句は、第１の要素がエッチングされ得、第２の要素がエッチ・ストップとして作用し得ることを意味する。

【0083】

「共形の」（例えば、共形層または共形堆積）という用語は、層の厚さがすべての表面上で実質的に同じであること、または厚さ変動が層の公称厚さの１５％未満であることを意味する。

【0084】

「エピタキシャル成長または堆積あるいはその両方」および「エピタキシャルに形成されたまたは成長させたあるいはその両方」という用語は、ある半導体材料（結晶材料）の、別の半導体材料（結晶材料）の堆積表面上での成長を意味し、成長させる半導体材料（結晶オーバレイヤ）は、堆積表面の半導体材料（シード材料）と実質的に同じ結晶特性を有する。エピタキシャル堆積プロセスでは、ソースガスによって提供される化学反応物を制御することができ、システム・パラメータを設定することができ、その結果、堆積原子が堆積表面の原子の結晶配列に配向されるように、表面上を動き回るのに十分なエネルギーで堆積原子が半導体基板の堆積表面に到達する。エピタキシャル成長半導体材料は、エピタキシャル成長材料が形成される堆積表面と実質的に同じ結晶特性を有することができる。例えば、＜１００＞配向結晶表面上に堆積させたエピタキシャル成長半導体材料は、＜１００＞配向をとることができる。本発明のいくつかの実施形態では、エピタキシャル成長プロセスまたはエピタキシャル堆積プロセスあるいはその両方は、半導体表面上での形成に対して選択的であり得、二酸化ケイ素または窒化ケイ素表面などの他の露出表面上に材料を堆積させてもよく、堆積させなくてもよい。

【0085】

本明細書で使用される「ｐ型」とは、価電子の欠損を作り出す真性半導体への不純物の添加を指す。シリコン含有基板では、ｐ型ドーパント、すなわち不純物の例は、ホウ素、アルミニウム、ガリウム、およびインジウムを含むが、これらに限定されない。

【0086】

本明細書で使用される「ｎ型」とは、真性半導体に自由電子を与える不純物の添加を指す。シリコン含有基板では、ｎ型ドーパント、すなわち不純物の例は、アンチモン、ヒ素、およびリンを含むが、これらに限定されない。

【0087】

本明細書で先に述べたように、簡潔にするために、半導体デバイスおよび集積回路（ＩＣ）の製造に関する従来の技術は、本明細書で詳細に説明することもあれば、説明しないこともある。しかしながら、背景として、本発明の１つまたは複数の実施形態を実施する際に利用することができる半導体デバイス製造プロセスのより一般的な説明をここで提供する。本発明の１つまたは複数の実施形態を実施する際に使用される特定の製造作業は、個々に知ることができるが、本発明の作業の説明された組合せまたは結果として得られる構造あるいはその両方は、固有のものである。したがって、本発明による半導体デバイスの製造に関連して説明される作業の固有の組合せは、半導体（例えば、シリコン）基板上で行われる様々な個々に知られている物理的および化学的プロセスを利用し、それらの一部は、すぐ後の段落に記載されている。

【0088】

一般に、ＩＣにパッケージングされるマイクロチップを形成するために使用される様々なプロセスは、４つの一般的なカテゴリ、すなわち、膜堆積、除去／エッチング、半導体ドーピング、およびパターニング／リソグラフィに分類される。堆積は、ウエハ上に材料を成長させ、コーティングし、または他の方法で転写させる任意のプロセスである。利用可能な技術としては、とりわけ、物理的気相堆積（ＰＶＤ）、化学気相堆積（ＣＶＤ）、電気化学堆積（ＥＣＤ）、分子線エピタキシ（ＭＢＥ）、および、より最近では原子層堆積（ＡＬＤ）が挙げられる。除去／エッチングは、ウエハから材料を除去する任意のプロセスである。例としては、エッチング・プロセス（ウェットまたはドライのいずれか）、化学機械平坦化（ＣＭＰ）などが挙げられる。例えば、反応性イオン・エッチング（ＲＩＥ）は、化学的反応性プラズマを使用して、露出表面から材料の一部を除去するイオンの衝撃に材料を曝すことによって、マスクされたパターンの半導体材料などの材料を除去するドライ・エッチングの一種である。プラズマは、典型的には低圧（真空）下で電磁場によって生成される。半導体ドーピングは、一般に拡散またはイオン注入あるいはその両方によって、例えばトランジスタのソースおよびドレインをドーピングすることによる電気的特性の変更である。これらのドーピング・プロセスに続いて、炉アニールまたは急速熱アニール（ＲＴＡ）が行われる。アニーリングは、注入されたドーパントを活性化させる働きをする。導体（例えば、ポリシリコン、アルミニウム、銅など）と絶縁体（例えば、様々な形態の二酸化ケイ素、窒化ケイ素など）との両方の膜を使用して、トランジスタおよびそれらの構成要素を接続および分離する。半導体基板の様々な領域を選択的にドーピングすることにより、電圧の印加によって基板の導電性を変化させることができる。これらの様々な構成要素の構造を作成することによって、何百万ものトランジスタを構築し、一緒に配線して、現代のマイクロ電子デバイスの複雑な回路を形成することができる。半導体リソグラフィとは、半導体基板上に３次元レリーフ像またはパターンを形成し、その後そのパターンを基板に転写することである。半導体リソグラフィでは、パターンは、フォトレジストと呼ばれる感光性ポリマによって形成される。トランジスタを構成する複雑な構造と、回路の何百万ものトランジスタを接続する多数のワイヤとを構築するために、リソグラフィ・ステップおよびエッチング・パターン転写ステップが複数回繰り返される。ウエハ上に印刷される各パターンは、前もって形成されたパターンに位置合せされ、導体、絶縁体および選択的にドープされた領域が徐々に構築されて、最終的なデバイスが形成される。

【0089】

図中の流れ図およびブロック図は、本発明の様々な実施形態による製造方法または作業方法あるいはその両方の可能な実施態様を示す。本方法の様々な機能／作業は、ブロックによって流れ図に表されている。いくつかの代替の実施態様では、ブロックに記された機能は、図に記された順序とは異なる順序で行うことができる。例えば、連続して示される２つのブロックは、実際には、実質的に同時に実行することができ、またはブロックは、関与する機能に応じて、時には逆の順序で実行することができる。

【0090】

本発明の様々な実施形態の説明は、例示の目的で提示されているが、網羅的であること、または説明される実施形態に限定されることは意図されていない。記載された実施形態の範囲から逸脱することなく、多くの修正形態および変形形態が当業者には明らかであろう。本明細書で使用される用語は、実施形態の原理、実際の用途、または市場で見出される技術に対する技術的改善を最もよく説明するために、または他の当業者が本明細書で説明される実施形態を理解することを可能にするために選択された。

【図1】

【図2A】

【図2B】

【図3A】

【図3B】

【図4A】

【図4B】

【図5A】

【図5B】

【図6A】

【図6B】

【図7A】

【図7B】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【国際調査報告】